TW202232715A - 半導體裝置、積體晶片及為積體晶片提供靜電放電保護的方法 - Google Patents

半導體裝置、積體晶片及為積體晶片提供靜電放電保護的方法 Download PDF

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Abstract

靜電放電保護裝置保護電路免受第一端子與第二端子之間的傳輸線脈衝的影響。所述裝置包括NPN放電結構及PNP觸發裝置。第一端子耦合至PNP觸發裝置的p型摻雜射極及n型摻雜基極以及NPN放電結構的n型摻雜射極。第二端子耦合至NPN放電結構的n型摻雜集電極。PNP觸發裝置的p型摻雜集電極耦合至NPN放電結構的p型摻雜基極。傳輸線脈衝會引發PNP觸發裝置中的基極-集電極接面擊穿，結果產生經過PNP觸發裝置的電流。將此電流注入至NPN放電結構的基極中，結果產生經過NPN放電結構的更大的放電電流。所述裝置提供具有突返的高保持電壓靜電放電保護裝置。

Description

具有高保持電壓及突返的經PNP控制的靜電放電保護裝置
需要靜電放電（electrostatic discharge，ESD）保護裝置來保護積體電路。對於雙極-互補金屬氧化物半導體（complementary metal oxide semiconductor，CMOS）-雙擴散金屬氧化物半導體（double diffused metal oxide semiconductor，DMOS）（Bipolar-CMOS-DMOS，BCD）技術，上述保護的挑戰尤其難以應對。BCD技術結合多種製程技術，以在單個積體晶片上提供多種功能。該些技術包括用於實施類比功能的雙極技術、用於數位功能的互補金屬氧化物半導體（CMOS）技術、以及用於功率及高電壓裝置的雙擴散金屬氧化物半導體（DMOS）技術。所得的積體晶片具有高電壓區域及低電壓區域二者。結合不斷縮小的關鍵尺寸，該些組合使得電性安全操作區域（electrically safe operating area，e-SOA）縮小。ESD保護窗口被類似地壓縮，其中ESD保護窗口是ESD保護必須在其內進行操作的區域，且在此區域中，ESD保護避免干擾正常的裝置操作的同時仍防止裝置損壞。
以下揭露提供用於實施所提供標的的不同特徵的許多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身指示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於…之下（beneath）」、「位於…下方（below）」、「下部的（lower）」、「位於…上方（above）」、「上部的（upper）」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
儘管基於PNP的ESD保護裝置適用於在利用BCD技術的裝置中提供高電壓電路保護，但傳統裝置要求大量的面積或受限的閘極至源極電壓差（V GS）中的任一者，電路在所述閘極至源極電壓差下進行操作。藉由圖1所示電流-電壓曲線示出問題及由本揭露提供的解決方案。圖1包括曲線101A至曲線101C以及曲線103、曲線105及曲線107，其中曲線101A至曲線101C示出針對在三種不同的V GS位準下進行操作的電晶體的電流隨汲極-源極電壓（V DS）的變化，曲線103、曲線105及曲線107表示針對三種不同的ESD保護裝置的電流對電壓變化。曲線101A至曲線101C在出現裝置損壞的電壓處終止。隨著V GS增加，飽和（即曲線101A至曲線101C趨平）時的電流增加且出現裝置損壞時的電壓降低。所述兩種效應使得ESD保護隨著V GS增加而越來越困難。
曲線103表示在受到傳輸線脈衝（transmission line pulse，TLP）的傳統的基於PNP的ESD保護裝置中，電壓隨電流的變化。經過傳統的基於PNP的ESD保護裝置的電流僅在所施加的電壓增加時增加。增加的斜率使得曲線103不與曲線101B或曲線101C相交。此意指當在曲線101A的較低V GS位準下進行操作時，與曲線103對應的裝置會保護電路，但在曲線101B至曲線101C的較高V GS位準下則不會保護電路。曲線105是針對電流隨著電壓增加得更快的另一種傳統的基於PNP的ESD保護裝置。曲線105的裝置為在曲線101A至曲線101C的V GS位準中的任意者下進行操作的電路提供保護，但要求具有大面積的積體晶片。
本揭露的一些態樣是有關於一種具有ESD保護裝置的積體晶片，所述ESD保護裝置會保護高電壓電路免受在第一端子與第二端子之間於一個寬範圍的V GS位準下的電壓脈衝的影響，且同時要求相對小量的面積。積體晶片可包括具有高電壓區域及低電壓區域的半導體基底。ESD保護裝置包括NPN放電結構（discharging structure）及PNP觸發裝置（triggering device），NPN放電結構及PNP觸發裝置二者形成於半導體基底中。NPN放電結構包括n型摻雜射極（emitter）、p型摻雜基極（base）及n型摻雜集電極（collector）。PNP觸發裝置包括p型摻雜射極、n型摻雜基極及p型摻雜集電極。第一端子耦合至PNP觸發裝置的p型摻雜射極及n型摻雜基極。第一端子亦耦合至NPN放電結構的n型摻雜射極。第二端子耦合至NPN放電結構的n型摻雜集電極。PNP觸發裝置的p型摻雜集電極耦合至NPN放電結構的p型摻雜基極。傳輸線脈衝會引發PNP觸發裝置中的基極-集電極接面擊穿（breakdown），結果產生經過PNP觸發裝置的電流。將此電流注入至NPN放電結構的基極中，結果產生經過NPN放電結構的更大的放電電流。所述裝置結合基於PNP的ESD保護裝置所具有的高臨限值電壓、低漏電流、及抗意外觸發等優點與基於NPN的ESD保護裝置的突返行為（snapback behavior）。整體效能由圖1所示曲線107示出。如由曲線107所示，突返行為會擴大電路被保護的V GS範圍。此種覆蓋的達成不要求接近如傳統的基於PNP的ESD保護裝置將要求的那般大的裝置區域。
NPN放電結構的基極相對於第一端子及第二端子是浮置的。在上下文中的「浮置」意指在基極與第一端子或第二端子中的任一者之間不存在直接耦合。在一些實施例中，p型摻雜基極僅耦合至PNP觸發裝置的p型摻雜集電極。在一些實施例中，p型摻雜基極藉由n型摻雜射極而與第一端子電性隔開，且藉由n型摻雜集電極而與第二端子電性隔開。此種配置使得NPN放電結構僅藉由PNP觸發裝置激活。PNP觸發裝置的基極經由相對高的電阻路徑耦合至第一端子。在一些實施例中，此路徑包括內埋式n型摻雜層。
NPN放電結構可用於調制放電的速率且提供期望的保持電壓V h。保持電壓是放電事件期間由突返產生的最低電壓（參見圖1）。受到在正常電路操作期間防止ESD保護裝置的無意激活的約束，可將保持電壓調節至最小。此約束通常是V h＞ 1.1*V DD，其中V DD是電路的電源電壓。在一些實施例中，藉由控制NPN放電結構的基極的寬度來調製保持電壓V h。作為此種選擇的結果，NPN放電結構基極的寬度可與NPN放電結構的集電極、NPN放電結構的射極、或者PNP觸發裝置的組件中的任意者的寬度不同。
至此闡述的放電機制適用於正電壓脈衝。在一些實施例中，ESD保護裝置提供用於對負電壓脈衝進行放電的PN接面二極體。在一些實施例中，PN接面二極體的p型摻雜側耦合至第二端子且與NPN放電結構的p型摻雜區域及PNP觸發裝置的p型摻雜區域不同。在一些實施例中，PN接面二極體的n型摻雜側與NPN放電結構的n型摻雜射極交疊。在一些實施例中，PN接面二極體的n型摻雜側與PNP觸發裝置的n型摻雜基極交疊。在一些實施例中，PN接面二極體的n型摻雜側的第一部分與NPN放電結構的n型摻雜射極交疊，且PN接面二極體的n型摻雜側的第二部分與PNP觸發裝置的n型摻雜基極交疊。此種共享會提供緊湊的設計。另外，PN接面二極體的n型摻雜側的第一部分在PN接面二極體的P型摻雜側與PNP觸發裝置的P型摻雜基極之間提供接面隔離（junction isolation），其中PN接面二極體的P型摻雜側耦合至陰極（cathode），PNP觸發裝置的P型摻雜基極是浮置的。
本揭露的一些態樣是有關於一種為積體晶片提供靜電放電保護的方法。所述方法包括按照以下方式配置NPN雙極接面電晶體（bipolar junction transistor，BJT）及PNP雙極接面電晶體：使得施加於陽極（anode）與陰極之間的具有足夠量值的正脈衝（positive pulse）在PNP雙極接面電晶體的基極與集電極之間的接面中引發擊穿，藉此使此電晶體導通以提供被注入至NPN雙極接面電晶體的基極中的電流。然後經由NPN雙極接面電晶體對所述脈衝進行放電。在一些實施例中，所述方法更包括選擇NPN雙極接面電晶體的基極的寬度以控制保持電壓。在一些實施例中，所述方法更包括經由具有耦合至陽極及陰極的多個接觸件的PN二極體對負脈衝進行放電。
圖2示出根據本揭露的一些態樣的具有半導體基底275及ESD保護裝置210的積體晶片200。半導體基底275可具有高電壓裝置區域（未示出）及低電壓裝置區域（未示出）。積體晶片200可更包括作為第一端子的陽極230、作為第二端子的陰極222、以及可選的第三端子205，所述第三端子205耦合至半導體基底275且可用於將半導體基底275接地（ground）。在正常操作期間，陽極230可具有較陰極222高的電壓，但用語「陽極」及「陰極」並不意指任意進一步的限制性意義。金屬內連結構236會形成陽極230、陰極222、第三端子205、及形成於半導體基底275中的各種結構之間的多個連接件。
ESD保護裝置210包括PNP觸發裝置227、NPN放電結構209及PN二極體215。PNP觸發裝置227包括p型摻雜射極242、n型摻雜基極245及p型摻雜集電極247。NPN放電結構209包括n型摻雜射極258、p型摻雜基極265及n型摻雜集電極269。PN二極體215包括p型摻雜區255及n型摻雜區252。n型摻雜區252包括n型摻雜射極258以及n型摻雜基極245的一部分。
在一些實施例中，PNP二極體215的p型摻雜區255設置於佔據半導體基底275的不同區域的PNP觸發裝置227與NPN放電結構209之間。p型摻雜區255可包括重p型摻雜接觸區225、淺p型井區254及高電壓p型井區257。n型摻雜區252可包括重n型摻雜接觸區226、淺n型井區251及高電壓n型井區253。n型摻雜區252可更包括重n型摻雜接觸區219、淺n型井區259及高電壓n型井區261。重n型摻雜接觸區206、淺n型井區274、高電壓n型井區272及內埋式n型層273可提供n型摻雜區252的附加部分。
PNP觸發裝置227及NPN放電結構209中的每一者是雙極接面電晶體（BJT），所述雙極接面電晶體（BJT）具有由重p型摻雜（P+）接觸區域及重n型摻雜（N+）接觸區域提供的三個端子。對於PNP觸發裝置227，重p型摻雜接觸區233形成射極端子，重n型摻雜接觸區252形成基極端子，且重p型摻雜接觸區229形成集電極端子。n型摻雜區252亦會作為PN二極體215的端子。可選地，重p型摻雜接觸區235形成第二射極端子且重p型摻雜接觸區234形成第二集電極端子。
p型摻雜射極242可與重p型摻雜接觸區233及重p型摻雜接觸區235同延（coextensive）。p型摻雜集電極247包括重p型摻雜接觸區229、淺p型井區249及高電壓p型井區250。n型摻雜基極245包括重n型摻雜接觸區226、淺n型井區251、高電壓n型井區253、內埋式n型層273及高電壓n型井區243。PNP觸發裝置227的基極-集電極接面（base-collector junction）246形成於高電壓n型井區243與高電壓p型井區250之間的介面處。
p型摻雜集電極247可更包括重p型摻雜接觸區234、淺p型井區239、及高電壓p型井區241。n型摻雜基極245可更包括高電壓n型井區238。因此，PNP觸發裝置227可更包括形成於高電壓n型井區243與高電壓p型井區241之間的第二基極-集電極接面（second base-collector junction）240、以及形成於高電壓n型井區238與高電壓p型井區241之間的第三基極-集電極接面（third base-collector junction）237。
對於NPN放電結構209，重n型摻雜接觸區219形成射極端子，重p型摻雜接觸區217形成基極端子，且重n型摻雜接觸區213形成集電極端子。重n型摻雜接觸區219亦會作為PN二極體215的端子。可選地，重n型摻雜接觸區206形成第二射極端子且重p型摻雜接觸區207形成第二基極端子。
n型摻雜射極258包括重n型摻雜接觸區219、淺n型井區259及高電壓n型井區261。p型摻雜基極265包括重p型摻雜接觸區217、淺p型井區263及高電壓p型井區262。n型摻雜集電極269包括重n型摻雜接觸區213、淺n型井區267及高電壓n型井區268。n型摻雜集電極269藉由深p型井區266而與內埋式n型層273隔離。
n型摻雜射極258可更包括重n型摻雜接觸區206、淺n型井區274及高電壓n型井區272。p型摻雜基極265可更包括重p型摻雜接觸區207、淺p型井區271及高電壓p型井區270。NPN放電結構209具有基極寬度264，基極寬度264是高電壓n型井區261與高電壓n型井區268之間的距離且亦是高電壓n型井區268與高電壓n型井區272之間的距離。p型摻雜基極265的不同部分（例如高電壓p型井區262與高電壓p型井區270）可為不同的或者可為連續的。在一些實施例中，它們形成圍繞n型摻雜集電極269的環。同樣，n型摻雜射極258的不同部分（例如高電壓n型井區261與高電壓n型井區272）可為不同的或者可為連續的，且在一些實施例中形成圍繞n型摻雜集電極269及p型摻雜基極265的環。
圖2A示出ESD保護裝置210的示例性平面圖。如所示，在一些實施例中，NPN放電結構209環繞PNP觸發裝置227。在一些實施例中，NPN放電結構209亦環繞PN二極體215。在一些實施例中，PN二極體215環繞PNP觸發裝置227。在一些實施例中，耦合至n型摻雜基極245的n型摻雜區252環繞PNP觸發裝置227的其他元件（包括p型摻雜射極242及p型摻雜集電極247）。該些環繞的元件可被闡述為環形結構。在一些實施例中，p型摻雜射極242及p型摻雜集電極247是條（strip）而非環（ring）的形式。在一些實施例中，p型摻雜射極242由各自具有相同面積的多個指狀物（finger）構成。在一些實施例中，p型摻雜集電極247由各自具有相同面積的多個指狀物構成。在一些實施例中，p型摻雜射極242及p型摻雜集電極247中的每一者包括三個或更多個指狀物。
n型摻雜射極258中的摻雜劑濃度自重n型摻雜接觸區219至NPN放電結構209的基極-射極介面（base-emitter interface）220降低。同樣，n型摻雜集電極269中的摻雜劑濃度自重n型摻雜接觸區213至NPN放電結構209的基極-集電極介面（base-collector interface）211降低。基極-射極介面220及基極-集電極介面211二者由高電壓井區之間的介面形成且提供用於導電的大面積。
陽極230藉由連接件223連接至n型摻雜基極245的重n型摻雜接觸區226，藉由連接件231連接至p型摻雜射極242，且藉由連接件218連接至n型摻雜射極258，所述些連接件中的全部是形成於金屬內連結構236內。金屬內連結構236亦包括p型摻雜集電極247與p型摻雜基極265之間的連接件216。陰極222藉由連接件214連接至n型摻雜集電極269以及藉由連接件221連接至PN二極體215的p型摻雜區255。第三端子205可藉由連接件203耦合至重p型摻雜接觸區202。重p型摻雜接觸區202耦合至輕p型摻雜的半導體基底275，且可用於將半導體基底275接地。
半導體基底275可包括半導體本體，例如自單晶半導體晶圓切割的晶粒、絕緣體上有矽（silicon-on-insulator，SOI）型結構、或任意其他類型的半導體本體。半導體可為矽或另一種半導體材料，例如SiGe及/或其他III族、IV族、及/或V族元素、其組合、或類似物。在一些實施例中，半導體基底275包括半導體本體276及生長於半導體本體276上的磊晶層277。內埋式n型層273可形成於半導體本體276中。深p型井區266可形成於內埋式n型層273上且可設置於磊晶層277中、半導體本體276中，或者與磊晶層277及半導體本體276交疊。
重n型摻雜接觸區206、重n型摻雜接觸區213、重n型摻雜接觸區219及重n型摻雜接觸區226藉由淺溝渠隔離（shallow trench isolation，STI）結構201而與重p型摻雜接觸區202、重p型摻雜接觸區207、重p型摻雜接觸區217、重p型摻雜接觸區225及重p型摻雜接觸區229隔離。重p型摻雜接觸區229、重p型摻雜接觸區233、重p型摻雜接觸區234及重p型摻雜接觸區235是接面隔離的。接面可被抗蝕保護性氧化物（resist protective oxide）232覆蓋。與PNP觸發裝置227相比，該些不同的隔離結構反映出NPN放電結構209的更大的隔離需求，然而，任意合適類型的隔離結構可用於任一裝置中。接面隔離使得PNP觸發裝置227能夠更加緊湊。由高電壓n型井區261提供的接面隔離亦用於將浮置的p型摻雜基極265與p型摻雜區255隔離，p型摻雜區255是PN二極體215的耦合至陰極222的側。
圖3提供示出ESD保護裝置210進行操作的方法300的流程圖。方法300的動作中的大多數動作可由ESD保護裝置210被動地實施，然而，方法300亦包括可藉由迭代設計製程（iterative design process）實施的一組動作321。儘管方法300在本文中被示出及闡述為一系列動作或事件，然而應理解，此些動作或事件的示出次序不應被解釋為具有限制性意義。舉例而言，某些動作可與其他動作同時發生。另外，在實施本揭露的一些態樣或實施例時可能並非需要方法300的所有所示動作。
方法300以動作301開始，在動作301中，ESD保護裝置210在準備ESD事件的狀態下閒置（idle）。一旦ESD事件發生，ESD保護裝置210便作出回應。根據動作303，若ESD事件是負電壓脈衝，則ESD保護裝置210根據動作323做出回應，藉由電流401對負電壓脈衝進行放電，電流401自陰極222流向陽極230且由PN二極體215選通，如圖4A中所示。注意，對於電流401，存在經過高電壓n型井區261的替代路徑（alternate path）及經過高電壓n型井區272的另一替代路徑。此項技術中具有通常知識者將認知到該些替代電流路徑，且為使圖式及相關說明更容易理解，本揭露未示出該些替代電流路徑；另外，對正電壓脈衝放電的說明將在隨後實踐中反映出來。
根據動作305，若ESD事件是高於特定臨限值（V t1，示於圖1）的正電壓脈衝，則ESD保護裝置210根據動作307做出回應。若兩個條件均不滿足，則ESD保護裝置210將在動作301中保持不運轉且繼續閒置。動作307是將來自正電壓脈衝的電流403傳入PNP觸發裝置227的n型摻雜基極245中，如圖4B中所示。作為雪崩電流（avalanche current）的電流403在n型摻雜基極245與p型摻雜集電極247之間的基極-集電極接面246處引發擊穿，進而產生電子及空穴並對p型摻雜射極242與n型摻雜基極245之間的接面405進行正向偏置。此使由PNP觸發裝置227實施的雙極接面電晶體導通且結果產生於圖4C中所示的電流407。
動作309是將電流407傳入NPN放電結構209的p型摻雜基極265中。電流407的路徑可包括形成於金屬內連結構236內的連接件216。電流407自p型摻雜基極265被放電至n型摻雜集電極269中且使NPN放電結構209導通，結果產生於圖4D中所示的電流409。電流409經由NPN放電結構209自陽極230流向陰極222。動作311藉由電流409對正電壓脈衝進行放電。
在正電壓脈衝的放電期間，ESD保護裝置210兩端的電流與電壓之間的關係由圖1所示的曲線107示出。隨著電流增加，電壓經過由保持電壓V h表示的最小值。所述一組動作321代表的製程可用以修改ESD保護裝置210來調節保持電壓。該些動作可藉由構建及測試ESD保護裝置210的多個連續版本、藉由ESD保護裝置210的多個數值模擬、或前述內容的組合來施行。
動作313判斷保持電壓是否高於目標範圍，在保持電壓高於目標範圍的情形中，電性安全操作區域小於其可能的範圍。若保持電壓太高，則在動作315中，減小NPN放電結構209的基極寬度264。動作317判斷保持電壓是否低於目標範圍，在保持電壓低於目標範圍的情形中，閂鎖（latch-up）的風險被認為太大。若保持電壓太低，則在動作319中，增加NPN放電結構209的基極寬度264。因此，可調整基極寬度264，直至保持電壓處於目標範圍內為止。
目標範圍取決於積體晶片200的高電壓V DD。在一些實施例中，高電壓V DD是18伏（V）或高於18伏。在一些實施例中，高電壓V DD是24伏。在一些實施例中，目標的保持電壓約為保持電壓的1.1倍，例如，約26.4伏。在一些實施例中，保持電壓的目標範圍將保持電壓置於此目標的保持電壓的1伏內。在一些實施例中，保持電壓的目標範圍將保持電壓置於目標的保持電壓的0.5伏內。
用以提供期望的保持電壓的基極寬度264可端視各種因素（最顯著地包括高電壓V DD）而變化。在一些實施例中，基極寬度264介於1微米（µm）至100微米的範圍內。在一些實施例中，基極寬度264介於2微米至50微米的範圍內。在一些實施例中，基極寬度264介於4微米至25微米的範圍內。在一些實施例中，基極寬度264介於5微米至12微米的範圍內。
圖5至圖14提供一系列剖視圖500至剖視圖1400，所述一系列剖視圖500至剖視圖1400示出根據本揭露的製程在製造的各個階段處的包括根據本揭露的ESD保護裝置的積體晶片。儘管圖5至圖14是針對一系列動作進行闡述，但應理解，在某些情形中，可改變動作的次序，且此系列動作可應用於除了所示結構之外的結構。在一些實施例中，可全部或部分地省略該些動作中的一些動作。此外，應理解，圖5至圖14中所示的結構並不限於一種製造方法，而是可單獨地作為獨立於所述方法的結構。
如由圖5所示剖視圖500所示，製程可以由形成光阻罩幕501及植入n型摻雜劑，進而在半導體本體276的表面附近形成內埋式n型層273開始。n型摻雜劑可為磷、銻、砷、其組合、或類似物。在離子植入（ion implantation）之後，可將光阻罩幕501剝離。作為另外一種選擇，可藉由將n型摻雜劑擴散至半導體本體276中來形成內埋式n型層273。半導體本體276可為輕p型摻雜的或者具有另一種合適的摻雜。
如由圖6所示剖視圖600所示，可在由圖5所示剖視圖500所示的結構之上生長磊晶層277。可利用適用於高電壓p型井區的濃度的p型摻雜劑來生長磊晶層277。p型摻雜劑可為硼、銦、或類似物。在一些實施例中，p型摻雜劑濃度介於10 14/立方公分至10 17/立方公分的範圍內。作為另外一種選擇，磊晶層277可為未經摻雜的或n型摻雜的，且在後續步驟中可用離子植入來形成高電壓p型井區。
如由圖7所示剖視圖700所示，可在由圖6所示剖視圖600所示的結構之上形成光阻罩幕703且可植入n型摻雜劑以形成多個高電壓n型井區701。在一些實施例中，高電壓n型井區701具有介於10 14/立方公分至10 17/立方公分的濃度範圍內的n型摻雜。高電壓n型井區701由多個高電壓p型井區601分隔開。
如由圖8所示剖視圖800所示，可形成光阻罩幕801且可以高能量植入p型摻雜劑以形成深p型井區266。作為另外一種選擇，可藉由在形成磊晶層277之前將p型摻雜劑擴散至半導體本體276中來形成深p型井區266。在一些實施例中，深p型井區266中的p型摻雜劑濃度介於10 15/立方公分至10 18/立方公分的範圍內。
如由圖9所示剖視圖900所示，可在磊晶層277中形成多個STI結構201。形成STI結構201可包括例如以下步驟：形成罩幕；在磊晶層277中蝕刻多個溝渠；利用介電質填充溝渠；以及化學機械拋光。介電質可為SiO 2、高密度電漿（high-density plasma，HDP）氧化物、或任意其他合適的介電質。亦可藉由對磊晶層277的多個部分進行氧化來形成多個隔離結構。可在製程中較早或較晚的步驟中形成STI結構201。
如由圖10所示剖視圖1000所示，可形成光阻罩幕1003且可植入n型摻雜劑以形成多個淺n型井區1001。在一些實施例中，此植入亦在積體晶片200的低電壓區域中提供多個源極/汲極區（未示出）。在一些實施例中，淺n型井區1001中的n型摻雜劑濃度介於10 15/立方公分至10 18/立方公分的範圍內。
如由圖11所示剖視圖1100所示，可形成光阻罩幕1103且植入p型摻雜劑以形成多個淺p型井區1101。在一些實施例中，淺p型井區1101中的p型摻雜劑濃度介於10 15/立方公分至10 18/立方公分的範圍內。
如由圖12所示剖視圖1200所示，可在由圖11所示剖視圖1100所示的結構之上形成抗蝕保護性氧化物層232且將抗蝕保護性氧化物層232圖案化。作為另外一種選擇，可在製程中較早的步驟中形成抗蝕保護性氧化物層232。抗蝕保護性氧化物層232可為二氧化矽（SiO 2）、氮化矽（SiN）、氮氧化矽（SiON）、任意其他合適的介電質、或類似物。
如由圖13所示剖視圖1300所示，可形成光阻罩幕1303且可以低能量植入n型摻雜劑以形成多個重n型摻雜接觸件1301。在一些實施例中，重n型摻雜接觸件1301中的n型摻雜劑濃度為10 20/立方公分或大於10 20/立方公分。
如由圖14所示剖視圖1400所示，可形成光阻罩幕1403且可以低能量植入p型摻雜劑以形成多個重p型摻雜接觸件1401。在一些實施例中，重p型摻雜接觸件1401中的p型摻雜劑濃度超過10 20/立方公分。進一步的處理（包括在後端（back-end-of-line，BEOL）處理中形成金屬內連結構236）可產生圖2所示積體晶片200。
本揭露的一些實施例是有關於一種積體晶片，所述積體晶片具有第一端子、第二端子及半導體基底。多個邏輯裝置可形成於所述半導體基底的第一區域上且多個高電壓裝置可形成於所述半導體基底的第二區域上。所述積體晶片包括靜電放電（ESD）保護裝置，所述ESD保護裝置具有NPN放電結構及PNP觸發裝置。所述NPN放電結構包括n型摻雜射極、p型摻雜基極及n型摻雜集電極，所述n型摻雜射極、所述p型摻雜基極及所述n型摻雜集電極中的每一者形成於所述半導體基底中。所述PNP觸發裝置包括p型摻雜射極、n型摻雜基極及p型摻雜集電極，所述p型摻雜射極、所述n型摻雜基極及所述p型摻雜集電極中的每一者形成於所述半導體基底中。所述第一端子藉由第一耦合件（first coupling）耦合至所述p型摻雜射極，藉由第二耦合件（second coupling）耦合至所述n型摻雜基極，並藉由第三耦合件（third coupling）耦合至所述n型摻雜射極。所述第二端子藉由第四耦合件（fourth coupling）耦合至所述n型摻雜集電極。所述p型摻雜集電極藉由第五耦合件（fifth coupling）耦合至所述p型摻雜基極。所述第一耦合件、所述第二耦合件、所述第三耦合件、所述第四耦合件及所述第五耦合件分別包括形成於所述半導體基底外的第一導體、第二導體、第三導體、第四導體及第五導體。在一些實施例中，除了相對於所述第五耦合件，所述p型摻雜基極是浮置的。在一些實施例中，自所述第一端子至所述n型摻雜基極的所述第二耦合件穿過所述半導體基底內的內埋式n型摻雜層。
本揭露的一些實施例是有關於一種積體晶片，所述積體晶片具有第一端子、第二端子及耦合於所述第一端子與所述第二端子之間的靜電放電（ESD）保護裝置。所述ESD保護裝置包括由PNP觸發裝置激活的NPN放電結構。所述NPN放電結構及所述PNP觸發裝置形成於半導體基底中。所述NPN放電結構包括由p型摻雜區隔開的第一n型摻雜區與第二n型摻雜區。所述PNP觸發裝置包括由n型摻雜區隔開的第一p型摻雜區與第二p型摻雜區。所述PNP觸發裝置的所述第一p型摻雜區經由設置於所述半導體基底上方的金屬內連結構耦合至所述NPN放電結構的所述p型摻雜區。在一些實施例中，ESD保護裝置更包括形成於所述半導體基底中的PN二極體。所述PN二極體的第一電極耦合至所述第一端子且所述PN二極體的第二電極耦合至所述第二端子。
本揭露的一些實施例是有關於一種為積體晶片提供靜電放電保護的方法。所述方法包括：在半導體基底中提供NPN雙極接面電晶體，所述NPN雙極接面電晶體具有n型摻雜射極、p型摻雜基極及n型摻雜集電極；以及在所述半導體基底中提供PNP雙極接面電晶體，所述PNP雙極接面電晶體具有p型摻雜射極、n型摻雜基極及p型摻雜集電極。將陽極耦合至所述p型摻雜射極、所述n型摻雜基極及所述n型摻雜射極。將陰極耦合至所述n型摻雜集電極。將所述p型摻雜集電極耦合至所述p型摻雜基極。根據所述方法，藉由使施加於所述陽極與所述陰極之間的正電壓脈衝在所述n型摻雜基極與所述p型摻雜集電極之間的接面中引發擊穿以使得所述PNP雙極接面電晶體導通而對所述正電壓脈衝進行放電，然後藉由將電流自所述PNP雙極接面電晶體注入至所述p型摻雜基極中而使所述NPN雙極接面電晶體導通。在一些實施例中，所述方法更包括經由形成於所述半導體基底中的PN二極體對施加於所述陽極與所述陰極之間的負電壓脈衝進行放電。
本揭露的一些實施例是有關於一種根據本揭露的調節靜電放電裝置中的保持電壓的方法。所述方法包括增加p型摻雜基極的寬度以增加保持電壓以及減小p型摻雜基極的寬度以降低保持電壓。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、代替及變更。
101A、101B、101C、103、105、107:曲線 200:積體晶片 201:淺溝渠隔離（STI）結構 202、207、217、225、229、233、234、235:重p型摻雜接觸區 203、214、216、218、221、223、231:連接件 205:第三端子 206、213、219、226:重n型摻雜接觸區 209:NPN放電結構 210:ESD保護裝置 211:基極-集電極介面 215:PN二極體 220:基極-射極介面 222:陰極 227:PNP觸發裝置 230:陽極 232:抗蝕保護性氧化物 236:金屬內連結構 237:第三基極-集電極接面 238、243、253、261、268、272、701:高電壓n型井區 239、249、254、263、271、1101:淺p型井區 240:第二基極-集電極接面 241、250、257、262、270、601:高電壓p型井區 242:p型摻雜射極 245:n型摻雜基極 246:基極-集電極接面 247:p型摻雜集電極 251、259、267、274、1001:淺n型井區 252:n型摻雜區 255:p型摻雜區 258:n型摻雜射極 264:基極寬度 265:p型摻雜基極 266:深p型井區 269:n型摻雜集電極 273:內埋式n型層 275:半導體基底 276:半導體本體 277:磊晶層 300:方法 301、303、305、307、309、311、313、315、317、319、321、323:動作 401、407、409:電流 403:電流 405:接面 500、600、700、800、900、1000、1100、1200、1300、1400:剖視圖 501、703、801、1003、1103、1303、1403:光阻罩幕 1301:重n型摻雜接觸件 1401:重p型摻雜接觸件 V DD:電源電壓/高電壓 V DS:汲極-源極電壓 V h:保持電壓 V GS:閘極至源極電壓差 V t1:特定臨限值
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1是示出根據本揭露的一些態樣的針對ESD保護裝置的電壓隨電流的變化以及所述電壓的變化與e-SOA的關係的曲線圖。 圖2是根據本揭露一些實施例的包括ESD保護裝置的積體電路的局部剖視圖。 圖2A示出圖2所示ESD保護裝置的平面圖。 圖3是示出根據本揭露一些實施例的ESD保護裝置的操作以及修改此裝置以調節保持電壓（holding voltage）的方法的流程圖。 圖4A至圖4D示出在圖2所示ESD保護裝置中出現的各種電流路徑。 圖5至圖14提供示出根據本揭露的製造ESD保護裝置的方法的一系列剖視圖。
200:積體晶片
201:淺溝渠隔離結構
202、207、217、225、229、233、234、235:重p型摻雜接觸區
203、214、216、218、221、223、231:連接件
205:第三端子
206、213、219、226:重n型摻雜接觸區
209:NPN放電結構
210:靜電放電保護裝置
211:基極-集電極介面
215:PN二極體
220:基極-射極介面
222:陰極
227:PNP觸發裝置
230:陽極
232:抗蝕保護性氧化物
236:金屬內連結構
237:第三基極-集電極接面
238、243、253、261、268、272:高電壓n型井區
239、249、254、263、271:淺p型井區
240:第二基極-集電極接面
241、250、257、262、270:高電壓p型井區
242:p型摻雜射極
245:n型摻雜基極
246:基極-集電極接面
247:p型摻雜集電極
251、259、267、274:淺n型井區
252:n型摻雜區
255:p型摻雜區
258:n型摻雜射極
264:基極寬度
265:p型摻雜基極
266:深p型井區
269:n型摻雜集電極
273:內埋式n型層
275:半導體基底
276:半導體本體
277:磊晶層

Claims (20)

  1. 一種裝置，包括： 積體晶片，具有第一端子、第二端子、半導體基底以及靜電放電保護裝置，所述靜電放電保護裝置包括NPN放電結構及PNP觸發裝置； 其中所述NPN放電結構包括n型摻雜射極、p型摻雜基極以及n型摻雜集電極，且所述n型摻雜射極、所述p型摻雜基極及所述n型摻雜集電極中的每一者形成於所述半導體基底中； 所述PNP觸發裝置包括p型摻雜射極、n型摻雜基極以及p型摻雜集電極，且所述p型摻雜射極、所述n型摻雜基極及所述p型摻雜集電極中的每一者形成於所述半導體基底中； 所述第一端子藉由第一耦合件耦合至所述p型摻雜射極，藉由第二耦合件耦合至所述n型摻雜基極，並藉由第三耦合件耦合至所述n型摻雜射極； 所述第二端子藉由第四耦合件耦合至所述n型摻雜集電極； 所述p型摻雜集電極藉由第五耦合件耦合至所述p型摻雜基極；且 所述第一耦合件、所述第二耦合件、所述第三耦合件、所述第四耦合件及所述第五耦合件分別包括形成於所述半導體基底外的第一導體、第二導體、第三導體、第四導體以及第五導體。
  2. 如請求項1所述的裝置，其中所述第一耦合件、所述第二耦合件、所述第三耦合件、所述第四耦合件及所述第五耦合件各自包括用於所述積體晶片的金屬內連結構的一部分。
  3. 如請求項1所述的裝置，其中：所述靜電放電保護裝置被構造成使得施加於所述第一端子與所述第二端子之間的具有足夠量值的正脈衝會使所述n型摻雜基極與所述p型摻雜集電極之間的接面擊穿，結果產生自所述n型摻雜基極到所述p型摻雜集電極的第一電流，繼而引發自所述p型摻雜射極到所述p型摻雜集電極的第二電流，所述第二電流傳入所述p型摻雜基極中並經由所述n型摻雜集電極放電，繼而引發自所述n型摻雜射極至所述n型摻雜集電極的第三電流。
  4. 如請求項1所述的裝置，其中所述p型摻雜基極相對於所述第一端子及所述第二端子是浮置的。
  5. 如請求項1所述的裝置，其中： 所述p型摻雜基極藉由所述n型摻雜射極而與所述第一端子隔離；且 所述p型摻雜基極藉由所述n型摻雜集電極而與所述第二端子隔離。
  6. 如請求項1所述的裝置，其中所述靜電放電保護裝置的保持電壓是由所述p型摻雜基極的寬度決定。
  7. 如請求項1所述的裝置，其中所述p型摻雜射極包括重p型摻雜接觸區，所述重p型摻雜接觸區與所述n型摻雜基極形成接面。
  8. 如請求項1所述的裝置，其中： 所述n型摻雜射極包括耦合至所述第一端子的第一重n型摻雜接觸區； 所述n型摻雜集電極包括耦合至所述第二端子的第二重n型摻雜接觸區； 所述n型摻雜射極在其與所述p型摻雜基極之間的第一接面處具有較所述第一重n型摻雜接觸區低的N型摻雜；且 所述n型摻雜集電極在其與所述p型摻雜基極之間的第二接面處具有較所述第二重n型摻雜接觸區低的N型摻雜。
  9. 如請求項1所述的裝置，其中自所述第一端子至所述n型摻雜基極的所述第二耦合件包括位於所述半導體基底內的內埋式n型摻雜層。
  10. 如請求項1所述的裝置，其中所述NPN放電結構與所述PNP觸發裝置各自佔據所述半導體基底的不同區域。
  11. 如請求項1所述的裝置，更包括： PN二極體，形成於所述半導體基底中； 其中所述PN二極體包括耦合至所述第一端子的n型摻雜區及耦合至所述第二端子的p型摻雜區；且 所述n型摻雜區提供所述第二端子與所述p型摻雜基極之間的接面隔離。
  12. 如請求項11所述的裝置，其中所述靜電放電保護裝置被構造成使得施加於所述第一端子與所述第二端子之間的具有足夠量值的負脈衝經由所述PN二極體放電。
  13. 如請求項11所述的裝置，其中所述n型摻雜區與所述n型摻雜基極交疊。
  14. 如請求項11所述的裝置，其中所述n型摻雜區與所述n型摻雜射極交疊。
  15. 一種積體晶片，包括： 半導體基底，包括第一端子、第二端子及耦合於所述第一端子與所述第二端子之間的靜電放電保護裝置，所述靜電放電保護裝置包括由PNP觸發裝置激活的NPN放電結構； 其中所述NPN放電結構及所述PNP觸發裝置形成於所述半導體基底中； 所述NPN放電結構包括由p型摻雜區隔開的第一n型摻雜區與第二n型摻雜區； 所述PNP觸發裝置包括由n型摻雜區隔開的第一p型摻雜區與第二p型摻雜區；且 所述PNP觸發裝置的所述第一p型摻雜區經由設置於所述半導體基底上方的金屬內連結構耦合至所述NPN放電結構的所述p型摻雜區。
  16. 如請求項15所述的積體晶片，更包括： PN二極體，形成於所述半導體基底中； 其中所述PN二極體的第一電極耦合至所述第一端子；且 所述PN二極體的第二電極耦合至所述第二端子。
  17. 如請求項16所述的積體晶片，其中所述PN二極體的n型摻雜區與所述PNP觸發裝置的所述n型摻雜區及所述NPN放電結構的所述第一n型摻雜區交疊。
  18. 一種為積體晶片提供靜電放電保護的方法，所述方法包括： 在半導體基底中提供NPN雙極接面電晶體，所述NPN雙極接面電晶體包括n型摻雜射極、p型摻雜基極及n型摻雜集電極； 在所述半導體基底中提供PNP雙極接面電晶體，所述PNP雙極接面電晶體包括p型摻雜射極、n型摻雜基極及p型摻雜集電極； 將陽極耦合至所述p型摻雜射極、所述n型摻雜基極及所述n型摻雜射極； 將陰極耦合至所述n型摻雜集電極； 將所述p型摻雜集電極耦合至所述p型摻雜基極； 藉由使施加於所述陽極與所述陰極之間的正電壓脈衝在所述n型摻雜基極與所述p型摻雜集電極之間的接面中引發擊穿並藉此使所述PNP雙極接面電晶體導通而對所述正電壓脈衝進行放電；以及 藉由將電流自所述PNP雙極接面電晶體注入至所述p型摻雜基極中而使所述NPN雙極接面電晶體導通。
  19. 如請求項18所述的方法，更包括：經由形成於所述半導體基底中的PN二極體對施加於所述陽極與所述陰極之間的負電壓脈衝進行放電。
  20. 如請求項18所述的方法，更包括：藉由選擇所述p型摻雜基極的寬度而控制用於對所述正電壓脈衝進行放電的保持電壓。
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