JP2004207733A - サブコレクタとしての多数キャリア蓄積層を有するバイポーラ・トランジスタ - Google Patents
サブコレクタとしての多数キャリア蓄積層を有するバイポーラ・トランジスタ Download PDFInfo
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Abstract
【課題】低抵抗のコレクタ・リーチスルーを有する高速バイポーラ・トランジスタを構築すること。
【解決手段】電子回路は、導電性背面電極と、導電性背面電極の上の絶縁体層と、絶縁体層の上のｎ型またはｐ型材料の半導体層とを含むバイポーラ・トランジスタを備える。この半導体層は、コレクタとして使用するドープした領域と、このドープした領域に隣接し、絶縁体層とコレクタ接点電極の間のリーチスルーとして使用する濃くドープした領域とを含む。多数キャリア蓄積層が、背面電極にバイアス電圧を印加することによって、コレクタのドープした領域中で絶縁体に隣接して誘起される。
【選択図】図５
【解決手段】電子回路は、導電性背面電極と、導電性背面電極の上の絶縁体層と、絶縁体層の上のｎ型またはｐ型材料の半導体層とを含むバイポーラ・トランジスタを備える。この半導体層は、コレクタとして使用するドープした領域と、このドープした領域に隣接し、絶縁体層とコレクタ接点電極の間のリーチスルーとして使用する濃くドープした領域とを含む。多数キャリア蓄積層が、背面電極にバイアス電圧を印加することによって、コレクタのドープした領域中で絶縁体に隣接して誘起される。
【選択図】図５
Description
ここで開示する本発明は、おおまかには、半導体デバイスの分野に関し、より詳細には、バイポーラ・トランジスタの分野に関する。
図１を参照すると、概略的に示されている従来型の縦型ｎｐｎ（ｎ型エミッタ、ｐ型ベース、ｎ型コレクタ）バイポーラ・トランジスタ１００は、コレクタ（Ｃ）１０４の下に、濃くドープした埋込みサブコレクタ（ＳＣ）１０２を有する。サブコレクタ層１０２はかなり厚く、一般に、約２０００ｎｍ（ナノメートル）であり、それによって、コレクタの直列抵抗値を最小限に抑える。サブコレクタがコレクタの直列抵抗値を効果的に減少させるようにするために、サブコレクタ層１０２と、シリコン表面の上面に設けられたコレクタ接点電極１０８の間で低抵抗接続をもたらすコレクタ・リーチスルー領域１０６がある。一般に、コレクタ・リーチスルー領域１０６は、コレクタおよびサブコレクタと同じタイプの濃くドープした半導体領域である。図１に示す縦型ｎｐｎトランジスタに、このｎ＋リーチスルーも示す。トランジスタ１００は、コレクタ１０４の上に設けられたベース層１１０およびベース１１０の上に設けられたエミッタ１１２も備える。ベース１１０とコレクタ１０４の間に形成されたｐ／ｎダイオードに関連する空間電荷領域があり、これは空乏領域１１４とも呼ばれる。典型的なバイポーラ・トランジスタでは、この空乏領域は、主に、ベース・コレクタ・ダイオードの比較的薄くドープしたコレクタから形成される。したがって、コレクタ１０４は、空間電荷領域１１４および準中性領域１１８からなる。サブコレクタ１０２は、ｐ型基板１１６上に設けられる。
図２を参照すると、絶縁体２０４上に構築された従来型のｎｐｎバイポーラ・トランジスタ２００が概略的に示されている。トランジスタ２００は、基板２０２、絶縁体２０４および絶縁体２０４の上のｎ＋サブコレクタ領域２０６を備える。コレクタ２０８は、ベース２１２に隣接する空乏領域２１０を含む。エミッタ２１４は、ｐ型ベース２１２の上に設けられる。いくつかの応用例では、絶縁体上に縦型パイポーラ・トランジスタを構築することが望ましい。ただし、厚いサブコレクタ層に対応するために、絶縁体上のシリコン層を厚くしなければならない。こうした厚いシリコンのＳＯＩ（シリコン・オン・インシュレータ）技術は、薄いシリコンのＳＯＩ技術を利用するＳＯＩ ＣＭＯＳ（相補型金属酸化膜シリコン）に適合しない。
図３を参照すると、ＳＯＩ ＣＭＯＳに適合する薄いシリコンのＳＯＩ縦型ｎｐｎバイポーラ・トランジスタ３００が示されている。このような構造が、２００１年１月１０日出願のT. H. Ningの「Silicon-on-insulator (SOI) bipolar transistor usefulalone or in SOI BiCMOS.」という名称の米国特許出願番号０９／７５７，９６５に論じられている。トランジスタ３００は完全空乏型コレクタ３０５を備え、準中性コレクタ領域もベース３０６の直下のサブコレクタ領域も伴わない。エミッタ３０８から注入された小数キャリアは、ベース層３０６を横切った後、コレクタ・リーチスルー３１０に向かってほぼ横向きにドリフトする。したがって、この薄いＳＯＩの完全空乏型コレクタのトランジスタ３００のスピードは、このほぼ横向きのドリフト経路長によって決まる。２５０ｎｍの最小線幅を利用して設計したトランジスタでは、このドリフト経路長は、７００ｎｍよりも長くなることがあり、トランジスタのスピードを大きく制限する。
パワー・トランジスタの設計者は、ＳＯＩ技術を利用してトランジスタ同士を分離している。たとえば、ＳＯＩ基板上の高電圧型ｎｐｎバイポーラ・トランジスタが、T. Arnborg、A. Litwin、「Analysis of new high-voltage bipolarsilicon-on-insulator transistor with fully depleted collector」、IEEE Trans.Elect. Dev.、Vol. 42、No. 1、172〜177頁、1995年の文献に記載されていた。図４に、この従来技術によるＳＯＩバイポーラ・デバイス４００の概略図を示す。パワー・デバイスとして、ｐ型ベース領域４０２とｎ＋コレクタ接点領域４０４の間が大きく分離され、それによって、ベース４０２とコレクタ接点４０４の間の大きな逆バイアス電圧に耐えることができる。
トランジスタ４００のデバイス特性は、埋込み酸化物４０８の下の背面電極４０６に印加する電圧の影響を受ける。また、トランジスタ４００は、コレクタ側に第１酸化物トレンチ４１０およびエミッタ側に第２酸化物トレンチ４１２を備える。具体的には、背面電極４０６にバイアスをかけて、シリコン−酸化物境界面近傍に多数キャリアを蓄積させることができる。しかし、コレクタ・リーチスルーがないことによって（すなわち、シリコン表面のｎ＋コレクタ接点４０４を埋込み酸化物表面４０８に結合する濃くドープしたｎ＋領域）、シリコン層の底面に位置する多数キャリア蓄積層と、シリコン層の上面に設けられたｎ＋コレクタ接点４０４の間に高抵抗経路が存在する。その結果、この従来技術の多数キャリア蓄積層は、トランジスタのコレクタ直列抵抗値を大きく減少させるのに効果的なサブコレクタ層として機能しない。
米国特許出願番号０９／７５７，９６５
T. Arnborg、A. Litwin、「Analysis ofnew high-voltage bipolar silicon-on-insulator transistor with fully depletedcollector」、IEEE Trans. Elect. Dev.、Vol. 42、No. 1、172〜177頁、1995年
低抵抗のコレクタ・リーチスルーがないと、従来技術のデバイスは、シリコン層のコレクタ部分にある多数キャリア蓄積層の有無にかかわらず、高速トランジスタを構築するのに適していない。したがって、従来技術のこうした欠点を克服するバイポーラ・トランジスタ構造が必要とされている。
簡単に言うと、本発明により、電子回路は、背面電極として働く導電性領域と、背面電極の上の絶縁体層と、絶縁体層の上のｎ型またはｐ型材料の半導体層とを含むバイポーラ・トランジスタを備える。この半導体層は、コレクタとして使用するドープした領域と、絶縁体層とコレクタへの接点電極の間でリーチスルーとして使用する濃くドープした領域とを含む。多数キャリア蓄積層は、背面電極にバイアス電圧（Ｖｓ）を印加することによってコレクタ中に誘起される。
図５を参照すると、本発明の実施形態によるｎｐｎトランジスタ５００の概略図が示されている。この実施形態では、ＳＯＩ縦型バイポーラ・トランジスタ５００は、バイアス電圧（Ｖｓ）を受ける背面電極５０２を備える。トランジスタ５００は、背面電極５０２の上に設けられた絶縁体層５０４をさらに備える。絶縁体層５０４の上に、第１半導体層５０６を設ける。この第１半導体層５０６は、コレクタ（領域５１２〜５１６）および絶縁体層５０４とコレクタ接点電極５２０の間に配設されたリーチスルー５１８を備える。この実施形態では、このリーチスルーは、ｎ型の濃くドープした半導体材料で形成される。
コレクタは、準中性領域５１２と、空乏領域５１４と、低抵抗のコレクタ・リーチスルー５１８に電気的に接続されたサブコレクタとしてのｎ＋＋蓄積層５１６とを備える。
背面電極５０２はＳＯＩ基板中に形成され、蓄積層５１６は背面電極５０２に電圧ＶＳを印加することによって形成される。蓄積層５１６は、従来型の縦型バイポーラ・トランジスタにおけるサブコレクタ層の働きをする。蓄積層５１６が、５ｎｍ程度と極めて薄いので、ＳＯＩ ＣＭＯＳに適合するＳＯＩ上に縦型バイポーラ・トランジスタを構築することができる。第１半導体層５０６は、たとえば２０〜２０００ｎｍの厚さのものとしてよい。
再度、図５を参照すると、図２に示す従来型のＳＯＩ縦型バイポーラ・トランジスタの厚いサブコレクタ層は、蓄積層５１６で置き換えられている。従来型のトランジスタでは、サブコレクタのドープ・プロフィールは急峻ではなく、したがって、高電流密度でトランジスタが動作するとき、ドープ濃度が最大ドープ濃度よりも低いサブコレクタ部分に関連する電荷蓄積がある。一方、蓄積層に関連する小数電荷の蓄積はない。したがって、サブコレクタとして蓄積層５１６を使用して、高電流密度でトランジスタをより高速に動作させることができる。
図５に示す実施形態では、このトランジスタは、ベース・コレクタ・ダイオードの空間電荷領域の厚さよりも厚いコレクタ層５０６を含むベース・コレクタ・ダイオードを備える。図６に示すように、このトランジスタは、ベース・コレクタ・ダイオードの空間電荷領域の厚さよりも薄いコレクタ層を含むベース・コレクタ・ダイオードを備えることも可能である。さらに、コレクタ、ベースおよびエミッタの導電型を逆にすることも可能である。
第１導電型のコレクタがｎ型であり、ベースの導電型がｐ型である実施形態では、背面電極は、ゼロまたはプラスの値の電圧を受けるようにバイアスされる。
第１導電型のコレクタがｐ型であり、ベースの導電型がｎ型である実施形態では、背面電極は、ゼロまたはマイナスの値の電圧を受けるようにバイアスされる。
一実施形態では、ベース５０８はシリコン・ゲルマニウム合金を含んでよく、別の実施形態では、シリコン・ゲルマニウム・炭素合金を含んでよい。さらに、導電性背面電極５０２は、ｐ型半導体基板中のｎ型ウエルなどのドープした半導体領域を含み得る。
トランジスタ５００は、導電性背面電極５０２が、複数のバイポーラ・トランジスタに共通になり得る集積回路中に形成することが好ましい。各トランジスタの導電性背面電極は、誘電体層またはｐ／ｎ接合によって互いに電気的に分離することもできる。
図６を参照すると、本発明の別の実施形態による完全空乏型コレクタの縦型ｎｐｎバイポーラ・トランジスタ設計を用いたトランジスタ６００の概略図が示されている。トランジスタ６００は、ｎ＋エミッタ６０２、ｐ型ベース６０４、コレクタ６０６、絶縁体層６１２および背面電極６１６を備える。コレクタ６０６は、空乏領域６０８、蓄積層６１０、ｎ型領域６１４およびｎ＋リーチスルー６１８を備える。コレクタ６０６およびベース６０４は、ｐ／ｎダイオードを形成する。このベース・コレクタ・ダイオードの空間電荷領域の厚さは、コレクタ層６０６の厚さよりも厚い。その結果、ベース６０４の下に準中性コレクタ領域はなくなる。
このトランジスタ６００では、エミッタ６０２から注入されベース層６０４を横切った少数キャリアのドリフト経路長は、単にベース６０４と蓄積層６１０の間の垂直分離部だけである。一般に、このドリフト経路は約１００ｎｍである。したがって、周知の蓄積層サブコレクタをもたない完全空乏型コレクタのバイポーラ・トランジスタ（図３）に比べて、蓄積層サブコレクタを有する完全空乏型コレクタのバイポーラ・トランジスタは、かなり高速となり得る。図７を参照すると、この２つのトランジスタの遮断周波数のシミュレーションから、このような比較の裏付けが得られる。
図８を参照すると、ｎ型ポリシリコン・エミッタ８０２、ｐ型ベース８０４、ｎ型コレクタ８０６および蓄積（ｎ＋＋）サブコレクタ層８０８を含むｎｐｎトランジスタ８００を備える本発明の実施形態の概略断面が示されている。この蓄積サブコレクタは、低抵抗のｎ＋コレクタ・リーチスルー８１０によって、コレクタ接点電極８１６に電気的に接続される。ｎ型コレクタ８０６は、ドープ濃度およびｎ型コレクタ層の厚さに応じて、完全空乏または非空乏とすることができる。背面電極８１２は、絶縁体８１４に連結されてバイアス電圧を受ける。
本発明は、一般に用いられる任意の縦型バイポーラ構造およびプロセスとともに実施することができる。二重ポリシリコン非自己整合構造およびシリコンまたはシリコン・ゲルマニウム（ＳｉＧｅ）合金のエピタキシャル成長を用いて真性ベースを形成するための製造プロセスの例を、図９ないし１８に示す。
図９に、ドープしたシリコン層などの背面電極を備えた開始ＳＯＩウエハを示す。
図１０に、浅いトレンチ分離部を形成した後の構造を示す。
図１１に、コレクタ（ｎ領域）およびリーチスルー（ｎ＋領域）を形成した後の構造を示す。このｎ＋リーチスルーは、埋込み酸化物に接触する。
図１２に、酸化物層およびベース接点層の一部になるｐ＋ポリシリコン層を被着させた後の構造を示す。
図１３に、ベース領域ウィンドウをエッチングしてあけた後の構造を示す。
図１４に、シリコン層および後続の分離酸化物層の被着を示す。このシリコン層は、ベース・ウィンドウの上では結晶質であり、バイポーラ・トランジスタのｐ型ベースを形成する。
図１５に、ベース・ポリシリコン層をパターン形成し、側壁酸化物を形成した後の構造を示す。
図１６に、エミッタ・ウィンドウをあけた後の構造を示す。
図１７に、ｎ＋ポリシリコン層を被着させパターン形成した後の構造を示す。このポリシリコン層は、バイポーラ・トランジスタのエミッタになる。
図１８に、ベース（Ｂ）およびコレクタ（Ｃ）への接点ウィンドウをあけるところを示す。
図１９に、ベース、エミッタ、コレクタおよび背面電極に端子電圧ＶＢ、ＶＥ、ＶＣおよびＶＳをそれぞれ印加するところを示す。背面電極の電圧（ＶＳ）により、コレクタと埋込み酸化物の境界面近傍に蓄積層が誘起され、真性コレクタからリーチスルーに至る低抵抗経路が形成される。
図２０に、分離酸化物、ベース・ウィンドウ、エミッタ・ウィンドウ、ベース・ポリシリコン、エミッタ・ポリシリコンおよびベースとコレクタの接点ウィンドウを示すデバイス構造の上面を示す。
このように、現在好ましい実施形態と考えられるものを説明してきたが、本発明の趣旨の範囲内で他の改変を加えることができることが当業者には理解されよう。
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）バイアス電圧を受ける背面電極として働く導電性領域と、
前記背面電極の上に設けられた絶縁層と、
前記絶縁層の上に位置する第１半導体層であって、
第１導電型で、前記絶縁層の上に位置するドープした領域を備えるコレクタと、
前記ドープした領域に隣接する第１導電型の濃くドープした領域を備え、前記絶縁体層とコレクタ接点電極の間に配設されたリーチスルーとを備える第１半導体層と、
第２導電型で、前記第１層の前記ドープした領域の上に設けられた半導体領域を備えるベースと、
第１導電型で、前記ベースの上に設けられた第３半導体領域を備えるエミッタと、
第１導電型で、前記背面電極で受ける前記バイアス電圧によって誘起される蓄積層とを備える、バイポーラ・トランジスタ。
（２）前記第１半導体層の前記ベースおよび前記ドープした領域が、前記第１半導体層の前記ドープした領域の厚さよりも薄い空間電荷領域を有するダイオードを形成する、上記（１）に記載のバイポーラ・トランジスタ。
（３）前記第１半導体層の前記ベースおよび前記ドープした領域が、前記第１半導体層の前記ドープした領域の厚さよりも厚い空間電荷領域を有するダイオードを形成する、上記（１）に記載のバイポーラ・トランジスタ。
（４）前記第１導電型がｎ型であり、前記第２導電型がｐ型であり、前記背面電極がゼロまたはプラスの値の電圧を受ける、上記（１）に記載のバイポーラ・トランジスタ。
（５）前記第１導電型がｐ型であり、前記第２導電型がｎ型であり、前記背面電極がゼロまたはマイナスの値の電圧を受ける、上記（１）に記載のバイポーラ・トランジスタ。
（６）前記第１半導体層が２０〜２０００ｎｍの範囲の厚さを有する、上記（１）に記載のバイポーラ・トランジスタ。
（７）前記ベースがシリコン・ゲルマニウム合金を含む、上記（１）に記載のバイポーラ・トランジスタ。
（８）前記ベースがシリコン・ゲルマニウム・炭素合金を含む、上記（１）に記載のバイポーラ・トランジスタ。
（９）前記背面電極として働く前記導電性領域がドープした半導体領域を含む、上記（１）に記載のバイポーラ・トランジスタ。
（１０）前記ドープした半導体領域がｐ型半導体基板中のｎ型ウエルを含む、上記（９）に記載のバイポーラ・トランジスタ。
（１１）前記ドープした半導体領域がｎ型半導体基板中のｐ型ウエルである、上記（９）に記載のバイポーラ・トランジスタ。
（１２）前記リーチスルーおよび前記背面電極が互いに電気的に接続され、前記コレクタの前記リーチスルーおよび前記背面電極がほぼ同じ電圧を有する、上記（１）に記載のバイポーラ・トランジスタ。
（１３）上記（１）のバイポーラ・トランジスタと、前記背面電極で受けるバイアス電圧を供給するバイアス回路とを備える電子回路。
（１４）複数のバイポーラ・トランジスタを備える集積回路であって、各バイポーラ・トランジスタが、
バイアス電圧を受ける背面電極として働く導電性領域と、
前記背面電極の上に設けられた絶縁層と、
前記絶縁層の上に位置する第１半導体層であって、
第１導電型で、前記絶縁層の上に位置するドープした領域を備えるコレクタと、
前記ドープした領域に隣接する前記第１導電型の濃くドープした領域を備え、前記絶縁体層とコレクタ接点電極の間に配設されたリーチスルーとを備える第１半導体層と、
第２導電型で、前記第１層の前記ドープした領域の上に設けられた半導体領域を備えるベースと、
第１導電型で、前記ベースの上に設けられた第３半導体領域を備えるエミッタと、
第１導電型で、前記背面電極で受ける前記バイアス電圧によって誘起される蓄積層とを備える、集積回路。
（１５）１つの共通な導電性領域が、すべてのバイポーラ・トランジスタの前記背面電極として働く、上記（１４）に記載の集積回路。
（１６）背面電極として働く各導電性領域が、１つまたは複数の誘電体領域によって、背面電極として働く他の導電性領域から電気的に分離される、上記（１４）に記載の集積回路。
（１７）背面電極として働く各導電性領域が、１つまたは複数のｐ／ｎ接合によって、背面電極として働く他の導電性領域から電気的に分離される、上記（１４）に記載の集積回路。
（１８）前記エミッタがドープしたポリシリコン層である、上記（１）に記載のバイポーラ・トランジスタ。
前記背面電極の上に設けられた絶縁層と、
前記絶縁層の上に位置する第１半導体層であって、
第１導電型で、前記絶縁層の上に位置するドープした領域を備えるコレクタと、
前記ドープした領域に隣接する第１導電型の濃くドープした領域を備え、前記絶縁体層とコレクタ接点電極の間に配設されたリーチスルーとを備える第１半導体層と、
第２導電型で、前記第１層の前記ドープした領域の上に設けられた半導体領域を備えるベースと、
第１導電型で、前記ベースの上に設けられた第３半導体領域を備えるエミッタと、
第１導電型で、前記背面電極で受ける前記バイアス電圧によって誘起される蓄積層とを備える、バイポーラ・トランジスタ。
（２）前記第１半導体層の前記ベースおよび前記ドープした領域が、前記第１半導体層の前記ドープした領域の厚さよりも薄い空間電荷領域を有するダイオードを形成する、上記（１）に記載のバイポーラ・トランジスタ。
（３）前記第１半導体層の前記ベースおよび前記ドープした領域が、前記第１半導体層の前記ドープした領域の厚さよりも厚い空間電荷領域を有するダイオードを形成する、上記（１）に記載のバイポーラ・トランジスタ。
（４）前記第１導電型がｎ型であり、前記第２導電型がｐ型であり、前記背面電極がゼロまたはプラスの値の電圧を受ける、上記（１）に記載のバイポーラ・トランジスタ。
（５）前記第１導電型がｐ型であり、前記第２導電型がｎ型であり、前記背面電極がゼロまたはマイナスの値の電圧を受ける、上記（１）に記載のバイポーラ・トランジスタ。
（６）前記第１半導体層が２０〜２０００ｎｍの範囲の厚さを有する、上記（１）に記載のバイポーラ・トランジスタ。
（７）前記ベースがシリコン・ゲルマニウム合金を含む、上記（１）に記載のバイポーラ・トランジスタ。
（８）前記ベースがシリコン・ゲルマニウム・炭素合金を含む、上記（１）に記載のバイポーラ・トランジスタ。
（９）前記背面電極として働く前記導電性領域がドープした半導体領域を含む、上記（１）に記載のバイポーラ・トランジスタ。
（１０）前記ドープした半導体領域がｐ型半導体基板中のｎ型ウエルを含む、上記（９）に記載のバイポーラ・トランジスタ。
（１１）前記ドープした半導体領域がｎ型半導体基板中のｐ型ウエルである、上記（９）に記載のバイポーラ・トランジスタ。
（１２）前記リーチスルーおよび前記背面電極が互いに電気的に接続され、前記コレクタの前記リーチスルーおよび前記背面電極がほぼ同じ電圧を有する、上記（１）に記載のバイポーラ・トランジスタ。
（１３）上記（１）のバイポーラ・トランジスタと、前記背面電極で受けるバイアス電圧を供給するバイアス回路とを備える電子回路。
（１４）複数のバイポーラ・トランジスタを備える集積回路であって、各バイポーラ・トランジスタが、
バイアス電圧を受ける背面電極として働く導電性領域と、
前記背面電極の上に設けられた絶縁層と、
前記絶縁層の上に位置する第１半導体層であって、
第１導電型で、前記絶縁層の上に位置するドープした領域を備えるコレクタと、
前記ドープした領域に隣接する前記第１導電型の濃くドープした領域を備え、前記絶縁体層とコレクタ接点電極の間に配設されたリーチスルーとを備える第１半導体層と、
第２導電型で、前記第１層の前記ドープした領域の上に設けられた半導体領域を備えるベースと、
第１導電型で、前記ベースの上に設けられた第３半導体領域を備えるエミッタと、
第１導電型で、前記背面電極で受ける前記バイアス電圧によって誘起される蓄積層とを備える、集積回路。
（１５）１つの共通な導電性領域が、すべてのバイポーラ・トランジスタの前記背面電極として働く、上記（１４）に記載の集積回路。
（１６）背面電極として働く各導電性領域が、１つまたは複数の誘電体領域によって、背面電極として働く他の導電性領域から電気的に分離される、上記（１４）に記載の集積回路。
（１７）背面電極として働く各導電性領域が、１つまたは複数のｐ／ｎ接合によって、背面電極として働く他の導電性領域から電気的に分離される、上記（１４）に記載の集積回路。
（１８）前記エミッタがドープしたポリシリコン層である、上記（１）に記載のバイポーラ・トランジスタ。
５００ バイポーラ・トランジスタ
５０２ 背面電極
５０４ 絶縁体層
５０６ 第１半導体層、コレクタ
５０８ ベース
５１２ 準中性領域
５１４ 空乏領域
５１６ 蓄積層
５１８ コレクタ・リーチスルー
５２０ コレクタ接点電極
６００ バイポーラ・トランジスタ
６０２ エミッタ
６０４ ベース
６０６ コレクタ
６０８ 空乏領域
６１０ 蓄積層
６１２ 絶縁体層
６１４ ｎ型領域
６１６ 背面電極
６１８ リーチスルー
８００ ｎｐｎトランジスタ
８０２ エミッタ
８０４ ベース
８０６ コレクタ
８０８ 蓄積サブコレクタ層
８１０ リーチスルー
８１２ 背面電極
８１４ 絶縁体
８１６ コレクタ接点電極
５０２ 背面電極
５０４ 絶縁体層
５０６ 第１半導体層、コレクタ
５０８ ベース
５１２ 準中性領域
５１４ 空乏領域
５１６ 蓄積層
５１８ コレクタ・リーチスルー
５２０ コレクタ接点電極
６００ バイポーラ・トランジスタ
６０２ エミッタ
６０４ ベース
６０６ コレクタ
６０８ 空乏領域
６１０ 蓄積層
６１２ 絶縁体層
６１４ ｎ型領域
６１６ 背面電極
６１８ リーチスルー
８００ ｎｐｎトランジスタ
８０２ エミッタ
８０４ ベース
８０６ コレクタ
８０８ 蓄積サブコレクタ層
８１０ リーチスルー
８１２ 背面電極
８１４ 絶縁体
８１６ コレクタ接点電極
Claims (18)
- バイアス電圧を受ける背面電極として働く導電性領域と、
前記背面電極の上に設けられた絶縁層と、
前記絶縁層の上に位置する第１半導体層であって、
第１導電型で、前記絶縁層の上に位置するドープした領域を備えるコレクタと、
前記ドープした領域に隣接する第１導電型の濃くドープした領域を備え、前記絶縁体層とコレクタ接点電極の間に配設されたリーチスルーとを備える第１半導体層と、
第２導電型で、前記第１半導体層の前記ドープした領域の上に設けられた半導体領域を備えるベースと、
第１導電型で、前記ベースの上に設けられた第３半導体領域を備えるエミッタと、
第１導電型で、前記背面電極で受ける前記バイアス電圧によって誘起される蓄積層とを備える、バイポーラ・トランジスタ。 - 前記第１半導体層の前記ベースおよび前記ドープした領域が、前記第１半導体層の前記ドープした領域の厚さよりも薄い空間電荷領域を有するダイオードを形成する、請求項１に記載のバイポーラ・トランジスタ。
- 前記第１半導体層の前記ベースおよび前記ドープした領域が、前記第１半導体層の前記ドープした領域の厚さよりも厚い空間電荷領域を有するダイオードを形成する、請求項１に記載のバイポーラ・トランジスタ。
- 前記第１導電型がｎ型であり、前記第２導電型がｐ型であり、前記背面電極がゼロまたはプラスの値の電圧を受ける、請求項１に記載のバイポーラ・トランジスタ。
- 前記第１導電型がｐ型であり、前記第２導電型がｎ型であり、前記背面電極がゼロまたはマイナスの値の電圧を受ける、請求項１に記載のバイポーラ・トランジスタ。
- 前記第１半導体層が２０〜２０００ｎｍの範囲の厚さを有する、請求項１に記載のバイポーラ・トランジスタ。
- 前記ベースがシリコン・ゲルマニウム合金を含む、請求項１に記載のバイポーラ・トランジスタ。
- 前記ベースがシリコン・ゲルマニウム・炭素合金を含む、請求項１に記載のバイポーラ・トランジスタ。
- 前記背面電極として働く前記導電性領域がドープした半導体領域を含む、請求項１に記載のバイポーラ・トランジスタ。
- 前記ドープした半導体領域がｐ型半導体基板中のｎ型ウエルを含む、請求項９に記載のバイポーラ・トランジスタ。
- 前記ドープした半導体領域がｎ型半導体基板中のｐ型ウエルである、請求項９に記載のバイポーラ・トランジスタ。
- 前記リーチスルーおよび前記背面電極が互いに電気的に接続され、前記コレクタの前記リーチスルーおよび前記背面電極がほぼ同じ電圧を有する、請求項１に記載のバイポーラ・トランジスタ。
- 請求項１のバイポーラ・トランジスタと、前記背面電極で受けるバイアス電圧を供給するバイアス回路とを備える電子回路。
- 複数のバイポーラ・トランジスタを備える集積回路であって、各バイポーラ・トランジスタが、
バイアス電圧を受ける背面電極として働く導電性領域と、
前記背面電極の上に設けられた絶縁層と、
前記絶縁層の上に位置する第１半導体層であって、
第１導電型で、前記絶縁層の上に位置するドープした領域を備えるコレクタと、
前記ドープした領域に隣接する第１導電型の濃くドープした領域を備え、前記絶縁体層とコレクタ接点電極の間に配設されたリーチスルーとを備える第１半導体層と、
第２導電型で、前記第１半導体層の前記ドープした領域の上に設けられた半導体領域を備えるベースと、
第１導電型で、前記ベースの上に設けられた第３半導体領域を備えるエミッタと、
第１導電型で、前記背面電極で受ける前記バイアス電圧によって誘起される蓄積層とを備える、集積回路。 - １つの共通な導電性領域が、すべてのバイポーラ・トランジスタの前記背面電極として働く、請求項１４に記載の集積回路。
- 背面電極として働く各導電性領域が、１つまたは複数の誘電体領域によって、背面電極として働く他の導電性領域から電気的に分離される、請求項１４に記載の集積回路。
- 背面電極として働く各導電性領域が、１つまたは複数のｐ／ｎ接合によって、背面電極として働く他の導電性領域から電気的に分離される、請求項１４に記載の集積回路。
- 前記エミッタがドープしたポリシリコン層である、請求項１に記載のバイポーラ・トランジスタ。
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