CN1947258A - 半导体器件及其形成方法 - Google Patents
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Abstract
在一个实施例中，半导体器件10包括二极管，该二极管使用隔离区(34、16、和13)和用于限制注入半导体衬底(12)的寄生电流的多个掺杂剂浓度(30、20、24、和26)。在隔离区(34、16、和13)上使用多个偏压来影响半导体器件(10)的性质。而且在阳极(42)和阴极(40)之间的结上形成导电层(28)。该导电层(28)可以降低选定区域的电场，从而增大施加到阴极(40)的最大电压。
Description
技术领域
本发明一般涉及半导体，更具体地涉及半导体器件及其形成方法。
背景技术
对于集成电路来说，限定由半导体器件注入其半导体衬底的电流通常是很重要的。这对于在较高电压和电流下工作的功率集成电路来说尤其重要。此外，希望增大功率集成电路可使用的最大电压。
附图说明
通过实例说明本发明，但不限于附图，附图中相似的引用标记表示相似的元件，附图中：
图1示例根据本发明的一个实施例的半导体器件的截面图；和
图2是以图解形式示例图1的半导体器件产生的阴极电流和衬底电流的电流-电压(阴极-阳极电压)曲线的示例图。
本领域技术人员理解附图中示例的元件是为了简明和清楚的目的，并未按比例绘制。例如，附图中某些元件的尺寸与其它元件相比有所放大，有助于更好地理解本发明的实施例。
具体实施方式
在同一芯片上集成功率器件和模拟、CMOS(互补金属氧化物半导体)的SMARTMOS技术的快速发展为芯片上***的解决方案制造了机会。自动、便携和计算机***应用需要一种从较低的电池电压一直到几十伏的高压都能够工作的通用精密功率技术。然而，某些传统半导体器件，例如二极管，在一定的条件下会遇到寄生衬底注入的问题。为了抑制衬底注入的目的，将高压隔离二极管器件集成到精密功率技术需要一种新的结构和形成方法。
图1示例根据本发明的一个实施例的半导体器件的截面图。图1中所用到的“P-，P，P+，和P++”表示具有P型导电性的半导体材料，其中掺杂剂浓度从最低掺杂剂浓度P-、到较高掺杂剂浓度P、甚至到更高的P+掺杂剂浓度、直到最高掺杂剂浓度P++变化。类似地，“N，N+，和N++”表示具有N型导电性的半导体材料，其中掺杂剂浓度从最低掺杂剂浓度N、到较高掺杂剂浓度N+、直到最高掺杂剂浓度N++变化。
在图1所示的本发明的实施例中，半导体器件10是二极管，其阳极42由P++区30、P+区20、P-区24和P区26构成，阴极40由N++区32和N区22构成。P区12是半导体衬底，N+区13是埋入层，或者可以是以任意方式形成的N+层。N+区16作为导电下沉区(conductivesinker)。N+区16和N+层13一起形成用于使二极管10与集成电路其余部分导电隔离的导电隔离槽或导电隔离部件。介电层14用于包围二极管10。介电层14形成用于使二极管10与集成电路的其余部分电隔离的电性隔离阻挡层。注意介电层14由任意介电材料形成。氧化物仅仅是能够使用的一种可能的介电材料。可以使用其它任意合适的材料，例如氧化物和多晶硅的混合物。
阳极42包括P++区30，阴极40包括N++区32，隔离区16包括N++区34。为了形成良好的欧姆接触，这些区30、32和34都是重掺杂的，因此这里称作欧姆区。在本发明的某些实施例中，分别在区30、32和34上方形成金属接触(未示出)。
在本发明的示例实施例中，在阳极42和阴极40之间的结上方形成介电层27。注意介电层27可以由任意介电材料形成。在一个实施例中的，使用薄氧化层形成介电层27。在介电层27上方形成导电层28。注意导电层28可以由任意导电或半导电材料形成。在一个实施例中，使用多晶硅层形成导电层28。还要注意可以使用多个层形成介电层27和导电层28的每一个。
在本发明的示例实施例中，在阳极42和N+区16之间形成介电层19。注意介电层19可以由任意介电材料形成。在一个实施例中，使用场氧化层形成介电层19。氧化物仅仅是能够使用的一种可能的介电材料。可以使用任意其它适当的介电材料。
在本发明的示例实施例中，介电层18形成为包围N++区32的环。注意介电层18可由任意介电材料形成。在某些实施例中，使用场氧化层形成介电层18。氧化物仅仅是能够使用的一种可能的介电材料。可以使用任意其它适当的介电材料。在某些实施例中，介电层18可以是浅沟槽隔离区。使用介电层18的一个作用是承受N++区32和导电层或导电板28之间更高的电压差。本发明的另一实施例不使用介电层18，而是使其它区域延伸到表面平面(即，邻接层27的底表面的表面平面)。
在本发明的一个实施例中，阳极42通过导电层44电连接到导电层28。导电层44并未使用任何具体技术示例，解释为可以使用任意希望的技术。使用任意能够形成在半导体器件10上的导电材料形成导电层44。
本发明的可选实施例可以电性偏置由N++区34、N+区16和N+区13形成N隔离区，从而减小从垂直寄生NPN和PNP器件注入到衬底12的寄生电流。注意在示例实施例中，垂直寄生NPN晶体管具有由区32和22形成的第一N区，具有由区30、20、24和26形成的P区并且具有由区13形成第二N区。类似地，垂直寄生PNP晶体管具有由区30、20、24和26形成的第一P区，具有由区13形成的N区并且具有由区12形成的第二P区。
如果N++区34电连接(例如短接)到阳极42，那么垂直寄生PNP晶体管的发射极和基极大致处于同一电压，因此不存在发射极/基极偏压。因此，垂直寄生PNP晶体管产生非常小的注入到P衬底12的集电极电流。此外，如果N++区34电连接(例如短接)到阳极42，那么垂直寄生NPN晶体管的基极和集电极大致处于同一电压，因此集电极电压不可能降低到低于地的负电压。如果集电极降低至负电压，那么N+区13和P衬底12之间的结会形成导通的二极管结，由此向衬底12注入电流。
如果N++区34电连接(例如短接)到阴极40，那么阴极40将能够承受更高的电压。电连接N++区34和阴极40在N区22和P区26之间的结上并且同样在P区26和N+区13之间的结上产生负偏压。这两个反向偏置的结一起减小N区22中的电场，特别是最接近P-区24和最接近介电层18的N区22部分。该减小的电场使得阴极40上能够承受更高的最大电压。
如果N++区34没有电连接到阳极42或阴极40且处于电浮置，那么阴极40将能够承受甚至更高的电压。如果N+区13的电压设为浮置，那么阴极40所能承受的最大电压将不受到P+区20和N+区13之间的物理距离的限制，而是受到器件10的其他特性的限制(例如N+区13和P区12的掺杂浓度)。
在本发明的一个实施例中，阳极42包括多个掺杂剂浓度。在一个实施例中，P++区30具有1E20量级的掺杂剂浓度，P+区20具有2E17-4E17范围内的掺杂剂浓度，P-区24具有1E15-5E15范围内的掺杂剂浓度，并且P区26具有2E16-5E16范围内的掺杂剂浓度。给定这些掺杂剂浓度仅仅是为了示例性的目的。本发明的其他实施例可以使用任意适合的掺杂剂浓度。注意P++区30中的重掺杂剂浓度是为了与上方的导电层(未示出)形成良好欧姆接触的目的。因此这里P++区30可以称作欧姆区。注意对于本发明的某些实施例来说，阳极42中用到的最低的P型掺杂剂浓度和阳极42中用到的最高的P型掺杂剂浓度之间至少相差一个数量级(即10的一次幂)。本发明的其他实施例中，阳极42中用到的最低的P型掺杂剂浓度和阳极42中用到的最高的P型掺杂剂浓度之间至少相差两个数量级(即10的二次幂或一百倍)。注意，本发明的其他实施例可以将最低和最高的掺杂剂浓度之间的差异指定为0(即无差异)和集成电路制造技术允许的最大差异之间的任意期望值。
在本发明的一个实施例中，阴极40包括多个掺杂剂浓度。在一个实施例中，N++区32具有5E20量级的掺杂剂浓度，N区22具有3E16-6E16范围内的掺杂剂浓度。给定这些掺杂剂浓度仅仅是为了示例性的目的。本发明的其他实施例可以使用任意适合的掺杂剂浓度。注意N++区32中的重掺杂浓度是为了与上方的导电层(未示出)形成良好欧姆接触的目的。因此这里N++区32可以称作欧姆区。界面49形成阳极42和阴极40之间的阳极/阴极结界面。
在本发明的一个实施例中。隔离区(34、16、13)包括多个掺杂剂浓度。在一个实施例中，N++区34具有5E20量级的掺杂剂浓度，N+区16具有5E17-8E17范围内的掺杂剂浓度，并且N+区13具有1E18-5E18范围内的掺杂剂浓度。给定这些掺杂剂浓度仅仅是为了示例性的目的。本发明的其他实施例可以使用任意适合的掺杂剂浓度。注意N++区34的重掺杂浓度是为了与上方的导电层(未示出)形成良好欧姆接触的目的。因此这里N++区34可以称作欧姆区。
对于本发明的其他实施例来说，可以掺杂P衬底12形成P+衬底12。在本发明的另一实施例中，衬底12可以是具有其上形成上方P型外延层的P++衬底。然后可以使用注入和扩散形成N型埋入层，其用作与图1示例的N+区13类似的功能。然后在N型埋入层上方沉积第二P型外延层。该第二P型外延层可用作与图1示例的P-区24类似的功能。然后使用注入形成P区26和N区22。注意对于某些实施例来说，可以使用同一注入掩模形成区26和22。接着，进行蚀刻和氧化物沉积形成层14、18和19。然后使用注入形成P+区20，并使用不同的注入形成N+区16。本发明的其他实施例可以使用多个注入步骤和掩模形成N+区16。接着，进行氧化物沉积形成层27，并进行多晶硅沉积形成层28。然后使用注入形成N++区32和34，并使用不同的注入形成P++区30。本发明的其他实施例可以使用以任意适当顺序的任意适当的其他处理步骤，形成半导体器件10的各个实施例。
图2是以图解形式示例图1的半导体器件10产生的阴极电流(Icathode 50)和衬底电流(Isubstrate 52)的电流-电压(阴极-阳极电压)曲线的示例图。注意注入到衬底12(见图1)的寄生电流(Isubstrate52)大约比阴极电流(Icathode 50)小6个数量级。图2假设N++区34(隔离区)与阳极42短接，并都大约为0伏，阴极40的电压被限制在0伏以下，衬底12偏置为-10伏，并且半导体器件10的温度大约为150摄氏度。N+区16的宽度增至超过10微米可以进一步减小注入衬底12的阴极电流，然而，经常必须在形成半导体器件10所需的半导体面积值和半导体器件10的电性能之间折中。注意对于传统非隔离的二极管来说，注入衬底的寄生电流大约为阴极电流的10％。因此传统非隔离的二极管向衬底注入非常大的寄生电流，导致形成在同一集成电路上的临近电路***可能出现故障。
虽然参照具体导电类型或电势极性描述本发明，但是本领域技术人员能意识到可以使用相反的导电类型和电势极性。此外，用于形成半导体器件10的各个部分的半导体材料可以是任意适当的材料。例如，衬底12可以是硅或其他任意适当的半导体材料。此外，半导体器件10可以集成至能够在高压和高电流下工作的功率集成电路。
在上面的描述中，参照具体实施例描述本发明。然而，本领域普通技术人员能意识到可以不脱离由下面给出的权利要求限定的本发明的范围做出各种修改和改变。因此，说明和附图应当视为示例性的，而非限制性的，并且所有修改都包括在本发明的范围内。
上面根据特定实施例描述了益处、优点和问题的解决方法。然而，引起任何益处、优点或解决方法产生或更加显著的益处、优点或解决方法并不构成为任一或所有权利要求的关键的、必需的或本质的特征或要素。这里用到的术语“包括”、“包含”或任一其它变化，意味着覆盖了非排它的内容，例如包括一系列要素的工艺、方法、物品、或装置不仅仅包括这些要素，还包括未明确列出的或者这些工艺、方法、物品或装置固有的其它要素。
Claims (27)
1.一种半导体器件，包括：
第一导电类型的衬底；
第一导电类型的阳极，该阳极包括多个掺杂剂浓度，其中第一部分的掺杂剂浓度比第二部分的掺杂剂浓度高一个数量级，其中第一和第二部分都不用于形成欧姆接触；
与第一导电类型不同的第二导电类型的阴极，阳极与阴极邻接设置，且形成阳极/阴极结界面；
第二导电类型的导电隔离部件，其中导电隔离部件包括埋入层和导电连接到埋入层的导电垂直部分，其中埋入层设置在衬底和阳极及阴极区之间，并且其中导电垂直部分从区域的侧面包围阳极和阴极区域；和
设置在阳极顶部和导电隔离部件的导电垂直部分顶部之间的半导体器件部分内部的介电隔离区。
2.权利要求1的所述半导体器件，其中衬底包括P型衬底。
3.权利要求2的所述半导体器件，其中P型衬底还包括位于衬底上的P型外延层。
4.权利要求1的所述半导体器件，其中第一导电类型包括P型，第二导电类型包括N型。
5.权利要求1的所述半导体器件，其中多个掺杂剂浓度包括分离的高、低和中间掺杂剂浓度部分。
6.权利要求5的所述半导体器件，其中高掺杂剂浓度为2E17-5E17的量级，低掺杂剂浓度为1E15-5E15的量级，并且中间掺杂剂浓度为2E16-5E16的量级。
7.权利要求1的所述半导体器件，其中阴极具有3E16-6E16量级的掺杂剂浓度。
8.权利要求1的所述半导体器件，其中导电垂直部分从区域表面向下延伸到埋入层。
9.权利要求1的所述半导体器件，其中导电垂直部分的宽度控制由垂直NPN和垂直PNP区形成的寄生晶体管引起的注入到衬底的寄生电流的量。
10.权利要求9的所述半导体器件，其中导电垂直部分的宽度选择为大致消除衬底中的寄生电流。
11.权利要求1的所述半导体器件，其中埋入层包括N+埋入层，导电垂直部分包括N+导电下沉区。
12.权利要求1的所述半导体器件，其中导电隔离部件电连接到阳极。
13.权利要求1的所述半导体器件，其中导电隔离部件电连接到阴极。
14.权利要求1的所述半导体器件，其中导电隔离部件电浮置。
15.权利要求1的所述半导体器件，还包括：
位于阳极和阴极之间区域上方的电介质，至少包括跨越阳极/阴极结的部分；和
电介质上方的导电层，其中导电层电连接到阳极。
16.权利要求15的所述半导体器件，其中导电隔离部件电连接到阳极。
17.权利要求15的所述半导体器件，其中电介质包括氧化物。
18.权利要求15的所述半导体器件，其中导电层包括多晶硅。
19.权利要求1的所述半导体器件，其中半导体器件集成至可操作于高电压和高电流的功率集成电路。
20.权利要求1的所述半导体器件，其中阴极还包括欧姆区和仅在欧姆区的垂直侧面附近包围欧姆区的介电隔离区，欧姆区和介电隔离区设置在阴极顶部部分，此外其中欧姆区包括适合于欧姆接触的重掺杂区。
21.权利要求1的所述半导体器件，其中阳极还包括设置在阳极顶部部分的欧姆区，此外其中欧姆区包括适合于欧姆接触的重掺杂区。
22.权利要求1的所述半导体器件，还包括：
从导电隔离部件的侧面包围导电隔离部件的沟槽介电隔离区，该沟槽介电隔离区从导电隔离部件表面向下延伸到衬底。
23.一种半导体器件的形成方法，包括：
提供第一导电类型的衬底；
注入第二导电类型的埋入层，该埋入层形成导电隔离部件的一部分；
在埋入层上方沉积第一导电类型的外延层，其中一部分外延层形成阳极的第一部分；
注入分别具有第一导电类型和第二导电类型的第一和第二区，第一区对应于阳极的第二部分，第二区对应于阴极的第一部分；
蚀刻用作氧化物隔离的区域，并在该刻蚀区沉积氧化物；
注入第一导电类型的第三区，第三区对应于阳极的第三部分；和
注入第二导电类型的第四区，第四区形成导电隔离部件的第二部分。
24.权利要求23的所述方法，其中阳极包括多个掺杂剂浓度，其中一个部分的掺杂剂浓度比另一个部分的掺杂剂浓度高一个数量级，其中每个部分都不用于形成欧姆接触。
25.权利要求23的所述方法，其中阳极邻近阴极设置，并形成阳极/阴极结界面。
26.权利要求23的所述方法，其中导电隔离部件包括埋入层和导电连接到埋入层的导电下沉区，其中埋入层设置在衬底和阳极及阴极区之间，并且其中导电下沉区从区域的侧面包围阳极和阴极区。
27.权利要求23的所述方法，其中导电隔离部件的第二部分包括导电下沉区，导电下沉区从第二部分的表面向下延伸到埋入层，并且其中蚀刻用于氧化物隔离的区域和在蚀刻区域沉积氧化物包括形成设置在阳极顶部和导电隔离部件的导电下沉区顶部之间的半导体器件部分内部的介电隔离区。
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Open date: 20070411 |