JP5156434B2 - 撮像装置および撮像システム - Google Patents

Description

本発明は、撮像装置およびそれを備える撮像システムに関する。

ＣＭＯＳイメージセンサ等の撮像装置では、画像信号の出力速度の高速化を図るため、転送用に速いクロックが必要となる。クロックの周波数を高くすると、水平方向に画素からの信号を伝達する共通読出し線の寄生抵抗や寄生容量が無視できなくなり、その容量を充放電する時間が無視できなくなる。これは、例えば、撮像装置からの出力信号又は撮像装置の内部における信号の波形が鈍る現象として把握される。
特開２００３ー２３４９５７号公報

クロック信号の周波数がある程度以上に高くなると、信号波形のレベルが、次の信号が入力されるまでに元のレベルに戻らないという現象が生じる。この現象に対処する発明として、たとえば特許文献１にその一例をみることができる。この発明では、撮像装置の出力段に差動増幅回路を備え、鈍った信号波形でも、なるべく正しい信号が得られるように工夫されている。しかしながら、画像信号の出力速度を更に高速にするには、さらなる工夫が必要とされる。

本発明は、上記の背景に基づいてなされたものであり、例えば、撮像装置からの信号出力の高速化に有利な技術を提供することを目的とする。

本発明の１つの側面は、行列状に配列された複数の画素を有する画素アレイを備える撮像装置に係り、前記撮像装置は、前記画素アレイから出力される信号を処理する信号処理回路と、共通読出し線と、前記共通読出し線に接続された第１入力端子、および、第２入力端子を有し、前記第１入力端子に入力される信号に応じたレベルと前記第２入力端子に供給されるレベルとの差分を増幅して、第１出力線に非反転出力信号を出力するとともに第２出力線に反転出力信号を出力する増幅部と、リセット信号に応答して前記第１出力線と前記第２出力線とを短絡するスイッチと、基準レベル供給部と、を備え、前記信号処理回路は、前記画素アレイからの信号を読み出すために、各々が前記画素アレイの列に対応して設けられた複数の列読出し回路と、前記複数の列読出し回路のそれぞれの出力と前記共通読出し線との間にそれぞれ配置された複数の列選択スイッチと、前記複数の列読み出し回路のそれぞれの出力と前記基準レベル供給部との間にそれぞれ配置された複数の入力側リセットスイッチと、を含み、前記共通読出し線は、前記基準レベル供給部から供給される基準レベルによって、前記複数の列選択スイッチのうちオン状態の列選択スイッチおよび前記複数の入力側リセットスイッチのうち当該オン状態の列選択スイッチに対応する入力側リセットスイッチを通してリセットされる。

本発明によれば、例えば、撮像装置からの信号出力の高速化に有利な技術を提供することができる。

本発明の好適な実施形態について、図１から図９までの図を参照しながら説明する。
［第１実施形態］
図１は本発明の撮像装置の第１実施形態を示すブロック図である。

本発明の好適な実施形態の撮像装置１００は、画素アレイ１０１、信号処理回路１０３、増幅部の一部としての増幅回路１０４、基準レベル供給部１０５、およびリセットタイミング供給部１１２を備える。画素アレイ１０１は、列方向と行方向の２次元状に配置された複数の画素１０２を有し、各画素は光量を電荷に変換する。信号処理回路１０３は、垂直シフトレジスタ１０７、水平シフトレジスタ１０８、列読出し回路１０６−１〜１０６−３を含む。行選択回路或いは垂直走査回路としての垂直シフトレジスタ１０７は、行選択線１０７−１〜１０７−３によって画素アレイ１０１の行を選択する。選択された行に属する画素の信号は、列読出し回路１０６−１〜１０６−３によって読み出される。列選択回路或いは水平走査回路としての水平シフトレジスタ１０８は、複数の列選択スイッチ１１８−１〜１１８−３を複数の列選択線ＣＳＥＬ１〜ＣＳＥＬ３を介し、所定の順序で選択される。そして選択された列読出し回路１０６−１〜１０６−３の出力を共通読み出し線１１０に伝達させる。

信号処理回路１０３から共通読出し線１１０に出力された信号は、増幅部としての増幅回路１０４で増幅される。また、増幅回路１０４の２つの入力を基準レベルに合わせるために、基準レベル供給部１０５と、基準レベルタイミングを与えるリセット信号１１９を出力するリセットタイミング供給部１１２が備えられる。共通読出し線１１０上の信号又はレベルは、増幅回路１０４の第１入力端子に供給され、基準レベル供給部１０５から出力される基準レベル（Ｖref）は、増幅回路１０４の第２入力端子に供給される。また、基準レベル供給部１０５は、リセット線１１１から入力側スイッチ１０９−１〜１０９−３を介して、共通読出し線１１０へ基準レベルの電位を与える。リセットタイミング供給部１１２が、入力側スイッチ１０９−１〜１０９−３をオンにするタイミング信号を活性化することで、共通読出し線１１０のレベルが基準レベルに設定される。この動作により、増幅回路１０４から第１出力線１１３および第２出力線１１４に出力される信号のレベルが互いに近づくように増幅回路１０４が動作する。

図１において、差動増幅回路として構成された増幅回路１０４の例が示されている。共通読出し線１１０を介して増幅回路１０４の第１入力端子１１６に供給される信号又はレベルと増幅回路１０４の第２入力端子１１７に供給される基準レベルとの差分の信号が、増幅される。そして非反転信号として増幅回路１０４の第１出力線１１３に出力され、その反転信号が第２出力線１１４に出力される。この非反転出力信号と反転出力信号の波形出力は、基準レベルに関し対象となる。

第１出力線１１３と第２出力線１１４との間には、それらを短絡するためのスイッチ１１５が備えられる。リセットタイミング供給部１１２からスイッチ１１５にリセット信号１１９を供給することにより、このスイッチ１１５が導通状態となる。すなわち、第１出力線１１３と第２出力線１１４とを短絡させることにより、たとえ基準レベルに対する電位差が大きな信号が増幅回路１０４に入力されても、次の信号が入力されるまでに、その信号出力を共通電位Ｖｃｏｍに強制的に設定することが可能となる。第１実施形態においては、１つのリセットタイミング供給部１１２、によりスイッチ１１５と共通読出し線１１０のレベルをリセットするタイミングを供給する構成をとっている。しかしながら、バッファなどを用いて、共通読出し線１１０のレベルをリセットするタイミングに同期させた信号を別に用意して、スイッチ１１５の両端子を導通させても良い。また、２つのリセットタイミング供給部を用いて、別々にタイミングを供給しても良い。

図２に、第１実施形態についての主要信号のタイミング関係を示す。

時刻ｔ１において、列読出し回路１０６−１〜１０６−３のうち列読出し回路１０６−１が選択され、共通読出し線１１０の出力にその信号波形が現れる。リセット信号１１９は、この信号出力が完了した時刻ｔ２から次の信号が出力される時刻ｔ３までの間、スイッチ１１５及び入力側リセットスイッチ１０９−１〜１０９−３に供給される。いま、共通読出し線１１０の増幅回路１０４付近での入力波形は、例えば図２のような波形となる。ここで注目すべきは、３つの列読出し回路１０６−１〜１０６−３の物理的な配置の相違により、増幅回路１０４付近の信号入力波形が異なることである。すなわち増幅回路１０４からもっとも遠い入力側リセットスイッチ１０９−１付近から送信された共通読出し線１１０の信号は、共通読出し線１１０の寄生抵抗１２０と寄生容量１２１の影響を最も大きく受ける。したがって、例えば時刻ｔ２から時刻ｔ３の期間において、図２の共通読出し線１１０の信号波形２０１に示すように、かなり波形が鈍ってしまう。すなわち、基準レベルに戻る時間が長くなる。反対に、最も近いスイッチ１０７ｃからの信号の増幅回路１０４への共通読出し線１１０の信号波形に関しては、共通読出し線１１０の寄生抵抗１２０と寄生容量１２１の影響をあまり受けない。したがって、図２に示す波形２０２に示すように、その波形は比較的シャープであり、基準レベルに戻る時間も短くなる。

増幅回路１０４の出力は、この２つの入力の差分を増幅して出力されるので、その出力はこの入力波形からさらに鈍ってしまうことになる。その結果、図２の第１出力線１１３に出力される非反転出力および第２出力線１１４に出力される反転出力の信号は、図２の波形２０３，２０４のように、かなりの時間をかけてなだらかに基準レベルに戻ことになる。もし第１入力端子１１６の信号が基準レベルに対して著しく大きくなると、次の信号がはじめの信号に埋もれてしまう可能性があることがわかる。

したがって、本発明の好適な実施形態では、リセット信号供給部１１２からリセット信号１１９をスイッチ１１５に供給し、リセット信号１１９にスイッチ１１５が応答して、第１出力線１１３と第２出力線１１４とを短絡させる。ここで、リセット信号１１９は、出力が完了した時刻ｔ２から次の信号が出力される時刻ｔ３までの間、スイッチ１１５及び入力側リセットスイッチ１０９−１〜１０９−３に供給される。この結果、非反転出力信号が出力される第１出力線１１３と反転出力信号が出力される第１出力線１１４のレベルを共通レベルＶｃｏｍに高速に設定することが可能となる。第１出力線１１３と第２出力線１１４がスイッチ１１５で短絡されると、第１出力線１１３の非反転出力信号と第２出力線１１４の反転出力信号１１４の波形２０５は、短絡されない波形、２０３と２０４に比べて短時間で共通電位Ｖｃｏｍに設定される。これにより、共通読出し線の寄生抵抗１２０および寄生容量１２１に無関係に、非反転出力信号と反転出力信号のレベルが共通電位Ｖｃｏｍに急速に設定させることが可能となる。

［第２実施形態］
図３および図４に本発明の第２実施形態のブロック図およびタイミング図を示す。

第２実施形態には、第１実施形態と同様に、画素アレイ１０１、信号処理回路１０３、増幅回路１０４、基準レベル供給部１０５、およびリセットタイミング供給部を備える。第１実施形態と異なるのは、共通読み出し線１１０に代えて第１共通読み出し線２０１及び第２共通読出し線２０２を設けていることである。

第１共通読出し線２０１へ、画素アレイ１０１からの信号と列信号読み出し回路１０６−１〜１０６−３の（素子の製造バラツキなど、他の要因によってもオフセットは発生します）オフセット電圧が第１転送線２０４−１〜２０４−３により転送される。そして、第２共通読出し線２０１へは、列読出し回路１０６−１〜１０６−３のオフセット電圧のみが第２転送線２０５−１〜２０５−３により転送される。水平シフトレジスタ１０８は、第１入力側スイッチ２０９−１〜２０９−３と第２入力側スイッチ２０１−１〜２０１−３を選択的にオンさせて、複数の列読出し回路１０６−１〜１０６−３を所定の順序で選択する。

列読出し回路１０６−１〜１０６−３からの画像およびオフセット信号を、第１共通読出し線２０１を介して増幅回路１０４の第１入力端子１１６に入力するため、第１入力側スイッチ２０９−１〜２０９−３が備えられる。また、列読出し回路１０６−１〜１０６−３から出力されるオフセット電圧を第２共通読出し線２０２を介して増幅回路１０４の第２入力端子１１７に入力するため、第２入力側スイッチ２０１−１〜２０１−３が備えられる。

リセット信号２１４，２１５の供給にも、２つのリセット信号供給部、すなわち第１リセット信号供給部２１０と第２リセット信号供給部２１１が備えられる。第１リセット信号供給部２１１は、入力側リセットスイッチ２０５に第１リセット信号２１４を供給することにより、第１共通読出し線２０１を基準レベルにリセットすると同時に、増幅回路１０４の第２入力端子１１７へ基準レベルを供給する。また、第２リセット信号供給部２１２は、スイッチ１１５に第２リセット信号２１５を供給する。この動作により、第１共通読出し線２０１と第２共通読出し線２０２が基準レベルに設定され、増幅回路１０４から第１出力線１１３および第２出力線１１４に出力される信号のレベルが互いに近づくように増幅回路１０４が動作する。

この動作により、第１共通読出し線２０１と第２共通読出し線２０２が基準レベルに設定され、増幅回路１０４から第１出力線１１３および第２出力線１１４に出力される信号のレベルが互いに近づくように増幅回路１０４が動作する。

したがって、この実施形態では、共通読出し線２０１，２０２を２本にし、その差分信号をとりだすことにより、オフセット電圧を除くことができる。また、共通読み出し線２０１、２０２が並行して配列されていると、外乱ノイズは双方の共通読み出し線に同様に作用するので外乱ノイズによる成分を除去することができるので、外乱のノイズに強い読み出しが可能となる。

また、非反転信号出力信号と反転信号出力信号も共通電位に対し対象的な反転信号になる。このため、増幅回路１０４の第１出力線１１３と第２出力線を短絡したとき２入力のアンバランスの影響がなく、共通電位Ｖｃｏｍに近づき、高速なリセットが可能となる。

図４に主要信号のタイミング動作を示す。

時刻ｔ１において、列読出し回路１０６−１〜１０６−３のうち列読出し回路１０６−１が選択され、第１共通読出し線２０１の出力と第２共通読出し線２０２にその信号波形が現れる。第１リセット信号２１１は、この信号の出力が完了する時刻ｔ２から時刻ｔ３までの間、スイッチ２０５に供給される。また、時刻ｔ２から次の信号が出力される時刻ｔ４までの間、スイッチ１１５に供給される。第１出力線１１３と第２出力線１１４がスイッチ１１５により短絡された場合、第１出力線１１３の非反転出力信号および第２出力線１１４の反転出力信号１１４の波形４０５は、短絡されない場合の波形、４０３に比べて短時間で共通電位、Ｖｃｏｍに設定される。これにより、共通読出し線の寄生抵抗１２０および寄生容量１２１に無関係に、非反転出力信号と反転出力信号のレベルを共通電位Ｖｃｏｍに急速に設定させることが可能となる。

しかしながら、第１リセット信号供給部２１１の立ち下がり時刻Ｔ＝ｔ３と、第１入力側スイッチ２０９−１〜２０９−３及び第２入力側スイッチ２０１−１〜２０１−３がオンする時刻Ｔ＝ｔ４との間には、時間的な遅れが必要となる。理想的には、第１リセット信号供給部の立下りと同時に第１入力側スイッチ２０９−１〜２０９−３と第２入力側スイッチ２０１−１〜２０１−３がオンすれば良い。しかし、第１リセット信号供給部２１１の立ち下がりタイミングと第１入力側スイッチ２０９−１〜２０９−３と第２入力側スイッチ２０１−１〜２０１−３のオンタイミングが重なると列読出し回路１０６−１〜１０６−３の信号の一部がリセットされてしまう。この現象により第１共通読出し線２０１と第２共通読出し線２０２において、その信号が時刻ｔ３〜ｔ４の期間、基準レベルへのリセットも転送もされないことになる。

一方、スイッチ１１５を作動させる第２リセット信号供給部２１２は、第１入力側スイッチ２０９−１〜２０９−３と第２入力側スイッチ２０１−１〜２０１−３がオンとなるタイミングと重なっても良い。なぜなら、列読出し回路１０６−１〜１０６−３の信号の一部がリセットされてしまう恐れはなく、第２リセット信号供給部２１２は増幅回路１０４の第１出力線１１３と第２出力線１１４を導通させ、２つの出力信号を短絡しているだけであるからである。そこで、第２リセット信号供給部２１２のスイッチ１１５に供給するタイミングは第１入力側スイッチ２０９−１〜２０９−３と第２入力側スイッチ２０１−１〜２０１−３の立ち下がりの時刻ｔ３と重ねてしまっても問題ない。こうすることで、基準レベルへの設定と転送のための時間を有効に使用することができる。

また、入力側リセットスイッチ２０５の配置を増幅回路１０４の近傍にすると、スイッチ１１５に対しても近くなるので、第１リセット信号供給部２１１と第２リセット信号供給部２１２の同期がとり易くなる。近傍に配置することで、時間遅れなどの問題が軽減し、基準レベルへの設定と転送の時間を更に有効に利用することができる。

［第３実施形態］
図５は本発明の第３実施形態を示した回路図である。本実施形態は、第１と第２実施形態と増幅回路の構成が異なるものである。増幅回路の第１入力端子と第２入力端子に至るまでの構成は、図３に示す第２の実施形態と同一である。この増幅回路には、まず２つのオペアンプ５０１、５０２を有し、負の入力端子には、各々第１入力端子２０１と第２入力端子２０２に接続される。増幅回路１０４にはこのオペアンプのほかに、定電流源５０３および抵抗を有する。抵抗５０４と抵抗５０５は抵抗値Ｒ１の抵抗素子であり、抵抗５０６と抵抗５０７は抵抗値Ｒ２の抵抗素子である。本回路の電源電圧をＶＤＤとし、抵抗５０４と抵抗５０６に流れる電流をＩ_１とする。また、抵抗５０５と抵抗５０７に流れる電流をＩ_２とし、抵抗５０４と、抵抗５０５の接続されている点の電位をＶ_０とする。更に、第１共通読出し線２０１と第２共通読出し線２０２の電位それぞれ、、Ｖ_ｃｈｓ、Ｖ_ｃｈｎ、その出力をＶ_ｏｕｔ、Ｖ_ｏｕｔＢとすると、増幅回路の２出力差と２入力差の関係は次のように、表わされる。

Ｖ_ｏｕｔ＝Ｖ_ＤＤ - Ｒ_２*Ｉ_２ （１）
Ｖ_ｏｕｔＢ＝Ｖ_ＤＤ - Ｒ_２*Ｉ_１（２）
これらから、
Ｖ_ｏｕｔ−Ｖ_ｏｕｔＢ ＝Ｒ_２*（Ｉ_１−Ｉ_２） （３）
一方、
Ｖ_ｃｈｓ ＝Ｖ_Ｏ + Ｒ_１*Ｉ_１ （４）
Ｖ_ｃｈｎ ＝Ｖ_Ｏ + Ｒ_１*Ｉ_２ （５）
これらから、
Ｖ_ｃｈｓ−Ｖ_ｃｈｎ ＝Ｒ_１*（Ｉ_１−Ｉ_２） （６）
（３）式と（６）式から
Ｖ_ｏｕｔ− Ｖ_ｏｕｔＢ＝（Ｒ_２/Ｒ_１）*（ Ｖ_ｃｈｓ− Ｖ_ｃｈｎ） （７）
が得られる。

増幅回路１０４を図５の構成にすることで、入力電圧の差電圧に対してＲ２／Ｒ１のゲインとの積になる関係が得られ、リニアリティの良好な出力を得られることがわかる。

もちろん、スイッチ１１５を増幅回路１０４の出力に備え短絡することで、本実施形態においても非反転出力信号１１３と反転出力信号１１４を共通電位レベルＶｃｏｍに強制的に設定させることが可能となる。

［第４実施形態］
図６は本発明の第４実施形態を示した回路図である。図６において、増幅部６０１は、増幅回路１０４およびバッファ回路６０２を有する。

本実施形態が第３実施形態と異なる点は、増幅回路１０４に続くスイッチ１１５の後段に、外部に対してバッファリングするバッファ回路６０２を設けていることにある。バッファ回路６０２は、増幅回路１０４の第１出力線１１３と第２出力線１１４から出力される非反転出力信号と反転信号出力の各々に対して備えられている。すなわち、バッファ回路６０２には、非反転出力信号をバッファリングする第１バッファ回路６０５と反転出力信号をバッファリングする第２バッファ回路６０６が含まれる。

スイッチ１１５を増幅回路１０４の出力に備え短絡することで、本実施形態においても非反転出力信号１１３と反転出力信号１１４を共通電位レベルＶｃｏｍに強制的に設定させることが可能となる。またバッファ回路６０２の構成をとることでより大きな出力負荷に対しても駆動することができる。また、本実施形態では入力側リセットスイッチ２０５およびスイッチ１１５に供給するリセットのタイミングのためにリセット信号供給部１１２を１つ用いている。しかしながら、第２実施形態のごとく、独立に２つのリセット信号供給部２１１，２１２を用いても良い。

［第５実施形態］
図７は本発明の第５実施形態を示した回路図である。図７において、増幅部６０１は、増幅回路１０４、バッファ回路６０２を有する。

本実施形態が第３実施形態と異なる点は、増幅回路１０４に続いてバッファ回路１１５が設けられ、その後段に、増幅部６０１の第１出力端子１１３と第１出力端子１１４を短絡させるスイッチ１１５が設けられる点である。また、バッファ回路６０２には、増幅器１０４から出力される第１非反転出力信号７０１をバッファリングする第１バッファ回路６０５と、第１反転出力信号７０２をバッファリングする第２バッファ回路６０６が含まれる。そして、第１バッファ回路６０５は、バッファリングした信号を非反転出力信号として第１出力線１１３に出力し、第２バッファ回路６０６は、バッファリングした信号を反転出力信号として第２出力線１１４に出力する構成をとる。

スイッチ１１５を短絡することで、第１バッファ回路６０５から第１出力線１１３に出力される非反転出力信号と第２出力線１１４に出力される非反転出力信号反転出力信号１１４を共通電位レベル、Ｖｃｏｍに強制的に設定させることが可能となる。また、本実施例では入力側リセットスイッチ２０５およびスイッチ１１５に供給するリセットタイミングのためにリセット信号供給部１１２を１つ用いている。しかしながら、第２実施形態のごとく、独立に２つのリセット信号供給部２１１，２１２を用いても良い。

[その他]
上述の実施形態における列読み出し回路は、例えば画素アレイからの信号を増幅する回路や、画素アレイからの信号に含まれるノイズ成分を除去するＣＤＳ回路や、画素アレイからの信号を一時的に保持する容量などであっても良い。

図９は、半導体基板に形成された撮像装置（半導体チップ）において、第１から第５実施形態で使用されたスイッチ１１５の一実施例であるＭＯＳスイッチ９００を示す。増幅部６０１における第１出力線１１３と第２出力線１１４は、それぞれＭＯＳスイッチ９００の第１出力パッド９０３と第２出力パッド９０４に接続されている。ＭＯＳスイッチ９００は、リセット信号を受ける第１入力パッド９０１と第２入力パッド９０２のゲートを有する。また、このＭＯＳスイッチ９００は、動作スイッチとして、ＮＭＯＳトランジスタ９０５とＰＭＯＳトランジスタ９０６の２つのトランジスタが備えられる。第１入力パッド９０１には、アクティブレベルがハイレベルのリセット信号が入力され、ＮＭＯＳトランジスタ９０５が導通状態となる。またそれと同時に、第２入力パッド９０２には、論理レベルとしてこのリセット信号を反転させ、アクティブレベルがローレベルの反転リセット信号が入力され、ＰＭＯＳ９０６が導通状態となる。ＮＭＯＳ９０５トランジスタとＰＭＯＳ９０６トランジスタが同時に導通状態となることで、増幅部６０１の第１出力線１１３と第２出力線１１４の各々に出力される非反転出力信号と反転出力信号のレベルを共通電位Ｖｃｏｍに急速に設定できる。

このＭＯＳスイッチ９００は、電源からグランドまでのすべての信号を低い抵抗で導通させることができる特徴を有する。また、正論理リセット信号とそれを反転させた負論理リセット信号を同時に入力することで、半導体基板の外部への放射ノイズが減少し、センサーへのノイズ信号の混入を抑制することが可能となる特徴も有する。

ところで、固体撮像装置においては、画素の各列に増幅器を設ける技術が知られている。そこで、第１実施形態のひとつのオプションとして、図１に示す信号処理回路１０３において画素の各列に増幅器を設ける構成が考えられる。つまり、図１においては増幅回路１０４が全列に共通で設けられているが、増幅回路１０４の構成を画素の各列に設けることが考えられる。例えば列読み出し回路１０６−１〜１０６−３のそれぞれに増幅回路１０４と同様の構成が含まれる。各列に設けられた増幅回路の第１入力端子には各列からの信号を入力し、基準レベルを第２入力端子に入れるものとして、増幅回路は、この２入力の差分を増幅し、第１出力線１１３に非反転出力を出力し、第２出力線１１４にその反転出力を出力する構成であってもよい。

このように画素アレイの各列に本発明に係る増幅部を設けても、その出力間を短絡することにより速やかに共通電位Ｖｃｏｍを出力することができる。一般に、例えば図１における増幅回路１０４は、画素アレイの各列に設けられる増幅部よりも高速に動作する必要がある。したがって、本発明は図１や図３に示されるように、画素アレイの複数の列に共通に設けられた場合に特に有効である。撮像装置１００は一般に半導体基板上に形成され、その出力部（図示していない）は増幅部６０１に含まれる。

［第６実施形態］
図８は、前述した各実施形態の撮像装置を備える撮像システムの構成図である。撮像システムには、まず撮像面へ像を形成する光学系として、レンズのプロテクトとメインスイッチを兼ねるバリア１、被写体の光学像を撮像素子４に結像させるレンズ２、レンズ２を通った光量を可変するための絞り３がある。そして、レンズ２で結像された被写体を画像信号として取り込むための撮像装置４がある。ここで、撮像装置４は上記の各実施形態で説明した撮像装置の部分がある。さらにシステムとして、撮像装置４から出力される画像信号に各種の補正、クランプ等の処理を行う撮像信号処理回路５、撮像素子４より出力される画像信号のアナログ−ディジタル変換を行うＡ／Ｄ変換器６、Ａ／Ｄ変換器６より出力された画像データを生成し、各種の補正を行いデータを圧縮する信号処理部７がある。また、撮像装置４及び撮像信号処理回路５及びＡ／Ｄ変換器６及び信号処理部７に各種タイミング信号を出力するタイミング発生部８から構成される。なお、５〜８の各回路は撮像装置４と同一チップ上に形成しても良い。また、各種演算とスチルビデオカメラ全体を制御する全体制御・演算部９、画像データを一時的に記憶するためのメモリ部１０、記録媒体に記録又は読み出しを行うための記録媒体制御インターフェース部１１、画像データの記録又は読み出しを行うための半導体メモリ等の着脱可能な記録媒体１２、外部コンピュータ等と通信するための外部インターフェース（Ｉ／Ｆ）部１３で撮像システムは構成される。

次に、図８の動作について説明する。バリア１がオープンされるとメイン電源がオンされ、次にコントロール系の電源がオンし、さらに、Ａ／Ｄ変換器６などの撮像系回路の電源がオンされる。それから、露光量を制御するために、全体制御・演算部９は絞り３を開放にし、撮像装置４から出力された信号は、撮像信号処理回路５をスルーしてＡ／Ｄ変換器６へ出力される。Ａ／Ｄ変換器６は、その信号をＡ／Ｄ変換して、信号処理回路７に出力する。信号処理部７は、そのデータを基に露出の演算を全体制御・演算部９で行う。

この測光を行った結果により明るさを判断し、その結果に応じて全体制御・演算部９は絞りを制御する。次に、撮像装置４から出力された信号をもとに、高周波成分を取り出し被写体までの距離の演算を全体制御・演算部９で行う。その後、レンズ２を駆動して合焦か否かを判断し、合焦していないと判断したときは、再びレンズ２を駆動し測距を行う。

そして、合焦が確認された後に本露光が始まる。露光が終了すると、撮像装置４から出力された画像信号は、撮像信号処理回路５において補正等がされ、さらにＡ／Ｄ変換器６でＡ／Ｄ変換され、信号処理部７を通り全体制御・演算部９によりメモリ部１０に蓄積される。その後、メモリ部１０に蓄積されたデータは、全体制御・演算部９の制御により記録媒体制御Ｉ／Ｆ部を通り半導体メモリ等の着脱可能な記録媒体１２に記録される。また外部Ｉ／Ｆ部１３を通り直接コンピュータ等に入力して画像の加工を行ってもよい。

本発明を撮像装置として適用すれば、高品質な撮像システムを構築することができる。

本発明の第１実施形態を示すブロック図である。 本発明の第１実施形態の主要信号のタイミング図である。 本発明の第２実施形態を示すブロック図である。 本発明の第２実施形態の主要信号のタイミング図である。 本発明の第３実施形態を示す増幅回路の図である。 本発明の第４実施形態を示す増幅回路の図である。 本発明の第５実施形態を示す増幅回路の図である。 本発明の撮像装置の全体を示すシステム図である。 本発明のスイッチの一例を示す図である。

符号の説明

１００ 撮像装置
１０１ 画素アレイ
１０３ 信号処理回路
１０４ 増幅回路
１０６ 列読出し回路
１０９ 入力側リセットスイッチ
１１０ 共通読出し線
１０５ 基準レベル供給部
１１２ リセットタイミング供給部
１１３ 第１出力線
１１４ 第２出力線
１１５ スイッチ
１１６ 第１入力端子
１１７ 第２入力端子
１１８ 列選択スイッチ

Claims (9)

1. 行列状に配列された複数の画素を有する画素アレイを備える撮像装置であって、
   前記画素アレイから出力される信号を処理する信号処理回路と、
   共通読出し線と、
   前記共通読出し線に接続された第１入力端子、および、第２入力端子を有し、前記第１入力端子に入力される信号に応じたレベルと前記第２入力端子に供給されるレベルとの差分を増幅して、第１出力線に非反転出力信号を出力するとともに第２出力線に反転出力信号を出力する増幅部と、
   リセット信号に応答して前記第１出力線と前記第２出力線とを短絡するスイッチと、
   基準レベル供給部と、を備え、
   前記信号処理回路は、
   前記画素アレイからの信号を読み出すために、各々が前記画素アレイの列に対応して設けられた複数の列読出し回路と、
   前記複数の列読出し回路のそれぞれの出力と前記共通読出し線との間にそれぞれ配置された複数の列選択スイッチと、
   前記複数の列読み出し回路のそれぞれの出力と前記基準レベル供給部との間にそれぞれ配置された複数の入力側リセットスイッチと、を含み、
   前記共通読出し線は、前記基準レベル供給部から供給される基準レベルによって、前記複数の列選択スイッチのうちオン状態の列選択スイッチおよび前記複数の入力側リセットスイッチのうち当該オン状態の列選択スイッチに対応する入力側リセットスイッチを通してリセットされる、
   ことを特徴とする撮像装置。
2. 前記第２入力端子に前記基準レベル供給部が接続されて前記基準レベルが供給されることを特徴とする請求項１に記載の撮像装置。
3. 前記入力側リセットスイッチは、前記リセット信号に同期して制御されることを特徴とする請求項１又は２に記載の撮像装置。
4. 前記増幅部は、前記画素アレイの複数の列に対して共通に設けられていることを特徴とする請求項１乃至３のいずれか１項に記載の撮像装置。
5. 前記撮像装置は、第１出力パッド及び第２出力パッドを有する半導体チップとして構成され、
   前記第１出力パッドに前記第１出力線が接続され、前記第２出力パッドに前記第２出力線が接続される
   ことを特徴とする請求項１乃至４のいずれか１項に記載の撮像装置。
6. 前記半導体チップは、前記リセット信号を受ける入力パッドを更に有することを特徴とする請求項５に記載の撮像装置。
7. 前記第１出力線と前記第２出力線とを短絡する前記スイッチは、ゲートに供給される前記リセット信号に応答して前記第１出力線と前記第２出力線とを短絡するＭＯＳトランジスタを含むことを特徴とする請求項１乃至６のいずれか１項に記載の撮像装置。
8. 前記半導体チップは、前記リセット信号を反転させた論理レベルを有する反転リセット信号を受ける第２入力パッドを更に有し、
   前記リセット信号はアクティブレベルがハイレベルであり、前記反転リセット信号はアクティブレベルがローレベルであり、
   前記第１出力線と前記第２出力線とを短絡する前記スイッチは、ゲートに供給される前記リセット信号に応答して前記第１出力線と前記第２出力線とを短絡するＮＭＯＳトランジスタと、ゲートに供給される前記反転リセット信号に応答して前記第１出力線と前記第２出力線とを短絡するＰＭＯＳトランジスタとを含む、
   ことを特徴とする請求項６に記載の撮像装置。
9. 請求項１乃至８のいずれか１項に記載の撮像装置と、
   前記撮像装置の撮像面への像を形成する光学系と、
   前記撮像装置から出力された信号を処理して画像データを生成する信号処理部と
   を備えることを特徴とする撮像システム。

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