以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下においては、X−Yアドレス型の固体撮像装置の一例である、CMOS固体撮像装置をデバイスとして使用した場合を例に説明する。また、CMOS固体撮像装置は、全ての画素がNMOSよりなるものであるとして説明する。
ただしこれは一例であって、対象となるデバイスはMOS型の固体撮像装置に限らない。光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知用の半導体装置の全てに、後述する全ての実施形態が同様に適用できる。
<固体撮像装置の全体概要>
図1は、本発明に係る固体撮像装置の一実施形態であるCMOS固体撮像装置(CMOSイメージセンサ)の概略構成図である。
固体撮像装置1は、入射光量に応じた信号を出力する受光素子(電荷生成部の一例)を含む複数個の画素が行および列に配列された(すなわち2次元マトリクス状の)画素部を有し、各画素からの信号出力が電圧信号であって、CDS(Correlated Double Sampling ;相関2重サンプリング)処理機能部やデジタル変換部(ADC;Analog Digital Converter)などが列並列に設けられているものである。
“列並列にCDS処理機能部やデジタル変換部が設けられている”とは、垂直列の垂直信号線(列信号線の一例)19に対して実質的に並列に複数のCDS処理機能部やデジタル変換部が設けられていることを意味する。
複数の各機能部は、デバイスを平面視したときに、ともに画素アレイ部(画素部)10に対して列方向の一方の端縁側(図の下側に配されている出力側)にのみ配されている形態のものであってもよいし、画素アレイ部10に対して列方向の一方の端縁側(図の下側に配されている出力側)とその反対側である他方の端縁側(図の上側)に分けて配されている形態のものであってもよい。後者の場合、行方向の読出走査(水平走査)を行なう水平走査部も、各端縁側に分けて配して、それぞれが独立に動作可能に構成するのがよい。
たとえば、列並列にCDS処理機能部やデジタル変換部が設けられている典型例としては、撮像部の出力側に設けたカラム領域と呼ばれる部分に、CDS処理機能部やデジタル変換部を垂直列ごとに設け、順次出力側に読み出すカラム型のものである。また、カラム型(列並列型)に限らず、隣接する複数(たとえば2つ分)の垂直信号線19(垂直列)に対して1つのCDS処理機能部やデジタル変換部を割り当てる形態や、N本おき(Nは正の整数;間にN−1本を配する)のN本分の垂直信号線19(垂直列)に対して1つのCDS処理機能部やデジタル変換部を割り当てる形態などを採ることもできる。
カラム型を除くものは、何れの形態も、複数の垂直信号線19(垂直列)が1つのCDS処理機能部やデジタル変換部を共通に使用する構成となるので、画素アレイ部10側から供給される複数列分の画素信号を1つのCDS処理機能部やデジタル変換部に供給する切替回路(スイッチ)を設ける。なお、後段の処理によっては、出力信号を保持するメモリを設けるなどの対処が別途必要になる。
何れにしても、複数の垂直信号線19(垂直列)に対して1つのCDS処理機能部やデジタル変換部を割り当てる形態などを採ることで、各画素信号の信号処理を画素列単位で読み出した後に行なうことで、同様の信号処理を各単位画素内で行なうものに比べて、各単位画素内の構成を簡素化し、イメージセンサの多画素化、小型化、低コスト化などに対応できる。
また、列並列に配された複数の信号処理部にて1行分の画素信号を同時並行処理することができるので、出力回路側やデバイスの外部で1つのCDS処理機能部やデジタル変換部にて処理を行なう場合に比べて、信号処理部を低速で動作させることができ、消費電力や帯域性能やノイズなどの面で有利である。逆に言えば、消費電力や帯域性能などを同じにする場合、センサ全体の高速動作が可能となる。
なお、カラム型の構成の場合、低速で動作させることができ消費電力や帯域性能やノイズなどの面で有利であるとともに切替回路(スイッチ)が不要である利点もある。以下の実施形態では、特に断りのない限り、このカラム型で説明する。
図1に示すように、本実施形態の固体撮像装置1は、複数の単位画素3が行および列に配列された画素部や撮像部などとも称される画素アレイ部10と、画素アレイ部10の外側に設けられた駆動制御部7と、画素アレイ部10の単位画素3に画素信号読出用の動作電流(読出電流)を供給する読出電流源部24と、垂直列ごとに配されたカラムAD回路25を有するカラム処理部26と、出力回路28とを備えている。これらの各機能部は、同一の半導体基板上に設けられている。
図1では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の単位画素3が配置される。この単位画素3は、典型的には、検知部の一例である受光素子(電荷生成部)としてのフォトダイオードと、増幅用の半導体素子(たとえばトランジスタ)を有する画素内アンプ(画素信号生成部の一例)とから構成される。
なお、固体撮像装置1は、色分解(色分離)フィルタを使用することで、画素アレイ部10をカラー撮像対応にすることができる。すなわち、画素アレイ部10における各電荷生成部(フォトダイオードなど)の電磁波(本例では光)が入射される受光面に、カラー画像を撮像するための複数色の色フィルタの組合せからなる色分解フィルタの何れの色フィルタを、たとえばいわゆるベイヤー(Bayer)配列などにして設けることで、カラー画像撮像対応とする。
本実施形態のカラムAD回路25は、画素信号Soの基準レベルである画素リセット直後の信号レベル(以下リセットレベルと称する)と信号レベルとの間で差分処理を実行することで、リセットレベルと信号レベルの差で示される信号成分を取得する差分処理部(CDS)25aと、画素信号の基準レベルであるリセットレベルと信号レベルとの差である信号成分をNビットデジタルデータに変換するAD変換部(ADC)25bの機能を備えている。
差分処理部25aとAD変換部25bは、その配置順は自由であり、たとえば、図1に示すように、差分処理部25aによりアナログのリセットレベルと信号レベルとの間で差分処理を行ない、その差分処理結果をAD変換部25bでデジタルデータに変換する構成としてもよいし、図示を割愛するが、AD変換部25bでリセットレベルと信号レベルとをそれぞれデジタルデータに変換し、各デジタルデータの差分を差分処理部25aでとる構成としてもよい。
差分処理部25aの機能は、リセットレベルと真の(受光光量に応じた)信号レベルとの差分をとる処理(いわゆるCDS処理と等価)と等価となり、固定パターンノイズ(FPN;Fixed Pattern Noise )やリセットノイズと言われるノイズ信号成分を取り除くことができる。
このように、本実施形態のカラムAD回路25は、画素アレイ部10から転送されたアナログの画素信号をデジタルデータに変換するAD変換機能と、ノイズ成分を抑制・除去する機能の両方を兼ね備えたAD変換・ノイズ除去信号処理装置として機能するようになっている。カラムAD回路(AD変換・ノイズ除去信号処理装置)25では、行アドレスを選択する垂直走査部14で選択された行の単位画素3から出力される画素信号をそれぞれ1行同時にNビットのデジタルデータへの変換およびノイズ除去信号処理を行なう。
カラム処理部26におけるAD変換処理としては、行単位で並列に保持されたアナログ信号を、列ごとに設けられたカラムAD回路25(詳細にはAD変換部25b)を使用して、行単位でその1行分の全列について並列にAD変換する方法を採ることもできる。この際には、参照信号比較型(シングルスロープ積分型やランプ信号比較型など)のAD変換方式を採用するとよい。この手法は、簡単な構成でAD変換器が実現できるため、並列に設けても回路規模が大きくならないという特徴を有している。
カラムAD回路25(AD変換部25b)における参照信号比較型のAD変換に当たっては、たとえば変換開始から参照信号Vslopと処理対象信号電圧(画素信号電圧Vx)とが一致するまでの時間に基づいて、アナログの処理対象信号をデジタル信号に変換する。このための仕組みとしては、原理的には、コンパレータ(電圧比較器)にランプ状の参照信号Vslopを供給するとともに、クロック信号でのカウント(計数)を開始し、垂直信号線19を介して入力されたアナログの画素信号を参照信号Vslopと比較することによって比較結果を示すパルス信号が得られるまでのクロック数をカウントすることでAD変換を行なう。
また、この際、AD変換部25bの回路構成や動作を工夫することで、AD変換とともに、垂直信号線19を介して入力された電圧モードの画素信号に対して、画素リセット直後のリセットレベルと真の(受光光量に応じた)信号レベルとの差分をとるCDS処理を行なうことができ、固定パターンノイズなどのノイズ信号成分を取り除く差分処理部25aとしても機能させることができる。
詳細は後述するが、本実施形態は、水平データ転送おける水平信号線18上の負荷容量に起因する問題を解決する水平転送方式の仕組みに特徴があり、参照信号比較型のAD変換の具体的な仕組みとしては、たとえば特許文献1に記載の仕組みを始めとして、どのようなものを用いてもよい。
たとえば、参考文献1(米国特許第6,518,910号)には、ADC(ADC:AD変換装置)混載CMOSイメージセンサのADCのアーキテクチャに関する仕組みが開示されている。この仕組みでは、画素ごとに設けられた電流源(図中の204〜206)とリファレンス電流源(図中の213)との差が反転した時間をN−ビットカウンタで計測し、ラッチ(図中の303)でその値を捕らえることでAD変換を行なう。また、リファレンス電流源(213)を制御する電圧は、Vrefジェネレータ(図中の302)で作り出している。このような参考文献1に記載の仕組みを本実施形態でも適用することができる。
また、参考文献2(米国特許第5,920,274号)にも、ADC混載CMOSイメージセンサCのアーキテクチャに関する仕組みが開示されている。この仕組みでは、画素出力(図15)と10ビットDAC(図中の24)からの出力をコンパレータ(図中の42)に入力し、その差が反転した時間をカウンタ(図中の44)で計測することで、AD変換を行なう。このような参考文献2に記載の仕組みを本実施形態でも適用することができる。
また、カラムAD回路25として参照信号比較型の構成を採用することは一例に過ぎず、AD変換処理やノイズ除去信号処理を行なうことができるものであればよく、その他の任意の回路構成を採用することができる。
駆動制御部7は、画素アレイ部10の信号を順次読み出すための制御回路機能を備えている。たとえば駆動制御部7としては、列アドレスや列走査を制御する水平走査部(列走査回路)12と、行アドレスや行走査を制御する垂直走査部(行走査回路)14と、内部クロックを生成するなどの機能を持つ通信・タイミング制御部20とを備えている。
単位画素3は、行選択のための行制御線15を介して垂直走査部14と、また垂直信号線19を介してカラムAD回路25が垂直列ごとに設けられているカラム処理部26と、それぞれ接続されている。ここで、行制御線15は垂直走査部14から画素に入る配線全般を示す。
垂直走査部14は、画素アレイ部10の行を選択し、その行に必要なパルスを供給するものであり、たとえば、垂直方向の読出し行を規定する(画素アレイ部10の行を選択する)垂直デコーダ14aと、垂直デコーダ14aにて規定された読出アドレス上(行方向)の単位画素3に対する行制御線15にパルスを供給して駆動する垂直駆動部14bとを有する。なお、垂直デコーダ14aは、信号を読み出す行(読出し行:選択行や信号出力行とも称する)の他に、電子シャッタ用の行なども選択する。
水平走査部12は、クロックに同期してカラム処理部26のカラムAD回路25を順番に選択し、画素信号をデジタル変換したデータを水平信号線18へ読み出す読出走査部の機能を持つ。たとえば、水平走査部12は、水平方向の読出列を規定する(カラム処理部26内の個々のカラムAD回路25を選択する)水平デコーダ12aと、水平デコーダ12aにて規定された読出アドレスに従って、カラム処理部26の各信号を水平信号線18に導く水平駆動部12bとを有する。
水平信号線18は、たとえばカラムAD回路25が取り扱うビット数n(nは正の整数)分とその並列数m(mは正の整数)に対応するn*m本、たとえば10(=n)ビットで並列数が2(=m)であれば、10*2=20本配置されるバスラインである。
通信・タイミング制御部20は、図示しないが、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するタイミングジェネレータTG(読出アドレス制御装置の一例)の機能ブロックと、端子5aを介して外部の主制御部から供給されるマスタークロックCLK0を受け取り、また端子5bを介して外部の主制御部から供給される動作モードなどを指令するデータを受け取り、さらに固体撮像装置1の情報を含むデータを外部の主制御部に出力する通信インタフェースの機能ブロックとを備える。
たとえば、水平アドレス信号を水平デコーダ12aへ、また垂直アドレス信号を垂直デコーダ14aへ出力し、各デコーダ12a,14aは、それを受けて対応する行もしくは列を選択する。水平走査部12や垂直走査部14は、アドレス設定用のデコーダ12a,14aを含んで構成され、通信・タイミング制御部20から与えられる制御信号CN1,CN2に応答してシフト動作(走査)などにより読出しアドレスを切り替える。
この際、単位画素3を2次元マトリクス状に配置してあるので、単位画素3に設けられる画素信号生成部により生成され垂直信号線19を介して列方向に出力されるアナログの画素信号を行単位で(列並列で)アクセスし取り込む(垂直)スキャン読みを行ない、この後に、垂直列の並び方向である行方向にアクセスし画素信号(本例ではデジタル化された画素データ)を出力側へ読み出す(水平)スキャン読みを行なうようにすることで、画素信号や画素データの読出しの高速化を図るのがよい。もちろん、スキャン読みに限らず、読み出したい単位画素3を直接にアドレス指定することで、必要な単位画素3の情報のみを読み出すランダムアクセスも可能である。
水平走査部12や垂直走査部14などの駆動制御部7の各要素は、画素アレイ部10とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成されたいわゆる1チップもの(同一の半導体基板上に設けられているもの)として、半導体システムの一例であるCMOSイメージセンサとして、本実施形態の固体撮像装置1の一部をなすように構成される。
なお、固体撮像装置1は、このように各部が半導体領域に一体的に形成された1チップとして形成された形態であってもよいし、図示を割愛するが、画素アレイ部10、駆動制御部7、カラム処理部26などの各種の信号処理部の他に、撮影レンズ、光学ローパスフィルタ、あるいは赤外光カットフィルタなどの光学系をも含む状態で、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態としてもよい。
このような構成の固体撮像装置1において、単位画素3から出力された画素信号は、垂直列ごとに、垂直信号線19を介して、カラム処理部26のカラムAD回路25に供給される。
データ記憶・転送出力部256を設けない基本構成の場合は、AD変換部25bもしくは差分処理部25aの出力を水平信号線18に接続する。差分処理部25aによりアナログで差分処理してからAD変換部25bでデジタルデータに変換する場合にはAD変換部25bの出力が水平信号線18に接続されるし、逆に、AD変換部25bでデジタルデータに変換してから差分処理部25aにより差分処理する場合には差分処理部25aの出力が水平信号線18に接続される。以下、図1のように、前者の場合で説明する。
AD変換部25bには、水平走査部12から制御線12cを介して制御パルス(水平データ転送クロックφH)を入力する。AD変換部25bは、カウント結果を保持するラッチ機能を有しており、制御線12cを介しての制御パルスによる指示があるまでは、データを保持する。
本実施形態では、個々のカラムAD回路25の出力側は、図示のように、AD変換部25bの後段に、このAD変換部25bの保持したカウント結果を保持するNビットのメモリ装置としてのデータ記憶・転送出力部256と、AD変換部25bとデータ記憶・転送出力部256との間に配されたデータ切替部の一例であるスイッチ(SEL)258を備える。
データ記憶・転送出力部256を備える構成を採る場合、スイッチ258には、他の垂直列のスイッチ258と共通に、通信・タイミング制御部20から、所定のタイミングで、制御パルスとしてのメモリ転送指示パルスCN8が供給される。
スイッチ258は、ロード機能に基づき、メモリ転送指示パルスCN8が供給されると、対応する自列のAD変換部25bのデータをデータ記憶・転送出力部256に転送する。データ記憶・転送出力部256は、転送されたデータを保持・記憶する。
本実施形態の水平走査部12は、スイッチ258を設けたことに対応して、カラム処理部26の各差分処理部25aとAD変換部25bが、それぞれが担当する処理を行なうのと並行して、各データ記憶・転送出力部256が保持していたデータを読み出す読出走査部の機能を持つ。
データ記憶・転送出力部256の出力は、水平信号線18に接続される。水平信号線18は、一例としてカラムAD回路25のビット幅であるnビット幅分の信号線を有し、図示しないそれぞれの出力線に対応したn個のセンス回路を具備する出力回路28に接続される。
特に、データ記憶・転送出力部256を備えた構成とすれば、AD変換部25bが保持したAD変換データを、データ記憶・転送出力部256に転送することができるため、AD変換部25bのAD変換処理と、AD変換結果の水平信号線18への読出動作とを独立して制御可能であり、AD変換処理と外部への信号の読出動作とを並行して行なうパイプライン動作が実現できる。
たとえば、カラムAD回路25として参照信号比較型のAD変換方式を採用する場合、カラムAD回路25は、1水平期間中の所定のタイミングで画素信号を画素アレイ部10から読み出し、その後、参照信号比較型のAD変換処理を行ない、所定のタイミングでAD変換結果を出力する。すなわち、先ず、電圧比較部では、比較処理用(事実上のAD変換処理用)の参照信号と、垂直信号線19を介して入力される画素信号電圧とを比較し、双方の電圧が同じになると、電圧比較部のコンパレート出力が反転する。たとえば、電圧比較部は、電源電位などの高い方の電圧レベルをインアクティブ状態として、画素信号電圧と参照信号とが一致したときに低い方の電圧レベル(アクティブ状態)へ遷移する。
電圧比較部の後段に設けられるカウンタ部は、参照信号の変化に同期してダウンカウントモードもしくはアップカウントモードでカウント動作を開始し、コンパレート出力の反転した情報が通知されると、カウント動作を停止し、その時点のカウント値を画素データとしてラッチ(保持・記憶)することでAD変換を完了する。その後、所定のタイミングでデータ記憶・転送出力部256に転送し、記憶・保持しておく。
この後、カラムAD回路25は、所定のタイミングで水平走査部12から制御線12cを介して入力される制御パルスに同期したシフト動作に基づき、データ記憶・転送出力部256に記憶・保持した画素データを、順次、カラム処理部26外や画素アレイ部10を有するチップ外へ出力端子5cから出力する。
<水平データ転送の問題点について>
ここで、各列のデータ記憶・転送出力部256に保持されたデータを、バスラインである水平信号線18を介して順次出力回路28側に転送する場合、出力回路28と接続された水平信号線18に寄生容量が存在するため、転送スピードの劣化や、寄生容量抑制のため水平信号線18に使われる配線幅(Metal幅)を広げなければならずチップサイズが大きくなるなどの、寄生容量の存在により様々な問題が生ずる。
たとえば、寄生容量の値は、
(1)水平信号線18による容量、
(2)出力回路28の入力段による容量、
(3)1つのデータ記憶・転送出力部256の出力段による容量×データ記憶・転送出力部256の総数、
(4)水平信号線18と1つのデータ記憶・転送出力部256の出力段とを接続する配線の容量×データ記憶・転送出力部256の総数、
などを合計した値となる。
したがって、各列のデータ記憶・転送出力部256に保持されたデータを、データ記憶・転送出力部256を順次選択して水平信号線18に読み出す場合、上述した水平信号線18の寄生容量のため、データ転送に障害が生じる。特に、寄生容量の容量値が大きくなれば、信号遅延の原因となり、データ転送の高速化を妨げることとなる。
たとえば、フレームレートを上げるなど理由で高速動作を行なう場合は、行走査、AD変換および水平データ転送などの動作を高速に動作させる必要がある。この中で、水平データ転送を高速化させたい場合、水平走査部12で選択されたデータ記憶・転送出力部256が水平信号線18を駆動し、その信号が出力回路28に到達するまでの時間が支配的となる。
水平方向の画素分、たとえば2000列の単位画素3を有する画素アレイ部10の場合、2000個のデータ記憶・転送出力部256が水平信号線18に接続されることになり、データ記憶・転送出力部256の出力段おのおのの持つ寄生容量が合成され、選択されたデータ記憶・転送出力部256はその大きな容量を負荷として駆動することになる。近年は多画素化の要求があるため水平信号線18に接続されるデータ記憶・転送出力部256の数が増加傾向にあり、近年、特に要求のある高速動作化の制約となってしまう。
このような問題を解決する一手法として、寄生抵抗を減少させ、寄生容量による配線遅延を抑制するために、水平信号線18に使われる配線幅を広げる手法が考えられるが、ビット別のデータをバスラインとしての水平信号線18で転送するには、チップサイズが大きくなってしまう。
そこで、本実施形態では、画素信号をデジタル変換して固体撮像装置1の外部に出力を行なう仕組みにおいて、カラム処理部26や水平走査部12を、水平信号線18の寄生容量に起因する問題を改善することのできる仕組みにする。以下、具体的に説明する。
<データ記憶・転送出力部と出力回路の構成:基本>
図2および図2Aは、図1に示したカラム処理部26(特にデータ記憶・転送出力部256周辺)と出力回路28の基本構成を説明するである。ここで、図2は、その基本構成を示す回路ブロック図であり、図2Aは、その基本動作を説明する電圧レベル図である。また、図3〜図3Bは、図2および図2Aに対する比較例を説明する図である。ここで、図3は、その構成例を示す回路ブロック図であり、図3Aおよび図3Bは、その動作を説明する電圧レベル図である。
本実施形態の固体撮像装置1においては、水平信号線18の寄生容量の影響を受けずにデータの高速転送を実現する仕組みとして、各データ記憶・転送出力部256のデータ保持機能部から出力される、論理レベルに応じた2つの電圧レベルを有するデータをそのまま転送ドライバを介して水平信号線18に出力するのではなく、より小さな振幅レベルの情報に変換して水平信号線18上を転送し、出力回路28にて後段回路用の電圧レベルに再変換する構成をとる。
そのための仕組みの基本構成としては、先ず図2(A)に示すように、データ記憶・転送出力部256は、クロック端子CKに入力されたサブクロックSUBCKに同期してD入力端子に入力されたカラムAD回路25からのデータを取り込み保持するデータ保持部の一例であるD型フリップフロップ(D−FF)402と、転送出力機能部としてのバス駆動回路(データ出力段)の一例である転送ドライバ404を有する。転送ドライバ404の出力は、バスラインである水平信号線18を介して出力回路28に接続されている。
各転送ドライバ404_1〜404_hの出力イネーブル端子OEには、通信・タイミング制御部20から、対応する水平データ転送クロックφH_1〜φH_hが入力されるようになっている。転送ドライバ404_1〜404_hのそれぞれは、対応する水平データ転送クロックφH_1〜φH_hがアクティブ(本例ではH(ハイ)レベルとする)のときに(つまり出力イネーブル端子OEが高い方の電圧レベルのときに)、入力された情報を、水平信号線18を介して出力回路28に転送する。
図2(B)に示すように、固体撮像装置1は、D型フリップフロップ(D−FF)402の後段には、D型フリップフロップ402から出力されるデータ(情報)の論理レベルに応じた2つの電圧レベルの一方を2つの電圧レベルの間の第3の電圧レベルに変更する第1振幅レベル変更部410と、第1振幅レベル変更部410で振幅レベルが変更された情報を後段回路用の電圧レベルに変更する第2振幅レベル変更部416を有する。第2振幅レベル変更部416は、各列共通の水平信号線18に対して設けられた出力回路28内に設けられている。
第1振幅レベル変更部410は先ず、D型フリップフロップ402から出力されるデータ(情報)を反転するインバータ412と、インバータ412から出力されるデータの論理レベルに応じた2つの電圧レベルの一方を2つの電圧レベルの間の第3の電圧レベルに変換する第1レベル調整部414を、それぞれ列ごとの転送ドライバ404に備える。なお、回路構成によっては、インバータ412を、非反転型のバッファとすることもできるし削除することもできる。
また、第1振幅レベル変更部410は、D型フリップフロップ402から出力されるデータの論理レベルに応じた2つの電圧レベルの他方を実質的に同一電圧レベルに維持する第2レベル調整部415を有する。第2レベル調整部415は、各列共通の水平信号線18に対して設けられた出力回路28内に設けられている。
さらに好ましくは、出力回路28内には、図中に点線で示すように、レベルシフト部418を設けるようにするとよい。レベルシフト部418は、各列共通の信号線である水平信号線18と第2振幅レベル変更部416の間に第1振幅レベル変更部410から出力された情報の中点電位を、2つの電圧レベルの間の第4の電圧レベルにシフトする。レベルシフト部418を設ける場合、第2振幅レベル変更部416は、レベルシフト部418から出力された情報を後段回路用の電圧論理レベルに変更する。
第1レベル調整部414は、たとえば、図2A(A)に示す第1例のように、D型フリップフロップ402から出力されるデータ(情報)の他方(低い方)の電圧レベルを2つの電圧レベルの間の第3の電圧レベルVL1に変更する。これに対応して、第2レベル調整部415は、D型フリップフロップ402から出力されるデータの高い方の電圧レベルを実質的に同一電圧レベルのHレベルVH1に維持する。HレベルVH1は、たとえばD型フリップフロップ402などの論理回路の電源電圧Vddと同電位である。
あるいは、第1レベル調整部414は、図2A(B)に示す第2例のように、D型フリップフロップ402から出力されるデータ(情報)の一方(高い方)の電圧レベルを2つの電圧レベルの間の第3の電圧レベルVH2に変更する。これに対応して、第2レベル調整部415は、D型フリップフロップ402から出力されるデータ(情報)の他方(低い方)の電圧レベルを実質的に同一電圧レベルのLレベルVL2に維持する。LレベルVL2は、たとえばD型フリップフロップ402などの論理回路の接地電圧と同電位である。
このように、本実施形態の転送ドライバ404(特に第1レベル調整部414)と第2レベル調整部415は、図2Aに示すように、D型フリップフロップ402から出力され、一般的な電圧レベルVL(接地電位相当),VH(論理回路用の電源電位相当)の2値の電圧レベルのデータ(同図(A1)もしくは(B1))を、より電圧振幅の狭いアナログ状の電圧信号に変換して水平信号線18に出力する(同図(A2)もしくは(B2))。これは、高負荷の水平信号線の駆動において、高速データ転送の観点では、VL,VHの元の電圧レベルのままで水平信号線18を介して出力回路28に情報を転送する場合よりも駆動能力や電力消費や対雑音性能などの面で有利にするためである。
出力回路28の第2振幅レベル変更部416は、転送ドライバ404(特に第1レベル調整部414)と第2レベル調整部415によって論理レベル(ロジックレベル)に応じた電圧レベルをもつデータ(アナログ状の信号)から電圧振幅の狭いアナログ状の信号に変換された水平信号線18上の電圧情報(VL1〜VH1)を受け取ると、再度、後段回路用の論理レベル(ロジックレベル)の電圧情報VLout,VHoutに変換して出力する(同図(A4)もしくは(B4)))。
たとえばレベルシフト部418を備えておらず、かつ図2Aに示す第1例の場合においては、第2振幅レベル変更部416は、図2A(A2)に示すように、VL1〜VH1で変化する電圧情報の中点電位である“(VH1−VL1)/2+VL1”を閾値電圧Vbias1として、水平信号線18上の電圧値が閾値電圧Vbias1よりも高いか低いかを電圧比較器(コンパレータ)で比較し、その電圧差を電圧比較器が持つ増幅機能により(必要に応じて出力バッファとの協働処理によって)、後段回路用の論理レベルの電圧情報VLout,VHoutまで増幅する。
また、レベルシフト部418を備えておらず、かつ図2Aに示す第2例の場合においては、第2振幅レベル変更部416は、図2A(B2)に示すように、VL2〜VH2で変化する電圧情報の中点電位である(VH2−VL2)/2+VL2を閾値電圧Vbias2として、水平信号線18上の電圧値が閾値電圧Vbias2よりも高いか低いかを電圧比較器(コンパレータ)で比較し、その電圧差を電圧比較器が持つ増幅機能により(必要に応じて出力バッファとの協働処理によって)、後段回路用の論理レベルの電圧情報VLout,VHoutまで増幅する。
ただしこれらの場合、第1振幅レベル変更部410から出力された電圧情報(VL1〜VH1またはVL2〜VH2)の中点電位(=閾値電圧Vbias1 ,Vbias2 )を中心にして後段回路用の論理レベルの電圧情報VLout,VHoutをほぼ正確なタイミングで生成できる反面、水平信号線18上の電圧レベルとしては、第1例では電源電圧Vdd側に片寄り、また第1例では接地電圧GND側に片寄っており、その処理を行なうに回路構成上の工夫が必要なるなど困難さが伴う。
回路構成のコンパクトさからすれば、たとえば、第1振幅レベル変更部410から出力された電圧情報(VL1〜VH1またはVL2〜VH2)をMOSトランジスタのゲート端に入力して反転出力し、それをさらに反転型の出力バッファにて論理反転して出力する構成をとることも考えられる。しかしながら、この場合、MOSトランジスタによる反転出力処理時に、閾値電圧の影響を受け、前述の中点電位(=閾値電圧Vbias1 ,Vbias2 )を中心にした比較処理と増幅処理による場合に比べて論理変化のタイミングがズレる難点がある。
これら問題を解決するべく、論理変化のタイミングのズレを避けつつ第2振幅レベル変更部416での処理をし易くするために、水平信号線18と第2振幅レベル変更部416の間に第1振幅レベル変更部410から出力されたデータの電圧情報(VL1〜VH1またはVL2〜VH2)の中点電位(=閾値電圧Vbias1 ,Vbias2 )を、VL,VHの間の第4の電圧レベルの中間電位にシフトし、VL3〜VH3の振幅を持つ電圧情報のデータに変換するレベルシフト部418を設けるのがよい。この際、レベルシフト部418は、入力された電圧情報(VL1〜VH1またはVL2〜VH2)の振幅を維持してもよいし、その振幅を増幅して第2振幅レベル変更部416での比較処理をよりし易くしてもよい。
この場合、第2振幅レベル変更部416は、図2A(A3)や図2A(B3)に示すように、VL3〜VH3で変化する電圧情報の中点電位である“(VH3−VL3)/2+VL3”を閾値電圧Vbias3として、水平信号線18上の電圧値が閾値電圧Vbias3よりも高いか低いかを電圧比較器(コンパレータ)で比較し、その電圧差を電圧比較器が持つ増幅機能により(必要に応じて出力バッファとの協働処理によって)、後段回路用の論理レベルの電圧情報VLout,VHoutまで増幅する。
一方、比較例の構成では、図3に示すように、転送ドライバ404は、D型フリップフロップ402の後段に非反転型のバッファ512と、アナログスイッチ514を、列ごとに備えている。バッファ512からは高い方の電圧レベル相当の電源電圧Vdd近傍の高電圧と低い方の電圧レベル相当の接地電圧GND近傍の低電圧で振幅するデータが出力され、これがそのままアナログスイッチ514を介して水平信号線18に伝達され出力回路28まで転送される。なお、バッファ512は、インバータに置き換えることができる。この場合、出力回路28側で論理反転すればよい。
各アナログスイッチ514は、相補性回路技術で形成されたCMOS構造の極性の異なる2つのCMOSのSWトランジスタ(スイッチトランジスタ)514N,514Pを、ソース端同士とドレイン端同士を接続した、いわゆるトランスファーゲート構成を採っている。このためアナログスイッチ514の一方のSWトランジスタ514Pのゲート端を駆動するインバータ516を列ごとに設けている。
SWトランジスタ514Nのゲート端とインバータ516の入力端には、水平走査部12からの水平データ転送クロックφH_1〜φH_hの列対応のものが供給され、SWトランジスタ514Pのゲート端には、水平走査部12からの水平データ転送クロックφH_1〜φH_hの列対応のものをインバータ516で論理反転した水平データ転送クロックφNH_1〜φNH_hの列対応のものが供給される。
SWトランジスタ514N,514Pからなるアナログスイッチ514は、SWトランジスタ514Nのゲート端が高い方の電圧レベルで、かつ、SWトランジスタ514Pのゲート端が低い方の電圧レベルのときにオンすることにより、ソース端側に入力される電圧レベルVL,VHの状態をドレイン端側に出力する。
アナログスイッチ514としては、原理的には、SWトランジスタ514N,514Pのどちらか一方のみのnチャネル型のMOSトランジスタやpチャネル型のMOSトランジスタによるスイッチでもよいが、その場合、閾電圧Vthの問題があるため、nチャネル型およびpチャネル型の両方を組み合わせて利用したCMOSスイッチを採用している。
ところが、このような比較例の構成では、画素数の増加に関しては、水平信号線18にはラッチ回路としてのD型フリップフロップ402の出力部に備え付けられたMOSスイッチ(SWトランジスタ514N,514P)でなるアナログスイッチ514が多数接続されているため、たとえば、SWトランジスタ514N,514Pのドレイン−ゲート容量C514N,C514Pによる寄生容量が多く接続されていることになる。
たとえば、画素アレイが4000(V)×2000(H)の8Mピクセルのとき、この寄生容量は1つのラッチ回路(本例ではD型フリップフロップ402)につき数fF程度と考えると、画素列が4000列あるので、結局、水平信号線18には数〜数10pF接続されたことになる。また、水平信号線18は行方向に長く伸びているため、対基板との接地容量C515も存在し、この接地容量は水平信号線18の幅や周りの配線の影響などで異なるが、一般的には数pF程度はある。このため、ラッチ回路にとって水平信号線18は高負荷になっている。
高フレームレート化に関しては、同様に画素アレイが4000(V)×2000(H)の8Mピクセルのときを考えると、30fpsでは1H(1水平期間)に要する時間が(1/30)/2000=17μsecであるが、さらにフレームレートが増加すると、たとえば120fpsでは4.2μsecになる。列ごとに設けられたラッチ回路が1画素のデータを保持し、これを1Hの時間内に水平転送する場合、120fpsのときに1Hの時間で4000列の画素を転送するならば、1画素当たりの転送時間は4.2/4000=1.1nsec程度になる。
このように、高負荷の水平信号線18を高速で駆動することは、高駆動能力のバッファで水平信号線18を駆動しなければならず、消費電力の増大を伴う。水平信号線18の駆動電流I、電源電圧V、水平信号線18に充放電される電荷Qは、水平信号線の容量C、消費電力Pとすると、一般にはP=I・V=(dQ/dt)・V=C(dV/dt)・Vとなる。前述の例で計算すると、C=10pF,V=1.8V,t=1.1nsecとすると、P=10pF×(1.8V/1.1nsec)=16mWとなる。実際には、水平信号線18を駆動するバッファ自体の駆動回路などの消費電力も考慮しなければならず、さらに数倍から十数倍の消費電力がかかる。
また、バッファ512もしくはインバータによる駆動の場合は、水平方向に画素ピッチ×水平画素数に対応した水平信号線18を電源電圧Vdd−接地電圧GND間で駆動しなければならず、途中でリピータを入れたとしても、抵抗成分Rと容量成分CによるRC遅延により高速化が難しく、またバッファ512もしくはインバータの貫通電流による消費電力が増大する。
さらに、高負荷の水平信号線18を高速で駆動する場合には、スルーレートを確保することが難しくなる。このことを示したのが図3Aである。図示のように、そもそも電源電圧Vまで振幅するはずの水平信号線18の電位が、実際にはある微小な振幅しか振れないことになる。これは、水平信号線18には抵抗があり、またバッファに有限の出力インピーダンスがあるため、いわゆるCR遅延により、微小な振幅になってしまうからである。
また、このように微小な振幅でしか振れない場合、雑音に対する耐性が悪くなり、信号の誤りを起こす可能性がある。このことを示したのが図3Bである。図示のように、隣り合った列ごとの出力が常に異なり、水平信号線18の変化が常にある場合は、振幅が小さくなり、変化がない場合は振幅が大きくなる。そのため、値を判別する閾値が出力変化で異なってしまうことにより、誤判定の原因になる。
これらの要因から、たとえば水平信号線18を複数本に分割し、1本当たりの水平信号線18につく容量を低減し、さらに駆動周波数を低減することで、消費電力の増大と微小振幅の問題を回避することが考えられる。しかしながら、この場合は、水平信号線18およびその水平信号線18に接続される出力回路28を複数設けることになるため、レイアウト面積の増大や複数系統の水平信号線18間のクロストークによる雑音の要因や水平信号線18間のスキューなどの問題を引き起こしてしまう。
これに対して、本実施形態では、ラッチ回路(本例ではD型フリップフロップ402)の論理出力レベルのままで水平信号線18上をデータ転送するのではなく、より小振幅の電圧信号に変換して出力回路28に伝達し、出力回路28にて再度後段回路用の電圧情報(電圧レベル)となるように小振幅の電圧信号を増幅する構成となっているのである。小振幅の電圧信号で水平信号線18上を転送することにより、結果として高速動作化を実現するようにしている。以下、具体的な構成例を幾つか示して説明する。
<第1実施形態:第1例>
図4および図4Aは、第1実施形態の第1例を説明する図である。ここで、図4は、図2A(A)に示す第1例のようにD型フリップフロップ402から出力されるLの電圧レベルを第3の電圧レベルVL1に変更する場合の構成例を示す回路ブロック図であり、図4Aはその動作を説明するタイミングチャートである。図4Bは、図2A(B)に示す第2例のようにD型フリップフロップ402から出力されるHの電圧レベルを第3の電圧レベルVL2に変更する場合の構成例を示す回路ブロック図であり、図4Cはその動作を説明するタイミングチャートである。
図4(A)に示すように、第1実施形態の第1例の構成では、先ずデータ記憶・転送出力部256の第1レベル調整部414は、インバータ412と水平信号線18との間にNMOSトランジスタ420Nとアナログスイッチ機能を持つスイッチトランジスタとしてのPMOSトランジスタ422PとPMOSトランジスタ422Pのゲート端を制御するインバータ424を有する。
PMOSトランジスタ422Pのゲート端には、水平走査部12からの水平データ転送クロックφH_1〜φH_hの列対応のものをインバータ424で論理反転した水平データ転送クロックφNH_1〜φNH_hの列対応のものが供給される。インバータ424を介在させてはいるが、PMOSトランジスタ422Pは、水平走査部12の制御の元で、NMOSトランジスタ420Nの反転出力を各列共通の水平信号線18側に出力する。
NMOSトランジスタ420Nは、ゲート端にインバータ412の出力データが入力され、ソース端が接地され、ドレイン端がPMOSトランジスタ422Pの一方の入出力端
(たとえばドレイン端)に接続されている。
また、水平信号線18には、D型フリップフロップ402から出力されるデータ(情報)の2つの電圧レベルの内の高い方の電圧レベルに関して、D型フリップフロップ402の高い方の電圧レベルと実質的に同一電圧レベルのHレベルVH1に維持する第2レベル調整部415が接続されている。第1実施形態の第1例において、第2レベル調整部415は、水平信号線18の電位を高電位側である電源電圧Vddに維持するプルアップ手段として機能するものを用いる。水平信号線18を、予め電源電圧Vddにプルアップし、水平信号線18を電源電圧Vddで固定しておくのである。
また、出力回路28に設けられる第2振幅レベル変更部416は、オペアンプなどの差動増幅回路430を有する。差動増幅回路430は、電圧比較器(コンパレータ)の機能と増幅回路の機能を併せ持つ。差動増幅回路430の後段には非反転型の出力バッファ438が設けられている。出力バッファ438は、一般的なバッファ機能の他に、差動増幅回路430から出力された信号電圧が後段回路用の論理レベルの電圧情報VLout,VHout(フル振幅とも称する)に足りないときには電源電圧Vdd−接地電圧GND間でのフル振幅の動作を行なう。出力バッファ438の出力は図示を割愛した出力端子5cに接続され、チップ外へ後段回路用の論理レベルの電圧情報VLout,VHoutのデータが出力される。
差動増幅回路430は、高電位側電源端に電源電圧Vddが供給され、低電位側電源端が接地される。また、差動増幅回路430は、非反転入力端(+)に水平信号線18が接続され差動増幅回路430を水平信号線18で駆動する構成となるとともに、反転入力端(−)に閾値電圧Vbias1=“(VH1−VL1)/2+VL1”が参照電圧として供給される。
差動増幅回路430は、その電圧比較器と増幅回路の機能により、水平信号線18上の電圧値が閾値電圧Vbias1よりも高いときにはその電圧差を自身が持つ増幅機能により(必要に応じて出力バッファ438との協働処理によって)、後段回路用のH論理の電圧レベルVHoutまで増幅し、水平信号線18上の電圧値が閾値電圧Vbias1よりも低いときにはその電圧差を自身が持つ増幅機能により(必要に応じて出力バッファ438との協働処理によって)、後段回路用のL論理の電圧レベルVLoutまで増幅する。
たとえば、ある列(i列)のAD変換部25bの出力データが“H”のとき、D型フリップフロップ402の出力も同様に“H”だとすると、D型フリップフロップ402の出力に接続されたインバータ412の出力が“L”になり、そのインバータ412の先に接続されたNMOSトランジスタ420Nがオフするため、水平信号線18の電圧は第2レベル調整部415でプルアップされた電源電圧Vddのままであり、D型フリップフロップ402から出力されるデータ(情報)の一方(高い方)の電圧レベルと実質的に同一電圧レベルのHレベルVH1が維持される。
一方、出力データが“L”のときはD型フリップフロップ402の出力が“L”だとすると、D型フリップフロップ402の出力に接続されたインバータ412の出力が“H”になり、そのインバータ412の先に接続されたNMOSトランジスタ420Nがオンし、水平信号線18がある電圧だけ低下し、高い方の電圧レベルに対応する電源電圧Vddと低い方の電圧レベルに対応する接地電圧GNDとの間の第3の電圧レベルVL1になる。どの程度の電圧低下が生じるかは、NMOSトランジスタ420Nのドレイン−ソース間の駆動能力(ドレイン−ソース間の駆動電流と出力抵抗に関係する)と水平信号線18側の負荷抵抗と負荷容量とで決まる。
第1レベル調整部414を構成するに当たり、AD変換部25bやD型フリップフロップ402から出力されるデータ(情報)の論理レベルに応じた2つの電圧レベルを反転するトランジスタ(本例ではNMOSトランジスタ420N)を使用することで、H,Lの電圧レベルの一方(本例では低い方の電圧レベル)を簡単に第3の電圧レベルVL1に変換できる利点がある。
出力回路28内の差動増幅回路430は、反転入力端に閾値電圧Vbias1=“(VH1−VL1)/2+VL1”が参照電圧として供給されており、これを参照電圧として、水平信号線18と接続された非反転入力端の電位と比較して、その電圧差を後段回路用の論理レベルの電圧情報VLout,VHoutまで増幅する。これにより、水平信号線18の信号値(VL1,VH1)に対応した出力データが得られ、ある列の出力データが転送されたことになり、水平転送が行なえる。
なお、図示した例では、インバータ412を設けて先ずD型フリップフロップ402の出力データを論理反転し、インバータ412から出力されるデータ(情報)の2つの電圧レベルをNMOSトランジスタ420Nで反転する構成としているが、このことは必須ではない。たとえば、出力回路28の差動増幅回路430を反転アンプ構成とすれば、インバータ412を非反転型のバッファに代えるか削除することができる。この点は、後述する他の実施形態でも同様である。
図4Aには、第1実施形態の第1例の構成をとったときの、i列目から交互に“H”,“L”が出力されているときのタイミングチャートを示している。図示のように、水平信号線18の電圧は、電源電圧Vddと第3の電圧レベルVL1との間で振幅する、つまり、カラムAD回路25からのデジタル出力に応じて、水平信号線18を電源電圧Vdd付近の小振幅電圧で駆動させることができる。このため、比較例のように電源電圧Vdd−接地電圧GND間で振幅する場合に比べて、消費電力の増大を防ぐことができ、また小振幅であるためスルーレートの低下による問題は生じない。VL1〜VH1間での小振幅動作での水平転送により、低消費電力と高速動作が可能となるのである。
また、Hレベル出力時は、第2レベル調整部415でのプルアップ機能により常に電源電圧Vdd(=VH1)までプルアップし、Lレベル出力時は、列ごとに設けられたNMOSトランジスタ420Nで第3の電圧レベルVL1までプルダウンさせる。高負荷である水平信号線18の充放電に必要な電流値を緩和させることができ、またHレベル出力時は定常電流パスがないので、水平信号線18による消費電力がなく、低消費電力で駆動する水平転送回路を提供できる。NMOSトランジスタ420NがオフするLレベル(第3の電圧レベルVL1)からHレベル(VH1=Vdd)への遷移時には貫通電流が流れないので、比較例よりも低消費電力で動作する利点もある。
比較例のようにバッファ512を介して水平信号線18を駆動する場合、Hレベル相当の電源電圧Vdd近傍の高電圧とLレベル相当の接地電圧GND近傍の低電圧で振幅するデータを水平信号線18に出力する。このため、実際には、Hレベル出力時およびLレベル出力時ともに、僅かの電流パスが存在し、伝送速度に応じた消費電力の増加があるのと異なるのである。第1実施形態の第1例の構成をとったときには、高速性を改良しながら、低消費電力もねらえるため、今後の高速CMOSイメージセンサ開発に対してアドバンテージになる。
また、図4(A)に示すように、第2振幅レベル変更部416としては、オペアンプなどの差動増幅回路430を使用し、VL1〜VH1で変化する電圧情報の中点電位である“(VH1−VL1)/2+VL1”を閾値電圧Vbias1として、水平信号線18上の電圧値が閾値電圧Vbias1よりも高いか低いかを比較し、その電圧差を後段回路用の電圧レベルVLout,VHoutまで増幅するようにすれば、列ごとの信号変化に伴う水平信号線18の電圧変化があった場合でも、一定の閾値で判定できるので、雑音耐性が向上する。
なお、図4(B)に示すように、出力回路28に設けられる第2振幅レベル変更部416は、オペアンプなどの差動増幅回路430に代えて、PMOSトランジスタ434Pと負荷抵抗436を設けてもよい。PMOSトランジスタ434Pはインバータとして機能するもので、そのソース端に電源電圧Vddが供給され、ドレイン端が負荷抵抗436の一方の端子に接続され、ゲート端に第1振幅レベル変更部410から出力された電圧情報(VL1〜VH1)が供給される。負荷抵抗436の他方の端子は接地される。
これに対応して、出力バッファ438としては、非反転型ではなく、反転型のものにする。一例として、PMOSトランジスタ438Pと、NMOSトランジスタ438Nとを、電源電圧Vddと接地電圧GNDの間に直列に配置した構成にする。
PMOSトランジスタ438Pのソース端には電源電圧Vddが供給され、NMOSトランジスタ438Nのソース端は接地電圧GNDが供給される。PMOSトランジスタ438PとNMOSトランジスタ438Nの各ドレイン端を共通に接続し、その接続点を、出力端子5cに接続する。全体としては、CMOSインバータを構成している。PMOSトランジスタ438PとNMOSトランジスタ438Nの各ゲート端を共通に接続し、その接続点をPMOSトランジスタ434Pと負荷抵抗436との接続点と接続する。
D型フリップフロップ402の出力が“H”のときには、水平信号線18の電圧が第2レベル調整部415でプルアップされた電源電圧Vdd(=HレベルVH1)となる。このため、PMOSトランジスタ434Pはオフで、PMOSトランジスタ438PとNMOSトランジスタ438Nとで構成されたCMOSインバータの入力が接地電圧GNDになる。これにより、PMOSトランジスタ438Pがオンするので、そのCMOSインバータの出力が電源電圧Vddになり、後段回路用の一方(高い方)の電圧レベルに対応した電圧情報VHoutが出力される。
一方、D型フリップフロップ402の出力が“L”のときには、水平信号線18の電圧が電源電圧Vddと接地電圧GNDとの間の第3の電圧レベルVL1になる。この第3の電圧レベルVL1の絶対値がPMOSトランジスタ434Pの閾値電圧の絶対値を上回るときには、PMOSトランジスタ434Pはオンするので、PMOSトランジスタ438PとNMOSトランジスタ438Nとで構成されたCMOSインバータの入力が電源電圧Vddになる。これにより、NMOSトランジスタ438Nがオンするので、そのCMOSインバータの出力が接地電圧GNDになり、後段回路用の他方(低い方)の電圧レベルに対応した電圧情報VLoutが出力される。
ただし、図4(B)に示すような構成の場合、図4(A)に示す構成よりも第2振幅レベル変更部416をコンパクトに構成できるが、PMOSトランジスタ434Pによる反転出力処理時に、閾値電圧の影響を受け、中点電位(=閾値電圧Vbias1)を中心にした比較処理と増幅処理による場合に比べて論理変化のタイミングがズレる難点がある。そのため、列ごとの信号変化に伴う水平信号線18の電圧変化があった場合には、一定の閾値で判定できないことになり、雑音耐性が低下する。
<第1実施形態:第2例>
図4Bおよび図4Cは、第1実施形態の第2例を説明する図である。ここで、図4Bは、図2A(B)に示す第2例のようにD型フリップフロップ402から出力されるデータの一方(低い方)の論理レベルに対応した電圧レベルを第3の電圧レベルVL2に変更する場合の構成例を示す回路ブロック図であり、図4Cはその動作を説明するタイミングチャートである。
図4B(A)に示すように、第1実施形態の第2例の構成では、先ずデータ記憶・転送出力部256の第1レベル調整部414は、インバータ412と水平信号線18との間にPMOSトランジスタ420Pとアナログスイッチ機能を持つスイッチトランジスタとしてのNMOSトランジスタ422Nを有する。
NMOSトランジスタ422Nのゲート端には、水平走査部12からの水平データ転送クロックφH_1〜φH_hの列対応のものが供給される。PMOSトランジスタ420Pは、ゲート端にインバータ412の出力データが入力され、ソース端が電源電圧Vddが供給され、ドレイン端がNMOSトランジスタ422Nの一方の入出力端(たとえばドレイン端)に接続されている。NMOSトランジスタ422Nは、水平走査部12の制御の元で、PMOSトランジスタ420Pの反転出力を各列共通の水平信号線18側に出力する。
また、水平信号線18には、D型フリップフロップ402から出力されるデータ(情報)の論理レベルに対応した2つの電圧レベルのうち、低い方の電圧レベルに関して、D型フリップフロップ402のLレベル電圧と実質的に同一電圧レベルのLレベルVL2に維持する第2レベル調整部415が接続されている。第1実施形態の第2例において、第2レベル調整部415は、水平信号線18の電位を低電位側である接地電圧GNDに維持するプルダウン手段として機能するものを用いる。水平信号線18を、予め接地電圧GNDにプルダウンし、水平信号線18を接地電圧GNDで固定しておくのである。
また、出力回路28に設けられる第2振幅レベル変更部416は、先ず図4B(A)に示すように、第1実施形態の第1例と同様のオペアンプなどの差動増幅回路430と非反転型の出力バッファ438を有するものとすることができる。ただし、第1実施形態の第2例の差動増幅回路430は、非反転入力端(+)に水平信号線18が接続され、反転入力端(−)に閾値電圧Vbias2=(VH2−VL2)/2+VL2が参照電圧として供給される。
差動増幅回路430は、その電圧比較器と増幅回路の機能により、水平信号線18上の電圧値が閾値電圧Vbias2よりも高いときにはその電圧差を自身が持つ増幅機能により(必要に応じて出力バッファ438との協働処理によって)、後段回路用のH論理の電圧レベルVHoutまで増幅し、水平信号線18上の電圧値が閾値電圧Vbias2よりも低いときにはその電圧差を自身が持つ増幅機能により(必要に応じて出力バッファ438との協働処理によって)、後段回路用のL論理の電圧レベルVLoutまで増幅する。
図4Cには、第1実施形態の第2例の構成をとったときの、i列目から交互に“H”,“L”が出力されているときのタイミングチャートを示している。図示のように、水平信号線18の電圧は、接地電圧GNDと第3の電圧レベルVL2との間で振幅するため、比較例のように電源電圧Vddと接地電圧GNDで振幅する場合に比べて、消費電力の増大を防ぐことができ、また小振幅であるためスルーレートの低下による問題は生じない。VL2〜VH2間での小振幅動作での水平転送により、低消費電力と高速動作が可能となるのである。
また、Lレベル出力時は、第2レベル調整部415でのプルダウン機能により常に接地電圧GND(=VL2)までプルダウンし、Hレベル出力時は、列ごとに設けられたPMOSトランジスタ420Pで第3の電圧レベルVH2までプルアップさせる。高負荷である水平信号線18の充放電に必要な電流値を緩和させることができ、またLレベル出力時は定常電流パスがないので、水平信号線18による消費電力がなく、低消費電力で駆動する水平転送回路を提供できる。PMOSトランジスタ420PがオフするHレベル(第3の電圧レベルVH2)からLレベル(VL2=GND)への遷移時には貫通電流が流れないので、比較例よりも低消費電力で動作する利点もある。第1実施形態の第1例と同様に、高速性を改良しながら、低消費電力もねらえる。
また、図4B(A)に示すように、第2振幅レベル変更部416としては、オペアンプなどの差動増幅回路430を使用し、VL2〜VH2で変化する電圧情報の中点電位である(VH2−VL2)/2+VL2を閾値電圧Vbias2として、水平信号線18上の電圧値が閾値電圧Vbias2よりも高いか低いかを比較し、その電圧差を後段回路用の論理レベルに対応した電圧情報VLout,VHoutまで増幅するようにすれば、第1実施形態の第1例と同様に、列ごとの信号変化に伴う水平信号線18の電圧変化があった場合でも、一定の閾値で判定できるので、雑音耐性が向上する。
なお、図4B(B)に示すように、出力回路28に設けられる第2振幅レベル変更部416は、オペアンプなどの差動増幅回路430に代えて、NMOSトランジスタ434Nと負荷抵抗436を設けてもよい。NMOSトランジスタ434Nはインバータとして機能するもので、そのソース端に接地電圧GNDが供給され、ドレイン端が負荷抵抗436の一方の端子に接続され、ゲート端に第1振幅レベル変更部410から出力された電圧情報
(VL2〜VH2)が供給される。負荷抵抗436の他方の端子には電源電圧Vddが供給される。
これに対応して、出力バッファ438としては、非反転型ではなく、図4B(B)に示すように、反転型のものにする。一例として、図4(B)に示したものと同様に、PMOSトランジスタ438Pと、NMOSトランジスタ438Nとを、電源電圧Vddと接地電圧GNDの間に直列に配置した構成にする。PMOSトランジスタ438PとNMOSトランジスタ438Nの各ゲート端を共通に接続し、その接続点をNMOSトランジスタ434Nと負荷抵抗436との接続点と接続する。
D型フリップフロップ402の出力が“L”のときには、水平信号線18の電圧が第2レベル調整部415でプルダウンされた接地電圧GND(=LレベルVL2)となる。このため、NMOSトランジスタ434Nはオフで、PMOSトランジスタ438PとNMOSトランジスタ438Nとで構成されたCMOSインバータの入力が電源電圧Vddになる。これにより、NMOSトランジスタ438Nがオンするので、そのCMOSインバータの出力が接地電圧GNDになり、後段回路用の他方(低い方)の電圧レベルに対応した電圧情報VLoutが出力される。
一方、D型フリップフロップ402の出力が“H”のときには、水平信号線18の電圧が電源電圧Vddと接地電圧GNDとの間の第3の電圧レベルVH2になる。どの程度の電圧上昇が生じるかは、PMOSトランジスタ422Pのドレイン−ソース間の駆動電流と水平信号線18側の負荷抵抗とで決まる。
第1レベル調整部414を構成するに当たり、AD変換部25bやD型フリップフロップ402から出力されるデータ(情報)の論理レベルに対応した2つの電圧レベルを反転するトランジスタ(本例ではPMOSトランジスタ420P)を使用することで、2つの電圧レベルの一方(本例ではHレベル)を簡単に第3の電圧レベルVH2に変換できる利点がある。
第3の電圧レベルVH2がNMOSトランジスタ434Nの閾値電圧を上回るときには、NMOSトランジスタ434Nはオンするので、PMOSトランジスタ438PとNMOSトランジスタ438Nとで構成されたCMOSインバータの入力が接地電圧GNDになる。これにより、POSトランジスタ438Pがオンするので、そのCMOSインバータの出力が電源電圧Vddになり、後段回路用の一方(低い方)の電圧レベルに対応した電圧情報VHoutが出力される。
ただし、図4B(B)に示すような構成の場合、図4B(A)に示す構成よりも第2振幅レベル変更部416をコンパクトに構成できるが、NMOSトランジスタ434Nによる反転出力処理時に、閾値電圧の影響を受け、中点電位(=閾値電圧Vbias2)を中心にした比較処理と増幅処理による場合に比べて論理変化のタイミングがズレる難点がある。そのため、列ごとの信号変化に伴う水平信号線18の電圧変化があった場合には、一定の閾値で判定できないことになり、雑音耐性が低下する。
なお、第1実施形態の第1例と第2例を比べた場合、インバータ412と出力データ列を切り替えるアナログスイッチ(NMOSトランジスタ422NやPMOSトランジスタ422P)との間が、NMOSトランジスタ422NであるのかPMOSトランジスタ422Pであるか(つまりN型トランジスタであるのかP型トランジスタであるのか)が基本的な相違点である。ここで、N型とP型とを比べたときには、一般的には駆動能力や周波数特性はN型の方が優れている。こういった点では、第1振幅レベル変更部410としては、データ保持部(ラッチ回路)としてのD型フリップフロップ402から出力されるデータに関し、インバータ412で反転されたH,Lの電圧レベルの内の低い方の電圧レベル側を、N型トランジスタであるNMOSトランジスタ420Nを使用して2つの電圧レベルの間の第3の電圧レベルVL1に変更する第1例の方が優れていると考えられる。
<第2実施形態:第1例>
図5は、第2実施形態の第1例を説明する図である。ここで、図5は、図2A(A)に示す第1例のようにD型フリップフロップ402から出力されるLの電圧レベルを第3の電圧レベルVL1に変更する場合の構成例を示す回路ブロック図である。
第2実施形態の第1例の仕組みは、基本的には、図4に示した第1実施形態の第1例と同様の構成を採用し、プルアップ手段として機能する第2レベル調整部415をより具体的に構成したもので、水平信号線18を電源電圧Vddに固定するために、PMOSトランジスタを用いてプルアップする。
具体的には、水平信号線18と電源電圧Vddとの間に、カレントミラー接続されたPMOSトランジスタ440P,442Pと定電流源444とを有する第2レベル調整部415を設ける。PMOSトランジスタ440P,442Pの各ソース端には電源電圧Vddが供給され、PMOSトランジスタ440Pのドレイン端が水平信号線18と接続されている。PMOSトランジスタ440P,440Pの各ゲート端およびPMOSトランジスタ442Pのドレイン端が共通に定電流源444の一方に端子に接続され、定電流源444の他方の端子が接地されている。
このようなPMOSトランジスタ440Pをプルアップ手段として持つ第2振幅レベル変更部416の構成では、ある列の出力データが“H”のときにはPMOSトランジスタ440Pを用いて水平信号線18の電圧を電源電圧Vdd(=VH1)にプルアップしておく。また、ある列の出力データが“L”になったときに、その列のD型フリップフロップ402の出力に接続されたインバータ412により駆動されるNMOSトランジスタ420Nによりプルダウンして、信号値“L”を伝送する。もちろん、ある列の出力データが“H”の場合は、NMOSトランジスタ420Nがオフするため、PMOSトランジスタ440Pによるプルアップにより信号値“H”を伝送する。
プルアップ手段を具体的に構成するに当たり、MOSトランジスタを使用すれば、抵抗素子を使用する後述の第3実施形態と比べて小面積で実現できる利点がある。加えて、低い方の電圧レベルから高い方の電圧レベルへの遷移時にはPMOSトランジスタ440Pの駆動能力を活かすことができるので抵抗素子に比べて駆動能力もある。
ただし、定電流源444によるバイアス電流がPMOSトランジスタ442Pに流れ、さらにNMOSトランジスタ420Nがオンになると、PMOSトランジスタ422Pを通じて、PMOSトランジスタ440PからNMOSトランジスタ420Nへの貫通電流が流れる可能性がある(後述の第2実施形態の第2例や第3例と比較するとよい)。
図示を割愛するが、第2実施形態の第1例の仕組みは、図2A(B)に示す第2例のようにD型フリップフロップ402から出力されるデータ(情報)の一方(高い方)の電圧レベルを第3の電圧レベルVH2に変更する場合についても適用できる。この場合、図4Bに示した第1実施形態の第2例と同様の構成を採用し、プルダウン手段として機能する第2レベル調整部415に関して、水平信号線18を接地電圧GNDに固定するために、カレントミラー接続された1対のNMOSトランジスタと定電流源とを有し、NMOSトランジスタを用いてプルダウンする構成とすればよい。
<第2実施形態:第2例>
図5Aは、第2実施形態の第2例を説明する図である。ここで、図5Aは、図2A(A)に示す第1例のようにD型フリップフロップ402から出力されるデータ(情報)の他方(低い方)の電圧レベルを第3の電圧レベルVL1に変更する場合の構成例を示す回路ブロック図である。
第2実施形態の第2例の仕組みは、基本的には、図5に示した第2実施形態の第1例をベースとして、プルアップ用のPMOSトランジスタ440Pと水平信号線18との間に、スイッチ用のPMOSトランジスタ446PとPMOSトランジスタ446Pのゲート端を駆動するインバータ448を設けた点に特徴を有する。PMOSトランジスタ446Pは、ゲート端が差動増幅回路430の出力端と接続され、差動増幅回路430の出力を用いて駆動される。インバータ448を介在させてはいるが、事実上、差動増幅回路430は、スイッチ用のPMOSトランジスタ446Pのオン/オフを制御する。後述の第2実施形態の第3例とは異なり、自励でのスイッチ制御となるので、他励用の制御パルスを生成する機能部が不要になる利点がある。
たとえば、水平信号線18の電圧が“L”レベルのときには、差動増幅回路430の出力も同様に“L”レベルになるため、このPMOSトランジスタ446Pがオフする。こうすることで、ある列のNMOSトランジスタ422Nがオンしたときに、プルアップ用のPMOSトランジスタ440Pがオンしていることによるバイアス電流が流れることを防ぐことができ、無駄な電力の消費を防ぐことができる。
図示を割愛するが、第2実施形態の第2例の仕組みは、図2A(B)に示す第2例のようにD型フリップフロップ402から出力されるデータ(情報)の一方(高い方)の電圧レベルを第3の電圧レベルVH2に変更する場合についても適用できる。この場合、図4Bに示した第1実施形態の第2例と同様の構成を採用し、プルダウン手段として機能する第2レベル調整部415に関して、水平信号線18を接地電圧GNDに固定するために、カレントミラー接続された1対のNMOSトランジスタと定電流源とを有し、NMOSトランジスタを用いてプルダウンする構成とする。そして、そのNMOSトランジスタと水平信号線18との間に、水平信号線18の電圧が“H”レベルのときにオフするスイッチ用のNMOSトランジスタを設け、そのNMOSトランジスタのゲート端を、差動増幅回路430の出力に基づいて駆動する構成とすればよい。
<第2実施形態:第3例>
図5Bおよび図5Cは、第2実施形態の第3例を説明する図である。ここで、図5Bは、図2A(A)に示す第1例のようにD型フリップフロップ402から出力されるデータ(情報)の他方(低い方)の電圧レベルを第3の電圧レベルVL1に変更する場合の構成例を示す回路ブロック図である。図5Cは、その動作を説明するタイミングチャートである。
第2実施形態の第3例の仕組みは、基本的には、図5Aに示した第2実施形態の第2例をベースとして、スイッチ用のPMOSトランジスタ446Pを、差動増幅回路430の出力を用いずに独立に制御可能とした点に特徴を有する。
具体的には、図示のように、第2例のインバータ448と同様にインバータ449を設け、さらにこのインバータ449を制御する制御パルス生成部450を出力回路28の外部に設けている。制御パルス生成部450は、PMOSトランジスタ446Pのゲート端を駆動するための制御パルスφfを生成する。インバータ449を介在させてはいるが、事実上、制御パルス生成部450は、スイッチ用のPMOSトランジスタ446Pのオン/オフを制御する。前述の第2実施形態の第2例とは異なり、他励でのスイッチ制御となるので、制御パルスの生成の自由度を活かした使い方ができるようになる。
図5Cに示すように、制御パルス生成部450で生成される制御パルスφfは、列の出力期間の最後のある期間だけスイッチ用のPMOSトランジスタ446をオンするようなものである。こうすることで、水平信号線18の電圧値が確定するまではプルアップ用のPMOSトランジスタ446Pをオフすることができ、ある列の出力が“L”のときに、NMOSトランジスタ422Nによる第3の電圧レベルVL1が出力し易いようにできるので、より低消費電力化がねらえる。
図示を割愛するが、第2実施形態の第3例の仕組みは、図2A(B)に示す第2例のようにD型フリップフロップ402から出力されるデータ(情報)の一方(高い方)の電圧レベルを第3の電圧レベルVH2に変更する場合についても適用できる。この場合、図4Bに示した第1実施形態の第2例と同様の構成を採用し、プルダウン手段として機能する第2レベル調整部415に関して、水平信号線18を接地電圧GNDに固定するために、カレントミラー接続された1対のNMOSトランジスタと定電流源とを有し、NMOSトランジスタを用いてプルダウンする構成とする。そして、そのNMOSトランジスタと水平信号線18との間に、スイッチ用のNMOSトランジスタを設け、またそのNMOSトランジスタをオン/オフ制御するための制御パルスを生成する制御部を設ければよい。この制御部は、列の出力期間の最後のある期間だけスイッチ用のNMOSトランジスタをオンするものとすればよい。
<第3実施形態>
図6は、第3実施形態を説明する図である。ここで、図6は、図2A(A)に示す第1例のようにD型フリップフロップ402から出力されるデータ(情報)の他方(低い方)の電圧レベルを第3の電圧レベルVL1に変更する場合の構成例を示す回路ブロック図である。
第3実施形態の仕組みは、基本的には、図4に示した第1実施形態の第1例と同様の構成を採用し、プルアップ手段として機能する第2レベル調整部415をより具体的に構成したもので、水平信号線18を電源電圧Vddに固定するために、抵抗素子を用いてプルアップする。
具体的には、差動増幅回路430の非反転入力側近傍で、水平信号線18と電源電圧Vddとの間に、抵抗素子460を設ける。抵抗素子460としては、拡散抵抗や配線抵抗などその種別は問わない。抵抗素子460をプルアップ手段として用いた場合、PMOSトランジスタ440Pを用いた第2実施形態の各例に必要な定電流源444などの回路が不要である利点がある。
もちろん、抵抗素子460を用いた場合でも、第2実施形態の第2例や第3例のように、水平信号線18と抵抗素子460との間にスイッチ用のPMOSトランジスタ446Pを挿入した態様を採ることができる。
図示を割愛するが、第2実施形態の第3例の仕組みは、図2A(B)に示す第2例のようにD型フリップフロップ402から出力されるデータ(情報)の一方(高い方)の電圧レベルを第3の電圧レベルVH2に変更する場合についても適用できる。この場合、図4Bに示した第1実施形態の第2例と同様の構成を採用し、プルダウン手段として機能する第2レベル調整部415に関して、水平信号線18を接地電圧GNDに固定するために、水平信号線18と接地電圧GNDとの間に抵抗素子を設ければよい。
<第4実施形態>
図7および図7Aは、第4実施形態を説明する図である。ここで、図7は、第4実施形態の構成例を示す回路ブロック図である。図7Aは、その動作を説明するタイミングチャートである。
第4実施形態の仕組みは、基本的には、図4に示した第1実施形態の第1例もしくは第2例と同様の構成を採用し、かつレベルシフト部418を備えるようにし、そのレベルシフト部418をより具体的に構成したものである。
本例では、レベルシフト部418として、ソースフォロア回路を利用する。具体的には、水平信号線18と差動増幅回路430の非反転入力端(+)の間に、縦続接続されたNMOSトランジスタ470N,472Nを有する。NMOSトランジスタ470Nは、ゲート端に水平信号線18が接続され、ドレイン端には電源電圧Vddが供給される。NMOSトランジスタ470Nのソース端とNMOSトランジスタ472Nのドレイン端とが接続され、その接続点が差動増幅回路430の非反転入力端(+)に接続されている。NMOSトランジスタ472Nは、ソース端が接地され、ゲート端にはバイアス電圧Vbが供給される。
このような構成では、NMOSトランジスタ470Nのソース端とNMOSトランジスタ472Nのドレイン端とが接続された接続点の動作基準電圧がNMOSトランジスタ472Nのバイアス電圧Vbに基づく駆動電流で規定される。本例では、その動作基準電圧が、差動増幅回路430の電源電圧Vddと接地電圧GNDとの丁度中間レベルとなるようにバイアス電圧Vbを設定する。
こうすることで、図2A(A)に示す第1例のようにD型フリップフロップ402から出力されるデータ(情報)の他方(低い方)の電圧レベルを第3の電圧レベルVL1に変更する場合には、第1振幅レベル変更部410から出力される電源電圧Vdd側に片寄って振幅している水平信号線18の電圧(VL1〜VH1)は、振幅(VH1−VL1)がほぼ維持された状態で、低い方の電圧レベル(Lレベル)に対応した第3の電圧レベルがVL3に、高い方の電圧レベル(Hレベル)に対応した電圧レベルVH1がVH3にシフトされ、VL3〜VH3で変化する電圧情報とされるとともに、中点電位である“(VH3−VL3)/2+VL3”が、電源電圧Vddと接地電圧GNDとの丁度中間レベルとなる。つまり、レベルシフト部418は、電源電圧Vdd側に片寄って振幅している電位(VL1〜VH1)を、ソースフォロア回路を用いて、別の中間電圧(VL3〜VH3)にシフトさせる。
図示を割愛するが、縦続接続されたNMOSトランジスタ470N,472Nに対する双対関係となる回路として、縦続接続された2個のPMOSトランジスタを有するソースフォロア回路を用いて、レベルシフト部418を構成することも可能である。この場合、図2A(B)に示す第2例のようにD型フリップフロップ402から出力されるデータ(情報)の一方(高い方)の電圧レベルを第3の電圧レベルVH2に変更する場合には、第1振幅レベル変更部410から出力される接地電圧GND側に片寄って振幅している水平信号線18の電圧(VL2〜VH2)は、振幅(VH2−VL2)がほぼ維持された状態で、高い方の電圧レベル(Hレベル)に対応した第3の電圧レベルがVH3に、低い方の電圧レベル(Lレベル)に対応した電圧レベルVL2がVL3にシフトされ、VL3〜VH3で変化する電圧情報とされるとともに、中点電位である“(VH3−VL3)/2+VL3”が、電源電圧Vddと接地電圧GNDとの丁度中間レベルとなる。つまり、レベルシフト部418は、接地電圧GND側に片寄って振幅している電位(VL2〜VH2)を、ソースフォロア回路を用いて別の中間電圧(VL3〜VH3)にシフトさせる。
第2振幅レベル変更部416の差動増幅回路430は、VL3〜VH3で変化する電圧情報の中点電位である“(VH3−VL3)/2+VL3”を閾値電圧Vbias3として、水平信号線18上の電圧値が閾値電圧Vbias3よりも高いか低いかを比較し、その電圧差を増幅機能により(必要に応じて出力バッファ438との協働処理によって)、後段回路用の電圧レベルVLout,VHoutまで増幅する。
図7Aには、第4実施形態の構成をとったときの、i列目から交互に“H”,“L”が出力されているときのタイミングチャートを示している。ここでは、図2A(A)に示す第1例のようにD型フリップフロップ402から出力されるデータ(情報)の他方(低い方)の電圧レベルを第3の電圧レベルVL1に変更する場合で示している。
図示のように、先ず第1振幅レベル変更部410によって、水平信号線18の電圧は、電源電圧Vdd(=VH1)と第3の電圧レベルVL1との間で振幅するが、これをレベルシフト部418のソースフォロア回路を通すことで、別の中間電圧(VL3〜VH3)にシフトさせることができる。
特に、NMOSトランジスタ472Nの駆動電流を調整することで、その中間電圧(VL3〜VH3)の中点電位“(VH3−VL3)/2+VL3”を、電源電圧Vddと接地電圧GNDの中点付近にレベルシフトすることができる。この場合、第2振幅レベル変更部416の差動増幅回路430では、電源電圧Vddと接地電圧GNDの中点付近で動作することができるので、比較処理や増幅処理がし易くなる利点がある。
また、中点付近で対称な電圧(VL3〜VH3)の振幅を、低電位側のVLoutを接地電圧GNDに、高電位側のVHoutを電源電圧Vddに、それぞれ対称的に増幅することができるので、レベルシフト部418を設けない場合に比べてデータの変化タイミングの精度が増す。
さらに、レベルシフト部418として、ソースフォロア回路を用いることで、インピーダンス変換をするため、レベルシフト部418を設けずに差動増幅回路430を水平信号線18で駆動するよりも、駆動し易くなる。
なお、本実施形態では、第2振幅レベル変更部416をなす差動増幅回路430の入力段にて、ソースフォロア回路によりレベルシフト部418を構成していたが、レベルシフト部418の機能を第2振幅レベル変更部416に取り込んだ構成にすることもできる。たとえば、比較処理や増幅処理の過程でレベルシフトを行なうことにより、次段以降の増幅を容易にできる。
<第5実施形態>
図8〜図8Bは、第5実施形態を説明する図である。ここで、図8は、第5実施形態の構成例を示す回路ブロック図である。図8Aは、第5実施形態の差動増幅回路430の詳細構成例を示す回路図である。図8Bは、その動作を説明するタイミングチャートである。
第5実施形態の仕組みは、図7に示した第4実施形態をベースとして、レベルシフト部418によるレベルシフト後の電圧(VL3〜VH3)をクロックコンパレータで2値化する点に特徴を有する。
このため、差動増幅回路430をクロック同期で制御するための制御パルスφgを生成する制御パルス生成部480を出力回路28の外部に設けている。差動増幅回路430には、クロック同期で比較処理を行なうための制御パルスφgを制御パルス生成部480から供給する。本実施形態の差動増幅回路430の電圧比較機能部としては、制御パルスφgに基づいて比較処理を行なうクロックコンパレータにする。
詳細は後述するが、差動増幅回路430をクロックコンパレータ構成にすると、その出力信号は、制御パルスφgがアクティブレベル(たとえば高い方の電圧レベル)のときには、レベルシフト部418によるレベルシフト後の電圧(VL3,VH3の何れか)に応じた電圧レベルVLout(≒GND),VHout(≒Vdd)になるが、制御パルスφgがインアクティブレベル(たとえば低い方の電圧レベル)のときには、電圧レベルVLout,VHoutの間の適当な電圧になり、第1〜第4実施形態とは異なる出力信号になるので、後段回路との信号インタフェースが問題となり得る。
これに対応して、出力バッファ438を第2振幅レベル変更部416に含め、この出力バッファ438に、クロックコンパレータ構成を持つ差動増幅回路430から出力された信号を通常のデータ出力形式に変換する機能を設けるのがよい。なお、通常のデータ出力形式に変換する機能部は、出力バッファ438にではなく、後段回路に設けるようにしても構わない。
一例としては、制御パルスφgの立下りエッジに同期して差動増幅回路430の出力信号を保持(ラッチ)することで後段回路用のデジタルデータを生成する出力データ生成部としてのD型フリップフロップを備えた構成にするとよい。あるいは、図示のように、制御パルスφgに同期した別の制御パルスφckを用いて、差動増幅回路430の出力信号を保持(ラッチ)することで後段回路用のデジタルデータを生成する出力データ生成部としてのD型フリップフロップ439を備えた構成にするとよい。
前者の構成では、D型フリップフロップのホールドマージンを確保できず、誤動作する可能性がある。これに対して、図示した後者の構成では、クロックコンパレータのクロック(制御パルスφg)に対してD型フリップフロップ439のクロック(制御パルスφck)をπ/2〜π程度遅らせたパルスにすることで、ホールドマージンを確保できる。
クロックコンパレータ構成を持つ第5実施形態の差動増幅回路430は、具体的には、図8Aに示すように、互いに正帰還構成を採る第1の回路ブロック482_1と第2の回路ブロック482_1との組合せで構成されている。以下の説明において、回路ブロック別に説明をするときには、各構成部材やノードや信号などには、回路ブロック別の参照子“_1”,“_2”を付して示し、纏めて説明をするときには、回路ブロック別の参照子を付さずに示すことにする。
各回路ブロック482_1,482_2には、D型フリップフロップ402などの論理回路に供給される電源電圧Vddおよび接地電圧GNDと同じ電源電圧Vddおよび接地電圧GNDが供給されるようになっている。
第1の回路ブロック482_1は、差動入力ノードIN_1と差動出力ノードOUT_1を備え、また第2の回路ブロック482_2は、差動入力ノードIN_2と差動出力ノードOUT_2を備える。差動入力ノードIN_1は、ソースフォロア回路をなすNMOSトランジスタ470N,472Nの接続点と接続され、“(VH3−VL3)/2+VL3”を閾値電圧Vbias3とする中間電圧(VL3〜VH3)の情報が供給される。差動入力ノードIN_1は差動増幅回路430の非反転入力端(+)に相当し、差動入力ノードIN_2は差動増幅回路430の反転入力端(−)に相当する。
第5実施形態の差動増幅回路430は、差動入力ノードIN_2側には、差動入力ノードIN_1側と同様に、ソースフォロア回路をなす縦続接続されたNMOSトランジスタ484N,486Nを有する。NMOSトランジスタ484Nは、所定のバイアス電圧Vbiasがゲート端に供給され、ドレイン端には電源電圧Vddが供給される。NMOSトランジスタ484Nのソース端とNMOSトランジスタ486Nのドレイン端とが接続され、その接続点が差動入力ノードIN_2に接続されている。NMOSトランジスタ486Nは、ソース端が接地され、ゲート端にはNMOSトランジスタ472Nと共通にバイアス電圧Vbが供給される。
NMOSトランジスタ484Nのソース端とNMOSトランジスタ486Nのドレイン端とが接続された接続点の動作基準電圧がNMOSトランジスタ486Nのバイアス電圧Vbに基づく駆動電流で規定される。本例では、その動作基準電圧が、差動増幅回路430の電源電圧Vddと接地電圧GNDとの丁度中間レベルで、VL3〜VH3で変化する電圧情報の中点電位である“(VH3−VL3)/2+VL3”=閾値電圧Vbias3となるようにバイアス電圧Vb,Vbiasを設定する。
第1の回路ブロック482_1は、ソースフォロア回路をなすNMOSトランジスタ470N,472Nの接続点から出力された中間電圧(VL3〜VH3)の情報が一方の差動入力ノードIN_1を介してゲート端(制御入力端子)に入力され、ソースが電源電圧Vddに接続され、ドレイン(トランジスタの出力端子)が一方の差動出力ノードOUT_1に接続されたPMOSトランジスタ490_1を備える。
また、第1の回路ブロック482_1は、ゲートに第2の回路ブロック482_2の差動出力ノードOUT_2から帰還信号SFB_2が入力され、ドレインがPMOSトランジスタ490_1のドレインと接続されたNMOSトランジスタ492_1を備える。
第2の回路ブロック482_2は、ソースフォロア回路をなすNMOSトランジスタ484N,486Nの接続点から出力された情報(バイアス入力信号Vin_2とする)を入力信号とする相違があるものの、基本的には、第1の回路ブロック482_1と同様に構成されている。
たとえば、第2の回路ブロック482_2は、バイアス入力信号Vin_2が他方の差動入力ノードIN_2を介してゲートに入力され、ソースが電源電圧Vddに接続され、ドレイン(トランジスタの出力端子)が他方の差動出力ノードOUT_2に接続されたPMOSトランジスタ490_2を備える。
また、第2の回路ブロック482_2は、ゲートに第1の回路ブロック482_1の差動出力ノードOUT_1から帰還信号SFB_1が入力され、ドレインがトランジスタ490_2のドレインと接続されたNMOSトランジスタ492_2を備える。
第5実施形態の差動増幅回路430は、さらに、第1および第2の回路ブロック482_1,482_2に対して共通にバイアス回路として使用されるNMOSトランジスタ494Nを有する。NMOSトランジスタ494Nは、ドレイン端が各トランジスタ492_1,492_2のソース端に共通に接続され、ソース端には接地電圧GNDが供給され、ゲート端には制御パルス生成部480から制御パルスφgが供給される。NMOSトランジスタ494Nは、制御パルスφgが高い方の電圧レベルのときにのみ第1および第2の回路ブロック482_1,482_2に対してバイアス電流を流し得る。
これから分かるように、第5実施形態の差動増幅回路430は、その入力段において差動入力のインタフェースを持っており、トランジスタ490_1,490_2のゲートに入力信号(中間電圧(VL3〜VH3)の情報やバイアス入力信号Vin_2)の供給を受けることで、出力段において襷掛けの正帰還ループを持つようにされている。
トランジスタ490_1,490_2の出力端子(ドレイン)には、中間電圧(VL3〜VH3)の情報に対応した出力パルス信号が相補関係で得られる。本例では、その内のトランジスタ490_2のドレイン端の情報をそのまま出力信号Voutとして、差動出力ノードOUT_2に供給する。差動出力ノードOUT_2は、出力バッファ438の入力に接続される。
図8Bには、第5実施形態の構成をとったときの、i列目から交互に“H”,“L”が出力されているときのタイミングチャートを示している。図8Bに示すように、制御パルス生成部480で生成される制御パルスφgは、差動増幅回路430の非反転入力端(+)の電圧がレベルシフト後の低い方の電圧レベル(Lレベル)に対応した電圧VL3もしくは高い方の電圧レベル(Hレベル)に対応した電圧VH3にあるときに高い方の電圧レベルを差動増幅回路430のNMOSトランジスタ494Nのゲート端に供給して、閾値電圧Vbias3を参照電圧として比較処理を行なうようなものである。
前述のように、NMOSトランジスタ494Nは、制御パルスφgが高い方の電圧レベルのときにのみ第1および第2の回路ブロック482_1,482_2に対してバイアス電流を流し得るので、制御パルスφgが高い方の電圧レベルのときにのみ、つまり非反転入力端(+)の電圧がレベルシフト後の低い方の電圧レベル(Lレベル)に対応した電圧VL3もしくは高い方の電圧レベル(Hレベル)に対応した電圧VH3にあるときにのみ、実際に有効な比較処理がなされることになる。
たとえば、制御パルスφgが高い方の電圧レベルのときに、第1の回路ブロック482_1のPMOSトランジスタ490_1への入力信号Vin_1の電圧がVH3側となる期間では、第2の回路ブロック482_2のPMOSトランジスタ490_2への入力信号Vin_2=“(VH3−VL3)/2+VL3”=閾値電圧Vbias3よりも入力信号Vin_1の電圧が大きく、PMOSトランジスタ490_1はオフ状態となり、そのドレインである差動出力ノードOUT_1の電圧が接地電圧GNDにあり、またPMOSトランジスタ490_2はオン状態になっており、そのドレインである差動出力ノードOUT_2の電圧が電源電圧Vddにあるものとする。
このとき、NMOSトランジスタ492_2は、そのゲートが差動出力ノードOUT_1の電圧=接地電圧GNDにありオフ状態になっているので、オフ状態にあるPMOSトランジスタ490_2の出力である差動出力ノードOUT_2の電圧は電源電圧Vddと同電位になる。また、NMOSトランジスタ492_1は、そのゲートが差動出力ノードOUT_2の電圧=電源電圧Vddにありオン状態になっているので、オフ状態にあるPMOSトランジスタ490_1の出力である差動出力ノードOUT_1の電圧は接地電圧GNDと同電位になる。
この状態では、PMOSトランジスタ490_1のドレイン電流Ids_1は流れないが、PMOSトランジスタ490_2のドレイン電流Ids_2は非飽和状態にある。
次に、PMOSトランジスタ490_1の入力信号Vin_1の電圧がVL3側となる期間ではでは、先ず制御パルスφgが高い方の電圧レベルとなるまでは、NMOSトランジスタ494Nがオフで、第1および第2の回路ブロック482_1,482_2に対してバイアス電流を流さない。このため差動出力ノードOUT_1,OUT_2の電圧は接地電圧GNDと電源電圧Vddとの間の適当な電圧Voffになる。
次に、制御パルスφgが高い方の電圧レベルになると、NMOSトランジスタ494Nは第1および第2の回路ブロック482_1,482_2に対してバイアス電流を流すようになるので、第1および第2の回路ブロック482_1,482_2における比較処理が機能するようになる。
このとき、入力信号Vin_1の電圧がVL3であるので、PMOSトランジスタ490_1はオン状態へと移行する。PMOSトランジスタ490_1がオン状態となろうとする過程では、当初はPMOSトランジスタ490_2はオン状態にある。PMOSトランジスタ490_1がオン状態となったとき、NMOSトランジスタ492_2はオフ状態のままであるか、もしくはPMOSトランジスタ490_1のオン状態によって少しオン状態に移行しようとする過程にあるので、差動出力ノードOUT_2の電位は、それ以前の電圧Voffから、NMOSトランジスタ492_2の動作抵抗とPMOSトランジスタ490_2のオン抵抗で電源電圧Vddを分圧した値にゆっくりと低下する。
このPMOSトランジスタ490_2のドレイン出力である差動出力ノードOUT_2の電圧はNMOSトランジスタ492_1のゲート電圧となり、そのゲート電圧は電圧Voffから低下し、NMOSトランジスタ492_1の閾値電圧以下となってNMOSトランジスタ492_1をオフさせ得る状態になると、NMOSトランジスタ492_1が飽和状態から非飽和状態に遷移する。この状態では、PMOSトランジスタ490_1がオン状態にあるので、その出力である差動出力ノードOUT_1の電圧が電圧Voffから上昇する。そして、差動出力ノードOUT_1の電圧が上昇することで、NMOSトランジスタ492_2がオン状態に移行するようになる。
このような動作が継続されることで、差動出力ノードOUT_2の電圧が急速に電圧Voffから接地電圧GNDとなって、また、差動出力ノードOUT_1の電圧が急速に電圧Voffから電源電圧Vddとなって、比較動作が終了する。
なお、入力信号Vin_1の電圧がVL3からVH3に変化したときも、上記と同様の動作が逆ブロックのトランジスタにおいて行なわれる。
図からも明らかなように、差動増幅回路430をクロックコンパレータ構成にすると、その出力信号は、制御パルスφgがアクティブHのときには、電圧レベルVLout(≒GND),VHoutt(≒Vdd)になるが、制御パルスφgがインアクティブLのときには、電圧レベルVLout,VHoutの間の適当な電圧Voffになり、第1〜第4実施形態とは異なる出力信号になる。
そこで、出力バッファ438においては、D型フリップフロップ439により、制御パルスφgに対して立上りタイミングが少し遅延した制御パルスφckの立上りエッジで差動増幅回路430の出力信号をラッチする。こうすることで、データ出力タイミングは相対的にズレるが、クロックコンパレータ構成を持つ差動増幅回路430から出力された信号が、電圧Voffの期間が存在せずに電圧レベルVLout,VHoutのみを示す通常のデータ出力形式に変換される。
このように、差動増幅回路430を、制御パルスφg,φckに基づいて動作するクロックコンパレータ構成とすることで、入力信号Vin_1の電圧がVL3からVH3に変化するとき並びにVH3からVL3に変化するときの各遷移期間を比較処理から除外し、差動増幅回路430の非反転入力端(+)の電圧が確実にレベルシフト後の低い方の電圧レベル(Lレベル)に対応した電圧VL3もしくは高い方の電圧レベル(Hレベル)に対応した電圧VH3にあるときに閾値電圧Vbias3を参照電圧として比較処理を行ない、その電圧差を増幅機能により(必要に応じて出力バッファ438との協働処理によって)、後段回路用の電圧レベルVLout,VHoutまで増幅することができる。
加えて、クロックコンパレータを用いることで、実際に有効な比較処理は、制御パルスφgが高い方の電圧レベルの期間のみに行なわれるので消費電力を低減できる。さらに、入力信号Vin_1の電圧がVL3からVH3に変化するとき並びにVH3からVL3に変化するときの各遷移期間を概ね除外し、より確実にVL3もしくはVH3にあるときを、制御パルスφgの高い方の電圧レベルの期間とするので、常に一定の閾値で判定できるだけでなく、さらに耐雑音性能に優れた比較処理を実現できるようになる。
<撮像装置>
図9は、前述の本実施形態の固体撮像装置1と同様の仕組みを利用した物理情報取得装置の一例である撮像装置(カメラシステム)の概略構成を示す図である。この撮像装置8は、可視光カラー画像を得る撮像装置になっている。
具体的には、撮像装置8は、太陽光や蛍光灯などの光源801の下にある被写体Zの像を担持する光Lを撮像装置側に導光して結像させる撮影レンズ802と、光学ローパスフィルタ804と、たとえばR,G,Bの色フィルタがベイヤー配列とされている色フィルタ群812と、画素アレイ部10と、画素アレイ部10を駆動する駆動制御部7と、画素アレイ部10から出力された画素信号に対してCDS処理やAD変換処理などを施すカラム処理部26と、カラム処理部26から出力された撮像データを処理するカメラ信号処理部810を備えている。
カメラ信号処理部810は、撮像信号処理部820と、撮像装置8の全体を制御する主制御部として機能するカメラ制御部900とを有する。撮像信号処理部820は、色フィルタとして原色フィルタ以外のものが使用されているときにカラム処理部26のカラムAD回路25b(図1を参照)から供給されるデジタル撮像信号をR(赤),G(緑),B
(青)の原色信号に分離する原色分離機能を具備した信号分離部822と、信号分離部822によって分離された原色信号R,G,Bに基づいて色信号Cに関しての信号処理を行なう色信号処理部830とを有する。
また撮像信号処理部820は、信号分離部822によって分離された原色信号R,G,Bに基づいて輝度信号Yに関しての信号処理を行なう輝度信号処理部840と、輝度信号Y/色信号Cに基づいて映像信号VDを生成するエンコーダ部860とを有する。
本実施形態のカメラ制御部900は、コンピュータが行なう演算と制御の機能を超小型の集積回路に集約させたCPU(Central Processing Unit )を代表例とする電子計算機の中枢をなすマイクロプロセッサ(microprocessor)902と、読出専用の記憶部であるROM(Read Only Memory)904、随時書込みおよび読出しが可能であるとともに揮発性の記憶部の一例であるRAM(Random Access Memory)906と、図示を割愛したその他の周辺部材を有している。マイクロプロセッサ902、ROM904、およびRAM906を纏めて、マイクロコンピュータ(microcomputer )とも称する。
なお、上記において“揮発性の記憶部”とは、装置の電源がオフされた場合には、記憶内容を消滅してしまう形態の記憶部を意味する。一方、“不揮発性の記憶部”とは、装置のメイン電源がオフされた場合でも、記憶内容を保持し続ける形態の記憶部を意味する。記憶内容を保持し続けることができるものであればよく、半導体製のメモリ素子自体が不揮発性を有するものに限らず、バックアップ電源を備えることで、揮発性のメモリ素子を“不揮発性”を呈するように構成するものであってもよい。
カメラ制御部900は、システム全体を制御するものである。ROM904にはカメラ制御部900の制御プログラムなどが格納されているが、特に本例では、カメラ制御部900によって、各種の制御パルスのオン/オフタイミングを設定するためのプログラムが格納されている。RAM906にはカメラ制御部900が各種処理を行なうためのデータなどが格納されている。
また、カメラ制御部900は、メモリカードなどの記録媒体924を挿脱可能に構成し、またインターネットなどの通信網との接続が可能に構成している。たとえば、カメラ制御部900は、マイクロプロセッサ902、ROM904、およびRAM906の他に、メモリ読出部907および通信I/F(インタフェース)908を備える。
記録媒体924は、たとえば、マイクロプロセッサ902にソフトウェア処理をさせるためのプログラムデータや、輝度信号処理部840からの輝度系信号に基づく測光データDLの収束範囲や露光制御処理(電子シャッタ制御を含む)のための各種の制御パルスのオン/オフタイミングなど、様々な設定値などのデータを登録するなどのために利用される。
メモリ読出部907は、記録媒体924から読み出したデータをRAM906に格納(インストール)する。通信I/F908は、インターネットなどの通信網との間の通信データの受け渡しを仲介する。
なお、このような撮像装置8は、駆動制御部7およびカラム処理部26を、画素アレイ部10と別体にしてモジュール状のもので示しているが、固体撮像装置1について述べたように、これらが画素アレイ部10と同一の半導体基板上に一体的に形成されたワンチップものの固体撮像装置1を利用してもよいのは言うまでもない。
また、図では、画素アレイ部10や駆動制御部7やカラム処理部26やカメラ信号処理部810の他に、撮影レンズ802、光学ローパスフィルタ804、あるいは赤外光カットフィルタ805などの光学系をも含む状態で、撮像装置8を示しており、この態様は、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態とする場合に好適である。
ここで、前述の固体撮像装置1におけるモジュールとの関係においては、図示のように、画素アレイ部10(撮像部)と、AD変換機能や差分(CDS)処理機能を具備したカラム処理部26などの画素アレイ部10側と密接に関連した信号処理部(カラム処理部26の後段のカメラ信号処理部は除く)が纏めてパッケージングされた状態で撮像機能を有するモジュール状の形態で固体撮像装置1を提供するようにし、そのモジュール状の形態で提供された固体撮像装置1の後段に、残りの信号処理部であるカメラ信号処理部810を設けて撮像装置8の全体を構成するようにしてもよい。
または、図示を割愛するが、画素アレイ部10と撮影レンズ802などの光学系とが纏めてパッケージングされた状態で撮像機能を有するモジュール状の形態で固体撮像装置1を提供するようにし、そのモジュール状の形態で提供された固体撮像装置1に加えて、カメラ信号処理部810をもモジュール内に設けて、撮像装置8の全体を構成するようにしてもよい。
また、固体撮像装置1におけるモジュールの形態として、カメラ信号処理部200に相当するカメラ信号処理部810を含めてもよく、この場合には、事実上、固体撮像装置1と撮像装置8とが同一のものと見なすこともできる。
このような撮像装置8は、「撮像」を行なうための、たとえば、カメラや撮像機能を有する携帯機器として提供される。なお、「撮像」は、通常のカメラ撮影時の像の撮り込みだけではなく、広義の意味として、指紋検出なども含むものである。
このような構成の撮像装置8においては、前述の固体撮像装置1の全ての機能を包含して構成されており、前述の固体撮像装置1の基本的な構成および動作と同様とすることができ、データ記憶・転送出力部256や出力回路28として、前述の各実施形態の何れかを適用することで、水平データ転送おける水平信号線18上の負荷容量に起因する問題を解決できる。