JP5484208B2

JP5484208B2 - 撮像装置

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Publication number: JP5484208B2
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Inventors: 孝正桜木
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Description

本発明は、撮像装置に関する。

固体撮像装置の例として、特許文献１に開示されたものが知られている。特許文献１に記載された固体撮像装置では、２次元配列された画素の信号を、列毎に配置された蓄積容量に一旦保存し、その後、水平走査回路からのパルスによってオン／オフ制御されるスイッチを介して順次水平信号線に読み出す。水平信号線に現れた信号電圧はアンプ等によって増幅され、外部に出力される。近年のデジタルカメラの高速撮影に対するニーズの高まりから、蓄積容量から水平信号線にいかに速く読み出すかがカメラの製品としての競争力を高めることに繋がる。

特開平２−１０７０７５号公報

しかし、蓄積容量から水平信号線に信号を読み出す際、該水平信号線の容量と抵抗が分布的に寄生するため、水平信号線の出力端子から位置的に遠い列の蓄積容量ほど、寄生容量及び寄生抵抗が大きくなるために信号の読み出し時の信号電圧波形が鈍る。そのため、高速に読み出すことが困難になる。また、それによる特性の不均一性も問題となる。

本発明の目的は、信号を高速に読み出すことができる撮像装置を提供することである。

本発明の撮像装置は、光電変換によって得られた信号を出力する複数の画素と、前記画素から出力された信号を保持する複数のメモリと、前記複数のメモリに保持された信号を伝達する共通信号線と、前記複数のメモリと前記共通信号線とをそれぞれ接続する複数の第１のスイッチと、を有する撮像装置であって、前記複数のメモリの各々は、一方の端子には前記画素から出力された信号が与えられるとともに前記第１のスイッチと接続され、他方の端子に基準電位が与えられるメモリ容量を有し、前記撮像装置は、さらに前記基準電位を供給する基準電位供給部を備え、前記基準電位供給部は、前記複数のメモリが信号を保持する期間に第１の参照電位を供給し、前記第１のスイッチがオンしている期間に、前記第１のスイッチがオンする前の前記共通信号線の電位に対する電位差が前記第１の参照電位よりも大きい第２の参照電位を供給することを特徴とする。

本発明によれば、信号を高速に読み出すことができる。

第１の実施形態による撮像装置の構成例を示す図である。第１の実施形態による撮像装置のタイミング図である。第２の実施形態による撮像装置の構成例を示す図である。第３の実施形態による撮像装置の構成例を示す図である。第３の実施形態による撮像装置のタイミング図である。第４の実施形態による撮像装置の構成例を示す図である。第４の実施形態による撮像装置のタイミング図である。撮像装置を示す図である。撮像装置の一部の回路の等価回路図である。図９の一部の回路の等価回路図である。第１の実施形態の撮像装置の一部の回路の等価回路図である。第１の実施形態の撮像装置の一部の回路の他の等価回路図である。第４の実施形態の撮像装置の一部の回路の等価回路図である。第５の実施形態による撮像装置の構成例を示す図である。第５の実施形態による撮像装置のタイミング図である。

（第１の実施形態）
図８〜図１０を参照して、本発明の第１の実施形態による撮像装置の動作原理を説明する。図８は撮像装置の構成を概略的に示す図である。撮像装置は、画素部１０、タイミング発生回路１０３、垂直走査回路１０４、列メモリ部１０５、第１のスイッチ１０８、垂直信号線（第１の信号線）１００、共通信号線１１０、水平走査回路１１２及び出力アンプ１１３を有する。画素部１０は、２次元行列状に配置された複数の画素１０１を有する。列メモリ部１０５は、列毎に、スイッチ１０２及びメモリ容量Ｃ１０５を有する。タイミング発生回路１０３は、スイッチ１０２、垂直走査回路１０４及び水平走査回路１１２にタイミング信号を出力する。画素１０１は、光を電気信号に変換する光電変換を行う光電変換素子を有し、光電変換された電気信号を垂直信号線１００に出力する。複数の垂直信号線１００は、列毎に設けられ、各列の画素１０１に共通に接続され、複数の画素１０１によりそれぞれ信号が出力される。垂直走査回路１０４は、画素１０１を行単位で選択し、選択された画素１０１の電気信号を垂直信号線１００に出力させる。複数のスイッチ１０２は、複数の垂直信号線１００及び複数のメモリ容量Ｃ１０５の間にそれぞれ設けられる。スイッチ１０２がタイミング発生回路１０３の制御によりオンすると、複数のメモリ容量Ｃ１０５は複数の垂直信号線１００の信号をそれぞれ蓄積する。複数の第１のスイッチ１０８は、複数のメモリ容量Ｃ１０５と共通信号線１１０との間にそれぞれ設けられる。メモリ容量Ｃ１０５は、一方の端子がスイッチ１０２及び１０８に接続され、他方の端子がスイッチ１０６に接続される。水平走査回路１１２の制御により、複数列の第１のスイッチ１０８が順次オンすると、複数列のメモリ容量Ｃ１０５に蓄積されている信号が順次、共通信号線１１０に伝達される。出力アンプ１１３は、共通信号線１１０に接続され、共通信号線１１０の信号を増幅して出力する。

図９は、図８の撮像装置におけるメモリ容量Ｃ１０５から出力アンプ１１３までの構成を抜き出し、寄生容量Ｃ１１０及び寄生抵抗Ｒ１１０を描き加えた図である。寄生容量Ｃ１１０は、共通信号線１１０の列毎の寄生容量である。寄生抵抗Ｒ１１０は、共通信号線１１０の列毎の寄生抵抗である。

図１０は、図９の一部の回路の等価回路図である。グランド電位（基準電位）ノード間には、メモリ容量Ｃ１０５、第１のスイッチ１０８のオン抵抗Ｒ１０８、共通信号線１１０の寄生抵抗Ｒ１１０及び共通信号線１００の寄生容量Ｃ１１０が直列に接続される。電圧Ｖ１０５は、メモリ容量Ｃ１０５の端子間電圧である。信号電荷Ｑ１０５は、メモリ容量Ｃ１０５に蓄積される電荷であり、第１のスイッチ１０８がオンすると、共通信号線１１０の寄生容量Ｃ１１０に移動し、共通信号線１１０上に電圧が現れる。信号電荷Ｑ１０５を速やかに容量Ｃ１１０に移動させるには、第１のスイッチ１０８がオンした時に流れる電流をできる限り大きくなるようにすればよい。

具体的には、メモリ容量Ｃ１０５が信号を保持する期間に第１の参照電位をメモリ容量Ｃ１０５に供給する。そして、第１のスイッチ１０８がオンしている期間に、第１のスイッチ１０８がオンする前の共通信号線１１０の電位に対する電位差が第１の参照電位よりも大きい第２の参照電位を供給することで実現する。

この動作をより詳細に説明する。まず、メモリ容量Ｃ１０５の参照電圧をグランド電位から正の電圧に一時的に変化させ、オン抵抗Ｒ１０８の２端子のうち、メモリ容量Ｃ１０５と接続されている方の端子電圧を上げて、オン抵抗Ｒ１０８に流れる電流を大きくすることで実現できる。メモリ容量Ｃ１０５の端子間電圧Ｖ１０５（ｔ）は次式（１）で表わされ、寄生容量Ｃ１１０の端子間電圧Ｖ１１０（ｔ）は次式（２）で表わされる。また、共通信号線１１０の信号電荷Ｑ１１０（ｔ）は次式（３）で表わされ、メモリ容量Ｃ１０５の信号電荷Ｑ１０５（ｔ）は次式（４）で表わされる。また、抵抗Ｒ１０８に流れる電流Ｉ（ｔ）は次式（５）で表わされる。

Ｖ１０５（ｔ）＝Ｑ１０５（ｔ）／Ｃ１０５・・・（１）
Ｖ１１０（ｔ）＝Ｑ１１０（ｔ）／Ｃ１１０・・・（２）
Ｑ１１０（ｔ）＝∫Ｉ（ｔ）ｄｔ・・・（３）
Ｑ１０５（ｔ）＝Ｑ１０５（０）−∫Ｉ（ｔ）ｄｔ・・・（４）
Ｉ（ｔ）＝（Ｖ１０５（ｔ）−Ｖ１１０（ｔ））／（Ｒ１０８＋Ｒ１１０）・・・（５）

式（３）は、寄生容量Ｃ１１０の初期電荷を０と仮定すると、寄生容量Ｃ１１０の電荷Ｑ１１０（ｔ）が寄生容量Ｃ１１０に流れ込む電流Ｉの時間積分値に等しいことを示す。式（４）は、メモリ容量Ｃ１０５の電荷Ｑ１０５（ｔ）がその初期電荷Ｑ１０５（０）から電流Ｉ（ｔ）の積分値を引いたものに等しいことを示す。式（５）は、電流Ｉ（ｔ）が抵抗Ｒ１０８とＲ１１０に掛かる電圧を抵抗Ｒ１０８とＲ１１０の和で割ったものに等しいことを示しており、抵抗Ｒ１０８とＲ１１０に掛かる電圧はＶ１０５（ｔ）とＶ１１０（ｔ）との差電圧となる。

第１のスイッチ１０８のオン時の抵抗Ｒ１０８がかかる電圧によらず一定とすると、電流Ｉ（ｔ）はＶ１０５（ｔ）が大きいほど大きくなることは式（５）から自明である。第１のスイッチ１０８がオン直後の状態を考えると、電荷Ｑ１１０は０、したがって電圧Ｖ１１０も０なので寄生容量Ｃ１１０の端子間電圧Ｖ１１０の時間的増加率は、次式（６）となり、電圧Ｖ１０５（ｔ）の初期値Ｖ１０５（０）に比例することが分かる。

ｄ｛Ｖ１１０（ｔ）｝／ｄｔ＝Ｉ（０）／Ｃ１１０＝１／Ｃ１１０×Ｖ１０５（０）／（Ｒ１０８＋Ｒ１１０）・・・（６）

ここで、電圧Ｖ１０５（ｔ）はメモリ容量Ｃ１０５の端子間電圧であるので、メモリ容量Ｃ１０５の参照電圧をグランド電位から正電圧ＶＡに変化させると、オン抵抗Ｒ１０８に掛かる電圧もその分大きくなるので、電流Ｉ（０）の値は次式（７）へと増加する。

Ｉ（０）＝（ＶＡ＋Ｖ１０５（０））／（Ｒ１０８＋Ｒ１１０）・・・（７）

以下、図１を参照しながら、メモリ容量Ｃ１０５の参照電圧をグランド電位から正電圧ＶＡに変化させる回路構成について説明する。また、出力アンプ１１３から位置的に遠いメモリ容量Ｃ１０５からの信号ほど信号転送時の波形鈍りが大きいという課題に対しては、電圧源の電圧ＶＡを全列等しい値にせず、出力アンプ１１３に近い列ほど低い値にする。これにより、上記高速化の効果を小さくし、波形鈍りをほぼ均一にすることで対処できる。

図１は、本発明の第１の実施形態による撮像装置の構成例を示す図である。図１の撮像装置は、図８の撮像装置に対して、基準電位切り換えスイッチ１０６及び電圧源１０７を追加したものである。以下、図１の撮像装置が図８の撮像装置と異なる点を説明する。複数の基準電位切り換えスイッチ１０６は、列毎に設けられ、各列のメモリ容量Ｃ１０８にそれぞれ接続される。電圧源１０７は、列毎に設けられ、電圧ＶＡを出力する。各列の電圧源１０７は、出力アンプ１１３に近い列ほど低い電圧を出力し、出力アンプ１１３から遠い列ほど高い電圧を出力する。これにより、共通信号線１１０上において、各列の信号波形の鈍りを均一化し、特性を均一化することができる。メモリ容量Ｃ１０５は、一端がスイッチ１０２を介して垂直信号線１００に接続され、他端が基準電位切り換えスイッチ１０６に接続される。水平走査回路１１２の制御により、列単位で、基準電位切り換えスイッチ１０６は、メモリ容量Ｃ１０５の他端を、グランド電位ノード又は電圧源１０７に接続する。メモリ容量Ｃ１０５の他端がグランド電位ノードに接続されると、メモリ容量Ｃ１０５の他端にグランド電位（０Ｖ）が供給される。メモリ容量Ｃ１０５の他端が電圧源１０７に接続されると、メモリ容量Ｃ１０５の他端に正電圧ＶＡが供給される。

２次元に配置された画素１０１の出力信号は、垂直走査回路１０４からのパルスで駆動され、各行が順次選択され、垂直信号線１００に出力される。タイミング発生回路１０３からのパルスによって駆動されるスイッチ１０２がオンし、垂直信号線１００の信号はメモリ容量Ｃ１０５に蓄積される。その時の、メモリ容量Ｃ１０５の参照電圧はグランド電位となるように、水平走査回路１１２の出力パルスによって基準電位切り換えスイッチ１０６はグランド電位ノード側に接続される。その後、水平走査回路１１２からの走査パルスによって各列の第１のスイッチ１０８が順次オンになり、メモリ容量Ｃ１０５に蓄積されている信号電荷が共通信号線１１０に転送される。この際、水平走査回路１１２からの走査パルスが出力されるタイミングに合わせて、基準電位切り換えスイッチ１０６が電圧源１０７側に接続されるように、水平走査回路１１２からのパルスで制御される。

図２は、撮像装置の制御パルスを示すタイミング図である。垂直走査回路１０４のパルスがハイレベルの期間、そのパルスの行の画素１０１が選択され、選択された画素１０１の信号が垂直信号線１００に出力される。スイッチ１０２の制御パルスがハイレベルの期間、スイッチ１０２がオンし、垂直信号線１００の信号がメモリ容量Ｃ１０５に蓄積される。その時の基準電位切り換えスイッチ１０６の制御パルスはローレベルであり、基準電位切り換えスイッチ１０６はグランド電位ノード側に接続される。その後、複数列の第１のスイッチ１０８の制御パルスが順次ハイレベルになり、複数列の第１のスイッチ１０８が順次オンし、メモリ容量Ｃ１０８の信号電荷が共通信号線１１０に転送される。第１のスイッチ１０８の制御パルスのハイレベル期間内に、基準電位切り換えスイッチ１０６の制御パルスがハイレベルになる期間Ｔｗがあり、基準電位切り換えスイッチ１０６は電圧源１０７側に接続される。基準電位切り換えスイッチ１０６は、第１のスイッチ１０８がオフのときにはメモリ容量Ｃ１０５の他端にグランド電位を供給し、第１のスイッチ１０８がオンの期間内の少なくとも一部の期間Ｔｗにはメモリ容量Ｃ１０５の他端に正電圧ＶＡを供給する。具体的には、基準電位切り換えスイッチ１０６は、第１のスイッチ１０８がオフのときにはメモリ容量Ｃ１０５の他端をグランド電位ノードに接続する。そして、基準電位切り換えスイッチ１０６は、第１のスイッチ１０８がオンの期間内の少なくとも一部の期間Ｔｗにはメモリ容量Ｃ１０５の他端を正電圧ノードに接続する。

上記動作によって、メモリ容量Ｃ１０５に蓄積されていた信号電荷は高速に共通信号線１１０に転送される。期間Ｔｗの適した値は、メモリ容量Ｃ１０５に蓄積されていた電荷の大部分が共通信号線１１０に転送される時間であればよい。具体的には、期間Ｔｗは、メモリ容量Ｃ１０５の容量値、スイッチ１０６と１０８のオン抵抗値、共通信号線１１０に付随する寄生容量Ｃ１１０とで決まる時定数の３倍が目安となる。しかし、上記時定数の３倍に限るものではない。

図１１は、図１の撮像装置のある列の一部の回路の等価回路図である。抵抗Ｒ１０８は、第１のスイッチ１０８のオン抵抗である。抵抗Ｒ１１０は、共通信号線１１０の寄生抵抗である。容量Ｃ１１０は、共通信号線１１０の寄生容量である。メモリ容量Ｃ１０５の一端とグランド電位ノード間には、オン抵抗Ｒ１０８、寄生抵抗Ｒ１１０及び寄生容量Ｃ１１０が直列に接続される。基準電位切り換えスイッチ１０６は、メモリ容量Ｃ１０５の他端をグランド電位ノード又は電圧源１０７に接続する。すなわち、基準電位切り換えスイッチ１０６は、メモリ容量Ｃ１０５の基準電位（参照電圧）をグランド電位又は正電圧ＶＡに切り替える。基準電位切り換えスイッチ１０６が電圧源１０７側に接続されると、抵抗Ｒ１０８とＲ１１０に掛かる初期電圧はＶＡ＋Ｖ１０５（０）となる。その結果、上述したように、基準電位切り換えスイッチ１０６が切り替わった直後の電流Ｉ（０）が大きくなるため、式（６）から電圧Ｖ１１０の時間的変化率も大きくなる。このことは、メモリ容量Ｃ１０５から寄生容量Ｃ１１０へ信号電荷をより速く転送することを示している。すなわち、本実施形態は、メモリ容量Ｃ１０５の信号電荷を高速で共通信号線１１０に転送することができる。また、各列の電圧源１０７は、出力アンプ１１３から遠い列ほど高い電圧を出力することにより、共通信号線１１０上の各列の信号波形の鈍りを均一化し、特性を均一化することができる。

図１２は、図１１の回路の他の構成例を示す図である。図１２の回路が図１１の回路と異なる点を説明する。メモリ容量Ｃ１０５の他端は、グランド電位ノードに固定接続される。寄生容量Ｃ１１０の一端は、抵抗Ｒ１０８及びＲ１１０を介してメモリ容量Ｃ１０５の一端に接続される。第３のスイッチ１１５は、寄生容量Ｃ１１０の他端を、グランド電位ノード又は負の電圧源１１４に接続する。第３のスイッチ１１５が負の電圧源１１４に接続されると、寄生量Ｃ１１０の他端には負電圧ＶＢが供給される。メモリ容量Ｃ１０５の他端に接続されるグランド電位ノードの電圧は、寄生容量Ｃ１１０の他端に接続される負の電源電圧１１４の負電圧ＶＢよりも高くなるため、図１１の場合と同様に、メモリ容量Ｃ１０５の信号電荷は高速に共通信号線１１０に転送される。具体的には、第１のスイッチ１０８がオンに切り替わった直後に、第３のスイッチ１１５により容量Ｃ１１０の基準電位を、期間Ｔｗ、グランド電位から負電圧ＶＢへ変化させる。複数の第３のスイッチ１１５は、容量Ｃ１１０を介して共通信号線１１０に接続される。第３のスイッチ１１５は、第１のスイッチ１０８がオフのときには容量Ｃ１１０を介して共通信号線１１０にグランド電位を供給する。そして、第１のスイッチ１０８がオンの期間内の少なくとも一部の期間Ｔｗには容量Ｃ１１０を介して共通信号線１１０に負電圧ＶＢを供給する。これにより、第１のスイッチ１０８のオン後の初期電流が増大するため、高速信号転送が可能になる。なお、より具体的な回路構成は、後に図６を参照しながら説明する。

（第２の実施形態）
図３は、本発明の第２の実施形態による撮像装置の構成例を示す図である。本実施形態は、第１の実施形態に対して、各列に配置されていた電圧源１０７の代わりに、１個の電圧源１０７と抵抗線による分圧回路を用いている点が異なる。１個の正の電圧源１０７とグランド電位ノード間には、抵抗線が接続される。抵抗線上には、所定間隔で複数列分の正電圧ノードを設ける。この抵抗分圧回路により、抵抗線上の各列の正電圧ノードには、出力アンプ１１３に近い列ほど低い電圧が生じる。各列の基準電位切り換えスイッチ１０６は、メモリ容量Ｃ１０５の他端を、グランド電位ノード又は各列の正電圧ノードに接続する。これにより、１個の電圧源１０７を用いて、共通信号線１１０上の信号波形の鈍りを均一化し、特性を均一化することができる。複数の基準電位切り換えスイッチ１０６は、それぞれ複数のメモリ容量Ｃ１０５の他端を複数の正電圧ノードに接続可能である。複数の正電圧ノードには、電圧源１０７及びグランド電位ノード間に接続された抵抗線により抵抗分割された電圧が供給される。本実施形態によれば、メモリ容量Ｃ１０５からの信号転送時の波形鈍りが列依存性を持つ問題を、電圧源１０７と抵抗分圧回路により、メモリ容量Ｃ１０５の基準電位を列毎に変化（暫減）させることで解決することができる。

（第３の実施形態）
図４は本発明の第３の実施形態による撮像装置の構成例を示す図であり、図５は第３の実施形態による撮像装置のタイミング図である。図４の撮像装置は、図３の撮像装置に対して、電圧源１０７及び基準電位切り換えスイッチ１０６の代わりに可変電圧源１２１を設ける。可変電圧源１２１は、導通線又は抵抗線を介して各列のメモリ容量Ｃ１０５の他端に共通に接続され、複数のメモリ容量Ｃ１０５の他端にグランド電位又は正電圧ＶＡを選択的に供給することができる。図５のタイミング図は、図２のタイミング図と同様である。ただし、可変電圧源１１２は、図２の基準電位切り換えスイッチ１０６と同様のタイミングで、ローレベルではグランド電位を出力し、ハイレベルでは正電圧ＶＡを出力する。図５のタイミング図において、可変電圧源１２１は、期間Ｔｗで、グランド電位の出力から正電圧ＶＡの出力に変化させる。正電圧ＶＡの値は、撮像装置を実現する半導体プロセスが許す最大電圧まで増加させることが可能であり、高いほど高速化の効果が大きくなる。また、可変電圧源１２１の極性は、メモリ容量Ｃ１０５から転送され電荷の極性に依存し、正極性電荷であれば正電圧、負極性であれば負電圧とすることで高速転送の効果が得られる。

（第４の実施形態）
図６は本発明の第４の実施形態による撮像装置の構成例を示す図であり、図７は第４の実施形態による撮像装置のタイミング図である。図６の撮像装置は、図１１と図１２を組み合わせた図１３のようにスイッチ１０６及び１１５を用いて、２つの容量Ｃ１０５及びＣ１１０の基準電位を同時に変化させた例である。図１３の回路は、図１１の回路に対して、第３のスイッチ１１５及び負の電圧源１１４を追加したものである。第３のスイッチ１１５は、寄生容量Ｃ１１０の他端を、グランド電位又は負の電圧源１１４に接続する。図６の撮像装置は、図１の撮像装置に対して、第３のスイッチ１１５及び負の電圧源１１４を追加したものである。寄生容量Ｃ１１０は、一端が共通信号線１１０に接続され、他端が第３のスイッチ１１５に接続される。第３のスイッチ１１５は、寄生容量Ｃ１１０の他端を、グランド電位又は負の電圧源１１４に接続する。以下、図７のタイミング図が図２のタイミング図と異なる点を説明する。第１のスイッチ１０８の制御パルスがハイレベルになると、第１のスイッチ１０８がオンし、メモリ容量Ｃ１０５に蓄積されている信号電荷は共通信号線１１０に転送される。第１のスイッチ１０８の制御パルスのハイレベル期間内の期間Ｔｗでは、スイッチ１０６及び１１５の制御パルスが同時にハイレベルになる。期間Ｔｗ以外では、スイッチ１０６及び１１５の制御パルスはローレベルになる。基準電位切り換えスイッチ１０６は、制御パルスがローレベルのときにはグランド電位ノードに接続され、制御パルスがハイレベルのときには正の電圧源１０７に接続される。第３のスイッチ１１５は、制御パルスがローレベルのときにはグランド電位ノードに接続され、制御パルスがハイレベルのときには負の電圧源１１４に接続される。期間Ｔｗでは、メモリ容量Ｃ１０５の基準電位はグランド電位から正電圧ＶＡに切り替わり、共通信号線１１０の寄生容量Ｃ１１０の基準電位はグランド電位から負電圧ＶＢに切り替わる。これにより、メモリ容量Ｃ１０５の基準電位は、共通信号線１１０の寄生容量Ｃ１１０の基準電位より高くなるので、メモリ容量Ｃ１０５の信号電荷を高速に共通信号線１１０に転送することができる。

（第５の実施形態）
図１４は本発明の第５の実施形態による撮像装置の構成例を示す図であり、図１５は第５の実施形態による撮像装置のタイミング図である。図１４の撮像装置は、第４の実施形態に対して、第４のスイッチ１０９及びブロック選択水平走査回路１１６を追加したものであり、読み出し回路ブロック１２２の選択を行うことができる。以下、本実施形態が第４の実施形態と異なる点を説明する。メモリ容量Ｃ１０５、基準電位切り換えスイッチ１０６、電圧源１０７及び第１のスイッチ１０８は、複数列を単位として、複数の読み出し回路ブロック１１２に分割される。各読み出し回路ブロック１２２内の第１のスイッチ１０８は、１個のスイッチ１０９に共通に接続される。第４のスイッチ１０９は、読み出し回路ブロック１２２毎に設けられ、一端が読み出し回路ブロック１２２内の全スイッチ１０８に接続され、他端が共通信号線１１０に接続される。ブロック選択水平走査回路１１６は、第４のスイッチ１０９のオン／オフを制御する。複数の第１のスイッチ１０８は、複数の読み出し回路ブロック１２２に分割される。複数の第４のスイッチ１０９は、各読み出し回路ブロック１２２内の第１のスイッチ１０８と共通信号線１１０との間に設けられ、複数の読み出し回路ブロック１２２を順次選択するために順次オンする。以下、図１５のタイミングが図７のタイミング図と異なる点を説明する。第４のスイッチ１０９は、制御パルスがローレベルのときにオフし、制御パルスがハイレベルのときにオンする。複数の第４のスイッチ１０９は順次オンし、各読み出し回路ブロック１２２の信号は順次、共通信号線１１０に出力される。１個のスイッチ１０９の制御パルスがハイレベルになり、１個の読み出し回路ブロック１２２が選択されている期間内に、図７と同様に、その読み出し回路ブロック１２２内の全スイッチ１０８を順次オンさせる。第１のスイッチ１０８のオン期間内の期間Ｔｗでは、スイッチ１０６及び１１５を同時にオンすることにより、メモリ容量Ｃ１０５の信号電荷を高速に共通信号線１１０に転送することができる。

第１、第２及び第５の実施形態では、スイッチ１０６及び電圧源１０７は、第１のスイッチ１０８がオンしている期間内に、メモリ容量Ｃ１０５の基準電位と共通信号線１００の基準電位との差が大きくなるように基準電位を変化させる基準電位供給部である。また、図１２では、上記の基準電位供給部は、第３のスイッチ１１５及び電圧源１１４である。また、第３の実施形態では、上記の基準電位供給部は、可変電圧源１２１である。また、第４の実施形態では、上記の基準電位供給部は、基準電位切り換えスイッチ１０６、電圧源１０７、第３のスイッチ１１５及び電圧源１１４である。

上記の基準電位供給部は、上記の基準電位を変化させる際に、下記の状態になるように基準電位を制御する。共通信号線１１０上において出力アンプ１１３から遠い位置に接続されるメモリ容量Ｃ１０５と共通信号線１１０の基準電位の差が出力アンプ１１３に近い位置に接続されるメモリ容量Ｃ１０５と共通信号線１１０の基準電位の差よりも大きくなるように制御される。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。上記実施形態は、種々の組み合わせが可能である。

１００垂直信号線、１０１画素、１０２スイッチ、Ｃ１０５メモリ容量、１０６基準電位切り換えスイッチ、１０７電圧源、１０８第１のスイッチ、１１０共通信号線

Claims

光電変換によって得られた信号を出力する複数の画素と、
前記画素から出力された信号を保持する複数のメモリと、
前記複数のメモリに保持された信号を伝達する共通信号線と、
前記複数のメモリと前記共通信号線とをそれぞれ接続する複数の第１のスイッチと、を有する撮像装置であって、
前記複数のメモリの各々は、一方の端子には前記画素から出力された信号が与えられるとともに前記第１のスイッチと接続され、他方の端子に基準電位が与えられるメモリ容量を有し、
前記撮像装置は、さらに前記基準電位を供給する基準電位供給部を備え、
前記基準電位供給部は、前記複数のメモリが信号を保持する期間に第１の参照電位を供給し、前記第１のスイッチがオンしている期間に、前記第１のスイッチがオンする前の前記共通信号線の電位に対する電位差が前記第１の参照電位よりも大きい第２の参照電位を供給すること
を特徴とする撮像装置。
さらに、前記共通信号線に接続され、前記共通信号線の信号を増幅する出力アンプを有し、
前記基準電位供給部は、前記共通信号線上において前記出力アンプから遠い位置に接続される前記メモリ容量に与えられる前記第２の参照電位が前記出力アンプに近い位置に接続される前記メモリ容量に与えられる前記第２の参照電位よりも、前記第１のスイッチがオンする前の前記共通信号線の電位に対する電位差が大きくなるように基準電位を制御することを特徴とする請求項１記載の撮像装置。
前記画素から出力された信号を伝達する第１の信号線を有し、
前記基準電位供給部は、前記複数のメモリ容量の他方の端子にそれぞれ接続される複数の基準電位切り換えスイッチを有し、
前記基準電位切り換えスイッチは、前記第１のスイッチがオフのときには対応する前記メモリ容量の他方の端子にグランド電位を供給し、前記第１のスイッチがオンの期間内の少なくとも一部の期間には対応する前記メモリ容量の他方の端子に正電圧を供給することを特徴とする請求項１又は２記載の撮像装置。
前記複数の基準電位切り換えスイッチは、それぞれ前記複数のメモリ容量の他端を複数の正電圧ノードに接続可能であり、
前記複数の正電圧ノードは、電圧源及びグランド電位ノード間に接続された抵抗線により抵抗分割された電圧が供給されることを特徴とする請求項３記載の撮像装置。
前記基準電位供給部は、容量を介して前記共通信号線に接続される複数の第３のスイッチを有し、
前記第３のスイッチは、前記第１のスイッチがオフのときには前記容量を介して前記共通信号線にグランド電位を供給し、前記第１のスイッチがオンの期間内の少なくとも一部の期間には前記容量を介して前記共通信号線に負電圧を供給することを特徴とする請求項１〜４のいずれか１項に記載の撮像装置。
さらに、前記複数の第１のスイッチを複数のブロックに分割し、各ブロック内の第１のスイッチと前記共通信号線との間に設けられる複数の第４のスイッチを有し、
前記複数の第４のスイッチは、前記複数のブロックを順次選択するために順次オンすることを特徴とする請求項１〜５のいずれか１項に記載の撮像装置。