JP5251592B2 - 固体撮像装置、撮像装置、半導体装置 - Google Patents

Description

本発明は、固体撮像装置、撮像装置、半導体装置に関する。

画像処理装置や撮像装置・固体撮像装置などの各種の電子機器や半導体装置においては、複数系統の各信号の何れかを選択して１系統の出力線を介して順に信号を後段回路へ転送出力する出力回路が用いられることがある。

たとえば、光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素（たとえば画素）をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知半導体装置が様々な分野で使われている。

たとえば、映像機器の分野では、物理量のうちの光（電磁波の一例）を検知するＣＣＤ（Charge Coupled Device ）型や、ＭＯＳ（Metal Oxide Semiconductor ）あるいはＣＭＯＳ（Complementary Metal-oxide Semiconductor ）型の固体撮像装置が使われている。これらは、単位構成要素（固体撮像装置にあっては画素）によって電気信号に変換された物理量分布を電気信号として読み出す。ＭＯＳ型とＣＭＯＳ型を、以下ＣＭＯＳ型で代表記述する。

また、固体撮像装置の中には、電荷生成部で生成された信号電荷に応じた画素信号を生成する画素信号生成部に増幅用の駆動トランジスタを有する増幅型固体撮像素子（ＡＰＳ；Active Pixel Sensor ／ゲインセルともいわれる）構成の画素を備えた増幅型固体撮像装置がある。たとえば、ＣＭＯＳ型固体撮像装置の多くはそのような構成をなしている。

たとえば、特許文献１にはＣＣＤ型の固体撮像装置が提案され、特許文献２ではＣＭＯＳ型の固体撮像装置が提案されている。特許文献２では、単位画素の行列状（マトリックス状）の配列に対して列毎にアナログ−デジタル変換装置（以下、ＡＤＣ(Analog-Digital Converter)と略す）を配置してなる列並列ＡＤＣ搭載の構成が示されている。

特開２００３−００００００号公報 特開２００５−２７８１３５号公報

ところで、固体撮像装置で取得された画素信号を外部に出力するために、固体撮像装置には外部回路とのインタフェース回路として撮像信号（デジタルの場合は撮像データ）を構成する各画素の信号（画素信号や画素データ）を転送出力する出力回路が搭載される。

近年撮影画像の高精細化に伴い、画素数や駆動周波数が増大する傾向にあり、出力回路での転送速度も高速化し、それに伴い、出力回路での電力消費が問題となっており、その対策が求められている。

たとえば、特許文献１では、出力回路への電源供給をオン／オフするスイッチング部とスイッチング部に制御信号を供給してスイッチング部を制御するスイッチング制御部を設け、ブランキング期間に出力回路への電源供給をオフさせる仕組みが提案されている。

特許文献１に記載の仕組みを、ＣＭＯＳ型固体撮像装置に適用することも考えられる。この場合、ＣＭＯＳ型固体撮像装置からアナログの撮像信号で出力する場合は特段の問題もなく適用可能と考えられる。

しかしながら、デジタルの撮像データで出力する場合は、単にブランキング期間に出力回路への電源供給をオフする特許文献１の仕組みでは問題がある。たとえば、出力回路と外部回路とは接続されたままであり、出力回路への電源供給を停止すると、出力回路の出力端（つまり外部回路の入力端）の電位が不安定となり、外部回路の入力に悪影響を与える可能性がある。

本発明は、上記事情に鑑みてなされたものであり、出力回路への電源供給のオフ時に外部回路に与える悪影響を抑制することのできる仕組みを提供することを目的とする。

本発明においては、デジタルデータを保持するデータ保持回路のデータに基づきデータ転送用の信号線を駆動する転送駆動部と、信号線を介して伝達されたデータ保持回路のデータを受け取り信号増幅を行なう信号増幅部と、信号線と接続される信号増幅部の入力端および／または内部配線を決められた電位に固定する電位固定部と、信号増幅部への電源供給をオン／オフ制御する駆動電源部と、転送駆動部を制御してデータを信号線を介して信号増幅部に転送させる走査部と、全体の動作を制御する駆動制御部とを備える。

駆動制御部は、データを信号線を介して信号増幅部に転送させないスタンバイ状態の期間には、信号増幅部への電源供給をオフするように駆動電源部を制御するとともに、信号増幅部の入力端および／または内部配線を決められた電位に固定するように電位固定部を制御する。

この仕組みでは、スタンバイ状態の期間には、信号増幅部への電源供給が停止されるだけでなく、信号増幅部の入力端や内部配線が決められた電位に固定される。信号増幅部へ電源供給を停止しただけでは外部に出力されるデータが不安定となる可能性があるが、信号増幅部の入力端や内部配線を決められた電位に固定すれば、その問題が解消される。

本発明の一態様によれば、本発明を適用しない場合よりも、出力回路への電源供給のオフ時に外部回路に与える悪影響を抑制することができる。

ＣＭＯＳ型の固体撮像装置の基本構成図である。 水平データ転送系に着目した第１実施形態を示す図である。 第１実施形態における水平転送完了前後の動作を説明する図である。 信号増幅部の構成例を示す図である。 第１実施形態におけるデータ出力動作を説明する図である。 水平データ転送系に着目した第２実施形態を示す図である。 スタンバイタイミング制御信号を説明する図である。 水平ブランキング期間スタンバイパルスを生成する機能部の第２実施形態の構成例を説明する図である。 第２実施形態の制御信号生成部の構成例を示す図である。 第２実施形態におけるデータ出力動作を説明する図（その１）である。 第２実施形態におけるデータ出力動作を説明する図（その２）である。 水平データ転送系に着目した第３実施形態を示す図である。 第３実施形態の制御信号生成部の構成例を示す図である。 第３実施形態におけるデータ出力動作を説明する図である。 水平データ転送系に着目した第４実施形態を示す図である。 第４実施形態の制御信号生成部の構成例を示す図である。 第４実施形態におけるデータ出力動作を説明する図である。 第５実施形態の撮像装置を説明する図である。

以下、図面を参照して本発明の実施形態について詳細に説明する。

説明は以下の順序で行なう。
１．固体撮像装置の基本構成
２．第１実施形態（固体撮像装置：基本）
３．第２実施形態（固体撮像装置：水平ブランキング期間にスタンバイ状態）
４．第３実施形態（固体撮像装置：水平期間同期信号でスタンバイ状態を解除）
５．第４実施形態（固体撮像装置：カウンタラッチ開始信号でスタンバイ状態を解除）
６．第５実施形態（撮像装置への適用）

以下では、Ｘ−Ｙアドレス型の固体撮像装置の一例であるＣＭＯＳ型の固体撮像装置を使用した場合を例に説明する。特に断りのない限り、ＣＭＯＳ型の固体撮像装置は、全ての単位画素がｎＭＯＳ（ｎチャネル型のＭＯＳトランジスタ）よりなり、信号電荷は負電荷（電子）であるものとして説明する。ただしこれは一例であって、対象となるデバイスはＭＯＳ型の固体撮像装置に限らないし、単位画素がｐＭＯＳ（ｐチャネル型のＭＯＳトランジスタ）で構成されていてもよいし、信号電荷は正電荷（正孔・ホール）であってもよい。光や放射線などの外部から入力される電磁波に対して感応性をする単位画素をライン状もしくはマトリクス状に複数個配列してなりアドレス制御にて信号を読み出す物理量分布検知用の半導体装置の全てに、後述する全ての実施形態が同様に適用できる。

＜固体撮像装置：基本構成＞
図１は、固体撮像装置の一実施形態であるＣＭＯＳ型の固体撮像装置（ＣＭＯＳイメージセンサ）の基本構成図である。固体撮像装置も半導体装置の一例である。

固体撮像装置１は、複数個の単位画素３が２次元マトリクス状に配列された画素アレイ部１０を有する。図１では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の単位画素３が配置される。単位画素３からは、列ごとに垂直信号線１９を介して画素信号電圧Ｖｘが出力される。

垂直信号線１９の画素信号電圧Ｖｘは、時間系列として、基準レベルとしての画素信号の雑音を含むリセットレベルＳrst の後に信号レベルＳsig が現れるものである。信号レベルＳsig はリセットレベルＳrst に信号成分Ｖsig を加えたレベルであり、Ｓsig （＝Ｓrst ＋Ｖsig ）−Ｓrst で信号成分Ｖsig が得られる。

固体撮像装置１はさらに、ＣＤＳ（Correlated Double Sampling；相関２重サンプリング）処理機能やデジタル変換機能をなすＡＤ変換部２５０が列並列に設けられているカラムＡＤ変換部２６を有する。

固体撮像装置１はさらに、駆動制御部７、単位画素３に画素信号読出用の動作電流（読出電流）を供給する読出電流源部２４と、カラムＡＤ変換部２６にＡＤ変換用の参照信号SLP_ADC を供給する参照信号生成部２７と、出力部２８を備えている。

駆動制御部７は、画素アレイ部１０の信号を順次読み出すための制御回路機能の実現のため水平走査部１２（列走査回路）、垂直走査部１４（行走査回路）、および通信・タイミング制御部２０を備えている。水平走査部１２は、データ転送動作時に読み出すべきデータのカラム位置を指示する。

水平走査部１２は、列アドレスや列走査を制御する水平アドレス設定部１２ａや水平駆動部１２ｂなどを有する。垂直走査部１４は、行アドレスや行走査を制御する垂直アドレス設定部１４ａや垂直駆動部１４ｂなどを有する。水平走査部１２や垂直走査部１４は、通信・タイミング制御部２０から与えられる制御信号ＣＮ１，ＣＮ２に応答して行・列の選択動作（走査）を開始する。

通信・タイミング制御部２０は、端子５ａを介して入力されるマスタークロックCLK0に同期したクロックをデバイス内の各部（走査部１２，１４やカラムＡＤ変換部２６）に供給するタイミングジェネレータ（読出アドレス制御装置の一例）の機能ブロックを備える。さらに、端子５ａを介して外部の主制御部から供給されるマスタークロックCLK0を受け取り、また端子５ｂを介して外部の主制御部から供給される動作モードなどを指令するデータを受け取り、さらに固体撮像装置１の情報を含むデータを外部の主制御部に出力する通信インタフェースの機能ブロックを備える。

たとえば、通信・タイミング制御部２０は、内部クロックを生成するクロック変換部の機能を持つクロック変換部２０ａおよび通信機能や各部をタイミング制御する機能を持つシステム制御部２０ｂなどを有する。クロック変換部２０ａは、端子５ａを介して入力されるマスタークロックCLK0に基づき、マスタークロックCLK0よりも高速周波数のパルスを生成する逓倍回路を内蔵しており、カウントクロックＣＫcnt1やカウントクロックＣＫdac1などの内部クロックを生成する。

出力部２８は、信号増幅部４０２（Ｓ・Ａ）と、デジタルインタフェース部４０６（ＤＩＦ）を有する。後述するが、出力部２８は、スタンバイ時の電力消費低減機能を働かせるべく、その他の機能部も備える。信号増幅部４０２は、データ転送用の信号線（転送配線）である水平信号線１８上の信号（デジタルデータではあるが小振幅）を検出する。

デジタルインタフェース部４０６は、信号増幅部４０２と外部回路の間に介在し外部回路とのインタフェース機能をなす。デジタルインタフェース部４０６の出力は出力端５ｃに接続されており、映像データが後段回路に出力される。

単位画素３は、行選択のための行制御線１５を介して垂直走査部１４と、また垂直信号線１９を介してカラムＡＤ変換部２６の垂直列ごとに設けられているＡＤ変換部２５０と、それぞれ接続される。行制御線１５は垂直走査部１４から画素に入る配線全般を示す。

垂直走査部１４は、画素アレイ部１０の行を選択し、その行に必要なパルスを供給するものである。垂直アドレス設定部１４ａは、信号を読み出す行（読出し行：選択行や信号出力行とも称する）の他に、電子シャッタ用の行なども選択する。

ＡＤ変換部２５０におけるＡＤ変換方式としては、回路規模や処理速度（高速化）や分解能などの観点から様々な方式が考えられているが、一例として、参照信号比較型、スロープ積分型、あるいはランプ信号比較型などとも称されるＡＤ変換方式を採用する。この手法は、簡単な構成でＡＤ変換器が実現できるため、並列に設けても回路規模が大きくならないという特徴を有している。参照信号比較型のＡＤ変換に当たっては、変換開始（比較処理の開始）から変換終了（比較処理の終了）までの時間に基づいてカウント動作有効期間Ｔenを決定し（ここではその期間を示すカウントイネーブル信号ENとする）、その期間のクロック数に基づき処理対象信号をデジタルデータに変換する。

参照信号比較型ＡＤ変換方式を採用する場合に、考え方としては、参照信号生成部２７も列並列で（画素列ごとに）設けることも考えられる。たとえば、各画素列に比較器と参照信号発生器を設け、自列の比較器の比較結果を基に、逐次、参照信号の値を対応する列の参照信号発生器で変化させていく構成を採る場合である。しかしながらこれでは回路規模や消費電力が増える。そこで、本実施形態では、参照信号生成部２７を全列共通に使用する構成を採り、参照信号生成部２７から発生される参照信号SLP_ADC を各画素列のＡＤ変換部２５０が共通に使用する構成にする。

このため、参照信号生成部２７は、ＤＡ変換部２７０（ＤＡＣ；Digital Analog Converter）を有する。ＤＡ変換部２７０は、通信・タイミング制御部２０からの制御データＣＮ４で示される初期値からカウントクロックＣＫdac1に同期して、制御データＣＮ４で示される傾き（変化率）の参照信号SLP_ADC を生成する。参照信号SLP_ADC は、全体的にある傾きを持って線形に変化する波形を持つものであればよく、その変化が滑らかなスロープ状を呈するものであってもよいし、階段状に順次変化するものであってもよい。

参照信号比較型のＡＤ変換に当たっては、比較部２５２による参照信号SLP_ADC と画素信号電圧Ｖｘとの比較結果に基づいてカウント動作有効期間Ｔen（その期間を示す信号をカウントイネーブル信号ENと称する）を決定し、カウントイネーブル信号ENがアクティブな期間のカウントクロックＣＫcnt1のクロック数に基づきアナログの処理対象信号をデジタルデータに変換する。

基準レベル（リセットレベルＳrst ）についての処理をプリチャージ相（Ｐ相と省略して記すこともある）の処理と称し、信号レベルＳsig についての処理をデータ相（Ｄ相と省略して記すこともある）の処理と称する。Ｐ相の処理後にＤ相の処理を行なう場合、Ｄ相の処理はリセットレベルＳrst に信号成分Ｖsig を加えた信号レベルＳsig についての処理となる。

カウント動作有効期間Ｔenをどうとるかや、ＡＤ変換部２５０内で差分処理（ＣＤＳ処理）を行なうかなど、本願出願人は、参照信号比較型のＡＤ変換方式を種々提案しており、それらも基本的には後述する各実施形態で採用し得るものである。

何れの処理例でも、電圧比較器に参照信号SLP_ADC を供給し、垂直信号線１９を介して入力されたアナログの画素信号を参照信号SLP_ADC と比較する。カウント動作有効期間Ｔenに入るとクロック信号でのカウント（計数）を開始することによって、指定されているカウント動作有効期間Ｔenにおけるクロック数をカウントすることでＡＤ変換を行なう。

参照信号比較型のＡＤ変換を行なうため、ＡＤ変換部２５０は、比較部２５２（COMP）と、カウント動作期間制御部２５３（ＥＮ生成）と、カウンタ部２５４を備える。好ましくは、カウンタ部２５４は、アップカウントモードとダウンカウントモードを切替可能なもの（アップダウンカウンタ）にする。アップダウンカウンタを用いることにより、回路規模を大きくすることなく高フレームレート化を達成できる。本例ではさらに、列ごとのカウンタ部２５４の後段に水平転送用のラッチ２５７（メモリ）を内蔵したデータ記憶部２５６を備える。

比較部２５２は、参照信号生成部２７で生成される参照信号SLP_ADC と、選択行の単位画素３から垂直信号線１９（Ｈ１，Ｈ２，…，Ｈｈ）を経由し得られるアナログの画素信号電圧Ｖｘを比較する。比較部２５２は、参照信号SLP_ADC と画素信号電圧Ｖｘが一致したとき比較出力Co（コンパレート出力）を反転する。

通信・タイミング制御部２０から各ＡＤ変換部２５０のカウンタ部２５４には、カウンタ部２５４がＰ相・Ｄ相のカウント処理をダウンカウントモードで動作するのかアップカウントモードで動作するのかや、Ｐ相のカウント処理における初期値Ｄini の設定やリセット処理など、その他の制御情報を指示する制御信号ＣＮ５が入力されている。

比較部２５２の一方の入力端子（＋）は、他の比較部２５２の入力端子（＋）と共通に、参照信号生成部２７で生成される参照信号SLP_ADC が入力され、他方の入力端子（−）には、それぞれ対応する垂直列の垂直信号線１９が接続され、画素アレイ部１０からの画素信号電圧Ｖｘが個々に入力される。

カウンタ部２５４のクロック端子ＣＫには、他のカウンタ部２５４のクロック端子ＣＫと共通に、通信・タイミング制御部２０からカウントクロックＣＫcnt1が入力されている。データ記憶部２５６を設けない場合、カウンタ部２５４には、水平走査部１２から制御線１２ｃを介して制御パルスが入力される。カウンタ部２５４は、カウント結果を保持するラッチ機能を有しており、制御線１２ｃを介しての制御パルスによる指示があるまでは、カウンタ出力値を保持する。

水平走査部１２や垂直走査部１４などの駆動制御部７の各要素は、画素アレイ部１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成されたいわゆる１チップもの（同一の半導体基板上に設けられているもの）として、本実施形態の固体撮像装置１が構成される。

固体撮像装置１は、このように各部が半導体領域に一体的に形成された１チップとして形成された形態であってもよいし、図示を割愛するが、画素アレイ部１０、駆動制御部７、カラムＡＤ変換部２６などの各種の信号処理部の他に、撮影レンズ、光学ローパスフィルタ、あるいは赤外光カットフィルタなどの光学系をも含む状態で、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態としてもよい。

個々のＡＤ変換部２５０の出力側は、たとえば、カウンタ部２５４の出力を水平信号線１８に接続することができる。あるいは、図示のように、カウンタ部２５４の後段に、このカウンタ部２５４の保持したカウント結果を保持するラッチを具備したメモリ装置としてのデータ記憶部２５６を備える構成を採ることもできる。データ記憶部２５６は、所定のタイミングでカウンタ部２５４から出力されたカウントデータを保持・記憶する。

水平走査部１２は、カラムＡＤ変換部２６の各比較部２５２とカウンタ部２５４とが、それぞれが担当する処理を行なうのと並行して、各データ記憶部２５６が保持していたカウント値を読み出す読出走査部の機能を持つ。データ記憶部２５６の出力は、水平信号線１８に接続されている。水平信号線１８は、ＡＤ変換部２５０のビット幅分もしくはその２倍幅分（たとえば相補出力とするとき）の信号線を有し、それぞれの出力線に対応した信号増幅部４０２を有する出力部２８に接続される。水平信号線１８の水平転送チャネルは１つに限らず、複数チャネルにし複数カラムずつグループ化してデータ転送を行なう場合もある。なお、カウンタ部２５４、データ記憶部２５６、および水平信号線１８はそれぞれ、Ｎビットに対応した構成を採っている。

＜第１実施形態＞
図２〜図２Ｃは、第１実施形態を説明する図である。図２は、水平データ転送系（水平走査部１２、データ記憶部２５６（の出力段）、および出力部２８の構成）に着目した第１実施形態を示す図である。図２Ａは、第１実施形態における水平転送完了前後の動作を説明する図である。図２Ｂは、信号増幅部４０２の構成例を示す図である。図２Ｃは、第１実施形態におけるデータ出力動作を説明するタイミングチャートである。

［データ記憶部］
データ記憶部２５６は、カウンタ部２５４のデータを取り込み一時的に保持する図示を割愛したラッチ２５７の出力段として水平転送ドライバ３０８をラッチ２５７ごと（列ごと）に有する。データ記憶部２５６（ラッチ２５７）のデータに基づきデータ転送用の信号線である水平信号線１８（１８ａ，１８ｂ）を駆動する転送駆動部の一例である水平転送ドライバ３０８は、インバータ３３１と、１対（２個）の転送用トランジスタ３３２，３３４と、１対（２個）の選択トランジスタ３３６，３３８を有する。インバータ３３１は、ｐＭＯＳとｎＭＯＳが縦続接続されたＣＭＯＳインバータである。各トランジスタ３３２，３３４，３３６，３３８は何れもｎＭＯＳである。インバータ３３１の入力端と転送用トランジスタ３３４のゲートが共通にアップダウンカウントデータ線に接続され対応する列＜Ｋ＞のラッチ２５７_Kの出力が入力される。転送用トランジスタ３３２のゲートにはインバータ３３１で反転されたデータが入力される。

転送用トランジスタ３３２，３３４の各ソースは接地されている。転送用トランジスタ３３２のドレインは選択トランジスタ３３６のソースに接続され、転送用トランジスタ３３４のドレインは選択トランジスタ３３８のソースに接続されている。選択トランジスタ３３６のドレインは非反転データ（Ｄ０）用の水平信号線１８ａに接続され、選択トランジスタ３３８のドレインは反転データ（ｘＤ０）用の水平信号線１８ｂに接続されている。選択トランジスタ３３６，３３８のゲートは共通に接続され水平走査部１２からの選択制御信号MSELが入力される。高速化のため、水平転送は差動信号線対による電流転送を採用している。

転送用トランジスタ３３２および選択トランジスタ３３６の各ゲートがＨレベルのときに、各トランジスタ３３２，３３６がオンして、出力部２８内の信号増幅部４０２から非反転データ用の水平信号線１８ａを介して電流が接地側に流れる。同様に、転送用トランジスタ３３４および選択トランジスタ３３８の各ゲートがＨレベルのときに、各トランジスタ３３４，３３８がオンして、信号増幅部４０２から反転データ用の水平信号線１８ｂを介して電流が接地側に流れる。たとえば、信号増幅部４０２が図中の左にある場合は、電流が右から左に流れる方向が正である。

つまり、水平転送ドライバ３０８は、転送用トランジスタ３３２と選択トランジスタ３３６の双方がオンしたときに、非反転データを水平信号線１８ａを介して信号増幅部４０２に転送するように動作する。また、水平転送ドライバ３０８は、転送用トランジスタ３３４と選択トランジスタ３３８の双方がオンしたときに、反転データを水平信号線１８ｂを介して信号増幅部４０２に転送するように動作する。

［水平駆動部］
水平走査部１２の水平駆動部１２ｂは、ＤＦＦ１２ｘ（ＤＦＦ：ディレイ・フリップフロップ）を多数持つが、水平転送ドライバ３０８のそれぞれに対してＤＦＦ１２ｘは１つである。つまり、ＡＤ変換部２５０の列ごとにＤＦＦ１２ｘが設けられている。

最終段のＤＦＦ１２ｘ_E0 と１段後のＤＦＦ１２ｘ_E1 の間には、２入力型のＯＲゲート１２４とインバータ１２６が設けられている。ＤＦＦ１２ｘ_E0 の非反転出力ＱとＤＦＦ１２ｘ_E1 の非反転出力ＱをそれぞれＯＲゲート１２４に入力し、その出力をインバータ１２６で論理反転してＤＦＦ１２ｘ_E1 のＤ入力端に供給する。ＯＲゲート１２４とインバータ１２６を設けているのは、水平転送が完了したら最終段より１段後のＤＦＦ１２ｘ_E1 の非反転出力を常にＨレベルにしておくためであり、そのためのこのような回路を終端回路と称する。

また、図中のＤＦＦ１２ｘ_E1 の右側には、さらにアクティブＨのデータ転送終了パルスＨＴ_Eを生成するためのデータ転送終了パルス生成回路としてＤＦＦ１２２が３段配置されている。１段目のＤＦＦ１２２_1のデータ入力端Ｄには、ＤＦＦ１２ｘ_E0 の非反転出力が供給される。

各ＤＦＦ１２ｘ，１２２は、クロック入力端に水平アドレス設定部１２ａ（元々はシステム制御部２０ｂ）から水平転送クロックCKH が共通に供給され、リセット端Ｒ（図中の丸印）に水平アドレス設定部１２ａからリセット信号RST が共通に供給される。ＤＦＦ１２ｘは、非反転出力端Ｑから選択トランジスタ３３６，３３８のゲートに、アクティブＨの選択制御信号MSELを供給する。

図２Ａには、第１実施形態における水平転送とデータ転送終了パルス生成の動作例が図示されている。ＤＦＦ１２ｘ，１２２はリセット信号RST がインアクティブＬのときにリセットされる。初段（左端）のＤＦＦ１２ｘのデータ入力端Ｄには画素データ出力期間Ｔａの開始時点を示すデータ転送開始パルスＨＴ_Sが入力される。ＤＦＦ１２ｘはデータ転送開始パルスの情報を水平転送クロックCKH に基づき順次後段へと転送（シフト）する。これにより、ＡＤ変換部２５０に対応する列のＤＦＦ１２ｘが非反転出力Ｑである選択制御信号MSELを初段から順にＨレベルにする。多数あるＤＦＦ１２ｘの何れか１つのみが選択制御信号MSELを順番にＨレベルにするのである。この選択制御信号MSELのＨレベルを受けた１つの水平転送ドライバ３０８のみがアクティブ状態となり、対応する列のカウンタ部２５４のデータを出力部２８へ転送することになる。

水平転送が最終段に達した以降では、ＤＦＦ１２ｘ_E1 の非反転出力がＨレベルに維持される。一方、３段構成のＤＦＦ１２２を有するデータ転送終了パルス生成回路では、ＤＦＦ１２ｘ_E0 の非反転出力を１段目のＤＦＦ１２２_1が受け取り、２段目のＤＦＦ１２２_2，３段目のＤＦＦ１２２_3へと転送し、３段目のＤＦＦ１２２_3の非反転出力Ｑをデータ転送終了パルスＨＴ_Eとする。

この例では、水平転送完了後の３クロック目でデータ転送終了パルスＨＴ_Eをアクティブレベル（ここではＨ）にしているが、これは一例に過ぎない。データ転送終了パルスＨＴ_Eは、少なくとも水平転送終了を示すものであればよく、その限りにおいて、アクティブレベルを出力するタイミングは多少前後してもよい。

たとえば、水平転送完了直後や２クロック目にデータ転送終了パルスＨＴ_Eをアクティブレベルにしてもよいし、４クロック目以降にデータ転送終了パルスＨＴ_Eをアクティブレベルにしてもよい。なお、後述の第３・第４との関係においては、デジタルインタフェース部４０６に備えられるラッチ（ＤＦＦ）によるデータ遅延分を加味するとよい。

また、この例では、アクティブレベルの幅は１クロック分となるが、アクティブレベルの幅は、過度に多くならない範囲で２クロック分以上にしてもよい。たとえば、数クロック分となるようにゲート回路を追加してもよい。

カウンタ部２５４のデータDATA＜Ｋ＞はデータ記憶部２５６の図示しないラッチに保持されて論理反転（相補関係）されたデータ xDATA＜Ｋ＞として出力され、シングルエンドで水平転送ドライバ３０８に入力される。シングルエンドの反転データ xDATA＜Ｋ＞がDATA＜Ｋ＞として水平転送ドライバ３０８のインバータ３３１に入力され反転される。インバータ３３１により、当該インバータ３３１の入力との関係で相補データ（差動信号）となり、相補（差動）方式の水平転送チャネル（２個の水平信号線１８ａ，１８ｂ）を駆動する。この場合、信号増幅部４０２は、電圧増幅方式ではなく電流差分増幅方式でデータを再生するようにする。

デジタルデータを相補データで転送して後段の信号増幅部４０２が具備する差動増幅回路で再生するようにすれば、水平信号線１８ａ、１８ｂにノイズが混入しても、その影響をキャンセルできる。相補の水平信号線１８ａ，１８ｂと信号増幅部４０２との間にさらに増幅回路を介在させ、水平信号線１８ａ，１８ｂ側の振幅は小さくし、かつ信号増幅部４０２の入力側は振幅を大きくするようにすれば、バスラインである水平信号線１８ａ，１８ｂ上の寄生容量に起因する問題を改善できる。大振幅の情報での転送よりも小振幅の情報での転送の方が、低消費電力であり、また高速転送動作が可能になるからである。

もちろん、このように相補形式でデータ転送することは必須ではなく、水平信号線１８ａ，１８ｂの何れか一方のみを使用したデータ転送でもよい。水平信号線１８ａ側のみを使用する場合には、転送用トランジスタ３３４および選択トランジスタ３３８を水平転送ドライバ３０８から取り外すことができる。水平信号線１８ｂ側のみを使用する場合には、インバータ３３１、転送用トランジスタ３３２、および選択トランジスタ３３６を水平転送ドライバ３０８から取り外すことができる。

［出力部］
出力部２８は、水平信号線１８（１８ａ，１８ｂ）と接続された信号増幅部４０２、信号増幅部４０２への電源供給をオン／オフする駆動電源部４０４、デジタルインタフェース部４０６（ＤＩＦ）、制御信号生成部４０８（ＣＯＮＴ）を有する。信号増幅部４０２と駆動電源部４０４には、システム制御部２０ｂからシステムスタンバイ信号STBYが出力部２８における電力消費を低減するための電力制御信号として供給される。

デジタルインタフェース部４０６は、出力部２８がスタンバイ状態の期間に入るときに、そのスタンバイ状態の期間に入る時点の信号増幅部４０２から入力されるデータを取り込んで保持し、それを外部へ出力する。出力端５ｃ（つまり外部回路の入力端）の電位が不安定となることを避けるのである。

なお、好ましくは、信号増幅部４０２とデジタルインタフェース部４０６の間に、データラインの接続を切り替える接続切替部４０７（ＳＷ）を設けてもよい。接続切替部４０７は、スタンバイ時に両者を切り離すことが可能なものとする。この場合、スタンバイ状態の期間に入るときには、そのスタンバイ状態の期間に入る時点のデジタルインタフェース部４０６に信号増幅部４０２から入力されるデータを取り込んで保持し、その直後に、接続切替部４０７が両者の接続を切り離すようにする。あるいは、そのスタンバイ状態の期間に入る時点のデジタルインタフェース部４０６に信号増幅部４０２から入力されるデータを取り込むことなく、出力データをセットやリセットしてもよい。

つまり、信号増幅部４０２への電源供給を停止するだけでなく、デジタルインタフェース部４０６から外部に出力されるデータを決められたデータにするのである。決められたデータは、典型例としては、リセットで全ビットを０（Ｌ：ロー）にするか、セットで全ビットを１（Ｈ：ハイ）にするのが簡単である。０，１の何れにするかは、回路構成との関係で、全体の電力消費が最低になる方を選ぶのがよい。何れにしても、アナログ系である信号増幅部４０２への電源供給を停止したままでデジタルインタフェース部４０６と接続していることによる悪影響を排除するためである。この点は、後述する他の実施形態でも同様である。

駆動電源部４０４は、システムスタンバイ信号STBYがアクティブ時に信号増幅部４０２への電源供給を停止する。信号増幅部４０２は、システムスタンバイ信号STBYがアクティブなときに、入力端や内部回路の特定の信号線の電位を一定のレベルに確定させる。

デジタルインタフェース部４０６は、ＤＦＦ４１２，４１４を有する。制御信号生成部４０８は、インバータ４１６を有する。信号増幅部４０２の出力がＤＦＦ４１２のＤ入力端に供給され、ＤＦＦ４１２の非反転出力ＱがＤＦＦ４１４のＤ入力端に供給される。ＤＦＦ４１４の非反転出力Ｑがデータ出力用の出力端５ｃに接続される。

インバータ４１６は、システム制御部２０ｂからシステムスタンバイ信号STBYを論理反転する。ＤＦＦ４１２，４１４は、水平駆動部１２ｂから水平転送クロックCKH が共通に各クロック入力端に供給され、インバータ４１６の出力が共通に各リセット端Ｒに供給される。

システムスタンバイ信号STBYがアクティブＨのときにインバータ４１６の出力がＬレベルとなり、ＤＦＦ４１２，４１４はリセットされる。システムスタンバイ信号STBYがアクティブＨになり信号増幅部４０２への電源供給が停止されるときに、ＤＦＦ４１２，４１４をリセットすることで、スタンバイ動作時に不安定データが外部へ出力されることを防止できる。

［信号増幅部］
図２Ｂに示すように、信号増幅部４０２は、電流差分増幅方式でデータを再生する構成である。具体的には、信号増幅部４０２は、水平信号線１８ａについて、反転用のＮＭＯＳトランジスタ４２２と、ＮＭＯＳトランジスタ４２２のアクティブ負荷となるプルアップ用のＰＭＯＳトランジスタ４２４と、差動増幅回路４２６を有する。信号増幅部４０２はまた、水平信号線１８ｂについて、反転用のＮＭＯＳトランジスタ４３２と、ＮＭＯＳトランジスタ４３２のアクティブ負荷となるＰＭＯＳトランジスタ４３４と、差動増幅回路４３６を有する。信号増幅部４０２はまた、差動増幅回路４３８を有する。

信号増幅部４０２はさらに、本実施形態の特徴点として、ＮＭＯＳトランジスタ４４２，４５２、ＰＭＯＳトランジスタ４４４，４５４、インバータ４５８を有する。トランジスタ４４２，４５２，４４４，４５４およびインバータ４５８は、信号増幅部４０２の入力端および／または内部配線を決められた電位に固定する電位固定部４４０を構成する。
ここで、「入力端および／または内部配線を決められた電位に固定する」とは、入力端や内部配線を、信号増幅部４０２における電力消費が少なくなるような電位に固定することを意味する。

ＮＭＯＳトランジスタ４４２は、ソース端が接地され、ドレイン端が水平信号線１８ａと接続される。ＮＭＯＳトランジスタ４５２は、ソース端が接地され、ドレイン端が水平信号線１８ｂと接続される。ＮＭＯＳトランジスタ４４２，４５２は、ゲート端にシステムスタンバイ信号STBYが共通に供給される。

ＰＭＯＳトランジスタ４４４は、ソース端に電源Ｖddが供給され、ドレイン端がＰＭＯＳトランジスタ４２４のゲートと接続される。ＰＭＯＳトランジスタ４５４は、ソース端に電源Ｖddが供給され、ドレイン端がＰＭＯＳトランジスタ４３４のゲートと接続される。ＰＭＯＳトランジスタ４４４，４５４は、ゲート端にシステムスタンバイ信号STBYをインバータ４５８で論理反転したシステムスタンバイ信号xSTBY が共通に供給される。

ＮＭＯＳトランジスタ４４２は、システムスタンバイ信号STBYがアクティブＨ時にオンすることで、ＮＭＯＳトランジスタ４２２のゲート端（水平信号線１８ａ）の電位を接地電位に確定させる。ＮＭＯＳトランジスタ４２２のゲート端の電位はＮＭＯＳトランジスタ４４２をオン／オフするするものであり、これを接地電位に確定させることでオフさせる趣旨である。ＰＭＯＳトランジスタ４４４は、システムスタンバイ信号STBYがアクティブＨのときにインバータ４５８で論理反転されたＬレベルでオンすることで、ＰＭＯＳトランジスタ４２４のゲート端の電位を電源電位Ｖddに確定させる。ＰＭＯＳトランジスタ４２４のゲート端の電位はＮＭＯＳトランジスタ４４２の負荷電流を規定するものであり、これを電源電位Ｖddに確定させることで負荷電流をゼロにする趣旨である。

ＮＭＯＳトランジスタ４５２は、システムスタンバイ信号STBYがアクティブＨのときに、ＮＭＯＳトランジスタ４３２のゲート（水平信号線１８ｂ）の電位を接地電位に確定させる。ＮＭＯＳトランジスタ４４２の機能と同様の趣旨である。ＰＭＯＳトランジスタ４５４は、システムスタンバイ信号STBYがアクティブＨのときにインバータ４５８で論理反転されたＬレベルでオンすることで、ＰＭＯＳトランジスタ４３４のゲート端の電位を電源電位Ｖddに確定させる。ＰＭＯＳトランジスタ４４４の機能と同様の趣旨である。

ＮＭＯＳトランジスタ４２２，４３２は、各ソース端が接地され、各ドレイン端がＰＭＯＳトランジスタ４２４，４３４のドレイン端および差動増幅回路４２６，４３６の非反転入力端（＋）に接続されている。差動増幅回路４２６，４３６の反転入力端（−）には、駆動電源部４０４からバイアス電圧Ｖｂが供給される。図示しないが、差動増幅回路４２６，４３８，４３６は、正電源端に駆動電源部４０４から電源電圧Ｖddが供給され、基準電源端が接地される。

差動増幅回路４３８は、反転入力端（−）が差動増幅回路４２６の反転出力端（図中の○印）と接続され、非反転入力端（＋）が差動増幅回路４３６の反転出力端（図中の○印）と接続されている。水平信号線１８ａがＨレベルで、水平信号線１８ｂがＬレベルのとき、それが論理反転されて差動増幅回路４３８から出力される。

ＰＭＯＳトランジスタ４２４，４３４は、ソース端に駆動電源部４０４から電源電圧Ｖddが供給され、ゲート端は差動増幅回路４２６，４３６の出力端と接続され、差動増幅回路４２６，４３６の出力を用いて駆動される。差動増幅回路４２６，４３６は、ゲート接地アンプであり、ＮＭＯＳトランジスタ４２２（４３２）とＰＭＯＳトランジスタ４２４（４３４）で構成されるフィードバックループ回路の入力に、ゲート接地アンプ（差動増幅回路４２６（４３６））を繋げた構成である。事実上、差動増幅回路４２６，４３６は、ＰＭＯＳトランジスタ４２４，４３４のオン／オフレベルを制御する。自励でのスイッチ制御となるので他励用の制御パルスを生成する機能部が不要になる利点がある。

ＮＭＯＳトランジスタ４２２（４３２）がオン時はそのドレインが完全にローレベルにならないように、ＮＭＯＳトランジスタ４４２（４５２）のようなドレイン張付き防止回路をＮＭＯＳトランジスタ４２２（４３２）のゲートにぶら下げている。ドレイン張付き防止回路は、ＮＭＯＳトランジスタ４２２（４３２）のドレインへ流れる電流量と水平信号線１８ａ，１８ｂに流れる電流量を調整し、差動増幅回路４３８は、水平信号線１８ａ，１８ｂを流れる電流量の差分を比較して出力する電流転送アンプとなる。

［データ出力動作例］
図２Ｃには、第１実施形態におけるデータ出力動作例が図示されている。ここでは、１行当たりカウントデータの出力期間と出力されたデータの関係図が示されている。

システム制御部２０ｂは、固体撮像装置１の動作が不要なときにシステムスタンバイ信号STBYをアクティブＨに設定する。システムスタンバイ信号STBYがアクティブＨになると、基本的には、駆動電源部４０４は信号増幅部４０２への電源供給を停止する。そのため、信号増幅部４０２では無駄な電力消費を抑えることができる。駆動電源部４０４の低消費電力駆動が可能となり、電源ノイズ、発熱の発生も低減することができる。

システムスタンバイ信号STBYがアクティブＨのときに、仮に駆動電源部４０４が信号増幅部４０２への電源供給を停止しなくても、各トランジスタ４４２，４５２，４４４，４５４がオンするので、信号増幅部４０２での信号増幅動作が停止される。信号増幅部４０２への電源供給を続けている状態でも、信号増幅部４０２の信号増幅動作を止めることで、不要な消費電流を削減することができる。

また、信号増幅部４０２は、電流差分増幅方式を使用しているため、駆動電源部４０４からの電源供給がオフされるときに瞬時電流の影響を受ける可能性がある。しかしながら、システムスタンバイ信号STBYがアクティブＨになり信号増幅部４０２への電源供給が停止されるときには、各トランジスタ４４２，４５２，４４４，４５４もオンするので、スタンバイ動作時に発生する瞬時電流の影響を受け難い利点がある。

この例では、電位固定部４４０により、信号増幅部４０２の入力端である水平信号線１８ａ、１８ｂと、内部配線であるＰＭＯＳトランジスタ４２４，４３４のゲート配線の双方を決められた電位に固定していたが、入力端および内部配線の何れか一方のみの電位固定でもよい。双方に適用した方が効果が高いのは言うまでもない。

しかしながらこの例では、画素データ出力期間Ｔａの前後の、画素データの外部への出力が不要な水平ブランキング期間HBLKでも、駆動電源部４０４は信号増幅部４０２への電源供給を継続したままである。水平ブランキング期間HBLKでは画素データの外部への出力は不要であるにも拘らず、信号増幅部４０２の電源供給がオンのままであり、その結果、不要な消費電流が発生している。後述する他の実施形態では、この点の対策を採る。

＜第２実施形態＞
図３〜図３Ｅは、第２実施形態を説明する図である。図３は、水平データ転送系に着目した第２実施形態を示す図である。図３Ａは、スタンバイタイミング制御信号を説明する図である。図３Ｂは、水平ブランキング期間スタンバイパルスを生成する機能部の第２実施形態の構成例を説明する図である。図３Ｃ、第２実施形態の制御信号生成部４０８の構成例を示す図である。図３Ｄおよび図３Ｅは、第２実施形態におけるデータ出力動作を説明するタイミングチャートである。

第２実施形態では、画素データ出力期間Ｔａの後の水平ブランキング期間HBLKには、駆動電源部４０４の信号増幅部４０２への電源供給を非動作にし、信号増幅部４０２の動作を止める。水平ブランキング期間HBLKでの不要な消費電流を削減することができる。

システムスタンバイ信号STBYは、全体のシステム回路の動作／非動作つまりシステム電源のオン／オフのタイミングでのみで制御される信号であり、水平走査部１２の動作を認識できない。したがって、データの外部出力、つまり、水平走査部１２の水平転送動作が開始／終了時にシステムスタンバイ信号STBYをＬ／Ｈにするというタイミング制御をシステム制御部２０ｂで行なうことはできない。

その対処として、第２実施形態の制御信号生成部４０８は、 HSTBYパルス生成部４６０（水平ブランキング期間スタンバイパルス生成部）とスタンバイ信号選択部４６２を備える。両者で、通常のシステムスタンバイ時（システムスタンバイ信号STBYがＨレベル時）および水平ブランキング期間HBLKに信号増幅部４０２の動作を停止させる信号を生成する回路構成を採っている。

HSTBYパルス生成部４６０には、図３Ａに示すような関係を持つ水平同期信号SYNC_Hと水平転送クロックCKH と判別データＢ，Ｃがスタンバイタイミング制御信号としてシステム制御部２０ｂから供給される。 HSTBYパルス生成部４６０は、水平同期信号SYNC_Hと水平転送クロックCKH と判別データＢ，Ｃに基づいて、スタンバイパルスSTBY_H（水平ブランキング期間スタンバイパルス）を生成し、スタンバイ信号選択部４６２に供給する。

スタンバイ信号選択部４６２には、システム制御部２０ｂからシステムスタンバイ信号STBYと回路イネーブル信号EN_2も供給されている。つまり、第２実施形態では、出力部２８における電力消費を低減するための電力制御信号として、水平同期信号SYNC_H、水平転送クロックCKH 、判別データＢ，Ｃ、システムスタンバイ信号STBY、および回路イネーブル信号EN_2を使用する。

第１実施形態（図２）に示した信号増幅部４０２や駆動電源部４０４およびインバータ４１６へのシステムスタンバイ信号STBYは、スタンバイ信号選択部４６２により選択されたスタンバイ信号STBY_2に変更する。

HSTBYパルス生成部４６０は、図３Ｂに示すように、カウンタ部６０２、比較部６０４、およびラッチ部６０６を有する。カウンタ部６０２には水平同期信号SYNC_Hと水平転送クロックCKH が供給される。カウンタ部６０２は、水平同期信号SYNC_Hをトリガにして水平転送クロックCKH を計数して、計数結果（カウントデータ）を比較部６０４に渡す。本例では、カウンタ部６０２は、水平同期信号SYNC_HがＨレベルの期間に水平転送クロックCKH を計数する。

比較部６０４は、いわゆるデジタルコンパレータであり、カウンタ部６０２による計数結果と判別データＢ，Ｃを比較し、計数結果と判別データＢが一致した時点および計数結果と判別データＣが一致した時点にパルス（アクティブＨとする）を出力する。デジタルインタフェース部４０６からデータ出力を開始する時点（水平ブランキング期間の終了時点）を規定するデータ値が判別データＢであり、データ出力を停止する時点（水平ブランキング期間の開始時点）を規定するデータ値が判別データＣである。よって、比較部６０４は、水平同期信号SYNC_HがＨレベルとなってからの水平転送クロックCKH の数が、水平ブランキング期間の終了時点となるときにリセットパルスＲをＨレベルにし水平ブランキング期間の開始時点となるときにセットパルスＳをＨレベルにする。

ラッチ部６０６は、一例としてＲＳラッチが使用される。ラッチ部６０６は、非反転出力Ｑを、比較部６０４からのセットパルスＳがＨレベルになるとＨレベルにし、比較部６０４からのリセットパルスＲがＨレベルになるとＬレベルにする。 HSTBYパルス生成部４６０は、この比較部６０４の非反転出力ＱをスタンバイパルスSTBY_Hとしてスタンバイ信号選択部４６２に供給する。

スタンバイ信号選択部４６２は、図３Ｃに示すように、２入力型のＡＮＤゲート５０２と２入力型のＯＲゲート５０４を有する。ＡＮＤゲート５０２は HSTBYパルス生成部４６０で生成されたスタンバイパルスSTBY_Hが一方の入力端に供給され、システム制御部２０ｂからの回路イネーブル信号EN_2が他方の入力端に供給される。ＯＲゲート５０４は、ＡＮＤゲート５０２の出力信号が一方の入力端に供給され、システム制御部２０ｂからのシステムスタンバイ信号STBYが他方の入力端に供給され、その出力をスタンバイ信号STBY_2とする。

［データ出力動作例］
スタンバイ信号選択部４６２は、スタンバイパルスSTBY_H、回路イネーブル信号EN_2、システムスタンバイ信号STBYに基づき、図３Ｄおよび図３Ｅに示すような動作する。因みに、図３Ｄは回路イネーブル信号EN_2がインアクティブＬのとき、図３Ｅは回路イネーブル信号EN_2がアクティブＨのときである。図３Ｅから分かるように、スタンバイパルスSTBY_Hは、画素データ出力期間ＴａにＬレベルで、水平ブランキング期間HBLKにはＨレベルとなる信号であり、Ｈレベル時に信号増幅部４０２の動作を停止させる。第１実施形態よりも不要な消費電流の削減効果が高まる。

スタンバイ信号STBY_2がアクティブＨになり信号増幅部４０２への電源供給が停止されるときには、各トランジスタ４４２，４５２，４４４，４５４もオンするので、スタンバイ動作時に発生する瞬時電流の影響を受け難い利点がある。この点も、第１実施形態と同様である。

ただし、このような第２実施形態の仕組みでは、第１実施形態に対して、 HSTBYパルス生成部４６０とスタンバイ信号選択部４６２を別途設けなければならない。また、現在のセンサ仕様として、読出しフレームレートを可変できるような動作仕様に対し有効画素数を切り出し抽出、ないしは画素加算動作をして対応することがある。そのため、各フレームレートに応じて出力される画素数の増減に対応して、水平走査部１２のスタンバイ制御をそれぞれ行なわねばならず、スタンバイ動作を制御するロジック回路の規模がさらに増大する難点がある。

後述する第３・第４実施形態では、さらにこの点の対策を採る。特に、 HSTBYパルス生成部４６０の構成を簡易にする点に特徴がある。

＜第３実施形態＞
図４〜図４Ｂは、第３実施形態を説明する図である。図４は、水平データ転送系に着目した第３実施形態を示す図である。図４Ａは、第３実施形態の制御信号生成部４０８の構成例を示す図である。図４Ｂは、第３実施形態におけるデータ出力動作を説明するタイミングチャートである。

第３実施形態の制御信号生成部４０８は、第１実施形態の制御信号生成部４０８をベースにさらに、スタンバイ制御ラッチ部４７２を備える。第２実施形態の HSTBYパルス生成部４６０を取り外し、スタンバイ信号選択部４６２をスタンバイ制御ラッチ部４７２に置き換えた構成である。

スタンバイ制御ラッチ部４７２には、水平駆動部１２ｂのＤＦＦ１２２_3の非反転出力端Ｑから出力されるデータ転送終了パルスＨＴ_Eがスタンバイ開始パルスSTBY_Sとして供給される。また、スタンバイ制御ラッチ部４７２には、システム制御部２０ｂから、アクティブＨのシステムスタンバイ信号STBY、回路イネーブル信号EN_3、アクティブＬの水平同期信号SYNC_Hが供給される。

スタンバイ制御ラッチ部４７２は、これら４つの信号に基づいてスタンバイ信号STBY_3を生成する。スタンバイ制御ラッチ部４７２は、スタンバイパルスSTBY_H（水平ブランキング期間スタンバイパルス）を内部信号として生成する。つまり、第３実施形態では、出力部２８における電力消費を低減するための電力制御信号として、スタンバイ開始パルスSTBY_S、システムスタンバイ信号STBY、回路イネーブル信号EN_3、水平同期信号SYNC_Hを使用する。

第１実施形態（図２）に示した信号増幅部４０２や駆動電源部４０４およびインバータ４１６へのシステムスタンバイ信号STBYは、スタンバイ制御ラッチ部４７２で生成されるスタンバイ信号STBY_3に変更する。

スタンバイ制御ラッチ部４７２は、全ての画素データが転送され終わった後の水平ブランキング期間HBLK時に信号増幅部４０２への電源供給を停止（スタンバイ状態に）させることで、不要な消費電流を削減するようにする。そのため、第３実施形態のデジタルインタフェース部４０６は、水平ブランキング期間HBLKに信号増幅部４０２への電源供給をスタンバイ状態にする回路アーキテクチャを採る。

スタンバイ制御ラッチ部４７２は、図４Ａに示すように、普通のインバータ５１０，５１２，５２２，５２６、２入力型のＮＯＲゲート５１４、２入力型のＮＡＮＤゲート５１６，５１８，５２４、２入力型のＯＲゲート５２８を有する。インバータ５１２の前段には、遅延調整部５３０を設けておくとよい。「普通の」とは前述のインバータ３３１のようにｐＭＯＳとｎＭＯＳが縦続接続されたＣＭＯＳインバータである。ＮＡＮＤゲート５２４とインバータ５２６を纏めてＡＮＤゲートに変更してもよい。

インバータ５１０，５１２，５２２、ＮＯＲゲート５１４、ＮＡＮＤゲート５１６，５１８の回路部分が HSTBYパルス生成部４６０に対応し、ＮＡＮＤゲート５２４、ＯＲゲート５２８、インバータ５２６の回路部分がスタンバイ信号選択部４６２に対応する。

インバータ５１０には、システム制御部２０ｂからの水平同期信号SYNC_Hが供給される。インバータ５１２には、スタンバイ開始パルスSTBY_Sが供給される。ＮＯＲゲート５１４は、システム制御部２０ｂからのシステムスタンバイ信号STBYが一方の入力端に供給され、水平同期信号SYNC_Hがインバータ５１０で論理反転された後に他方の入力端に供給される。

遅延調整部５３０は、データ転送終了パルスＨＴ_EとＤＦＦ１２ｘ_E1 にラッチされたデータの出力部２８からの出力が完了する各タイミングの関係から、データ転送終了パルスＨＴ_E（スタンバイ開始パルスSTBY_S）の遅延量を調整する。

ＮＡＮＤゲート５１６，５１８は、入出力間が襷がけ接続されることで、データ転送終了パルスＨＴ_E（スタンバイ開始パルスSTBY_S）を取り込んで保持する保持部の一例であるＲＳラッチ回路を構成している。具体的には、ＮＡＮＤゲート５１６は、インバータ５１２により論理反転されたシステムスタンバイ信号 xSTBYが一方の入力端に供給され、ＮＡＮＤゲート５１８の出力信号が他方の入力端に供給される。ＮＡＮＤゲート５１８は、ＮＯＲゲート５１４の出力信号が一方の入力端に供給され、ＮＡＮＤゲート５１６の出力信号が他方の入力端に供給される。インバータ５２２は、ＮＡＮＤゲート５１８の出力信号を論理反転し、その出力をスタンバイパルスSTBY_Hとする。ＲＳラッチ回路は初期状態が不定のため、ＮＯＲゲート５１４を設けて、一番強制力を持つシステムスタンバイ信号STBYで状態を確定させておく。

ＮＡＮＤゲート５２４は、回路イネーブル信号EN_3が一方の入力端に供給され、インバータ５２２の出力信号が他方の入力端に供給される。インバータ５２６は、ＮＡＮＤゲート５２６の出力信号を論理反転する。ＯＲゲート５２８は、システム制御部２０ｂからのシステムスタンバイ信号STBYが一方の入力端に供給され、インバータ５２６の出力信号が他方の入力端に供給され、その出力をスタンバイ信号STBY_3とする。

スタンバイパルスSTBY_Hは、水平同期信号SYNC_HのＬでリセット（Ｌ）され、スタンバイ開始パルスSTBY_SのＨでセット（Ｈ）される。回路イネーブル信号EN_3は、スタンバイ信号STBY_3においてスタンバイパルスSTBY_Hを有効にするもので、システムスタンバイ信号STBYがＬレベルで回路イネーブル信号EN_3がＨレベルのときには、スタンバイ信号STBY_3がスタンバイパルスSTBY_Hと同じ論理レベルになる。

［データ出力動作例］
スタンバイ制御ラッチ部４７２は、スタンバイ開始パルスSTBY_S、水平同期信号SYNC_H、回路イネーブル信号EN_3、システムスタンバイ信号STBYに基づき、図４Ｂに示すような動作する。

図４Ｂから分かるように、全ての画素データが水平走査部１２によって転送し終わった後、水平走査動作転送終了信号（スタンバイ開始パルスSTBY_S）をスタンバイ制御ラッチ部４７２に供給する。スタンバイ制御ラッチ部４７２は、システム制御部２０ｂから供給される水平期間同期信号SYNC_Hを受け取ることで、水平ブランキング期間HBLKが開始してから信号増幅部４０２をスタンバイ状態にする信号を自動的に生成する。

水平同期信号SYNC_Hが立ち下がると、そのＬ期間で先ずスタンバイパルスSTBY_H（スタンバイ信号STBY_3）がＬレベルになる。その後、スタンバイ開始パルスSTBY_SがＨレベルになるとスタンバイパルスSTBY_H（スタンバイ信号STBY_3）もＨレベルになる。

スタンバイパルスSTBY_Hは、１水平走査期間において、水平同期信号SYNC_Hの立下り時にＬとなってから、スタンバイ開始パルスSTBY_SがＨレベルになる時点でＨとなるまでの間はＬ、それ以外はＨである。

この例では、水平転送完了後の３クロック目で１クロック分だけアクティブＨとなるデータ転送終了パルスＨＴ_Eそのものをスタンバイ開始パルスSTBY_Sとして使用しているが、これは一例に過ぎない。水平転送完了後にデータ転送終了パルスＨＴ_Eがアクティブレベルとなるタイミングと、最終段のＤＦＦ１２ｘ_E0 にラッチされたデータの出力部２８からの出力が完了するタイミングの関係を考慮して、遅延調整部５３０で遅延に対する相応の対処をすればよい。つまり、最終段のＤＦＦ１２ｘ_E0 にラッチされたデータが出力部２８から出力される前に、デジタルインタフェース部４０６のＤＦＦ４１２，４１４に先にリセットがかかってしまって、ラッチデータが出力されない事態を避けるような対処を遅延調整部５３０で採ればよい。

このような第３実施形態の仕組みによれば、画素データ出力期間以外の期間は駆動電源部４０４から信号増幅部４０２への電源供給が停止される。駆動電源部４０４の低消費電力駆動が可能となり、電源ノイズ、発熱の発生も低減することができる。

また、信号増幅部４０２は、電流差分増幅方式を使用しているため、駆動電源部４０４からの電源供給がオフされるときに瞬時電流の影響を受ける可能性がある。しかしながら、スタンバイ信号STBY_3がアクティブＨになり信号増幅部４０２への電源供給が停止されるときには、各トランジスタ４４２，４５２，４４４，４５４もオンするので、スタンバイ動作時に発生する瞬時電流の影響を受け難い利点がある。この点も、第１・第２実施形態と同様である。

さらに、第１実施形態に対しては、スタンバイ制御ラッチ部４７２を追加しているが、図３Ｂと図４Ａの対比から理解されるように、第２実施形態とは異なり HSTBYパルス生成部４６０に対応する部分の構成が簡易である。出力部２８内のアーキテクチャによりスタンバイ動作が完結してしまうため、ロジック回路の規模が第２実施形態よりも縮小される。 HSTBYパルス生成部４６０に対応する部分の回路構成が第２実施形態よりも簡易であるため、回路設計の工数削減効果も得られる。

特に第３実施形態では、従来回路（水平走査部１２）に存在する水平走査動作転送終了信号（スタンバイ開始パルスSTBY_S）と水平同期信号SYNC_Hを組み合わせることで、水平ブランキング期間HBLKのみスタンバイ状態にするスタンバイパルスSTBY_Hが生成される。

このため、通常の全画素読出し駆動のみならず、画素数の切出しによるモードや画素加算によるモードなど、フレームレートがモードにより変化する仕様に拘らず、水平データ転送動作／非動作に応じて、信号増幅部４０２をスタンバイ状態にすることができる。その結果、スタンバイパルスSTBY_Hを生成するための回路構成は第２実施形態の HSTBYパルス生成部４６０よりも簡易でよくロジック回路の規模縮小と設計工数の削減に寄与する。

また、第３実施形態では、図４Ｂに示すように、水平ブランキング期間HBLKに入るとスタンバイパルスSTBY_HをＨレベルにするが、水平同期信号SYNC_Hの立下りにてＬレベルに戻してスタンバイ状態を解除する。そのため、第２実施形態と比較した場合、出力回路動作期間Ｔｃは画素データ出力期間Ｔａと一致せず、消費電力低減の効果は第２実施形態よりも劣る。しかしながら、スタンバイ状態からの復帰時間を容易に確保でき、信号増幅部４０２が水平走査時に駆動しないリスクを回避できる利点がある。

＜第４実施形態＞
図５〜図５Ｂは、第４実施形態を説明する図である。図５は、水平データ転送系に着目した第４実施形態を示す図である。図５Ａは、第４実施形態の制御信号生成部４０８の構成例を示す図である。図５Ｂは、第４実施形態におけるデータ出力動作を説明するタイミングチャートである。

第３実施形態では、スタンバイ状態を解除する制御信号として水平同期信号SYNC_Hを使用していたが、スタンバイ状態からの復帰時間を確保できさえすればよく、その他の信号をスタンバイ状態を解除する制御信号として使用できる。その場合の考え方は、スタンバイ状態を解除できるタイミングが水平同期信号SYNC_Hを使う場合と同じものであると、得られる効果は第３実施形態と同じである。一方、水平同期信号SYNC_Hを使う場合よりも遅くスタンバイ状態を解除できる信号であると、電力消費効果を第３実施形態よりも高めることができる。

第４実施形態は、この観点から創出されたもので、スタンバイ状態を解除する制御信号としてカウンタラッチ開始信号LAT_S を用いる。カウンタラッチ開始信号LAT_S は、ラッチ２５７がＡＤ変換部２５０で変換されたデジタルデータを保持するタイミングを規定する保持タイミング信号の一例である。そして、カウンタラッチ開始信号LAT_S は、水平同期信号SYNC_Hを使う場合よりも遅くスタンバイ状態を解除できる信号に該当する。

第４実施形態の制御信号生成部４０８は、第１実施形態の制御信号生成部４０８をベースにさらに、スタンバイ制御ラッチ部４８２を備える。第２実施形態の HSTBYパルス生成部４６０を取り外し、スタンバイ信号選択部４６２をスタンバイ制御ラッチ部４８２に置き換えた構成である。換言すると、第３実施形態のスタンバイ制御ラッチ部４７２をスタンバイ制御ラッチ部４８２に置き換えた構成である。

カウンタ部２５４と水平転送ドライバ３０８の間のアップダウンカウントデータ線上にラッチ２５７が設けられ、このラッチ２５７はカウンタラッチ開始信号LAT_S により制御される。ラッチ２５７は、２つのクロックドインバータ４９２，４９４と２つの普通のインバータ４９６，４９８を有する。「普通の」とは前述のインバータ３３１などのようにｐＭＯＳとｎＭＯＳが縦続接続されたＣＭＯＳインバータである。

クロックドインバータ４９２，４９４の出力は共通に接続されインバータ４９６の入力となるとともに、水平転送ドライバ３０８の入力ともなる。カウンタ部２５４のデータDATA＜Ｋ＞がクロックドインバータ４９２に入力され、インバータ４９６の出力データがクロックドインバータ４９４に入力される。インバータ４９８は、カウンタラッチ開始信号LAT_S を論理反転する。

クロックドインバータ４９２の非反転クロック端CKとクロックドインバータ４９４の反転クロック端 xCKにはシステム制御部２０ｂからの制御信号ＣＮ９に含まれるカウンタラッチ開始信号LAT_S （ロード信号）が入力される。クロックドインバータ４９２の反転クロック端 xCKとクロックドインバータ４９４の非反転クロック端CKにはカウンタラッチ開始信号LAT_S をインバータ４９８で論理反転したカウンタラッチ開始信号xLAT_Sが入力される。カウンタラッチ開始信号LAT_S ，xLAT_Sは相補関係にある。

クロックドインバータ４９２，４９４は、非反転クロック端CKにＬレベルが入力され、かつ、反転クロック端 xCKにＨレベルが入力されると、出力端はハイインピーダンスとなりデータ通過を遮断する。一方、クロックドインバータ４９２，４９４は、非反転クロック端CKにＨレベルが入力され、かつ、反転クロック端 xCKにＬレベルが入力されると、入力端に入力されたデータが反転されて出力端から出力される。

このため、カウンタラッチ開始信号LAT_S がＨレベルのとき、クロックドインバータ４９４の出力はハイインピーダンスであり、クロックドインバータ４９２はカウンタ部２５４のデータDATA＜Ｋ＞を取り込み論理反転したデータ xDATA＜Ｋ＞を出力する。これを受けたインバータ４９６は、データ xDATA＜Ｋ＞を論理反転したデータDATA＜Ｋ＞をクロックドインバータ４９４に供給する。

次に、カウンタラッチ開始信号LAT_S がＬレベルになると、クロックドインバータ４９２の出力はハイインピーダンスに切り替り、クロックドインバータ４９４はインバータ４９６からデータDATA＜Ｋ＞を取り込み論理反転したデータ xDATA＜Ｋ＞を出力する。クロックドインバータ４９４とインバータ４９６で正帰還動作をするので、カウンタラッチ開始信号LAT_S がＬレベルの期間は、データ xDATA＜Ｋ＞がラッチ２５７に保持される。

カウンタ部２５４のデータDATA＜Ｋ＞は、クロックドインバータ４９２で取り込まれて論理反転（相補関係）され、クロックドインバータ４９４とインバータ４９６の正帰還動作により保持され、そのデータ xDATA＜Ｋ＞が水平転送ドライバ３０８に供給される。

スタンバイ制御ラッチ部４８２には、水平駆動部１２ｂのＤＦＦ１２２_3の非反転出力端Ｑから出力されるデータ転送終了パルスＨＴ_Eがスタンバイ開始パルスSTBY_Sとして供給される。また、スタンバイ制御ラッチ部４８２には、システム制御部２０ｂから、システムスタンバイ信号STBY、回路イネーブル信号EN_3、カウンタラッチ開始信号LAT_S が供給される。スタンバイ制御ラッチ部４８２は、これら４つの信号に基づいてスタンバイ信号STBY_4を生成する。スタンバイ制御ラッチ部４８２は、スタンバイパルスSTBY_H（水平ブランキング期間スタンバイパルス）を内部信号として生成する。

スタンバイ制御ラッチ部４８２は、図５Ａに示すように、回路構成としては、図４Ａに示した第３実施形態のスタンバイ制御ラッチ部４７２と殆ど同じである。相違は、水平同期信号SYNC_Hをカウンタラッチ開始信号LAT_S に変更しており、両者の論理レベルが逆であるので、第４実施形態ではインバータ５１０を取り外している点にある。スタンバイパルスSTBY_Hは、カウンタラッチ開始信号LAT_S のＨでリセット（Ｌ）され、スタンバイ開始パルスSTBY_SのＨでセット（Ｈ）される。つまり、第４実施形態では、出力部２８における電力消費を低減するための電力制御信号として、スタンバイ開始パルスSTBY_S、システムスタンバイ信号STBY、回路イネーブル信号EN_3、カウンタラッチ開始信号LAT_S を使用する。

［データ出力動作例］
スタンバイ制御ラッチ部４８２は、スタンバイ開始パルスSTBY_S、カウンタラッチ開始信号LAT_S 、回路イネーブル信号EN_3、システムスタンバイ信号STBYに基づき、図５Ｂに示すような動作をしてスタンバイパルスSTBY_Hとスタンバイ信号STBY_4を生成する。第３実施形態の水平同期信号SYNC_Hをカウンタラッチ開始信号LAT_S に変更しただけと考えてよく、ここでは詳細説明を割愛する。

データ出力図とスタンバイパルスSTBY_Hは図５Ｂのようになり、図中の出力回路動作期間Ｔｃのように、スタンバイ状態を復帰時間直前（画素データ出力期間Ｔａの開始直前）まで保持することで第３実施形態よりも消費電力低減の効果を高めることができる。そのためスタンバイ状態からの復帰時間の確保と消費電力低減の両立を図ることができる。

ここでは、水平同期信号SYNC_Hの代わりにカウンタラッチ開始信号LAT_S を使用したが、水平同期信号SYNC_Hを使う場合よりも遅くスタンバイ状態を解除できるその他の信号を使用してもよく、その場合、第４実施形態と同様の効果が得られる。

以上説明したように、本実施形態の仕組みでは、水平ブランキング期間HBLKに信号増幅部４０２をスタンバイ状態にするため消費電力の削減効果が得られる。また、第３・第４実施形態では、 HSTBYパルス生成部４６０を用意しなくてもスタンバイパルスSTBY_Hを自動的に生成することができ、回路規模を縮小でき設計工数も削減される。

また、第３・第４実施形態では、フレームレートの長さや出力ビット数など製品仕様に拘らずスタンバイ制御ができるため、カラムＡＤＣを搭載した固体撮像装置に技術流用が可能となり設計工数の削減となる。

さらに、第３実施形態のようにシステム制御部２０ｂで生成される水平同期信号SYNC_Hによりスタンバイ状態を解除することでスタンバイ状態からの復帰時間の確保が容易となる。また、第４実施形態のように、水平同期信号SYNC_Hの代わりにカウンタラッチ開始信号LAT_S を使用してスタンバイ状態を解除することで、スタンバイ状態からの復帰時間を確保しつつ、より高い消費電力の低減効果を得ることができる。

＜撮像装置：第５実施形態＞
図６は、第５実施形態の撮像装置を説明する図である。第５実施形態は、前述の固体撮像装置１の各実施形態に採用していた出力部２８の仕組みを、物理情報取得装置の一例である撮像装置に適用したものである。図６は、撮像装置８の概略構成図である。主要な構成要素について説明すると次の通りである（主要なもの以外は説明を割愛する）。

撮像装置８は、撮影レンズ８０２、光学ローパスフィルタ８０４、色フィルタ群８１２、画素アレイ部１０、駆動制御部７、カラムＡＤ変換部２６、参照信号生成部２７、カメラ信号処理部８１０を備えている。図中に点線で示しように、光学ローパスフィルタ８０４と合わせて、赤外光成分を低減させる赤外光カットフィルタ８０５を設けることもできる。カラムＡＤ変換部２６の後段に設けられたカメラ信号処理部８１０は、撮像信号処理部８２０と、撮像装置８の全体を制御する主制御部として機能するカメラ制御部９００を有する。撮像信号処理部８２０は、信号分離部８２２と、色信号処理部８３０と、輝度信号処理部８４０と、エンコーダ部８６０を有する。

本実施形態のカメラ制御部９００は、マイクロプロセッサ（microprocessor）９０２、読出専用の記憶部であるＲＯＭ（Read Only Memory）９０４、ＲＡＭ９０６（Random Access Memory）、図示を割愛したその他の周辺部材を有している。マイクロプロセッサ９０２は、コンピュータが行なう演算と制御の機能を超小型の集積回路に集約させたＣＰＵ（Central Processing Unit ）を代表例とする電子計算機の中枢をなすものと同様のものである。ＲＡＭ９０６は、随時書込みおよび読出しが可能であるとともに揮発性の記憶部の一例である。マイクロプロセッサ９０２、ＲＯＭ９０４、およびＲＡＭ９０６を纏めて、マイクロコンピュータ（microcomputer ）とも称する。

カメラ制御部９００は、システム全体を制御するものであり、出力部２８における電力消費を低減するための第１〜第４実施形態で説明した各種電力制御信号のＬ／Ｈを切り替える機能を有している。実際には、その切り替えを、通信・タイミング制御部２０のシステム制御部２０ｂを介して行なう。ＲＯＭ９０４にはカメラ制御部９００の制御プログラムなどが格納されているが、特に本例では、カメラ制御部９００によって、出力部２８における電力消費を低減する動作を制御するためのプログラムが格納されている。ＲＡＭ９０６にはカメラ制御部９００が各種処理を行なうためのデータなどが格納されている。

カメラ制御部９００は、メモリカードなどの記録媒体９２４を挿脱可能に構成し、またインターネットなどの通信網との接続が可能に構成している。たとえば、カメラ制御部９００は、マイクロプロセッサ９０２、ＲＯＭ９０４、およびＲＡＭ９０６の他に、メモリ読出部９０７および通信Ｉ／Ｆ（インタフェース）９０８を備える。

記録媒体９２４は、マイクロプロセッサ９０２にソフトウェア処理をさせるためのプログラムデータ、輝度信号処理部８４０からの輝度系信号に基づく測光データＤＬの収束範囲や露光制御処理（電子シャッタ制御を含む）、出力部２８における電力消費低減動作を制御する各種の制御情報の設定値などの様々なデータを登録するなどのために利用される。メモリ読出部９０７は、記録媒体９２４から読み出したデータをＲＡＭ９０６に格納（インストール）する。通信Ｉ／Ｆ９０８は、インターネットなどの通信網との間の通信データの受け渡しを仲介する。

撮像装置８は、駆動制御部７およびカラムＡＤ変換部２６を、画素アレイ部１０と別体にしてモジュール状のもので示しているが、これらが画素アレイ部１０と同一の半導体基板上に一体的に形成されたワンチップもののを利用してもよい。図は、画素アレイ部１０や駆動制御部７やカラムＡＤ変換部２６や参照信号生成部２７やカメラ信号処理部８１０の他に、撮影レンズ８０２、光学ローパスフィルタ８０４、あるいは赤外光カットフィルタ８０５などの光学系をも含む状態で撮像装置８を示している。この態様は、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態とする場合に好適である。このような撮像装置８は、「撮像」を行なうための、たとえば、カメラや撮像機能を有する携帯機器として提供される。なお、「撮像」は、通常のカメラ撮影時の像の撮り込みだけではなく、広義の意味として、指紋検出なども含むものである。

このような構成の撮像装置８としても、第１〜第４実施形態で説明した各種電力制御信号のＬ／Ｈを切り替えることで、出力部２８における電力消費を抑える仕組みを実現できるようになる。この際、たとえば少なくとも、第１〜第４実施形態で説明した各種電力制御信号のＬ／Ｈ切替えに関わる制御は、外部の主制御部（カメラ制御部９００）において、制御用の指示情報をシステム制御部２０ｂに対するデータ設定で任意に指定できるようにする。

以上、本発明について実施形態を用いて説明したが、本発明の技術的範囲は前記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で前記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。

また、前記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。

前記実施形態では、固体撮像装置１の水平転送系への適用例で説明したが、前記実施形態の適用範囲は固体撮像装置に限らない。データを順次後段側に転送する仕組みを持つ半導体装置であれば、どのようなものにも適用できる。ラッチの情報が転送配線に転送され、転送配線のデータが外部に読み出される半導体装置であればよい。たとえば、ＳＲＡＭ（Static RAM）やＤＲＡＭ（Dynamic RAM ）などの半導体メモリへも適用できる。

１…固体撮像装置、３…単位画素、７…駆動制御部、８…撮像装置、１０…画素アレイ部、１２…水平走査部、１４…垂直走査部、１８…水平信号線、１９…垂直信号線、２０…通信・タイミング制御部、２６…カラムＡＤ変換部、２７…参照信号生成部、２８…出力部、２５０…ＡＤ変換部、２５２…比較部、２５３…カウント動作期間制御部、２５４…カウンタ部、２５６…データ記憶部、２５７…ラッチ、２７０…ＤＡ変換部、３０８…水平転送ドライバ、４０２…信号増幅部、４０４…駆動電源部、４０６…デジタルインタフェース部、４０７…接続切替部、４０８…制御信号生成部、４４０…電位固定部、９００…カメラ制御部

Claims (11)

1. 単位画素が行列状に配列された画素アレイ部と、
   前記画素アレイ部の各単位画素からアナログの画素信号を読み出す垂直走査部と、
   前記画素アレイ部の各単位画素から読み出されたアナログの画素信号をデジタルデータに変換する列ごとに設けられたＡＤ変換部と、
   各列の前記ＡＤ変換部の後段に前記ＡＤ変換部で変換されたデジタルデータを保持するデータ保持回路を具備するデータ記憶部と、
   前記データ保持回路のデータに基づきデータ転送用の信号線を駆動する転送駆動部と、
   前記信号線を介して伝達された前記データ保持回路のデータを受け取り信号増幅を行なう信号増幅部と、
   前記信号線と接続される前記信号増幅部の入力端および／または内部配線を決められた電位に固定する電位固定部と、
   前記信号増幅部への電源供給をオン／オフ制御する駆動電源部と、
   前記転送駆動部を制御してデータを前記信号線を介して前記信号増幅部に転送させる走査部と、
   全体の動作を制御する駆動制御部と、
   を備え、
   前記駆動制御部は、前記データを前記信号線を介して前記信号増幅部に転送させないスタンバイ状態の期間には、前記信号増幅部への電源供給をオフするように前記駆動電源部を制御するとともに、前記信号増幅部の入力端および／または内部配線を決められた電位に固定するように前記電位固定部を制御し、
   前記信号増幅部の後段に、前記信号増幅部で増幅された信号を取り込んで外部のデジタル回路へ渡すデジタルインタフェース部をさらに備え、
   前記駆動制御部は、前記スタンバイ状態の期間に入るときには、前記スタンバイ状態の期間に入る時点の前記デジタルインタフェース部に入力されるデータを取り込んで保持し外部へ出力するように前記デジタルインタフェース部を制御する、
   固体撮像装置。
2. 前記信号増幅部の後段に、データラインの接続を切り替える接続切替部を備え、
   前記接続切替部の後段に、データを外部のデジタル回路へ渡すデジタルインタフェース部を備え、
   前記駆動制御部は、前記スタンバイ状態の期間に入るときには、前記信号増幅部と前記デジタルインタフェース部の接続を切り離すように前記接続切替部を制御するとともに、決められたデータを取り込んで保持し外部へ出力するように前記デジタルインタフェース部を制御する、
   請求項１に記載の固体撮像装置。
3. 前記駆動制御部の指示に基づき前記スタンバイ期間に前記駆動電源部、前記電位固定部、前記デジタルインタフェース部を制御するための制御信号を生成する制御信号生成部を備え、
   前記制御信号生成部は、前記出力部が一列分の前記画素信号のデジタルデータを外部へ出力し終えた後の期間を前記スタンバイ状態にする前記制御信号を生成する、
   請求項１または請求項２に記載の固体撮像装置。
4. 前記制御信号生成部は、各列のデータを前記信号線を介して前記信号増幅部に転送させた後に前記走査部から出力される走査終了を示すパルスを利用して前記制御信号を生成する、
   請求項３に記載の固体撮像装置。
5. 前記制御信号生成部は、前記転送駆動部から出力される前記出力部が一列分の前記画素信号のデジタルデータを外部へ出力し終えた時点を示す信号を取り込んで保持する保持部を有する、
   請求項３に記載の固体撮像装置。
6. 前記制御信号生成部は、前記出力部が一列分の前記画素信号のデジタルデータを外部へ出力し終えた時点を示す前記転送駆動部から出力される終了信号を取り込むことで前記出力し終えた時点を認識する情報を保持する保持部を有し、前記出力し終えた時点から前記制御信号を前記スタンバイ期間のレベルに設定する、
   請求項３に記載の固体撮像装置。
7. 前記制御信号生成部は、前記出力部が一列分の前記画素信号のデジタルデータを外部へ出力を開始するよりも予め決められた期間前に、前記制御信号を前記スタンバイ期間のレベルから解除する、
   請求項６に記載の固体撮像装置。
8. 前記制御信号生成部は、前記出力部が一列分の前記画素信号のデジタルデータを外部へ出力する１サイクルを示す同期信号に基づいて、前記制御信号を前記スタンバイ期間のレベルから解除する、
   請求項７に記載の固体撮像装置。
9. 前記データ保持回路が前記ＡＤ変換部で変換されたデジタルデータを保持するタイミングを規定する保持タイミング信号に基づいて、前記制御信号を前記スタンバイ期間のレベルから解除する、
   請求項７に記載の固体撮像装置。
10. 単位画素が行列状に配列された画素アレイ部と、
    前記画素アレイ部の各単位画素からアナログの画素信号を読み出す垂直走査部と、
    前記画素アレイ部の各単位画素から読み出されたアナログの画素信号をデジタルデータに変換する列ごとに設けられたＡＤ変換部と、
    各列の前記ＡＤ変換部の後段に前記ＡＤ変換部で変換されたデジタルデータを保持するデータ保持回路を具備するデータ記憶部と、
    前記データ保持回路のデータに基づきデータ転送用の信号線を駆動する転送駆動部と、
    前記信号線を介して伝達された前記データ保持回路のデータを受け取り信号増幅を行なう信号増幅部と、
    前記信号線と接続される前記信号増幅部の入力端および／または内部配線を決められた電位に固定する電位固定部と、
    前記信号増幅部への電源供給をオン／オフ制御する駆動電源部と、
    前記転送駆動部を制御してデータを前記信号線を介して前記信号増幅部に転送させる走査部と、
    全体の動作を制御する駆動制御部と、
    前記駆動制御部を制御する主制御部と、
    を備え、
    前記駆動制御部は、前記データを前記信号線を介して前記信号増幅部に転送させないスタンバイ状態の期間には、前記信号増幅部への電源供給をオフするように前記駆動電源部を制御するとともに、前記信号増幅部の入力端および／または内部配線を決められた電位に固定するように前記電位固定部を制御し、
    前記信号増幅部の後段に、前記信号増幅部で増幅された信号を取り込んで外部のデジタル回路へ渡すデジタルインタフェース部をさらに備え、
    前記駆動制御部は、前記スタンバイ状態の期間に入るときには、前記スタンバイ状態の期間に入る時点の前記デジタルインタフェース部に入力されるデータを取り込んで保持し外部へ出力するように前記デジタルインタフェース部を制御する、
    撮像装置。
11. デジタルデータを保持するデータ保持回路と、
    前記データ保持回路のデータに基づきデータ転送用の信号線を駆動する転送駆動部と、
    前記信号線を介して伝達された前記データ保持回路のデータを受け取り信号増幅を行なう信号増幅部と、
    前記信号線と接続される前記信号増幅部の入力端および／または内部配線を決められた電位に固定する電位固定部と、
    前記信号増幅部への電源供給をオン／オフ制御する駆動電源部と、
    前記転送駆動部を制御してデータを前記信号線を介して前記信号増幅部に転送させる走査部と、
    全体の動作を制御する駆動制御部と、
    を備え、
    前記駆動制御部は、前記データを前記信号線を介して前記信号増幅部に転送させないスタンバイ状態の期間には、前記信号増幅部への電源供給をオフするように前記駆動電源部を制御するとともに、前記信号増幅部の入力端および／または内部配線を決められた電位に固定するように前記電位固定部を制御し、
    前記信号増幅部の後段に、前記信号増幅部で増幅された信号を取り込んで外部のデジタル回路へ渡すデジタルインタフェース部をさらに備え、
    前記駆動制御部は、前記スタンバイ状態の期間に入るときには、前記スタンバイ状態の期間に入る時点の前記デジタルインタフェース部に入力されるデータを取り込んで保持し外部へ出力するように前記デジタルインタフェース部を制御する、
    半導体装置。

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