JP4838550B2

JP4838550B2 - 表示駆動回路

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Publication number: JP4838550B2
Application number: JP2005230270A
Authority: JP
Inventors: 厚司山崎
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2005-08-09
Filing date: 2005-08-09
Publication date: 2011-12-14
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Description

本発明は、ＬＣＤ(Liquid Crystal Display)等の表示器を駆動する表示駆動回路、特にその低消費電力での表示品質維持に関するものである。

図２は、従来のＬＣＤ駆動回路の構成図である。
このＬＣＤ駆動回路は、例えばＬＣＤの縦方向の表示ラインを駆動するもので、アナログの入力信号ＩＮが与えられる差動増幅部、この差動増幅部で増幅された信号を低出力インピーダンスで出力する出力部、及び入力信号ＩＮが変化する時の不安定な表示を防止するためのスイッチ部を有している。

差動増幅部は、ＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）１Ｐ，２Ｐ，３Ｐと、ＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）４Ｎ，５Ｎで構成されている。ＰＭＯＳ１Ｐのゲートには入力信号ＩＮが与えられ、ソースはＰＭＯＳ３Ｐを介して電源電位ＶＤＤに接続され、ドレインはＮＭＯＳ４Ｎを介して接地電位ＧＮＤに接続されている。ＮＭＯＳ４Ｎのゲートは、ＮＭＯＳ５Ｎのゲートとドレインに接続されている。ＮＭＯＳ５Ｎのソースは接地電位ＧＮＤに接続され、ドレインはＰＭＯＳ２Ｐを介してＰＭＯＳ１Ｐのソースに接続されている。ＰＭＯＳ３Ｐのゲートには、所定のバイアス電流を流すためのバイアス電圧ＶＢが与えられている。

出力部は、接地電位ＧＮＤと電源電位ＶＤＤの間に直列に接続されたＮＭＯＳ６ＮとＰＭＯＳ７Ｐを有し、このＮＭＯＳ６Ｎのゲートが差動増幅部のＰＭＯＳ１Ｐのドレインに接続されている。ＰＭＯＳ７Ｐのゲートにはバイアス電圧ＶＢが与えられている。また、ＮＭＯＳ６ＮとＰＭＯＳ７Ｐの接続点であるノードＮ１の信号Ｓ１が、差動増幅部のＰＭＯＳ２Ｐのゲートにフィードバックされるようになっている。更に、ノードＮ１とＮＭＯＳ６Ｎのゲートの間には、補償用のキャパシタ８が接続されている。

スイッチ部は、ＮＭＯＳとＰＭＯＳを並列に接続して、これらのゲートに相補的な制御信号を与えることによってオン／オフ制御するトランスファーゲート（以下、「ＴＧ」という）９で構成され、出力信号ＯＵＴが出力されるパッド１０とノードＮ１との間を、制御信号ＥＮに従ってオン／オフするものである。なお、パッド１０には、負荷回路ＬＤとしてＬＣＤの表示ラインが接続されるようになっている。

このＬＣＤ駆動回路では、例えばＬＣＤの横方向の走査ラインを順次切り替える度に、縦方向の表示ラインに印加する入力信号ＩＮが変化する。この入力信号ＩＮの変化タイミングに合わせて、所定時間だけレベル“Ｌ”となる制御信号ＥＮが与えられる。

制御信号ＥＮが“Ｌ”になると、ＴＧ９はオフ状態となり、ノードＮ１とパッド１０の間は切り離され、パッド１０に接続される負荷回路ＬＤへの出力信号ＯＵＴの供給は停止される。その間に、入力信号ＩＮは次の走査ラインに対する値に変化し、ノードＮ１の信号もこれに対応した値に変化する。

所定時間が経過すると、制御信号ＥＮはレベル“Ｈ”に戻り、ＴＧ９はオン状態となる。これにより、ノードＮ１の信号がＴＧ９を介してパッド１０へ出力され、出力信号ＯＵＴは切り替え後の走査ラインに対応する値に変化する。

前記ＬＣＤ駆動回路では次のような課題があった。
即ち、ＬＣＤ駆動回路で発生する熱を低減するために、差動増幅部及び出力部に流れる定常電流を減らして消費電力を下げることが一般的に行われている。しかしながら、定常電流を減らすと、入力信号ＩＮが変化したときの応答時間が長くなり、画質が劣化するという課題があった。

本発明は、定常電流を減らしても画質の劣化が少ない表示駆動回路を提供することを目的としている。

本発明のうち第１の発明の表示駆動回路は、入力信号が与えられる第１入力端子及び帰還信号が与えられる第２入力端子を有し、出力端子から該第１及び第２入力端子の電位差に応じた信号を出力する差動増幅部と、第１電源電位と出力ノードの間に接続されて所定の電流を流す第１導電型の第１のトランジスタと、前記出力ノードと第２電源電位の間に接続され、制御電極に与えられる信号によって導通状態が制御される第２導電型の第２のトランジスタと、前記差動増幅部の第２入力端子と前記第２のトランジスタの制御電極の間に接続されたキャパシタと、表示装置が接続される出力パッドと前記出力ノードの間に接続され、入力信号の変化の開始と共に外部から与えられる第１の制御信号とほぼ同時に変化する第２の制御信号が与えられている間オフ状態となる第１のスイッチと、前記差動増幅部の出力端子と前記第２のトランジスタの制御電極の間に接続され、前記第２の制御信号に引き続いて変化する第３の制御信号が与えられている間オフ状態となる第２のスイッチと、前記出力ノードと前記差動増幅部の第２入力端子の間に接続され、前記第３の制御信号が与えられている間オフ状態となる第３のスイッチと、前記第２のトランジスタの制御電極と前記第２電源電位の間に接続され、前記第３の制御信号に引き続いて変化する第４の制御信号が与えられている間オン状態となる第４のスイッチと、前記差動増幅部の第２入力端子と前記第２電源電位の間に接続され、前記第４の制御信号が与えられている間オン状態となる第５のスイッチとを備えている。そして、前記入力信号が安定した後に前記第１の制御信号が立ち下がると、ほぼ同時に前記第４の制御信号が与えられなくなって、前記第４のスイッチ及び前記第５のスイッチが共にオフ状態となり、引き続いて、前記第３の制御信号が与えられなくなって、前記第２のスイッチ及び前記第３のスイッチが共にオン状態となり、更に、前記第２の制御信号が与えられなくなって、前記第１のスイッチがオン状態となることを特徴としている。
本発明のうち第２の発明の表示駆動回路は、入力信号が与えられる第１入力端子及び帰還信号が与えられる第２入力端子を有し、出力端子から該第１及び第２入力端子の電位差に応じた信号を出力する差動増幅部と、第１電源電位と出力ノードの間に接続されて所定の電流を流す第１導電型の第１のトランジスタと、前記出力ノードと第２電源電位の間に接続され、制御電極に与えられる信号によって導通状態が制御される第２導電型の第２のトランジスタと、前記差動増幅部の第２入力端子と前記第２のトランジスタの制御電極の間に接続されたキャパシタと、表示装置が接続される出力パッドと前記出力ノードの間に接続され、前記入力信号の変化の開始と共に与えられる第１の制御信号と、ほぼ同時に変化する第２の制御信号が与えられている間オフ状態となる第１のスイッチと、前記差動増幅部の出力端子と前記第２のトランジスタの制御電極の間に接続され、前記第２の制御信号に引き続き変化する第３の制御信号が与えられている間オフ状態となる第２のスイッチと、前記出力ノードと前記差動増幅部の第２入力端子の間に接続され、前記第３の制御信号が与えられている間オフ状態となる第３のスイッチと、前記第２のトランジスタの制御電極と前記第２電源電位の間に接続され、前記第３の制御信号に引き続いて変化する第４の制御信号が与えられている間オン状態となる第４のスイッチと、前記差動増幅部の第１及び第２入力端子の間に接続され、前記第４の制御信号が与えられている間オン状態となる第５のスイッチとを備えている。そして、前記入力信号が安定した後に前記第１の制御信号が立ち下がると、ほぼ同時に前記第４の制御信号与えられなくなって、前記第４のスイッチ及び前記第５のスイッチが共にオフ状態となり、引き続いて、前記第３の制御信号が与えられなくなって、前記第２のスイッチ及び前記第３のスイッチが共にオン状態となり、更に、前記第２の制御信号が与えられなくなって、前記第１のスイッチがオン状態になることを特徴としている。

本発明のうち第１の発明によれば、入力信号の変化タイミングで順番に与えられる第１の制御信号、第２の制御信号、第３の制御信号及び第４の制御信号によって、出力ノード及び第２のトランジスタを、差動増幅部及び出力パッドから切り離すと共に、キャパシタを放電させるための第１〜第５のスイッチを備えている。これにより、入力信号が安定して第１の制御信号が解除された瞬間に、第２のトランジスタが極めて小さなオン抵抗で出力パッドに接続され、この出力パッドに接続される負荷回路の電荷を充放電して急速に入力信号に対応した電圧に変化せせることができる。これにより、差動増幅部の定常電流を減らしても速い応答速度が得られ、画質の劣化が少ないという効果がある。
本発明のうち第２の発明によれば、第４の制御信号によって差動増幅器の第１入力端子と第２入力端子との間が導通状態となることによって、入力信号の状態がキャパシタを介して第２導電型の第２トランジスタの制御電極における電位として反映されることになるので、入力信号の変化量が大きい時には小さなオン抵抗で負荷回路の電荷を充放電でき、入力信号の変化量が小さい時には負荷回路への無駄な充放電を抑制できるという効果がある。

差動増幅部の第２入力端子と第２電源電位の間に接続された第５のスイッチに代えて、この差動増幅部の第１及び第２入力端子の間に、制御信号が与えられている間オン状態となる第５のスイッチを設ける。

この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。

図１は、本発明の実施例１を示すＬＣＤ駆動回路の構成図であり、図２中の要素と共通の要素には共通の符号が付されている。

このＬＣＤ駆動回路は、図２と同様にＬＣＤの縦方向の表示ラインを駆動するもので、第１導電型のＭＯＳトランジスタ（例えば、ＰＭＯＳ）１Ｐ，２Ｐ，３Ｐと、第２導電型のＭＯＳトランジスタ（例えば、ＮＭＯＳ）４Ｎ，５Ｎで構成される差動増幅部を有している。

差動増幅部の第１入力端子であるＰＭＯＳ１Ｐのゲートにはアナログの入力信号ＩＮが与えられ、ソースはＰＭＯＳ３Ｐを介して第１の電源電位（例えば、ＶＤＤ）に接続され、ドレインはＮＭＯＳ４Ｎを介して第２の電源電位（例えば、接地電位ＧＮＤ）に接続されている。ＮＭＯＳ４Ｎのゲートは、ＮＭＯＳ５Ｎのゲートとドレインに接続されている。ＮＭＯＳ５Ｎのソースは接地電位ＧＮＤに接続され、ドレインはＰＭＯＳ２Ｐを介してＰＭＯＳ１Ｐのソースに接続されている。ＰＭＯＳ３Ｐのゲートには、所定のバイアス電流を流すためのバイアス電圧ＶＢＰが与えられている。

差動増幅部の出力端子であるＰＭＯＳ１Ｐのドレインは、スイッチ用のＮＭＯＳ１１Ｎを介してノードＮ２に接続され、このノードＮ２が出力部のＮＭＯＳ６Ｎのゲートに接続されている。また、差動増幅部の第２入力端子であるＰＭＯＳ２ＰのゲートはノードＮ３に接続され、このノードＮ３がＴＧ１２を介して出力部のノードＮ１に接続されている。
そして、ノードＮ１の信号が、ＰＭＯＳ２Ｐのゲートに帰還信号として与えられるようになっている。また、ＮＭＯＳ１１ＮとＴＧ１２は、第３の制御信号ＫＬによってオン／オフ制御され、この制御信号ＫＬが“Ｈ”のときにオン状態となり、“Ｌ”のときにオフ状態となるように構成されている。

出力部は、接地電位ＧＮＤとノードＮ１の間に接続されたＮＭＯＳ６Ｎと、このノードＮ１と電源電位ＶＤＤの間に接続され、ゲートにバイアス電圧ＶＢＰが与えられるＰＭＯＳ７Ｐで構成されている。

ノードＮ２，Ｎ３間には、補償用のキャパシタ８が接続され、これらのノードＮ２，Ｎ３と接地電位ＧＮＤ間には、それぞれスイッチ用のＮＭＯＳ１３Ｎ，１４Ｎが接続されている。ＮＭＯＳ１３Ｎ，１４Ｎのゲートには第４の制御信号ＤＣが与えられ、この制御信号ＤＣによってオン／オフ制御されるようになっている。

ノードＮ１は、第２の制御信号ＥＮでオン／オフ制御されるＴＧ９を介してパッド１０に接続されている。ＴＧ９は、制御信号ＥＮが“Ｈ”のときにオン状態となってノードＮ１の信号を出力信号ＯＵＴとしてパッド１０に出力し、この制御信号ＥＮが“Ｌ”のときにはオフ状態となるように構成されている。なお、パッド１０には、負荷回路ＬＤとしてＬＣＤの表示ラインが接続されるようになっている。

更に、このＬＣＤ駆動回路は、入力信号ＩＮの変化タイミングに合わせて与えられる所定のパルス幅の第１の制御信号ＴＰに基づいて、第２の制御信号ＥＮ，第３の制御信号ＫＬ，第４の制御信号ＤＣを生成するためのタイミング制御部２０を備えている。

タイミング制御部２０は、制御信号ＴＰが入力信号ＩＮの変化開始時に“Ｌ”から“Ｈ”に立ち上がると、ほぼ同時に制御信号ＥＮを“Ｈ”から“Ｌ”に立ち下げ、その後、制御信号ＫＬを立ち下げ、更に、制御信号ＤＣを“Ｌ”から“Ｈ”に立ち上げるようになっている。また、入力信号ＩＮが安定するための所定時間が経過して、制御信号ＴＰが“Ｈ”から“Ｌ”に立ち下がると、タイミング制御部２０は、ほぼ同時に制御信号ＤＣを立ち下げ、その後、順次制御信号ＫＬ，ＥＮを立ち上げるようになっている。なお、これらの制御信号ＴＰ，ＥＮ，ＫＬ，ＤＣは、若干の時間差はあるが、確実なスイッチ動作を行うための時間差であり、ほぼ同じタイミングの信号である。

図３は、図１の動作を示す信号波形図である。以下、この図３を参照しつつ図１の動作を説明する。

制御信号ＴＰが“Ｌ”で安定しているときは、ＮＭＯＳ１１ＮとＴＧ９，１２はオン状態となり、ＮＭＯＳ１３Ｎ，１４Ｎはオフ状態となる。これにより、差動増幅部と出力部によるボルテージフォロワ回路が構成され、入力信号ＩＮと同じ電圧の出力信号ＯＵＴが、パッド１０から出力される。

図３の時刻Ｔ１において、入力信号ＩＮの変化（例えば、高電位から低電位へ）の開始と共に外部から与えられる制御信号ＴＰが立ち上がると、ほぼ同時に制御信号ＥＮが“Ｌ”となり、ＴＧ９がオフ状態となってノードＮ１とパッド１０の間が切り離される。これにより、パッド１０及びこれに接続された負荷回路ＬＤには、変化直前の入力信号ＩＮに対応した出力信号ＯＵＴが、そのまま保持される。

引き続いて、制御信号ＫＬが“Ｌ”となってＮＭＯＳ１１ＮとＴＧ１２がオフ状態となり、差動増幅部の出力側とノードＮ２の間が切り離されると共に、ノードＮ１，Ｎ３間も切り離される。更に、制御信号ＤＣが“Ｈ”となり、ＮＭＯＳ１３Ｎ，１４Ｎはオン状態となる。これにより、ノードＮ２の電位Ｓ２とノードＮ３の電位Ｓ３は、接地電位ＧＮＤとなる。従って、キャパシタ８の電荷は放電される。

時刻Ｔ２において、入力信号ＩＮが安定して外部から与えられる制御信号ＴＰが立ち下がると、ほぼ同時に制御信号ＤＣが“Ｌ”となり、ＮＭＯＳ１３Ｎ，１４Ｎはオフ状態となる。これにより、ノードＮ２，Ｎ３は、接地電位ＧＮＤから切り離される。

引き続いて、制御信号ＫＬが“Ｈ”となってＮＭＯＳ１１ＮとＴＧ１２がオン状態となり、差動増幅部の出力側とノードＮ２の間が接続されると共に、ノードＮ１，Ｎ３間も接続される。更に、制御信号ＥＮが“Ｈ”となり、ＴＧ９がオン状態となってノードＮ１とパッド１０の間が接続される。

これにより、ノードＮ３の電位Ｓ３は、パッド１０の電位（変化前の入力信号ＩＮに対応する出力信号ＯＵＴ）まで急峻に上昇する。ノードＮ２は、キャパシタ８を介してノードＮ３に接続されているので、このノードＮ２の電位Ｓ２は、キャパシタ８のカップリングによって急峻に上昇する。この時のノードＮ２の立ち上がりは、差動増幅部の定常電流とは無関係に、極めて短時間に行われる。

時刻Ｔ３において、ノードＮ２の電位Ｓ２が、ＮＭＯＳ６Ｎを完全なオン状態にさせる電位まで上昇すると、パッド１０に接続された負荷回路ＬＤに保持されていた電荷が、このＮＭＯＳ６Ｎを介して接地電位ＧＮＤに急速に放電される。これにより、パッド１０の出力信号ＯＵＴの電位は、急速に入力信号ＩＮに応じた電位に近付く。

以上のように、この実施例１のＬＣＤ駆動回路は、入力信号ＩＮが変化するタイミングで与えられる制御信号ＴＰが“Ｈ”になったときに、差動増幅部と出力部との間を切り離して補償用のキャパシタ８を放電させ、この制御信号ＴＰが“Ｌ”になったときに、パッド１０の電位をキャパシタ８のカップリングによって出力部のＮＭＯＳ６Ｎのゲートに印加するように構成している。これにより、制御信号ＴＰが“Ｌ”になって出力信号ＯＵＴの出力が開始された瞬間に、ＮＭＯＳ６Ｎが極めて小さなオン抵抗でパッド１０に接続される負荷回路ＬＤの電荷を充放電することができる。

従って、差動増幅部の定常電流を減らしても、入力信号ＩＮが変化したときの応答時間を短くすることができ、画質の劣化が少ないという利点がある。更に、負荷回路ＬＤの電荷の充放電が、ＮＭＯＳ６Ｎによってオン抵抗の小さな状態で行われるので、このＮＭＯＳ６Ｎによる消費電力が減少し、発熱を小さくすることができるという利点がある。

図４は、本発明の実施例２を示すＬＣＤ駆動回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。

図１のＬＣＤ駆動回路は、シンクアンプ(Sink AMP)と呼ばれ、入力信号ＩＮが接地電位ＧＮＤから電源電位ＶＤＤの１／２までの範囲で良好な特性が得られるものであったが、この実施例２のＬＣＤ駆動回路は、ソースアンプ(Source AMP)と呼ばれ、入力信号ＩＮがＶＤＤ／２〜ＶＤＤの範囲に対応するものである。

回路構成は、図４に示すように、図１中のＰＭＯＳをＮＭＯＳに、ＮＭＯＳをＰＭＯＳに変更すると共に、電源電位ＶＤＤと接地電位ＧＮＤへの接続を入れ替えたものである。これに伴い、各トランジスタに付した符号のサフィックス（Ｎ，Ｐ）を、付け替えている。また、ＰＭＯＳ１１Ｐのゲートには、制御信号ＫＬをインバータ２１で反転した第５の制御信号ＸＫＬを与え、ＰＭＯＳ１３Ｐ，１４Ｐのゲートには、制御信号ＤＣをインバータ２２で反転した第６の制御信号ＸＤＣを与えるようにしている。

図５は、図４の動作を示す信号波形図である。この図５を参照しつつ図４の動作を説明する。なお、以下の動作は、基本的には図１のＬＣＤ駆動回路の動作と同じである。

図５の時刻Ｔ１において、入力信号ＩＮの変化（例えば、低電位から高電位へ）の開始と共に外部から与えられる制御信号ＴＰが立ち上がると、ほぼ同時に制御信号ＥＮが“Ｌ”となり、ＴＧ９がオフ状態となってノードＮ１とパッド１０の間が切り離される。これにより、パッド１０及びこれに接続された負荷回路ＬＤには、変化直前の入力信号ＩＮに対応した出力信号ＯＵＴが、そのまま保持される。

引き続いて、制御信号ＫＬが“Ｌ”となってＰＭＯＳ１１ＰとＴＧ１２がオフ状態となり、差動増幅部の出力側とノードＮ２の間が切り離されると共に、ノードＮ１，Ｎ３間も切り離される。更に、制御信号ＤＣが“Ｈ”となり、ＰＭＯＳ１３Ｐ，１４Ｐはオン状態となる。これにより、ノードＮ２の電位Ｓ２とノードＮ３の電位Ｓ３は、電源電位ＶＤＤとなる。従って、キャパシタ８に電荷が充電される。

時刻Ｔ２において、入力信号ＩＮが安定して外部から与えられる制御信号ＴＰが立ち下がると、ほぼ同時に制御信号ＤＣが“Ｌ”となり、ＰＭＯＳ１３Ｐ，１４Ｐはオフ状態となる。これにより、ノードＮ２，Ｎ３は、電源電位ＶＤＤから切り離される。

引き続いて、制御信号ＫＬが“Ｈ”となってＰＭＯＳ１１ＰとＴＧ１２がオン状態となり、差動増幅部の出力側とノードＮ２の間が接続されると共に、ノードＮ１，Ｎ３間も接続される。更に、制御信号ＥＮが“Ｈ”となり、ＴＧ９がオン状態となってノードＮ１とパッド１０の間が接続される。

これにより、ノードＮ３の電位Ｓ３は、パッド１０の電位（変化前の入力信号ＩＮに対応する出力信号ＯＵＴ）まで急峻に下降する。ノードＮ２は、キャパシタ８を介してノードＮ３に接続されているので、このノードＮ２の電位Ｓ２は、キャパシタ８のカップリングによって急峻に下降する。この時、ノードＮ２の電位の立ち下がりは、差動増幅部の定常電流とは無関係に、極めて短時間に行われる。

時刻Ｔ３において、ノードＮ２の電位Ｓ２が、ＰＭＯＳ６Ｐを完全なオン状態にさせる電位まで下降すると、電源電位ＶＤＤからＰＭＯＳ６Ｐを介してパッド１０に接続された負荷回路ＬＤに電流が流れ、このパッド１０の出力信号ＯＵＴの電位は、急速に入力信号ＩＮに応じた電位に近付く。

以上のように、この実施例２のＬＣＤ駆動回路は、入力信号ＩＮが変化するタイミングで与えられる制御信号ＴＰが“Ｈ”になったときに、差動増幅部と出力部との間を切り離して補償用のキャパシタ８を充電させ、この制御信号ＴＰが“Ｌ”になったときに、パッド１０の電位をキャパシタ８のカップリングによって出力部のＰＭＯＳ６Ｐのゲートに印加するように構成している。これにより、制御信号ＴＰが“Ｌ”になって出力信号ＯＵＴの出力が開始された瞬間に、ＰＭＯＳ６Ｐが極めて小さなオン抵抗でパッド１０に接続される負荷回路ＬＤの電荷を充放電することができる。従って、このＬＣＤ駆動回路は、実施例１と同様の利点がある。

図６は、本発明の実施例３を示すＬＣＤ駆動回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。

このＬＣＤ駆動回路は、図１中のＮＭＯＳ１４Ｎを削除すると共に、入力端子（入力信号ＩＮが与えられるＰＭＯＳ１Ｐのゲート）とノードＮ３の間にＴＧ１５を設け、このＴＧを制御信号ＤＣでオン／オフ制御するように構成したものである。その他の構成は、図１と同様である。

このＬＣＤ駆動回路では、入力信号ＩＮが変化する期間に制御信号ＤＣが“Ｈ”になると、ＴＧ１５がオン状態となり、ノードＮ３の電位Ｓ３は入力信号ＩＮと同じ電位になる。従って、入力信号ＩＮが安定した時点では、ノードＮ３の電位Ｓ３は変化後の入力信号ＩＮに対応した電位となり、キャパシタ８は変化後の入力信号ＩＮと同じ電圧に充電される。そして、制御信号ＤＣが“Ｌ”となり、更に、制御信号ＫＬ，ＥＮが“Ｈ”になると、それまでパッド１０に保持されていた出力信号ＯＵＴ（即ち、変化前の入力信号ＩＮに対応する電圧）が、キャパシタ８を介してノードＮ２に与えられる。このため、ノードＮ２の電位Ｓ２は、入力信号ＩＮの変化量に対応した電位となる。これにより、ＮＭＯＳ６Ｎは入力信号ＩＮの変化量に応じて導通状態が制御され、パッド１０の出力信号ＯＵＴが、急速に入力信号ＩＮに応じた電位に近付く。

以上のように、この実施例３のＬＣＤ駆動回路は、入力信号ＩＮが変化するタイミングで与えられる制御信号ＴＰが“Ｈ”になったときに、差動増幅部と出力部との間を切り離して補償用のキャパシタ８をこの入力信号ＩＮと同じ電圧に充電させ、この制御信号ＴＰが“Ｌ”になったときに、パッド１０の電位をキャパシタ８のカップリングによって出力部のＮＭＯＳ６Ｎに印加するように構成している。これにより、制御信号ＴＰが“Ｌ”になって出力信号ＯＵＴの出力が開始されたときに、ＮＭＯＳ６Ｎは入力信号ＩＮの変化量に応じた導通状態に制御される。即ち、入力信号ＩＮの変化量が大きいときには実施例１と同様に極めて小さなオン抵抗で、パッド１０に接続される負荷回路ＬＤの電荷を充放電することができる。一方、入力信号ＩＮの変化量が小さいときには比較的大きなオン抵抗になるが、負荷回路ＬＤへのオーバードライブによる過度で無駄な充放電を抑えることができる。

なお、この実施例３は、実施例１のシンクアンプに対応するものであるが、実施例２のソースアンプに対しても同様に適用することができる。即ち、図４において、ＰＭＯＳ１４Ｐを削除すると共に、入力端子とノードＮ３の間にＴＧ１５を設け、このＴＧを制御信号ＤＣでオン／オフ制御するように構成すれば良い。これにより、ソースアンプに対しても、この実施例３と同様の利点が得られる。

本発明の実施例１を示すＬＣＤ駆動回路の構成図である。従来のＬＣＤ駆動回路の構成図である。図１の動作を示す信号波形図である。本発明の実施例２を示すＬＣＤ駆動回路の構成図である。図４の動作を示す信号波形図である。本発明の実施例３を示すＬＣＤ駆動回路の構成図である。

符号の説明

１Ｐ〜７Ｐ，１１Ｐ，１３Ｐ，１４ＰＰＭＯＳ
１Ｎ〜７Ｎ，１１Ｎ，１３Ｎ，１４ＮＮＭＯＳ
８キャパシタ
９，１２，１５ＴＧ（トランスファーゲート）
１０パッド
２０タイミング制御部
２１，２２インバータ

Claims

入力信号が与えられる第１入力端子及び帰還信号が与えられる第２入力端子を有し、出力端子から該第１及び第２入力端子の電位差に応じた信号を出力する差動増幅部と、
第１電源電位と出力ノードの間に接続されて所定の電流を流す第１導電型の第１のトラ
ンジスタと、
前記出力ノードと第２電源電位の間に接続され、制御電極に与えられる信号によって導
通状態が制御される第２導電型の第２のトランジスタと、
前記差動増幅部の第２入力端子と前記第２のトランジスタの制御電極の間に接続された
キャパシタと、
表示装置が接続される出力パッドと前記出力ノードの間に接続され、前記入力信号の変化の開始と共に第１の制御信号が立ち上がるとほぼ同時に変化する第２の制御信号が与えられている間オフ状態となる第１のスイッチと、
前記差動増幅部の出力端子と前記第２のトランジスタの制御電極の間に接続され、前記第２の制御信号に引き続いて変化する第３の制御信号が与えられている間オフ状態となる第２のスイッチと、
前記出力ノードと前記差動増幅部の第２入力端子の間に接続され、前記第３の制御信号が与えられている間オフ状態となる第３のスイッチと、
前記第２のトランジスタの制御電極と前記第２電源電位の間に接続され、前記第３の制御信号に引き続いて変化する第４の制御信号が与えられている間オン状態となる第４のスイッチと、
前記差動増幅部の第２入力端子と前記第２電源電位の間に接続され、前記第４の制御信号が与えられている間オン状態となる第５のスイッチとを備え、
前記入力信号が安定した後に前記第１の制御信号が立ち下がるとほぼ同時に前記第４の制御信号が与えられなくなって、前記第４のスイッチ及び前記第５のスイッチが共にオフ状態となり、引き続いて、前記第３の制御信号が与えられなくなって、前記第２のスイッチ及び前記第３のスイッチが共にオン状態となり、更に、前記第２の制御信号が与えられなくなって、前記第１のスイッチがオン状態となることを特徴とする表示駆動回路。
前記第２、第４及び第５のスイッチは第２導電型のトランジスタで構成し、前記第１及び第３のスイッチはトランスファーゲートで構成したことを特徴とする請求項１記載の表示駆動回路。
入力信号が与えられる第１入力端子及び帰還信号が与えられる第２入力端子を有し、出力端子から該第１及び第２入力端子の電位差に応じた信号を出力する差動増幅部と、
第１電源電位と出力ノードの間に接続されて所定の電流を流す第１導電型の第１のトランジスタと、
前記出力ノードと第２電源電位の間に接続され、制御電極に与えられる信号によって導通状態が制御される第２導電型の第２のトランジスタと、
前記差動増幅部の第２入力端子と前記第２のトランジスタの制御電極の間に接続されたキャパシタと、
表示装置が接続される出力パッドと前記出力ノードの間に接続され、前記入力信号の変化の開始と共に与えられる第１の制御信号とほぼ同時に変化する第２の制御信号が与えられている間オフ状態となる第１のスイッチと、
前記差動増幅部の出力端子と前記第２のトランジスタの制御電極の間に接続され、前記第２の制御信号に引き続き変化する第３の制御信号が与えられている間オフ状態となる第２のスイッチと、
前記出力ノードと前記差動増幅部の第２入力端子の間に接続され、前記第３の制御信号が与えられている間オフ状態となる第３のスイッチと、
前記第２のトランジスタの制御電極と前記第２電源電位の間に接続され、前記第３の制御信号に引き続いて変化する第４の制御信号が与えられている間オン状態となる第４のスイッチと、
前記差動増幅部の第１及び第２入力端子の間に接続され、前記第４の制御信号が与えられている間オン状態となる第５のスイッチとを備え、
前記入力信号が安定した後に前記第１の制御信号が立ち下がるとほぼ同時に前記第４の制御信号が与えられなくなって、前記第４のスイッチ及び前記第５のスイッチが共にオフ状態となり、引き続いて、前記第３の制御信号が与えられなくなって、前記第２のスイッチ及び前記第３のスイッチが共にオン状態となり、更に、前記第２の制御信号が与えられなくなって、前記第１のスイッチがオン状態になることを特徴とする表示駆動回路。
前記第２及び第４のスイッチは第２導電型のトランジスタで構成し、前記第１、第３及び第５のスイッチはトランスファーゲートで構成したことを特徴とする請求項３記載の表示駆動回路。