JP5814539B2

JP5814539B2 - 撮像装置

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Publication number: JP5814539B2
Application number: JP2010257239A
Authority: JP
Inventors: 孝正桜木
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2010-11-17
Filing date: 2010-11-17
Publication date: 2015-11-17
Anticipated expiration: 2030-11-17
Also published as: EP2456195A2; CN102547170B; US20120119787A1; US8884864B2; EP2456195A3; JP2012109812A; CN102547170A

Description

本発明は、撮像装置に関する。

固体撮像装置においては、Ｓ／Ｎ比や、信号ダイナミックレンジが重要な製品指標と考えられている。これらの指標に対し、特許文献１では画素信号のレベルを検出する検出回路と増幅回路とを、２次元行列に配列された画素の各列毎に設け、画素信号に対するゲインを画素毎に制御することで、上記の指標の向上を図っている。

また、特許文献２では、撮像素子からの出力信号を増幅する増幅器を設けている。相対的に明るい領域の画素信号は、撮像素子からの出力信号をＡＤ変換したデータを用い、また相対的に暗い領域の信号はより高いゲインで増幅された信号をＡＤ変換したデータを用いて、いわゆる“はめ込み”合成を行っている。このことにより、撮像素子のダイナミックレンジを有効に利用できるとしている。

特開２００４−０１５７０１号公報特開平６−０７０２２２号公報

しかしながら、特許文献１に開示される技術では、画素からの画素信号を検出するための検出回路を画素列毎に設けているので、固体撮像装置の占める面積が増大するとともに、上記の検出回路が検出を行う際の消費電力分も増大してしまう。容量とスイッチを用いた可変ゲイン増幅器を用い、さらに上記のスイッチにＭＯＳトランジスタを用いた場合を考える。その場合、画素毎にゲインを変化させる際に、ＭＯＳスイッチのオン／オフ動作に伴う電荷の移動により、画素信号を増幅する増幅回路の出力信号に付随するオフセット電圧が変動してしまう。それと共に、帰還容量に保存されていた信号電荷が、ゲインを切り替える際に、使用する別の帰還容量に全量移動せず、残留する分が発生するため、そのゲインの設計値と実際のゲインとが異なるという問題が発生する。一方、特許文献２に開示されている技術では、撮像素子から出力された信号のＳ／Ｎ比は向上することはなく、撮像素子のダイナミックレンジも拡大されない。

本発明の目的は、増幅部のゲイン切り替え時の増幅部の出力におけるオフセット電圧変動を防止し、ゲインの設計値と実際のゲインを一致させることができる撮像装置を提供することである。

本発明の撮像装置は、光電変換により信号を生成する画素部と、前記画素部により生成された信号を増幅する増幅部とを有し、前記増幅部は、一方のノードが前記画素部の出力端子に接続される入力容量と、反転入力部が前記入力容量の他方のノードに接続され、非反転入力部が基準電圧のノードに接続されるとともに出力部を有する増幅回路と、第１及び第２の帰還容量と、第１のＭＯＳトランジスタスイッチと、ドレイン及びソースが短絡された第２のＭＯＳトランジスタスイッチと、第３のＭＯＳトランジスタスイッチと、ドレイン及びソースが短絡された第４のＭＯＳトランジスタスイッチとを有し、前記第１の帰還容量、前記第２のＭＯＳトランジスタスイッチ、前記第１のＭＯＳトランジスタスイッチが、この順で前記増幅回路の前記反転入力部と前記増幅回路の前記出力部との間に接続され、前記第２の帰還容量、前記第４のＭＯＳトランジスタスイッチ、前記第３のＭＯＳトランジスタスイッチが、この順で前記増幅回路の前記反転入力部と前記増幅回路の前記出力部との間に、前記第１の帰還容量、前記第１のＭＯＳトランジスタスイッチ及び前記第２のＭＯＳトランジスタスイッチの直列接続回路に対して並列に接続され、前記第１の帰還容量と前記第２のＭＯＳトランジスタスイッチの間のノードと前記基準電圧のノードとの間に接続される第７のＭＯＳトランジスタスイッチと、前記第２の帰還容量と前記第４のＭＯＳトランジスタスイッチの間のノードと前記基準電圧のノードとの間に接続される第８のＭＯＳトランジスタスイッチとを有し、前記第１のＭＯＳトランジスタスイッチ及び前記第２のＭＯＳトランジスタスイッチは、ゲートに供給されるパルスが相互に逆相であり、前記第３のＭＯＳトランジスタスイッチ及び前記第４のＭＯＳトランジスタスイッチは、ゲートに供給されるパルスが相互に逆相であり、一の前記信号が前記画素部から出力されている期間において、前記第１のＭＯＳトランジスタスイッチをオンすることによって、前記第１の帰還容量、前記第１のＭＯＳトランジスタスイッチ、及び前記第２のＭＯＳトランジスタスイッチを含む帰還経路を活性化して、第１のゲインに設定し、その後、前記第３のＭＯＳトランジスタスイッチをオンすることによって、前記第２の帰還容量、前記第３のＭＯＳトランジスタスイッチ、及び前記第４のＭＯＳトランジスタスイッチを含む帰還経路を活性化して、第２のゲインに設定し、前記第１のゲインから前記第２のゲインに切り替える前に、前記第７のＭＯＳトランジスタスイッチをオンして、前記第１の帰還容量と前記第２のＭＯＳトランジスタスイッチの間のノードに基準電圧を供給することを特徴とする。

増幅部のゲイン切り替え時の増幅部の出力におけるオフセット電圧変動を防止し、ゲインの設計値と実際のゲインを一致させることができる。その結果、増幅部で発生するゲインエラー及び／又はオフセットエラーを抑制することができる。

本発明の実施形態による撮像装置の構成例を示す図である。図１の撮像装置の動作タイミング図である。

図１は、本発明の実施形態による撮像装置の構成例を示す図である。１は画素部、２は列増幅部である。画素部１は、光電変換素子の光電変換により信号を生成する。列増幅部２は、画素部１により生成された信号を増幅する。列増幅部２は、入力容量Ｃ０、増幅回路３、第１の帰還容量Ｃ１、第２の帰還容量Ｃ２、第１のＭＯＳトランジスタスイッチ８、第２のＭＯＳトランジスタスイッチ４、第３のＭＯＳトランジスタスイッチ９及び第４のＭＯＳトランジスタスイッチ５を有する。さらに、列増幅部２は、第５のＭＯＳトランジスタスイッチ７、第６のＭＯＳトランジスタスイッチ６、第７のＭＯＳトランジスタスイッチ１０及び第８のＭＯＳトランジスタスイッチ１１を有する。

入力容量Ｃ０は、一方のノードが画素部１の出力端子に接続される。増幅回路３は、反転入力部及び非反転入力部の一方が入力容量Ｃ０の他方のノードに接続され、他方が基準電圧ＶＣＯＲのノードに接続される。第１の帰還容量Ｃ１は、入力容量Ｃ０の他方のノード及び増幅回路３の出力部１２間に接続される。第１のＭＯＳトランジスタスイッチ８は、第１の帰還容量Ｃ１に直列に接続される。第２のＭＯＳトランジスタスイッチは、第１の帰還容量Ｃ１に直列に接続され、ドレイン及びソースが短絡されている。第２の帰還容量Ｃ２は、入力容量Ｃ０の他方のノード及び増幅回路３の出力部１２間に接続される。第３のＭＯＳトランジスタスイッチ９は、第２の帰還容量Ｃ２に直列に接続される。第４のＭＯＳトランジスタスイッチ５は、第２の帰還容量Ｃ２に直列に接続され、ドレイン及びソースが短絡されている。第１の帰還容量Ｃ１、第１のＭＯＳトランジスタスイッチ８及び第２のＭＯＳトランジスタスイッチ４の直列接続回路は、第２の帰還容量Ｃ２、第３のＭＯＳトランジスタスイッチ９及び第４のＭＯＳトランジスタスイッチ５の直列接続回路に対して並列に接続される。図２に示すように、第１のＭＯＳトランジスタスイッチ８及び第２のＭＯＳトランジスタスイッチ４は、ゲートに供給されるパルスが相互に逆相である。第３のＭＯＳトランジスタスイッチ９及び第４のＭＯＳトランジスタスイッチ５は、ゲートに供給されるパルスが相互に逆相である。

第５のＭＯＳトランジスタスイッチ７は、入力容量Ｃ０の他方のノード及び増幅回路３の出力部１２間に接続される。第６のＭＯＳトランジスタスイッチは、第５のＭＯＳトランジスタ７に対して直列に接続され、ドレイン及びソースが短絡されている。第５のＭＯＳトランジスタスイッチ７及び第６のＭＯＳトランジスタスイッチ６の直列接続回路は、第２の帰還容量Ｃ２、第３のＭＯＳトランジスタスイッチ９及び第４のＭＯＳトランジスタスイッチ５の直列接続回路に対して並列に接続される。図２に示すように、第５のＭＯＳトランジスタスイッチ７及び第６のＭＯＳトランジスタスイッチ６は、ゲートに供給されるパルスが相互に逆相である。第７のＭＯＳトランジスタスイッチ１０は、第１の帰還容量Ｃ１及び基準電圧ＶＣＯＲのノード間に接続される。第８のＭＯＳトランジスタスイッチ１１は、第２の帰還容量Ｃ２及び基準電圧ＶＣＯＲのノード間に接続される。

画素部１の出力電圧は、列増幅部２に配置される入力容量Ｃ０の一方のノードに印加される。列増幅部２は、増幅回路３を備える。増幅回路３の反転入力部は、入力容量Ｃ０のもう一方のノードと、さらに帰還容量Ｃ１、Ｃ２のそれぞれの一方のノードと、帰還容量Ｃ１、Ｃ２のリセットを行うスイッチ（トランジスタ）６の両ノード、リセットスイッチ７の一方のノードに接続される。増幅回路３の非反転入力部は、基準電圧ＶＣＯＲのノードに接続される。スイッチ４、５は、オフセット補償スイッチである。本実施形態の特徴は、オフセット補償スイッチとして、ゲイン切り替えスイッチ８、９がオフするときにゲート電極からのフィード・スルー電荷を補償するためにダミー・スイッチ４、５を設けるところにある。ダミー・スイッチ４、５は、スイッチ・トランジスタの約半分の大きさで、ソース電極とドレイン電極を短絡させたトランジスタをスイッチ・トランジスタと逆相のパルスで駆動するスイッチである。本実施形態は、帰還容量Ｃ１、Ｃ２を選択する選択スイッチ８、９の一方のノードにそれぞれゲイン補償スイッチ１０、１１の一方のノードが接続され、スイッチ８又は９がオンして帰還容量Ｃ１又はＣ２を選択する際に発生する増幅器３のゲインエラーを補正する。ゲイン補償スイッチ（リセットスイッチ）１０、１１のもう一方のノードは、共に基準電圧ＶＣＯＲのノードに接続される。スイッチ７、８、９の他方のノードは、増幅回路３の出力部１２に接続される。容量１７は、スイッチ１３を介して、増幅回路３の出力部１２に接続される。容量１８は、スイッチ１４を介して、増幅回路３の出力部１２に接続される。差動増幅回路２１の差動入力部２０は、スイッチ１５を介して、容量１７に接続される。差動増幅回路２１の差動入力部１９は、スイッチ１６を介して、容量１８に接続される。シフトレジスタ３７の出力部２４は、スイッチ１５を制御する。シフトレジスタ３７の出力部２３は、スイッチ１６を制御する。差動増幅回路２１は、差動入力部１９及び２０の差分の電圧を出力部２２から出力する。なお、本実施形態のすべてのスイッチはＮＭＯＳトランジスタを仮定しているが、ＮＭＯＳトランジスタに限るものではない。

図２は、図１の撮像装置の動作タイミング図である。図２を参照しながら、撮像装置の動作を説明する。期間Ａでは、画素部１にリセットパルスが印加され、画素部１がリセットされた状態である。期間Ａでは、スイッチ７、８、９のゲート電極にハイレベルのパルスが印加され、スイッチ７、８、９がオンし、スイッチ４、５、６のゲートにローレベルのパルスが印加され、スイッチ４、５、６がオフする。この際、スイッチ４、５、６のゲート電極に印加されるパルスは、常にそれぞれスイッチ８、９、７のゲートに印加されるパルスの逆位相となるように設定されている。これにより、帰還容量Ｃ１、Ｃ２を放電させると共に、増幅回路３は電圧フォロワーの構成になっているので、増幅回路３の反転入力部には増幅回路３の入力換算オフセット電圧Ｖｏｆｆが現れる。入力容量Ｃ０には、基準電圧ＶＣＯＲに増幅回路３のオフセット電圧Ｖｏｆｆを足した電圧と、画素部１のリセット出力電圧Ｖｒｅｓとの差電圧（ＶＣＯＲ＋Ｖｏｆｆ−Ｖｒｅｓ）が印加される。増幅回路３の出力部１２には電圧ＶＣＯＲ＋Ｖｏｆｆが現れ、スイッチ１４をオンさせて容量１８にその電圧ＶＣＯＲ＋Ｖｏｆｆを保存する。

次に、期間Ｂでは、帰還容量Ｃ１を選択するべく、スイッチ７、９のゲート電極にローレベルのパルスが印加され、スイッチ７、９をオフさせ、スイッチ５、６のゲート電極にはハイレベルのパルスが印加され、スイッチ５、６がオンする。その後、画素部１は、光電変換により入射光に応じた信号電圧Ｖｓｉｇを出力する。増幅回路３の負帰還効果から増幅回路３の反転入力部の電位は、ＶＣＯＲ＋Ｖｏｆｆに保たれる。また、容量Ｃ０の電荷が保存されるので、電荷Ｃ０×（Ｖｓｉｇ−Ｖｒｅｓ）が容量Ｃ１に移動する。増幅回路３の出力部１２には、リセット状態の時の出力電圧との差電圧（Ｖｓｉｇ−Ｖｒｅｓ）に応じた電圧｛（Ｖｓｉｇ−Ｖｒｅｓ）×（Ｃ０／Ｃ１）＋ＶＣＯＲ＋Ｖｏｆｆ｝が現れる。スイッチ１３がオンし、容量１７にその電圧｛（Ｖｓｉｇ−Ｖｒｅｓ）×（Ｃ０／Ｃ１）＋ＶＣＯＲ＋Ｖｏｆｆ｝が保存される。一般に、ＭＯＳトランジスタをスイッチに用いるとき、例えばＮＭＯＳトランジスタではゲート−ソース間電圧がしきい値電圧以下ではオフに、しきい値電圧以上ではオンになる特性を利用する。オフするときは、ゲート電極を電源電圧から０Ｖにする。ゲートと、ソース及びドレイン電極の間にはオーバラップ容量（寄生容量）がある。また、トランジスタのチャネル内にある電荷もオフするときにソースとドレインに吸収される。そのため、スイッチがオフすることに伴って、ゲートの電圧変化量とオーバラップ容量の積で求められる電荷とチャネル・チャージの一部が変化することになる。これをＭＯＳスイッチのフィード・スルーと呼ぶ。ＭＯＳスイッチの半分の大きさとなるトランジスタのソース電極とドレイン電極を短絡したダミー・スイッチ４、５、６をスイッチ８、９、７に直列接続し、逆位相のパルスでゲート電極を駆動する。これにより、ちょうど逆極性の電荷移動を伴うのでフィード・スルーを打ち消すことができる。シフトレジスタ３７の出力部２３、２４がハイレベルになることで、スイッチ１６、１５がオンし、容量１８、１７に保存されていた電圧が差動増幅回路２１の差動入力部１９、２０に印加される。差動増幅回路２１は、容量１７、１８に保存されている電圧を引き算し、出力部２２から電圧｛（Ｖｓｉｇ−Ｖｒｅｓ）×（Ｃ０／Ｃ１）｝を出力する。

次に、期間Ｃでは、帰還容量Ｃ２を選択すべく、スイッチ９がオン、スイッチ５がオフし、その後にスイッチ８がオフする。なお、期間Ｃには、スイッチ８，９，１０がすべてオンしている遷移期間が含まれているが、この遷移期間はなくても動作に問題はない。また、スイッチ９と同時にスイッチ１０をオンさせ、容量Ｃ１の一方のノード電圧に、基準電圧ＶＣＯＲを印加することで、容量Ｃ１のノード間電圧は、｛（Ｖｓｉｇ−Ｖｒｅｓ）×（Ｃ０／Ｃ１）｝からＶｏｆｆになる。それによって、容量Ｃ１に保存されていた電荷｛（Ｖｓｉｇ−Ｖｒｅｓ）×Ｃ０｝がＶｏｆｆ×Ｃ１に変化し、その差分の電荷｛（Ｖｓｉｇ−Ｖｒｅｓ）×Ｃ０−Ｖｏｆｆ×Ｃ１｝は容量Ｃ２に移動する。したがって、容量Ｃ２のノード間電圧は｛（Ｖｓｉｇ−Ｖｒｅｓ）×Ｃ０／Ｃ２−Ｖｏｆｆ×Ｃ１／Ｃ２｝になり、出力部１２の出力電圧は｛（Ｖｓｉｇ−Ｖｒｅｓ）×Ｃ０／Ｃ２＋Ｖｏｆｆ×（１−Ｃ１／Ｃ２）＋ＶＣＯＲ｝となる。その後、上記のように、スイッチ８がオフ、スイッチ４がオンするが、この際、もしオフセット補正スイッチ４、５がなければ、スイッチ８、９のゲートチャネル電荷がそのスイッチオン／オフ動作によって移動し、容量Ｃ２に保存される。これにより、出力部１２の出力電圧は、その電荷によりオフセットが発生してしまう。スイッチ８がオンからオフに移行する際にスイッチ８のチャネル電荷は、スイッチ４がオフからオンになることでスイッチ４のチャネル電荷として吸収されることで、容量Ｃ２に移動することはなく、保存されない。スイッチ４、５、６のそれぞれのＭＯＳトランジスタサイズはスイッチ７、８、９のそれぞれのＭＯＳトランジスタサイズの１／２が基本的に適しているが、実際は各スイッチのノード間電圧のアンバランスによって、１／２より大きいサイズが最適となる場合が多い。

スイッチ８がオフした後、スイッチ１３が再度オンし、容量１７に出力部１２の電圧を保存し、シフトレジスタ３７の出力部２３及び２４をハイレベルにすることによりスイッチ１５及び１６がオンする。これにより、差動増幅回路２１の出力部２２から容量１７及び１８の差電圧｛（Ｖｓｉｇ−Ｖｒｅｓ）×Ｃ０／Ｃ２−Ｖｏｆｆ×Ｃ１／Ｃ２｝が出力される。Ｖｏｆｆが十分小さければ、この出力電圧は｛（Ｖｓｉｇ−Ｖｒｅｓ）×Ｃ０／Ｃ２｝と本来のゲイン設計値になることが分かる。

本実施形態の撮像装置は、列増幅部２を設けることにより、信号ダイナミックレンジを拡大し、Ｓ／Ｎ比を向上させることができる。上記の動作シーケンスによって、画素部１が入射光に応じた信号を出力している間に、そのゲインエラーやオフセットエラーを抑制しながら増幅回路３のゲインを変えることが可能になる。増幅回路３のゲインを決定する複数の帰還容量Ｃ１，Ｃ２を切り替えるＭＯＳトランジスタスイッチ８、９にオフセット補償スイッチ４、５を直列に接続する。これにより、画素部１から信号が出力されている間に列増幅部２のゲインを変更可能な撮像装置において、トランジスタ８又は９がオンして帰還容量Ｃ１又はＣ２を選択し、ゲインを切り替える際に発生する増幅回路３のオフセット電圧を補正することができる。これにより、列毎に設けられた可変ゲイン列増幅部２のゲイン切り替え時において、列増幅部２の出力におけるオフセット電圧変動を防止し、さらに各ゲインの設計値と実際のゲインが一致する列増幅部２を提供することができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１画素部、２列増幅部、３増幅回路、４，５オフセット補償スイッチ、８，９ゲイン切替えスイッチ、Ｃ１，Ｃ２帰還容量、Ｃ０入力容量、７，１０，１１リセットスイッチ

Claims

光電変換により信号を生成する画素部と、
前記画素部により生成された信号を増幅する増幅部とを有し、
前記増幅部は、
一方のノードが前記画素部の出力端子に接続される入力容量と、
反転入力部が前記入力容量の他方のノードに接続され、非反転入力部が基準電圧のノードに接続されるとともに出力部を有する増幅回路と、
第１及び第２の帰還容量と、
第１のＭＯＳトランジスタスイッチと、
ドレイン及びソースが短絡された第２のＭＯＳトランジスタスイッチと、
第３のＭＯＳトランジスタスイッチと、
ドレイン及びソースが短絡された第４のＭＯＳトランジスタスイッチとを有し、
前記第１の帰還容量、前記第２のＭＯＳトランジスタスイッチ、前記第１のＭＯＳトランジスタスイッチが、この順で前記増幅回路の前記反転入力部と前記増幅回路の前記出力部との間に接続され、
前記第２の帰還容量、前記第４のＭＯＳトランジスタスイッチ、前記第３のＭＯＳトランジスタスイッチが、この順で前記増幅回路の前記反転入力部と前記増幅回路の前記出力部との間に、前記第１の帰還容量、前記第１のＭＯＳトランジスタスイッチ及び前記第２のＭＯＳトランジスタスイッチの直列接続回路に対して並列に接続され、
前記第１の帰還容量と前記第２のＭＯＳトランジスタスイッチの間のノードと前記基準電圧のノードとの間に接続される第７のＭＯＳトランジスタスイッチと、
前記第２の帰還容量と前記第４のＭＯＳトランジスタスイッチの間のノードと前記基準電圧のノードとの間に接続される第８のＭＯＳトランジスタスイッチとを有し、
前記第１のＭＯＳトランジスタスイッチ及び前記第２のＭＯＳトランジスタスイッチは、ゲートに供給されるパルスが相互に逆相であり、
前記第３のＭＯＳトランジスタスイッチ及び前記第４のＭＯＳトランジスタスイッチは、ゲートに供給されるパルスが相互に逆相であり、
一の前記信号が前記画素部から出力されている期間において、
前記第１のＭＯＳトランジスタスイッチをオンすることによって、前記第１の帰還容量、前記第１のＭＯＳトランジスタスイッチ、及び前記第２のＭＯＳトランジスタスイッチを含む帰還経路を活性化して、第１のゲインに設定し、その後、
前記第３のＭＯＳトランジスタスイッチをオンすることによって、前記第２の帰還容量、前記第３のＭＯＳトランジスタスイッチ、及び前記第４のＭＯＳトランジスタスイッチを含む帰還経路を活性化して、第２のゲインに設定し、
前記第１のゲインから前記第２のゲインに切り替える前に、前記第７のＭＯＳトランジスタスイッチをオンして、前記第１の帰還容量と前記第２のＭＯＳトランジスタスイッチの間のノードに基準電圧を供給することを特徴とする撮像装置。
前記増幅部は、
前記入力容量の他方のノード及び前記増幅回路の前記出力部との間に接続される第５のＭＯＳトランジスタスイッチと、
前記第５のＭＯＳトランジスタスイッチに対して直列に接続され、ドレイン及びソースが短絡された第６のＭＯＳトランジスタスイッチとを有し、
前記第５のＭＯＳトランジスタスイッチ及び前記第６のＭＯＳトランジスタスイッチの直列接続回路は、前記第２の帰還容量、前記第３のＭＯＳトランジスタスイッチ及び前記第４のＭＯＳトランジスタスイッチの直列接続回路に対して並列に接続され、
前記第５のＭＯＳトランジスタスイッチ及び前記第６のＭＯＳトランジスタスイッチは、ゲートに供給されるパルスが相互に逆相であることを特徴とする請求項１記載の撮像装置。
前記画素部が、行列状に配された複数の画素を含み、
前記複数の画素の各々が光電変換により信号を生成し、
さらに、前記増幅部を複数備え、各々が前記行列状に配された複数の画素の列に対応して設けられたことを特徴とする請求項１又は２記載の撮像装置。
前記第２のＭＯＳトランジスタスイッチのゲート幅は、前記第１のＭＯＳトランジスタスイッチのゲート幅の１／２以上であることを特徴とする請求項１〜３のいずれか１項に記載の撮像装置。
前記第４のＭＯＳトランジスタスイッチのゲート幅は、前記第３のＭＯＳトランジスタスイッチのゲート幅の１／２以上であることを特徴とする請求項１〜４のいずれか１項に記載の撮像装置。
前記第６のＭＯＳトランジスタスイッチのゲート幅は、前記第５のＭＯＳトランジスタスイッチのゲート幅の１／２以上であることを特徴とする請求項２記載の撮像装置。