JP5082028B2 - ディスプレイ用ピクセル回路の駆動方法 - Google Patents

Description

本明細書は、ディスプレイ用ピクセル回路の駆動方法に関する。

アクティブマトリクス型有機発光ダイオード（ＯＬＥＤ）ディスプレイは、ディスプレイのピクセルのロウとカラムを形成するピクセル回路の配列を含む。各ピクセル回路は、駆動トランジスタのような能動素子によって制御されるＯＬＥＤを含む。ＯＬＥＤは、電流が流れると発光する発光物質を含む。ピクセル回路は、ピクセルの所望の輝度を示す電圧レベルを蓄積するストレージ・キャパシタを含んでよい。駆動トランジスタは、ＯＬＥＤが所望の輝度レベルで作動するように、ストレージ・キャパシタに蓄積された電圧レベルに応じてＯＬＥＤに電流を供給する。

一般的に、アクティブマトリクス型ＯＬＥＤディスプレイには、バックライトがないので、ピクセルを点灯させる必要がある時にＯＬＥＤを駆動するために、駆動トランジスタがオンになる。一例では、アモルファスシリコンＴＦＴ（薄膜トランジスタ）が、駆動トランジスタとして使用される。動作電圧下でアモルファス・シリコンＴＦＴに電流を流すと、トランジスタに負荷がかかる傾向があり、ディスプレイの寿命を超えてトランジスタのしきい電圧を上昇させる。しきい電圧が上昇すると、トランジスタによって供給される電流が減少し、それにより、ＯＬＥＤの輝度が減少する。ピクセルが異なると、輝度履歴も異なる（ピクセルのいくつかは、他のピクセルよりも長時間オン状態になる）ので、しきい電圧のばらつきがディスプレイの明るさを不均一にし得る。

本発明の目的は、ピクセルごとの照明レベルが均一となるアクティブマトリクス型ＯＬＥＤディスプレイのピクセル回路の駆動方法を提供することにある。

ディスプレイ用ピクセル回路は、カソードおよびアノードを有した発光素子と、第１のゲート端子、第１の端子および第２の端子を有し、該第２の端子がグランドに電気的に接続された駆動素子と、第２のゲート端子、第３の端子および第４の端子を有したスイッチング素子と、前記第１のゲート端子および前記第３の端子と電気的に接続された正極、前記第１の端子および前記アノードと電気的に接続された負極を有する蓄積素子と、前記第２のゲート端子と電気的に接続されたローラインと、前記第４の端子と電気的に接続されたデータラインとを含む。

本発明にかかるディスプレイ用ピクセル回路の駆動方法は、前記ローラインの制御によって前記スイッチング素子をオン状態として前記駆動素子の第１のゲート端子に前記データラインから基準電圧を印加し、前記発光素子のカソード電位を所定の低電位とすることで、前記蓄積素子に前記駆動素子のしきい電圧より大きな電圧を蓄積する初期化工程と、前記ローラインの制御によって前記スイッチング素子をオフ状態とし、発光素子のカソード電位を所定の高電位とし前記発光素子を非発光状態とした後、前記ローラインの制御によって前記スイッチング素子をオン状態として前記駆動素子の前記第１のゲート端子に前記データラインから基準電圧を印加し、前記発光素子のカソード電位をグランド電位とすることで前記蓄積素子を放電して前記蓄積素子に前記駆動素子のしきい電圧を蓄積する工程と、前記ローラインの制御によって前記スイッチング素子をオン状態として前記駆動素子の前記第１のゲート端子に前記データラインからデータ電圧を印加して、前記蓄積素子に前記しきい電圧と前記データ電圧の和を蓄積する工程と、前記発光素子の前記カソード電位を所定の低電位として前記発光素子を発光させる工程とを備えたことを特徴とする。

前記ディスプレイ用ピクセル回路は、第３のゲート端子、第５の端子および第６の端子を有した第２のスイッチング素子と、前記第３のゲート端子と電気的に接続されたスイッチラインとをさらに備え、前記第２のスイッチング素子は、前記第５の端子が前記駆動素子の第２の端子と電気的に接続され、前記第６の端子がグランドに接続される。

前記初期化工程および前記駆動素子のしきい電圧を蓄積する工程において、前記スイッチラインがロジック・ハイの電圧レベルに維持され、前記第２のスイッチング素子がオンになり、前記蓄積素子に前記しきい電圧と前記データ電圧の和を蓄積する工程において、前記スイッチラインがロジック・ローの電圧レベルになり、前記第２のスイッチング素子がオフになり、前記発光素子を発光させる工程において、前記スイッチラインがロジック・ハイの電圧レベルに維持され、前記第２のスイッチング素子がオンになることを特徴とする。

本発明の他の特徴及び利点は、明細書、図面、及び特許請求の範囲より明白となる。

本発明のディスプレイ用ピクセル回路の駆動方法は、蓄積素子全体の電圧差を駆動素子のしきい電圧より大きなレベルに変えて蓄積素子を構成し、駆動素子は蓄積素子が構成されている間、発光素子の駆動を減少させる。蓄積素子が構成された後、蓄積素子によって示された照明レベルに相当する輝度レベルを有する光を発するために、アクティブマトリクス型ＯＬＥＤディスプレイのピクセルごとの照明レベルを均一とすることができる

図１を参照すると、アクティブマトリクス型のＯＬＥＤのピクセル回路１００は、ユーザーがアクティブマトリクス型ＯＬＥＤディスプレイ７００（図２８）のピクセルとして認識する光を発するＯＬＥＤ１０２を含む。ＯＬＥＤ１０２が発する光の輝度は、ＯＬＥＤ１０２を流れる電流Ｉによって決定され、ＮＭＯＳ駆動トランジスタＴ２によって供給される。電流Ｉは、トランジスタＴ２のしきい電圧（Ｖ_ＴＨ２）より多いゲート・ソース電圧の量によって決定される。トランジスタＴ２のしきい電圧は、ディスプレイを繰り返し使用後、経時変化し得る。ピクセル回路１００は、トランジスタＴ２を制御する電圧を蓄積するストレージ・キャパシタＣｓと、データライン１０４にキャパシタＣｓを接続するＮＭＯＳトランジスタを含む。データライン１０４は、ユーザー定義のピクセル輝度レベルを示すデータ電圧（Ｖ_ＤＡＴＡ）を供給する。ＯＬＥＤ１０２が、トランジスタＴ２のしきい電圧の変化に実質的には関係なく、ユーザー定義型の輝度レベルで光を発するように、ピクセル回路１００は、トランジスタＴ２のしきい電圧の変化を補償するように構成されている特殊な信号タイミングで動作する。

トランジスタＴ１及びＴ２及びキャパシタＣｓは、ディスプレイ制御装置７２０（図２８）のようなソースからデータライン１０４によって供給されるデータ電圧によって決定される電流レベルで電流ＩをＯＬＥＤ１０２に供給するデータサンプル電流ソース１２０（点線で囲まれた部分）を形成する。データ電圧は、ユーザー定義型のピクセル輝度を示すレベルを有する。キャパシタＣは、ノード“Ａ”及びノード“Ｂ”でそれぞれトランジスタＴ２のゲート１１６とソース１１８に接続される正極１１２と負極１１３を有する。トランジスタＴ２のしきい電圧は経時変化するが、（Ｖ_ＤＡＴＡ＋Ｖ_ＴＨ２）とほぼ等しい電圧レベルが、キャパシタＣｓ全体に設定される。Ｖ_ｇｓは、トランジスタＴ２のゲート・ソース電圧を示すこととする。トランジスタＴ２（飽和領域で動作する際、すなわち、Ｖ_ｄｓ＞Ｖ_ｇｓ−Ｖｔの時には本質的にトランジスタＴ２）によって供給される電流Ｉは、（Ｖ_ｇｓ−Ｖ_ＴＨ２）^２に比例するので、電流ＩはＶ_ＤＡＴＡ ^２に比例し、トランジスタＴ２のしきい電圧に左右されない。このように、しきい電圧は変化するが、照明の明るさは変化しない。

しきい電圧のばらつきは、異なる時間間隔でピクセル回路１００に印可される制御電圧を切換えることにより補償される。最初の時間間隔において、Ｖ_ＴＨ２より大きな電圧がキャパシタＣｓ全体に生じるように、キャパシタＣｓの正極１１２の電圧及びＯＬＥＤ１０２のカソード１１０の電圧が構成される。キャパシタＣｓ全体の電圧は、Ｖ_ｃｓと表す。第２の時間間隔において、Ｖ_ｃｓがＶ_ＴＨ２とほぼ同じになるように、トランジスタＴ２はキャパシタＣｓを放電する。第３の時間間隔において、キャパシタにＶ_ＤＡＴＡとＶ_ＴＨ２の合計とほぼ同じ電圧レベルを蓄積させるため、データ電圧（Ｖ_ＤＡＴＡ）がキャパシタＣｓに供給される。第４の時間間隔中に、トランジスタＴ２はＯＬＤＥ１０２にデータ電圧に比例する駆動電流を供給する。

トランジスタＴ１は、異なる時間間隔中に異なる作用を供給する。最初の時間間隔において、トランジスタＴ１は、Ｖ_ＴＨ２にほぼ等しい電圧レベルがキャパシタＣｓ全体に設定される際に、キャパシタＣｓの正極１１２をデータライン１０４に印加される基準電圧に接続するデータ参照型の電圧切換えトランジスタとして機能する。図１で示した例では、基準電圧はグランド電圧１２２である。別の時間間隔においては、トランジスタＴ１は、データ電圧がキャパシタＣｓに書き込まれ得るようにデータライン１０４に印可されるデータ電圧（Ｖ_ＤＡＴＡ）に正極１１２を接続する電圧サンプリングトランジスタとして機能する（すなわちＶ_ＣＳがＶ_ＴＨ２＋Ｖ_ＤＡＴＡになる）。

キャパシタＣｓは、トランジスタＴ１及びＴ２の寄生キャパシタンス（例えば、約５０ｆＦ）と比較すると大きく（例えば、約５００ｆＦ；１ｆＦ＝１０^−１２ファラッド）設計されているが、ＯＬＥＤ１０２のキャパシタンス（例えば、約６ｐＦ）と比較すると小さく設計される。

アノード１１４からカソード１１０までで計測された電圧が開始電圧（Ｖ_{ＯＮＳＥＴ}）より大きい場合に、ＯＬＥＤ１０２が点灯する。カソード１１０は、共通の電流の戻りをもたらすために、ディスプレイ７００のすべてのピクセルに接続されるように作られている。アクティブマトリクス型のＯＬＥＤディスプレイが製造されると、アノード端子をそれぞれ有するデータサンプル電流ソース１２０の回路の配列全体に、ＯＬＥＤ層（例えば、ＯＬＥＤ１０２を形成する層）が配置される。カソード１１２は、多くの場合は透明な、酸化イリジウム錫（ＩＴＯ）のような導電する金属を、ＯＬＥＤ層上に堆積させることによって形成される。

図２を参照すると、タイミング図１３０は、画像のフレーム全体がディスプレイ７００上にリフレッシュされるフレーム周期ｔ−ｆｒａｍｅの間のピクセル回路１００の信号タイミングを示す。全てのピクセル回路は、フレーム周期ｔ−ｆｒａｍｅの間に新しいデータ電圧で書き込まれる。ディスプレイ７００は、１秒あたり６０フレームの画像を表示し得るので、フレーム周期は約１６．７ミリ秒であり得る。図２で示した例では、フレーム周期は４つのサブ周期、すなわち、初期化サブ周期１３２、“Ｖｔ書き込み”サブ周期１３４、データ書き込みサブ周期１３６、及び発光サブ周期１３８に分割される。初期化サブ周期１３２は、時間ｔ０から時間ｔ１までの短い期間（例えば、１０μｓ；１μｓ＝１０^−６秒）にわたり、Ｖｔ書き込みサブ周期１３４は、時間ｔ１から時間ｔ３までの短い期間にわたり、データ書き込みサブ周期１３６は、時間ｔ３から時間ｔ５までの短い期間にわたり、発光サブ周期１３８は、時間ｔ５から時間ｔ６までの短い期間にわたる。

タイミング図１３０は、データライン１０４、ローライン１０６、カソード（Ｖ_ＣＡ）、キャパシタ（Ｖ_ＣＳ）、ＯＬＥＤ１０２（Ｖ_ＯＬＥＤ）、ＯＬＥＤ１０２の輝度レベル、及び“ＳＷ”制御信号の信号タイミングを示す。データライン１０４は、基準電圧とキャパシタＣｓに書き込まれるデータ電圧を提供する。ローライン１０６は、トランジスタＴ１のオン／オフ状態を制御し、それにより、ノードＡがデータライン１０４に接続されるかどうかを決定する。Ｖ_ＣＡは、ＯＬＥＤ１０２のカソード１１０の電圧レベルを表す。Ｖ_ＯＬＥＤは、ＯＬＥＤ１０２全体の電圧を表し、アノード１１４とカソード１１０との間の電圧差である。ＳＷ信号は、ピクセル回路１０４には使用されないが、データ電圧がキャパシタＣｓに書き込まれる際に駆動トランジスタをオフにするために、後述の他のピクセル回路で使用される。

データライン１０４、ローライン１０６、Ｖ_ＣＡ、及びＳＷ信号の電圧レベルは、データドライバ７１２及びゲートドライバ７１０と連携してディスプレイ制御装置７２０によって制御される（図２８）。

Ｖ_ＴＨ２が後でキャパシタＣｓに書き込むことができるように、初期化サブ周期１３２の間、キャパシタＣｓの正極１１２及び負極１１３の電圧は、初期値に設定される。Ｖｔ書き込みサブ周期１３４の間、Ｖ_ＴＨ２にほぼ等しい電圧レベルがキャパシタＣｓ全体に設定される。データ書き込みサブ周期１３６の間、ピクセル輝度を示すデータ電圧（Ｖ_ＤＡＴＡ）が、キャパシタＣｓに書き込まれる。すなわち、Ｖ_ＤＡＴＡ＋Ｖ_ＴＨ２に等しい電圧が、キャパシタＣｓ全体に蓄積される。発光サブ周期１３８の間、ＯＬＥＤ１０２を駆動させるために、トランジスタＴ２はオンにされ、データ電圧によって指定されたピクセル輝度でＯＬＥＤ１０２を点灯させる。

時間ｔ０で、データドライブ７１２（図２８）のうちの一つが、データライン１０４に、基準電圧（図示した例では０ボルト）を供給する。トランジスタＴ１をオンにするため、ローライン１０６は、２０ボルトの高さの電圧まで引き上げられる（１４０）。カソード１１０は、−２０ボルトまで引き下げられる（１４２）。キャパシタＣｓ及びＯＬＥＤ１０２全体の電圧降下は、２０ボルトである。一例として、キャパシタＣｓ全体の電圧を１３ボルト、ＯＬＥＤ１０２全体の電圧を７ボルトにしてもよい（ＯＬＥＤがオンになる）。

初期化サブ周期１３２の間、ディスプレイ７００の全てのＯＬＥＤ１０２が発光（１４４）しても良い。一例では、初期化サブ周期１３２は、連続する各フレーム周期の最初に繰り返される。ディスプレイ７００がハイコントラストとなり得るように、初期化サブ周期１３２は短時間維持される。時間経過ごとの平均輝度は、初期照明に影響される。別の例においては、初期化サブ周期１３２の信号タイミングは、ディスプレイ７００の始動の際の最初のフレーム周期の初めに使用されるが、後のフレーム周期で繰り返されることはない。この場合、観察された輝度は、見ている人には、ディスプレイの始動プロセスの一部と受け止められるので、初期化サブ周期１３２はもっと長くてもよい。

時間ｔ１の時に、ローライン１０４は−２０Ｖにまで下がる（１４６）。カソード１１０の電圧は、＋１０Ｖに変わる（１４８）。ＯＬＥＤ１０２及びキャパシタＣｓのキャパシタンスが高いので、ノードＡ及びノードＢの電圧が３０Ｖずつ高くなり、それぞれ、約＋３０Ｖ及び＋１７Ｖになる。トランジスタＴ２は、グランド電圧に対して高いゲート電圧を有するので、トランジスタＴ２がオンになる。−１０Ｖの電圧がＯＬＥＤ全体に設定され、キャパシタＣｓ全体に＋１３Ｖの電圧が維持される。

時間ｔ２の時に、ローライン１０６が再び＋２０Ｖにまで高くなり（１５０）、一方、カソード１１０の電圧はグランド電圧（０Ｖ）になる（１５２）。トランジスタＴ２は、（アノード１１４に接続された）ノードＢの電圧が−Ｖ_ＴＨ２となるまでキャパシタＣｓを放電しながら、ＯＬＥＤ１０２のキャパシタンスを充電（放電）し、その結果、Ｖｃｓが＋Ｖ_ＴＨ２に落ち着くことなる。

時間ｔ３の時に、ローライン１０６は、−２０Ｖにまで低くなり（１０６）、トランジスタＴ１がオフになり、それにより、ノードＡが仮想グランド電圧になる。つまり、ノードＡは、トランジスタＴ１がオフになった直後に、グランド電圧になる。

時間ｔ３〜ｔ５の間に、データドライバ７１２の１つが、所望のピクセル輝度を示す電圧レベルを有するデータ電圧（１５６）を、データライン１０４に提供する。データ電圧は０〜１０Ｖのレベルを有する。

時間ｔ４で、カソード１１０の電圧は０Ｖのまま、ローライン１０６が高くなり（１５８）、トランジスタＴ１がオンになり、それにより、データ電圧がノードＡを介してキャパシタＣｓに書き込まれる。データライン１０４は、ノードＡの電圧がＶ_ＤＡＴＡに増加するように、キャパシタＣｓを充電する。キャパシタＣｓの充電中、ＯＬＥＤのキャパシタンスもわずかばかり充電される。時間ｔ４+δｔの時のキャパシタ全体の電圧量の増加がＶ_ＤＡＴＡとほぼ等しくなるように、例えば、Ｖ_ＤＡＴＡの９７％になるように、時間δｔは選択される。

時間ｔ５の時に、カソード１１０の電圧が−２０Ｖに切換えられる（１６２）。ＶｄｓがトランジスタＴ２のドレイン・ソース電圧である場合、Ｖｄｓ＞（Ｖｇｓ−Ｖ_ＴＨ２）であるので、トランジスタＴ２は、電流飽和モードで動作する。トランジスタＴ２及びＯＬＥＤ１０２を流れる電流Ｉは、例えば、おおよそ、

である。電流Ｉにより、例えば２０６ニットの輝度レベルでＯＬＥＤ１０２が点灯する（１６４）。データサンプル電流ソース１２０は、Ｖ_ＴＨ２とは関係のない電圧データから電流への伝達機能を実行する。

トランジスタＴ２がアモルファスシリコンを用いて実行すると、Ｖ_ＴＨ２は最初約２．５Ｖである。時間が経過すると、トランジスタＴ２を流れる電流が電気的ストレスを引き起こすので、しきい電圧が１０Ｖにまで上昇し得る。キャパシタＣｓにデータ電圧を充電する前に、Ｖ_ＴＨ２とほぼ等しい電圧レベルにまでキャパシタＣｓを充電することにより、データサンプル電流ソース１２０が、Ｖ_ＴＨ２とは実質的に無関係なデータライン１０４上のＶ_ＤＡＴＡによって特定された輝度レベルでＯＬＥＤ１０２を点灯させる電流Ｉを提供する。

タイミング図１３０の信号タイミングは、ディスプレイ７００の全てのピクセル回路１００に使用される。書き込みＶｔサブ期間１３４の間、駆動トランジスタのしきい電圧が、全てのピクセル回路１００の対応するキャパシタに書き込まれる。全てのピクセル回路１００が、書き込みデータサブ期間１３６の間に、キャパシタに書きこまれた対応する輝度データを有する。発光サブ期間１３８の間、特定の輝度レベルでＯＬＥＤのすべてを駆動させるため、全てのピクセル回路１００の駆動トランジスタがオンにされる。

図３を参照すると、他の例であるピクセル回路２００には、データサンプル切換え電流ソース２０２（点線で囲まれた部分）とＯＬＥＤ１０２とが含まれる。データサンプル切換え電流ソース２０２には、データサンプル電流ソース１２０の回路素子と、トランジスタＴ２のグランド１２２とドレイン２０４間に連結されたＮＭＯＳトランジスタＴ３が含まれる。ピクセル回路２００の配列を用いて、ディスプレイ７００のようなアクティブマトリクス型ＯＬＥＤディスプレイが形成される。

また、タイミング図１３０の信号タイミングは、ピクセル回路１７０にも使用され得る。トランジスタＴ３は、配列の全てのピクセル回路に共通のＳＷ信号によって制御される。初期化サブ期間１３２及び書き込みＶｔサブ期間１３４の間、ＳＷ信号は、トランジスタＴ３をオンにするため、ロジック・ハイの電圧レベル（１６６）で維持され、トランジスタＴ２をピクセル回路１００で動作するのと同じように動作させる。時間ｔ３の時に、輝度データ（Ｖ_ＤＡＴＡ）がキャパシタＣｓに書き込まれる際にトランジスタＴ３をオフにするために、ＳＷ信号はロジック・ローの電圧レベル（１６８）にされる。トランジスタＴ３をオフにすることにより、輝度データがキャパシタＣｓに書き込まれる時に電流がトランジスタＴ２を流れないようにし、輝度データが書き込まれている間ＯＬＥＤ１０２全体の電圧の変化を最小にする。時間ｔ５の時に、発光サブ期間１３８の間電流がトランジスタＴ２及びＯＬＥＤ１０２を流れるように、ＳＷ信号は高く設定される（１７０）。

ピクセル回路２００の利点は、輝度データがキャパシタＣｓに書き込まれる間、トランジスタＴ２がオフであるので、データライン１０４の電圧レベルがキャパシタＣｓにより正確に書き込まれ、キャパシタＣｓに書き込まれたＶ_ＴＨ２電圧をより正確に維持することである。トランジスタＴ３がなければ、輝度データがキャパシタＣｓに書き込まれる際に、キャパシタＣｓ全体の電圧がＶ_ＴＨ２より大きくなり、トランジスタＴ２がオンになってしまう。これにより、ノードＢの電圧レベルが変化してしまい、キャパシタＣｓに蓄積された輝度データとしきい電圧の両方にエラーが生じてしまう。輝度データがキャパシタＣｓに書き込まれている間、トランジスタＴ３を使ってトランジスタＴ２をオフにすることにより、キャパシタＣｓ全体の電圧が、蓄積されたしきい電圧Ｖ_ＴＨ２を維持しながら、Ｖ_ＤＡＴＡにより近似した量増加することが確実となる。

浮遊容量（例えば、トランジスタＴ３のゲート・ソース間キャパシタンス及びトランジスタＴ２のゲート・ドレイン間キャパシタンス）を介して結合する電圧により、ＳＷ信号の切換えがＶｃｓに影響を与える。トランジスタＴ１のゲート・ソース間キャパシタンスを介して結合する電圧により、ローライン信号の切換えはＶｃｓに影響を与える。ピクセル回路２００のキャパシタＣｓに蓄積された電圧の制御は、ローライン信号及びＳＷ信号の切換えから結合する電圧が互いに相殺されるように、トランジスタＴ１及びＴ２のゲート幅及び、ＳＷ信号のロジック・ハイ／ロジック・ローの電圧レベルを調整することにより改善され得る。

例として、Ｖ_ＤＡＴＡがキャパシタＣｓに書き込まれた後、ローライン１０６はローになる（１６０）。トランジスタＴ１は、ゲート・ソース間キャパシタンスＣｇｓｌを有し、ローライン１０６が低くなると、キャパシタＣｓの負電圧エラーが生じる。負電圧エラーは、おおよそ、

で、式中、Ｖ_ＲＯＷ（ｈｉｇｈ）は、トランジスタＴ１をオンにするためにローライン１０６に印可されるロジック・ハイの電圧レベルであり、Ｖ_ＲＯＷ（ｌｏｗ）は、トランジスタＴ１をオフにするためにローライン１０６に印可されるロジック・ローの電圧レベルである。この負電圧エラーは、ＳＷ信号のロジック・ハイ／ロジック・ローの電圧レベルを調整し、時間ｔ５の時にＶ_ＣＡの電圧レベルの変化を調整することにより補償され得る。

発光サブ期間の最初に、ＳＷ信号はロジック・ハイに設定され（１７０）、その結果、キャパシタＣｓの正電圧エラーが生じる。電圧エラーは、おおよそ

で、式中、Ｖ_ＳＷ（ｈｉｇｈ）及びＶ_ＳＷ（ｌｏｗ）はそれぞれ、ＳＷ信号に印可されるロジック・ハイ及びロジック・ローの電圧レベルであり、Ｃｇｓ３は、トランジスタＴ３のゲート・ソース間キャパシタンスであり、Ｃｇｄは、トランジスタＴ２のゲート・ドレイン間キャパシタンスである。ゲート・ソース間キャパシタンス及びゲート・ドレイン間キャパシタンスは、トランジスタの幅に比例するので、下記式に設定することにより、ネット・エラーを相殺することが可能である。

式中、Ｖ_ＣＡ（ｅｘｐｏｓeｒ）及びＶ_ＣＡ（ｗｒｉｔｅ ｄａｔａ）は、それぞれ、発光サブ期間及びデータ書き込みサブ期間の間のＶ_ＣＡの電圧レベルである。

図４を参照すると、他の例であるピクセル回路２３０には、ピクセル回路２００の回路素子と、トランジスタＴ２とＯＬＥＤ１０２との間に接続された更に別のＰＭＯＳトランジスタＴ４が含まれる。トランジスタＴ４のゲートは、約−１５Ｖの電圧レベルを有するＶｃｃ制御信号によって制御される。ピクセル回路２３０の信号タイミングは、図２のタイミング図１３０で示したピクセル回路２００の信号タイミングと同じである。

図２を参照すると、書き込みＶｔ（１３４）サブ期間及びデータ書き込み（１３６）サブ期間の間、Ｖｃｃ信号は約−１５Ｖであるので、トランジスタＴ４はハードに切りかえられる。つまり、Ｔ４はオンになり、直線領域、すなわち、Ｖｄｓ＜Ｖｇｓ−Ｖ_ＴＨ４（式中、Ｖ_ＴＨ４はトランジスタＴ４のしきい電圧である）において、動作する。

時間ｔ５の時に、カソード１１２の電圧（Ｖ_ＣＡ）は低くなり（１６２）、Ｖｃｃ信号より低い負電圧（例えば、−２３Ｖ）になる。トランジスタＴ４は、飽和領域で動作し、ノードＢの電圧からＯＬＥＤ１０２の電圧変化をよりよく分離することができる電流カスコード装置として機能する。トランジスタＴ４の機動性が十分高く、トランジスタＴ４の幅が十分広い場合には、結果的に、時間ｔ５の際のカソード電圧の切換えにより、ストレージ・キャパシタの電圧エラーがより少なくなる。

Ｖ_ＣＡ電圧のレベルが変化すると、トランジスタＴ４の電圧振幅が、発光サブ期間１３８の最初のノードＢで減少する。Ｖ_ＣＡが電圧レベルを切換えると、ＯＬＥＤ１０２の特性のばらつきにより、ノードＢで電圧を調整することができる。ばらつきの一つは、ＯＬＥＤ１０２を流れる電流Ｉ（ユーザー定義型の輝度レベルに相当）とＯＬＥＤの電圧（ＯＬＥＤ１０２全体の電圧）との関係に影響する。ＯＬＥＤ１０２の操作履歴に関係なく、電流Ｉが高くなると、ＯＬＥＤ電圧が高くなる。別のばらつきは、ＯＬＥＤ１０２の操作履歴に影響する。ＯＬＥＤ１０２は、トラップされた変化により所定の電流でＯＬＥＤ１０２全体の電圧を修正することができる、薄膜素子である。トラップされた変化の量は、ＯＬＥＤ１０２の操作履歴に左右され、所定期間操作後、所定の電流で、ＯＬＥＤの電圧が変化し得る。

また、トランジスタＴ４のゲート・ソース間電圧も同様の反応を示す。しかし、トランジスタＴ４の性能が十分高い場合には、電流又は動作履歴の変化によって引き起こされるトランジスタＴ４のゲート・ソース電圧のばらつきは、ＯＬＥＤ１０２のばらつきよりも少なく、それにより、ストレージ・キャパシタンスＣｓの電圧エラーを最小にすることができる。トランジスタＴ４は飽和領域で動作するので、ゲート・ソース間電圧は、

に比例する。式中、μは動作性を示し、Ｃｏｘは酸化キャパシタンスを示す。トランジスタＴ４は、高いＷ／Ｌ率を有するので、ゲート・ソース間電圧のばらつきは低く、その結果、しきい電圧のドリフトが小さくなる。

所定の電流レベルに対してトランジスタＴ４のゲート・ソース間電圧がほぼ一定に維持されるように、トランジスタＴ４のチャネル幅は、トランジスタＴ３のチャネル幅よりも大きく設計される。さらに、トランジスタＴ４のチャネル幅が大きいので、トランジスタＴ４のゲート・ソース間電圧のばらつきは、所定の輝度範囲を越えるＯＬＥＤ１０２全体の電圧のばらつきより少なく変化し、時間ｔ５の時にカソード電圧を切換えることにより、キャパシタの電圧エラーが減少する。チャネル幅が広いので、トランジスタＴ４のゲート・ソース電圧が小さくなり、Ｔ４にかかる電気的ストレスやしきい電圧Ｔ４のばらつきも減少させることができる。

図５を参照すると、他の例であるピクセル回路２５０は、データサンプル切換え電流ソース２５２及びＯＬＥＤ１０２を含む。トランジスタＴ２のグランド１２２及びドレイン間に接続されるトランジスタＴ３を有するかわりに、ＮＭＯＳトランジスタＴ５が駆動トランジスタＴ２のノードＡと入力（例えば、ゲート２５４）との間に接続されるということ以外は、データサンプル切換え電流ソース２５２は、データサンプル切換え電流ソース１２０と類似している。トランジスタＴ５は、トランジスタＴ５をそれぞれオン及びオフにするために高電圧レベルと低電圧レベルとを切換えるＳＷ信号によって制御されている。ＳＷ信号は、配列のすべてのピクセル回路に共通である。

ピクセル回路２５０の信号タイミングは、図２のタイミング図１３０で示すピクセル回路２００の信号タイミングと同一である。トランジスタＴ５との接続を絶つために、ＳＷ信号は低く設定され（１６８）、輝度データがキャパシタＣｓに書き込まれる時に、トランジスタＴ２のゲート２５４をノードＡから分離する。これにより、輝度データがキャパシタＣｓに書き込まれている間のトランジスタＴ２の伝導を防ぎ、輝度データの電圧レベルがキャパシタＣｓに正確に書き込まれる。

ピクセル回路２５０の利点は、ＯＬＥＤ１０２と直列のトランジスタがたった一つである（すなわち、Ｔ２だけ）ということである。したがって、ピクセル回路２５０は動作するのに、別のトランジスタがトランジスタＴ２と直列に接続されている場合よりも、低い電圧を要する。ＳＷ信号は、データがキャパシタに書き込まれている間は低く設定され、トランジスタＴ２のゲート２５４を分離するので、データがキャパシタＣｓに書きこまれている間、トランジスタＴ２は電流を伝導しない。

図６を参照すると、別の例であるピクセル回路２６０は、ピクセル回路２５０と類似である。ＰＭＯＳトランジスタＴ６が、ＮＭＯＳトランジスタＴ５の代わりに使用される。ピクセル回路２５０のＳＷ信号は、削除される。トランジスタＴ６は、ローライン１０６によって容易に制御される。ピクセル回路２６０は、ポリシリコンを使ってトランジスタＴ１、Ｔ２、及びＴ６を作る際に有用であり得る。

図７を参照すると、ピクセル回路３００は、ＯＬＥＤ１０２を駆動させる駆動トランジスタとして使用されるダブル・ゲート・トランジスタを含む。トランジスタＴ７の構成は、図８に示す。ダブル・ゲート・トランジスタＴ７は、ボトム・ゲート３０２（蓄積ゲートとして機能）、トップ・ゲート３０４（空乏ゲートとして機能）、ドレイン電極３０５、及びソース電極３０６を有する薄膜トランジスタである。

ダブル・ゲート・トランジスタは、ＩＥＥＥ（電気電子技術者協会）電子素子レター、第１３巻第１号（１９９２年１月）のＢ−Ｓ Ｗｕら著の「新規の空乏ゲートアモルファス・シリコン薄膜トランジスタ」の１７〜１９ページに記載されている。図８を参照すると、ボトム・ゲート３０２は、トランジスタＴ１〜Ｔ６のゲートと同じように動作する。ボトム・ゲート３０２は、サブストレート３０８の上に形成される。サブストレート３０８は、ガラスでできている。誘電体層３１０とアモルファス・シリコン層３１２がボトム・ゲート３０８上にある。別の誘電体層３１４がアモルファス・シリコン層上にある。ドレイン電極３０５、ソース電極層３０６、及びトップ・ゲート３０４を形成するために、金属層３１６が誘電体層３１４上に堆積される。誘電体層３１４の開口部３１８により、ドレイン電極３０５とソース電極３０６がアモルファス・シリコン層３１２に接触する。

ボトム・ゲート３０２とドレイン（３０５）電極とソース（３０６）電極とは、垂直方向に重なり合う。下部のゲート・ソース（Ｖｇｓ）間電圧がトランジスタＴ７のしきい電圧より大きいと、ドレイン電極３０５からソース電極３０６に電流を流すチャネルを形成するために、ボトム・ゲート３０２の周辺に電子が付着する。このため、ボトム・ゲート３０２は、「蓄積ゲート」と呼ばれる。

トップ・ゲート３０４は、ドレイン電極３０５とソース電極３０６とは重なり合わない。一例では、トップ・ゲート３０４は、ボトム・ゲート３０２のチャネル幅よりも小さなチャネル幅を有する。トップ・ゲート３０４の動作に関する一つの理論は、ゲート電極とドレイン・ソース電極とは重なり合わないので、トップ・ゲート３０４は空乏ゲートと同様の機能を果たすように見え、その動作は、誘電体層３１０及び３１４とアモルファス・シリコン層３１２の厚さに一般的には関係ない。

表１は、上部のゲート・ソース間電圧（Ｖｔｇｓ）が、トランジスタＴ７のドレイン・ソース間電流（Ｉｄｓ）に与える影響を要約している。電圧Ｖｂｇｓは、下部のゲート・ソース間電圧であり、Ｖｂｔは、ボトム・ゲートのしきい電圧であり、Ｖｔｔは、トップ・ゲートのしきい電圧である。動作において、Ｖｂｓは、正の電圧であり、Ｖｔｔは負の電圧である。

Ｖｔｇｓ≧０の場合、トップ・ゲート３０４は、トランジスタＴ７の動作に影響を与えず、Ｖｔｇｓ＜Ｖｔｔの場合、トランジスタＴ７の電源を遮断する。トップ・ゲート３０４は、ドレイン電極３０５とソース電極３０６と同じ金属層から形成されてもよく、そのため、ＴＦＴの形成には更に追加の処理は必要ない。ＴＦＴの上には、ＩＴＯ層、保護層、それをつなぐバイアのような更なる層が存在してもよい。例えば、誘電体層は、積層され、化学的に平坦に研磨され、ＯＬＥＤのアノード電極及びカソード電極に接続するために後で積層されるＯＬＥＤへの更なるバイア接続のためにパターン化されてもよい。

有機半導体がＴＦＴに使用される場合、ＯＬＥＤはＴＦＴの下に形成される。有機ＴＦＴは、低温で形成され得、以前に積層したＯＬＥＤにダメージを与えない。

ピクセル回路３００は、ピクセル回路２００（図３）と同じ信号タイミングを使用する。したがって、タイミング図１３０（図２）で示した信号タイミングを、ピクセル回路３００を制御するのに使用することができる。ピクセル回路３００をピクセル回路２００と比較すると、ダブル・ゲート・トランジスタＴ７が、トランジスタＴ２及びＴ３の代用となる。トランジスタＴ７のトップ・ゲート３０４は、二つの異なる電圧レベルを切換えるＳＷ信号によって制御される。シミュレーションによると、ピクセル回路３００のしきい電圧のばらつきの影響は、ピクセル回路２００のしきい電圧のばらつきの影響と同程度又はそれよりも少ないということがわかっている。

回路２００では、トランジスタＴ２のゲートとドレインとの間の浮遊容量及び、トランジスタＴ３のゲートとソースとの間の浮遊容量により、ＳＷ信号とキャパシタＣｓとの間で電圧カップリングがある。ＳＷ信号がハイ（又はロー）に切換えられてトランジスタＴ３がオン（又はオフ）になると、電圧のばらつきが、キャパシタＣｓの端子に接続されているノードＡでの電圧レベルに影響を及ぼし、その結果、キャパシタＣｓに書き込まれる輝度データの精度に影響を及ぼす。

ピクセル回路３００におけるＳＷ信号からキャパシタＣｓへの電圧カップリングは、ピクセル回路２００のトランジスタＴ２を介した、ＳＷ信号からキャパシタＣｓへの電圧カップリングより少ない。これは、トランジスタＴ７の上部のゲート・ソース間キャパシタンス及び上部のゲート・ドレイン間キャパシタンスがそれぞれ、下部のゲート・ソース間キャパシタンス及び下部のゲート・ドレイン間キャパシタンスの２５分の１程度であり得るからである。浮遊容量が小さければ小さいほど、電圧カップリングは低くなる。

ピクセル回路３００は、トランジスタを２つだけ使用する。このような設計により、第３のトランジスタ（例えば、図３のピクセル回路２００のトランジスタＴ３、又は、図５のピクセル回路２５０のトランジスタＴ５）の使用に伴う電圧降下及び電気的ストレスが排除される。また、ＳＷ信号の切換えによるピクセル回路への悪影響も減少する。

ピクセル回路３００の操作は、ピクセル回路３００を駆動するのに使用される信号電圧レベルを調整することにより向上され得る。

図９を参照すると、タイミング図４００は、ＯＬＥＤのカソード電圧（Ｖ_ＣＡ）の信号電圧レベルを最適化することによって、Ｖ_ＣＡの振幅を減少させるためにピクセル回路３００に使用され得る信号のタイミングを示す。タイミング図４００は、４つのサブ期間、すなわち、初期化サブ期間１３２、Ｖｔ書き込みサブ期間１３４、書き込みデータサブ期間１３６、及び発光サブ期間１３８、に分けられるフレーム期間ｔ＿ｆｒａｍｅの間の信号タイミングを示す。初期化サブ期間１３２は、時間ｔ０からｔ１までの短い期間（例えば１０μｓ）にわたり、Ｖｔ書き込みサブ期間１３４は、時間ｔ１から時間ｔ３までの短い期間にわたり、データ書き込みサブ期間１３６は、時間ｔ３から時間ｔ５までの短い期間にわたり、発光サブ期間１３８は、時間ｔ５から時間ｔ６までの短い期間にわたる。Ｖｔ書き込みサブ期間１３４には、二つの期間、すなわち、ｔ１〜ｔ２の第１の期間とｔ２〜ｔ３の第２の期間が含まれる。

タイミング図４００の信号タイミングは、Ｖ_ＣＡの電圧振幅を最小にし、時間ｔ２〜ｔ３の間に許可される最も低いカソード電圧を最初に決定し、その後、時間ｔ１〜ｔ２の間に必要なカソード電圧を決定することによって設計される。

タイミング図４００では、ローライン１０６の信号レベルが、ロジカル「１」とロジカル「０」との間で切り換わる。ローライン１０６にとって、ロジカル「１」は、トランジスタＴ１がオンになるように、電圧レベルが十分高いということを意味し、ロジカル「０」は、トランジスタＴ１がオフになるように、電圧レベルが十分低いことを意味する。また、ＳＷ信号の信号レベルも、ロジカル「１」とロジカル「０」との間で切り換わる。ＳＷ信号にとっては、ロジカル「０」は、トランジスタＴ７がオフになるように、電圧レベルが十分低いことを意味し、ロジカル「１」は、トランジスタＴ７のＶｂｇｓも十分高い場合にトランジスタＴ１が最大の電流を供給することができるように、電圧レベルが十分高いことを意味する。

データライン１０４の信号レベルは、Ｖ_ＤＡＴＡ（ｍｉｎ）からＶ_ＤＡＴＡ（ｍａｘ）にまで及ぶ。Ｖ_ＤＡＴＡ（ｍｉｎ）は、輝度データの最低電圧レベルを表す。図示した例では、Ｖ_ＤＡＴＡ（ｍｉｎ）はグランド電圧、すなわち、０Ｖであり得る。Ｖ_ＤＡＴＡ（ｍａｘ）は、ピクセルの最も明るい輝度レベルを示す輝度データの電圧レベルを表す。

ＯＬＥＤのカソード電圧Ｖ_ＣＡは、Ｖ_ＴＨ７（ｍｉｎ）、Ｖ_ＴＨ７（ｍａｘ）、Ｖ_ＯＬＥＤ（ｏｎｓｅｔ）及びＶ_ＯＬＥＤ（ｍａｘ）の機能として表される３つの電圧レベルを有し得る。Ｖ_ＴＨ７（ｍｉｎ）は、トランジスタＴ７の初期しきい電圧又は最低しきい電圧を表し、Ｖ_ＴＨ７（ｍａｘ）は、トランジスタＴ７の最大しきい電圧又は寿命末期しきい電圧を表し、Ｖ_ＯＬＥＤ（ｏｎｓｅｔ）は、ＯＬＥＤの発光し初めの時、又はＯＬＥＤの伝導し初めの時のＯＬＥＤ１０２全体の電圧を示す。ある例では、Ｖ_ＯＬＥＤ（ｍａｘ）は、ＯＬＥＤ１０２が最大の輝度レベルで駆動する時のＯＬＥＤ１０２全体の電圧レベルを表す。

下記の記述では、等価回路５００を使って、タイミング図４００で信号タイミングが適用される初期化サブ期間１３２の間のピクセル回路３００（図７）の操作について説明する。また、等価回路５１０及び５２０を使って、タイミング図４００の信号タイミングが適用されるＶｔ書き込みサブ期間１３４の第１の期間及び第２の期間のそれぞれの間のピクセル回路３００の操作について説明する。

図１０を参照すると、等価ピクセル回路５００は、初期化サブ期間１３２の間（つまり、時間ｔ０〜ｔ１）のピクセル回路３００の等価回路を示す。初期化サブ期間１３２の間の信号タイミングは、ディスプレイ７００が起動した後の最初のフレーム期間の初めにピクセル回路３００に適用される。初期化サブ期間１３２の目的は、ＶｃｓがＶ_ＴＨ７とほぼ同じになるまでトランジスタＴ７がキャパシタＣｓを排出できるように、Ｖｔ書き込みサブ期間１３４の初めに、キャパシＣｓ全体の電圧がＶ_ＴＨ７よりも確実に大きくなるようにすることである。一例では、トランジスタＴ１のリーク電流がキャパシタＣｓ全体の電圧を増加させる傾向があるので、初期化サブ期間１３２の信号タイミングは、後のフレーム期間の初めには繰り返されない。このことにより、ＶｃｓがＶ_ＴＨ７より大きくなり、トランジスタＴ７がＶｔ書き込みサブ期間１３４中にＶｃｓをＶ_ＴＨ７に設定することができる。

時間ｔ０で、ローライン１０６は、ロジカル「１」に設定され（４０２）、トランジスタＴ１がオンになる。データライン１０４は、Ｖ_ＤＡＴＡ（ｍｉｎ）又は０Ｖに設定される（４０４）。この組合せは、トランジスタＴ７のボトム・ゲートＢＧ（３０２）をアース接地する、すなわち、キャパシタＣｓの正極１１２の電圧を０Ｖに設定することに相当する。（トランジスタＴ７のトップ・ゲートＴＧ（３０４）に適用される）ＳＷ信号は、トランジスタＴ７が電流を流さないように、ロジカル「０」に設定される（４０６）。これにより、初期化サブ期間１３２中にＯＬＥＤがオンにならないように、ＯＬＥＤ１０２に電流が流れるのを防止する。

初期化サブ期間１３２の間、カソード電圧（Ｖ_ＣＡ）は、−Ｖ_ＴＨ７（ｍａｘ）よりも低い電圧レベルに設定される（４０８）。たとえば、Ｖ_ＣＡは、

に設定され得る。ＯＬＥＤ１０２は、点線で示した、Ｃ_ＯＬＥＤによって表されるキャパシタンスを有する。キャパシタＣ_ＯＬＥＤは、キャパシタＣｓの約１０倍である。Ｃ_ＯＬＥＤの端子全体（５０２及び５０４）は起動の際に０Ｖなので、キャパシタＣｓ全体の電圧（Ｖｃｓ）は、

である。時間ｔ１の時に、ローライン１０６は、ロジカル「０」に設定され（４０９）、ＳＷ信号はハイに設定される（４１１）。

図１１を参照すると、等価ピクセル回路５１０は、時間ｔ１〜ｔ２間のピクセル回路３００の等価回路を示す。

また、時間ｔ１の時に、電圧Ｖ_ＣＡは、

に設定される（４１０）。時間ｔ２の時に少なくともＶ_ＴＨ７（ｍａｘ）の電圧がキャパシタＶ_ＯＬＥＤ全体に生じることを確実にするために、Ｖ_ＣＡの値は、電圧レベルに設定される。作動寿命の長いアモルファス・シリコンのディスプレイでは、Ｖ_ＴＨ７（ｍａｘ）−Ｖ_ＴＨ７（ｍｉｎ）−Ｖ_ＯＬＥＤ（ｏｎｓｅｔ）は正の電圧で有り得る。カソード電圧（Ｖ_ＣＡ）が正の電圧であるので、電流がトランジスタＴ７のソースＳからドレインＤへ流れる。

正の電圧Ｖ_ＣＡを使用することの利点は、トランジスタＴ７のゲート・ドレイン間電圧及びドレイン・ソース間電圧が逆になるということである。ドレインとソースとの間又はゲートとドレインの間にトラップされた電荷は除去され、それによりトランジスタＴ７の劣化が減少し、Ｔ７のしきい電圧のばらつき率が減少する。

時間ｔ１の時に、トランジスタＴ７のボトム・ゲートＢＧ（３０２）の電圧は、

である。トランジスタＴ７を伝導させるため、ＳＷ信号はロジカル「１」に設定される（４１１）。トランジスタＴ７は、ＯＬＥＤのアノード１１４が０Ｖになるまで伝導し、ＯＬＥＤ１０２全体の電圧は、

である。時間ｔ１〜ｔ２の時間間隔は、約１００μｓである。

図１２を参照すると、等価ピクセル回路５２０は、時間ｔ２〜ｔ３の間のピクセル回路３００の等価回路を示す。

時間ｔ２の時に、電圧Ｖ_ＣＡは、

に設定される（４１２）。これは、ＯＬＥＤ１０２を点灯させない、Ｖ_ＣＡが許容可能な最も低い電圧である。その理由は下記のとおりである。ノードＢ（トランジスタＴ７のソース電極３０５に接続されている）は、Ｖｔ書き込みサブ期間１３４の終わりに−Ｖ_ＴＨ７の値を有するので、Ｖ_ＣＡ電圧は、−Ｖ_ＴＨ７より低いＶ_ＯＬＥＤ（ｏｎｓｅｔ）ボルトに設定される。Ｖ_ＴＨ７はＶ_ＴＨ７（ｍｉｎ）からＶ_ＴＨ７（ｍａｘ）までの範囲にわたり得るので、トランジスタＴ７を短時間（つまり、Ｖ_ＴＨ７＝Ｖ_ＴＨ７（ｍｉｎ））だけ操作した時にＯＬＥＤ１０２が確実にオンにならないようにするために、Ｖ_ＣＡ電圧は、−Ｖ_ＴＨ７（ｍｉｎ）−Ｖ_ＯＬＥＤ（ｏｎｓｅｔ）に設定される。

キャパシタＣｓの負極１１３の初期電圧は、−Ｖ_ＴＨ７（ｍａｘ）である。ローライン１０６は、トランジスタＴ７のボトム・ゲートＢＧ（３０２）がデータライン１０４に接続されるようにロジカル「１」に設定される（４１４）、つまり、Ｖ_ＤＡＴＡ（ｍｉｍ）又は０Ｖである。ＳＷ信号はロジカル「１」のままであり、トランジスタＴ７に電流を伝導させる。トランジスタＴ７は、キャパシタＣｓ全体の電圧がトランジスタのＴ７の現在のしきい電圧であるＶ_ＴＨ７にほぼなるまで伝導する。Ｖ_ＴＨ７は、Ｖ_ＴＨ７（ｍｉｎ）からＶ_ＴＨ７（ｍａｘ）の値で有り得る。時間ｔ２からｔ３までの時間間隔は、約５００μｓである。

時間ｔ２の時のＶ_ＴＨ７とＶ_ＣＡの電圧レベルとの電圧差が小さいほど、Ｖ_ＣＡがＶ_ＴＨ７に落ち着くのに要する時間がより短くなる。したがって、時間ｔ２とｔ３の時間間隔を減少させるために、時間ｔ２の時のＶ_ＣＡのレベルを、できるだけ低い値ではあるが、可能な限り高いＶ_ＴＨ７値（つまり、Ｖ_ＴＨ７（ｍａｘ））よりもはるかに高い値にする必要がある。図９で示した例では、Ｖ_ＣＡが時間ｔ２の直前にＶ_ＴＨ７（ｍａｘ）になるように、時間ｔ１からｔ２の間でＶ_ＣＡがＶ_ＴＨ７（ｍａｘ）−Ｖ_ＴＨ７（ｍｉｎ）−Ｖ_ＯＬＥＤ（ｏｎｓｅｔ）に設定される。時間ｔ２からｔ３までの時間間隔を減少することにより、データ書き込みサブ期間１３６と発光サブ期間１３６のためにより多くの時間を取ることができる。

時間ｔ３の時に、ＳＷ信号はロジカル「０」に設定される（４１６）。ローライン１０６は、ロジカル「０」に設定される（４１８）。

図１３を参照すると、等価ピクセル回路５３０は、時間ｔ４からｔ４＋δｔ間のピクセル回路３００の等価回路を示す。ここで、δｔは、一列のピクセル回路のキャパシタＣｓにＶ_ＤＡＴＡが書き込まれる短い時間のことである。一例では、δｔは１０μｓ未満であり得る。

時間ｔ４の時に、ローライン１０６は、ロジカル「１」に設定され（４２０）、輝度データ（Ｖ_ＤＡＴＡ）は、Ｃ_ＯＬＥＤに接続されたキャパシタＣｓに書きこまれる。キャパシタＣｓと比較すると、キャパシタＣ_ＯＬＥＤは大きいので、キャパシタＣｓの負極１１３は、正の電圧であるＶ_ＤＡＴＡがキャパシタＣｓの正極１１２に書きこまれている間、約−Ｖ_ＴＨ７で維持される。ローライン１０６は、時間ｔ４＋δｔの時にロジカル「０」に設定される（４２２）。Ｖ_ＤＡＴＡがキャパシタＣｓに書き込まれる時にトランジスタＴ７が伝導しないように、ｔ４からｔ５の期間、ＳＷ信号はロジカル「０」のままである。

キャパシタＣ_ＯＬＥＤは有限であり、キャパシタＣｓの約１０倍の大きさである。データライン１０４（電圧レベルＶ_ＤＡＴＡを有する）がキャパシタＣｓを充電すると、ＯＬＥＤ１０２が十分に充電され、データ電圧（Ｖ_ＤＡＴＡ）がキャパシタＣｓとＣ_ＯＬＥＤの全体に生じる。その結果として、Ｖ_ＤＡＴＡの一部（約９０％又は（１−Ｃｓ／Ｃ_ＯＬＥＤ×１００％））だけが実際にキャパシタＣｓに書き込まれる。

図１４を参照すると、等価ピクセル回路５４０は、時間ｔ５からｔ６までの期間のピクセル回路３００の等価回路を示す。

時間ｔ５の時に、Ｖ_ＣＡ電圧は、

に設定される（４２４）。ＳＷ信号は、ロジカル「１」に設定され（４２６）、トランジスタＴ７がオンになり、電流ＩがトランジスタＴ７からＯＬＥＤ１０２に流れる。ＯＬＥＤは電流Ｉに比例した（Ｖ_ＤＡＴＡ ^２に比例した）輝度レベルで点灯し、トランジスタＴ７のしきい電圧にはほとんど左右されない。ディスプレイにおける二つのピクセル回路間のしきい電圧差の効果は、Ｖ_ＤＡＴＡ＝１０Ｖであれば、５％未満に減少される。Ｖ_ＤＡＴＡの可能な電圧レベルの範囲が増加すると（すなわち、Ｖ_ＤＡＴＡ（ｍａｘ）−Ｖ_ＤＡＴＡ（ｍｉｎ）が増加すると）、しきい電圧のばらつきによる異なるピクセル間の電流のばらつきが減少する。

トランジスタＴ７のドレイン・ソース間電圧は、トランジスタＴ７のゲート・ソース間電圧からトランジスタＴ７のしきい電圧を引いたものより大きいので、トランジスタＴ７は、飽和領域で動作する。ＴＦＴの劣化は、トランジスタがリニア領域で動作するときよりも、飽和領域で動作するときのほうが深刻ではない。

ＯＬＥＤ１０２は時間ｔ６まで点灯する。時間ｔ１からｔ６までの信号タイミングの周期は、連続するフレーム期間繰り返される。

パッシブ・マトリクス型ＯＬＥＤのディスプレイは、ロー又はカラムのカソードラインを有する。比較すると、ＯＬＥＤ陰極は、アクティブ・マトリクス型ＯＬＥＤのディスプレイでは全てのピクセルに共通である。したがって、カソード電圧Ｖ_ＣＡは、全てのピクセルに共通である。カソードへのバイア接合が必要ないので、共通の又は２次元のカソード形成プロセスは単純で、コストも安い。また、ディスプレイの上側、下側、左側、右側から力が取り入れられるので、共通のカソード構造が使用される場合や、２次元のカソード構造が使用される場合には、力の分散が効率的に行われる。ロー又はカラムにカソードを配置すると、２次元の平面構造よりも抵抗が大きいので、効率的ではない。カソードを接続するバイアは、共通のカソードが使用される場合には必要ではない。ＳＷ信号の信号タイミングがカソードの電圧タイミングとリンクしているので、ＳＷ信号も全てのピクセルに共通であってよい（すなわち、全てのピクセル回路が同じＳＷ信号を有する）。全てのピクセルに共通の単独ＳＷ信号と単独Ｖ_ＣＡ電圧を使用することにより、Ｖｔ書き込みサブ期間、データ書き込み期間、発光期間という一連のサブ期間を、全てのピクセルに対し同時に起こせる。これにより、ローとカラムの駆動回路と、アクティブ・マトリクス型のＯＬＥＤ配列の形成を簡略化することができる。

ピクセル回路３００においては、キャパシタＣｓの正極１１２に接続されるトランジスタＴ１のゲート・ソース間の端子キャパシタンスにより、データ書き込みサブ期間の際に（ｔ４＋δｔの時に）、ローライン１０６がロジカル「１」からロジカル「０」に切り換わる時に、キャパシタＣｓの電圧レベルを修正することができる。また、トランジスタＴ１のゲート・ソース間キャパシタンスとＴ７の下部ゲート・ドレイン間キャパシタンスにより発光サブ期間の初めに（時間ｔ５の時に）Ｖ_ＣＡが変化すると、キャパシタＣｓ全体の電圧も修正することができる。シミュレーションでは、カップリングによるＶ_ＣＳの電圧エラーは、２Ｖ程度であり得る。電圧カップリングを減少させる一つの方法は、Ｔ７の下部ゲート・ソース間キャパシタンスとＴ１のゲート・ソース間キャパシタンスを減らすために、薄膜トランジスタＴ７及びＴ１の幅を減らすことである。より大きなデータ電圧範囲を使用することにより、トランジスタＴ７の幅を減らすことが可能である（Ｖ_ＤＡＴＡ＋Ｖ_ＴＨ７と等しいより高い電圧Ｖｇｓを使うので、同じ電流Ｉをより小さなチャネル幅で得られる）が、トランジスタＴ１の幅を増加させる必要があり得る（なぜなら、δｔ内でキャパシタＣｓをより高いデータ電圧レベルにまで充電するために、トランジスタＴ１にはより大きなチャネル幅が必要とされるからである）。

図１３では、ローラインの切換えにより（すなわち、ローライン１０６がロジカル「１」からロジカル「０」に切り換わる際のトランジスタＴ１のゲート・ソース間の浮遊容量Ｃｇｓからの結合により）、ストレージ・キャパシタの電圧（Ｖｃｓ）が減少する。このＶｃｓの減少は、「ローラインの切換え結合」と呼ばれる。電圧の減少量は、

で、式中、Ｖ_ＲＯＷ（‘１’）とＶ_ＲＯＷ（‘０’）は、それぞれ、ロジカル「１」及び「０」でのローラインの電圧であり、Ｃｇｓ１及びＣｇｓ７は、それぞれ、トランジスタＴ１及びＴ７のゲート・ドレイン間キャパシタンスであり、キャパシタンスＣｇｄ７は、トランジスタＴ７のゲート・ソース間キャパシタンスである。Ｃ_ＯＬＥＤがＣｓ、Ｃｇｄ７，Ｃｇｓ７、及びＣｇｓ１よりはるかに大きいと仮定すると、上記の式は下記のように簡略化することができる。

電圧Ｖ_ＲＯＷ（‘１’）は、Ｖ_ＤＡＴＡ（ｍａｘ）＋Ｖ_ＴＨ１（ｍａｘ）より大きく設計される。ここで、Ｖ_ＴＨ１（ｍａｘ）は、トランジスタＴ１の寿命末期の最大しきい電圧である。電圧Ｖ_ＲＯＷ（‘０’）は、

となるようなレベルを有する。Ｖ_ＲＯＷ（‘０’）は、ローライン１０６とＶ_ＣＡとの間の電圧差によりトランジスタＴ１が発光サブ期間１３８中にオンにならないように設計される。

図１４では、ストレージキャパシタンスの電圧（Ｖｃｓ）は、Ｖ_ＣＡ電圧を切換えることによって増加する。このＶ_ＣＡの増加は、「カソード電圧切換え結合」と呼ばれる。電圧の増加量は、

である。Ｃ_ＯＬＥＤがＣｓ、Ｃｇｄ７，Ｃｇｓ７、及びＣｇｓ１よりはるかに大きいと仮定すると、上記の式は、

と概算することができる。この電圧カップリングは大きく、オフ状態輝度を生み出す傾向がある（すなわち、Ｖ_ＤＡＴＡ＝０Ｖのようなピクセルがオフであると思われる時でさえ、ＯＬＥＤ１０２が点灯する）。

ローライン切換えカップリングは、式１３で示した量分、ストレージ・キャパシタの電圧Ｖｃｓを減少させる傾向があり、カソード電圧切換えカップリングは、式１６で示した量分、ストレージ・キャパシタの電圧Ｖｃｓを増加させる傾向がある。２種類の電圧カップリングによるＶｃｓの電圧エラーが互いに相殺するようにピクセル回路３００を設計することが可能である。これを達成するため、Ｖ_ＣＡ電圧の振幅は、ローラインの電圧振幅の約Ｃｇｓ１／（Ｃｇｓ１＋Ｃｇｄ７）になるよう設計される。

例えば、トランジスタＴ１及びＴ７は、ほぼ同じ大きさ（すなわち、同じ幅と長さ）であり、Ｃｇｓ１〜Ｃｇｄ７であり、したがって、ローラインの電圧振幅は、Ｖ_ＣＡの電圧振幅の量のほぼ２倍である必要がある。最小許容Ｖ_ＣＡ電圧振幅は、Ｖ_ＤＡＴＡ（ｍａｘ）−Ｖ_ＴＨ７（ｍｉｎ）＋Ｖ_ＯＬＥＤ（ｍａｘ）−Ｖ_ＯＬＥＤ（ｏｎｓｅｔ）

である。したがって、２種類の電圧カップリングを相殺させながらローラインの電圧振幅を減少させるためには、トランジスタＴ７に対するトランジスタＴ１の大きさを増加させる必要があり得る。

ピクセル回路３００の設計の一例では、トランジスタＴ７のＷ／Ｌ率は、Ｖ_ＤＡＴＡ（ｍａｘ）及び所望の輝度範囲を得るのに必要なＯＬＥＤの電流の量によって決定される。トランジスタＴ１のＷ／Ｌ率は、ロー時間（δｔ）内でキャパシタＣｓを充電することができる時間によって決定される。したがって、ローラインの切換えカップリングが陰極電圧切換えカップリングを相殺するのに十分であるために、トランジスタＴ１のＷ／Ｌは、ロー時間で決定されたキャパシタＣｓを充電するのに必要な大きさよりも大きく設計され得る。

タイミング図４００では、Ｖ_ＣＡ電圧が、式７、１０、及び１１で示したように、３つの異なる電圧レベル間で切換えられる。Ｖ_ＣＡ電圧の切換えは、新たなトランジスタを使ってＯＬＥＤのアノード電圧を直接制御することによって簡略化され得る。

図１５を参照すると、ピクセル回路５５０の一例は、ピクセル回路３００（図７）と類似であり、更に、データライン１０４とキャパシタＣｓの負極１１３との間に接続されたトランジスタＴ８を有する。トランジスタＴ８は、「ＲＳ」信号によって制御される。

図１６を参照すると、タイミング図５６０は、ピクセル回路５５０を駆動するのに使用される信号のタイミングを示す。タイミング図５６０は、Ｖｔ書き込みサブ期間１３４、データ書き込みサブ期間１３６、及び発光サブ期間１３８とに分割されるフレーム期間ｔ＿ｆｒａｍｅの間の信号タイミングを示す。Ｖｔ書き込みサブ期間１３４は時間ｔ０からｔ１にわたり、データ書き込みサブ期間１３６は時間ｔ２から時間ｔ４にわたり、発光サブ期間１３８は時間ｔ４からｔ５にわたる。図を簡略化するために、初期化サブ期間はタイミング図５６０では省略されている。

時間ｔ０の時に、ＲＳ信号はロジカル「１」に設定され（５６２）、データライン１０４は−Ｖ_ＴＨ７（ｍａｘ）に設定される（５６４）。これにより、トランジスタＴ８がオンになり、ＯＬＥＤ１０２のアノード１１４がデータラインの電圧−Ｖ_ＴＨ７（ｍａｘ）に設定されることになる。カソード電圧Ｖ_ＣＡは、Ｖｔ書き込みサブ期間１３４の間、

に設定される。これにより、Ｖ_ＣＡの切換えが二つの電圧レベルだけに簡略化される。

時間ｔ１の時に、ＲＳ信号はロジカル「０」に設定され（５６６）、一方、ローライン１０６はロジカル「１」に設定され（５６８）、データライン１０４は０Ｖに設定される（５７０）。これにより、トランジスタＴ１がオンになり、キャパシタＣｓの正極１１２がデータラインの電圧レベルの０Ｖに設定される。

キャパシタＣｓの負極１１３を−Ｖ_ＴＨ７（ｍａｘ）に設定し、その後、キャパシタＣｓの正極１１２を０Ｖに設定するという２連続工程を使用することにより、タイミング図５６０のＶｔ書き込みサブ期間１３４を、タイミング図４００のＶｔ書き込みサブ期間１３４より短くできる。タイミング図４００のＶｔ書き込みサブ期間１３４の第２及び第３の工程は、タイミング図５６０では一つの工程に合体される。Ｖ_ＣＡは−Ｖ_ＴＨ７（ｍａｘ）−Ｖ_ＯＬＤＥ（ｏｎｓｅｔ）を上回る必要はないので、Ｖ_ＣＡの電圧振幅は減少し、それにより、カソード電圧切換えカップリングの量も減少する。

更に、キャパシタＣｃをトランジスタＴ７のトップゲートＴＧ（３０４）とソース電極３０５との間に接続してもよい。ＳＷ信号は、発光サブ期間１３８の初めにロジカル「０」からロジカル「１」に切換えられるので、トランジスタＣｃを介して、トップゲートＴＧ（３０４）からＯＬＥＤ１０２のアノード１１４への電圧カップリングは、ＯＬＥＤのアノード電圧を増加させる傾向にあるので、カソード電圧切換えカップリングの効果を相殺するのに役立つ。

キャパシタＣｃを使って、トランジスタＴ１の幅を小さくすることができ、ローライン１０６のロジカル「１」と「０」の状態の電圧差を減少することができる。ＳＷ信号は、トランジスタＴ７の動作特に影響を及ぼすことなく、トランジスタＴ７のソース電圧を越える幅広い電圧範囲に切り換わり得る。

−Ｖ_ＴＨ７（ｍａｘ）を、（データドライブ７１２とディスプレイ制御装置７２０を複雑にする傾向にある）データライン１０４に印可する必要性を回避するため、トランジスタＴ８のドレインは別の制御電圧に接続され得る。

図１７を参照すると、ピクセル回路５６０の一例は、制御電圧Ｖ_Ａに接続されたドレイン５６２を有するトランジスタＴ８を含む。制御電圧Ｖ_Ａは、−Ｖ_ＴＨ７（ｍａｘ）に固定され、ディスプレイ７００の全てのピクセルに共通であり得る。

図１８を参照すると、タイミング図５７０は、ピクセル回路５６０の信号タイミングを示す。時間ｔ０の時に、データライン１０４の電圧が０ＶでＶ_ＣＡ電圧が、

である間、同時に、ＲＳ信号及びローライン１０６がロジカル「１」に設定される（５７２）。一工程において、キャパシタＣｓ全体の電圧はＶ_ＴＨ７（ｍａｘ）に設定される。

時間ｔ１の時に、ＲＳ信号はロジカル「０」に設定される（５７４）。キャパシタＣｓ全体の電圧がＶ_ＴＨ７、すなわち、トランジスタＴ７の現在のしきい電圧、に等しくなるまで、トランジスタＴ７はキャパシタＣｓを充電する。

時間ｔ２の時に、データライン１０４からキャパシタＣｓを分離するため、ローライン１０６がロジカル「０」に設定される（５７８）。

アクティブマトリクス型ＯＬＥＤディスプレイの中には、ディスプレイ制御装置（例えば７２０）の設計又は他の考慮すべき事項により、電圧の振幅又は薄膜トランジスタの幅や長さを最適化することによって、又は、図１５で示したキャパシタＣｃを用いることによって、電圧カップリングエラーを補償することはできない。電圧カップリングエラーを補償するには、二つの選択肢がある。

一つ目の選択肢は、他のピクセル回路制御電圧も対するデータ電圧範囲を、電圧カップリングエラーとほぼ同じ量分変えることである。例えば、図１、３、４、６、７、８、及び１６で示したピクセル回路では、データライン１０４を駆動させるデータドライブ７１２は、ディスプレイ７００の他の回路のグランド電圧レベルとは異なるグランド電圧レベルを有し得る。カソード電圧切換えカップリング（キャパシタＣｓ全体の電圧であるＶｃｓを減らす傾向がある）がローライン切換えカップリング（Ｖｃｓを増加させる傾向がある）より大きい場合、データライン１０４の電圧レベルは、カソード電圧切換えカップリングを補償するために、より低く変えられ得る。

もう一つの選択肢は、電圧カップリングによるＶｃｓの電圧エラーに等しい量分、アース端子と、データライン１０４の電圧範囲に対するピクセル回路によって使用されるＶ_ＣＡの電圧レベルを上げることである。

どちらの選択肢においても、上記例のピクセル回路を用いて、Ｖｔ書き込みサブ期間中のデータライン１０４の電圧レベルは、０Ｖ又はカップリング電圧エラーに設定され、Ｖ_ＤＡＴＡ（ｍｉｎ）には設定されない。

ピクセル回路１００、２００、及び２５０のシミュレーション結果は下記のとおりである。シミュレーションの状態は、３００ｃｄ／ｍ^２の最大平均輝度が得られる状態であった。ＳＰＩＣＥと同様の回路シミュレーターを使って、複数のフレーム期間の過度応答を得た。データラインの電圧は、０〜１０Ｖの範囲にわたって、１．２５Ｖ〜２．５Ｖ単位で増加する。シミュレーションで使用するＯＬＥＤモデルは、４ｃｄ／Ａの発光効率を有し、約７Ｖの順電圧で５００ｃｄ／ｍ^２に達する。ターンオフ電流や逆バイアス電流は、回路を動作させないように十分低い。

初期しきい電圧（Ｖｔｉ）が２．５Ｖである一般的なアモルファスＮＭＯＳトランジスタのトランジスタモデルが、シミュレーションで使用された。全てのトランジスタのトランジスタチャネル長は、８ミクロンであった。トランジスタＴ１のチャネル幅は、ピクセル回路１００、２００、及び２５０で、４８ミクロンであった。トランジスタＴ２，Ｔ３、及びＴ５のチャネル幅は、それぞれ、６４、４８、４８ミクロンであった。キャパシタＣｓは５００ｆＦであった。データ書き込みサブ期間中のローラインのパルス持続時間δｔは、約１０マイクロセカンドであった。

図１９を参照すると、グラフ６００はピクセル回路６１０（図２０に示す）のデータライン１０４のデータ電圧（Ｖ_ＤＡＴＡ）の機能として正規化輝度を示す。ピクセル回路６１０は、トランジスタＴ２のドレインが＋１０Ｖに接続され、Ｖ_ＣＡが−４．５Ｖの定電圧で維持されるという以外は、ピクセル回路１００（図１）と同じ構成を有する。グラフ６００は、複数のフレーム期間の回路をシミュレートすることによって得られているが、タイミング図１３０（図２）におけるデータ書き込みサブ期間及び発光サブ期間での信号タイミングのみを使用した。これは、しきい電圧を補正することなく輝度データをキャパシタＣｓに書きこむことにより、ピクセル回路１００を使用することを表す。

ライン６０２は、トランジスタＴ２のしきい電圧（Ｖ_ＴＨ２）が初期値Ｖｔｉである場合のデータ電圧（Ｖ_ＤＡＴＡ）の機能として正規化輝度を表す。Ｖ_ＤＡＴＡ＝１０Ｖである場合、輝度＝１となるように、データは正規化される。ライン６０４、６０６、及び６０８は、トランジスタＴ２のしきい電圧がそれぞれ、１Ｖ、２Ｖ、５Ｖづつ増加する場合の輝度の減少を示す。しきい電圧の変化が大きいほど、輝度の低下が大きい。例えば、Ｖ_ＤＡＴＡ＝１０Ｖの場合、しきい電圧が５Ｖ増加すると、輝度は８０％低下する。

図２１は、グラフ６２０が、タイミング図１３０（図２）における信号タイミングを使ったピクセル回路１００の正規化輝度を示す。グラフ６２０では、しきい電圧の補正が必要であった。ライン６２２は、トランジスタＴ２のしきい電圧（Ｖ_ＴＨ２）が初期値Ｖｔｉである場合のデータ電圧（Ｖ_ＤＡＴＡ）の機能として正規化輝度を表す。Ｖ_ＤＡＴＡ＝１０Ｖである場合、輝度＝１となるように、輝度は正規化される。ライン６２４、６２６、及び６２８は、トランジスタＴ２のしきい電圧がそれぞれ、１Ｖ、２Ｖ、５Ｖづつ増加する場合の輝度の減少を示す。

ライン６２４、６２６、６２８（図２１）とライン６０４、６０６、６０８（図１９）との比較は、タイミング図１３０の信号タイミングを使ってしきい電圧を補正することにより、トランジスタＴ２のしきい電圧の変化により引き起こされる輝度レベルの変化を減少させるということを示す。

図２２を参照すると、グラフ６３０は、データサンプル切換え電流ソース２０２を使用する図３のピクセル回路２００の正規化輝度を示す。しきい電圧の補正は、タイミング図１３０（図２）の信号タイミングを使って行われる。トランジスタＴ２のしきい電圧が２Ｖ増加する場合、輝度は殆ど変化しない。ライン６３２は、しきい電圧が５Ｖ増加する場合でも、Ｖ_ＤＡＴＡ＝１０Ｖで輝度は約６％しか低下しないということを示す。これは、Ｔ２のしきい電圧が５Ｖ増加する場合Ｖ_ＤＡＴＡ＝１０Ｖで輝度がほぼ４０％低下するということをライン６２８が示しているグラフ６２０で示した結果よりも大きな改善点である。

図２３を参照すると、グラフ６４０は、異なるピクセル回路の１Ｖしきい電圧のばらつきと信号タイミングによって生じる輝度差の比較を表す。ライン６４２と６４４はそれぞれ、トランジスタＴ２のしきい電圧が１Ｖずつ変化する場合のピクセル回路６１０及び１００の輝度差を示す。ライン６４２では、しきい電圧の補正は使用されなかった。ライン６４４では、しきい電圧の補正が使用された。すなわち、タイミング図１３０（Ｖｔ書き込みサブ期間１３４を含む）の信号タイミングが使用された。ライン６４６は、トランジスタＴ２のしきい電圧が１Ｖずつ変わる場合のピクセル回路２００の輝度差を示す。タイミング図１３０の信号タイミングが使用された。

図２４を参照すると、グラフ６５０は５Ｖのしきい電圧のばらつきによって生じる輝度差を比較する。ライン６５２、６５４、及び６５６は、ライン６４２、６４４、及び６４６と同様の状況下であるが、１Ｖのしきい電圧差ではなく５Ｖのしきい電圧差で得られたデータをそれぞれ示す。

グラフ６４０及び６５０は、ピクセル回路２００の輝度のばらつきがしきい電圧を補正した状態でピクセル回路１００よりも少なく、更には、しきい電圧の補正なしでピクセル回路１００よりも少ない輝度差を有するということを示す。

図２５を参照すると、グラフ６６０はピクセル回路２５０（図５）のデータ電圧の機能としての輝度値を示す。ピクセル回路２５０のトランジスタＴ１、Ｔ２、及びＴ５の幅は、それぞれ、４８、６４、４８ミクロンであった。キャパシタＣｓのキャパシタンスは５００ｆＦであった。ライン６６２は、トランジスタＴ２のしきい電圧が、２．５Ｖの初期しきい電圧（Ｖｔｉ）である時のデータ電圧の機能としての輝度を示す。ライン６６４、６６６及び６６８は、トランジスタＴ２のしきい電圧がそれぞれ、１Ｖ、２Ｖ、５Ｖづつ増加する場合の輝度レベルとデータ電圧（Ｖ_ＤＡＴＡ）との関係を示す。ライン６６８をライン６２８（図２１）とライン６３２（図２２）と比較すると、ピクセル回路２５０の輝度のばらつきがピクセル回路１００の輝度のばらつきより少ないが、２Ｖより大きいデータ電圧のピクセル回路２００の輝度のばらつきよりも大きいことがわかる。

図２６を参照すると、グラフ６７０はピクセル回路２５０（図５）の駆動トランジスタＴ２のしきい電圧における変化と関連した輝度のばらつきを示す。ライン６７２、６７４、及び６７６は、トランジスタＴ２のしきい電圧が、初期しきい電圧からそれぞれ１Ｖ、２Ｖ、及び５Ｖ増加する場合のデータ電圧の機能としての輝度のばらつきを示す。

図２７を参照すると、グラフ６８０は、ピクセル回路２００（図３）の駆動トランジスタＴ２のしきい電圧における変化に関連した輝度のばらつきを示す。ライン６８２、６８４、及び６８６は、トランジスタＴ２のしきい電圧が、初期しきい電圧からそれぞれ１Ｖ、２Ｖ、及び５Ｖ増加する場合のデータ電圧の機能としての輝度のばらつきを示す。

グラフ６７０と６８０を比較すると、ピクセル回路２００の輝度差は、データ電圧がより小さい場合（およそ１Ｖより少ない場合）、ピクセル回路２５０よりも大きい。ピクセル回路２００の輝度差は、データ電圧がより大きい場合（およそ２Ｖより大きい場合）、ピクセル回路２５０よりも少ない。

上記のピクセル回路を使用する上での利点は、非データ制御信号（例えば、ＳＷ信号やＶ_ＣＡ信号）がディスプレイの全てのピクセルに共通であり得るので、市販されている標準的な既製のＬＣＤのロー及びカラムドライバを使用することができるということである。これにより、新しいアクティブマトリクス型のＯＬＥＤディスプレイの開発費用が削減される。

図２８を参照すると、アクティブマトリクス型ディスプレイ７００は、図１、３〜７、１５及び１７で示したようなピクセル回路のローとカラムを有するピクセル回路配列７０２を含む。ピクセル回路配列７０２のＯＬＥＤは、アクティブマトリクス型ディスプレイ７００の表示領域７０４（太線で囲まれた部分）を形成する。配列７０２のピクセル回路は、ローライン７０６及びデータライン７０８に接続される。ローライン７０６は、ロードライバ７１０によって制御され、データライン７０８は、データドライバ７１２によって制御される。ディスプレイ制御装置７２０は、タイミング信号を生成し、バス７１４を介してロードライバ７１０に送る。ディスプレイ制御装置７２０は、データ信号及びタイミング信号を生成し、バス７２６を介してデータドライバ７１２に送る。ディスプレイ制御装置７２０は、フレーム期間（１フレーム期間〜１６．６７ｍｓ）の約半分以内に配列７０２のピクセル回路にデータを送れるように十分な速度に設計される。ロードライバ７１０及びデータドライバ７１２は、市販のＬＣＤドライバを使用することができる。

ディスプレイ制御装置７２０は、ＳＷ及びＲＳ（図示せず）制御信号とカソード電圧（Ｖ_ＣＡ）制御信号を生成する補助信号回路７２２を含む。Ｖ_ＣＡ信号は、配列７０２のピクセル回路におけるＯＬＥＤの陰極に接続される。ＳＷ制御信号は、図３〜５、７、１５、及び１７で示したピクセル回路に使用される。補助信号回路７２２は、図２、９、１６又は１８で示したタイミング図によると、ピクセル回路配列７０２で使用したピクセル回路の種類に応じて、ＳＷ信号及びＶ_ＣＡ信号を生成する。補助信号回路７２２は、電圧信号Ｖ１，Ｖ２、及びＶ３を受け取る３つのＤＣ電圧供給コネクション７２４を有する。電圧信号Ｖ１，Ｖ２，及びＶ３は、ＳＷ信号及びＶ_ＣＡ信号の異なる電圧レベルを供給する。

ＳＷ及びＲＳ（図示せず）信号は、ピクセル回路の各カラム毎のカラムライン（例えば７１８）を用いて、ピクセル回路配列７０２全体に分布され得る。ＳＷ信号の分布配線は、アクティブマトリクスのバックプレーン上で信号の外部接続と一体化され得る。

Ｖ_ＣＡ信号を分布するには二つの方法があり得る。一例では、Ｖ_ＣＡ信号は、ピクセル回路の各ロー（又は各カラム）毎のローライン（又はカラムライン）を用いて配列７０２のピクセル回路に分配される。別の例では、Ｖ_ＣＡ信号は、外部のエッジコネクションを有するＯＬＥＤ層の表示領域７０４を覆う酸化イリジウム錫（ＩＴＯ）の単一シートを用いて、配列７０２の全てのピクセル回路に分配される。したがって、各ＯＬＥＤのカソードは、ＩＴＯのシートに接続されて、外部のエッジコネクションを介してディスプレイ制御装置７２０に接続される。

グランド基準電圧７３０は、ピクセル回路のロー毎のローライン（例えば、７３２）を用いて配列７０２のピクセル回路に接続される。グランド電圧の分配配線は、アクティブマトリクスのバックプレーン上で、一乃至複数の外部接続と一体化され得る。

ディスプレイ７００では、表示領域７０４のピクセル領域７３４（点線で囲まれた部分には、隣接するローライン（又はグランドライン）と隣接するデータライン（又はＳＷ信号ライン）によって囲まれた領域が含まれる。

幾つかの例を上記で議論してきたが、他の実施例や応用例も下記の特許請求の範囲内である。例えば、トランジスタＴ１〜Ｔ８は、薄膜トランジスタとして記載され、アモルファス・シリコン又はポリシリコンを用いて生成されたが、トランジスタＴ１〜Ｔ８としては、有機半導体で生成されたトランジスタなど、他のタイプのトランジスタを使用することもできる。トランジスタＴ４がＰＭＯＳトランジスタで、トランジスタＴ１〜Ｔ３及びＴ４〜Ｔ８が、ＮＭＯＳトランジスタとして記載されてきたが、他の実施例においては、トランジスタＴ１〜Ｔ３及びＴ４〜Ｔ８がＰＭＯＳトランジスタで、トランジスタＴ４がＮＭＯＳトランジスタとすることもできる。したがって、制御信号及びデータ信号を調整することができる。

上記のピクセル回路を含むディスプレイは、多くの応用例で使用され得る。例えば、コンピュータディスプレイ、携帯電話のディスプレイ、ヘッドマウント・ディスプレイ、テレビ、携帯端末ディスプレイ、及び電子広告板などがその例である。ディスプレイは単色でも多色でもよい。ピクセル回路は、必ずしもカラムとローのマトリクスに配列されている必要はなく、用途に応じていかなる方法でも配列し得る。例えば、ピクセルの偶数のローを、ピクセルの奇数のローからオフセットすることができる。ピクセル回路を、リジッド（ガラス）基板又は、フレキシブル（プラスチック）基板上に形成してもよい。

ピクセル回路を示す。 タイミング図を示す。 ピクセル回路を示す。 ピクセル回路を示す。 ピクセル回路を示す。 ピクセル回路を示す。 ピクセル回路を示す。 ダブル・ゲート・トランジスタを示す。 タイミング図を示す。 等価回路を示す。 等価回路を示す。 等価回路を示す。 等価回路を示す。 等価回路を示す。 ピクセル回路を示す。 タイミング図を示す。 ピクセル回路を示す。 タイミング図を示す。 グラフである。 ピクセル回路を示す。 グラフである。 グラフである。 グラフである。 グラフである。 グラフである。 グラフである。 グラフである。 ピクセル回路を駆動する回路構成を有するディスプレイを示す。

Claims (2)

1. カソードおよびアノードを有した発光素子と、
   第１のゲート端子、第１の端子および第２の端子を有し、該第２の端子がグランドに電気的に接続された駆動素子と、
   第２のゲート端子、第３の端子および第４の端子を有したスイッチング素子と、
   前記第１のゲート端子および前記第３の端子と電気的に接続された正極、前記第１の端子および前記アノードと電気的に接続された負極を有する蓄積素子と、
   前記第２のゲート端子と電気的に接続されたローラインと、
   前記第４の端子と電気的に接続されたデータラインと、
   を含むディスプレイ用ピクセル回路の駆動方法であって、
   前記ローラインの制御によって前記スイッチング素子をオン状態として前記駆動素子の前記第１のゲート端子に前記データラインから基準電圧を印加し、前記発光素子のカソード電位を所定の低電位とすることで、前記蓄積素子に前記駆動素子のしきい電圧より大きな電圧を蓄積する初期化工程と、
   前記ローラインの制御によって前記スイッチング素子をオフ状態とし、前記発光素子のカソード電位を所定の高電位とし前記発光素子を非発光状態とした後、前記ローラインの制御によって前記スイッチング素子をオン状態として前記駆動素子の前記第１のゲート端子に前記データラインから基準電圧を印加し、前記発光素子のカソード電位をグランド電位とすることで前記蓄積素子を放電して前記蓄積素子に前記駆動素子のしきい電圧を蓄積する工程と、
   前記ローラインの制御によって前記スイッチング素子をオン状態として前記駆動素子の前記第１のゲート端子に前記データラインからデータ電圧を印加して、前記蓄積素子に前記しきい電圧と前記データ電圧の和を蓄積する工程と、
   前記発光素子の前記カソード電位を所定の低電位として前記発光素子を発光させる工程と、
   を備えたことを特徴とするディスプレイ用ピクセル回路の駆動方法。
2. 請求項１に記載のディスプレイ用ピクセル回路の駆動方法であって、
   第３のゲート端子、第５の端子および第６の端子を有した第２のスイッチング素子と、
   前記第３のゲート端子と電気的に接続されたスイッチラインと、
   をさらに備え、
   前記第２のスイッチング素子は、前記第５の端子が前記駆動素子の第２の端子と電気的に接続され、前記第６の端子がグランドに接続され、
   前記初期化工程および前記駆動素子のしきい電圧を蓄積する工程において、前記スイッチラインがロジック・ハイの電圧レベルに維持され、前記第２のスイッチング素子がオンになり、
   前記蓄積素子に前記しきい電圧と前記データ電圧の和を蓄積する工程において、前記スイッチラインがロジック・ローの電圧レベルになり、前記第２のスイッチング素子がオフになり、
   前記発光素子を発光させる工程において、前記スイッチラインがロジック・ハイの電圧レベルに維持され、前記第２のスイッチング素子がオンになる
   ことを特徴とするディスプレイ用ピクセル回路の駆動方法。

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