JP2013048205A - 配線基板の製造方法 - Google Patents
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Abstract
【解決手段】表面及び裏面を有し、表面に半導体チップSが実装される配線基板1の製造方法であって、導体層21,22,31,32,131,132及び樹脂絶縁層33,34,133,134をそれぞれ1層以上積層し、表面側及び裏面側の表層にそれぞれ少なくとも1以上の接続端子T1,T11を有するビルドアップ層3,13を形成する工程と、表面側のビルドアップ層34,134上にフィルム状の第1のソルダーレジストを積層して第1のソルダーレジスト層4を形成し、裏面側のビルドアップ層上に第1のソルダーレジスト層4よりも厚みの厚いフィルム状の第2のソルダーレジストを積層して第2のソルダーレジスト層14を形成する工程と、を有する。
【選択図】図4
Description
表面及び裏面を有し、表面に半導体チップが実装される配線基板の製造方法であって、導体層及び樹脂絶縁層をそれぞれ1層以上積層し、表面側及び裏面側の表層にそれぞれ少なくとも1以上の接続端子を有するビルドアップ層を形成する工程と、表面側のビルドアップ層上にフィルム状の第1のソルダーレジストを積層して第1のソルダーレジスト層を形成し、裏面側のビルドアップ層上に第1のソルダーレジスト層よりも厚みの厚いフィルム状の第2のソルダーレジストを積層して第2のソルダーレジスト層を形成する工程と、を有する配線基板の製造方法に関する。
図1は、本実施形態における配線基板1の平面図(表面側)である。図2は、本実施形態における配線基板1の裏面図(裏面側)である。図3は、図1の線分I−Iにおける配線基板1の断面図である。図4は、配線基板1の一部拡大断面図である。なお、図3,4では、半導体チップSが実装された状態での断面図を示した。また、以下の説明では、半導体チップSが接続される側を表面側とし、マザーボードやソケット等(以下、マザーボード等と称する)が接続される側を裏面側とする。
図1〜4に示す配線基板1は、コア基板2と、コア基板2の表面側及び裏面側に形成されたビルドアップ層3(表面側),13(裏面側)と、ビルドアップ層3上に形成されたソルダーレジスト層4(表面側)と、ビルドアップ層13上に形成されたソルダーレジスト層14(裏面側)と、ソルダーレジスト層4上に形成されたソルダーレジスト層5を備えている。
ビルドアップ層3は、コア基板2の表面側に積層された導体層31,32及び樹脂絶縁層33,34からなる。樹脂絶縁層33は、熱硬化性樹脂組成物からなり、表面に金属配線L2をなす導体層31が形成されている。また、樹脂絶縁層33には、コア導体層21と導体層31とを電気的に接続するビア35が形成されている。樹脂絶縁層34は、熱硬化性樹脂組成物からなり、表層に1以上の接続端子T1を有する導体層32が形成されている。また、樹脂絶縁層34には、導体層31と導体層32とを電気的に接続するビア36が形成されている。
ビルドアップ層13は、コア基板2の裏面側に積層された導体層131,132及び樹脂絶縁層133,134からなる。樹脂絶縁層133は、熱硬化性樹脂組成物からなり、裏面に金属配線L12をなす導体層131が形成されている。また、樹脂絶縁層133には、コア導体層22と導体層131とを電気的に接続するビア135が形成されている。樹脂絶縁層134は、熱硬化性樹脂組成物からなり、表層に1以上の接続端子T11を有する導体層132が形成されている。また、樹脂絶縁層134には、導体層131と導体層132とを電気的に接続するビア136が形成されている。
次に、本発明の配線基板1の製造方法について説明する。なお、この実施形態では、ビルドアップ層3,13は、セミアディティブ法により形成されるが、他の手法(例えば、サブトラクティブ法)により形成してもよい。以下、配線基板1の製造方法について説明する。
板状の樹脂製基板の表面及び裏面に銅箔が貼付された銅張積層板を準備する。また、銅張積層板に対してドリルを用いて孔あけ加工を行い、スルーホール23となる貫通孔を所定位置にあらかじめ形成しておく。そして、従来公知の手法に従って無電解銅めっき及び電解銅めっきを行うことでスルーホール23内壁にスルーホール導体24を形成し、銅張積層板の両面に銅めっき層を形成する。
コア基板2の表面及び裏面に、樹脂絶縁層33,133となるエポキシ樹脂を主成分とするフィルム状絶縁樹脂材料をそれぞれ重ね合わせて配置する。そして、この積層物を真空圧着熱プレス機で加圧加熱し、フィルム状絶縁樹脂材料を熱硬化させながら圧着する。 次に、従来周知のレーザー加工装置を用いてレーザー照射を行い、樹脂絶縁層33,133にビアホール37a,137aをそれぞれ形成する(穴あけ工程)。
表層に接続端子T1,T11をそれぞれ有するビルドアップ層3,13上に、それぞれフィルム状のソルダーレジストをプレスして積層する。ここで、ビルドアップ層13上に積層するフィルム状のソルダーレジストは、ビルドアップ層3上に積層するフィルム状のソルダーレジストよりも厚い。
半田印刷により、ソルダーレジスト層14に形成された開口141から露出した接続端子T11表面に半田ペーストを塗布した後、所定の温度と時間でリフローを行い、接続端子T11と電気的に接続された半田ボール15を形成する。
半導体チップSは、半導体チップSのCuピラーCに塗布された半田をリフローすることで配線基板へ実装される。その後、半導体チップSと配線基板1との間にアンダーフィルUを流し込む。
配線基板1は、配線基板1の半田ボール15をリフローすることでマザーボード等へ実装される。
図5は、実施形態の変形例に係る配線基板1Aの平面図(表面側)である。図6は、図6は、配線基板1Aの一部拡大断面図である。なお、図5では、半導体チップSの図示を省略した。図1〜図4を参照して説明した上記実施形態では、ソルダーレジスト層4に、半導体チップSの実装領域Rの内周に沿って配置された接続端子T1を露出させる開口41が一つだけ形成された配線基板1について説明した。
試料Aは、インク状のソルダーレジストを塗布してソルダーレジスト層4,14を形成した試料である。ソルダーレジスト層4,14の平均厚みは、それぞれ25μm、25μmである。
試料Bは、インク状のソルダーレジストを塗布してソルダーレジスト層4,14を形成した試料である。ソルダーレジスト層4,14の平均厚みは、それぞれ8μm、8μmである。
試料Cは、フィルム状のソルダーレジストをプレスにより積層してソルダーレジスト層4,14を形成した試料である。ソルダーレジスト層4,14の平均厚みは、それぞれ8μm、8μmである。
試料Dは、フィルム状のソルダーレジストをプレスにより積層してソルダーレジスト層4,14を形成した試料である。ソルダーレジスト層4,14の平均厚みは、それぞれ8μm、25μmである。
Claims (5)
- 表面及び裏面を有し、前記表面に半導体チップが実装される配線基板の製造方法であって、
導体層及び樹脂絶縁層をそれぞれ1層以上積層し、表面側及び裏面側の表層にそれぞれ少なくとも1以上の接続端子を有するビルドアップ層を形成する工程と、
表面側の前記ビルドアップ層上にフィルム状の第1のソルダーレジストを積層して第1のソルダーレジスト層を形成し、裏面側の前記ビルドアップ層上に前記第1のソルダーレジスト層よりも厚みの厚いフィルム状の第2のソルダーレジストを積層して第2のソルダーレジスト層を形成する工程と、
を有する配線基板の製造方法。 - 前記第1のソルダーレジスト層に、前記ビルドアップ層の表面側の前記接続端子の表面及び側面を露出するための第1の開口を形成し、前記第2のソルダーレジスト層に、前記ビルドアップ層の裏面側の前記接続端子の表面の一部を露出するための第2の開口を形成する工程と、
をさらに有することを特徴とする請求項1に記載の配線基板の製造方法。 - 前記第1のソルダーレジスト層上に、フィルム状の第3のソルダーレジストを積層して第3のソルダーレジスト層を形成する工程と、
前記第3のソルダーレジスト層に前記半導体チップの実装領域を取り囲む第3の開口を形成する工程と、
をさらに有することを特徴とする請求項2に記載の配線基板の製造方法。 - 前記第3のソルダーレジスト層を形成する工程は、
前記第1の開口が形成された前記第1のソルダーレジスト層上に、前記フィルム状の第3のソルダーレジストを積層することを特徴とする請求項3に記載の配線基板の製造方法。 - 前記ビルドアップ層を形成する工程では、コア基板の表面及び裏面に前記導体層及び樹脂絶縁層をそれぞれ1層以上積層することを特徴とする請求項1乃至請求項4のいずれか1項に記載の配線基板の製造方法。
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