JP5280995B2 - 電子装置の製造方法 - Google Patents
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Description
本実施の形態1では、例えばGSM方式のネットワークを利用して情報を伝送するデジタル携帯電話に本発明を適用した場合について説明する。
本実施の形態2である各表面実装部品を一括してモジュール基板に半田接続する実装行程の他の例を説明する。図20は、前記実施の形態1の図16に続く実装方法を説明する半導体装置の要部断面図である。
本実施の形態3である表面実装部品を一括してモジュール基板に半田接続する実装行程の他の例を説明する。図21は、前記実施の形態1の図16に続く実装方法を説明する半導体装置の要部断面図である。
本実施の形態4である各表面実装部品を一括してモジュール基板に半田接続する実装行程の他の例を説明する。図22は、前記実施の形態1の図16に続く実装方法を説明する半導体装置の要部断面図である。
2 ベースバンド回路
3 変復調用回路
4a,4b スイッチ回路
5 分波器
6 周辺回路
6A 制御回路
6B バイアス回路
6A1 電源制御回路
6A2 バイアス電圧生成回路
7a,7b 入力端子
8a,8b 出力端子
9a1〜9a5,9b1〜9b5,9c 伝送線路
10a,10b 入力端子
11a1〜11a3,11b1〜11b3 電源端子
12a,12b 出力端子
13 制御端子
14 絶縁膜
15b 下層電極
15t 上層電極
16a 酸化シリコン膜
16b 窒化シリコン膜
16c 酸化シリコン膜
16d ポリイミド樹脂膜
17 絶縁膜
18a〜18c 接続孔
20 ポリイミド樹脂膜
21 バンプ電極
22 メッキ層
23 ゲート絶縁膜
24 ゲート電極
25 n+型半導体領域
26a n−型半導体領域
26b n+型半導体領域
27a〜27d p++型半導体領域
28 サブコレクタ層
28a メサアイソレーション
29 コレクタ電極
30 コレクタメサ
31 ベースメサ
32 ベース電極
33 エミッタ層
34 エミッタ電極
35a,35b 接続孔
36a,36b,36c 接続孔
37b ベースバンプ電極
37c コレクタバンプ電極
37e エミッタバンプ電極
38 PCB
40a1,40a2,40b,40c 基板側端子
42G,42S 電極
43 単体チップ部品
44 集積チップ部品
45 樹脂
46 半田
47 放熱ビア
48,48a,48b,48c 半田
50 マザーボード
51 単体チップ部品
53 半田
56 コア材
57 内層用銅膜
58 プリプレグ
59 外層用銅膜
60 ソルダーレジスト
61 ビア
63 印刷用マスク
65 スキージ
66 ポッティングノズル
67 ヒートブロック
67a 凹部
68 ホットジェット
68a カバー
69 加重ピン
70 ヒータ
71 ブロック
A 電力増幅回路
A1〜A3 増幅段
AM1〜AM3 整合回路
ANT アンテナ
B 電力増幅回路
B1〜B3 増幅段
BL 裏面電極
BM1〜BM3 整合回路
BW ボンディングワイヤ
C,C1,C2,Cp1〜Cp3,Cm1〜Cm12 コンデンサ
Ca 上部電極
Cb 下部電極
CNT1,CNT2 切換信号
CSL 容量絶縁膜
EP エピタキシャル層
GND 接地電位
FLT1,FLT2 フィルタ
HBT1〜HBT3 ヘテロ接合型倍ポーラトランジスタ
IC1,IC2 半導体チップ
ID 集積チップ部品
L,Lp1〜Lp3 インダクタ
LPF1,LPF2 ロウパスフィルタ
M1 第1層配線
M2 第2層配線
M1b 第1ベース配線
M1c 第1コレクタ配線
M2b 第2ベース配線
M2c 第2コレクタ配線
M2e エミッタ配線
MA モジュール
MN1,MN2 インピーダンス整合回路
PL1〜PL6 プラグ
PM,PM1,PM2 電力増幅器
PWL ウエル
Qn,Qn1,Qn2 nMOS
S1〜S3 半導体基板
Claims (14)
- 電子装置の製造方法であって、
(a)配線基板を準備する工程と、
(b)前記配線基板の表面上に半導体チップを搭載する工程と、
(c)前記配線基板の表面上に形成された第1端子上に第1半田を介してチップ部品を搭載する工程と、
(d)前記第1半田を溶融させて、前記チップ部品を前記配線基板に電気的に接続させる工程と、
(e)前記半導体チップ及び前記チップ部品を樹脂により封止し、封止体を形成する工程と、を有し、
前記(c)工程における前記第1半田の融点は、前記電子装置が実装配線基板に半田付けされるときの温度よりも低く、
前記(e)工程は、
(e1)前記封止体を形成するための空間部を備えた第1金型と、前記第1金型に対応した第2金型と、を準備する工程と、
(e2)前記配線基板を前記第2金型上に配置する工程と、
(e3)前記第1金型の前記空間部内に前記半導体チップと前記チップ部品とが位置するように前記配線基板を前記第1および第2金型とでクランプして固定する工程と、
(e4)前記空間部内の空気を外部へ排出して、前記空間部内を1Torr以下に減圧する工程と、
(e5)前記空間部内に液状化した前記樹脂を圧送し、前記配線基板と前記チップ部品との10μm程度の隙間に前記樹脂を充填する工程と、を含む。 - 請求項1に記載の電子装置の製造方法において、
前記チップ部品の両端には接続端子が形成されており、
前記(d)工程は、前記チップ部品の前記接続端子と前記配線基板の前記第1端子とを前記第1半田を介して電気的に接続する。 - 請求項1に記載の電子装置の製造方法において、
前記チップ部品は、コンデンサ、インダクタ、レジスタ、及びフェライトビーズのいずれか1つ、または複数を含む。 - 請求項1に記載の電子装置の製造方法において、
前記第1半田は、Pbフリー半田である。 - 請求項4に記載の電子装置の製造方法において、
前記Pbフリー半田は、Sn−3Ag−0.5Cu半田である。 - 請求項1に記載の電子装置の製造方法において、
前記(d)工程と前記(e)工程との間に、前記半導体チップと前記配線基板とをボンディングワイヤにより電気的に接続する工程を含む。 - 請求項1に記載の電子装置の製造方法において、
前記電子装置が前記実装配線基板に半田付けされる時のリフロー処理の温度は、250℃程度である。 - 請求項1に記載の電子装置の製造方法において、
前記(b)工程は、前記半導体チップを、前記配線基板の前記表面上に形成された第2端子上に第2半田を介して搭載する。 - 請求項8に記載の電子装置の製造方法において、
前記第2半田の融点は、前記電子装置が前記実装配線基板に半田付けされるときの温度よりも高い。 - 請求項8に記載の電子装置の製造方法において、
前記(b)工程は、前記半導体チップの裏面と前記配線基板の前記第2端子とを前記第2半田を介して電気的に接続する。 - 請求項1に記載の電子装置の製造方法において、
前記第1金型には、前記空間部に連なるエアベントが形成され、
前記(e4)工程は、前記エアベントから前記空間部内の前記空気を外部へ排出する。 - 請求項1に記載の電子装置の製造方法において、
前記第1および第2金型は、それぞれ上金型と下金型である。 - 請求項1に記載の電子装置の製造方法において、
前記樹脂は、熱硬化性のエポキシ樹脂である。 - 請求項1に記載の電子装置の製造方法において、
(f)前記(e)工程の後、前記配線基板をダイシングブレードにより切断する工程を含む。
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