JP4947849B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置およびその製造方法に関し、より特定的には、Metal Insulator Metal（以下、ＭＩＭと称する）容量素子の構造、およびその製造方法に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】
近年、アナログ回路において、高精度で大容量の容量素子の必要性が高まりつつある。従来は、容量素子として、ゲート容量素子、ＰＩＰ（Poly Si Insul-ator Poly Si）容量素子がアナログ回路に搭載されてきた。しかし、これらの容量素子の構造は、電極の高抵抗、空乏層膜厚の変化による容量値の電圧依存性等の問題を有し、高精度な容量素子には適していない。また、ＰＩＰ容量素子を有しない半導体装置の製造工程に比べ、ＰＩＰ容量素子を有する半導体装置の製造工程は、熱処理工程が余分に必要となるため、高精度なトランジスタおよび抵抗素子の特性に影響を与え、それらの特性を考慮して製造工程の制御を行なうことは困難であった。
【０００３】
一方、特開２０００−２２８４９７号公報、特開２０００−１０１０２３、および米国特許公報第５，９２６，３５９号公報等に開示されるMetal Insulator Metal（以下、ＭＩＭと称する）容量素子は、上層電極および下層電極がMetal構造であるため、電極の低抵抗化、空乏層による容量値の電圧依存性がない、ＭＩＭ構造の形成時に、余分な熱処理が不要である、等の利点が挙げられ、アナログ回路においては、ＰＩＰ容量素子に代わりＭＩＭ容量素子が使用されるようになってきている。
【０００４】
しかし、アナログ回路にＭＩＭ容量素子を用いる場合、ＭＩＭ容量素子の高信頼性（寿命）に関して、さらなる構造および製造工程の最適化を図る必要がある。したがって、この発明の目的は、ＭＩＭ容量素子を用いる半導体装置において、ＭＩＭ容量素子の構造の改善、および製造工程の改善を図ることにより、ＭＩＭ容量素子の高信頼性（寿命）を可能とすることにある。
【０００５】
【課題を解決するための手段】
上記目的を達成するため、本発明に基いた半導体装置の１つの局面においては、下層金属層と、誘電体層と、上層金属層とが積層してなる容量素子と、所定領域に設けられる配線層と、上記下層金属層に第１ビアホールを介して接続される第１配線ラインと、上記上層金属層に第２ビアホールを介して接続される第２配線ラインと、上記配線層に第３ビアホールを介して接続される第３配線ラインと、を備える半導体装置であって、上記下層金属層は、上記配線層と同一製造工程で形成された同一部材からなり、上記第１配線ラインおよび上記第２配線ラインは、上記第１ビアホール、上記第２ビアホール、および上記第３ビアホールが同時に形成された後、第３配線ラインと同一製造工程で形成された同一部材からなり、上記上層金属層は、上記誘電体層の上に設けられるＡｌＣｕを含む第１金属層と、上記第１金属層の上に設けられるＴｉＮを含む第２金属層と、を有する。
【０００６】
上記半導体装置によれば、容量素子を構成する下層金属層が、配線層の製造工程で同時に形成されていることから、配線層を、配線層と下層金属層とに分離するための、マスク（写真製版工程）を１枚追加するのみでよく、下層金属層を形成するために別工程を設ける必要がなく、
また、下層金属層に通じる第１ビアホール、上層金属層に通じる第２ビアホールを形成する工程、および第１および第２ビアホール内に、それぞれ第１および第２配線ラインを形成する工程においても、従来の配線層に通じる第３ビアホール、および第３ビアホール内に、第３配線ラインを形成する工程で同時に形成されているため、容易に本構造を得ることができる。
【０００７】
また、上記発明において好ましくは、上記上層金属層の厚さは、上記下層金属層の厚さよりも薄く設けられる。これにより、容量素子の上に形成される層間絶縁膜の表面のＣＭＰ技術による平坦化を容易にすることが可能となる。
【０００８】
また、上記発明において好ましくは、上記誘電体層と、上記上層金属層とは、同一のマスクを用いてパターニングされることにより、それそれ同一形状を有する。
【０００９】
また、上記発明において好ましくは、上記第１金属層の端面は、上記第２金属層の端面よりも内側に後退するように設けられる。この構成によれば、容量素子を構成する上層金属層の第１金属層の端面が、誘電体層の除去時に用いられるエッチャントに直接さらされないため、第１金属層の端部の損傷が緩和され、容量素子のリーク低減による容量素子の信頼性を向上させることが可能になる。
【００１０】
また、上記発明において好ましくは、上記上層金属層の端面は、サイドウォール絶縁膜により覆われている。この構造によれば、少なくとも上層金属層の側面にがサイドウォール絶縁膜により覆われていることから、上層金属層の上に反射防止膜等が形成された場合においても、下層金属層と上層金属層との間におけるリークの防止を図ることが可能になる。
【００１１】
また、上記目的を達成するため、本発明に基いた半導体装置の他の局面においては、上記半導体装置の構成において、上記半導体装置の下方には、層間絶縁膜を介在して下層配線層が設けられ、上記容量素子を構成する上記上層金属層の下方領域において、上記下層金属層と上記下層配線層との間の上記層間絶縁膜には、ビアホールが存在しないことを特徴とする。この構成により、誘電体層に凹凸が生じることがなくなるため、誘電体層の表面積が設計値どおりとなり、容量素子の容量を安定させることが可能になる。
【００１２】
また、上記目的を達成するため、本発明に基いた半導体装置のさらに他の局面においては、上記半導体装置の構成において、上記半導体装置の下方には、層間絶縁膜が設けられ、上記容量素子を構成する上記上層金属層の下方領域の上記層間絶縁膜には、他の配線層が存在しないことを特徴とする。この構成により、配線層間に生じる寄生容量の低減が図られ、容量素子を有する半導体装置の機能の信頼性の向上を図ることが可能になる。
【００１３】
また、上記目的を達成するため、本発明に基いた半導体装置のさらに他の局面においては、上記半導体装置の構成において、上記半導体装置の下方には、第１層間絶縁膜が設けられ、上記第１層間絶縁膜の下方には、第２層間絶縁膜が設けられ、上記第２層間絶縁膜の上記容量素子の下方領域には、金属配線層が設けられる。この構成により、容量素子に近接して設けられる素子または配線層の、容量素子からの影響を金属配線層によりシールドすることが可能になり、容量素子を有する半導体装置の機能の信頼性の向上を図ることが可能になる。
【００１４】
また、上記目的を達成するため、本発明に基いた半導体装置のさらに他の局面においては、上記半導体装置の構成において、さらに、動作に寄与しないダミー上層金属層とダミー下層金属層とを有するダミー容量素子を備え、平面的に見て、上記容量素子と上記ダミー容量素子とが均等に配置されていることを特徴とする。この構成により、チップ内に均一に高い領域（実際に機能する容量素子と、ダミーＭＩＭ容量素子）が形成されるため、層間絶縁膜が、ＣＭＰ研磨により均一に平坦化されることが可能になる。
【００１５】
また、上記目的を達成するため、本発明に基いた半導体装置の製造方法においては、下層金属層と、誘電体層と、上層金属層とが積層してなる容量素子であって、上記上層金属層は、上記誘電体層の上に設けられるＡｌＣｕを含む第１金属層と、上記第１金属層の上に設けられるＴｉＮを含む第２金属層とを有する容量素子と、所定領域に設けられる配線層と、上記下層金属層に第１ビアホールを介して接続される第１配線ラインと、上記上層金属層に第２ビアホールを介して接続される第２配線ラインと、上記配線層に第３ビアホールを介して接続される第３配線ラインと、を備える半導体装置の製造方法であって、上記配線層と同一製造工程で上記下層金属層を形成する工程と、上記第１ビアホール、上記第２ビアホール、および上記第３ビアホールが同時に形成された後、上記第３配線ラインと同一製造工程で上記第１配線ラインおよび上記第２配線ラインを形成する工程とを備える。
【００１６】
この製造方法によれば、容量素子を構成する下層金属層を、下層配線層の製造工程で同時に形成することが可能になり、配線層を下層配線層と下層金属層に分離するための、マスク（写真製版工程）を１枚追加するのみでよく、下層金属層を形成するために別工程を設ける必要がない。
【００１７】
また、下層金属層に通じる第１ビアホール、上層金属層に通じる第２ビアホールを形成する工程、および第１および第２ビアホール内に、それぞれ第１および第２ラインを形成する工程においても、従来の下層配線層に通じる第３ビアホール、および第３ビアホール内に、第３配線ラインを形成する工程で同時に形成することが可能になり、第１、第２ビアホール、および第１、第２配線ラインを形成するために別工程を設ける必要がない。
【００１８】
また、好ましくは、上記上層金属層の厚さが、上記下層金属層の厚さよりも薄く形成される。これにより、層間絶縁膜の表面のＣＭＰ技術による平坦化を容易にすることが可能となる。
【００１９】
また、好ましくは、上記誘電体層と、上記上層金属層とは、同一のマスクを用いてパターニングされる。これにより、製造工程の簡略化を図ることが可能になる。
【００２０】
また、好ましくは、上記誘電体層は、反射防止膜の機能を含む。これにより、後工程において、反射防止膜を形成する必要がなくなり、製造工程の簡略化を図ることが可能になる。
【００２１】
【発明の実施の形態】
以下、本発明に基いた各実施の形態における半導体装置およびその製造方法について、図を参照して説明する。
【００２２】
（実施の形態１）
本実施の形態における半導体装置およびその製造方法について、図１から図６を参照して説明する。なお、図１は、本実施の形態におけるＭＩＭ容量素子を有する半導体装置の構造を示す断面図であり、図２から図６は、図１の断面構造にしたがった製造方法を示す製造工程図である。
【００２３】
（断面構造）
図１を参照して、本実施の形態における半導体装置は、配線層形成領域１０００と、ＭＩＭ容量素子形成領域２０００とを有する。下層層間絶縁膜１が、配線層形成領域１０００およびＭＩＭ容量素子形成領域２０００の両領域に設けられている。下層層間絶縁膜１のＭＩＭ容量素子形成領域２０００には、ビアホール１１ａ内に配線ライン１１が設けられている。
【００２４】
配線層形成領域１０００の下層層間絶縁膜１の上には、下層配線層２Ａが設けられている。この下層配線層２Ａは、ＴｉＮ層２ａ、ＡｌＣｕ層２ｂ、およびＴｉＮ／Ｔｉ層２ｃから構成される。下層配線層２Ａの上方には、層間絶縁膜８を介在して、上層配線層９Ａが設けられている。上層配線層９Ａも、下層配線層２Ａと同様に、ＴｉＮ層９ａ、ＡｌＣｕ層９ｂ、およびＴｉＮ（上側）／Ｔｉ（下側）層９ｃから構成される。
【００２５】
下層配線層２Ａと上層配線層９Ａとは、層間絶縁膜８のビアホール７ａ内に設けられた配線ライン７Ａにより電気的に接続されている。なお、下層配線層２Ａの表面には、Ｐ−ＳｉＯｎからなる反射防止膜６が形成されている。この反射防止膜６は、後述する製造工程において用いられるものである。
【００２６】
ＭＩＭ容量素子形成領域２０００の下層層間絶縁膜１の上には、下層金属層２Ｂが設けられている。この下層金属層２Ｂは、下層配線層２Ａと同一工程により製造されているため、ＴｉＮ層２ａ、ＡｌＣｕ層２ｂ、およびＴｉＮ（上側）／Ｔｉ（下側）層２ｃから構成される。
【００２７】
下層金属層２Ｂの上には、所定形状にパターニングされた、Ｐ−ＴＥＳＯからなる誘電体層３Ａと、上層金属層４とが設けられている。上層金属層４は、ＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａ、およびＴｉＮ（上側）／Ｔｉ（下側）層４ｂから構成される。上層金属層４の上面および側面、誘電体層３Ａの側面を覆い、かつ、露出する下層金属層２Ｂの表面を覆うように、Ｐ−ＳｉＯＮからなる反射防止膜６が設けられている。
【００２８】
上層金属層４の上方には、層間絶縁膜８を介在して、上層配線層９Ｂ，９Ｃが設けられている。上層配線層９Ｂ，９Ｃは、上記上層配線層９Ａと同様に、ＴｉＮ層９ａ、ＡｌＣｕ層９ｂ、およびＴｉＮ（上側）／Ｔｉ（下側）層９ｃから構成される。
【００２９】
下層金属層２Ｂと上層配線層９Ｂとは、層間絶縁膜８のビアホール７ｂ内に設けられた配線ライン７Ｂにより電気的に接続されている。また、上層金属層４と上層配線層９Ｃとは、層間絶縁膜８のビアホール７ｃ、７ｄ内に設けられた配線ライン７Ｃ，７Ｄにより電気的に接続されている。
【００３０】
（製造工程）
次に、図２から図６を参照して、上記構成からなる半導体装置の製造方法について説明する。まず、図２を参照して、ビアホール１１ａに設けられた配線ライン１１を有する下層層間絶縁膜１の上に、下層配線層２Ａ、およびＭＩＭ容量素子の下層金属層２Ｂを構成する配線層２を形成する。この配線層２としては、膜厚さ約５０ｎｍのＴｉＮ層２ａ、膜厚さ約３００ｎｍのＡｌＣｕ層２ｂ、および膜厚さ約３０ｎｍ／２ｎｍのＴｉＮ／Ｔｉ層２ｃを順次形成する。次に、ＴｉＮ／Ｔｉ層２ｃの上に、誘電体層３Ａとして、たとえばＰ−ＴＥＳＯを約５０ｎｍ形成する。
【００３１】
次に、ＭＩＭ容量素子の上層金属層４を構成する、膜厚さ約１００ｎｍのＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａ、および膜厚さ約３０ｎｍ／２ｎｍのＴｉＮ／Ｔｉ層４ｂを形成する。なお、上層金属層４の膜厚さは、少なくとも下層金属層２Ｂを構成する配線層２の膜厚さより薄く形成することにより、後に形成する層間絶縁膜８の平坦化を容易にする。次に、ＭＩＭ容量素子形成領域２０００に、写真製版技術により、所定形状のパターンを有するレジスト膜５を形成する。
【００３２】
次に、図３を参照して、レジスト膜５をマスクにして、Ｃｌ2とＢＣ13との混合ガスを用いて、誘電体層３Ａ、および上層金属層４のパターニングを行なう。その後、レジスト膜５の除去を行なう。なお、上層金属層４のみをレジスト膜５を用いてパターニングし、その後、レジスト膜５を除去して、エッチバックにより誘電体層３Ａを除去することも可能である。この場合には、上層金属層４の最上層に保護膜として、たとえばＰ−ＴＥＯＳ膜を約５０ｎｍ積層しても構わない（図示省略）。
【００３３】
次に、図４を参照して、上層金属層４の上面および側面、誘電体層３Ａの側面を覆い、かつ、露出する配線層２の表面を覆うように、膜厚さ約５０ｎｍのＰ−ＳｉＯＮからなる反射防止膜６を形成する。次に、反射防止膜６の上に、写真製版技術を用いて、配線層形成領域１０００と、ＭＩＭ容量素子形成領域２０００との境界領域に、所定の開口部１７ａを有するレジスト膜１７を形成する。その後、図５を参照して、このレジスト膜１７をマスクにして、反射防止膜６および配線層２のエッチングを行なう。これにより、配線層形成領域１０００において、下層配線層２Ａおよび下層金属層２Ｂが完成する。その後、レジスト膜１７を除去する。
【００３４】
次に、図６を参照して、下層層間絶縁膜１の上方全面に、層間絶縁膜８を形成する。その後、層間絶縁膜８に、下層配線層２Ａに通じるビアホール７ａ、下層金属層２Ｂに通じるビアホール７ｂ、上層金属層４に通じるビアホール７ｃ，７ｄを同時に形成し、各ビアホール７ａ，７ｂ，７ｃ，７ｄ内に、それぞれ配線ライン７Ａ，７Ｂ，７Ｃ，７Ｄを同時に形成する。その後、層間絶縁膜８の上面に、ＴｉＮ層９ａ、ＡｌＣｕ層９ｂ、およびＴｉＮ／Ｔｉ層９ｃを形成し、所定の形状にパターニングを行なうことにより、配線ライン７Ａに接続する上層配線層９Ａ、配線ライン７Ｂに接続する上層配線層９Ｂ、配線ライン７Ｃ，７Ｄに接続する上層配線層９Ｃを形成する。これにより、図１に示す本実施の形態におけるＭＩＭ容量素子を有する半導体装置が完成する。なお、上層配線層９Ａ、上層配線層９Ｂおよび上層配線層９Ｃは、アルミからなる配線層でも構わない。
【００３５】
なお、上記半導体装置の製造方法において、誘電体層３は窒化膜系の単層構造、酸化膜系と窒化膜系との２層構造のいずれの構造を採用しても同様の作用・効果が得られる。また、ＭＩＭ容量素子の上層金属層４は最下層にコンダクティングレイヤとして、たとえば、ＴｉＮ層を追加しても同様の作用・効果が得られる。また、反射防止膜６を省略しても同様の効果が得られる。
【００３６】
また、上層金属層４および下層金属層２Ｂの積層構造としては、上記積層構造以外に、Ｃｕ（上側）／ＴａＮ（下側）、Ｃｕ（上側）／Ｔａ／ＴａＮ（下側）が挙げられる。
【００３７】
（作用・効果）
以上、本実施の形態における半導体装置およびその製造方法によれば、ＭＩＭ容量素子を構成する下層金属層２Ｂを、下層配線層２Ａの製造工程で同時に形成することが可能になり、図５に示すように、配線層２を下層配線層２Ａと下層金属層２Ｂに分離するためのマスク（写真製版工程）を１枚追加するのみでよく、下層金属層２Ｂを形成するために別工程を設ける必要がない。
【００３８】
また、層間絶縁膜８に、下層金属層２Ｂに通じるビアホール７ｂ、上層金属層４に通じるビアホール７ｃ，７ｄを形成する工程、および各ビアホール７ｂ，７ｃ，７ｄ内に、それぞれ配線ライン７Ｂ，７Ｃ，７Ｄを形成する工程においても、従来の下層配線層２Ａに通じるビアホール７ａ、およびビアホール７ａ内に、配線ライン７Ａを形成する工程で同時に形成することが可能になり、ビアホール７ｂ，７ｃ，７ｄ、および配線ライン７Ｂ，７Ｃ，７Ｄを形成するために別工程を設ける必要がない。
【００３９】
さらに、上層金属層４の膜厚さが、下層金属層２Ｂの膜厚さよりも薄く形成されることにより、層間絶縁膜８の表面のＣＭＰ技術による平坦化を容易にすることが可能となる。
【００４０】
（実施の形態２）
次に、実施の形態２における半導体装置およびその製造方法について、図７から図１１を参照して説明する。なお、図７は、本実施の形態における半導体装置の構造を示す断面図であり、図８から図１１は、図７の断面構造にしたがった製造方法を示す製造工程図である。
【００４１】
（断面構造）
図７を参照して、本実施の形態における半導体装置の断面構造の特徴は、上記実施の形態１の構造と比較した場合、実施の形態１においては、誘電体層３Ａが、上層金属層４と同一形状にパターニングされているのに対して、本実施の形態においては、誘電体層３Ｂが、下層金属層２Ｂの表面を覆うように形成されている点が相違する。上記実施の形態１の構造は、誘電体層３Ａに反射防止膜の機能を兼用させることができない場合に採用される構造であるのに対して、本実施の形態の構造は、誘電体層３Ａに反射防止膜の機能を兼用させることができる場合に採用可能な構造である。なお、他の構造については、実施の形態１と同一の構造からなるため、同一または相当部分については、実施の形態１と同一の参照番号を付し、詳細な説明は省略する。
【００４２】
（製造工程）
次に、図８から図１１を参照して、上記構成からなる半導体装置の製造方法について説明する。まず、図８を参照して、所定形状のレジスト膜５を形成するまでは、上記図２で説明した製造工程と同様にして形成する。なお、ＴｉＮ（上側）／Ｔｉ（下側）層２ｃの上に、誘電体層３Ａに代わり誘電体層３Ｂとして、反射防止膜の機能を有するものとして、たとえばＰ−ＳｉＯ、Ｐ−ＳｉＯＮ、Ｐ−ＳｉＮ、またはＴａＯ2（タンタルオキサイド系）等を約５０ｎｍ形成する。
【００４３】
次に、図９を参照して、レジスト膜５をマスクにして、塩素系エッチャント（Ｃｌ2＋ＢＣｌ3）を用いて、上層金属層４のみパターニングを行なう。その後、レジスト膜５を除去する。
【００４４】
次に、図１０を参照して、図４で説明した工程と同様に、誘電体層３Ｂおよび上層金属層４の上に、写真製版技術を用いて、配線層形成領域１０００と、ＭＩＭ容量素子形成領域２０００との境界領域に、所定の開口部１７ａを有するレジスト膜１７を形成する。その後、このレジスト膜１７をマスクにして、誘電体層３Ｂおよび配線層２のエッチングを行なう。これにより、配線層形成領域１０００において、下層金属層２Ｂが完成する。
【００４５】
次に、図１１を参照して、レジスト膜１７を除去した後、上記実施の形態１の図５および図６に示す工程と同様の工程を採用することにより、図７に示す本実施の形態におけるＭＩＭ容量素子を有する半導体装置が完成する。
【００４６】
（作用・効果）
以上、本実施の形態における半導体装置およびその製造方法によれば、上記実施の形態１における半導体装置およびその製造方法と同様の作用効果を得ることができる。また、本実施の形態によれば、実施の形態１における製造方法に比べ、反射防止膜を成膜する工程を無くすことができるため、製造工程数を削減することが可能になる。
【００４７】
さらに、上記実施の形態１に比べ、誘電体層３Ｂのパターニングを行なう必要がないため、誘電体層３Ｂのパターニングに用いられるエッチャントに上層金属層４の端部がさらされないため（図７および図９の丸印１５で囲まれた領域）、上層金属層４の端部の損傷（特に、ＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａの損傷）が緩和され、ＭＩＭ容量素子のリーク低減によるＭＩＭ容量素子の信頼性を向上させることが可能になる。
【００４８】
また、上記実施の形態１において、反射防止膜６が高絶縁体でない場合には、上層金属層４と下層金属層２Ｂとの間で短絡するおそれがあるが、本実施の形態における構成においては、下層金属層２Ｂと上層金属層４との間での短絡が生じることはない。
【００４９】
（実施の形態３）
次に、実施の形態３における半導体装置およびその製造方法について、図１２から図１６を参照して説明する。なお、図１２は、本実施の形態における半導体装置の構造を示す断面図であり、図１３から図１６は、図１２の断面構造にしたがった製造方法を示す製造工程図である。
【００５０】
（断面構造）
図１２を参照して、本実施の形態における半導体装置の断面構造の特徴は、上記実施の形態１の構造と比較した場合、実施の形態１においては、上層金属層４を構成するＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａの端面とＴｉＮ（上側）／Ｔｉ（下側）層４ｂの端面とが同一の位置となるように設けられている。しかし、本実施の形態においては、ＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａの端面がＴｉＮ（上側）／Ｔｉ（下側）層４ｂの端面よりも内側に後退している点に特徴がある。したがって、ＴｉＮ（上側）／Ｔｉ（下側）層４ｂの端面と、反射防止膜６との間には空洞部４Ｂが形成されている。なお、他の構造については、実施の形態１と同一の構造からなるため、同一または相当部分については、実施の形態１と同一の参照番号を付し、詳細な説明は省略する。
【００５１】
（製造工程）
次に、図１３から図１６を参照して、上記構成からなる半導体装置の製造方法について説明する。まず、図１３を参照して、所定形状のレジスト膜５を形成するまでは、上記図２で説明した製造工程と同様にして形成する。
【００５２】
次に、図１４を参照して、レジスト膜５をマスクにして、上層金属層４のみをパターニングし、上層金属層４を形成している積層膜を利用してサイドエッチを行なう。本実施の形態においては、上層金属層４が、ＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａとＴｉＮ（上側）／Ｔｉ（下側）層４ｂとの積層構造からなるため、ＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａの端面がＴｉＮ（上側）／Ｔｉ（下側）層４ｂの端面よりも後退するようにエッチングを行なう。具体的には、ＴｉＮ（上側）／Ｔｉ（下側）層４ｂよりＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａの方がエッチングレートが速い、たとえば塩素系エッチャント（Ｃｌ2＋ＢＣｌ3）を用いてエッチングを行なうか、もしくは、実施の形態１の場合と同様に、ＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａおよびＴｉＮ（上側）／Ｔｉ（下側）層４ｂのエッチングを行なった後に、ＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａのみをリン酸でウエットエッチングを行なう。
【００５３】
次に、図１５を参照して、誘電体層３Ａを、エッチバックで除去する。その後、図１６を参照して、上層金属層４の上面および側面、誘電体層３Ａの側面を覆い、かつ、露出する配線層２の表面を覆うように、膜厚さ約５０ｎｍのＰ−ＳｉＯＮからなる反射防止膜６を形成する。次に、反射防止膜６の上に、写真製版技術を用いて、配線層形成領域１０００と、ＭＩＭ容量素子形成領域２０００との境界領域に、所定の開口部１７ａを有するレジスト膜１７を形成する。その後、上記実施の形態１の図５および図６に示す工程と同様の工程を採用することにより、図１２に示す本実施の形態におけるＭＩＭ容量素子を有する半導体装置が完成する。
【００５４】
（作用・効果）
以上、本実施の形態における半導体装置およびその製造方法によれば、上記実施の形態１における半導体装置およびその製造方法と同様の作用効果を得ることができる。また、本実施の形態によれば、ＭＩＭ容量素子を構成する上層金属層４のＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａの端面が、誘電体層３Ａの除去時に用いられるエッチャントに直接さらされないため、上層金属層４の端部の損傷（特に、図１２および図１５の丸印１５で囲まれた領域の損傷）が緩和され、ＭＩＭ容量素子のリーク低減によるＭＩＭ容量素子の信頼性を向上させることが可能になる。なお、ＴｉＮ（上側）／Ｔｉ（下側）層４ｂの端面がＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａの端面よりも外側に突出する構造となるため、Ｔｉ（下側）層４ｂの突出部分の剥がれ等による発塵に注意する必要がある。
【００５５】
（実施の形態４）
次に、実施の形態４における半導体装置およびその製造方法について、図１７から図１９を参照して説明する。なお、図１７は、本実施の形態における半導体装置の構造を示す断面図であり、図１８および図１９は、図１７の断面構造にしたがった製造方法を示す製造工程図である。
【００５６】
（断面構造）
図１７を参照して、本実施の形態における半導体装置の断面構造の特徴は、上記実施の形態３の構造と比較した場合、実施の形態３においては、誘電体層３Ａが、ＴｉＮ（上側）／Ｔｉ（下側）層４ｂと同一形状にパターニングされているのに対して、本実施の形態においては、誘電体層３Ｂが、下層金属層２Ｂの表面を覆うように形成されている点が相違する。上記実施の形態３の構造は、実施の形態１の構造の場合と同様に、誘電体層３Ａに反射防止膜の機能を兼用させることができない場合に採用される構造であるのに対して、本実施の形態の構造は、実施の形態２の構造の場合と同様に、誘電体層３Ａに反射防止膜の機能を兼用させることができる場合に採用可能な構造である。なお、他の構造については、実施の形態３と同一の構造からなるため、同一または相当部分については、実施の形態３同一の参照番号を付し、詳細な説明は省略する。
【００５７】
（製造工程）
次に、図１８および図１９を参照して、上記構成からなる半導体装置の製造方法について説明する。まず、図１８を参照して、所定形状のレジスト膜５を形成するまでは、上記図２で説明した製造工程と同様にして形成する。なお、ＴｉＮ（上側）／Ｔｉ（下側）層２ｃの上に、誘電体層３Ａに代わり誘電体層３Ｂとして、反射防止膜の機能を有するものとして、たとえばＰ−ＳｉＯ、Ｐ−ＳｉＯＮ、Ｐ−ＳｉＮ、またはＴａＯ2（タンタルオキサイド系）等を約５０ｎｍ形成する。
【００５８】
次に、図１９を参照して、レジスト膜５をマスクにして、上層金属層４のみをパターニングし、上層金属層４を形成している積層膜を利用してサイドエッチを行なう。本実施の形態においては、上記実施の形態３の場合と同様に、上層金属層４が、ＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａとＴｉＮ（上側）／Ｔｉ（下側）層４ｂとの積層構造からなるため、ＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａの端面がＴｉＮ（上側）／Ｔｉ（下側）層４ｂの端面よりも後退するようにエッチングを行なう。具体的には、ＴｉＮ（上側）／Ｔｉ（下側）層４ｂよりＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａの方がエッチングレートが速い、たとえば塩素系エッチャント（Ｃｌ2＋ＢＣｌ3）を用いてエッチングを行なうか、もしくは、実施の形態１の場合と同様に、ＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａおよびＴｉＮ（上側）／Ｔｉ（下側）層４ｂのエッチングを行なった後に、ＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａのみをリン酸でウエットエッチングを行なう。
【００５９】
その後、図１０、図１１、および図５および図６に示す工程と同様の工程を採用することにより、図１７に示す本実施の形態におけるＭＩＭ容量素子を有する半導体装置が完成する。なお、本実施の形態においても、ＴｉＮ（上側）／Ｔｉ（下側）層４ｂの端面がＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａの端面よりも外側に突出する構造となるため、Ｔｉ（下側）層４ｂの突出部分の剥がれ等による発塵に注意する必要がある。
【００６０】
（作用・効果）
以上、本実施の形態における半導体装置およびその製造方法によれば、上記実施の形態３における半導体装置およびその製造方法と同様の作用効果を得ることができる。また、本実施の形態によれば、実施の形態３における製造方法に比べ、反射防止膜を成膜する工程を無くすことができるため、製造工程数を削減することが可能になる。
【００６１】
さらに、上記実施の形態３に比べ、誘電体層３Ｂのパターニングを行なう必要がないため、誘電体層のパターニングに用いられるエッチャントに上層金属層４の端部がさらされないため（図１７および図１９の丸印１５で囲まれた領域）、上層金属層４の端部の損傷（特に、ＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａの損傷）が緩和され、ＭＩＭ容量素子のリーク低減によるＭＩＭ容量素子の信頼性を向上させることが可能になる。
【００６２】
また、上記実施の形態３において、反射防止膜６が高絶縁体でない場合には、上層金属層４と下層金属層２Ｂとの間で短絡するおそれがあるが、本実施の形態における構成においては、下層金属層２Ｂと上層金属層４との間での短絡が生じることはない。
【００６３】
（実施の形態５）
次に、実施の形態５における半導体装置およびその製造方法について、図２０から図２５を参照して説明する。なお、図２０は、本実施の形態における半導体装置の構造を示す断面図であり、図２１から図２５は、図２０の断面構造にしたがった製造方法を示す製造工程図である。
【００６４】
（断面構造）
図２０を参照して、本実施の形態における半導体装置の断面構造の特徴は、上記実施の形態１の構造と比較した場合、誘電体層３Ａおよび上層金属層４の側面にサイドウォール１０ａが設けられている点にある。なお、他の構造については、実施の形態１と同一の構造からなるため、同一または相当部分については、実施の形態１と同一の参照番号を付し、詳細な説明は省略する。
【００６５】
（製造工程）
次に、図２１から図２５を参照して、上記構成からなる半導体装置の製造方法について説明する。まず、図２１を参照して、所定形状のレジスト膜５を形成するまでは、上記図２で説明した製造工程と同様にして形成する。
【００６６】
次に、図２２を参照して、上記図３で説明した製造工程と同様に、レジスト膜５をマスクにして、Ｃｌ2とＢＣ13との混合ガスを用いて、誘電体層３Ａ、および上層金属層４のパターニングを行なう。その後、レジスト膜５の除去を行なう。その後、図２３を参照して、上層金属層４の上面および側面、誘電体層３Ａの側面、露出する配線層２の表面を覆うように絶縁膜として、たとえばＰ−ＴＥＯＳ膜１０を約５０ｎｍ形成する。
【００６７】
次に、図２４を参照して、Ｐ−ＴＥＯＳ膜１０を配線層２が露出するまでエッチバックを行ない、誘電体層３Ａおよび上層金属層４の側面にＰ−ＴＥＯＳ膜からなるサイドウォール１０ａを形成する。その後、図２５を参照して、上層金属層４の上面、およびサイドウォール１０ａを覆い、かつ、露出する配線層２の表面を覆うように、膜厚さ約５０ｎｍのＰ−ＳｉＯＮからなる反射防止膜６を形成する。その後、上記実施の形態１における図４から図６で説明した製造工程を採用することにより、図２０に示す本実施の形態におけるＭＩＭ容量素子を有する半導体装置が完成する。
【００６８】
（作用・効果）
以上、本実施の形態における半導体装置およびその製造方法によれば、上記実施の形態１における半導体装置およびその製造方法と同様の作用効果を得ることができる。また、上記実施の形態１の構造によれば、誘電体層３Ａの除去時に荒れた上層金属層４の側面が直接反射防止膜６と接しているため、上層金属層４の側面と反射防止膜６との間で電界集中が生じやすく、その結果リークが生じやすかったが、本実施の形態における半導体装置の構造によれば、誘電体層３Ａおよび上層金属層４の側面にサイドウォール１０ａが設けられていることから、下層金属層２Ｂと上層金属層４との間におけるリークの防止を図ることが可能になる。
【００６９】
（実施の形態６）
次に、実施の形態６における半導体装置およびその製造方法について、図２６から図３０を参照して説明する。なお、図２６は、本実施の形態における半導体装置の構造を示す断面図であり、図２７から図３０は、図２６の断面構造にしたがった製造方法を示す製造工程図である。
【００７０】
（断面構造）
図２６を参照して、本実施の形態における半導体装置の断面構造の特徴は、上記実施の形態５の構造と比較した場合、上層金属層４の側面にのみサイドウォール１０ｂが設けられており、サイドウォール１０ｂの下方にまで誘電体層３Ａが延びて形成されている点にある。なお、他の構造については、実施の形態５と同一の構造からなるため、同一または相当部分については、実施の形態５と同一の参照番号を付し、詳細な説明は省略する。
【００７１】
（製造工程）
次に、図２７から図３０を参照して、上記構成からなる半導体装置の製造方法について説明する。まず、図２７を参照して、所定形状のレジスト膜５を形成するまでは、上記図２で説明した製造工程と同様にして形成する。
【００７２】
次に、図２８を参照して、上記図９で説明した製造工程と同様に、レジスト膜５をマスクにして、塩素系エッチャント（Ｃｌ2＋ＢＣｌ3）を用いて、上層金属層４のみパターニングを行なう。その後、レジスト膜５を除去する。
【００７３】
次に、図２９を参照して、上層金属層４の上面および側面、露出する誘電体層３Ａの表面を覆うように絶縁膜として、たとえばＰ−ＴＥＯＳ膜１０を約５０ｎｍ形成する。
【００７４】
次に、図３０を参照して、露出する誘電体層３ＡおよびＰ−ＴＥＯＳ膜１０を、配線層２が露出するまでエッチバックを行ない、上層金属層４の側面にのみＰ−ＴＥＯＳ膜からなるサイドウォール１０ｂを形成する。その後、上記実施の形態１における図４から図６で説明した製造工程を採用することにより、図２６に示す本実施の形態におけるＭＩＭ容量素子を有する半導体装置が完成する。
【００７５】
（作用・効果）
以上、本実施の形態における半導体装置およびその製造方法によれば、上記実施の形態５における半導体装置およびその製造方法と同様の作用効果を得ることができる。また、本実施の形態によれば、上層金属層４の側面にのみサイドウォール１０ｂを設けるプロセスを採用していることから、誘電体層３Ａのパターニングに用いられるエッチャントに上層金属層４の端部がさらされないため（図２６および図３０の丸印１５で囲まれた領域）、上層金属層４の端部の損傷（特に、ＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａの損傷）が緩和され、ＭＩＭ容量素子のリーク低減によるＭＩＭ容量素子の信頼性を向上させることが可能になる。
【００７６】
（実施の形態７）
次に、実施の形態７における半導体装置およびその製造方法について、図３１および図３２を参照して説明する。なお、図３１は、本実施の形態における半導体装置の構造を示す断面図であり、図３２は、図３１の断面構造にしたがった製造方法を示す製造工程図である。
【００７７】
（断面構造）
図３１を参照して、本実施の形態における半導体装置の断面構造の特徴は、上記実施の形態５および６の半導体装置の構造と比較した場合、誘電体層３Ｂが、下層金属層２Ｂの表面を覆うように形成されている点にある。上記実施の形態５および６の構造は、誘電体層３Ａに反射防止膜の機能を兼用させることができない場合に採用される構造であるのに対して、本実施の形態の構造は、誘電体層３Ｂに反射防止膜の機能を兼用させることができる場合に採用可能な構造である。また、上層金属層４の側面にのみサイドウォール１０ｃが設けられている。なお、他の構造については、上記実施の形態５および６と同一構造からなるため、同一または相当部分については、上記実施の形態５および６同一の参照番号を付し、詳細な説明は省略する。
【００７８】
（製造工程）
次に、上記構成からなる半導体装置の製造方法について説明する。図３２を参照して、上述した図２７から図２９に示す工程において、誘電体層３Ａを形成する代わりに、ＴｉＮ（上側）／Ｔｉ（下側）層２ｃの上に、誘電体層３Ｂとして、反射防止膜の機能を有するものとして、たとえばＰ−ＳｉＯ、Ｐ−ＳｉＯＮ、Ｐ−ＳｉＮ、またはＴａＯ2（タンタルオキサイド系）等を約５０ｎｍ形成する。その後、Ｐ−ＴＥＯＳ膜１０を、誘電体層３Ｂが露出するまでエッチバックを行ない、上層金属層４の側面にのみＰ−ＴＥＯＳ膜からなるサイドウォール１０ｃを形成する。その後、上記実施の形態１における図４から図６で説明した製造工程を採用することにより、図３１に示す本実施の形態におけるＭＩＭ容量素子を有する半導体装置が完成する。
【００７９】
（作用・効果）
以上、本実施の形態における半導体装置およびその製造方法によれば、上記実施の形態６における半導体装置およびその製造方法と同様の作用効果を得ることができる。また、本実施の形態によれば、実施の形態６における製造方法に比べ、反射防止膜を成膜する工程を無くすことができるため、製造工程数を削減することが可能になる。
【００８０】
（実施の形態８）
次に、上記各実施の形態における半導体装置のレイアウトについて検討する。なお、代表的なＭＩＭ容量素子を備える半導体装置として実施の形態１における半導体装置を用いた場合のレイアウトについて以下検討するが、実施の形態２から７に示す半導体装置においても同様である。
【００８１】
図３３は、実施の形態１における半導体装置を用いて、下層金属層２Ｂの接続方法に何ら制限がない場合のレイアウト構造を示す断面構造図である。下層金属層２Ｂの直下には、下層層間絶縁膜１を介在して、ＴｉＮ層１２ａ、ＡｌＣｕ層１２ｂ、およびＴｉＮ／Ｔｉ層１２ｃからなる下層配線層１２が設けられ、下層金属層２Ｂと下層配線層１２との間は、下層層間絶縁膜１のビアホール７ｅ，７ｆ，７ｇに設けられた配線ライン７Ｅ，７Ｆ，７Ｇにより接続されている。
【００８２】
ここで、配線ライン７Ｅ，７Ｆ，７Ｇが設けられることにより、図３４の拡大断面図に示すように、誘電体層３Ａおよび下層金属層２Ｂには、ビアホール７ｅ，７ｆ，７ｇに対応した凹部（図３４中のＸで囲まれる領域）が形成されるため、誘電体層３Ａの表面積が設計値に対して変動し、ＭＩＭ容量素子の容量が安定しない問題が考えられる。
【００８３】
そこで、図３５の断面構造図に示す本実施の形態における半導体装置のレイアウトによれば、下層金属層２Ｂの下方には、配線ライン７Ｆ，７Ｇを設けず、ビアホール１１ａに配線ライン１１のみを設けるようにしている。
【００８４】
（作用・効果）
このレイアウトを採用することにより、誘電体層３Ａに凹凸が生じることがなくなるため、誘電体層３Ａの表面積が設計値どおりとなり、ＭＩＭ容量素子の容量を安定させることが可能になる。
【００８５】
（実施の形態９）
次に、本実施の形態における半導体装置のレイアウトについて説明する。上記図３５に示す実施の形態８におけるレイアウトにおいては、下層金属層２Ｂと下層配線層１２との間における寄生容量が問題となる場合が考えられる。そこで、本実施の形態においては、図３６の断面構造に示すように、この寄生容量の問題を解消するために、ＭＩＭ容量素子を構成する下層金属層２Ｂの直下のレイヤには、下層配線層１２を設けない構造としている。なお、寄生容量の低減を目的とする観点から、ＭＩＭ容量素子の容量より少なくとも１０％以下の容量となるように、下層金属層２Ｂと下層配線層１２との膜厚を厚くする構造を採用することも可能である。
【００８６】
（作用・効果）
このレイアウトを採用することにより、寄生容量の低減が図られ、ＭＩＭ容量素子を有する半導体装置の機能の信頼性の向上を図ることが可能になる。
【００８７】
（実施の形態１０）
次に、本実施の形態における半導体装置のレイアウトについて説明する。本実施の形態においては、平面的に見て少なくともＭＩＭ容量素子を含むように金属配線層を配置することにより、この配線層下に配置される素子や他の配線をＭＩＭ容量素子からシールドしようとするものである。
【００８８】
具体的な構造としては、図３７に示すように、ＭＩＭ容量素子を構成する下層金属層２Ｂの直下に下層層間絶縁膜１を設け、さらに、この下層層間絶縁膜１の下方において、層間絶縁膜１３を介在して、金属配線層１４を設けている。金属配線層１４は、たとえば、ＴｉＮ層１４ａ、ＡｌＣｕ層１４ｂ、およびＴｉＮ／Ｔｉ層１４ｃ等から構成される。また、下層層間絶縁膜１の中にも下層配線層１２が設けられ、この下層配線層１２と下層金属層２Ｂとが、下層層間絶縁膜１のビアホール１１ａに設けられた配線ライン１１により連結されている。下層配線層１２も、たとえば、ＴｉＮ層１２ａ、ＡｌＣｕ層１２ｂ、およびＴｉＮ／Ｔｉ層１２ｃ等から構成される。
【００８９】
（作用・効果）
このレイアウトを採用することにより、ＭＩＭ容量素子に近接して設けられる素子または配線層の、ＭＩＭ容量素子からの影響を金属配線層１４によりシールドすることが可能になり、ＭＩＭ容量素子を有する半導体装置の機能の信頼性の向上を図ることが可能になる。
【００９０】
（実施の形態１１）
次に、本実施の形態における半導体装置のレイアウトについて説明する。上述した実施の形態１においては、層間絶縁膜８（図１参照）の平坦化を図るために、上層金属層４の膜厚さを下層金属層２Ｂの膜厚さよりも薄くなるように設定したが、本実施の形態においては、さらに平面的なレイアウトも考慮することで、層間絶縁膜８の平坦化を図ろうとするものである。局所的にＭＩＭ容量素子が形成された場合、ＭＩＭ容量素子が存在する層間絶縁膜８はたの領域よりも高くなることが定性的に認められている。
【００９１】
そこで、本実施の形態においては、ＭＩＭ容量素子の占有率を規定し（たとえば、３００×３００メッシュの場合に、１０％以上５０％以下）、図３８の平面図に示すように、ダミーＭＩＭ容量素子の下層金属層ダミーレイヤ２０の上に、上層金属層ダミーレイヤ２１を形成し、見かけ上チップ内において、動作に寄与するＭＩＭ容量素子とダミーＭＩＭ容量素子とが均一な配置となるように設けられている。
【００９２】
（作用・効果）
このレイアウトを採用することにより、チップ内に均一に高い領域（実際に機能するＭＩＭ容量素子と、ダミーのＭＩＭ容量素子）が形成されるため、層間絶縁膜８が、ＣＭＰ研磨により均一に平坦化されることが可能になる。
【００９３】
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００９４】
【発明の効果】
以上、本発明に基いた半導体装置およびその製造方法によれば、容量素子を構成する下層金属層を、下層配線層の製造工程で同時に形成することが可能になり、配線層を下層配線層と下層金属層に分離するための、マスク（写真製版工程）を１枚追加するのみでよく、下層金属層を形成するために別工程を設ける必要がない。
【００９５】
また、下層金属層に通じる第１ビアホール、上層金属層に通じる第２ビアホールを形成する工程、および第１および第２ビアホール内に、それぞれ第１および第２ラインを形成する工程においても、従来の下層配線層に通じる第３ビアホール、および第３ビアホール内に、第３配線ラインを形成する工程で同時に形成することが可能になり、第１、第２ビアホール、および第１、第２配線ラインを形成するために別工程を設ける必要がない。
【００９６】
さらに、上層金属層の膜厚さが、下層金属層の膜厚さよりも薄く形成されることにより、層間絶縁膜の表面のＣＭＰ技術による平坦化を容易にすることが可能となる。
【図面の簡単な説明】
【図１】 実施の形態１におけるＭＩＭ容量素子を有する半導体装置の構造を示す断面図である。
【図２】 図１の断面構造にしたがった半導体装置の製造方法を示す第１の製造工程図である。
【図３】 図１の断面構造にしたがった半導体装置の製造方法を示す第２の製造工程図である。
【図４】 図１の断面構造にしたがった半導体装置の製造方法を示す第３の製造工程図である。
【図５】 図１の断面構造にしたがった半導体装置の製造方法を示す第４の製造工程図である。
【図６】 図１の断面構造にしたがった半導体装置の製造方法を示す第５の製造工程図である。
【図７】 実施の形態２におけるＭＩＭ容量素子を有する半導体装置の構造を示す断面図である。
【図８】 図７の断面構造にしたがった半導体装置の製造方法を示す第１の製造工程図である。
【図９】 図７の断面構造にしたがった半導体装置の製造方法を示す第２の製造工程図である。
【図１０】 図７の断面構造にしたがった半導体装置の製造方法を示す第３の製造工程図である。
【図１１】 図７の断面構造にしたがった半導体装置の製造方法を示す第４の製造工程図である。
【図１２】 実施の形態３におけるＭＩＭ容量素子を有する半導体装置の構造を示す断面図である。
【図１３】 図１２の断面構造にしたがった半導体装置の製造方法を示す第１の製造工程図である。
【図１４】 図１２の断面構造にしたがった半導体装置の製造方法を示す第２の製造工程図である。
【図１５】 図１２の断面構造にしたがった半導体装置の製造方法を示す第３の製造工程図である。
【図１６】 図１２の断面構造にしたがった半導体装置の製造方法を示す第４の製造工程図である。
【図１７】 実施の形態４におけるＭＩＭ容量素子を有する半導体装置の構造を示す断面図である。
【図１８】 図１７の断面構造にしたがった半導体装置の製造方法を示す第１の製造工程図である。
【図１９】 図１７の断面構造にしたがった半導体装置の製造方法を示す第２の製造工程図である。
【図２０】 実施の形態５におけるＭＩＭ容量素子を有する半導体装置の構造を示す断面図である。
【図２１】 図２０の断面構造にしたがった半導体装置の製造方法を示す第１の製造工程図である。
【図２２】 図２０の断面構造にしたがった半導体装置の製造方法を示す第２の製造工程図である。
【図２３】 図２０の断面構造にしたがった半導体装置の製造方法を示す第３の製造工程図である。
【図２４】 図２０の断面構造にしたがった半導体装置の製造方法を示す第４の製造工程図である。
【図２５】 図２０の断面構造にしたがった半導体装置の製造方法を示す第５の製造工程図である。
【図２６】 実施の形態６におけるＭＩＭ容量素子を有する半導体装置の構造を示す断面図である。
【図２７】 図２６の断面構造にしたがった半導体装置の製造方法を示す第１の製造工程図である。
【図２８】 図２６の断面構造にしたがった半導体装置の製造方法を示す第２の製造工程図である。
【図２９】 図２６の断面構造にしたがった半導体装置の製造方法を示す第３の製造工程図である。
【図３０】 図２６の断面構造にしたがった半導体装置の製造方法を示す第４の製造工程図である。
【図３１】 実施の形態７におけるＭＩＭ容量素子を有する半導体装置の構造を示す断面図である。
【図３２】 図３１の断面構造にしたがった半導体装置の製造方法を示す製造工程図である。
【図３３】 実施の形態１における半導体装置の問題点を示す第１断面構造図である。
【図３４】 実施の形態１における半導体装置の問題点を示す第２断面構造図である。
【図３５】 実施の形態８における半導体装置の断面構造図である。
【図３６】 実施の形態９における半導体装置の断面構造図である。
【図３７】 実施の形態１０における半導体装置の断面構造図である。
【図３８】 実施の形態１１における半導体装置の平面図である。
【符号の説明】
１ 下層層間絶縁膜、２ 配線層、２Ａ，１２ 下層配線層、２Ｂ 下層金属層、２ａ，９ａ，１２ａ，１４ａ ＴｉＮ層、２ｂ，４ｂ，９ｂ，１２ｂ，１４ｂ ＡｌＣｕ層、２ｃ，４ｃ，９ｃ，１２ｃ，１４ｃ ＴｉＮ（上側）／Ｔｉ（下側）層、３Ａ，３Ｂ 誘電体層、４ 上層金属層、４Ｂ 空洞部、４ａ ＡｌＣｕ／Ｔｉ層、６，１６ 反射防止膜、７Ａ，７Ｂ，７Ｃ，７Ｄ，７Ｅ，７Ｆ，７Ｇ，１１ 配線ライン、７ａ，７ｂ，７ｃ，７ｄ，７ｅ，７ｆ，７ｇ，１１ａ ビアホール、９Ａ，９Ｂ，９Ｃ 上層配線層、１０ａ，１０ｂ，１０ｃ サイドウォール、１３ 層間絶縁膜、１４ 金属配線層、２０ 下層金属層ダミーレイヤ、２１ 上層金属層ダミーレイヤ。
【発明の属する技術分野】
この発明は、半導体装置およびその製造方法に関し、より特定的には、Metal Insulator Metal（以下、ＭＩＭと称する）容量素子の構造、およびその製造方法に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】
近年、アナログ回路において、高精度で大容量の容量素子の必要性が高まりつつある。従来は、容量素子として、ゲート容量素子、ＰＩＰ（Poly Si Insul-ator Poly Si）容量素子がアナログ回路に搭載されてきた。しかし、これらの容量素子の構造は、電極の高抵抗、空乏層膜厚の変化による容量値の電圧依存性等の問題を有し、高精度な容量素子には適していない。また、ＰＩＰ容量素子を有しない半導体装置の製造工程に比べ、ＰＩＰ容量素子を有する半導体装置の製造工程は、熱処理工程が余分に必要となるため、高精度なトランジスタおよび抵抗素子の特性に影響を与え、それらの特性を考慮して製造工程の制御を行なうことは困難であった。
【０００３】
一方、特開２０００−２２８４９７号公報、特開２０００−１０１０２３、および米国特許公報第５，９２６，３５９号公報等に開示されるMetal Insulator Metal（以下、ＭＩＭと称する）容量素子は、上層電極および下層電極がMetal構造であるため、電極の低抵抗化、空乏層による容量値の電圧依存性がない、ＭＩＭ構造の形成時に、余分な熱処理が不要である、等の利点が挙げられ、アナログ回路においては、ＰＩＰ容量素子に代わりＭＩＭ容量素子が使用されるようになってきている。
【０００４】
しかし、アナログ回路にＭＩＭ容量素子を用いる場合、ＭＩＭ容量素子の高信頼性（寿命）に関して、さらなる構造および製造工程の最適化を図る必要がある。したがって、この発明の目的は、ＭＩＭ容量素子を用いる半導体装置において、ＭＩＭ容量素子の構造の改善、および製造工程の改善を図ることにより、ＭＩＭ容量素子の高信頼性（寿命）を可能とすることにある。
【０００５】
【課題を解決するための手段】
上記目的を達成するため、本発明に基いた半導体装置の１つの局面においては、下層金属層と、誘電体層と、上層金属層とが積層してなる容量素子と、所定領域に設けられる配線層と、上記下層金属層に第１ビアホールを介して接続される第１配線ラインと、上記上層金属層に第２ビアホールを介して接続される第２配線ラインと、上記配線層に第３ビアホールを介して接続される第３配線ラインと、を備える半導体装置であって、上記下層金属層は、上記配線層と同一製造工程で形成された同一部材からなり、上記第１配線ラインおよび上記第２配線ラインは、上記第１ビアホール、上記第２ビアホール、および上記第３ビアホールが同時に形成された後、第３配線ラインと同一製造工程で形成された同一部材からなり、上記上層金属層は、上記誘電体層の上に設けられるＡｌＣｕを含む第１金属層と、上記第１金属層の上に設けられるＴｉＮを含む第２金属層と、を有する。
【０００６】
上記半導体装置によれば、容量素子を構成する下層金属層が、配線層の製造工程で同時に形成されていることから、配線層を、配線層と下層金属層とに分離するための、マスク（写真製版工程）を１枚追加するのみでよく、下層金属層を形成するために別工程を設ける必要がなく、
また、下層金属層に通じる第１ビアホール、上層金属層に通じる第２ビアホールを形成する工程、および第１および第２ビアホール内に、それぞれ第１および第２配線ラインを形成する工程においても、従来の配線層に通じる第３ビアホール、および第３ビアホール内に、第３配線ラインを形成する工程で同時に形成されているため、容易に本構造を得ることができる。
【０００７】
また、上記発明において好ましくは、上記上層金属層の厚さは、上記下層金属層の厚さよりも薄く設けられる。これにより、容量素子の上に形成される層間絶縁膜の表面のＣＭＰ技術による平坦化を容易にすることが可能となる。
【０００８】
また、上記発明において好ましくは、上記誘電体層と、上記上層金属層とは、同一のマスクを用いてパターニングされることにより、それそれ同一形状を有する。
【０００９】
また、上記発明において好ましくは、上記第１金属層の端面は、上記第２金属層の端面よりも内側に後退するように設けられる。この構成によれば、容量素子を構成する上層金属層の第１金属層の端面が、誘電体層の除去時に用いられるエッチャントに直接さらされないため、第１金属層の端部の損傷が緩和され、容量素子のリーク低減による容量素子の信頼性を向上させることが可能になる。
【００１０】
また、上記発明において好ましくは、上記上層金属層の端面は、サイドウォール絶縁膜により覆われている。この構造によれば、少なくとも上層金属層の側面にがサイドウォール絶縁膜により覆われていることから、上層金属層の上に反射防止膜等が形成された場合においても、下層金属層と上層金属層との間におけるリークの防止を図ることが可能になる。
【００１１】
また、上記目的を達成するため、本発明に基いた半導体装置の他の局面においては、上記半導体装置の構成において、上記半導体装置の下方には、層間絶縁膜を介在して下層配線層が設けられ、上記容量素子を構成する上記上層金属層の下方領域において、上記下層金属層と上記下層配線層との間の上記層間絶縁膜には、ビアホールが存在しないことを特徴とする。この構成により、誘電体層に凹凸が生じることがなくなるため、誘電体層の表面積が設計値どおりとなり、容量素子の容量を安定させることが可能になる。
【００１２】
また、上記目的を達成するため、本発明に基いた半導体装置のさらに他の局面においては、上記半導体装置の構成において、上記半導体装置の下方には、層間絶縁膜が設けられ、上記容量素子を構成する上記上層金属層の下方領域の上記層間絶縁膜には、他の配線層が存在しないことを特徴とする。この構成により、配線層間に生じる寄生容量の低減が図られ、容量素子を有する半導体装置の機能の信頼性の向上を図ることが可能になる。
【００１３】
また、上記目的を達成するため、本発明に基いた半導体装置のさらに他の局面においては、上記半導体装置の構成において、上記半導体装置の下方には、第１層間絶縁膜が設けられ、上記第１層間絶縁膜の下方には、第２層間絶縁膜が設けられ、上記第２層間絶縁膜の上記容量素子の下方領域には、金属配線層が設けられる。この構成により、容量素子に近接して設けられる素子または配線層の、容量素子からの影響を金属配線層によりシールドすることが可能になり、容量素子を有する半導体装置の機能の信頼性の向上を図ることが可能になる。
【００１４】
また、上記目的を達成するため、本発明に基いた半導体装置のさらに他の局面においては、上記半導体装置の構成において、さらに、動作に寄与しないダミー上層金属層とダミー下層金属層とを有するダミー容量素子を備え、平面的に見て、上記容量素子と上記ダミー容量素子とが均等に配置されていることを特徴とする。この構成により、チップ内に均一に高い領域（実際に機能する容量素子と、ダミーＭＩＭ容量素子）が形成されるため、層間絶縁膜が、ＣＭＰ研磨により均一に平坦化されることが可能になる。
【００１５】
また、上記目的を達成するため、本発明に基いた半導体装置の製造方法においては、下層金属層と、誘電体層と、上層金属層とが積層してなる容量素子であって、上記上層金属層は、上記誘電体層の上に設けられるＡｌＣｕを含む第１金属層と、上記第１金属層の上に設けられるＴｉＮを含む第２金属層とを有する容量素子と、所定領域に設けられる配線層と、上記下層金属層に第１ビアホールを介して接続される第１配線ラインと、上記上層金属層に第２ビアホールを介して接続される第２配線ラインと、上記配線層に第３ビアホールを介して接続される第３配線ラインと、を備える半導体装置の製造方法であって、上記配線層と同一製造工程で上記下層金属層を形成する工程と、上記第１ビアホール、上記第２ビアホール、および上記第３ビアホールが同時に形成された後、上記第３配線ラインと同一製造工程で上記第１配線ラインおよび上記第２配線ラインを形成する工程とを備える。
【００１６】
この製造方法によれば、容量素子を構成する下層金属層を、下層配線層の製造工程で同時に形成することが可能になり、配線層を下層配線層と下層金属層に分離するための、マスク（写真製版工程）を１枚追加するのみでよく、下層金属層を形成するために別工程を設ける必要がない。
【００１７】
また、下層金属層に通じる第１ビアホール、上層金属層に通じる第２ビアホールを形成する工程、および第１および第２ビアホール内に、それぞれ第１および第２ラインを形成する工程においても、従来の下層配線層に通じる第３ビアホール、および第３ビアホール内に、第３配線ラインを形成する工程で同時に形成することが可能になり、第１、第２ビアホール、および第１、第２配線ラインを形成するために別工程を設ける必要がない。
【００１８】
また、好ましくは、上記上層金属層の厚さが、上記下層金属層の厚さよりも薄く形成される。これにより、層間絶縁膜の表面のＣＭＰ技術による平坦化を容易にすることが可能となる。
【００１９】
また、好ましくは、上記誘電体層と、上記上層金属層とは、同一のマスクを用いてパターニングされる。これにより、製造工程の簡略化を図ることが可能になる。
【００２０】
また、好ましくは、上記誘電体層は、反射防止膜の機能を含む。これにより、後工程において、反射防止膜を形成する必要がなくなり、製造工程の簡略化を図ることが可能になる。
【００２１】
【発明の実施の形態】
以下、本発明に基いた各実施の形態における半導体装置およびその製造方法について、図を参照して説明する。
【００２２】
（実施の形態１）
本実施の形態における半導体装置およびその製造方法について、図１から図６を参照して説明する。なお、図１は、本実施の形態におけるＭＩＭ容量素子を有する半導体装置の構造を示す断面図であり、図２から図６は、図１の断面構造にしたがった製造方法を示す製造工程図である。
【００２３】
（断面構造）
図１を参照して、本実施の形態における半導体装置は、配線層形成領域１０００と、ＭＩＭ容量素子形成領域２０００とを有する。下層層間絶縁膜１が、配線層形成領域１０００およびＭＩＭ容量素子形成領域２０００の両領域に設けられている。下層層間絶縁膜１のＭＩＭ容量素子形成領域２０００には、ビアホール１１ａ内に配線ライン１１が設けられている。
【００２４】
配線層形成領域１０００の下層層間絶縁膜１の上には、下層配線層２Ａが設けられている。この下層配線層２Ａは、ＴｉＮ層２ａ、ＡｌＣｕ層２ｂ、およびＴｉＮ／Ｔｉ層２ｃから構成される。下層配線層２Ａの上方には、層間絶縁膜８を介在して、上層配線層９Ａが設けられている。上層配線層９Ａも、下層配線層２Ａと同様に、ＴｉＮ層９ａ、ＡｌＣｕ層９ｂ、およびＴｉＮ（上側）／Ｔｉ（下側）層９ｃから構成される。
【００２５】
下層配線層２Ａと上層配線層９Ａとは、層間絶縁膜８のビアホール７ａ内に設けられた配線ライン７Ａにより電気的に接続されている。なお、下層配線層２Ａの表面には、Ｐ−ＳｉＯｎからなる反射防止膜６が形成されている。この反射防止膜６は、後述する製造工程において用いられるものである。
【００２６】
ＭＩＭ容量素子形成領域２０００の下層層間絶縁膜１の上には、下層金属層２Ｂが設けられている。この下層金属層２Ｂは、下層配線層２Ａと同一工程により製造されているため、ＴｉＮ層２ａ、ＡｌＣｕ層２ｂ、およびＴｉＮ（上側）／Ｔｉ（下側）層２ｃから構成される。
【００２７】
下層金属層２Ｂの上には、所定形状にパターニングされた、Ｐ−ＴＥＳＯからなる誘電体層３Ａと、上層金属層４とが設けられている。上層金属層４は、ＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａ、およびＴｉＮ（上側）／Ｔｉ（下側）層４ｂから構成される。上層金属層４の上面および側面、誘電体層３Ａの側面を覆い、かつ、露出する下層金属層２Ｂの表面を覆うように、Ｐ−ＳｉＯＮからなる反射防止膜６が設けられている。
【００２８】
上層金属層４の上方には、層間絶縁膜８を介在して、上層配線層９Ｂ，９Ｃが設けられている。上層配線層９Ｂ，９Ｃは、上記上層配線層９Ａと同様に、ＴｉＮ層９ａ、ＡｌＣｕ層９ｂ、およびＴｉＮ（上側）／Ｔｉ（下側）層９ｃから構成される。
【００２９】
下層金属層２Ｂと上層配線層９Ｂとは、層間絶縁膜８のビアホール７ｂ内に設けられた配線ライン７Ｂにより電気的に接続されている。また、上層金属層４と上層配線層９Ｃとは、層間絶縁膜８のビアホール７ｃ、７ｄ内に設けられた配線ライン７Ｃ，７Ｄにより電気的に接続されている。
【００３０】
（製造工程）
次に、図２から図６を参照して、上記構成からなる半導体装置の製造方法について説明する。まず、図２を参照して、ビアホール１１ａに設けられた配線ライン１１を有する下層層間絶縁膜１の上に、下層配線層２Ａ、およびＭＩＭ容量素子の下層金属層２Ｂを構成する配線層２を形成する。この配線層２としては、膜厚さ約５０ｎｍのＴｉＮ層２ａ、膜厚さ約３００ｎｍのＡｌＣｕ層２ｂ、および膜厚さ約３０ｎｍ／２ｎｍのＴｉＮ／Ｔｉ層２ｃを順次形成する。次に、ＴｉＮ／Ｔｉ層２ｃの上に、誘電体層３Ａとして、たとえばＰ−ＴＥＳＯを約５０ｎｍ形成する。
【００３１】
次に、ＭＩＭ容量素子の上層金属層４を構成する、膜厚さ約１００ｎｍのＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａ、および膜厚さ約３０ｎｍ／２ｎｍのＴｉＮ／Ｔｉ層４ｂを形成する。なお、上層金属層４の膜厚さは、少なくとも下層金属層２Ｂを構成する配線層２の膜厚さより薄く形成することにより、後に形成する層間絶縁膜８の平坦化を容易にする。次に、ＭＩＭ容量素子形成領域２０００に、写真製版技術により、所定形状のパターンを有するレジスト膜５を形成する。
【００３２】
次に、図３を参照して、レジスト膜５をマスクにして、Ｃｌ2とＢＣ13との混合ガスを用いて、誘電体層３Ａ、および上層金属層４のパターニングを行なう。その後、レジスト膜５の除去を行なう。なお、上層金属層４のみをレジスト膜５を用いてパターニングし、その後、レジスト膜５を除去して、エッチバックにより誘電体層３Ａを除去することも可能である。この場合には、上層金属層４の最上層に保護膜として、たとえばＰ−ＴＥＯＳ膜を約５０ｎｍ積層しても構わない（図示省略）。
【００３３】
次に、図４を参照して、上層金属層４の上面および側面、誘電体層３Ａの側面を覆い、かつ、露出する配線層２の表面を覆うように、膜厚さ約５０ｎｍのＰ−ＳｉＯＮからなる反射防止膜６を形成する。次に、反射防止膜６の上に、写真製版技術を用いて、配線層形成領域１０００と、ＭＩＭ容量素子形成領域２０００との境界領域に、所定の開口部１７ａを有するレジスト膜１７を形成する。その後、図５を参照して、このレジスト膜１７をマスクにして、反射防止膜６および配線層２のエッチングを行なう。これにより、配線層形成領域１０００において、下層配線層２Ａおよび下層金属層２Ｂが完成する。その後、レジスト膜１７を除去する。
【００３４】
次に、図６を参照して、下層層間絶縁膜１の上方全面に、層間絶縁膜８を形成する。その後、層間絶縁膜８に、下層配線層２Ａに通じるビアホール７ａ、下層金属層２Ｂに通じるビアホール７ｂ、上層金属層４に通じるビアホール７ｃ，７ｄを同時に形成し、各ビアホール７ａ，７ｂ，７ｃ，７ｄ内に、それぞれ配線ライン７Ａ，７Ｂ，７Ｃ，７Ｄを同時に形成する。その後、層間絶縁膜８の上面に、ＴｉＮ層９ａ、ＡｌＣｕ層９ｂ、およびＴｉＮ／Ｔｉ層９ｃを形成し、所定の形状にパターニングを行なうことにより、配線ライン７Ａに接続する上層配線層９Ａ、配線ライン７Ｂに接続する上層配線層９Ｂ、配線ライン７Ｃ，７Ｄに接続する上層配線層９Ｃを形成する。これにより、図１に示す本実施の形態におけるＭＩＭ容量素子を有する半導体装置が完成する。なお、上層配線層９Ａ、上層配線層９Ｂおよび上層配線層９Ｃは、アルミからなる配線層でも構わない。
【００３５】
なお、上記半導体装置の製造方法において、誘電体層３は窒化膜系の単層構造、酸化膜系と窒化膜系との２層構造のいずれの構造を採用しても同様の作用・効果が得られる。また、ＭＩＭ容量素子の上層金属層４は最下層にコンダクティングレイヤとして、たとえば、ＴｉＮ層を追加しても同様の作用・効果が得られる。また、反射防止膜６を省略しても同様の効果が得られる。
【００３６】
また、上層金属層４および下層金属層２Ｂの積層構造としては、上記積層構造以外に、Ｃｕ（上側）／ＴａＮ（下側）、Ｃｕ（上側）／Ｔａ／ＴａＮ（下側）が挙げられる。
【００３７】
（作用・効果）
以上、本実施の形態における半導体装置およびその製造方法によれば、ＭＩＭ容量素子を構成する下層金属層２Ｂを、下層配線層２Ａの製造工程で同時に形成することが可能になり、図５に示すように、配線層２を下層配線層２Ａと下層金属層２Ｂに分離するためのマスク（写真製版工程）を１枚追加するのみでよく、下層金属層２Ｂを形成するために別工程を設ける必要がない。
【００３８】
また、層間絶縁膜８に、下層金属層２Ｂに通じるビアホール７ｂ、上層金属層４に通じるビアホール７ｃ，７ｄを形成する工程、および各ビアホール７ｂ，７ｃ，７ｄ内に、それぞれ配線ライン７Ｂ，７Ｃ，７Ｄを形成する工程においても、従来の下層配線層２Ａに通じるビアホール７ａ、およびビアホール７ａ内に、配線ライン７Ａを形成する工程で同時に形成することが可能になり、ビアホール７ｂ，７ｃ，７ｄ、および配線ライン７Ｂ，７Ｃ，７Ｄを形成するために別工程を設ける必要がない。
【００３９】
さらに、上層金属層４の膜厚さが、下層金属層２Ｂの膜厚さよりも薄く形成されることにより、層間絶縁膜８の表面のＣＭＰ技術による平坦化を容易にすることが可能となる。
【００４０】
（実施の形態２）
次に、実施の形態２における半導体装置およびその製造方法について、図７から図１１を参照して説明する。なお、図７は、本実施の形態における半導体装置の構造を示す断面図であり、図８から図１１は、図７の断面構造にしたがった製造方法を示す製造工程図である。
【００４１】
（断面構造）
図７を参照して、本実施の形態における半導体装置の断面構造の特徴は、上記実施の形態１の構造と比較した場合、実施の形態１においては、誘電体層３Ａが、上層金属層４と同一形状にパターニングされているのに対して、本実施の形態においては、誘電体層３Ｂが、下層金属層２Ｂの表面を覆うように形成されている点が相違する。上記実施の形態１の構造は、誘電体層３Ａに反射防止膜の機能を兼用させることができない場合に採用される構造であるのに対して、本実施の形態の構造は、誘電体層３Ａに反射防止膜の機能を兼用させることができる場合に採用可能な構造である。なお、他の構造については、実施の形態１と同一の構造からなるため、同一または相当部分については、実施の形態１と同一の参照番号を付し、詳細な説明は省略する。
【００４２】
（製造工程）
次に、図８から図１１を参照して、上記構成からなる半導体装置の製造方法について説明する。まず、図８を参照して、所定形状のレジスト膜５を形成するまでは、上記図２で説明した製造工程と同様にして形成する。なお、ＴｉＮ（上側）／Ｔｉ（下側）層２ｃの上に、誘電体層３Ａに代わり誘電体層３Ｂとして、反射防止膜の機能を有するものとして、たとえばＰ−ＳｉＯ、Ｐ−ＳｉＯＮ、Ｐ−ＳｉＮ、またはＴａＯ2（タンタルオキサイド系）等を約５０ｎｍ形成する。
【００４３】
次に、図９を参照して、レジスト膜５をマスクにして、塩素系エッチャント（Ｃｌ2＋ＢＣｌ3）を用いて、上層金属層４のみパターニングを行なう。その後、レジスト膜５を除去する。
【００４４】
次に、図１０を参照して、図４で説明した工程と同様に、誘電体層３Ｂおよび上層金属層４の上に、写真製版技術を用いて、配線層形成領域１０００と、ＭＩＭ容量素子形成領域２０００との境界領域に、所定の開口部１７ａを有するレジスト膜１７を形成する。その後、このレジスト膜１７をマスクにして、誘電体層３Ｂおよび配線層２のエッチングを行なう。これにより、配線層形成領域１０００において、下層金属層２Ｂが完成する。
【００４５】
次に、図１１を参照して、レジスト膜１７を除去した後、上記実施の形態１の図５および図６に示す工程と同様の工程を採用することにより、図７に示す本実施の形態におけるＭＩＭ容量素子を有する半導体装置が完成する。
【００４６】
（作用・効果）
以上、本実施の形態における半導体装置およびその製造方法によれば、上記実施の形態１における半導体装置およびその製造方法と同様の作用効果を得ることができる。また、本実施の形態によれば、実施の形態１における製造方法に比べ、反射防止膜を成膜する工程を無くすことができるため、製造工程数を削減することが可能になる。
【００４７】
さらに、上記実施の形態１に比べ、誘電体層３Ｂのパターニングを行なう必要がないため、誘電体層３Ｂのパターニングに用いられるエッチャントに上層金属層４の端部がさらされないため（図７および図９の丸印１５で囲まれた領域）、上層金属層４の端部の損傷（特に、ＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａの損傷）が緩和され、ＭＩＭ容量素子のリーク低減によるＭＩＭ容量素子の信頼性を向上させることが可能になる。
【００４８】
また、上記実施の形態１において、反射防止膜６が高絶縁体でない場合には、上層金属層４と下層金属層２Ｂとの間で短絡するおそれがあるが、本実施の形態における構成においては、下層金属層２Ｂと上層金属層４との間での短絡が生じることはない。
【００４９】
（実施の形態３）
次に、実施の形態３における半導体装置およびその製造方法について、図１２から図１６を参照して説明する。なお、図１２は、本実施の形態における半導体装置の構造を示す断面図であり、図１３から図１６は、図１２の断面構造にしたがった製造方法を示す製造工程図である。
【００５０】
（断面構造）
図１２を参照して、本実施の形態における半導体装置の断面構造の特徴は、上記実施の形態１の構造と比較した場合、実施の形態１においては、上層金属層４を構成するＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａの端面とＴｉＮ（上側）／Ｔｉ（下側）層４ｂの端面とが同一の位置となるように設けられている。しかし、本実施の形態においては、ＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａの端面がＴｉＮ（上側）／Ｔｉ（下側）層４ｂの端面よりも内側に後退している点に特徴がある。したがって、ＴｉＮ（上側）／Ｔｉ（下側）層４ｂの端面と、反射防止膜６との間には空洞部４Ｂが形成されている。なお、他の構造については、実施の形態１と同一の構造からなるため、同一または相当部分については、実施の形態１と同一の参照番号を付し、詳細な説明は省略する。
【００５１】
（製造工程）
次に、図１３から図１６を参照して、上記構成からなる半導体装置の製造方法について説明する。まず、図１３を参照して、所定形状のレジスト膜５を形成するまでは、上記図２で説明した製造工程と同様にして形成する。
【００５２】
次に、図１４を参照して、レジスト膜５をマスクにして、上層金属層４のみをパターニングし、上層金属層４を形成している積層膜を利用してサイドエッチを行なう。本実施の形態においては、上層金属層４が、ＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａとＴｉＮ（上側）／Ｔｉ（下側）層４ｂとの積層構造からなるため、ＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａの端面がＴｉＮ（上側）／Ｔｉ（下側）層４ｂの端面よりも後退するようにエッチングを行なう。具体的には、ＴｉＮ（上側）／Ｔｉ（下側）層４ｂよりＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａの方がエッチングレートが速い、たとえば塩素系エッチャント（Ｃｌ2＋ＢＣｌ3）を用いてエッチングを行なうか、もしくは、実施の形態１の場合と同様に、ＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａおよびＴｉＮ（上側）／Ｔｉ（下側）層４ｂのエッチングを行なった後に、ＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａのみをリン酸でウエットエッチングを行なう。
【００５３】
次に、図１５を参照して、誘電体層３Ａを、エッチバックで除去する。その後、図１６を参照して、上層金属層４の上面および側面、誘電体層３Ａの側面を覆い、かつ、露出する配線層２の表面を覆うように、膜厚さ約５０ｎｍのＰ−ＳｉＯＮからなる反射防止膜６を形成する。次に、反射防止膜６の上に、写真製版技術を用いて、配線層形成領域１０００と、ＭＩＭ容量素子形成領域２０００との境界領域に、所定の開口部１７ａを有するレジスト膜１７を形成する。その後、上記実施の形態１の図５および図６に示す工程と同様の工程を採用することにより、図１２に示す本実施の形態におけるＭＩＭ容量素子を有する半導体装置が完成する。
【００５４】
（作用・効果）
以上、本実施の形態における半導体装置およびその製造方法によれば、上記実施の形態１における半導体装置およびその製造方法と同様の作用効果を得ることができる。また、本実施の形態によれば、ＭＩＭ容量素子を構成する上層金属層４のＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａの端面が、誘電体層３Ａの除去時に用いられるエッチャントに直接さらされないため、上層金属層４の端部の損傷（特に、図１２および図１５の丸印１５で囲まれた領域の損傷）が緩和され、ＭＩＭ容量素子のリーク低減によるＭＩＭ容量素子の信頼性を向上させることが可能になる。なお、ＴｉＮ（上側）／Ｔｉ（下側）層４ｂの端面がＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａの端面よりも外側に突出する構造となるため、Ｔｉ（下側）層４ｂの突出部分の剥がれ等による発塵に注意する必要がある。
【００５５】
（実施の形態４）
次に、実施の形態４における半導体装置およびその製造方法について、図１７から図１９を参照して説明する。なお、図１７は、本実施の形態における半導体装置の構造を示す断面図であり、図１８および図１９は、図１７の断面構造にしたがった製造方法を示す製造工程図である。
【００５６】
（断面構造）
図１７を参照して、本実施の形態における半導体装置の断面構造の特徴は、上記実施の形態３の構造と比較した場合、実施の形態３においては、誘電体層３Ａが、ＴｉＮ（上側）／Ｔｉ（下側）層４ｂと同一形状にパターニングされているのに対して、本実施の形態においては、誘電体層３Ｂが、下層金属層２Ｂの表面を覆うように形成されている点が相違する。上記実施の形態３の構造は、実施の形態１の構造の場合と同様に、誘電体層３Ａに反射防止膜の機能を兼用させることができない場合に採用される構造であるのに対して、本実施の形態の構造は、実施の形態２の構造の場合と同様に、誘電体層３Ａに反射防止膜の機能を兼用させることができる場合に採用可能な構造である。なお、他の構造については、実施の形態３と同一の構造からなるため、同一または相当部分については、実施の形態３同一の参照番号を付し、詳細な説明は省略する。
【００５７】
（製造工程）
次に、図１８および図１９を参照して、上記構成からなる半導体装置の製造方法について説明する。まず、図１８を参照して、所定形状のレジスト膜５を形成するまでは、上記図２で説明した製造工程と同様にして形成する。なお、ＴｉＮ（上側）／Ｔｉ（下側）層２ｃの上に、誘電体層３Ａに代わり誘電体層３Ｂとして、反射防止膜の機能を有するものとして、たとえばＰ−ＳｉＯ、Ｐ−ＳｉＯＮ、Ｐ−ＳｉＮ、またはＴａＯ2（タンタルオキサイド系）等を約５０ｎｍ形成する。
【００５８】
次に、図１９を参照して、レジスト膜５をマスクにして、上層金属層４のみをパターニングし、上層金属層４を形成している積層膜を利用してサイドエッチを行なう。本実施の形態においては、上記実施の形態３の場合と同様に、上層金属層４が、ＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａとＴｉＮ（上側）／Ｔｉ（下側）層４ｂとの積層構造からなるため、ＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａの端面がＴｉＮ（上側）／Ｔｉ（下側）層４ｂの端面よりも後退するようにエッチングを行なう。具体的には、ＴｉＮ（上側）／Ｔｉ（下側）層４ｂよりＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａの方がエッチングレートが速い、たとえば塩素系エッチャント（Ｃｌ2＋ＢＣｌ3）を用いてエッチングを行なうか、もしくは、実施の形態１の場合と同様に、ＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａおよびＴｉＮ（上側）／Ｔｉ（下側）層４ｂのエッチングを行なった後に、ＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａのみをリン酸でウエットエッチングを行なう。
【００５９】
その後、図１０、図１１、および図５および図６に示す工程と同様の工程を採用することにより、図１７に示す本実施の形態におけるＭＩＭ容量素子を有する半導体装置が完成する。なお、本実施の形態においても、ＴｉＮ（上側）／Ｔｉ（下側）層４ｂの端面がＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａの端面よりも外側に突出する構造となるため、Ｔｉ（下側）層４ｂの突出部分の剥がれ等による発塵に注意する必要がある。
【００６０】
（作用・効果）
以上、本実施の形態における半導体装置およびその製造方法によれば、上記実施の形態３における半導体装置およびその製造方法と同様の作用効果を得ることができる。また、本実施の形態によれば、実施の形態３における製造方法に比べ、反射防止膜を成膜する工程を無くすことができるため、製造工程数を削減することが可能になる。
【００６１】
さらに、上記実施の形態３に比べ、誘電体層３Ｂのパターニングを行なう必要がないため、誘電体層のパターニングに用いられるエッチャントに上層金属層４の端部がさらされないため（図１７および図１９の丸印１５で囲まれた領域）、上層金属層４の端部の損傷（特に、ＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａの損傷）が緩和され、ＭＩＭ容量素子のリーク低減によるＭＩＭ容量素子の信頼性を向上させることが可能になる。
【００６２】
また、上記実施の形態３において、反射防止膜６が高絶縁体でない場合には、上層金属層４と下層金属層２Ｂとの間で短絡するおそれがあるが、本実施の形態における構成においては、下層金属層２Ｂと上層金属層４との間での短絡が生じることはない。
【００６３】
（実施の形態５）
次に、実施の形態５における半導体装置およびその製造方法について、図２０から図２５を参照して説明する。なお、図２０は、本実施の形態における半導体装置の構造を示す断面図であり、図２１から図２５は、図２０の断面構造にしたがった製造方法を示す製造工程図である。
【００６４】
（断面構造）
図２０を参照して、本実施の形態における半導体装置の断面構造の特徴は、上記実施の形態１の構造と比較した場合、誘電体層３Ａおよび上層金属層４の側面にサイドウォール１０ａが設けられている点にある。なお、他の構造については、実施の形態１と同一の構造からなるため、同一または相当部分については、実施の形態１と同一の参照番号を付し、詳細な説明は省略する。
【００６５】
（製造工程）
次に、図２１から図２５を参照して、上記構成からなる半導体装置の製造方法について説明する。まず、図２１を参照して、所定形状のレジスト膜５を形成するまでは、上記図２で説明した製造工程と同様にして形成する。
【００６６】
次に、図２２を参照して、上記図３で説明した製造工程と同様に、レジスト膜５をマスクにして、Ｃｌ2とＢＣ13との混合ガスを用いて、誘電体層３Ａ、および上層金属層４のパターニングを行なう。その後、レジスト膜５の除去を行なう。その後、図２３を参照して、上層金属層４の上面および側面、誘電体層３Ａの側面、露出する配線層２の表面を覆うように絶縁膜として、たとえばＰ−ＴＥＯＳ膜１０を約５０ｎｍ形成する。
【００６７】
次に、図２４を参照して、Ｐ−ＴＥＯＳ膜１０を配線層２が露出するまでエッチバックを行ない、誘電体層３Ａおよび上層金属層４の側面にＰ−ＴＥＯＳ膜からなるサイドウォール１０ａを形成する。その後、図２５を参照して、上層金属層４の上面、およびサイドウォール１０ａを覆い、かつ、露出する配線層２の表面を覆うように、膜厚さ約５０ｎｍのＰ−ＳｉＯＮからなる反射防止膜６を形成する。その後、上記実施の形態１における図４から図６で説明した製造工程を採用することにより、図２０に示す本実施の形態におけるＭＩＭ容量素子を有する半導体装置が完成する。
【００６８】
（作用・効果）
以上、本実施の形態における半導体装置およびその製造方法によれば、上記実施の形態１における半導体装置およびその製造方法と同様の作用効果を得ることができる。また、上記実施の形態１の構造によれば、誘電体層３Ａの除去時に荒れた上層金属層４の側面が直接反射防止膜６と接しているため、上層金属層４の側面と反射防止膜６との間で電界集中が生じやすく、その結果リークが生じやすかったが、本実施の形態における半導体装置の構造によれば、誘電体層３Ａおよび上層金属層４の側面にサイドウォール１０ａが設けられていることから、下層金属層２Ｂと上層金属層４との間におけるリークの防止を図ることが可能になる。
【００６９】
（実施の形態６）
次に、実施の形態６における半導体装置およびその製造方法について、図２６から図３０を参照して説明する。なお、図２６は、本実施の形態における半導体装置の構造を示す断面図であり、図２７から図３０は、図２６の断面構造にしたがった製造方法を示す製造工程図である。
【００７０】
（断面構造）
図２６を参照して、本実施の形態における半導体装置の断面構造の特徴は、上記実施の形態５の構造と比較した場合、上層金属層４の側面にのみサイドウォール１０ｂが設けられており、サイドウォール１０ｂの下方にまで誘電体層３Ａが延びて形成されている点にある。なお、他の構造については、実施の形態５と同一の構造からなるため、同一または相当部分については、実施の形態５と同一の参照番号を付し、詳細な説明は省略する。
【００７１】
（製造工程）
次に、図２７から図３０を参照して、上記構成からなる半導体装置の製造方法について説明する。まず、図２７を参照して、所定形状のレジスト膜５を形成するまでは、上記図２で説明した製造工程と同様にして形成する。
【００７２】
次に、図２８を参照して、上記図９で説明した製造工程と同様に、レジスト膜５をマスクにして、塩素系エッチャント（Ｃｌ2＋ＢＣｌ3）を用いて、上層金属層４のみパターニングを行なう。その後、レジスト膜５を除去する。
【００７３】
次に、図２９を参照して、上層金属層４の上面および側面、露出する誘電体層３Ａの表面を覆うように絶縁膜として、たとえばＰ−ＴＥＯＳ膜１０を約５０ｎｍ形成する。
【００７４】
次に、図３０を参照して、露出する誘電体層３ＡおよびＰ−ＴＥＯＳ膜１０を、配線層２が露出するまでエッチバックを行ない、上層金属層４の側面にのみＰ−ＴＥＯＳ膜からなるサイドウォール１０ｂを形成する。その後、上記実施の形態１における図４から図６で説明した製造工程を採用することにより、図２６に示す本実施の形態におけるＭＩＭ容量素子を有する半導体装置が完成する。
【００７５】
（作用・効果）
以上、本実施の形態における半導体装置およびその製造方法によれば、上記実施の形態５における半導体装置およびその製造方法と同様の作用効果を得ることができる。また、本実施の形態によれば、上層金属層４の側面にのみサイドウォール１０ｂを設けるプロセスを採用していることから、誘電体層３Ａのパターニングに用いられるエッチャントに上層金属層４の端部がさらされないため（図２６および図３０の丸印１５で囲まれた領域）、上層金属層４の端部の損傷（特に、ＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａの損傷）が緩和され、ＭＩＭ容量素子のリーク低減によるＭＩＭ容量素子の信頼性を向上させることが可能になる。
【００７６】
（実施の形態７）
次に、実施の形態７における半導体装置およびその製造方法について、図３１および図３２を参照して説明する。なお、図３１は、本実施の形態における半導体装置の構造を示す断面図であり、図３２は、図３１の断面構造にしたがった製造方法を示す製造工程図である。
【００７７】
（断面構造）
図３１を参照して、本実施の形態における半導体装置の断面構造の特徴は、上記実施の形態５および６の半導体装置の構造と比較した場合、誘電体層３Ｂが、下層金属層２Ｂの表面を覆うように形成されている点にある。上記実施の形態５および６の構造は、誘電体層３Ａに反射防止膜の機能を兼用させることができない場合に採用される構造であるのに対して、本実施の形態の構造は、誘電体層３Ｂに反射防止膜の機能を兼用させることができる場合に採用可能な構造である。また、上層金属層４の側面にのみサイドウォール１０ｃが設けられている。なお、他の構造については、上記実施の形態５および６と同一構造からなるため、同一または相当部分については、上記実施の形態５および６同一の参照番号を付し、詳細な説明は省略する。
【００７８】
（製造工程）
次に、上記構成からなる半導体装置の製造方法について説明する。図３２を参照して、上述した図２７から図２９に示す工程において、誘電体層３Ａを形成する代わりに、ＴｉＮ（上側）／Ｔｉ（下側）層２ｃの上に、誘電体層３Ｂとして、反射防止膜の機能を有するものとして、たとえばＰ−ＳｉＯ、Ｐ−ＳｉＯＮ、Ｐ−ＳｉＮ、またはＴａＯ2（タンタルオキサイド系）等を約５０ｎｍ形成する。その後、Ｐ−ＴＥＯＳ膜１０を、誘電体層３Ｂが露出するまでエッチバックを行ない、上層金属層４の側面にのみＰ−ＴＥＯＳ膜からなるサイドウォール１０ｃを形成する。その後、上記実施の形態１における図４から図６で説明した製造工程を採用することにより、図３１に示す本実施の形態におけるＭＩＭ容量素子を有する半導体装置が完成する。
【００７９】
（作用・効果）
以上、本実施の形態における半導体装置およびその製造方法によれば、上記実施の形態６における半導体装置およびその製造方法と同様の作用効果を得ることができる。また、本実施の形態によれば、実施の形態６における製造方法に比べ、反射防止膜を成膜する工程を無くすことができるため、製造工程数を削減することが可能になる。
【００８０】
（実施の形態８）
次に、上記各実施の形態における半導体装置のレイアウトについて検討する。なお、代表的なＭＩＭ容量素子を備える半導体装置として実施の形態１における半導体装置を用いた場合のレイアウトについて以下検討するが、実施の形態２から７に示す半導体装置においても同様である。
【００８１】
図３３は、実施の形態１における半導体装置を用いて、下層金属層２Ｂの接続方法に何ら制限がない場合のレイアウト構造を示す断面構造図である。下層金属層２Ｂの直下には、下層層間絶縁膜１を介在して、ＴｉＮ層１２ａ、ＡｌＣｕ層１２ｂ、およびＴｉＮ／Ｔｉ層１２ｃからなる下層配線層１２が設けられ、下層金属層２Ｂと下層配線層１２との間は、下層層間絶縁膜１のビアホール７ｅ，７ｆ，７ｇに設けられた配線ライン７Ｅ，７Ｆ，７Ｇにより接続されている。
【００８２】
ここで、配線ライン７Ｅ，７Ｆ，７Ｇが設けられることにより、図３４の拡大断面図に示すように、誘電体層３Ａおよび下層金属層２Ｂには、ビアホール７ｅ，７ｆ，７ｇに対応した凹部（図３４中のＸで囲まれる領域）が形成されるため、誘電体層３Ａの表面積が設計値に対して変動し、ＭＩＭ容量素子の容量が安定しない問題が考えられる。
【００８３】
そこで、図３５の断面構造図に示す本実施の形態における半導体装置のレイアウトによれば、下層金属層２Ｂの下方には、配線ライン７Ｆ，７Ｇを設けず、ビアホール１１ａに配線ライン１１のみを設けるようにしている。
【００８４】
（作用・効果）
このレイアウトを採用することにより、誘電体層３Ａに凹凸が生じることがなくなるため、誘電体層３Ａの表面積が設計値どおりとなり、ＭＩＭ容量素子の容量を安定させることが可能になる。
【００８５】
（実施の形態９）
次に、本実施の形態における半導体装置のレイアウトについて説明する。上記図３５に示す実施の形態８におけるレイアウトにおいては、下層金属層２Ｂと下層配線層１２との間における寄生容量が問題となる場合が考えられる。そこで、本実施の形態においては、図３６の断面構造に示すように、この寄生容量の問題を解消するために、ＭＩＭ容量素子を構成する下層金属層２Ｂの直下のレイヤには、下層配線層１２を設けない構造としている。なお、寄生容量の低減を目的とする観点から、ＭＩＭ容量素子の容量より少なくとも１０％以下の容量となるように、下層金属層２Ｂと下層配線層１２との膜厚を厚くする構造を採用することも可能である。
【００８６】
（作用・効果）
このレイアウトを採用することにより、寄生容量の低減が図られ、ＭＩＭ容量素子を有する半導体装置の機能の信頼性の向上を図ることが可能になる。
【００８７】
（実施の形態１０）
次に、本実施の形態における半導体装置のレイアウトについて説明する。本実施の形態においては、平面的に見て少なくともＭＩＭ容量素子を含むように金属配線層を配置することにより、この配線層下に配置される素子や他の配線をＭＩＭ容量素子からシールドしようとするものである。
【００８８】
具体的な構造としては、図３７に示すように、ＭＩＭ容量素子を構成する下層金属層２Ｂの直下に下層層間絶縁膜１を設け、さらに、この下層層間絶縁膜１の下方において、層間絶縁膜１３を介在して、金属配線層１４を設けている。金属配線層１４は、たとえば、ＴｉＮ層１４ａ、ＡｌＣｕ層１４ｂ、およびＴｉＮ／Ｔｉ層１４ｃ等から構成される。また、下層層間絶縁膜１の中にも下層配線層１２が設けられ、この下層配線層１２と下層金属層２Ｂとが、下層層間絶縁膜１のビアホール１１ａに設けられた配線ライン１１により連結されている。下層配線層１２も、たとえば、ＴｉＮ層１２ａ、ＡｌＣｕ層１２ｂ、およびＴｉＮ／Ｔｉ層１２ｃ等から構成される。
【００８９】
（作用・効果）
このレイアウトを採用することにより、ＭＩＭ容量素子に近接して設けられる素子または配線層の、ＭＩＭ容量素子からの影響を金属配線層１４によりシールドすることが可能になり、ＭＩＭ容量素子を有する半導体装置の機能の信頼性の向上を図ることが可能になる。
【００９０】
（実施の形態１１）
次に、本実施の形態における半導体装置のレイアウトについて説明する。上述した実施の形態１においては、層間絶縁膜８（図１参照）の平坦化を図るために、上層金属層４の膜厚さを下層金属層２Ｂの膜厚さよりも薄くなるように設定したが、本実施の形態においては、さらに平面的なレイアウトも考慮することで、層間絶縁膜８の平坦化を図ろうとするものである。局所的にＭＩＭ容量素子が形成された場合、ＭＩＭ容量素子が存在する層間絶縁膜８はたの領域よりも高くなることが定性的に認められている。
【００９１】
そこで、本実施の形態においては、ＭＩＭ容量素子の占有率を規定し（たとえば、３００×３００メッシュの場合に、１０％以上５０％以下）、図３８の平面図に示すように、ダミーＭＩＭ容量素子の下層金属層ダミーレイヤ２０の上に、上層金属層ダミーレイヤ２１を形成し、見かけ上チップ内において、動作に寄与するＭＩＭ容量素子とダミーＭＩＭ容量素子とが均一な配置となるように設けられている。
【００９２】
（作用・効果）
このレイアウトを採用することにより、チップ内に均一に高い領域（実際に機能するＭＩＭ容量素子と、ダミーのＭＩＭ容量素子）が形成されるため、層間絶縁膜８が、ＣＭＰ研磨により均一に平坦化されることが可能になる。
【００９３】
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００９４】
【発明の効果】
以上、本発明に基いた半導体装置およびその製造方法によれば、容量素子を構成する下層金属層を、下層配線層の製造工程で同時に形成することが可能になり、配線層を下層配線層と下層金属層に分離するための、マスク（写真製版工程）を１枚追加するのみでよく、下層金属層を形成するために別工程を設ける必要がない。
【００９５】
また、下層金属層に通じる第１ビアホール、上層金属層に通じる第２ビアホールを形成する工程、および第１および第２ビアホール内に、それぞれ第１および第２ラインを形成する工程においても、従来の下層配線層に通じる第３ビアホール、および第３ビアホール内に、第３配線ラインを形成する工程で同時に形成することが可能になり、第１、第２ビアホール、および第１、第２配線ラインを形成するために別工程を設ける必要がない。
【００９６】
さらに、上層金属層の膜厚さが、下層金属層の膜厚さよりも薄く形成されることにより、層間絶縁膜の表面のＣＭＰ技術による平坦化を容易にすることが可能となる。
【図面の簡単な説明】
【図１】 実施の形態１におけるＭＩＭ容量素子を有する半導体装置の構造を示す断面図である。
【図２】 図１の断面構造にしたがった半導体装置の製造方法を示す第１の製造工程図である。
【図３】 図１の断面構造にしたがった半導体装置の製造方法を示す第２の製造工程図である。
【図４】 図１の断面構造にしたがった半導体装置の製造方法を示す第３の製造工程図である。
【図５】 図１の断面構造にしたがった半導体装置の製造方法を示す第４の製造工程図である。
【図６】 図１の断面構造にしたがった半導体装置の製造方法を示す第５の製造工程図である。
【図７】 実施の形態２におけるＭＩＭ容量素子を有する半導体装置の構造を示す断面図である。
【図８】 図７の断面構造にしたがった半導体装置の製造方法を示す第１の製造工程図である。
【図９】 図７の断面構造にしたがった半導体装置の製造方法を示す第２の製造工程図である。
【図１０】 図７の断面構造にしたがった半導体装置の製造方法を示す第３の製造工程図である。
【図１１】 図７の断面構造にしたがった半導体装置の製造方法を示す第４の製造工程図である。
【図１２】 実施の形態３におけるＭＩＭ容量素子を有する半導体装置の構造を示す断面図である。
【図１３】 図１２の断面構造にしたがった半導体装置の製造方法を示す第１の製造工程図である。
【図１４】 図１２の断面構造にしたがった半導体装置の製造方法を示す第２の製造工程図である。
【図１５】 図１２の断面構造にしたがった半導体装置の製造方法を示す第３の製造工程図である。
【図１６】 図１２の断面構造にしたがった半導体装置の製造方法を示す第４の製造工程図である。
【図１７】 実施の形態４におけるＭＩＭ容量素子を有する半導体装置の構造を示す断面図である。
【図１８】 図１７の断面構造にしたがった半導体装置の製造方法を示す第１の製造工程図である。
【図１９】 図１７の断面構造にしたがった半導体装置の製造方法を示す第２の製造工程図である。
【図２０】 実施の形態５におけるＭＩＭ容量素子を有する半導体装置の構造を示す断面図である。
【図２１】 図２０の断面構造にしたがった半導体装置の製造方法を示す第１の製造工程図である。
【図２２】 図２０の断面構造にしたがった半導体装置の製造方法を示す第２の製造工程図である。
【図２３】 図２０の断面構造にしたがった半導体装置の製造方法を示す第３の製造工程図である。
【図２４】 図２０の断面構造にしたがった半導体装置の製造方法を示す第４の製造工程図である。
【図２５】 図２０の断面構造にしたがった半導体装置の製造方法を示す第５の製造工程図である。
【図２６】 実施の形態６におけるＭＩＭ容量素子を有する半導体装置の構造を示す断面図である。
【図２７】 図２６の断面構造にしたがった半導体装置の製造方法を示す第１の製造工程図である。
【図２８】 図２６の断面構造にしたがった半導体装置の製造方法を示す第２の製造工程図である。
【図２９】 図２６の断面構造にしたがった半導体装置の製造方法を示す第３の製造工程図である。
【図３０】 図２６の断面構造にしたがった半導体装置の製造方法を示す第４の製造工程図である。
【図３１】 実施の形態７におけるＭＩＭ容量素子を有する半導体装置の構造を示す断面図である。
【図３２】 図３１の断面構造にしたがった半導体装置の製造方法を示す製造工程図である。
【図３３】 実施の形態１における半導体装置の問題点を示す第１断面構造図である。
【図３４】 実施の形態１における半導体装置の問題点を示す第２断面構造図である。
【図３５】 実施の形態８における半導体装置の断面構造図である。
【図３６】 実施の形態９における半導体装置の断面構造図である。
【図３７】 実施の形態１０における半導体装置の断面構造図である。
【図３８】 実施の形態１１における半導体装置の平面図である。
【符号の説明】
１ 下層層間絶縁膜、２ 配線層、２Ａ，１２ 下層配線層、２Ｂ 下層金属層、２ａ，９ａ，１２ａ，１４ａ ＴｉＮ層、２ｂ，４ｂ，９ｂ，１２ｂ，１４ｂ ＡｌＣｕ層、２ｃ，４ｃ，９ｃ，１２ｃ，１４ｃ ＴｉＮ（上側）／Ｔｉ（下側）層、３Ａ，３Ｂ 誘電体層、４ 上層金属層、４Ｂ 空洞部、４ａ ＡｌＣｕ／Ｔｉ層、６，１６ 反射防止膜、７Ａ，７Ｂ，７Ｃ，７Ｄ，７Ｅ，７Ｆ，７Ｇ，１１ 配線ライン、７ａ，７ｂ，７ｃ，７ｄ，７ｅ，７ｆ，７ｇ，１１ａ ビアホール、９Ａ，９Ｂ，９Ｃ 上層配線層、１０ａ，１０ｂ，１０ｃ サイドウォール、１３ 層間絶縁膜、１４ 金属配線層、２０ 下層金属層ダミーレイヤ、２１ 上層金属層ダミーレイヤ。
Claims (24)
- 下層金属層と、誘電体層と、上層金属層とが積層してなる容量素子と、所定領域に設けられる配線層と、前記下層金属層に第１ビアホールを介して接続される第１配線ラインと、前記上層金属層に第２ビアホールを介して接続される第２配線ラインと、前記配線層に第３ビアホールを介して接続される第３配線ラインと、を備える半導体装置であって、
前記下層金属層は、前記配線層と同一製造工程で形成された同一部材からなり、
前記第１配線ラインおよび前記第２配線ラインは、前記第１ビアホール、前記第２ビアホール、および前記第３ビアホールが同時に形成された後、前記第３配線ラインと同一製造工程で形成された同一部材からなり、
前記上層金属層は、前記誘電体層の上に設けられるＡｌＣｕを含む第１金属層と、前記第１金属層の上に設けられるＴｉＮを含む第２金属層と、を有する、
半導体装置。 - 前記下層金属層は、第３金属層と、前記第３金属層の上に設けられる第４金属層と、を有する、請求項１に記載の半導体装置。
- 前記第３金属層はＡｌＣｕを含み、前記第４金属層はＴｉＮを含む、請求項２に記載の半導体装置。
- 前記上層金属層の厚さは、前記下層金属層の厚さよりも薄く設けられる、請求項１に記載の半導体装置。
- 前記誘電体層と、前記上層金属層とは、同一のマスクを用いてパターニングされることにより、それそれ同一形状を有する、請求項１に記載の半導体装置。
- 前記第１金属層の端面は、前記第２金属層の端面よりも内側に後退するように設けられる、請求項１に記載の半導体装置。
- 前記上層金属層の端面は、サイドウォール絶縁膜により覆われている、請求項１に記載の半導体装置。
- 前記サイドウォール絶縁膜は、さらに前記誘電体層の端面を覆っている、請求項７に記載の半導体装置。
- 当該半導体装置の下方には、層間絶縁膜を介在して下層配線層が設けられ、前記容量素子を構成する前記上層金属層の下方領域において、前記下層金属層と前記下層配線層との間の前記層間絶縁膜には、ビアホールが存在しないことを特徴とする、請求項１に記載の半導体装置。
- 当該半導体装置の下方には、層間絶縁膜が設けられ、前記容量素子を構成する前記上層金属層の下方領域の前記層間絶縁膜には、他の下層配線層が存在しないことを特徴とする、請求項１に記載の半導体装置。
- 当該半導体装置の下方には、第１層間絶縁膜が設けられ、
前記第１層間絶縁膜の下方には、第２層間絶縁膜が設けられ、
前記第２層間絶縁膜の前記容量素子の下方領域には、金属配線層が設けられる、請求項１に記載の半導体装置。 - 当該半導体装置は、動作に寄与しないダミー上層金属層とダミー下層金属層とを有するダミー容量素子をさらに備え、平面的に見て、前記容量素子と前記ダミー容量素子とが均等に配置されていることを特徴とする、請求項１に記載の半導体装置。
- 前記上層金属層の上面および端面、前記誘電体層の側面、ならびに露出する前記下層金属層の表面を覆うように、反射防止膜が設けられている、請求項１に記載の半導体装置。
- 前記反射防止膜は、Ｐ−ＳｉＯＮからなる、請求項１３に記載の半導体装置。
- 下層金属層と、誘電体層と、上層金属層とが積層してなる容量素子であって、前記上層金属層は、前記誘電体層の上に設けられるＡｌＣｕを含む第１金属層と、前記第１金属層の上に設けられるＴｉＮを含む第２金属層とを有する容量素子と、所定領域に設けられる配線層と、前記下層金属層に第１ビアホールを介して接続される第１配線ラインと、前記上層金属層に第２ビアホールを介して接続される第２配線ラインと、前記配線層に第３ビアホールを介して接続される第３配線ラインと、を備える半導体装置の製造方法であって、
前記配線層と同一製造工程で前記下層金属層を形成する工程と、
前記第１ビアホール、前記第２ビアホール、および前記第３ビアホールが同時に形成された後、前記第３配線ラインと同一製造工程で前記第１配線ラインおよび前記第２配線ラインを形成する工程と、を備える、半導体装置の製造方法。 - 前記上層金属層の厚さは、前記下層金属層の厚さよりも薄く形成される、請求項１５に記載の半導体装置の製造方法。
- 前記誘電体層と、前記上層金属層とは、同一のマスクを用いてパターニングされる、請求項１５に記載の半導体装置の製造方法。
- 前記誘電体層は、反射防止膜の機能を含む、請求項１５に記載の半導体装置の製造方法。
- 前記下層金属層は、第３金属層と、前記第３金属層の上に設けられる第４金属層とから形成される、請求項１５に記載の半導体装置の製造方法。
- 前記第３金属層はＡｌＣｕを含み、前記第４金属層はＴｉＮを含む、請求項１９に記載の半導体装置の製造方法。
- 前記第１金属層の端面は、前記第２金属層の端面よりも内側に後退するように形成される、請求項１５に記載の半導体装置の製造方法。
- 前記上層金属層の端面は、サイドウォール絶縁膜により覆われる、請求項１５に記載の半導体装置の製造方法。
- 前記サイドウォール絶縁膜は、さらに前記誘電体層の端面を覆っている、請求項２２に記載の半導体装置の製造方法。
- 前記上層金属層の上面および端面、前記誘電体層の側面、ならびに露出する前記下層金属層の表面を覆うように、反射防止膜が形成される、請求項１５に記載の半導体装置の製造方法。
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