KR100947565B1 - 반도체 소자의 ｍｉｍ커패시터 형성 방법 - Google Patents
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Abstract
본 발명은 금속성 폴리머의 발생 영역에 희생 스페이서를 형성하고 금속성 폴리머의 발생 후에 희생 스페이서를 제거하여 소자의 특성을 향상시킬 수 있도록한 반도체 소자의 MIM 커패시터 형성 방법에 관한 것으로, MIM 커패시터 형성 영역과 금속 배선 형성 영역을 갖는 반도체 기판상에 금속 배선 형성용 물질층,유전 물질층,상부 전극 형성용 물질층을 형성하는 단계;상기 상부 전극 형성용 물질층을 선택적으로 패터닝하여 커패시터 상부 전극을 형성하는 단계;커패시터 상부 전극의 측면에 희생 스페이서를 형성하는 단계;상기 유전 물질층을 식각하여 커패시터 유전체층을 형성하는 단계;상기 유전체층 형성시에 발생한 금속성 폴리머와 희생 스페이서를 동시에 제거하는 단계;상기 금속 배선 형성용 물질층을 선택적으로 식각하여 커패시터 하부 전극과 금속 배선을 동시에 형성하는 단계를 포함한다.
MIM 커패시터, 금속성 폴리머
Description
도 1은 종래 기술의 MIM 커패시터의 브릿지 현상 발생 부분의 구성도
도 2a내지 도 2f는 본 발명에 따른 반도체 소자의 MIM 커패시터 형성을 위한 공정 단면도
- 도면의 주요 부분에 대한 부호의 설명 -
21. 금속 배선 형성용 물질층 21a. 커패시터 하부 전극
21b. 금속 배선 22. ARC 금속층
23. 유전 물질층 23a. 커패시터 유전체층
24. 커패시터 상부 전극 25. 희생 스페이서
26. 층간 절연막 27. 콘택 플러그
본 발명은 반도체 소자의 제조에 관한 것으로, 구체적으로 금속성 폴리머의 발생 영역에 희생 스페이서를 형성하고 금속성 폴리머의 발생 후에 희생 스페이서를 제거하여 소자의 특성을 향상시킬 수 있도록한 반도체 소자의 MIM 커패시터 형성 방법에 관한 것이다.
반도체 메모리 소자의 집적도 향상에 따라 작은 면적에 높은 커패시턴스를 확보하기 위해서 높은 유전상수를 갖는 유전막으로 커패시터를 형성하거나 유전막을 얇게 형성하거나 또는 커패시터의 단면적을 증가시키는 방법이 제시되고 있다.
커패시터의 단면적을 증가시키기 위해서, 적층형 커패시터 또는 트렌치형 커패시터를 형성하는 기술 또는 반구형 폴리실리콘막을 사용하는 기술 등 여러 가지 기술이 제안된 바 있으나, 이러한 기술들은 커패시터의 구조를 복잡하게 만들며 공정이 너무 복잡하여 제조 단가의 상승과 수율을 저하시키는 등의 문제점이 있다.
이하에서 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 MIM 커패시터 에 관하여 설명한다.
도 1은 종래 기술의 MIM 커패시터의 브릿지 현상 발생 부분의 구성도이다.
커패시터의 유전막으로는 SiO2 또는 Si3N4계 유전 물질을 사용하며, 커패시터의 전극 물질에 따라, PIP(Poly Insulator Poly) 커패시터, 또는 MIM 커패시터를 사용하게 된다.
PIP 커피시터 또는 MIM 커패시터 등과 같은 박형의 커패시터는 MOS 커패시터 나 접합부 커패시터와는 달리 바이어스에 독립적이기 때문에 커패시터의 정밀성을 요구하는 아날로그 제품에 있어서 많이 사용되고 있다.
또한, MIM 커패시터의 경우는 전압이나 온도에 따른 커패시턴스의 VCR(Voltage Coefficient for Capacitor)과 TCR(Temperature Coefficient for Capacitor)이 PIP 커패시터에 비해 매우 양호한 특성을 나타내기 때문에 정밀한 아날로그 제품을 제조하는데 매우 유리하다.
그러나 종래 기술의 기술에 의한 MIM 캐패시터의 제조에 있어서 그 공정의 조절이 어렵고 불량요소가 많아 MIM 캐패시터 형성에 많은 어려움이 있다.
MIM형 커패시터는 비저항이 작고 내부에 공핍에 의한 기생 커패시턴스가 없기 때문에 고성능 반도체 장치에 주로 이용되고 있다.
아날로그 반도체 디바이스의 필수적인 구성요소인 커패시터는 DRAM에서의 그것과는 달리 시그널 지연 역할을 하며 MIM 구조에서의 공정 재현시 상부 메탈 식각후, 인시튜(in-situ) 포토레지스트 스트립 공정을 진행한다.
이는 상부 메탈 식각시의 에쳔트(etchant)인 Cl2, BCl3 등의 염소(Chlorine)가 감광막과 상부 메탈 사이드월에 남아 있다가 대기중에 노출되는 과정에서 물(H2O)과 만나 HCl을 형성하고, 이 HCl에 의한 부식이 발생되는 것을 막기 위한 것이다.
따라서, 후속 공정인 절연체 식각 공정에서는 상부 메탈인 TiN을 베리어(barrier)층으로 블록킹하는데, 이때 상부 메탈의 손실에 의해 상부 메탈과 하부 메탈 사이에 식각 부산물 등에 의한 브릿지 현상이 도 1의 (가) 부분에서와 같이 발생한다.
그러나 이와 같은 종래 기술의 반도체 소자의 MIM 커패시터 형성 공정은 다음과 같은 문제점이 있다.
종래 기술에서는 상부 금속의 패터닝 공정 후에 진행하는 후속 공정인 절연 물질의 식각시에 상부 메탈인 TiN을 베리어하는데, 이때 상부 메탈의 손실에 의해 식각 부산물등에 의한 브릿지 현상이 발생한다.
이는 커패시터의 누설(leakage) 성분으로 작용하여 MIM 커패시터 및 MIM 커패시터를 갖는 소자의 특성에 민감한 영향을 주게 된다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 MIM 커패시터 형성 공정의 문제를 해결하기 위하여 안출한 것으로, 금속성 폴리머의 발생 영역에 희생 스페이서를 형성하고 금속성 폴리머의 발생 후에 희생 스페이서를 제거하여 소자의 특성을 향상시킬 수 있도록 한 반도체 소자의 MIM 커패시터 형성 방법을 제공하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 MIM 커패시터 형성 방법은 MIM 커패시터 형성 영역과 금속 배선 형성 영역을 갖는 반도체 기 판상에 금속 배선 형성용 물질층,유전 물질층,상부 전극 형성용 물질층을 형성하는 단계;상기 상부 전극 형성용 물질층을 선택적으로 패터닝하여 커패시터 상부 전극을 형성하는 단계;커패시터 상부 전극의 측면에 희생 스페이서를 형성하는 단계;상기 유전 물질층을 식각하여 커패시터 유전체층을 형성하는 단계;상기 유전체층 형성시에 발생한 금속성 폴리머와 희생 스페이서를 동시에 제거하는 단계;상기 금속 배선 형성용 물질층을 선택적으로 식각하여 커패시터 하부 전극과 금속 배선을 동시에 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 MIM 커패시터 형성 방법의 바람직한 실시예에 관하여 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a내지 도 2f는 본 발명에 따른 반도체 소자의 MIM 커패시터 형성을 위한 공정 단면도이다.
본 발명은 MIM 커패시터 형성시에 패턴의 측벽에 형성되는 금속성 폴리머의 발생 이전에 희생 스페이서를 형성하고, 그 위에 금속성 폴리머가 형성되도록 하여, 최종적으로 스페이서와 금속성 폴리머를 동시에 제거하여 브릿지 발생 원인을 없애는 것이다.
먼저, 도 2a에서와 같이, MIM 커패시터 형성 영역과 금속 배선 형성 영역을 갖는 반도체 기판상에 하부 금속 배선 형성용 물질층(21),ARC 금속층(22), 유전 물질층(23), 상부 전극 형성용 물질층을 형성하고 Cl2/BCl3 등의 식각 가스를 이용하 여 건식 식각 공정으로 선택적으로 패터닝 공정을 진행하여 커패시터 상부 전극(24)을 형성한다.
이어, 도 2b에서와 같이, 패터닝된 커패시터 상부 전극(24)을 포함하는 전면에 PE-TEOS층을 50 ~ 3000Å의 두께로 증착하고 CF 계열의 가스와 O2, N2, He, Ar 등의 불활성 기체 원자 또는 분자를 첨가하여 건식 식각을 진행하여 희생 스페이서(25)를 형성한다.
여기서, 희생 스페이서(25)를 LTO(Low Temperature Oxide)외에, Si-O 결합구조에 불소, 수소, 탄소등이 부분적으로 결합되어 있는 유전 물질을 사용하여 형성하는 것도 가능하다.
그리고 도 2c에서와 같이, CF 계열의 가스중, C/F 비율 저하, 즉 불소 함유의 식각 분위기로 조절하여 스페이서의 손실을 줄임과 동시에 절연체인 유전 물질층(23)(SiN 또는 Si3N4)을 건식 식각하여 커패시터 유전체층(23a)을 형성한다.
이 단계에서 TiN 손실에 의한 금속성 폴리머가 발생되며, 희생 스페이서(25)의 위에 형성된다.
이어, 도 2d에서와 같이, 희생 스페이서(25)를 BOE(Buffered Oxide Etchant)또는 BOE를 포함한 HF, NH4F등 산화막의 습식 식각률이 25℃에서 5Å/min의 이상인 용액을 사용하여 습식으로 제거한다.
여기서, 유전체층 형성 단계에서 형성되었던 금속성 폴리머는 희생 스페이서(25)와 함께 제거된다.
그리고 도 2e에서와 같이, 하부 금속 배선 형성용 물질층(21)을 선택적으로 식각하여 커패시터 하부 전극(21a), 금속 배선(21b)을 형성한다.
이어, 도 2f에서와 같이, 전면에 층간 절연층(26)을 형성하고 선택적으로 패터닝하여 비아홀들을 형성하고 콘택 플러그층(27)을 형성한다.
이와 같은 공정에서 커패시터 상부 전극과 하부 전극을 TiN 또는 TaN, 텅스턴 등의 금속 물질 또는 TiN, Ti, Ta, TaN등의 물질을 2중이상 복합구조로 적층하여 형성한다.
이와 같이 본 발명은 MIM 커패시터 형성 공정에서 유전막 건식 식각시 TiN의 로스로 인한 금속성 폴리머를 희생 스페이서를 사용하여 식각 공정후에 희생 산화막과 금속성 폴리머를 동시에 제거한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.
이상에서 설명한 본 발명에 따른 반도체 소자의 MIM 커패시터 형성 방법은 다음과 같은 효과가 있다.
본 발명에 의한 MIM 형성 방법을 이용할 경우, 절연체 식각시 상부 전극의 손실로 인한 금속성 폴리머에 의한 문제를 억제할 수 있다.
이는 커패시터 상부 전극과 하부 전극의 브릿지 현상을 억제할 수 있으며, 발생된 금속성 폴리머를 제거하기 위한 높은 비용의 케미컬을 사용하지 않아도 되므로 안정적인 MIM 커패시터 구조를 확보할 수 있게 된다.
Claims (5)
- MIM 커패시터 형성 영역과 금속 배선 형성 영역을 갖는 반도체 기판상에 금속 배선 형성용 물질층,유전 물질층,상부 전극 형성용 물질층을 형성하는 단계;상기 상부 전극 형성용 물질층을 선택적으로 패터닝하여 커패시터 상부 전극을 형성하는 단계;커패시터 상부 전극의 측면에 희생 스페이서를 형성하는 단계;상기 유전 물질층을 식각하여 커패시터 유전체층을 형성하는 단계;상기 유전체층 형성시에 발생한 금속성 폴리머와 희생 스페이서를 동시에 제거하는 단계;상기 금속 배선 형성용 물질층을 선택적으로 식각하여 커패시터 하부 전극과 금속 배선을 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 MIM 커패시터 형성 방법.
- 제 1 항에 있어서, 상기 커패시터 상부 전극과 하부 전극을 TiN, TaN 또는 텅스턴의 금속 물질, 또는 TiN, Ti, Ta 또는 TaN의 물질을 2중 복합구조로 적층하여 형성하는 것을 특징으로 하는 반도체 소자의 MIM 커패시터 형성 방법.
- 제 1 항에 있어서, 커패시터 상부 전극을 상부 전극 형성용 물질층을 Cl2/BCl3 등의 식각 가스를 이용하여 건식 식각 공정으로 선택적으로 패터닝하여 형성하는 것을 특징으로 하는 반도체 소자의 MIM 커패시터 형성 방법.
- 제 1 항에 있어서, 상기 희생 스페이서를 PE-TEOS 또는 LTO(Low Temperature Oxide) 또는 Si-O 결합구조에 불소, 수소 또는 탄소가 부분적으로 결합되어 있는 유전 물질을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 MIM 커패시터 형성 방법.
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