JP5027431B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に、フリップチップパッド等の電極パッドと容量素子とを有する半導体装置に関する。
近年の半導体装置においては、大規模化および高集積化が進み、信号ＰＡＤ数や電源ＰＡＤ数が増加している。また、装置の高速化が進み、半導体装置と実装基板もしくはＰＫＧ基板との間のインピーダンスの整合等、電気特性の向上が重要となっている。これらを解決する手段として、フリップチップ実装が主流となりつつある。フリップチップ実装は、半導体装置の表面全体にＰＡＤを配置可能、つまり多ＰＡＤ化可能な実装方法である。また、フリップチップ実装により、実装基板もしくはＰＫＧ基板との電気特性が良好なものとなる。
図１１は、従来のフリップチップパッド（以下、ＦＣＰＡＤとも呼ぶ。）の構成を示す断面図である。図１１に示したＦＣＰＡＤは、以下の手順で形成される。
まず、半導体素子や配線が形成された半導体基板２０１上に層間膜２０３と最上層配線２０５が形成されており、その上に半導体装置を保護するためのカバー膜２０７が形成される。次に、カバー膜２０７の、ＦＣＰＡＤ２１１と接続する部分の最上層配線２０５上のみを選択的に除去して、カバー膜２０７を貫通するＰＡＤＶＩＡ２１７を開口する。
つづいて、ＰＡＤＶＩＡ２１７の形成領域およびその近傍に、選択的にＦＣＰＡＤ２１１を形成する。そして、ＦＣＰＡＤ２１１上にハンダボール２１３を選択的に形成する。最後に、図１１には示していないが、実装基板もしくはＰＫＧ基板側の端子とハンダボール２１３を接続することで、フリップチップ実装が完了する。
ところで、半導体装置の大規模化、高集積化、高速化に伴い、クロストーク等の電源／信号のノイズによる回路動作不具合が従来以上に問題となっている。その対策として、半導体装置上に容量素子を形成し、電源間他の必要な部分に容量を付加してノイズを抑制する方法がある。また、容量素子を半導体基板を用いて形成する場合と、配線工程で形成する場合があるが、近年は、相対的に設計自由度が高く、より多くの容量が形成できる配線工程で、ＭＩＭ容量を形成することが多い。
容量素子に関する従来の技術として、特許文献１〜特許文献６に記載のものがある。
特許文献１には、パッドの下に容量を形成する技術が記載されている。図１２は、同文献記載の装置の構成を示す図である。
図１２において、単結晶シリコン基板１中に形成したウェル１４の上に、容量膜となるシリコン酸化膜３を形成し、その上に通常はゲート電極として用いる第１多結晶シリコン配線４を形成して容量素子を形成している。さらに、第１多結晶シリコン配線４上にコンタクトホール７、第１（アルミ）金属配線８および第２（アルミ）金属配線９を形成し、その上にアルミボンディング１６を設けることで、ＰＡＤの下に容量素子を形成している。
ところが、図１２に示した構成の場合、容量を形成した部分にはトランジスタや配線が形成できなくなる。このため、最近では配線工程で形成するＭＩＭ容量が用いられることが多い。
図１３は、特許文献２に記載のＭＩＭ容量の構成を示す図である。図１３において、積層膜で形成される下層金属層２Ｂを、下層配線層２Ａ形成時に同時にパターニングし、その上に誘電体層３Ａを形成する。さらにその上に上層金属層４を形成し選択的にパターニングすることで、下層金属層２Ｂと上層配線層４間に容量素子を形成している。その後、それぞれの配線間および電極間を接続するビアホール７ａ〜７ｄ，１１ａと配線ライン７Ａ〜７Ｄ，１１、上部配線層９Ａ〜９Ｃを形成する。
図１４は、特許文献３に記載のＭＩＭ容量の構成を示す図である。図１４においては、第１のアルミ配線３と反射防止膜４を形成した後、第２の層間絶縁膜５を形成する。次に、通常のコンタクトプラグ８２については、第１のアルミ配線３上まで開口し、容量の上部電極８１については、反射防止膜４上まで開口する。
そして、それぞれの開口部をバリアメタル７および金属電極で埋設し、さらにその上に第２のアルミ配線１０を形成する。これにより、コンタクトプラグ８２を介して第１のアルミ配線３と第２のアルミ配線１０が接続され、また第１のアルミ配線３と上部電極８１間では反射防止膜４のＴｉＮ層４１並びにＳｉＯＮ層４２を容量膜とした容量素子を形成している。
また、特許文献４には、ダマシン法による銅ワイヤリングプロセスを用いて、金属層間にＭＩＭ容量を形成する技術が記載されている。同文献記載の技術は、特許文献３の発展版といえる。特許文献３では、シングルダマシン法により、上下のプレートをつなぐコンタクトプラグと、上層プレートを別の工程で形成しているが、特許文献４においては、デュアルダマシン法を用いて、コンタクトプラグと上層プレートを同時に形成している。また、特許文献３では、上部プレートが上層の配線に接続されているが、特許文献４では、下層の配線に接続されている。
特許文献５には、接続パッドの上部に再配線を形成し、これらの間に容量素子を形成する技術が記載されている。
特許文献６には、メモリセルトランジスタとメモリキャパシタを別々の基板上に形成し、両者を貼り合わせてＤＲＡＭを形成する技術が記載されている。ＤＲＡＭの回路構成上、メモリキャパシタの一方の端子はメモリセルトランジスタに接続され、他方はＧＮＤに接続される。
特開平１０−３１３０９５号公報 特開２００２−３５３３２８号公報 ２００４−２６６００５号公報 特開２００１−３１３３７２号公報 特開２００２−０５７２９１号公報 特開平０８−１８６２３５号公報
ところが、上述した特許文献１〜６に記載の技術には、それぞれ以下の点で改善の余地があった。
まず、特許文献１においては、ＰＡＤ下に容量を形成しているため、容量が形成される部分にはトランジスタや配線が形成できなくなる。また、シリコン基板上に容量を形成しており、大容量化しようとするとチップ面積が増大してしまう。さらに、近年の配線多層化に伴い、下地工程で形成した容量素子と直上のＰＡＤを直接接続することは、配線設計自由度の低下を招くため、現実的ではない。
また、特許文献２では、配線層間に別の電極層を形成して上部電極としており、構造や製造条件が複雑になり工程数も増加する。
また、特許文献２では、下層配線を容量の下部電極として使用している。さらに特許文献３では、上層配線およびコンタクトプラグを容量の上部電極として、下層配線を下部電極として用いている。こうした構造では、その部分に配線が通せないため、設計自由度が低下する。さらに、大容量化する場合は配線面積に占める容量の面積が増加し、配線の引き回し性や収容性もさらに悪化するため、チップ面積や配線層数を増大させる。
特許文献３においては、図１４を参照して前述したように、上部電極をコンタクトプラグと同層で形成することで、配線層間に別の層を形成せずにＭＩＭ容量を実現しているため、特許文献２の構成（図１３）に比較して、構造が簡素化できる。ところが、図１４においては、容量の電極に上下の配線層を用いているため、配線設計への制限が多くなり、容量増加するとチップサイズや配線層数が増加する。
また、特許文献４においても、配線中にプレート層を追加するか、もしくは配線そのものを使って上部プレートと下部プレートを形成しているため、特許文献３と同様の課題があった。また、下部プレートを接続ＰＡＤとして使用する場合、接続パッドの上に新たに上層プレート層が形成されるため、導電層の追加工程が必要となる。
特許文献５では、層間絶縁膜上に積層されたパッシべーション膜上に設けられた電極パッドの上部に容量素子を形成しており、電極パッドの上部に、容量素子を構成する誘電体を設け、さらにその上に別の導電膜を設けている。このため、同文献においては、容量素子を構成する導電膜の層を追加することにより、製造工程が煩雑化してしまう。
また、特許文献６では、メモリキャパシタ部分とトランジスタ部分を別々に作製し、両者をバンプを介して貼り合わせるため、貼り合わせる際の位置あわせが煩雑であった。また、貼り合わせる際の基板間の位置ずれにより、製造歩留まりが低下する懸念があった。
本発明によれば、
半導体基板と、
前記半導体基板上に設けられた層間絶縁膜と、
前記層間絶縁膜中に埋設された多層配線と、
前記多層配線中の最上層配線の上面に対向して設けられ、外部接続用のバンプ電極が搭載される電極パッドと、
前記層間絶縁膜上および前記最上層配線上を被覆する有機樹脂膜からなる第一絶縁膜と、
を含み、
前記最上層配線と、前記最上層配線と前記電極パッドとの間に設けられた領域の前記第一絶縁膜で構成される容量絶縁膜と、前記電極パッドとから構成された容量素子を備える半導体装置が提供される。
背景技術の項において図１１を参照して前述した従来のＦＣＰＡＤ２１１は、フリップチップ接続用のハンダボールを搭載するために用いられていた。そのため、当然ＦＣＰＡＤ２１１と最上層配線２０５は必ず電気的に接続されていた。当然ながら、ＦＣＰＡＤ２１１は、容量素子としての機能を有していなかった。
これに対し、本発明の半導体装置では、最上層配線と電極パッドの間に容量が形成される。この構成とすれば、容量を形成するための新たな導電層を追加することなく、半導体装置中の必須の構成要素間に容量を形成することができる。このため、容量素子を設けることによる製造工程の煩雑化を抑制できる。また、最上層配線上の空き領域に容量を形成することができるため、設計自由度の確保を確保しつつ、空き領域を有効活用して容量素子を設けるとともに、これを容易に大容量化できる。また、本発明においては、容量素子の下部電極として機能する最上層配線を電源供給線として用いることができるため、装置中の素子の電源を安定化させることができる。
ここで、容量素子を構成する電極パッドは、外部接続用のバンプ電極が搭載される構成となっていれば、バンプ電極が搭載されていてもされていなくてもよい。
以上説明したように本発明によれば、最上層配線と容量絶縁膜と電極パッドとから構成された容量素子を備えるため、半導体装置の製造工程の煩雑化を抑制しつつ、最上層配線上部の領域を有効活用して容量素子を設けることができる。
以下、本発明の実施形態について図面を参照して説明する。なお、すべての図面において、共通の構成要素には同じ符号を付し、適宜説明を省略する。
（第一の実施形態）
図１は、本実施形態における半導体装置の構成を示す断面図である。
図１に示した半導体装置１００は、半導体基板（シリコン基板１０１）と、シリコン基板１０１上に設けられた層間絶縁膜（層間膜１０３）と、層間膜１０３中に埋設された多層配線と、多層配線中の最上層配線１０５の上面に対向して設けられ、外部接続用のバンプ電極（ハンダボール１１３）が搭載される電極パッド（Ｆ／ＣＰＡＤ（フリップチップパッド）１１１）と、最上層配線１０５とＦ／ＣＰＡＤ１１１との間に設けられた容量絶縁膜（容量膜１０９）と、を含む。半導体装置１００では、Ｆ／ＣＰＡＤ１１１にハンダボール１１３が接合されている。
半導体装置１００は、最上層配線１０５と、容量膜１０９と、Ｆ／ＣＰＡＤ１１１とから構成された容量素子１１０を備え、最上層配線１０５とＦ／ＣＰＡＤ１１１との間に容量が形成されている。
半導体装置１００は、層間膜１０３の上部を被覆する第一絶縁膜（カバー膜１０７）を含み、最上層配線１０５の上面に対向する領域において、カバー膜１０７に凹部（開口領域１１５）が設けられている。
開口領域１１５の形成領域において、カバー膜１０７が薄化されており、薄化されたカバー膜１０７が容量膜１０９を構成している。最上層配線１０５とＦ／ＣＰＡＤ１１１との間に形成される容量膜１０９は、カバー膜１０７をエッチングして形成され、容量膜１０９が、容量を形成する部分の最上層配線１０５とＦ／ＣＰＡＤ１１１との間に選択的に形成されている。
カバー膜１０７は、たとえば層間膜１０３と異なる材料により構成される。本実施形態では、層間膜１０３がシリコンを含む絶縁膜であって、カバー膜１０７および容量膜１０９はポリイミド膜等の有機樹脂膜である。カバー膜１０７は、パッシベーション膜として機能するとともに、薄化領域において、容量膜１０９として機能する。半導体装置１００では、パッシベーション膜と容量膜１０９とが連続一体に形成されている。
Ｆ／ＣＰＡＤ１１１は、シリコン基板１０１を他の基板上にフリップ接続する際の電極パッドの構成を有する。Ｆ／ＣＰＡＤ１１１は、カバー膜１０７の上部に設けられ、容量素子１１０の上部電極を構成している。Ｆ／ＣＰＡＤ１１１は、開口領域１１５の内壁を覆うとともに、開口領域１１５の外部に延出する姿態で設けられている。また、Ｆ／ＣＰＡＤ１１１の上部には、再配線層を有しない。
Ｆ／ＣＰＡＤ１１１は、たとえば、Ｎｉ、Ｃｕ、Ｍｏ、Ｔｉ、ＴｉＮ、ＴｉＷ、ＴａもしくはＴａＮ等の金属を含む導電膜またはそれらの積層膜とする。Ｆ／ＣＰＡＤ１１１の材料は、最上層配線１０５の材料と異なる構成としてもよい。これにより、ハンダボール１１３との密着性にさらに優れた材料をＦ／ＣＰＡＤ１１１として選択して用いることができる。
ハンダボール１１３の材料は、たとえばＰｂとＳｎの合金、ＡｇとＳｎの合金等とする。なお、本実施形態および以下の実施形態では、Ｆ／ＣＰＡＤ１１１に搭載されるバンプ電極がハンダボール１１３である構成を例示するが、バンプ電極の材料はハンダには限られない。
容量素子１１０を構成する最上層配線１０５は、たとえば、電源配線または接地配線（ＶＤＤまたはＧＮＤ）とすることができる。また、容量素子１１０を構成する最上層配線１０５が、信号配線であってもよい。
図１に示した半導体装置は、たとえば以下の方法で形成される。
まず、所定の半導体素子、配線、または回路が形成されたシリコン基板１０１上に層間膜１０３を形成し、層間膜中に最上層配線１０５を形成する。最上層配線１０５は、たとえば、Ａｌ、Ｃｕ、またこれらの合金により構成される層と、Ｔｉ、ＴｉＮ、ＴｉＷ、ＴａまたはＴａＮ等により構成される層との積層膜とする。
最上層配線１０５の上に、半導体素子を保護するためのカバー膜１０７を形成する。つづいて、カバー膜１０７の上面に、最上層配線１０５上部の容量形成領域を開口部とするマスク（不図示）を形成する。そして、開口部から露出している領域において、カバー膜１０７を薄化することにより、容量膜１０９として機能する薄化領域を形成するとともに、薄化領域の上面を底面とする開口領域１１５を形成する。
次に、開口領域１１５上にＦ／ＣＰＡＤ１１１を形成する。このとき、Ｆ／ＣＰＡＤ１１１が、開口領域１１５の内壁から開口領域１１５の外部にわたって形成される。
そして、Ｆ／ＣＰＡＤ１１１上に、実装基板もしくはＰＫＧ基板と接続するためのハンダボール１１３を形成する。
以上の手順により、図１に示した半導体装置が得られる。この手順では、Ｆ／ＣＰＡＤ１１１と最上層配線１０５間に容量膜１０９を形成することにより、容量素子１１０が形成される。
また、本実施形態では、カバー膜１０７を薄化して容量膜１０９としているため、図１１を参照して前述した従来の半導体装置に対し、カバー膜の開口条件を変えるだけで得られる。
本実施形態においては、シリコン基板１０１の上部に設けられるＦ／ＣＰＡＤ１１１を用いて、最小限の工程で容量素子１１０を形成することができる。このとき、容量素子を設けるための新たな導電層を追加することがなく、また、カバー膜１０７のエッチング条件の変更のみで容量を形成できる。このため、製造工程の簡略化が可能である。
ここで、図１５は、配線層間に専用の容量電極を形成した場合の半導体装置の構成の例を示す断面図である。図１５の構造は、以下の手順で形成される。半導体基板３１０に下層配線３１１を形成する。次にその上に層間膜３１２を形成する。さらにその上に、容量下層電極３１３と容量膜３１４を形成し、パターニングする。その上に容量上部電極３１５を選択的に形成し、層間膜３１６を全面に形成する。次に必要な部分を開口して上部電極と接続するためのコンタクトプラグ３１７を形成し、その上に上層配線３１８を形成してパターニングして、全面に層間膜３１９を形成する。
図１５に示した例では、専用の容量電極を形成しており、配線を電極として使わないため、配線設計への制限が少なくなり、前述した特許文献２および３に記載の構造に比べて、容量の増加によるチップサイズや配線層の増加も比較的小さく抑えられる。ところが、配線層間に上下の容量電極ともに専用層を形成しているため、構造や製造条件が複雑になり工程数も増加する。
これに対し、本実施形態においては、配線層間に専用の容量電極を形成する構成と比べて、装置構成および製造工程の簡素化が可能である。
また、本実施形態においては、最上層配線の空き領域を容量として有効活用できるため、最上層配線も含めてすべての設計を終えた後で容量配置領域を設定すればよく、容量の配置箇所による設計制限等は考慮する必要はないため、配線や素子の設計自由度を妨げることもない。
図１６は、図１に示した半導体装置１００に、フリップ接続用のＦ／ＣＰＡＤをさらに設けた例を示す図である。図１６においては、最上層配線１０５上の一部の領域にＦ／ＣＰＡＤ１１１が設けられるとともに、他の領域にＦ／ＣＰＡＤ１３１が設けられている。Ｆ／ＣＰＡＤ１３１は、最上層配線１０５に電気的に接続されている。Ｆ／ＣＰＡＤ１３１は、シリコン基板１０１が他の基板にフリップ接続されたときに、他の基板に設けられた電極と最上層配線１０５とを電気的に接続する電極パッドである。
このとき、容量素子１１０を構成するＦ／ＣＰＡＤ１１１と、Ｆ／ＣＰＡＤ１３１とは、同一工程で同時に形成できるため、容量素子１１０を設けることによる製造プロセスの煩雑化を抑制することができる。
また、通常、Ｆ／ＣＰＡＤ１１１は、シリコン基板１０１の上部にグリッド状もしくはアレイ状に、等間隔か、所定の配置ルールに則って配置されている。Ｆ／ＣＰＡＤ１１１は、Ｆ／ＣＰＡＤ１３１の配置ルールを変更することなく、通常の接続用のＦ／ＣＰＡＤ１３１が配置されていない空き領域に配置される。このため、Ｆ／ＣＰＡＤ１１１は、周囲の通常の接続用のＦ／ＣＰＡＤ１３１の配置に悪影響を与えることがない。本実施形態では、空き領域を有効利用して大容量の容量素子１１０を設けるとともに、製造工程の簡略化、設計自由度の確保、大容量化の容易化を可能にしている。
なお、図１６においては、Ｆ／ＣＰＡＤ１３１およびＦ／ＣＰＡＤ１１１を各一つ例示したが、これらは、シリコン基板１０１の上部にそれぞれ所定の数だけ設けることができる。Ｆ／ＣＰＡＤ１１１の搭載数は許される範囲で自由に設定できるため、容量値の増減が容易である。さらに、拡散工程の最後の工程でＦ／ＣＰＡＤ１１１を作製しているため、設計完了後に容量値の変更や修正が必要な場合にも、容易に変更可能となる。
また、図１６においては、容量素子１１０を構成するＦ／ＣＰＡＤ１１１の平面形状が、ＰＫＧのＰＡＤと接続するＦ／ＣＰＡＤ１３１の平面形状と同じである場合を例示したが、第十の実施形態で後述するように、これらの平面形状が異なっていてもよい。
また、本実施形態では、容量付きのＦ／ＣＰＡＤ１１１を設けることにより、簡単な工程で、設計自由度を妨げることなく、大容量化も容易な容量素子を形成することが可能である。また、容量値の増減や変更も容易である。また、容量素子１１０を構成しているＦ／ＣＰＡＤ１１１が、信号入力もしくは電源ＰＡＤとしての機能も同時に有する構成とすることができる。
また、本実施形態では、最上層配線１０５を電源線として利用できるので、速やかに電源を供給するとともに、電位を安定化することができる。このため、容量素子１１０を用いることにより、ノイズによる回路動作不具合の発生を抑制することができる。
また、半導体装置１００においては、Ｆ／ＣＰＡＤ１１１が開口領域１１５の内壁を覆うとともに、開口領域１１５の外部のカバー膜１０７上に延出した姿態となっている。このため、背景技術の項で前述した特許文献等の構成に比べて、Ｆ／ＣＰＡＤ１１１にハンダボール１１３を接合したときに、ハンダボール１１３をＦ／ＣＰＡＤ１１１の形成領域内にさらに確実に搭載することができる。よって、ハンダボール１１３がカバー膜１０７に接触してハンダボール１１３中の金属が拡散することによる汚染等をさらに効果的に抑制することができる。
また、特許文献６では、メモリキャパシタの片方の端子が必然的にＧＮＤに接続されるのに対し、本実施形態では、Ｆ／ＣＰＡＤ１１１を上部電極としているため、Ｆ／ＣＰＡＤ１１１をＧＮＤに限らず所望の電位に接続することができる。
なお、本実施形態では、カバー膜１０７および容量膜１０９がポリイミド膜等の有機樹脂膜である場合を例に説明したが、これらの膜の他の例として、他に、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、炭化シリコン膜、炭化窒化シリコン膜等のシリコンを含む絶縁膜等が挙げられ、これらのうち一種の膜または二種以上の積層膜とすることができる。
以下の実施形態においては、第一の実施形態と異なる点を中心に説明する。
（第二の実施形態）
図２は、本実施形態の半導体装置の構成を示す断面図である。
図２に示した半導体装置１２０の基本構成は、第一の実施形態に記載の半導体装置１００（図１）と同様であるが、カバー膜１０７と容量素子１３０の容量膜１１９とが別の絶縁膜により構成されている点が異なる。
また、半導体装置１２０においては、カバー膜１０７に形成された凹部が、カバー膜１０７を貫通する貫通孔（ＰＡＤＶＩＡ（パッドビア）１１７）である。半導体装置１２０は、この貫通孔の内壁を被覆する第二絶縁膜（容量膜１１９）を有し、容量膜１１９上にＦ／ＣＰＡＤ１１１が設けられている。
ＰＡＤＶＩＡ１１７は、容量素子１３０が形成される領域において、カバー膜１０７中に設けられたビアホールである。
本実施形態においても、カバー膜１０７は、たとえばポリイミド膜等の有機樹脂膜からなるパッシベーション膜とする。
また、容量膜１１９は、たとえば、カバー膜１０７と異なる材料である。本実施形態では、容量膜１１９をたとえば高誘電率膜とする。
ここで、高誘電率膜は、酸化シリコンよりも比誘電率の高い膜であり、いわゆるｈｉｇｈ−ｋ膜を用いることができる。高誘電率膜は、比誘電率が６以上の材料により構成することができる。具体的には、高誘電率膜は、それぞれ、Ｈｆ、Ｔａ、Ｚｒ、Ｔｉ、Ｗ、Ｒｅ、ＴｂおよびＡｌからなる群から選択される一または二以上の金属元素を含む材料により構成することができ、これらのいずれかの金属元素を含む膜、合金膜、酸化膜、シリケート膜、炭化膜等とすることができる。これらの膜は、単独で用いてもよいし、複数組み合わせて積層膜としてもよい。
図２に示した半導体装置は、以下の手順で形成される。
第一の実施形態に記載の方法を用いて、最上層配線１０５上のカバー膜１０７を形成する。その後、容量素子１３０の形成領域において、最上層配線１０５上のカバー膜１０７を選択的に除去して開口させる。本実施形態では、この開口の際に、図１１を参照して前述した半導体装置におけるＰＡＤＶＩＡ２１７の形成方法を用いて、カバー膜１０７を貫通するＰＡＤＶＩＡ１１７を形成し、最上層配線１０５の上面を露出させる。
次に、カバー膜１０７の上面全面に容量膜１１９となる絶縁膜を形成し、これをパターニングして容量形成領域およびその近傍以外の領域に絶縁膜を選択的に残す。これにより、ＰＡＤＶＩＡ１１７の底面を被覆する容量膜１１９が形成される。
その後、第一の実施形態にて前述した方法を用いて、Ｆ／ＣＰＡＤ１１１形成以降の工程を行う。
このように、本実施形態では、カバー膜１０７の開口後に、カバー膜１０７と異なる工程で容量膜１１９を形成し、かつ容量を形成する部分の最上層配線１０５とＦ／ＣＰＡＤ１１１間およびその近傍に選択的に容量膜１１９を形成する。
本実施形態においても、Ｆ／ＣＰＡＤ１１１と最上層配線１０５との間に容量を形成するため、第一の実施形態と同様の効果が得られる。
また、本実施形態では、容量膜１１９の材料をカバー膜１０７と独立に任意に選択できるため、容量素子の容量値を所望の値にさらに高い自由度で設定できる。また、容量膜１１９としてＨｉｇｈ−ｋ容量膜等を用いることにより、容易に容量素子１３０の高容量化が実現可能となる。
また、本実施形態においても、Ｆ／ＣＰＡＤ１１１がＰＡＤＶＩＡ１１７の内壁を覆うとともに、ＰＡＤＶＩＡ１１７の外部のカバー膜１０７上に延出した姿態となっている。さらに、本実施形態では、容量膜１１９が、ＰＡＤＶＩＡ１１７の内壁を覆うとともに、ＰＡＤＶＩＡ１１７の外部のカバー膜１０７上に延出した姿態で設けられている。このため、ハンダボール１１３がカバー膜１０７に接触することをより一層確実に抑制できる。よって、ハンダボール１１３中の金属の拡散による汚染等をさらに効果的に抑制することができる。
なお、本実施形態では、容量膜１１９が高誘電率膜である場合を例に説明したが、容量膜１１９の具体例として、他に、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、炭化シリコン膜、炭化窒化シリコン膜、ポリイミド膜が挙げられ、これらの単層または二以上の積層膜とすることができる。また、これらの膜と、上述した高誘電率膜とを組み合わせて用いることもできる。
また、カバー膜１０７として、他に、第一の実施形態において前述した膜が挙げられる。
以下の実施形態のうち、第三〜第八の実施形態においては、容量素子中の容量膜が、第一の実施形態に記載の容量素子１１０のように、カバー膜１０７の薄化領域である場合を例に説明する。もちろん、これらの実施形態において、容量素子の容量膜は、第二の実施形態のように、カバー膜１０７上に設けられた別の絶縁膜であってもよい。
（第三の実施形態）
以上の実施形態において、容量素子を構成する最上層配線と電極パッドとが、異なる電源電位にそれぞれ接続された構成としてもよい。
たとえば、Ｆ／ＣＰＡＤ１１１下の最上層配線１０５が電源配線または接地配線（ＶＤＤもしくはＧＮＤ）である場合、以下のようにする。最上層配線１０５がＶＤＤの場合は、当該容量を構成するＦ／ＣＰＡＤ１１１が接続される基板側ＰＡＤ１２３をＧＮＤとし、最上層配線１０５がＧＮＤの場合は基板側ＰＡＤ１２３がＶＤＤとする。このように、最上層配線１０５と最上層配線１０５に対向するＦ／ＣＰＡＤ１１１が接続される基板側ＰＡＤ１２３とは、それぞれ別電位の電源に接続される。
図３は、本実施形態の半導体装置の構成を示す断面図である。図３に示した半導体装置の基本構成は、第一の実施形態に記載の半導体装置１００（図１）と同様であるが、基板側ＰＡＤ１２３を有する基板１２１をさらに有し、基板側ＰＡＤ１２３とハンダボール１１３とが接合されている点が異なる。
基板１２１は、シリコン基板１０１がフリップ接続される基板である。基板１２１は、たとえば実装基板またはパッケージ（ＰＫＧ）基板とする。
Ｆ／ＣＰＡＤ１１１は、基板側ＰＡＤ１２３を介して基板１２１に設けられた配線（不図示）に接続されてもよい。たとえば、Ｆ／ＣＰＡＤ１１１は、基板１２１に設けられた電源配線または接地配線に接続されていてもよい。また、基板側ＰＡＤ１２３が、電源配線または接地配線（ＶＤＤまたはＧＮＤ）であってもよい。
図３に示した構成は、以下の手順で製造される。
第一の実施形態において前述した方法を用いて、シリコン基板１０１上に、ハンダボール１１３の形成までを行う。最上層配線１０５は、第一電源電位に接続される。また、基板側ＰＡＤ１２３が設けられた基板１２１を準備する。なお、基板側ＰＡＤ１２３は、たとえば第一電源電位と異なる第二電源電位に接続される。
次に、基板１２１上に設けられた基板側ＰＡＤ１２３とハンダボール１１３を接続する。この時の加熱温度および加熱時間は、ハンダボール１１３の材料に応じて設定することができる。たとえば、２００〜３５０℃程度の温度で数分〜数十分程度の加熱を行い、ハンダボール１１３を溶融して基板側ＰＡＤ１２３と接続する。
本実施形態においては、最上層配線１０５が第一電源電位に接続し、Ｆ／ＣＰＡＤ１１１と接続された基板側ＰＡＤ１２３が第一電源電位と異なる第二電源電位と接続されている。第一電源電位と第二電源電位とが異なる電位であるため、最上層配線１０５とＦ／ＣＰＡＤ１１１間の容量が異電位間に形成されることになり、電源電位のふらつきによるノイズ等を抑制することができる。
（第四の実施形態）
以上の実施形態において、Ｆ／ＣＰＡＤ１１１下部全体に、単一の最上層配線が存在する構成とすることができる。
図４（ａ）および図４（ｂ）は、本実施形態の半導体装置の構成を示す図である。図４（ａ）は平面図であり、図４（ｂ）は、図４（ａ）のＡ−Ａ'断面図である。
本実施形態の半導体装置の基本構成は第一の実施形態の半導体装置１００（図１）と同様であるが、図４（ａ）に示したように、Ｆ／ＣＰＡＤ１１１の下面に対向する領域全面に単一の最上層配線１０５が存在する。こうすれば、同じ底面積のＦ／ＣＰＡＤ１１１について、最大限に開口領域１１５を設けることができるため、大容量化にさらに好適な構成とすることができる。
（第五の実施形態）
本実施形態は、第一の実施形態において、Ｆ／ＣＰＡＤ１１１の下部に複数の最上層配線が設けられ、そのうち特定の配線上だけに選択的に容量を形成する態様に関する。
図５（ａ）および図５（ｂ）は、本実施形態の半導体装置の構成を示す図である。図５（ａ）は平面図であり、図５（ｂ）は、図５（ａ）のＢ−Ｂ'断面図である。
本実施形態の半導体装置の基本構成は第一の実施形態の半導体装置１００（図１）と同様であるが、最上層配線として、最上層配線１０５と最上層配線１２５とが同層に設けられている。
本実施形態の半導体装置を形成する際にも、まず、半導体素子／配線や回路が形成されたシリコン基板１０１上に層間膜１０３を形成する。
次に、最上層配線形成時に、電源もしくは信号配線として用いられ、断面が相対的に幅広の最上層配線１０５と、主に信号配線として用いられ、断面が相対的に幅狭の最上層配線１２５とを同一工程で同一水準に形成する。そして、カバー膜１０７を形成する。
つづいて、最上層配線１０５の上部の領域にのみ開口領域１１５を選択的に形成し、カバー膜１０７の薄化領域を形成する。この薄化領域が、容量膜１０９として機能する。そして、容量膜１０９の上に、Ｆ／ＣＰＡＤ１１１を形成する。各層の形成方法や構成としては、第一の実施形態に記載の方法および構成を用いることができる。
本実施形態においては、Ｆ／ＣＰＡＤ１１１の下層にある複数の最上層配線のうち、特定の配線のみを容量素子の下部電極として用いることができる。また、これにより、Ｆ／ＣＰＡＤ１１１の下層の設計の自由度をさらに高めることができる。
（第六の実施形態）
本実施形態は、第一の実施形態のＦ／ＣＰＡＤ１１１の最上層配線が、異電位の複数の電源配線、もしくは信号配線、またはそれらの組み合わせである態様に関する。
図６（ａ）および図６（ｂ）は、本実施形態の半導体装置の構成を示す図である。図６（ａ）は平面図であり、図６（ｂ）は、図６（ａ）のＣ−Ｃ'断面図である。本実施形態の半導体装置の基本構成は、第一の実施形態に示した半導体装置１００（図１）と同様であるが、以下の点が異なる。
本実施形態においては、一つのＦ／ＣＰＡＤ１１１に対向する最上層配線が、第一最上層配線（最上層配線１２７）と第二最上層配線（最上層配線１２９）とを含む。Ｆ／ＣＰＡＤ１１１と最上層配線１２７とが第一容量素子を構成するとともに、Ｆ／ＣＰＡＤ１１１と最上層配線１２９とが第二容量素子を構成している。最上層配線１２７と最上層配線１２９とは、たとえば異なる電位に接続される。具体的には、最上層配線１２７と最上層配線１２９とは、それぞれ異なる電位の電源電位に接続される。
図６（ａ）および図６（ｂ）に示した半導体装置は、たとえば以下の手順で得られる。
まず、半導体素子／配線や回路が形成されたシリコン基板１０１上に、層間膜１０３を形成する。そして、最上層配線形成時に、第一電源電位に接続される最上層配線１２７と、第一電源電位とは異なる第二電源電位に接続される最上層配線１２９とを同一工程で同層中に形成する。
次に、層間膜１０３上にカバー膜１０７を形成する。そして、最上層配線１２７の上部と最上層配線１２９の上部とにまたがるように、開口領域１１５を形成し、容量膜１０９を形成する。その後、容量膜１０９上にＦ／ＣＰＡＤ１１１を形成する。これにより、最上層配線１２７の上部のから最上層配線１２９の上部にわたってＦ／ＣＰＡＤ１１１が形成される。各層の形成方法や構成としては、第一の実施形態に記載の方法および構成を用いることができる。
本実施形態においては、Ｆ／ＣＰＡＤ１１１の下に設けられた複数の電位の異なる電源配線上に、一つのＦ／ＣＰＡＤ１１１を共通の上部電極とする容量素子を同時に容量を形成することができる。また、これにより、Ｆ／ＣＰＡＤ１１１下の設計自由度をさらに高めることができる。
なお、背景技術の項で前述した特許文献４では、容量を構成する配線のうち、下部プレートを二つに分離した構成が示されている。これに対し、本実施形態では、容量を構成する上部電極つまりＦ／ＣＰＡＤ１１１がＰＡＤ機能を有している点で異なっている。また、本実施形態では、Ｆ／ＣＰＡＤ１１１の下を通る配線は２本だけでなく３本以上としてもよく、かつその電位も自由に設定でき、信号線の配置さえも可能である。さらに、第九の実施形態で後述するように、複数の最上層配線のうち、特定の配線のみに容量を付加することや、特定の配線のみとＦ／ＣＰＡＤ１１１とが接続する構成とすることも可能である。
（第七の実施形態）
第六の実施形態において、最上層配線１２７および最上層配線１２９と異なる第三電源電位にＦ／ＣＰＡＤ１１１を基板側で接続してもよい。第三電源電位は、たとえば、ＧＮＤとすることができる。
図７（ａ）および図７（ｂ）は、本実施形態の半導体装置の構成を示す断面図である。
この半導体装置は、以下の手順で形成される。シリコン基板１０１からＦ／ＣＰＡＤ１１１を形成するまでの手順は、第六の実施形態と同様である。その後、Ｆ／ＣＰＡＤ１１１の上にハンダボール１１３を形成し、基板１２１側の基板側ＰＡＤ１２３とハンダボール１１３とを接続する。
なお、基板側ＰＡＤ１２３は、最上層配線１２７の第一電源電位や、最上層配線１２９の第二電源電位と異なる第三電源電位、たとえばＧＮＤに接続される。
本実施形態によれば、図７（ａ）に概略構成を示したのように、Ｆ／ＣＰＡＤ１１１を介して、たとえば、ＧＮＤ−第一電源電位間と、ＧＮＤ−第二電源電位間という、異なる三つの電位間に、同時に容量を形成できる。また、本実施形態においても、Ｆ／ＣＰＡＤ１１１下の設計自由度をさらに高めることができる。
（第八の実施形態）
第六の実施形態において、Ｆ／ＣＰＡＤ１１１をＯＰＥＮ、つまりＦ／ＣＰＡＤ１１１が基板１２１側の基板側ＰＡＤ１２３と接続しない構成としてもよい。
図８（ａ）および図８（ｂ）は、本実施形態の半導体装置の構成を示す断面図である。なお、これらの図には示していないが、本実施形態の半導体装置は、Ｆ／ＣＰＡＤ１１１と同層にフリップ接続用のＦ／ＣＰＡＤ（たとえば図１６のＦ／ＣＰＡＤ１３１）を有してもよい。
図８（ａ）および図８（ｂ）の製造工程において、シリコン基板１０１からＦ／ＣＰＡＤ１１１までの形成手順は、第六の実施形態と同様である。
次に、Ｆ／ＣＰＡＤ１１１と同層に形成される通常の接続用Ｆ／ＣＰＡＤ（不図示）上にはハンダボールを形成するが、Ｆ／ＣＰＡＤ１１１上にはハンダボールを形成しない。
そして、フリップ接続用のＦ／ＣＰＡＤを基板１２１の基板側ＰＡＤ１２３と接続する。これにより、Ｆ／ＣＰＡＤ１１１の上には、図８（ｂ）に示したようにハンダボールが存在せず、Ｆ／ＣＰＡＤ１１１は電気的にオープンの状態となる。
本実施形態においては、図８（ａ）に概略構成を示したのように、Ｆ／ＣＰＡＤ１１１を介して、最上層配線１２７と最上層配線１２９との間に容量が形成され、第一電源電位−第二電源電位間に容量が形成される。また、本実施形態においても、Ｆ／ＣＰＡＤ１１１下の設計自由度をさらに高めることができる。
（第九の実施形態）
本実施形態は、第二の実施形態のＦ／ＣＰＡＤ１１１下に複数の最上層配線が存在し、Ｆ／ＣＰＡＤ１１１と接続する配線と、容量を形成する配線とが設けられた構成に関する。Ｆ／ＣＰＡＤ１１１下の最上層配線は、異電位の複数の電源配線、もしくは信号配線、またはそれらの組み合わせであり、そのうちのどれかに対して選択的に容量形成および接続する。
図９（ａ）および図９（ｂ）は、本実施形態の半導体装置の構成を示す図である。図９（ａ）は平面図であり、図９（ｂ）は、図９（ａ）のＤ−Ｄ'断面図である。
図９（ａ）および図９（ｂ）に示した半導体装置においては、一つのＦ／ＣＰＡＤ１１１に対向する最上層配線が、第一最上層配線（最上層配線１２７）と第二最上層配線（最上層配線１２９）とを含む。
Ｆ／ＣＰＡＤ１１１は、底面の一部の領域において、最上層配線１２９に直接接続されており、他の領域においては、Ｆ／ＣＰＡＤ１１１と最上層配線１２７との間に容量膜１１９が介在している。容量膜１１９の介在領域が容量素子となり、最上層配線１２９とＦ／ＣＰＡＤ１１１との接合領域が、配線と基板１２１（不図示）との電気的接続領域として機能する。つまり、Ｆ／ＣＰＡＤ１１１と最上層配線１２７が容量素子を構成するとともに、Ｆ／ＣＰＡＤ１１１と最上層配線１２９とが電気的に接続されている。
この半導体装置は、以下の手順で形成される。
シリコン基板１０１上に最上層配線１２７および最上層配線１２９を形成するまでは、第六の実施形態と同様である。次に、カバー膜１０７を形成する。
そして、最上層配線１２７と最上層配線１２９とをまたぐ領域において、カバー膜１０７の一部を選択的に除去して、凹部を形成し、最上層配線１２７および最上層配線１２９の表面を露出させる。
つづいて、カバー膜１０７の上面全面に高誘電率膜を形成する。高誘電率膜をパターニングして、最上層配線１２７の露出部分の上部については、容量膜１１９が最上層配線１２７を被覆して開口領域１１５の上面を構成し、かつ最上層配線１２９の露出部分つまりＰＡＤＶＩＡ１１７上からは容量膜１１９が除去されるように加工して、容量膜１１９形成する。
そして、容量膜１１９および開口領域１１５上にＦ／ＣＰＡＤ１１１を形成する。なお、各層の形成方法や構成は第二の実施形態と同様である。
本実施形態においては、Ｆ／ＣＰＡＤ１１１と最上層配線１２９とが電気的に接続されるとともに、Ｆ／ＣＰＡＤ１１１と最上層配線１２７との間には容量素子が形成されることになる。このため、本実施形態によれば、一つのＦ／ＣＰＡＤ１１１で、基板１２１（不図示）との接続と容量素子形成とを同時に実現することが可能となる。
なお、本実施形態においては、第二の実施形態の構造での例を提示したが、もちろん第一の実施形態と同様、容量膜をカバー膜１０７で形成しても構わない。この場合、最上層配線１２７の上部の領域においてカバー膜１０７を薄化するとともに、最上層配線１２９の上部の領域において、カバー膜１０７を除去して最上層配線１２９を露出される。
また、第七および第八の実施形態のように、実装基板もしくはＰＫＧ基板との接続も自由である。
（第十の実施形態）
以上の実施形態においては、容量素子を構成するＦ／ＣＰＡＤ１１１と、通常の接続用のＦ／ＣＰＡＤ（たとえば図１６のＦ／ＣＰＡＤ１３１）の形状とが同じである場合を主に説明した。これは、通常、Ｆ／ＣＰＡＤはグリッド状もしくはアレイ状に等間隔か、所定の配置ルールに則って配置されていることから、容量素子を構成するＦ／ＣＰＡＤ１１１を、それらの配置ルールの中で、通常の接続用Ｆ／ＣＰＡＤが配置されていない空き部分に配置することを考慮したものである。
ただし、Ｆ／ＣＰＡＤ１１１の形状に特に制限はなく、最上層配線の幅等の平面形状に応じて自由に設計することができる。本実施形態では、Ｆ／ＣＰＡＤ１１１の別の平面形状について説明する。
以下、第九の実施形態において、たとえばＦ／ＣＰＡＤ１個あたりの容量値（面積）を増やしたい場合に用いることができる構成を例に説明する。
図１０（ａ）および図１０（ｂ）は、本実施形態の半導体装置の構成を示す図である。図１０（ａ）は平面図であり、図１０（ｂ）は、図１０（ａ）のＥ−Ｅ'断面図である。図１０（ａ）および図１０（ｂ）に示した半導体装置の基本構成および基本的な製造方法は、第九の実施形態と同様である。
ただし、本実施形態では、Ｆ／ＣＰＡＤ１１１およびカバー膜１０７に設けられた貫通孔を所定の形状に設計し、容量となる部分において、カバー膜１０７を大きく開口する。そして、ＰＡＤＶＩＡ１１７の底面上の所定の領域に、第九の実施形態と同様に容量膜１１９とＦ／ＣＰＡＤ１１１を形成する。
なお、実装基板もしくはＰＫＧ基板との接続性向上のため、ハンダボールの形状や高さはなるべく均一化することが求められるが、それらはＦ／ＣＰＡＤの形状とハンダ量によって決まる。このため、第一〜第九の実施形態において、ハンダボールを形成する可能性のあるＦ／ＣＰＡＤ１１１については、Ｆ／ＣＰＡＤ１１１の形状を通常のＦ／ＣＰＡＤ（たとえば図１６のＦ／ＣＰＡＤ１３１）と同じ形状とすることにより、ハンダボールの形状および高さを均一化できる。ただし、Ｆ／ＣＰＡＤ１１１と基板側ＰＡＤとを接続しない場合は、容量素子を構成するＦ／ＣＰＡＤ１１１の形状は、本実施形態のように、周囲のＦ／ＣＰＡＤに影響を与えない範囲で、自由に設計可能となる。これにより、一つの容量素子あたりの容量の面積を拡大でき、容量値の増加が容易となる。
なお、本実施形態では、第二の実施形態の構造での例を提示したが、もちろん第一の実施形態と同様、容量膜をカバー膜で形成しても構わないし、第八の実施形態の構造を用いても構わない。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
たとえば、以上の実施形態においては、一つのＦ／ＣＰＡＤ１１１の下部に対向して一または二以上の最上層配線が設けられた構成を例示したが、反対に、一つの最上層配線の上部に対向して、容量素子を構成する複数のＦ／ＣＰＡＤ１１１を設けてもよい。また、この時、複数のＦ／ＣＰＡＤ１１１が、それぞれ異なる電位に接続されてもよい。
本実施形態における半導体装置の構成を示す断面図である。 本実施形態における半導体装置の構成を示す断面図である。 本実施形態における半導体装置の構成を示す断面図である。 本実施形態における半導体装置の構成を示す図である。 本実施形態における半導体装置の構成を示す図である。 本実施形態における半導体装置の構成を示す図である。 本実施形態における半導体装置の構成を示す図である。 本実施形態における半導体装置の構成を示す図である。 本実施形態における半導体装置の構成を示す図である。 本実施形態における半導体装置の構成を示す図である。 従来の半導体装置の構成を示す断面図である。 従来の半導体装置の構成を示す断面図である。 従来の半導体装置の構成を示す断面図である。 従来の半導体装置の構成を示す断面図である。 本実施形態における半導体装置の構成を示す断面図である。 本実施形態における半導体装置の構成を示す断面図である。
符号の説明
１００ 半導体装置
１０１ シリコン基板
１０３ 層間膜
１０５ 最上層配線
１０７ カバー膜
１０９ 容量膜
１１０ 容量素子
１１１ Ｆ／ＣＰＡＤ
１１３ ハンダボール
１１５ 開口領域
１１７ ＰＡＤＶＩＡ
１１９ 容量膜
１２０ 半導体装置
１２１ 基板
１２３ 基板側ＰＡＤ
１２５ 最上層配線
１２７ 最上層配線
１２９ 最上層配線
１３０ 容量素子
１３１ Ｆ／ＣＰＡＤ

Claims (12)

  1. 半導体基板と、
    前記半導体基板上に設けられた層間絶縁膜と、
    前記層間絶縁膜中に埋設された多層配線と、
    前記多層配線中の最上層配線の上面に対向して設けられ、外部接続用のバンプ電極が搭載される電極パッドと、
    前記層間絶縁膜上および前記最上層配線上を被覆する有機樹脂膜からなる第一絶縁膜と、
    を含み、
    前記最上層配線と、前記最上層配線と前記電極パッドとの間に設けられた領域の前記第一絶縁膜で構成される容量絶縁膜と、前記電極パッドとから構成された容量素子を備える半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記電極パッドに接合されたバンプ電極をさらに含む半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記最上層配線の上面に対向する領域において、前記第一絶縁膜に凹部が設けられ、
    前記電極パッドが、前記凹部の内壁を覆うとともに、前記凹部の外部に延出する姿態で設けられた半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記凹部の形成領域において、前記第一絶縁膜が薄化されており、
    薄化された前記第一絶縁膜が前記容量絶縁膜を構成している半導体装置。
  5. 請求項３に記載の半導体装置において、
    前記凹部が、前記第一絶縁膜を貫通する貫通孔であって、
    前記貫通孔の内壁を被覆する第二絶縁膜を有し、
    前記第二絶縁膜上に前記電極パッドが設けられた半導体装置。
  6. 請求項５に記載の半導体装置において、前記第二絶縁膜が、高誘電率膜である半導体装置。
  7. 請求項１乃至６いずれかに記載の半導体装置において、
    前記容量素子を構成する前記最上層配線が、電源配線または接地配線である半導体装置。
  8. 請求項１乃至６いずれかに記載の半導体装置において、
    前記容量素子を構成する前記最上層配線が、信号配線である半導体装置。
  9. 請求項１乃至６いずれかに記載の半導体装置において、
    前記半導体基板がフリップ接続される基板をさらに含み、
    前記電極パッドが、前記基板に設けられた電源配線または接地配線に接続された半導体装置。
  10. 請求項１乃至６いずれかに記載の半導体装置において、
    前記容量素子を構成する前記最上層配線と前記電極パッドとが、異なる電源電位にそれぞれ接続された半導体装置。
  11. 請求項１乃至６いずれかに記載の半導体装置において、
    一つの前記電極パッドに対向する前記最上層配線が、第一最上層配線と第二最上層配線とを含み、
    前記電極パッドと前記第一最上層配線が第一容量素子を構成するとともに、
    前記電極パッドと前記第二最上層配線が第二容量素子を構成する半導体装置。
  12. 請求項１乃至６いずれかに記載の半導体装置において、
    一つの前記電極パッドに対向する前記最上層配線が、第一最上層配線と第二最上層配線とを含み、
    前記電極パッドと前記第一最上層配線が前記容量素子を構成するとともに、
    前記電極パッドと前記第二最上層配線とが電気的に接続された半導体装置。
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