JP3516593B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
の製造方法に関し、より詳細には、キャパシタの容量値
が印加電圧に依存しないメタル/メタルで形成され、配
線を構成する積層膜と同一材料、同一工程で形成されて
なる半導体装置及びその製造方法に関する。
て、種々の構造を有するキャパシタが用いられている。
例えば、基板内に形成された拡散層と基板上に形成され
たポリシリコンとの間に絶縁膜を挟持した構造を有する
キャパシタ、上下部ポリシリコンの間に絶縁膜を挟持し
た構造を有するキャパシタ、上下部金属層の間に絶縁膜
を挟持した構造を有するキャパシタ等が挙げられる。
グ回路を構成しているキャパシタは出力信号の大きさを
決めるため、キャパシタの容量値のバラツキが出力信号
のバラツキとなって表れる。そのため、例えば、A−D
/D−Aコンバータでは、動作エラーを回避するために
容量値の印加電圧依存性の小さなキャパシタ構造が望ま
れている。
持した構造のキャパシタは、拡散層と基板との間にPN
接合容量が形成される。このPN接合容量は、容量値の
電圧依存性が高いため、印加電圧に依存しないキャパシ
タ容量を得ることが困難である。また、上下部ポリシリ
コンの間に絶縁膜を挟持した構造のキャパシタは、ポリ
シリコンからなる電極の抵抗及び電圧依存係数を低減す
るために、ポリシリコン電極の濃度を高濃度にドーピン
グする必要がある。
化に伴って、ポリシリコンのドーピングはトランジスタ
のソース/ドレイン領域形成のためのドーピングと同時
に行われるようになり、さらにソース/ドレイン領域形
成のための不純物の拡散を抑制するために熱処理時間が
短縮されている。そのため、ポリシリコンへのドーピン
グ濃度も低くなり、結果として電極の抵抗及び電圧依存
係数を低減することが十分にできないという問題があ
る。
た構造のキャパシタは、印加電圧に依存しないキャパシ
タを得ることができるため、特にアナログキャパシタに
有効である。例えば、特開平5−129522号公報に
は、図4に示したように、キャパシタの上部電極26を
アルミニウムで、下部電極22を高融点金属で構成した
メタル/メタル・キャパシタ構造が記載されている。ま
た、ここでは、製造工程における熱処理に起因するアル
ミニウムからなる上部電極26のヒロックの形成を防止
するために、アルミニウムの容量絶縁膜24側に導電性
保護膜25が形成されている。
パシタ構造を用いることにより、印加電圧依存性が向上
するのみならず、さらに絶縁耐圧が向上した有効なキャ
パシタを実現することができる。
うなメタル/メタル・キャパシタ構造を用いる場合で
も、半導体装置の製造工程を簡略化するために、上部電
極及び下部電極と、配線とを同一の材料及び同一の工程
で形成する必要がある。例えば、通常、集積回路に使用
される配線は、バリアメタルとアルミニウム膜からなる
積層膜により形成されている(特開平8−274172
号公報参照)。ここで、バリアメタルは、TiN/Ti
層で形成されている。Ti層は、金属間の酸化物を還元
して良好な電気的接続を得るためのものであり、TiN
層はアルミニウムのエレクトロマイグレレーション(電
流による金属原子の移動)耐性を強化する役割を有して
いる。また、バリアメタルは、その下層に形成される、
例えばタングステンプラグを構成するタングテンと、そ
の上層に形成されるアルミニウムとの直接的な接触を妨
げることにより、タングテンとアルミニウムとの合金の
生成を防止する役割を有している。
素子分離膜21を有する半導体基板20上に、キャパシ
タ下部電極22層の形成/パターニング、層間絶縁膜2
3の形成/開口、導電性保護膜25及び上部電極26層
の形成/パターニングという一連の工程を経て形成され
る。よって、配線については何ら記載されていないが、
かりに配線を形成すると、配線は上部電極26と同一の
工程でしか形成することができないため、キャパシタの
上部電極26とのみ同一材料で構成されることとなり、
通常の集積回路に使用されるような積層膜によるバリア
メタルが形成されないという問題がある。
パシタ構造では、キャパシタ下部電極22形成のための
フォトリソグラフィ工程と上部電極26形成のためのフ
ォトリソグラフィ工程とをそれぞれ別々に行わなければ
ならず、製造工程が煩雑になるという問題がある。
基板上に、下部電極、容量絶縁膜及び上部電極から構成
されるキャパシタと、第1配線層及び該第1配線層上に
積層された第2配線層から構成される配線とを備え、前
記下部電極と第1配線層とが第1金属層により形成さ
れ、かつ前記上部電極と第2配線層とが第2金属層によ
り形成され、前記容量絶縁膜が下部電極上のみに形成さ
れてなり、第1金属層が高融点金属、その窒化膜および
珪化膜から選択される単層又は2層以上の積層膜を用い
て形成され、第2金属層がアルミニウム系金属を用いて
形成されてなることを特徴とする半導体装置が提供され
る。
に、下部電極と第1配線層を構成する第1金属層を形成
し、 (ii)前記第1金属層上に容量絶縁層を積層し、該容量絶
縁層をパタ−ニングして容量絶縁膜を形成し、 (iii)該容量絶縁膜を被覆するように、得られた基板上
全面に、上部電極と第2配線層を構成する第2金属層を
形成し、 (iv)所定の形状のレジストマスクを形成し、該レジスト
マスクを用いて前記第1金属層及び第2金属層のみがエ
ッチングされる条件下で、前記第2金属層及び第1金属
層をエッチングすることにより、下部電極、容量絶縁層
および上部電極からなるキャパシタと第1配線層および
第2配線層からなる配線とを同時に形成することからな
る請求項1記載の半導体装置の製造方法が提供される。
板上に形成され、下部電極、容量絶縁膜及び上部電極か
らなるキャパシタと、第2配線層/第1配線層の積層構
造で構成される配線とを有している。キャパシタは、容
量絶縁膜が下部電極上のみに配設されて構成されてい
る。また、キャパシタの下部電極と配線の第1配線層と
が第1金属層により形成されてなり、かつキャパシタの
上部電極と配線の第2配線層とが第2金属層により形成
されてなる。
体基板は、通常半導体装置を形成する際に使用される基
板であれば特に限定されるものではなく、その材料は、
例えば、シリコン、ゲルマニウム等の半導体、GaA
s、InGaAs等の化合物半導体等が挙げられる。ま
た、この半導体基板は、半導体基板表面に第1及び/又
は第2導電型の不純物領域、素子分離膜等を有していて
もよく、MOSトランジスタ、キャパシタ、抵抗等の素
子、配線、絶縁膜等又はこれらが組み合わせられて形成
されていてもよい。
第1配線層とともに、第1金属層により形成されてな
る。第1金属層は、導電性膜により形成されていれば特
にその材料は限定されないが、通常、配線を構成する際
のバリアメタルとなり得る材料を使用することができ
る。第1配線層の材料は、例えば、Ti、Ta、W、M
o等の高融点金属の単層又は2層以上の積層膜が好まし
い。また、これら高融点金属を用いて形成されている限
り、高融点金属の窒化膜又は珪化膜等との2層以上の積
層構造でもよい。第1配線層材料の具体例としては、T
i、W、Mo、TiN、TiW、WSi、MoSi、T
iSi、TiN/Ti、WSi/W、MoSi/Mo、
TiSi/Ti、TiW/Ti、TiW/W等が挙げら
れる。第1配線層の膜厚は、特に限定されるものではな
いが、例えば50nm〜500nm程度が挙げられる。
合、下部電極の形状は、特に限定されるものではなく、
半導体装置の機能、キャパシタに印加する電圧の大きさ
等により、適宜選択することができる。キャパシタの容
量絶縁膜は、下部電極上に形成されるものであり、その
材料は、通常キャパシタの絶縁膜として使用されるもの
であれば特に限定されない。例えば、SiO2 、SiN
等の誘電体膜;PZT、PLZT等の強誘電体膜等の単
層膜又は2層以上の積層膜が挙げられる。これらの容量
絶縁膜の膜厚は、特に限定されるものではないが、例え
ば、5nm〜50nm程度が挙げられる。また、容量絶
縁膜の大きさは特に限定されるものではないが、少なく
とも下部電極と同等の大きさ又は下部電極よりも小さい
ことが好ましい。
第2配線層とともに、第2金属層により形成されてな
る。第1金属層は、導電性膜により形成されていれば特
にその材料は限定されないが、アルミニウム系金属であ
ることが好ましい。具体的には、アルミニウム、AlC
u、AlSi、AlCuSi等の単層又は2層以上の積
層膜が挙げられる。第2配線層の膜厚は、特に限定され
るものではないが、例えば50nm〜300nm程度が
挙げられる。
合、上部電極の形状は、特に限定されるものではなく、
半導体装置の機能、キャパシタに印加する電圧の大きさ
等により適宜選択することができるが、下部電極の幅よ
りも、例えば1μm程度小さい幅を有していることが好
ましい。これは、上部電極のサイズが下部電極のサイズ
と等しい場合には、これら電極層のエッチング時に容量
絶縁膜の側壁に下部電極材料が付着することとなり、キ
ャパシタの上部電極と下部電極とのショートの原因とな
るからである。また、フォトリソグラフィ工程のアライ
メントマージンを確保できるからである。
配線層及びこの上に形成される第2配線層から構成され
る。第1配線層及び第2配線層の材料及び膜厚は上述し
た通りである。また、本発明の半導体装置の製造方法に
よれば、工程(i) において、半導体基板上に第1金属層
を形成する。第1金属層の形成方法は、使用する材料に
より異なるが、例えば、高融点金属の単層又は2層以上
の積層膜の場合には、高融点金属のターゲットを用いた
スパッタリング法、CVD法等が挙げられる。また、高
融点金属と高融点金属の窒化膜又は珪化膜等との2層以
上の積層構造、具体的にはTiN/Tiの場合には、ス
パッタ法又はCVD法等が挙げられる。
縁層を積層する。ここで、容量絶縁層は、第1金属上の
ほぼ全面に形成される。容量絶縁層の形成方法は、使用
する材料により異なるが、例えば、シランガスと任意に
窒素ガスを用いたCVD法、ゾルゲル法等が挙げられ
る。次に、形成された容量絶縁層をパターニングして容
量絶縁膜を形成する。ここでのパターニングは、容量絶
縁層のみをエッチングし、その下に存在する第1金属膜
はほとんどエッチングされない条件で行う。この際のパ
ターニングは、フォトリソグラフィ及びエッチング工程
により、所望の形状を有するレジストパターンを形成し
た後、CF4 、CHF3 等を用いたドライエッチング又
はフッ酸、燐酸等を用いたウェットエッチング法等によ
り行うことができる。
全に被覆するように、得られた基板上全面に第2金属層
を形成する。第2金属層の形成方法は、使用する材料に
より異なるが、例えば、アルミニウム又はアルミニウム
系金属のターゲットを用いたスパッタリング法、CVD
法等が挙げられる。工程(iv)において、まず、所定形状
のレジストマスクを形成する。ここでのレジストマスク
は、公知のフォトリソグラフィ及びエッチング工程によ
り行うことができる。レジストマスクの形状は、上部電
極及び配線の第2配線層を形成するために、これらの形
成領域を被覆するような形状にすることが好ましい。
金属層、さらに第1金属層をエッチングする。ここでの
エッチング条件は、第1金属層及び第2金属層のみがエ
ッチングされ、容量絶縁膜がほとんどエッチングされな
い条件を選択することが必要である。つまり、第1金属
層及び第2金属層と容量絶縁膜とのエッチングレートが
10〜20:1程度である条件が挙げられる。
より、キャパシタと配線とを同一の材料で、同時に形成
することができる。また、上記工程を繰り返すことによ
り、2層以上の多層構造の半導体装置を形成することが
できる。以下に、本発明の半導体装置及びその製造方法
の実施例を図面に基づいて説明する。
は、素子分離膜2が形成されたシリコン基板1上に、ゲ
ート絶縁膜、ゲート電極3、ソース/ドレイン領域4か
らなるMOSトランジスタを有しており、このMOSト
ランジスタ上に層間絶縁膜5が形成されている。また、
ソース/ドレイン領域4上の層間絶縁膜5にはコンタク
トホールが形成されており、このコンタクトホールにタ
ングステンプラグ7が埋設されている。さらに、コンタ
クトプラグ7上には、第1金属層であるTiN/Tiの
2層構造からなる下部電極8、SiO2からなる容量絶
縁膜9、第2金属層であるアルミニウムからなり、これ
ら下部電極8及び容量絶縁膜9よりも狭い幅の上部電極
12が順次積層されてキャパシタが形成されている。ま
た、別のコンタクトプラグ7上には、第1金属膜からな
る第1配線層8bと、第2金属層からなる第2配線層1
2bとが積層されてなる配線14が形成されている。
は、層間絶縁膜15及びタングステンプラグ16を介し
て、第1金属膜からなる第1配線層17と、第2金属層
からなる第2配線層18とが積層された配線19が形成
されている。このような半導体装置は、以下のように製
造することができる。まず、図2(a)に示したよう
に、シリコン基板1上にロコス法により300〜500
nmの膜厚を有する素子分離膜2を形成して活性領域を
規定する。活性領域にはゲート絶縁膜、ゲート電極3、
ソース/ドレイン領域4からなるMOSトランジスタを
形成する。MOSトランジスタ上全面に、CVD法によ
り、膜厚700〜1000nm程度の層間絶縁膜5を形
成する。次に、ソース/ドレイン領域4上の層間絶縁膜
5に、ソース/ドレイン領域4への電気的接続を可能と
するためにコンタクトホール6を、フォトリソグラフィ
及びエッチング工程により形成する。続いて、コンタク
トホール6内にタングステンプラグ7を埋設し、CMP
により層間絶縁膜5の表面を平坦化する。なお、ここで
は、コンタクトホール6内に直接タングステンプラグ7
を埋め込んでいるが、コンタクトホール6内を、まずT
iN/Ti膜で覆った後、タングテンプラグ7を埋設し
てもよい。
絶縁膜5上全面に、スパッタ法により、キャパシタの下
部電極及び配線の第1配線層となる高融点金属からなる
第1金属層8aを形成する。ここで、第1金属層8aは
TiN/Tiの2層構造により、シリコン基板1からT
i、TiNの順で形成される。また、TiN/Tiの膜
厚は、均一性を確保するように、TiN/Ti=70〜
130nm/40〜80nmで形成する。
て使用され、Ti層は、金属間の酸化物を還元して良好
な電気的な接続を得るためのものであり、TiN層はア
ルミニウムとエレクトロマイグレレーション耐性を強化
するためのものである。また、Ti/TiNは、タング
ステンプラグ7を構成するタングステンと、後述する第
2金属層を構成するアルミニウムとの直接接触を避け、
タングテンとアルミニウムとの合金の生成を防止する。
タの容量絶縁膜となる容量絶縁層9aをTEOS系プラ
ズマCVD(〜400℃)法により、単位面積当たりの
容量値の目標を1.5×10-15F/um2とした場合、
膜厚約23nmとなるように形成する。続いて、図2
(b)に示したように、容量絶縁層9a上に所望の形状
を有するレジストパターン10を形成し、このレジスト
パターン10をマスクとして用いて、容量絶縁層9aを
エッチングして、キャパシタの容量絶縁膜9を形成す
る。なお、この際のエッチングガスは、CF4 とCHF
3 との混合ガスである。
縁膜9を覆うように第1金属層8a上全面にアルミニウ
ムからなる第2金属層12aをスパッタ法により400
〜600nmの膜厚で形成する。第2金属層12aは、
後工程で、キャパシタの上部電極及び配線の第2配線層
12bにパターニングされる。次いで、第2金属層12
a上に所望の形状のレジストパターン13を形成する。
ストパターン13をマスクとして用いて、第2金属層1
2aと第1金属層8aとのみがエッチングされる条件に
よりこれらをエッチングし、キャパシタの上部電極12
と、配線の第2配線層12bとを同時にパターニングす
るとともに、さらにキャパシタの下部電極8と、配線の
第1配線層8bとを同時にパターニングする。これによ
り、キャパシタと配線14とを同時に形成することがで
きる。なお、この際のエッチング条件は、BCl3 とC
l2 との混合ガス(1:1)を用い、パワー400W、
圧力80〜120mtorrとした。また、この条件で
のアルミニウムからなる第2金属層12aとSiO2か
らなる容量絶縁膜9のエッチングレートは10:1であ
るため、容量絶縁膜9はほとんどエッチングされない。
このため、容量絶縁膜9を、その下に存在するキャパシ
タの下部電極8のマスクとして用いることができる。ま
た、この際、下部電極の幅50μm程度に対して、上部
電極の幅を、49μm程度と狭くした。
絶縁膜15をTEOS系プラズマCVD法により700
nm〜1000nmの膜厚で形成し、キャパシタの上部
電極12及び第2配線層12b上の層間絶縁膜15にコ
ンタクトホールをフォトリソグラフィ工程により形成す
る。次にコンタクトホールにタングテンプラグ16を埋
設し、次にCMPにより、層間絶縁膜15の表面を平坦
化し、上記と同様に第1配線層17と第2配線層18と
からなる配線19を形成する。
1〜C3と3層にわたってキャパシタ及び配線が形成さ
れてなる3層配線構造を有する点以外は、実質的に実施
例1の2層配線構造の半導体装置とその構造は同様であ
る。また、図3に示した半導体装置は、実質的に実施例
1と同様の方法を繰り返すことにより製造することがで
きる。
タの下部電極と配線の第1配線層、キャパシタの上部電
極と配線の第2配線層とをそれぞれ兼用することができ
る。特に、第1金属層として高融点金属を用いた場合に
は、配線におけるバリアメタルとして機能する膜を第1
配線層として形成することができるため、配線部におけ
る第1配線層下層のコンタクトプラグと第1配線層上層
の金属との接触による好ましくない反応を回避すること
ができ、より信頼性の高い配線を形成することが可能と
なる。
りも短い幅で形成する場合には、キャパシタの上部電極
と下部電極とのショートを防止することができるととも
に、後工程のフォトリソグラフィ工程でのアライメント
マージンを確保することができる。また、本発明の半導
体装置の製造方法によれば、キャパシタの下部電極と配
線の第1配線層、キャパシタの上部電極と配線の第2配
線層とをそれぞれ同一材料により、同時に形成/パター
ニングすることができるため、キャパシタと配線との双
方を形成するために追加の特別な工程を行う必要がなく
なり、製造工程をより簡略化することが可能となる。よ
って、より信頼性の高い半導体装置を、より低い製造コ
ストで生産することが可能となる。
断面図である。
の要部の概略断面製造工程図である。
概略断面図である。
Claims (4)
- 【請求項1】 半導体基板上に、下部電極、容量絶縁膜
及び上部電極から構成されるキャパシタと、第1配線層
及び該第1配線層上に積層された第2配線層から構成さ
れる配線とを備え、 前記下部電極と第1配線層とが第1金属層により形成さ
れ、かつ前記上部電極と第2配線層とが第2金属層によ
り形成され、前記容量絶縁膜が下部電極上のみに形成さ
れてなり、第1金属層が高融点金属、その窒化膜および
珪化膜から選択される単層又は2層以上の積層膜を用い
て形成され、第2金属層がアルミニウム系金属を用いて
形成されてなることを特徴とする半導体装置。 - 【請求項2】 上部電極が、下部電極より小さく形成さ
れてなる請求項1記載の半導体装置。 - 【請求項3】 (i)半導体基板上に、下部電極と第1配
線層を構成する第1金属層を形成し、 (ii)前記第1金属層上に容量絶縁層を積層し、該容量絶
縁層をパタ−ニングして容量絶縁膜を形成し、 (iii)該容量絶縁膜を被覆するように、得られた基板上
全面に、上部電極と第2配線層を構成する第2金属層を
形成し、 (iv)所定の形状のレジストマスクを形成し、該レジスト
マスクを用いて前記第1金属層及び第2金属層のみがエ
ッチングされる条件下で、前記第2金属層及び第1金属
層をエッチングすることにより、下部電極、容量絶縁層
および上部電極からなるキャパシタと第1配線層および
第2配線層からなる配線とを同時に形成することからな
る請求項1記載の半導体装置の製造方法。 - 【請求項4】 第1金属層を高融点金属、その窒化膜お
よび珪化膜から選択される単層又は2層以上の積層膜を
用いて形成し、第2金属層をアルミニウム系金属を用い
て形成してなる請求項3記載の半導体装置の製造方法。
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