JP2002353328A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】 ＭＩＭ容量素子の構造の改善、および製造工
程の改善を図ることにより、ＭＩＭ容量素子の高信頼性
（寿命）を可能とする。 【解決手段】 ＭＩＭ容量素子形成領域２０００の下層
層間絶縁膜１の上には、下層金属層２Ｂが設けられてい
る。この下層金属層２Ｂは、下層配線層２Ａと同一工程
により製造されている。下層金属層２Ｂの上には、同一
のマスクを用いてパターニングされた、誘電体層３Ａ
と、上層金属層４とが設けられている。上層金属層４
は、下層金属層２Ｂよりも膜厚さが薄く形成されてい
る。
程の改善を図ることにより、ＭＩＭ容量素子の高信頼性
（寿命）を可能とする。 【解決手段】 ＭＩＭ容量素子形成領域２０００の下層
層間絶縁膜１の上には、下層金属層２Ｂが設けられてい
る。この下層金属層２Ｂは、下層配線層２Ａと同一工程
により製造されている。下層金属層２Ｂの上には、同一
のマスクを用いてパターニングされた、誘電体層３Ａ
と、上層金属層４とが設けられている。上層金属層４
は、下層金属層２Ｂよりも膜厚さが薄く形成されてい
る。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、より特定的には、MetalInsulat
or Metal（以下、ＭＩＭと称する）容量素子の構造、
およびその製造方法に関する。
びその製造方法に関し、より特定的には、MetalInsulat
or Metal（以下、ＭＩＭと称する）容量素子の構造、
およびその製造方法に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】近
年、アナログ回路において、高精度で大容量の容量素子
の必要性が高まりつつある。従来は、容量素子として、
ゲート容量素子、ＰＩＰ（Poly Si Insul-ator Poly
Si）容量素子がアナログ回路に搭載されてきた。しか
し、これらの容量素子の構造は、電極の高抵抗、空乏層
膜厚の変化による容量値の電圧依存性等の問題を有し、
高精度な容量素子には適していない。また、ＰＩＰ容量
素子を有しない半導体装置の製造工程に比べ、ＰＩＰ容
量素子を有する半導体装置の製造工程は、熱処理工程が
余分に必要となるため、高精度なトランジスタおよび抵
抗素子の特性に影響を与え、それらの特性を考慮して製
造工程の制御を行なうことは困難であった。
年、アナログ回路において、高精度で大容量の容量素子
の必要性が高まりつつある。従来は、容量素子として、
ゲート容量素子、ＰＩＰ（Poly Si Insul-ator Poly
Si）容量素子がアナログ回路に搭載されてきた。しか
し、これらの容量素子の構造は、電極の高抵抗、空乏層
膜厚の変化による容量値の電圧依存性等の問題を有し、
高精度な容量素子には適していない。また、ＰＩＰ容量
素子を有しない半導体装置の製造工程に比べ、ＰＩＰ容
量素子を有する半導体装置の製造工程は、熱処理工程が
余分に必要となるため、高精度なトランジスタおよび抵
抗素子の特性に影響を与え、それらの特性を考慮して製
造工程の制御を行なうことは困難であった。
【０００３】一方、特開２０００−２２８４９７号公
報、特開２０００−１０１０２３、および米国特許公報
第５，９２６，３５９号公報等に開示されるMetal Ins
ulatorMetal（以下、ＭＩＭと称する）容量素子は、上
層電極および下層電極がMetal構造であるため、電極の
低抵抗化、空乏層による容量値の電圧依存性がない、Ｍ
ＩＭ構造の形成時に、余分な熱処理が不要である、等の
利点が挙げられ、アナログ回路においては、ＰＩＰ容量
素子に代わりＭＩＭ容量素子が使用されるようになって
きている。
報、特開２０００−１０１０２３、および米国特許公報
第５，９２６，３５９号公報等に開示されるMetal Ins
ulatorMetal（以下、ＭＩＭと称する）容量素子は、上
層電極および下層電極がMetal構造であるため、電極の
低抵抗化、空乏層による容量値の電圧依存性がない、Ｍ
ＩＭ構造の形成時に、余分な熱処理が不要である、等の
利点が挙げられ、アナログ回路においては、ＰＩＰ容量
素子に代わりＭＩＭ容量素子が使用されるようになって
きている。
【０００４】しかし、アナログ回路にＭＩＭ容量素子を
用いる場合、ＭＩＭ容量素子の高信頼性（寿命）に関し
て、さらなる構造および製造工程の最適化を図る必要が
ある。したがって、この発明の目的は、ＭＩＭ容量素子
を用いる半導体装置において、ＭＩＭ容量素子の構造の
改善、および製造工程の改善を図ることにより、ＭＩＭ
容量素子の高信頼性（寿命）を可能とすることにある。
用いる場合、ＭＩＭ容量素子の高信頼性（寿命）に関し
て、さらなる構造および製造工程の最適化を図る必要が
ある。したがって、この発明の目的は、ＭＩＭ容量素子
を用いる半導体装置において、ＭＩＭ容量素子の構造の
改善、および製造工程の改善を図ることにより、ＭＩＭ
容量素子の高信頼性（寿命）を可能とすることにある。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、本発明に基いた半導体装置の１つの局面において
は、下層金属層と、誘電体層と、上層金属層とが積層し
てなる容量素子と、所定領域に設けられる配線層と、上
記下層金属層に第１ビアホールを介して接続される第１
配線ラインと、上記上層金属層に第２ビアホールを介し
て接続される第２配線ラインと、上記配線層に第３ビア
ホールを介して接続される第３配線ラインと、を備える
半導体装置であって、上記下層金属層は、上記配線層と
同一製造工程で形成された同一部材からなり、上記第１
配線ラインおよび上記第２配線ラインは、上記第１ビア
ホール、上記第２ビアホール、および上記第３ビアホー
ルが同時に形成された後、第３配線ラインと同一製造工
程で形成された同一部材からなる。
め、本発明に基いた半導体装置の１つの局面において
は、下層金属層と、誘電体層と、上層金属層とが積層し
てなる容量素子と、所定領域に設けられる配線層と、上
記下層金属層に第１ビアホールを介して接続される第１
配線ラインと、上記上層金属層に第２ビアホールを介し
て接続される第２配線ラインと、上記配線層に第３ビア
ホールを介して接続される第３配線ラインと、を備える
半導体装置であって、上記下層金属層は、上記配線層と
同一製造工程で形成された同一部材からなり、上記第１
配線ラインおよび上記第２配線ラインは、上記第１ビア
ホール、上記第２ビアホール、および上記第３ビアホー
ルが同時に形成された後、第３配線ラインと同一製造工
程で形成された同一部材からなる。
【０００６】上記半導体装置によれば、容量素子を構成
する下層金属層が、配線層の製造工程で同時に形成され
ていることから、配線層を、配線層と下層金属層とに分
離するための、マスク（写真製版工程）を１枚追加する
のみでよく、下層金属層を形成するために別工程を設け
る必要がなく、また、下層金属層に通じる第１ビアホー
ル、上層金属層に通じる第２ビアホールを形成する工
程、および第１および第２ビアホール内に、それぞれ第
１および第２配線ラインを形成する工程においても、従
来の配線層に通じる第３ビアホール、および第３ビアホ
ール内に、第３配線ラインを形成する工程で同時に形成
されているため、容易に本構造を得ることができる。
する下層金属層が、配線層の製造工程で同時に形成され
ていることから、配線層を、配線層と下層金属層とに分
離するための、マスク（写真製版工程）を１枚追加する
のみでよく、下層金属層を形成するために別工程を設け
る必要がなく、また、下層金属層に通じる第１ビアホー
ル、上層金属層に通じる第２ビアホールを形成する工
程、および第１および第２ビアホール内に、それぞれ第
１および第２配線ラインを形成する工程においても、従
来の配線層に通じる第３ビアホール、および第３ビアホ
ール内に、第３配線ラインを形成する工程で同時に形成
されているため、容易に本構造を得ることができる。
【０００７】また、上記発明において好ましくは、上記
上層金属層の厚さは、上記下層金属層の厚さよりも薄く
設けられる。これにより、容量素子の上に形成される層
間絶縁膜の表面のＣＭＰ技術による平坦化を容易にする
ことが可能となる。
上層金属層の厚さは、上記下層金属層の厚さよりも薄く
設けられる。これにより、容量素子の上に形成される層
間絶縁膜の表面のＣＭＰ技術による平坦化を容易にする
ことが可能となる。
【０００８】また、上記発明において好ましくは、上記
誘電体層と、上記上層金属層とは、同一のマスクを用い
てパターニングされることにより、それそれ同一形状を
有する。
誘電体層と、上記上層金属層とは、同一のマスクを用い
てパターニングされることにより、それそれ同一形状を
有する。
【０００９】また、上記発明において好ましくは、上記
上層金属層は、上記誘電体層の上に設けられる第１金属
層と、上記第１金属層の上に設けられる第２金属層とを
有し、上記第１金属層の端面は、上記第２金属層の端面
よりも内側に後退するように設けられる。この構成によ
れば、容量素子を構成する上層金属層の第１金属層の端
面が、誘電体層の除去時に用いられるエッチャントに直
接さらされないため、第１金属層の端部の損傷が緩和さ
れ、容量素子のリーク低減による容量素子の信頼性を向
上させることが可能になる。
上層金属層は、上記誘電体層の上に設けられる第１金属
層と、上記第１金属層の上に設けられる第２金属層とを
有し、上記第１金属層の端面は、上記第２金属層の端面
よりも内側に後退するように設けられる。この構成によ
れば、容量素子を構成する上層金属層の第１金属層の端
面が、誘電体層の除去時に用いられるエッチャントに直
接さらされないため、第１金属層の端部の損傷が緩和さ
れ、容量素子のリーク低減による容量素子の信頼性を向
上させることが可能になる。
【００１０】また、上記発明において好ましくは、上記
上層金属層の端面は、サイドウォール絶縁膜により覆わ
れている。この構造によれば、少なくとも上層金属層の
側面にがサイドウォール絶縁膜により覆われていること
から、上層金属層の上に反射防止膜等が形成された場合
においても、下層金属層と上層金属層との間におけるリ
ークの防止を図ることが可能になる。
上層金属層の端面は、サイドウォール絶縁膜により覆わ
れている。この構造によれば、少なくとも上層金属層の
側面にがサイドウォール絶縁膜により覆われていること
から、上層金属層の上に反射防止膜等が形成された場合
においても、下層金属層と上層金属層との間におけるリ
ークの防止を図ることが可能になる。
【００１１】また、上記目的を達成するため、本発明に
基いた半導体装置の他の局面においては、上記半導体装
置の構成において、上記半導体装置の下方には、層間絶
縁膜を介在して下層配線層が設けられ、上記容量素子を
構成する上記上層金属層の下方領域において、上記下層
金属層と上記下層配線層との間の上記層間絶縁膜には、
ビアホールが存在しないことを特徴とする。この構成に
より、誘電体層に凹凸が生じることがなくなるため、誘
電体層の表面積が設計値どおりとなり、容量素子の容量
を安定させることが可能になる。
基いた半導体装置の他の局面においては、上記半導体装
置の構成において、上記半導体装置の下方には、層間絶
縁膜を介在して下層配線層が設けられ、上記容量素子を
構成する上記上層金属層の下方領域において、上記下層
金属層と上記下層配線層との間の上記層間絶縁膜には、
ビアホールが存在しないことを特徴とする。この構成に
より、誘電体層に凹凸が生じることがなくなるため、誘
電体層の表面積が設計値どおりとなり、容量素子の容量
を安定させることが可能になる。
【００１２】また、上記目的を達成するため、本発明に
基いた半導体装置のさらに他の局面においては、上記半
導体装置の構成において、上記半導体装置の下方には、
層間絶縁膜が設けられ、上記容量素子を構成する上記上
層金属層の下方領域の上記層間絶縁膜には、他の配線層
が存在しないことを特徴とする。この構成により、配線
層間に生じる寄生容量の低減が図られ、容量素子を有す
る半導体装置の機能の信頼性の向上を図ることが可能に
なる。
基いた半導体装置のさらに他の局面においては、上記半
導体装置の構成において、上記半導体装置の下方には、
層間絶縁膜が設けられ、上記容量素子を構成する上記上
層金属層の下方領域の上記層間絶縁膜には、他の配線層
が存在しないことを特徴とする。この構成により、配線
層間に生じる寄生容量の低減が図られ、容量素子を有す
る半導体装置の機能の信頼性の向上を図ることが可能に
なる。
【００１３】また、上記目的を達成するため、本発明に
基いた半導体装置のさらに他の局面においては、上記半
導体装置の構成において、上記半導体装置の下方には、
第１層間絶縁膜が設けられ、上記第１層間絶縁膜の下方
には、第２層間絶縁膜が設けられ、上記第２層間絶縁膜
の上記容量素子の下方領域には、金属配線層が設けられ
る。この構成により、容量素子に近接して設けられる素
子または配線層の、容量素子からの影響を金属配線層に
よりシールドすることが可能になり、容量素子を有する
半導体装置の機能の信頼性の向上を図ることが可能にな
る。
基いた半導体装置のさらに他の局面においては、上記半
導体装置の構成において、上記半導体装置の下方には、
第１層間絶縁膜が設けられ、上記第１層間絶縁膜の下方
には、第２層間絶縁膜が設けられ、上記第２層間絶縁膜
の上記容量素子の下方領域には、金属配線層が設けられ
る。この構成により、容量素子に近接して設けられる素
子または配線層の、容量素子からの影響を金属配線層に
よりシールドすることが可能になり、容量素子を有する
半導体装置の機能の信頼性の向上を図ることが可能にな
る。
【００１４】また、上記目的を達成するため、本発明に
基いた半導体装置のさらに他の局面においては、上記半
導体装置の構成において、さらに、動作に寄与しないダ
ミー上層金属層とダミー下層金属層とを有するダミー容
量素子を備え、平面的に見て、上記容量素子と上記ダミ
ー容量素子とが均等に配置されていることを特徴とす
る。この構成により、チップ内に均一に高い領域（実際
に機能する容量素子と、ダミーＭＩＭ容量素子）が形成
されるため、層間絶縁膜が、ＣＭＰ研磨により均一に平
坦化されることが可能になる。
基いた半導体装置のさらに他の局面においては、上記半
導体装置の構成において、さらに、動作に寄与しないダ
ミー上層金属層とダミー下層金属層とを有するダミー容
量素子を備え、平面的に見て、上記容量素子と上記ダミ
ー容量素子とが均等に配置されていることを特徴とす
る。この構成により、チップ内に均一に高い領域（実際
に機能する容量素子と、ダミーＭＩＭ容量素子）が形成
されるため、層間絶縁膜が、ＣＭＰ研磨により均一に平
坦化されることが可能になる。
【００１５】また、上記目的を達成するため、本発明に
基いた半導体装置の製造方法においては、下層金属層
と、誘電体層と、上層金属層とが積層してなる容量素子
と、所定領域に設けられる配線層と、上記下層金属層に
第１ビアホールを介して接続される第１配線ラインと、
上記上層金属層に第２ビアホールを介して接続される第
２配線ラインと、上記配線層に第３ビアホールを介して
接続される第３配線ラインと、を備える半導体装置の製
造方法であって、上記配線層と同一製造工程で上記下層
金属層を形成する工程と、上記第１ビアホール、上記第
２ビアホール、および上記第３ビアホールが同時に形成
された後、上記第３配線ラインと同一製造工程で上記第
１配線ラインおよび上記第２配線を形成する工程とを備
える。
基いた半導体装置の製造方法においては、下層金属層
と、誘電体層と、上層金属層とが積層してなる容量素子
と、所定領域に設けられる配線層と、上記下層金属層に
第１ビアホールを介して接続される第１配線ラインと、
上記上層金属層に第２ビアホールを介して接続される第
２配線ラインと、上記配線層に第３ビアホールを介して
接続される第３配線ラインと、を備える半導体装置の製
造方法であって、上記配線層と同一製造工程で上記下層
金属層を形成する工程と、上記第１ビアホール、上記第
２ビアホール、および上記第３ビアホールが同時に形成
された後、上記第３配線ラインと同一製造工程で上記第
１配線ラインおよび上記第２配線を形成する工程とを備
える。
【００１６】この製造方法によれば、容量素子を構成す
る下層金属層を、下層配線層の製造工程で同時に形成す
ることが可能になり、配線層を下層配線層と下層金属層
に分離するための、マスク（写真製版工程）を１枚追加
するのみでよく、下層金属層を形成するために別工程を
設ける必要がない。
る下層金属層を、下層配線層の製造工程で同時に形成す
ることが可能になり、配線層を下層配線層と下層金属層
に分離するための、マスク（写真製版工程）を１枚追加
するのみでよく、下層金属層を形成するために別工程を
設ける必要がない。
【００１７】また、下層金属層に通じる第１ビアホー
ル、上層金属層に通じる第２ビアホールを形成する工
程、および第１および第２ビアホール内に、それぞれ第
１および第２ラインを形成する工程においても、従来の
下層配線層に通じる第３ビアホール、および第３ビアホ
ール内に、第３配線ラインを形成する工程で同時に形成
することが可能になり、第１、第２ビアホール、および
第１、第２配線ラインを形成するために別工程を設ける
必要がない。
ル、上層金属層に通じる第２ビアホールを形成する工
程、および第１および第２ビアホール内に、それぞれ第
１および第２ラインを形成する工程においても、従来の
下層配線層に通じる第３ビアホール、および第３ビアホ
ール内に、第３配線ラインを形成する工程で同時に形成
することが可能になり、第１、第２ビアホール、および
第１、第２配線ラインを形成するために別工程を設ける
必要がない。
【００１８】また、好ましくは、上記上層金属層の厚さ
が、上記下層金属層の厚さよりも薄く形成される。これ
により、層間絶縁膜の表面のＣＭＰ技術による平坦化を
容易にすることが可能となる。
が、上記下層金属層の厚さよりも薄く形成される。これ
により、層間絶縁膜の表面のＣＭＰ技術による平坦化を
容易にすることが可能となる。
【００１９】また、好ましくは、上記誘電体層と、上記
上層金属層とは、同一のマスクを用いてパターニングさ
れる。これにより、製造工程の簡略化を図ることが可能
になる。
上層金属層とは、同一のマスクを用いてパターニングさ
れる。これにより、製造工程の簡略化を図ることが可能
になる。
【００２０】また、好ましくは、上記誘電体層は、反射
防止膜の機能を含む。これにより、後工程において、反
射防止膜を形成する必要がなくなり、製造工程の簡略化
を図ることが可能になる。
防止膜の機能を含む。これにより、後工程において、反
射防止膜を形成する必要がなくなり、製造工程の簡略化
を図ることが可能になる。
【００２１】
【発明の実施の形態】以下、本発明に基いた各実施の形
態における半導体装置およびその製造方法について、図
を参照して説明する。
態における半導体装置およびその製造方法について、図
を参照して説明する。
【００２２】（実施の形態１）本実施の形態における半
導体装置およびその製造方法について、図１から図６を
参照して説明する。なお、図１は、本実施の形態におけ
るＭＩＭ容量素子を有する半導体装置の構造を示す断面
図であり、図２から図６は、図１の断面構造にしたがっ
た製造方法を示す製造工程図である。
導体装置およびその製造方法について、図１から図６を
参照して説明する。なお、図１は、本実施の形態におけ
るＭＩＭ容量素子を有する半導体装置の構造を示す断面
図であり、図２から図６は、図１の断面構造にしたがっ
た製造方法を示す製造工程図である。
【００２３】（断面構造）図１を参照して、本実施の形
態における半導体装置は、配線層形成領域１０００と、
ＭＩＭ容量素子形成領域２０００とを有する。下層層間
絶縁膜１が、配線層形成領域１０００およびＭＩＭ容量
素子形成領域２０００の両領域に設けられている。下層
層間絶縁膜１のＭＩＭ容量素子形成領域２０００には、
ビアホール１１ａ内に配線ライン１１が設けられてい
る。
態における半導体装置は、配線層形成領域１０００と、
ＭＩＭ容量素子形成領域２０００とを有する。下層層間
絶縁膜１が、配線層形成領域１０００およびＭＩＭ容量
素子形成領域２０００の両領域に設けられている。下層
層間絶縁膜１のＭＩＭ容量素子形成領域２０００には、
ビアホール１１ａ内に配線ライン１１が設けられてい
る。
【００２４】配線層形成領域１０００の下層層間絶縁膜
１の上には、下層配線層２Ａが設けられている。この下
層配線層２Ａは、ＴｉＮ層２ａ、ＡｌＣｕ層２ｂ、およ
びＴｉＮ／Ｔｉ層２ｂから構成される。下層配線層２Ａ
の上方には、層間絶縁膜８を介在して、上層配線層９Ａ
が設けられている。上層配線層９Ａも、下層配線層２Ａ
と同様に、ＴｉＮ層９ａ、ＡｌＣｕ層９ｂ、およびＴｉ
Ｎ（上側）／Ｔｉ（下側）層９ｃから構成される。
１の上には、下層配線層２Ａが設けられている。この下
層配線層２Ａは、ＴｉＮ層２ａ、ＡｌＣｕ層２ｂ、およ
びＴｉＮ／Ｔｉ層２ｂから構成される。下層配線層２Ａ
の上方には、層間絶縁膜８を介在して、上層配線層９Ａ
が設けられている。上層配線層９Ａも、下層配線層２Ａ
と同様に、ＴｉＮ層９ａ、ＡｌＣｕ層９ｂ、およびＴｉ
Ｎ（上側）／Ｔｉ（下側）層９ｃから構成される。
【００２５】下層配線層２Ａと上層配線層９Ａとは、層
間絶縁膜８のビアホール７ａ内に設けられた配線ライン
７Ａにより電気的に接続されている。なお、下層配線層
２Ａの表面には、Ｐ−ＳｉＯｎからなる反射防止膜６が
形成されている。この反射防止膜６は、後述する製造工
程において用いられるものである。
間絶縁膜８のビアホール７ａ内に設けられた配線ライン
７Ａにより電気的に接続されている。なお、下層配線層
２Ａの表面には、Ｐ−ＳｉＯｎからなる反射防止膜６が
形成されている。この反射防止膜６は、後述する製造工
程において用いられるものである。
【００２６】ＭＩＭ容量素子形成領域２０００の下層層
間絶縁膜１の上には、下層金属層２Ｂが設けられてい
る。この下層金属層２Ｂは、下層配線層２Ａと同一工程
により製造されているため、ＴｉＮ層２ａ、ＡｌＣｕ層
２ｂ、およびＴｉＮ（上側）／Ｔｉ（下側）層２ｃから
構成される。
間絶縁膜１の上には、下層金属層２Ｂが設けられてい
る。この下層金属層２Ｂは、下層配線層２Ａと同一工程
により製造されているため、ＴｉＮ層２ａ、ＡｌＣｕ層
２ｂ、およびＴｉＮ（上側）／Ｔｉ（下側）層２ｃから
構成される。
【００２７】下層金属層２Ｂの上には、所定形状にパタ
ーニングされた、Ｐ−ＴＥＳＯからなる誘電体層３Ａ
と、上層金属層４とが設けられている。上層金属層４
は、ＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａ、
およびＴｉＮ（上側）／Ｔｉ（下側）層４ｂから構成さ
れる。上層金属層４の上面および側面、誘電体層３Ａの
側面を覆い、かつ、露出する下層金属層２Ｂの表面を覆
うように、Ｐ−ＳｉＯＮからなる反射防止膜６が設けら
れている。
ーニングされた、Ｐ−ＴＥＳＯからなる誘電体層３Ａ
と、上層金属層４とが設けられている。上層金属層４
は、ＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａ、
およびＴｉＮ（上側）／Ｔｉ（下側）層４ｂから構成さ
れる。上層金属層４の上面および側面、誘電体層３Ａの
側面を覆い、かつ、露出する下層金属層２Ｂの表面を覆
うように、Ｐ−ＳｉＯＮからなる反射防止膜６が設けら
れている。
【００２８】上層金属層４の上方には、層間絶縁膜８を
介在して、上層配線層９Ｂ，９Ｃが設けられている。上
層配線層９Ｂ，９Ｃは、上記上層配線層９Ａと同様に、
ＴｉＮ層９ａ、ＡｌＣｕ層９ｂ、およびＴｉＮ（上側）
／Ｔｉ（下側）層９ｃから構成される。
介在して、上層配線層９Ｂ，９Ｃが設けられている。上
層配線層９Ｂ，９Ｃは、上記上層配線層９Ａと同様に、
ＴｉＮ層９ａ、ＡｌＣｕ層９ｂ、およびＴｉＮ（上側）
／Ｔｉ（下側）層９ｃから構成される。
【００２９】下層金属層２Ｂと上層配線層９Ｂとは、層
間絶縁膜８のビアホール７ｂ内に設けられた配線ライン
７Ｂにより電気的に接続されている。また、上層金属層
４と上層配線層９Ｃとは、層間絶縁膜８のビアホール７
ｃ、７ｄ内に設けられた配線ライン７Ｃ，７Ｄにより電
気的に接続されている。
間絶縁膜８のビアホール７ｂ内に設けられた配線ライン
７Ｂにより電気的に接続されている。また、上層金属層
４と上層配線層９Ｃとは、層間絶縁膜８のビアホール７
ｃ、７ｄ内に設けられた配線ライン７Ｃ，７Ｄにより電
気的に接続されている。
【００３０】（製造工程）次に、図２から図６を参照し
て、上記構成からなる半導体装置の製造方法について説
明する。まず、図２を参照して、ビアホール１１ａに設
けられた配線ライン１１を有する下層層間絶縁膜１の上
に、下層配線層２Ａ、およびＭＩＭ容量素子の下層金属
層２Ｂを構成する配線層２を形成する。この配線層２と
しては、膜厚さ約５０ｎｍのＴｉＮ層２ａ、膜厚さ約３
００ｎｍのＡｌＣｕ層２ｂ、および膜厚さ約３０ｎｍ／
２ｎｍのＴｉＮ／Ｔｉ層２ｃを順次形成する。次に、Ｔ
ｉＮ／Ｔｉ層２ｃの上に、誘電体層３Ａとして、たとえ
ばＰ−ＴＥＳＯを約５０ｎｍ形成する。
て、上記構成からなる半導体装置の製造方法について説
明する。まず、図２を参照して、ビアホール１１ａに設
けられた配線ライン１１を有する下層層間絶縁膜１の上
に、下層配線層２Ａ、およびＭＩＭ容量素子の下層金属
層２Ｂを構成する配線層２を形成する。この配線層２と
しては、膜厚さ約５０ｎｍのＴｉＮ層２ａ、膜厚さ約３
００ｎｍのＡｌＣｕ層２ｂ、および膜厚さ約３０ｎｍ／
２ｎｍのＴｉＮ／Ｔｉ層２ｃを順次形成する。次に、Ｔ
ｉＮ／Ｔｉ層２ｃの上に、誘電体層３Ａとして、たとえ
ばＰ−ＴＥＳＯを約５０ｎｍ形成する。
【００３１】次に、ＭＩＭ容量素子の上層金属層４を構
成する、膜厚さ約１００ｎｍのＡｌＣｕ／Ｔｉ（１００
ｎｍ／５０ｎｍ）層４ａ、および膜厚さ約３０ｎｍ／２
ｎｍのＴｉＮ／Ｔｉ層４ｂを形成する。なお、上層金属
層４の膜厚さは、少なくとも下層電極２Ｂを構成する配
線層２の膜厚さより薄く形成することにより、後に形成
する層間絶縁膜８の平坦化を容易にする。次に、ＭＩＭ
容量素子形成領域２０００に、写真製版技術により、所
定形状のパターンを有するレジスト膜５を形成する。
成する、膜厚さ約１００ｎｍのＡｌＣｕ／Ｔｉ（１００
ｎｍ／５０ｎｍ）層４ａ、および膜厚さ約３０ｎｍ／２
ｎｍのＴｉＮ／Ｔｉ層４ｂを形成する。なお、上層金属
層４の膜厚さは、少なくとも下層電極２Ｂを構成する配
線層２の膜厚さより薄く形成することにより、後に形成
する層間絶縁膜８の平坦化を容易にする。次に、ＭＩＭ
容量素子形成領域２０００に、写真製版技術により、所
定形状のパターンを有するレジスト膜５を形成する。
【００３２】次に、図３を参照して、レジスト膜５をマ
スクにして、Ｃｌ2とＢＣ13との混合ガスを用いて、誘
電体層３Ａ、および上層金属層４のパターニングを行な
う。その後、レジスト膜５の除去を行なう。なお、上層
金属層４のみをレジスト膜５を用いてパターニングし、
その後、レジスト膜５を除去して、エッチバックにより
誘電体層３Ａを除去することも可能である。この場合に
は、上層金属層４の最上層に保護膜として、たとえばＰ
−ＴＥＯＳ膜を約５０ｎｍ積層しても構わない（図示省
略）。
スクにして、Ｃｌ2とＢＣ13との混合ガスを用いて、誘
電体層３Ａ、および上層金属層４のパターニングを行な
う。その後、レジスト膜５の除去を行なう。なお、上層
金属層４のみをレジスト膜５を用いてパターニングし、
その後、レジスト膜５を除去して、エッチバックにより
誘電体層３Ａを除去することも可能である。この場合に
は、上層金属層４の最上層に保護膜として、たとえばＰ
−ＴＥＯＳ膜を約５０ｎｍ積層しても構わない（図示省
略）。
【００３３】次に、図４を参照して、上層金属層４の上
面および側面、誘電体層３Ａの側面を覆い、かつ、露出
する配線層２の表面を覆うように、膜厚さ約５０ｎｍの
Ｐ−ＳｉＯＮからなる反射防止膜６を形成する。次に、
反射防止膜６の上に、写真製版技術を用いて、配線層形
成領域１０００と、ＭＩＭ容量素子形成領域２０００と
の境界領域に、所定の開口部１７ａを有するレジスト膜
１７を形成する。その後、図５を参照して、このレジス
ト膜１７をマスクにして、反射防止膜６および配線層２
のエッチングを行なう。これにより、配線層形成領域１
０００において、下層配線層２Ａおよび下層金属層２Ｂ
が完成する。その後、レジスト膜１７を除去する。
面および側面、誘電体層３Ａの側面を覆い、かつ、露出
する配線層２の表面を覆うように、膜厚さ約５０ｎｍの
Ｐ−ＳｉＯＮからなる反射防止膜６を形成する。次に、
反射防止膜６の上に、写真製版技術を用いて、配線層形
成領域１０００と、ＭＩＭ容量素子形成領域２０００と
の境界領域に、所定の開口部１７ａを有するレジスト膜
１７を形成する。その後、図５を参照して、このレジス
ト膜１７をマスクにして、反射防止膜６および配線層２
のエッチングを行なう。これにより、配線層形成領域１
０００において、下層配線層２Ａおよび下層金属層２Ｂ
が完成する。その後、レジスト膜１７を除去する。
【００３４】次に、図６を参照して、下層層間絶縁膜１
の上方全面に、層間絶縁膜８を形成する。その後、層間
絶縁膜８に、下層配線層２Ａに通じるビアホール７ａ、
下層金属層２Ｂに通じるビアホール７ｂ、上層金属層４
に通じるビアホール７ｃ，７ｄを同時に形成し、各ビア
ホール７ａ，７ｂ，７ｃ，７ｄ内に、それぞれ配線ライ
ン７Ａ，７Ｂ，７Ｃ，７Ｄを同時に形成する。その後、
層間絶縁膜８の上面に、ＴｉＮ層９ａ、ＡｌＣｕ層９
ｂ、およびＴｉＮ／Ｔｉ層９ｃを形成し、所定の形状に
パターニングを行なうことにより、配線ライン７Ａに接
続する上層配線層９Ａ、配線ライン７Ｂに接続する上層
配線層９Ｂ、配線ライン７Ｃ，７Ｄに接続する上層配線
層９Ｃを形成する。これにより、図１に示す本実施の形
態におけるＭＩＭ容量素子を有する半導体装置が完成す
る。なお、上層配線層９Ａ、上層配線層９Ｂおよび上層
配線層９Ｃは、アルミからなる配線層でも構わない。
の上方全面に、層間絶縁膜８を形成する。その後、層間
絶縁膜８に、下層配線層２Ａに通じるビアホール７ａ、
下層金属層２Ｂに通じるビアホール７ｂ、上層金属層４
に通じるビアホール７ｃ，７ｄを同時に形成し、各ビア
ホール７ａ，７ｂ，７ｃ，７ｄ内に、それぞれ配線ライ
ン７Ａ，７Ｂ，７Ｃ，７Ｄを同時に形成する。その後、
層間絶縁膜８の上面に、ＴｉＮ層９ａ、ＡｌＣｕ層９
ｂ、およびＴｉＮ／Ｔｉ層９ｃを形成し、所定の形状に
パターニングを行なうことにより、配線ライン７Ａに接
続する上層配線層９Ａ、配線ライン７Ｂに接続する上層
配線層９Ｂ、配線ライン７Ｃ，７Ｄに接続する上層配線
層９Ｃを形成する。これにより、図１に示す本実施の形
態におけるＭＩＭ容量素子を有する半導体装置が完成す
る。なお、上層配線層９Ａ、上層配線層９Ｂおよび上層
配線層９Ｃは、アルミからなる配線層でも構わない。
【００３５】なお、上記半導体装置の製造方法におい
て、誘電体層３は窒化膜系の単層構造、酸化膜系と窒化
膜系との２層構造のいずれの構造を採用しても同様の作
用・効果が得られる。また、ＭＩＭ容量素子の上層金属
層４は最下層にコンダクティングレイヤとして、たとえ
ば、ＴｉＮ層を追加しても同様の作用・効果が得られ
る。また、反射防止膜６を省略しても同様の効果が得ら
れる。
て、誘電体層３は窒化膜系の単層構造、酸化膜系と窒化
膜系との２層構造のいずれの構造を採用しても同様の作
用・効果が得られる。また、ＭＩＭ容量素子の上層金属
層４は最下層にコンダクティングレイヤとして、たとえ
ば、ＴｉＮ層を追加しても同様の作用・効果が得られ
る。また、反射防止膜６を省略しても同様の効果が得ら
れる。
【００３６】また、上層金属層４および下層金属層２Ｂ
の積層構造としては、上記積層構造以外に、Ｃｕ（上
側）／ＴａＮ（下側）、Ｃｕ（上側）／Ｔａ／ＴａＮ
（下側）が挙げられる。
の積層構造としては、上記積層構造以外に、Ｃｕ（上
側）／ＴａＮ（下側）、Ｃｕ（上側）／Ｔａ／ＴａＮ
（下側）が挙げられる。
【００３７】（作用・効果）以上、本実施の形態におけ
る半導体装置およびその製造方法によれば、ＭＩＭ容量
素子を構成する下層金属層２Ｂを、下層配線層２Ａの製
造工程で同時に形成することが可能になり、図５に示す
ように、配線層２を下層配線層２Ａと下層金属層２Ｂに
分離するためのマスク（写真製版工程）を１枚追加する
のみでよく、下層金属層２Ｂを形成するために別工程を
設ける必要がない。
る半導体装置およびその製造方法によれば、ＭＩＭ容量
素子を構成する下層金属層２Ｂを、下層配線層２Ａの製
造工程で同時に形成することが可能になり、図５に示す
ように、配線層２を下層配線層２Ａと下層金属層２Ｂに
分離するためのマスク（写真製版工程）を１枚追加する
のみでよく、下層金属層２Ｂを形成するために別工程を
設ける必要がない。
【００３８】また、層間絶縁膜８に、下層金属層２Ｂに
通じるビアホール７ｂ、上層金属層４に通じるビアホー
ル７ｃ，７ｄを形成する工程、および各ビアホール７
ｂ，７ｃ，７ｄ内に、それぞれ配線ライン７Ｂ，７Ｃ，
７Ｄを形成する工程においても、従来の下層配線層２Ａ
に通じるビアホール７ａ、およびビアホール７ａ内に、
配線ライン７Ａを形成する工程で同時に形成することが
可能になり、ビアホール７ｂ，７ｃ，７ｄ、および配線
ライン７Ｂ，７Ｃ，７Ｄを形成するために別工程を設け
る必要がない。
通じるビアホール７ｂ、上層金属層４に通じるビアホー
ル７ｃ，７ｄを形成する工程、および各ビアホール７
ｂ，７ｃ，７ｄ内に、それぞれ配線ライン７Ｂ，７Ｃ，
７Ｄを形成する工程においても、従来の下層配線層２Ａ
に通じるビアホール７ａ、およびビアホール７ａ内に、
配線ライン７Ａを形成する工程で同時に形成することが
可能になり、ビアホール７ｂ，７ｃ，７ｄ、および配線
ライン７Ｂ，７Ｃ，７Ｄを形成するために別工程を設け
る必要がない。
【００３９】さらに、上層金属層４の膜厚さが、下層金
属層２Ｂの膜厚さよりも薄く形成されることにより、層
間絶縁膜８の表面のＣＭＰ技術による平坦化を容易にす
ることが可能となる。
属層２Ｂの膜厚さよりも薄く形成されることにより、層
間絶縁膜８の表面のＣＭＰ技術による平坦化を容易にす
ることが可能となる。
【００４０】（実施の形態２）次に、実施の形態２にお
ける半導体装置およびその製造方法について、図７から
図１１を参照して説明する。なお、図７は、本実施の形
態における半導体装置の構造を示す断面図であり、図８
から図１１は、図７の断面構造にしたがった製造方法を
示す製造工程図である。
ける半導体装置およびその製造方法について、図７から
図１１を参照して説明する。なお、図７は、本実施の形
態における半導体装置の構造を示す断面図であり、図８
から図１１は、図７の断面構造にしたがった製造方法を
示す製造工程図である。
【００４１】（断面構造）図７を参照して、本実施の形
態における半導体装置の断面構造の特徴は、上記実施の
形態１の構造と比較した場合、実施の形態１において
は、誘電体層３Ａが、上層金属層４と同一形状にパター
ニングされているのに対して、本実施の形態において
は、誘電体層３Ｂが、下層金属層２Ｂの表面を覆うよう
に形成されている点が相違する。上記実施の形態１の構
造は、誘電体膜３Ａに反射防止膜の機能を兼用させるこ
とができない場合に採用される構造であるのに対して、
本実施の形態の構造は、誘電体膜３Ａに反射防止膜の機
能を兼用させることができる場合に採用可能な構造であ
る。なお、他の構造については、実施の形態１と同一の
構造からなるため、同一または相当部分については、実
施の形態１と同一の参照番号を付し、詳細な説明は省略
する。
態における半導体装置の断面構造の特徴は、上記実施の
形態１の構造と比較した場合、実施の形態１において
は、誘電体層３Ａが、上層金属層４と同一形状にパター
ニングされているのに対して、本実施の形態において
は、誘電体層３Ｂが、下層金属層２Ｂの表面を覆うよう
に形成されている点が相違する。上記実施の形態１の構
造は、誘電体膜３Ａに反射防止膜の機能を兼用させるこ
とができない場合に採用される構造であるのに対して、
本実施の形態の構造は、誘電体膜３Ａに反射防止膜の機
能を兼用させることができる場合に採用可能な構造であ
る。なお、他の構造については、実施の形態１と同一の
構造からなるため、同一または相当部分については、実
施の形態１と同一の参照番号を付し、詳細な説明は省略
する。
【００４２】（製造工程）次に、図８から図１１を参照
して、上記構成からなる半導体装置の製造方法について
説明する。まず、図８を参照して、所定形状のレジスト
膜５を形成するまでは、上記図２で説明した製造工程と
同様にして形成する。なお、ＴｉＮ（上側）／Ｔｉ（下
側）層２ｃの上に、誘電体膜３Ａに代わり誘電体膜３Ｂ
として、反射防止膜の機能を有するものとして、たとえ
ばＰ−ＳｉＯ、Ｐ−ＳｉＯＮ、Ｐ−ＳｉＮ、またはＴａ
Ｏ2（タンタルオキサイド系）等を約５０ｎｍ形成す
る。
して、上記構成からなる半導体装置の製造方法について
説明する。まず、図８を参照して、所定形状のレジスト
膜５を形成するまでは、上記図２で説明した製造工程と
同様にして形成する。なお、ＴｉＮ（上側）／Ｔｉ（下
側）層２ｃの上に、誘電体膜３Ａに代わり誘電体膜３Ｂ
として、反射防止膜の機能を有するものとして、たとえ
ばＰ−ＳｉＯ、Ｐ−ＳｉＯＮ、Ｐ−ＳｉＮ、またはＴａ
Ｏ2（タンタルオキサイド系）等を約５０ｎｍ形成す
る。
【００４３】次に、図９を参照して、レジスト膜５をマ
スクにして、塩素系エッチャント（Ｃｌ2＋ＢＣｌ3）を
用いて、上層金属層４のみパターニングを行なう。その
後、レジスト膜５を除去する。
スクにして、塩素系エッチャント（Ｃｌ2＋ＢＣｌ3）を
用いて、上層金属層４のみパターニングを行なう。その
後、レジスト膜５を除去する。
【００４４】次に、図１０を参照して、図４で説明した
工程と同様に、誘電体膜３Ｂおよび上層金属層４の上
に、写真製版技術を用いて、配線層形成領域１０００
と、ＭＩＭ容量素子形成領域２０００との境界領域に、
所定の開口部１７ａを有するレジスト膜１７を形成す
る。その後、このレジスト膜１７をマスクにして、誘電
体膜３Ｂおよび配線層２のエッチングを行なう。これに
より、配線層形成領域１０００において、下層金属層２
Ｂが完成する。
工程と同様に、誘電体膜３Ｂおよび上層金属層４の上
に、写真製版技術を用いて、配線層形成領域１０００
と、ＭＩＭ容量素子形成領域２０００との境界領域に、
所定の開口部１７ａを有するレジスト膜１７を形成す
る。その後、このレジスト膜１７をマスクにして、誘電
体膜３Ｂおよび配線層２のエッチングを行なう。これに
より、配線層形成領域１０００において、下層金属層２
Ｂが完成する。
【００４５】次に、図１１を参照して、レジスト膜１７
を除去した後、上記実施の形態１の図５および図６に示
す工程と同様の工程を採用することにより、図７に示す
本実施の形態におけるＭＩＭ容量素子を有する半導体装
置が完成する。
を除去した後、上記実施の形態１の図５および図６に示
す工程と同様の工程を採用することにより、図７に示す
本実施の形態におけるＭＩＭ容量素子を有する半導体装
置が完成する。
【００４６】（作用・効果）以上、本実施の形態におけ
る半導体装置およびその製造方法によれば、上記実施の
形態１における半導体装置およびその製造方法と同様の
作用効果を得ることができる。また、本実施の形態によ
れば、実施の形態１における製造方法に比べ、反射防止
膜を成膜する工程を無くすことができるため、製造工程
数を削減することが可能になる。
る半導体装置およびその製造方法によれば、上記実施の
形態１における半導体装置およびその製造方法と同様の
作用効果を得ることができる。また、本実施の形態によ
れば、実施の形態１における製造方法に比べ、反射防止
膜を成膜する工程を無くすことができるため、製造工程
数を削減することが可能になる。
【００４７】さらに、上記実施の形態１に比べ、誘電体
膜３Ｂのパターニングを行なう必要がないため、誘電体
膜３Ｂのパターニングに用いられるエッチャントに上層
金属層４の端部がさらされないため（図７および図９の
丸印１５で囲まれた領域）、上層金属層４の端部の損傷
（特に、ＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４
ａの損傷）が緩和され、ＭＩＭ容量素子のリーク低減に
よるＭＩＭ容量素子の信頼性を向上させることが可能に
なる。
膜３Ｂのパターニングを行なう必要がないため、誘電体
膜３Ｂのパターニングに用いられるエッチャントに上層
金属層４の端部がさらされないため（図７および図９の
丸印１５で囲まれた領域）、上層金属層４の端部の損傷
（特に、ＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４
ａの損傷）が緩和され、ＭＩＭ容量素子のリーク低減に
よるＭＩＭ容量素子の信頼性を向上させることが可能に
なる。
【００４８】また、上記実施の形態１において、反射防
止膜６が高絶縁体でない場合には、上層金属層４と下層
金属層２Ｂとの間で短絡するおそれがあるが、本実施の
形態における構成においては、下層金属層２Ｂと上層金
属層４との間での短絡が生じることはない。
止膜６が高絶縁体でない場合には、上層金属層４と下層
金属層２Ｂとの間で短絡するおそれがあるが、本実施の
形態における構成においては、下層金属層２Ｂと上層金
属層４との間での短絡が生じることはない。
【００４９】（実施の形態３）次に、実施の形態３にお
ける半導体装置およびその製造方法について、図１２か
ら図１６を参照して説明する。なお、図１２は、本実施
の形態における半導体装置の構造を示す断面図であり、
図１３から図１６は、図１２の断面構造にしたがった製
造方法を示す製造工程図である。
ける半導体装置およびその製造方法について、図１２か
ら図１６を参照して説明する。なお、図１２は、本実施
の形態における半導体装置の構造を示す断面図であり、
図１３から図１６は、図１２の断面構造にしたがった製
造方法を示す製造工程図である。
【００５０】（断面構造）図１２を参照して、本実施の
形態における半導体装置の断面構造の特徴は、上記実施
の形態１の構造と比較した場合、実施の形態１において
は、上層金属層４を構成するＡｌＣｕ／Ｔｉ（１００ｎ
ｍ／５０ｎｍ）層４ａの端面とＴｉＮ（上側）／Ｔｉ
（下側）層４ｂの端面とが同一の位置となるように設け
られている。しかし、本実施の形態においては、ＡｌＣ
ｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａの端面がＴｉ
Ｎ（上側）／Ｔｉ（下側）層４ｂの端面よりも内側に後
退している点に特徴がある。したがって、ＴｉＮ（上
側）／Ｔｉ（下側）層４ｂの端面と、反射防止膜６との
間には空洞部４Ｂが形成されている。なお、他の構造に
ついては、実施の形態１と同一の構造からなるため、同
一または相当部分については、実施の形態１と同一の参
照番号を付し、詳細な説明は省略する。
形態における半導体装置の断面構造の特徴は、上記実施
の形態１の構造と比較した場合、実施の形態１において
は、上層金属層４を構成するＡｌＣｕ／Ｔｉ（１００ｎ
ｍ／５０ｎｍ）層４ａの端面とＴｉＮ（上側）／Ｔｉ
（下側）層４ｂの端面とが同一の位置となるように設け
られている。しかし、本実施の形態においては、ＡｌＣ
ｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａの端面がＴｉ
Ｎ（上側）／Ｔｉ（下側）層４ｂの端面よりも内側に後
退している点に特徴がある。したがって、ＴｉＮ（上
側）／Ｔｉ（下側）層４ｂの端面と、反射防止膜６との
間には空洞部４Ｂが形成されている。なお、他の構造に
ついては、実施の形態１と同一の構造からなるため、同
一または相当部分については、実施の形態１と同一の参
照番号を付し、詳細な説明は省略する。
【００５１】（製造工程）次に、図１３から図１６を参
照して、上記構成からなる半導体装置の製造方法につい
て説明する。まず、図１３を参照して、所定形状のレジ
スト膜５を形成するまでは、上記図２で説明した製造工
程と同様にして形成する。
照して、上記構成からなる半導体装置の製造方法につい
て説明する。まず、図１３を参照して、所定形状のレジ
スト膜５を形成するまでは、上記図２で説明した製造工
程と同様にして形成する。
【００５２】次に、図１４を参照して、レジスト膜５を
マスクにして、上層金属層４のみをパターニングし、上
層金属層４を形成している積層膜を利用してサイドエッ
チを行なう。本実施の形態においては、上層金属層４
が、ＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａと
ＴｉＮ（上側）／Ｔｉ（下側）層４ｂとの積層構造から
なるため、ＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層
４ａの端面がＴｉＮ（上側）／Ｔｉ（下側）層４ｂの端
面よりも後退するようにエッチングを行なう。具体的に
は、ＴｉＮ（上側）／Ｔｉ（下側）層４ｂよりＡｌＣｕ
／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａの方がエッチン
グレートが速い、たとえば塩素系エッチャント（Ｃｌ2
＋ＢＣｌ3）を用いてエッチングを行なうか、もしく
は、実施の形態１の場合と同様に、ＡｌＣｕ／Ｔｉ（１
００ｎｍ／５０ｎｍ）層４ａおよびＴｉＮ（上側）／Ｔ
ｉ（下側）層４ｂのエッチングを行なった後に、ＡｌＣ
ｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａのみをリン酸
でウエットエッチングを行なう。
マスクにして、上層金属層４のみをパターニングし、上
層金属層４を形成している積層膜を利用してサイドエッ
チを行なう。本実施の形態においては、上層金属層４
が、ＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａと
ＴｉＮ（上側）／Ｔｉ（下側）層４ｂとの積層構造から
なるため、ＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層
４ａの端面がＴｉＮ（上側）／Ｔｉ（下側）層４ｂの端
面よりも後退するようにエッチングを行なう。具体的に
は、ＴｉＮ（上側）／Ｔｉ（下側）層４ｂよりＡｌＣｕ
／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａの方がエッチン
グレートが速い、たとえば塩素系エッチャント（Ｃｌ2
＋ＢＣｌ3）を用いてエッチングを行なうか、もしく
は、実施の形態１の場合と同様に、ＡｌＣｕ／Ｔｉ（１
００ｎｍ／５０ｎｍ）層４ａおよびＴｉＮ（上側）／Ｔ
ｉ（下側）層４ｂのエッチングを行なった後に、ＡｌＣ
ｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａのみをリン酸
でウエットエッチングを行なう。
【００５３】次に、図１５を参照して、誘電体層３Ａ
を、エッチバックで除去する。その後、図１６を参照し
て、上層金属層４の上面および側面、誘電体層３Ａの側
面を覆い、かつ、露出する配線層２の表面を覆うよう
に、膜厚さ約５０ｎｍのＰ−ＳｉＯＮからなる反射防止
膜６を形成する。次に、反射防止膜６の上に、写真製版
技術を用いて、配線層形成領域１０００と、ＭＩＭ容量
素子形成領域２０００との境界領域に、所定の開口部１
７ａを有するレジスト膜１７を形成する。その後、上記
実施の形態１の図５および図６に示す工程と同様の工程
を採用することにより、図１２に示す本実施の形態にお
けるＭＩＭ容量素子を有する半導体装置が完成する。
を、エッチバックで除去する。その後、図１６を参照し
て、上層金属層４の上面および側面、誘電体層３Ａの側
面を覆い、かつ、露出する配線層２の表面を覆うよう
に、膜厚さ約５０ｎｍのＰ−ＳｉＯＮからなる反射防止
膜６を形成する。次に、反射防止膜６の上に、写真製版
技術を用いて、配線層形成領域１０００と、ＭＩＭ容量
素子形成領域２０００との境界領域に、所定の開口部１
７ａを有するレジスト膜１７を形成する。その後、上記
実施の形態１の図５および図６に示す工程と同様の工程
を採用することにより、図１２に示す本実施の形態にお
けるＭＩＭ容量素子を有する半導体装置が完成する。
【００５４】（作用・効果）以上、本実施の形態におけ
る半導体装置およびその製造方法によれば、上記実施の
形態１における半導体装置およびその製造方法と同様の
作用効果を得ることができる。また、本実施の形態によ
れば、ＭＩＭ容量素子を構成する上層金属層４のＡｌＣ
ｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａの端面が、誘
電体層３Ａの除去時に用いられるエッチャントに直接さ
らされないため、上層金属層４の端部の損傷（特に、図
１２および図１５の丸印１５で囲まれた領域の損傷）が
緩和され、ＭＩＭ容量素子のリーク低減によるＭＩＭ容
量素子の信頼性を向上させることが可能になる。なお、
ＴｉＮ（上側）／Ｔｉ（下側）層４ｂの端面がＡｌＣｕ
／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａの端面よりも外
側に突出する構造となるため、Ｔｉ（下側）層４ｂの突
出部分の剥がれ等による発塵に注意する必要がある。
る半導体装置およびその製造方法によれば、上記実施の
形態１における半導体装置およびその製造方法と同様の
作用効果を得ることができる。また、本実施の形態によ
れば、ＭＩＭ容量素子を構成する上層金属層４のＡｌＣ
ｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａの端面が、誘
電体層３Ａの除去時に用いられるエッチャントに直接さ
らされないため、上層金属層４の端部の損傷（特に、図
１２および図１５の丸印１５で囲まれた領域の損傷）が
緩和され、ＭＩＭ容量素子のリーク低減によるＭＩＭ容
量素子の信頼性を向上させることが可能になる。なお、
ＴｉＮ（上側）／Ｔｉ（下側）層４ｂの端面がＡｌＣｕ
／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａの端面よりも外
側に突出する構造となるため、Ｔｉ（下側）層４ｂの突
出部分の剥がれ等による発塵に注意する必要がある。
【００５５】（実施の形態４）次に、実施の形態４にお
ける半導体装置およびその製造方法について、図１７か
ら図１９を参照して説明する。なお、図１７は、本実施
の形態における半導体装置の構造を示す断面図であり、
図１８および図１９は、図１７の断面構造にしたがった
製造方法を示す製造工程図である。
ける半導体装置およびその製造方法について、図１７か
ら図１９を参照して説明する。なお、図１７は、本実施
の形態における半導体装置の構造を示す断面図であり、
図１８および図１９は、図１７の断面構造にしたがった
製造方法を示す製造工程図である。
【００５６】（断面構造）図１７を参照して、本実施の
形態における半導体装置の断面構造の特徴は、上記実施
の形態３の構造と比較した場合、実施の形態３において
は、誘電体層３Ａが、ＴｉＮ（上側）／Ｔｉ（下側）層
４ｂと同一形状にパターニングされているのに対して、
本実施の形態においては、誘電体層３Ｂが、下層金属層
２Ｂの表面を覆うように形成されている点が相違する。
上記実施の形態３の構造は、実施の形態１の構造の場合
と同様に、誘電体膜３Ａに反射防止膜の機能を兼用させ
ることができない場合に採用される構造であるのに対し
て、本実施の形態の構造は、実施の形態２の構造の場合
と同様に、誘電体膜３Ａに反射防止膜の機能を兼用させ
ることができる場合に採用可能な構造である。なお、他
の構造については、実施の形態３と同一の構造からなる
ため、同一または相当部分については、実施の形態３同
一の参照番号を付し、詳細な説明は省略する。
形態における半導体装置の断面構造の特徴は、上記実施
の形態３の構造と比較した場合、実施の形態３において
は、誘電体層３Ａが、ＴｉＮ（上側）／Ｔｉ（下側）層
４ｂと同一形状にパターニングされているのに対して、
本実施の形態においては、誘電体層３Ｂが、下層金属層
２Ｂの表面を覆うように形成されている点が相違する。
上記実施の形態３の構造は、実施の形態１の構造の場合
と同様に、誘電体膜３Ａに反射防止膜の機能を兼用させ
ることができない場合に採用される構造であるのに対し
て、本実施の形態の構造は、実施の形態２の構造の場合
と同様に、誘電体膜３Ａに反射防止膜の機能を兼用させ
ることができる場合に採用可能な構造である。なお、他
の構造については、実施の形態３と同一の構造からなる
ため、同一または相当部分については、実施の形態３同
一の参照番号を付し、詳細な説明は省略する。
【００５７】（製造工程）次に、図１８および図１９を
参照して、上記構成からなる半導体装置の製造方法につ
いて説明する。まず、図１８を参照して、所定形状のレ
ジスト膜５を形成するまでは、上記図２で説明した製造
工程と同様にして形成する。なお、ＴｉＮ（上側）／Ｔ
ｉ（下側）層２ｃの上に、誘電体膜３Ａに代わり誘電体
膜３Ｂとして、反射防止膜の機能を有するものとして、
たとえばＰ−ＳｉＯ、Ｐ−ＳｉＯＮ、Ｐ−ＳｉＮ、また
はＴａＯ2（タンタルオキサイド系）等を約５０ｎｍ形
成する。
参照して、上記構成からなる半導体装置の製造方法につ
いて説明する。まず、図１８を参照して、所定形状のレ
ジスト膜５を形成するまでは、上記図２で説明した製造
工程と同様にして形成する。なお、ＴｉＮ（上側）／Ｔ
ｉ（下側）層２ｃの上に、誘電体膜３Ａに代わり誘電体
膜３Ｂとして、反射防止膜の機能を有するものとして、
たとえばＰ−ＳｉＯ、Ｐ−ＳｉＯＮ、Ｐ−ＳｉＮ、また
はＴａＯ2（タンタルオキサイド系）等を約５０ｎｍ形
成する。
【００５８】次に、図１９を参照して、レジスト膜５を
マスクにして、上層金属層４のみをパターニングし、上
層金属層４を形成している積層膜を利用してサイドエッ
チを行なう。本実施の形態においては、上記実施の形態
３の場合と同様に、上層金属層４が、ＡｌＣｕ／Ｔｉ
（１００ｎｍ／５０ｎｍ）層４ａとＴｉＮ（上側）／Ｔ
ｉ（下側）層４ｂとの積層構造からなるため、ＡｌＣｕ
／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａの端面がＴｉＮ
（上側）／Ｔｉ（下側）層４ｂの端面よりも後退するよ
うにエッチングを行なう。具体的には、ＴｉＮ（上側）
／Ｔｉ（下側）層４ｂよりＡｌＣｕ／Ｔｉ（１００ｎｍ
／５０ｎｍ）層４ａの方がエッチングレートが速い、た
とえば塩素系エッチャント（Ｃｌ2＋ＢＣｌ3）を用いて
エッチングを行なうか、もしくは、実施の形態１の場合
と同様に、ＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層
４ａおよびＴｉＮ（上側）／Ｔｉ（下側）層４ｂのエッ
チングを行なった後に、ＡｌＣｕ／Ｔｉ（１００ｎｍ／
５０ｎｍ）層４ａのみをリン酸でウエットエッチングを
行なう。
マスクにして、上層金属層４のみをパターニングし、上
層金属層４を形成している積層膜を利用してサイドエッ
チを行なう。本実施の形態においては、上記実施の形態
３の場合と同様に、上層金属層４が、ＡｌＣｕ／Ｔｉ
（１００ｎｍ／５０ｎｍ）層４ａとＴｉＮ（上側）／Ｔ
ｉ（下側）層４ｂとの積層構造からなるため、ＡｌＣｕ
／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａの端面がＴｉＮ
（上側）／Ｔｉ（下側）層４ｂの端面よりも後退するよ
うにエッチングを行なう。具体的には、ＴｉＮ（上側）
／Ｔｉ（下側）層４ｂよりＡｌＣｕ／Ｔｉ（１００ｎｍ
／５０ｎｍ）層４ａの方がエッチングレートが速い、た
とえば塩素系エッチャント（Ｃｌ2＋ＢＣｌ3）を用いて
エッチングを行なうか、もしくは、実施の形態１の場合
と同様に、ＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層
４ａおよびＴｉＮ（上側）／Ｔｉ（下側）層４ｂのエッ
チングを行なった後に、ＡｌＣｕ／Ｔｉ（１００ｎｍ／
５０ｎｍ）層４ａのみをリン酸でウエットエッチングを
行なう。
【００５９】その後、図１０、図１１、および図５およ
び図６に示す工程と同様の工程を採用することにより、
図１７に示す本実施の形態におけるＭＩＭ容量素子を有
する半導体装置が完成する。なお、本実施の形態におい
ても、ＴｉＮ（上側）／Ｔｉ（下側）層４ｂの端面がＡ
ｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａの端面よ
りも外側に突出する構造となるため、Ｔｉ（下側）層４
ｂの突出部分の剥がれ等による発塵に注意する必要があ
る。
び図６に示す工程と同様の工程を採用することにより、
図１７に示す本実施の形態におけるＭＩＭ容量素子を有
する半導体装置が完成する。なお、本実施の形態におい
ても、ＴｉＮ（上側）／Ｔｉ（下側）層４ｂの端面がＡ
ｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４ａの端面よ
りも外側に突出する構造となるため、Ｔｉ（下側）層４
ｂの突出部分の剥がれ等による発塵に注意する必要があ
る。
【００６０】（作用・効果）以上、本実施の形態におけ
る半導体装置およびその製造方法によれば、上記実施の
形態３における半導体装置およびその製造方法と同様の
作用効果を得ることができる。また、本実施の形態によ
れば、実施の形態３における製造方法に比べ、反射防止
膜を成膜する工程を無くすことができるため、製造工程
数を削減することが可能になる。
る半導体装置およびその製造方法によれば、上記実施の
形態３における半導体装置およびその製造方法と同様の
作用効果を得ることができる。また、本実施の形態によ
れば、実施の形態３における製造方法に比べ、反射防止
膜を成膜する工程を無くすことができるため、製造工程
数を削減することが可能になる。
【００６１】さらに、上記実施の形態３に比べ、誘電体
膜３Ｂのパターニングを行なう必要がないため、誘電体
膜のパターニングに用いられるエッチャントに上層金属
層４の端部がさらされないため（図１７および図１９の
丸印１５で囲まれた領域）、上層金属層４の端部の損傷
（特に、ＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４
ａの損傷）が緩和され、ＭＩＭ容量素子のリーク低減に
よるＭＩＭ容量素子の信頼性を向上させることが可能に
なる。
膜３Ｂのパターニングを行なう必要がないため、誘電体
膜のパターニングに用いられるエッチャントに上層金属
層４の端部がさらされないため（図１７および図１９の
丸印１５で囲まれた領域）、上層金属層４の端部の損傷
（特に、ＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４
ａの損傷）が緩和され、ＭＩＭ容量素子のリーク低減に
よるＭＩＭ容量素子の信頼性を向上させることが可能に
なる。
【００６２】また、上記実施の形態３において、反射防
止膜６が高絶縁体でない場合には、上層金属層４と下層
金属層２Ｂとの間で短絡するおそれがあるが、本実施の
形態における構成においては、下層金属層２Ｂと上層金
属層４との間での短絡が生じることはない。
止膜６が高絶縁体でない場合には、上層金属層４と下層
金属層２Ｂとの間で短絡するおそれがあるが、本実施の
形態における構成においては、下層金属層２Ｂと上層金
属層４との間での短絡が生じることはない。
【００６３】（実施の形態５）次に、実施の形態５にお
ける半導体装置およびその製造方法について、図２０か
ら図２５を参照して説明する。なお、図２０は、本実施
の形態における半導体装置の構造を示す断面図であり、
図２１から図２５は、図２０の断面構造にしたがった製
造方法を示す製造工程図である。
ける半導体装置およびその製造方法について、図２０か
ら図２５を参照して説明する。なお、図２０は、本実施
の形態における半導体装置の構造を示す断面図であり、
図２１から図２５は、図２０の断面構造にしたがった製
造方法を示す製造工程図である。
【００６４】（断面構造）図２０を参照して、本実施の
形態における半導体装置の断面構造の特徴は、上記実施
の形態１の構造と比較した場合、誘電体層３Ａおよび上
層金属層４の側面にサイドウォール１０ａが設けられて
いる点にある。なお、他の構造については、実施の形態
１と同一の構造からなるため、同一または相当部分につ
いては、実施の形態１と同一の参照番号を付し、詳細な
説明は省略する。
形態における半導体装置の断面構造の特徴は、上記実施
の形態１の構造と比較した場合、誘電体層３Ａおよび上
層金属層４の側面にサイドウォール１０ａが設けられて
いる点にある。なお、他の構造については、実施の形態
１と同一の構造からなるため、同一または相当部分につ
いては、実施の形態１と同一の参照番号を付し、詳細な
説明は省略する。
【００６５】（製造工程）次に、図２１から図２５を参
照して、上記構成からなる半導体装置の製造方法につい
て説明する。まず、図２１を参照して、所定形状のレジ
スト膜５を形成するまでは、上記図２で説明した製造工
程と同様にして形成する。
照して、上記構成からなる半導体装置の製造方法につい
て説明する。まず、図２１を参照して、所定形状のレジ
スト膜５を形成するまでは、上記図２で説明した製造工
程と同様にして形成する。
【００６６】次に、図２２を参照して、上記図３で説明
した製造工程と同様に、レジスト膜５をマスクにして、
Ｃｌ2とＢＣ13との混合ガスを用いて、誘電体層３Ａ、
および上層金属層４のパターニングを行なう。その後、
レジスト膜５の除去を行なう。その後、図２３を参照し
て、上層金属層４の上面および側面、誘電体層３Ａの側
面、露出する配線層２の表面を覆うように絶縁膜とし
て、たとえばＰ−ＴＥＯＳ膜１０を約５０ｎｍ形成す
る。
した製造工程と同様に、レジスト膜５をマスクにして、
Ｃｌ2とＢＣ13との混合ガスを用いて、誘電体層３Ａ、
および上層金属層４のパターニングを行なう。その後、
レジスト膜５の除去を行なう。その後、図２３を参照し
て、上層金属層４の上面および側面、誘電体層３Ａの側
面、露出する配線層２の表面を覆うように絶縁膜とし
て、たとえばＰ−ＴＥＯＳ膜１０を約５０ｎｍ形成す
る。
【００６７】次に、図２４を参照して、Ｐ−ＴＥＯＳ膜
１０を配線層２が露出するまでエッチバックを行ない、
誘電体層３Ａおよび上層金属層４の側面にＰ−ＴＥＯＳ
膜からなるサイドウォール１０ａを形成する。その後、
図２５を参照して、上層金属層４の上面、およびサイド
ウォール１０ａを覆い、かつ、露出する配線層２の表面
を覆うように、膜厚さ約５０ｎｍのＰ−ＳｉＯＮからな
る反射防止膜６を形成する。その後、上記実施の形態１
における図４から図６で説明した製造工程を採用するこ
とにより、図２０に示す本実施の形態におけるＭＩＭ容
量素子を有する半導体装置が完成する。
１０を配線層２が露出するまでエッチバックを行ない、
誘電体層３Ａおよび上層金属層４の側面にＰ−ＴＥＯＳ
膜からなるサイドウォール１０ａを形成する。その後、
図２５を参照して、上層金属層４の上面、およびサイド
ウォール１０ａを覆い、かつ、露出する配線層２の表面
を覆うように、膜厚さ約５０ｎｍのＰ−ＳｉＯＮからな
る反射防止膜６を形成する。その後、上記実施の形態１
における図４から図６で説明した製造工程を採用するこ
とにより、図２０に示す本実施の形態におけるＭＩＭ容
量素子を有する半導体装置が完成する。
【００６８】（作用・効果）以上、本実施の形態におけ
る半導体装置およびその製造方法によれば、上記実施の
形態１における半導体装置およびその製造方法と同様の
作用効果を得ることができる。また、上記実施の形態１
の構造によれば、誘電体層３Ａの除去時に荒れた上層金
属層４の側面が直接反射防止膜６と接しているため、上
層金属層４の側面と反射防止膜６との間で電界集中が生
じやすく、その結果リークが生じやすかったが、本実施
の形態における半導体装置の構造によれば、誘電体層３
Ａおよび上層金属層４の側面にサイドウォール１０ａが
設けられていることから、下層金属層２Ｂと上層金属層
４との間におけるリークの防止を図ることが可能にな
る。
る半導体装置およびその製造方法によれば、上記実施の
形態１における半導体装置およびその製造方法と同様の
作用効果を得ることができる。また、上記実施の形態１
の構造によれば、誘電体層３Ａの除去時に荒れた上層金
属層４の側面が直接反射防止膜６と接しているため、上
層金属層４の側面と反射防止膜６との間で電界集中が生
じやすく、その結果リークが生じやすかったが、本実施
の形態における半導体装置の構造によれば、誘電体層３
Ａおよび上層金属層４の側面にサイドウォール１０ａが
設けられていることから、下層金属層２Ｂと上層金属層
４との間におけるリークの防止を図ることが可能にな
る。
【００６９】（実施の形態６）次に、実施の形態６にお
ける半導体装置およびその製造方法について、図２６か
ら図３０を参照して説明する。なお、図２６は、本実施
の形態における半導体装置の構造を示す断面図であり、
図２７から図３０は、図２６の断面構造にしたがった製
造方法を示す製造工程図である。
ける半導体装置およびその製造方法について、図２６か
ら図３０を参照して説明する。なお、図２６は、本実施
の形態における半導体装置の構造を示す断面図であり、
図２７から図３０は、図２６の断面構造にしたがった製
造方法を示す製造工程図である。
【００７０】（断面構造）図２６を参照して、本実施の
形態における半導体装置の断面構造の特徴は、上記実施
の形態５の構造と比較した場合、上層金属層４の側面に
のみサイドウォール１０ｂが設けられており、サイドウ
ォール１０ｂの下方にまで誘電体層３Ａが延びて形成さ
れている点にある。なお、他の構造については、実施の
形態５と同一の構造からなるため、同一または相当部分
については、実施の形態５と同一の参照番号を付し、詳
細な説明は省略する。
形態における半導体装置の断面構造の特徴は、上記実施
の形態５の構造と比較した場合、上層金属層４の側面に
のみサイドウォール１０ｂが設けられており、サイドウ
ォール１０ｂの下方にまで誘電体層３Ａが延びて形成さ
れている点にある。なお、他の構造については、実施の
形態５と同一の構造からなるため、同一または相当部分
については、実施の形態５と同一の参照番号を付し、詳
細な説明は省略する。
【００７１】（製造工程）次に、図２７から図３０を参
照して、上記構成からなる半導体装置の製造方法につい
て説明する。まず、図２７を参照して、所定形状のレジ
スト膜５を形成するまでは、上記図２で説明した製造工
程と同様にして形成する。
照して、上記構成からなる半導体装置の製造方法につい
て説明する。まず、図２７を参照して、所定形状のレジ
スト膜５を形成するまでは、上記図２で説明した製造工
程と同様にして形成する。
【００７２】次に、図２８を参照して、上記図９で説明
した製造工程と同様に、レジスト膜５をマスクにして、
塩素系エッチャント（Ｃｌ2＋ＢＣｌ3）を用いて、上層
金属層４のみパターニングを行なう。その後、レジスト
膜５を除去する。
した製造工程と同様に、レジスト膜５をマスクにして、
塩素系エッチャント（Ｃｌ2＋ＢＣｌ3）を用いて、上層
金属層４のみパターニングを行なう。その後、レジスト
膜５を除去する。
【００７３】次に、図２９を参照して、上層金属層４の
上面および側面、露出する誘電体層３Ａの表面を覆うよ
うに絶縁膜として、たとえばＰ−ＴＥＯＳ膜１０を約５
０ｎｍ形成する。
上面および側面、露出する誘電体層３Ａの表面を覆うよ
うに絶縁膜として、たとえばＰ−ＴＥＯＳ膜１０を約５
０ｎｍ形成する。
【００７４】次に、図３０を参照して、露出する誘電体
層３ＡおよびＰ−ＴＥＯＳ膜１０を、配線層２が露出す
るまでエッチバックを行ない、上層金属層４の側面にの
みＰ−ＴＥＯＳ膜からなるサイドウォール１０ｂを形成
する。その後、上記実施の形態１における図４から図６
で説明した製造工程を採用することにより、図２６に示
す本実施の形態におけるＭＩＭ容量素子を有する半導体
装置が完成する。
層３ＡおよびＰ−ＴＥＯＳ膜１０を、配線層２が露出す
るまでエッチバックを行ない、上層金属層４の側面にの
みＰ−ＴＥＯＳ膜からなるサイドウォール１０ｂを形成
する。その後、上記実施の形態１における図４から図６
で説明した製造工程を採用することにより、図２６に示
す本実施の形態におけるＭＩＭ容量素子を有する半導体
装置が完成する。
【００７５】（作用・効果）以上、本実施の形態におけ
る半導体装置およびその製造方法によれば、上記実施の
形態５における半導体装置およびその製造方法と同様の
作用効果を得ることができる。また、本実施の形態によ
れば、上層金属層４の側面にのみサイドウォール１０ｂ
を設けるプロセスを採用していることから、誘電体膜３
Ａのパターニングに用いられるエッチャントに上層金属
層４の端部がさらされないため（図２６および図３０の
丸印１５で囲まれた領域）、上層金属層４の端部の損傷
（特に、ＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４
ａの損傷）が緩和され、ＭＩＭ容量素子のリーク低減に
よるＭＩＭ容量素子の信頼性を向上させることが可能に
なる。
る半導体装置およびその製造方法によれば、上記実施の
形態５における半導体装置およびその製造方法と同様の
作用効果を得ることができる。また、本実施の形態によ
れば、上層金属層４の側面にのみサイドウォール１０ｂ
を設けるプロセスを採用していることから、誘電体膜３
Ａのパターニングに用いられるエッチャントに上層金属
層４の端部がさらされないため（図２６および図３０の
丸印１５で囲まれた領域）、上層金属層４の端部の損傷
（特に、ＡｌＣｕ／Ｔｉ（１００ｎｍ／５０ｎｍ）層４
ａの損傷）が緩和され、ＭＩＭ容量素子のリーク低減に
よるＭＩＭ容量素子の信頼性を向上させることが可能に
なる。
【００７６】（実施の形態７）次に、実施の形態７にお
ける半導体装置およびその製造方法について、図３１お
よび図３２を参照して説明する。なお、図３１は、本実
施の形態における半導体装置の構造を示す断面図であ
り、図３２は、図３１の断面構造にしたがった製造方法
を示す製造工程図である。
ける半導体装置およびその製造方法について、図３１お
よび図３２を参照して説明する。なお、図３１は、本実
施の形態における半導体装置の構造を示す断面図であ
り、図３２は、図３１の断面構造にしたがった製造方法
を示す製造工程図である。
【００７７】（断面構造）図３１を参照して、本実施の
形態における半導体装置の断面構造の特徴は、上記実施
の形態５および６の半導体装置の構造と比較した場合、
誘電体層３Ｂが、下層金属層２Ｂの表面を覆うように形
成されている点にある。上記実施の形態５および６の構
造は、誘電体膜３Ａに反射防止膜の機能を兼用させるこ
とができない場合に採用される構造であるのに対して、
本実施の形態の構造は、誘電体膜３Ｂに反射防止膜の機
能を兼用させることができる場合に採用可能な構造であ
る。また、上層金属層４の側面にのみサイドウォール１
０ｃが設けられている。なお、他の構造については、上
記実施の形態５および６と同一構造からなるため、同一
または相当部分については、上記実施の形態５および６
同一の参照番号を付し、詳細な説明は省略する。
形態における半導体装置の断面構造の特徴は、上記実施
の形態５および６の半導体装置の構造と比較した場合、
誘電体層３Ｂが、下層金属層２Ｂの表面を覆うように形
成されている点にある。上記実施の形態５および６の構
造は、誘電体膜３Ａに反射防止膜の機能を兼用させるこ
とができない場合に採用される構造であるのに対して、
本実施の形態の構造は、誘電体膜３Ｂに反射防止膜の機
能を兼用させることができる場合に採用可能な構造であ
る。また、上層金属層４の側面にのみサイドウォール１
０ｃが設けられている。なお、他の構造については、上
記実施の形態５および６と同一構造からなるため、同一
または相当部分については、上記実施の形態５および６
同一の参照番号を付し、詳細な説明は省略する。
【００７８】（製造工程）次に、上記構成からなる半導
体装置の製造方法について説明する。図３２を参照し
て、上述した図２７から図２９に示す工程において、誘
電体膜３Ａを形成する代わりに、ＴｉＮ（上側）／Ｔｉ
（下側）層２ｃの上に、誘電体膜３Ｂとして、反射防止
膜の機能を有するものとして、たとえばＰ−ＳｉＯ、Ｐ
−ＳｉＯＮ、Ｐ−ＳｉＮ、またはＴａＯ2（タンタルオ
キサイド系）等を約５０ｎｍ形成する。その後、Ｐ−Ｔ
ＥＯＳ膜１０を、誘電体膜３Ｂが露出するまでエッチバ
ックを行ない、上層金属層４の側面にのみＰ−ＴＥＯＳ
膜からなるサイドウォール１０ｃを形成する。その後、
上記実施の形態１における図４から図６で説明した製造
工程を採用することにより、図３１に示す本実施の形態
におけるＭＩＭ容量素子を有する半導体装置が完成す
る。
体装置の製造方法について説明する。図３２を参照し
て、上述した図２７から図２９に示す工程において、誘
電体膜３Ａを形成する代わりに、ＴｉＮ（上側）／Ｔｉ
（下側）層２ｃの上に、誘電体膜３Ｂとして、反射防止
膜の機能を有するものとして、たとえばＰ−ＳｉＯ、Ｐ
−ＳｉＯＮ、Ｐ−ＳｉＮ、またはＴａＯ2（タンタルオ
キサイド系）等を約５０ｎｍ形成する。その後、Ｐ−Ｔ
ＥＯＳ膜１０を、誘電体膜３Ｂが露出するまでエッチバ
ックを行ない、上層金属層４の側面にのみＰ−ＴＥＯＳ
膜からなるサイドウォール１０ｃを形成する。その後、
上記実施の形態１における図４から図６で説明した製造
工程を採用することにより、図３１に示す本実施の形態
におけるＭＩＭ容量素子を有する半導体装置が完成す
る。
【００７９】（作用・効果）以上、本実施の形態におけ
る半導体装置およびその製造方法によれば、上記実施の
形態６における半導体装置およびその製造方法と同様の
作用効果を得ることができる。また、本実施の形態によ
れば、実施の形態６における製造方法に比べ、反射防止
膜を成膜する工程を無くすことができるため、製造工程
数を削減することが可能になる。
る半導体装置およびその製造方法によれば、上記実施の
形態６における半導体装置およびその製造方法と同様の
作用効果を得ることができる。また、本実施の形態によ
れば、実施の形態６における製造方法に比べ、反射防止
膜を成膜する工程を無くすことができるため、製造工程
数を削減することが可能になる。
【００８０】（実施の形態８）次に、上記各実施の形態
における半導体装置のレイアウトについて検討する。な
お、代表的なＭＩＭ容量素子を備える半導体装置として
実施の形態１における半導体装置を用いた場合のレイア
ウトについて以下検討するが、実施の形態２から７に示
す半導体装置においても同様である。
における半導体装置のレイアウトについて検討する。な
お、代表的なＭＩＭ容量素子を備える半導体装置として
実施の形態１における半導体装置を用いた場合のレイア
ウトについて以下検討するが、実施の形態２から７に示
す半導体装置においても同様である。
【００８１】図３３は、実施の形態１における半導体装
置を用いて、下層金属層２Ｂの接続方法に何ら制限がな
い場合のレイアウト構造を示す断面構造図である。下層
金属層２Ｂの直下には、下層層間絶縁膜１を介在して、
ＴｉＮ層１２ａ、ＡｌＣｕ層１２ｂ、およびＴｉＮ／Ｔ
ｉ層１２ｃからなる下層配線層１２が設けられ、下層金
属層２Ｂと下層配線層１２との間は、下層層間絶縁膜１
のビアホール７ｅ，７ｆ，７ｇに設けられた配線ライン
７Ｅ，７Ｆ，７Ｇにより接続されている。
置を用いて、下層金属層２Ｂの接続方法に何ら制限がな
い場合のレイアウト構造を示す断面構造図である。下層
金属層２Ｂの直下には、下層層間絶縁膜１を介在して、
ＴｉＮ層１２ａ、ＡｌＣｕ層１２ｂ、およびＴｉＮ／Ｔ
ｉ層１２ｃからなる下層配線層１２が設けられ、下層金
属層２Ｂと下層配線層１２との間は、下層層間絶縁膜１
のビアホール７ｅ，７ｆ，７ｇに設けられた配線ライン
７Ｅ，７Ｆ，７Ｇにより接続されている。
【００８２】ここで、配線ライン７Ｅ，７Ｆ，７Ｇが設
けられることにより、図３４の拡大断面図に示すよう
に、誘電体層３Ａおよび下層金属層２Ｂには、ビアホー
ル７ｅ，７ｆ，７ｇに対応した凹部（図３４中のＸで囲
まれる領域）が形成されるため、誘電体層３Ａの表面積
が設計値に対して変動し、ＭＩＭ容量素子の容量が安定
しない問題が考えられる。
けられることにより、図３４の拡大断面図に示すよう
に、誘電体層３Ａおよび下層金属層２Ｂには、ビアホー
ル７ｅ，７ｆ，７ｇに対応した凹部（図３４中のＸで囲
まれる領域）が形成されるため、誘電体層３Ａの表面積
が設計値に対して変動し、ＭＩＭ容量素子の容量が安定
しない問題が考えられる。
【００８３】そこで、図３５の断面構造図に示す本実施
の形態における半導体装置のレイアウトによれば、下層
金属層２Ｂの下方には、配線ライン７Ｆ，７Ｇを設け
ず、ビアホール１１ａに配線ライン１１のみを設けるよ
うにしている。
の形態における半導体装置のレイアウトによれば、下層
金属層２Ｂの下方には、配線ライン７Ｆ，７Ｇを設け
ず、ビアホール１１ａに配線ライン１１のみを設けるよ
うにしている。
【００８４】（作用・効果）このレイアウトを採用する
ことにより、誘電体層３Ａに凹凸が生じることがなくな
るため、誘電体層３Ａの表面積が設計値どおりとなり、
ＭＩＭ容量素子の容量を安定させることが可能になる。
ことにより、誘電体層３Ａに凹凸が生じることがなくな
るため、誘電体層３Ａの表面積が設計値どおりとなり、
ＭＩＭ容量素子の容量を安定させることが可能になる。
【００８５】（実施の形態９）次に、本実施の形態にお
ける半導体装置のレイアウトについて説明する。上記図
３５に示す実施の形態８におけるレイアウトにおいて
は、下層金属層２Ｂと下層配線層１２との間における寄
生容量が問題となる場合が考えられる。そこで、本実施
の形態においては、図３６の断面構造に示すように、こ
の寄生容量の問題を解消するために、ＭＩＭ容量素子を
構成する下層金属層２Ｂの直下のレイヤには、下層配線
層１２を設けない構造としている。なお、寄生容量の低
減を目的とする観点から、ＭＩＭ容量素子の容量より少
なくとも１０％以下の容量となるように、下層金属層２
Ｂと下層配線層１２との膜厚を厚くする構造を採用する
ことも可能である。
ける半導体装置のレイアウトについて説明する。上記図
３５に示す実施の形態８におけるレイアウトにおいて
は、下層金属層２Ｂと下層配線層１２との間における寄
生容量が問題となる場合が考えられる。そこで、本実施
の形態においては、図３６の断面構造に示すように、こ
の寄生容量の問題を解消するために、ＭＩＭ容量素子を
構成する下層金属層２Ｂの直下のレイヤには、下層配線
層１２を設けない構造としている。なお、寄生容量の低
減を目的とする観点から、ＭＩＭ容量素子の容量より少
なくとも１０％以下の容量となるように、下層金属層２
Ｂと下層配線層１２との膜厚を厚くする構造を採用する
ことも可能である。
【００８６】（作用・効果）このレイアウトを採用する
ことにより、寄生容量の低減が図られ、ＭＩＭ容量素子
を有する半導体装置の機能の信頼性の向上を図ることが
可能になる。
ことにより、寄生容量の低減が図られ、ＭＩＭ容量素子
を有する半導体装置の機能の信頼性の向上を図ることが
可能になる。
【００８７】（実施の形態１０）次に、本実施の形態に
おける半導体装置のレイアウトについて説明する。本実
施の形態においては、平面的に見て少なくともＭＩＭ容
量素子を含むように金属配線層を配置することにより、
この配線層下に配置される素子や他の配線をＭＩＭ容量
素子からシールドしようとするものである。
おける半導体装置のレイアウトについて説明する。本実
施の形態においては、平面的に見て少なくともＭＩＭ容
量素子を含むように金属配線層を配置することにより、
この配線層下に配置される素子や他の配線をＭＩＭ容量
素子からシールドしようとするものである。
【００８８】具体的な構造としては、図３７に示すよう
に、ＭＩＭ容量素子を構成する下層金属層２Ｂの直下に
下層層間絶縁層１を設け、さらに、この下層層間絶縁層
１の下方において、層間絶縁層１３を介在して、金属配
線層１４を設けている。金属配線層１４は、たとえば、
ＴｉＮ層１４ａ、ＡｌＣｕ層１４ｂ、およびＴｉＮ／Ｔ
ｉ層１４ｃ等から構成される。また、下層層間絶縁層１
の中にも金属配線層１２が設けられ、この金属配線層１
２と下層金属層２Ｂとが、層間絶縁層１のビアホール１
１ａに設けられた配線ライン１１Ａにより連結されてい
る。金属配線層１２も、たとえば、ＴｉＮ層１２ａ、Ａ
ｌＣｕ層１２ｂ、およびＴｉＮ／Ｔｉ層１２ｃ等から構
成される。
に、ＭＩＭ容量素子を構成する下層金属層２Ｂの直下に
下層層間絶縁層１を設け、さらに、この下層層間絶縁層
１の下方において、層間絶縁層１３を介在して、金属配
線層１４を設けている。金属配線層１４は、たとえば、
ＴｉＮ層１４ａ、ＡｌＣｕ層１４ｂ、およびＴｉＮ／Ｔ
ｉ層１４ｃ等から構成される。また、下層層間絶縁層１
の中にも金属配線層１２が設けられ、この金属配線層１
２と下層金属層２Ｂとが、層間絶縁層１のビアホール１
１ａに設けられた配線ライン１１Ａにより連結されてい
る。金属配線層１２も、たとえば、ＴｉＮ層１２ａ、Ａ
ｌＣｕ層１２ｂ、およびＴｉＮ／Ｔｉ層１２ｃ等から構
成される。
【００８９】（作用・効果）このレイアウトを採用する
ことにより、ＭＩＭ容量素子に近接して設けられる素子
または配線層の、ＭＩＭ容量素子からの影響を金属配線
層１４によりシールドすることが可能になり、ＭＩＭ容
量素子を有する半導体装置の機能の信頼性の向上を図る
ことが可能になる。
ことにより、ＭＩＭ容量素子に近接して設けられる素子
または配線層の、ＭＩＭ容量素子からの影響を金属配線
層１４によりシールドすることが可能になり、ＭＩＭ容
量素子を有する半導体装置の機能の信頼性の向上を図る
ことが可能になる。
【００９０】（実施の形態１１）次に、本実施の形態に
おける半導体装置のレイアウトについて説明する。上述
した実施の形態１においては、層間絶縁膜８（図１参
照）の平坦化を図るために、上層金属層４の膜厚さを下
層金属層２Ｂの膜厚さよりも薄くなるように設定した
が、本実施の形態においては、さらに平面的なレイアウ
トも考慮することで、層間絶縁膜８の平坦化を図ろうと
するものである。局所的にＭＩＭ容量素子が形成された
場合、ＭＩＭ容量素子が存在する層間絶縁膜８はたの領
域よりも高くなることが定性的に認められている。
おける半導体装置のレイアウトについて説明する。上述
した実施の形態１においては、層間絶縁膜８（図１参
照）の平坦化を図るために、上層金属層４の膜厚さを下
層金属層２Ｂの膜厚さよりも薄くなるように設定した
が、本実施の形態においては、さらに平面的なレイアウ
トも考慮することで、層間絶縁膜８の平坦化を図ろうと
するものである。局所的にＭＩＭ容量素子が形成された
場合、ＭＩＭ容量素子が存在する層間絶縁膜８はたの領
域よりも高くなることが定性的に認められている。
【００９１】そこで、本実施の形態においては、ＭＩＭ
容量素子の占有率を規定し（たとえば、３００×３００
メッシュの場合に、１０％以上５０％以下）、図３８の
平面図に示すように、ダミーＭＩＭ容量素子の下層金属
層ダミーレイヤ２０の上に、上層金属層ダミーレイヤ２
１を形成し、見かけ上チップ内において、動作に寄与す
るＭＩＭ容量素子とダミーＭＩＭ容量素子とが均一な配
置となるように設けられている。
容量素子の占有率を規定し（たとえば、３００×３００
メッシュの場合に、１０％以上５０％以下）、図３８の
平面図に示すように、ダミーＭＩＭ容量素子の下層金属
層ダミーレイヤ２０の上に、上層金属層ダミーレイヤ２
１を形成し、見かけ上チップ内において、動作に寄与す
るＭＩＭ容量素子とダミーＭＩＭ容量素子とが均一な配
置となるように設けられている。
【００９２】（作用・効果）このレイアウトを採用する
ことにより、チップ内に均一に高い領域（実際に機能す
るＭＩＭ容量素子と、ダミーのＭＩＭ容量素子）が形成
されるため、層間絶縁膜８が、ＣＭＰ研磨により均一に
平坦化されることが可能になる。
ことにより、チップ内に均一に高い領域（実際に機能す
るＭＩＭ容量素子と、ダミーのＭＩＭ容量素子）が形成
されるため、層間絶縁膜８が、ＣＭＰ研磨により均一に
平坦化されることが可能になる。
【００９３】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
【００９４】
【発明の効果】以上、本発明に基いた半導体装置および
その製造方法によれば、容量素子を構成する下層金属層
を、下層配線層の製造工程で同時に形成することが可能
になり、配線層を下層配線層と下層金属層に分離するた
めの、マスク（写真製版工程）を１枚追加するのみでよ
く、下層金属層を形成するために別工程を設ける必要が
ない。
その製造方法によれば、容量素子を構成する下層金属層
を、下層配線層の製造工程で同時に形成することが可能
になり、配線層を下層配線層と下層金属層に分離するた
めの、マスク（写真製版工程）を１枚追加するのみでよ
く、下層金属層を形成するために別工程を設ける必要が
ない。
【００９５】また、下層金属層に通じる第１ビアホー
ル、上層金属層に通じる第２ビアホールを形成する工
程、および第１および第２ビアホール内に、それぞれ第
１および第２ラインを形成する工程においても、従来の
下層配線層に通じる第３ビアホール、および第３ビアホ
ール内に、第３配線ラインを形成する工程で同時に形成
することが可能になり、第１、第２ビアホール、および
第１、第２配線ラインを形成するために別工程を設ける
必要がない。
ル、上層金属層に通じる第２ビアホールを形成する工
程、および第１および第２ビアホール内に、それぞれ第
１および第２ラインを形成する工程においても、従来の
下層配線層に通じる第３ビアホール、および第３ビアホ
ール内に、第３配線ラインを形成する工程で同時に形成
することが可能になり、第１、第２ビアホール、および
第１、第２配線ラインを形成するために別工程を設ける
必要がない。
【００９６】さらに、上層金属層の膜厚さが、下層金属
層の膜厚さよりも薄く形成されることにより、層間絶縁
膜の表面のＣＭＰ技術による平坦化を容易にすることが
可能となる。
層の膜厚さよりも薄く形成されることにより、層間絶縁
膜の表面のＣＭＰ技術による平坦化を容易にすることが
可能となる。
【図１】 実施の形態１におけるＭＩＭ容量素子を有す
る半導体装置の構造を示す断面図である。
る半導体装置の構造を示す断面図である。
【図２】 図１の断面構造にしたがった半導体装置の製
造方法を示す第１の製造工程図である。
造方法を示す第１の製造工程図である。
【図３】 図１の断面構造にしたがった半導体装置の製
造方法を示す第２の製造工程図である。
造方法を示す第２の製造工程図である。
【図４】 図１の断面構造にしたがった半導体装置の製
造方法を示す第３の製造工程図である。
造方法を示す第３の製造工程図である。
【図５】 図１の断面構造にしたがった半導体装置の製
造方法を示す第４の製造工程図である。
造方法を示す第４の製造工程図である。
【図６】 図１の断面構造にしたがった半導体装置の製
造方法を示す第５の製造工程図である。
造方法を示す第５の製造工程図である。
【図７】 実施の形態２におけるＭＩＭ容量素子を有す
る半導体装置の構造を示す断面図である。
る半導体装置の構造を示す断面図である。
【図８】 図７の断面構造にしたがった半導体装置の製
造方法を示す第１の製造工程図である。
造方法を示す第１の製造工程図である。
【図９】 図７の断面構造にしたがった半導体装置の製
造方法を示す第２の製造工程図である。
造方法を示す第２の製造工程図である。
【図１０】 図７の断面構造にしたがった半導体装置の
製造方法を示す第３の製造工程図である。
製造方法を示す第３の製造工程図である。
【図１１】 図７の断面構造にしたがった半導体装置の
製造方法を示す第４の製造工程図である。
製造方法を示す第４の製造工程図である。
【図１２】 実施の形態３におけるＭＩＭ容量素子を有
する半導体装置の構造を示す断面図である。
する半導体装置の構造を示す断面図である。
【図１３】 図１２の断面構造にしたがった半導体装置
の製造方法を示す第１の製造工程図である。
の製造方法を示す第１の製造工程図である。
【図１４】 図１２の断面構造にしたがった半導体装置
の製造方法を示す第２の製造工程図である。
の製造方法を示す第２の製造工程図である。
【図１５】 図１２の断面構造にしたがった半導体装置
の製造方法を示す第３の製造工程図である。
の製造方法を示す第３の製造工程図である。
【図１６】 図１２の断面構造にしたがった半導体装置
の製造方法を示す第４の製造工程図である。
の製造方法を示す第４の製造工程図である。
【図１７】 実施の形態４におけるＭＩＭ容量素子を有
する半導体装置の構造を示す断面図である。
する半導体装置の構造を示す断面図である。
【図１８】 図１７の断面構造にしたがった半導体装置
の製造方法を示す第１の製造工程図である。
の製造方法を示す第１の製造工程図である。
【図１９】 図１７の断面構造にしたがった半導体装置
の製造方法を示す第２の製造工程図である。
の製造方法を示す第２の製造工程図である。
【図２０】 実施の形態５におけるＭＩＭ容量素子を有
する半導体装置の構造を示す断面図である。
する半導体装置の構造を示す断面図である。
【図２１】 図２０の断面構造にしたがった半導体装置
の製造方法を示す第１の製造工程図である。
の製造方法を示す第１の製造工程図である。
【図２２】 図２０の断面構造にしたがった半導体装置
の製造方法を示す第２の製造工程図である。
の製造方法を示す第２の製造工程図である。
【図２３】 図２０の断面構造にしたがった半導体装置
の製造方法を示す第３の製造工程図である。
の製造方法を示す第３の製造工程図である。
【図２４】 図２０の断面構造にしたがった半導体装置
の製造方法を示す第４の製造工程図である。
の製造方法を示す第４の製造工程図である。
【図２５】 図２０の断面構造にしたがった半導体装置
の製造方法を示す第５の製造工程図である。
の製造方法を示す第５の製造工程図である。
【図２６】 実施の形態６におけるＭＩＭ容量素子を有
する半導体装置の構造を示す断面図である。
する半導体装置の構造を示す断面図である。
【図２７】 図２６の断面構造にしたがった半導体装置
の製造方法を示す第１の製造工程図である。
の製造方法を示す第１の製造工程図である。
【図２８】 図２６の断面構造にしたがった半導体装置
の製造方法を示す第２の製造工程図である。
の製造方法を示す第２の製造工程図である。
【図２９】 図２６の断面構造にしたがった半導体装置
の製造方法を示す第３の製造工程図である。
の製造方法を示す第３の製造工程図である。
【図３０】 図２６の断面構造にしたがった半導体装置
の製造方法を示す第４の製造工程図である。
の製造方法を示す第４の製造工程図である。
【図３１】 実施の形態７におけるＭＩＭ容量素子を有
する半導体装置の構造を示す断面図である。
する半導体装置の構造を示す断面図である。
【図３２】 図３１の断面構造にしたがった半導体装置
の製造方法を示す製造工程図である。
の製造方法を示す製造工程図である。
【図３３】 実施の形態１における半導体装置の問題点
を示す第１断面構造図である。
を示す第１断面構造図である。
【図３４】 実施の形態１における半導体装置の問題点
を示す第２断面構造図である。
を示す第２断面構造図である。
【図３５】 実施の形態８における半導体装置の断面構
造図である。
造図である。
【図３６】 実施の形態９における半導体装置の断面構
造図である。
造図である。
【図３７】 実施の形態１０における半導体装置の断面
構造図である。
構造図である。
【図３８】 実施の形態１１における半導体装置の平面
図である。
図である。
１ 下層層間絶縁膜、２，１２ 配線層、２Ａ 下層配
線層、２Ｂ 下層金属層、２ａ，９ａ，１２ａ，１４ａ
ＴｉＮ層、２ｂ，４ｂ，９ｂ，１２ｂ，１４ｂ Ａｌ
Ｃｕ層、２ｃ，４ｃ，９ｃ，１２ｃ，１４ｃ ＴｉＮ
（上側）／Ｔｉ（下側）層、３Ａ，３Ｂ 誘電体層、４
上層金属層、４Ｂ 空洞部、４ａ ＡｌＣｕ／Ｔｉ
層、６，１６ 反射防止膜、７Ａ，７Ｂ，７Ｃ，７Ｄ，
７Ｅ，７Ｆ，７Ｇ，１１ 配線ライン、７ａ，７ｂ，７
ｃ，７ｄ，７ｅ，７ｆ，７ｇ，１１ａビアホール、９
Ａ，９Ｂ，９Ｃ 上層配線層、１０ａ，１０ｂ，１０ｃ
サイドウォール、１３ 層間絶縁層、１４ 金属配線
層、２０ 下層金属層ダミーレイヤ、２１ 上層金属層
ダミーレイヤ。
線層、２Ｂ 下層金属層、２ａ，９ａ，１２ａ，１４ａ
ＴｉＮ層、２ｂ，４ｂ，９ｂ，１２ｂ，１４ｂ Ａｌ
Ｃｕ層、２ｃ，４ｃ，９ｃ，１２ｃ，１４ｃ ＴｉＮ
（上側）／Ｔｉ（下側）層、３Ａ，３Ｂ 誘電体層、４
上層金属層、４Ｂ 空洞部、４ａ ＡｌＣｕ／Ｔｉ
層、６，１６ 反射防止膜、７Ａ，７Ｂ，７Ｃ，７Ｄ，
７Ｅ，７Ｆ，７Ｇ，１１ 配線ライン、７ａ，７ｂ，７
ｃ，７ｄ，７ｅ，７ｆ，７ｇ，１１ａビアホール、９
Ａ，９Ｂ，９Ｃ 上層配線層、１０ａ，１０ｂ，１０ｃ
サイドウォール、１３ 層間絶縁層、１４ 金属配線
層、２０ 下層金属層ダミーレイヤ、２１ 上層金属層
ダミーレイヤ。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 AC02 AC05 AC15 AC18 CA18 CD18 DF03 DF12 EZ14 EZ15 EZ16 EZ20
Claims (13)
- 【請求項１】 下層金属層と、誘電体層と、上層金属層
とが積層してなる容量素子と、所定領域に設けられる配
線層と、前記下層金属層に第１ビアホールを介して接続
される第１配線ラインと、前記上層金属層に第２ビアホ
ールを介して接続される第２配線ラインと、前記配線層
に第３ビアホールを介して接続される第３配線ライン
と、を備える半導体装置であって、 前記下層金属層は、前記配線層と同一製造工程で形成さ
れた同一部材からなり、 前記第１配線ラインおよび前記第２配線ラインは、前記
第１ビアホール、前記第２ビアホール、および前記第３
ビアホールが同時に形成された後、第３配線ラインと同
一製造工程で形成された同一部材からなる、半導体装
置。 - 【請求項２】 前記上層金属層の厚さは、前記下層金属
層の厚さよりも薄く設けられる、請求項１に記載の半導
体装置。 - 【請求項３】 前記誘電体層と、前記上層金属層とは、
同一のマスクを用いてパターニングされることにより、
それそれ同一形状を有する、請求項１に記載の半導体装
置。 - 【請求項４】 前記上層金属層は、前記誘電体層の上に
設けられる第１金属層と、前記第１金属層の上に設けら
れる第２金属層とを有し、 前記第１金属層の端面は、前記第２金属層の端面よりも
内側に後退するように設けられる、請求項１に記載の半
導体装置。 - 【請求項５】 前記上層金属層の端面は、サイドウォー
ル絶縁膜により覆われている、請求項１に記載の半導体
装置。 - 【請求項６】 当該半導体装置の下方には、層間絶縁膜
を介在して下層配線層が設けられ、前記容量素子を構成
する前記上層金属層の下方領域において、前記下層金属
層と前記下層配線層との間の前記層間絶縁膜には、ビア
ホールが存在しないことを特徴とする、請求項１に記載
の半導体装置。 - 【請求項７】 当該半導体装置の下方には、層間絶縁膜
が設けられ、前記容量素子を構成する前記上層金属層の
下方領域の前記層間絶縁膜には、他の下層配線層が存在
しないことを特徴とする、請求項１に記載の半導体装
置。 - 【請求項８】 当該半導体装置の下方には、第１層間絶
縁膜が設けられ、 前記第１層間絶縁膜の下方には、第２層間絶縁膜が設け
られ、 前記第２層間絶縁膜の前記容量素子の下方領域には、金
属配線層が設けられる、請求項１に記載の半導体装置。 - 【請求項９】 当該半導体装置は、動作に寄与しないダ
ミー上層金属層とダミー下層金属層とを有するダミー容
量素子をさらに備え、平面的に見て、前記容量素子と前
記ダミー容量素子とが均等に配置されていることを特徴
とする、請求項１に記載の半導体装置。 - 【請求項１０】 下層金属層と、誘電体層と、上層金属
層とが積層してなる容量素子と、所定領域に設けられる
配線層と、前記下層金属層に第１ビアホールを介して接
続される第１配線ラインと、前記上層金属層に第２ビア
ホールを介して接続される第２配線ラインと、前記配線
層に第３ビアホールを介して接続される第３配線ライン
と、を備える半導体装置の製造方法であって、 前記配線層と同一製造工程で前記下層金属層を形成する
工程と、 前記第１ビアホール、前記第２ビアホール、および前記
第３ビアホールが同時に形成された後、前記第３配線ラ
インと同一製造工程で前記第１配線ラインおよび前記第
２配線を形成する工程と、を備える、半導体装置の製造
方法。 - 【請求項１１】 前記上層金属層の厚さは、前記下層金
属層の厚さよりも薄く形成される、請求項１０に記載の
半導体装置の製造方法。 - 【請求項１２】 前記誘電体層と、前記上層金属層と
は、同一のマスクを用いてパターニングされる、請求項
１０に記載の半導体装置の製造方法。 - 【請求項１３】 前記誘電体層は、反射防止膜の機能を
含む、請求項１０に記載の半導体装置の製造方法。
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