JP2010258130A - 半導体装置及びそのレイアウト方法 - Google Patents

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Abstract

【課題】ＭＩＭ容量の搭載数を変化させた評価を、効率良く行うことができる半導体装置及びそのレイアウト方法。
【解決手段】本発明に係る半導体装置は、下層電極１０７と、上層電極１０９と、両電極間に形成された容量絶縁膜１０８を有するＭＩＭ容量ＭＣ１と、下層電極１０７に接続され、下層電極１０７の主面の法線方向上向きに延設された第１のビアホールＶＨｃと、上層電極１０９に接続され、上層電極１０９の主面の法線方向上向きに延設された第２のビアホールＶＨｂと、下層電極１０７よりも下側に形成された複数の下層配線１０２と、を備え、上層電極１０９の主面の法線方向から見た場合、第１及び第２のビアホールＶＨｃ、ＶＨｂが下層配線１０２と重なって形成されているものである。
【選択図】図１

Description

本発明は、半導体装置及びそのレイアウト方法に関し、特にＭＩＭ容量を有する半導体装置及びそのレイアウト方法に関する。
近年、ＬＳＩ（Large Scale Integration）のノイズ対策としてＭＩＭ（Metal- Insulator- Metal）構造のデカップリング容量（Decoupling Capacitor）がＬＳＩへ搭載されるようになってきている。また、ＭＩＭ構造の容量（ＭＩＭ容量）はメモリデバイスとして既に広く使用されており、ＬＳＩへ搭載する素子としての重要性が高まってきている。
図８は、特許文献１の図１を簡略化した図であって、ＭＩＭ容量を有する半導体装置の断面図である。この半導体装置は、下層層間絶縁膜１、下部電極２Ｂ、容量絶縁膜３Ａ、上部電極４、反射防止膜６、ビアホール７Ｂ、７Ｃ、７Ｄ、層間絶縁膜８、上層配線９Ｂ、９Ｃ、下層配線１１を備えている。ここで、下部電極２Ｂ、容量絶縁膜３Ａ、上部電極４からＭＩＭ容量が構成されている。そして、上部電極４は、ビアホール７Ｃ、７Ｄを介して、上層配線９Ｃに接続されている。また、下部電極２Ｂは、ビアホール７Ｂを介して、上層配線９Ｂに接続されている。さらに、下部電極２Ｂは、下層配線１１に接続されている。
ところで、ＭＩＭ容量とりわけデカップリング容量の効果を実証するため、ＭＩＭ容量の搭載数を変化させて特性評価する場合がある。また、実際の製品でも、スペックなどに応じて、ＭＩＭ容量の搭載数のみを変更し得る。
ＭＩＭ容量を搭載しない場合、通常、単純にＭＩＭ容量を形成するマスクや工程を削除することになる。この場合、ＭＩＭ容量に接続するビアホールは、他の回路部のビアホールと同じ工程すなわち共通のマスクを用いて形成される。そのため、このビアホール形成工程を削除することはできない。
特開２００２−３５３３２８号公報
しかしながら、ＭＩＭ容量を形成しないと、ＭＩＭ容量の上部電極や下部電極に接続するために配置したビアホールが、下層配線のない領域に形成される、あるいは、電位の異なる意図しない配線へ接続される恐れがある。それらは、プロセス上の問題や、特性評価不能などを招来する。
例えば、図８では、上層配線９Ｃに接続されるビアホール７Ｃ、７Ｄの長手方向下側の延長線上に、下層配線１１が形成されていない。このビアホールレイヤのレイアウトマスクを用いて、ＭＩＭ容量を搭載しない回路を製造すると、ビアホール７Ｃ、７Ｄが、下層配線１１のない領域に形成されることになり、プロセス上の問題が生じる。これを回避するには、ビアホールのレイアウト変更及びマスクの新規作成が必要になるが、コストや時間の観点から問題となる。
本発明に係る半導体装置は、
下層電極と、上層電極と、前記下層電極と前記上層電極との間に形成された容量絶縁膜を有するＭＩＭ容量と、
前記下層電極に接続され、前記下層電極の主面の法線方向上向きに延設された第１のビアホールと、
前記上層電極に接続され、前記上層電極の主面の法線方向上向きに延設された第２のビアホールと、
前記下層電極よりも下側に形成された複数の下層配線と、を備え、
前記上層電極の主面の法線方向から見た場合、前記第１及び第２のビアホールが前記下層配線と重なって形成されているものである。
本発明に係る半導体装置のレイアウト方法は、
下層電極と、上層電極と、前記下層電極と前記上層電極との間に形成された容量絶縁膜を有するＭＩＭ容量と、
前記下層電極に接続され、前記下層電極の主面の法線方向上向きに延設された第１のビアホールと、
前記上層電極に接続され、前記上層電極の主面の法線方向上向きに延設された第２のビアホールと、
前記下層電極よりも下側に形成された複数の下層配線と、を備えた半導体装置のレイアウト方法であって、
前記上層電極の主面の法線方向から見た場合、前記第１及び第２のビアホールを前記下層配線と重なるように配置するものである。
第１及び第２のビアホールの長手方向下向きの延長上に下層配線が位置するため、ＭＩＭ容量を搭載しない場合も、同一のビアホールレイヤのレイアウトマスクを用いて製造することができる。
本発明によれば、ＭＩＭ容量の搭載数を変化させた評価を、効率良く行うことができる半導体装置及びそのレイアウト方法を提供することができる。
第１の実施の形態に係る半導体装置の模式的断面図である。 ＭＩＭ容量を搭載しない場合の半導体装置の模式的断面図である。 比較例に係る半導体装置であって、ＭＩＭ容量を搭載しない場合の模式的断面図である。 第１の実施の形態に係る半導体装置の平面レイアウト図である。 図４に上層配線１０６ｂ、１０６ｃを重ねて示したものである。 ＭＩＭ容量を搭載しない場合の平面レイアウト図である。 第２の実施の形態に係る半導体装置の平面レイアウト図である。 特許文献１の図１を簡略化した図であって、ＭＩＭ容量を有する半導体装置の断面図である。
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。
（実施の形態１）
図１は、本発明の第１の実施の形態に係る半導体装置の模式的断面図である。この半導体装置は、第１層間絶縁膜１０１、下層配線１０２、キャップ層１０３、第２層間絶縁膜１０４、第３層間絶縁膜１０５、上層配線１０６、ＭＩＭ容量ＭＣ１、ＭＣ２を備えている。ここで、ＭＩＭ容量ＭＣ１、ＭＣ２はそれぞれ、下部電極１０７、容量絶縁膜１０８、上部電極１０９、ハードマスク層１１０を備えている。
図１に示すように、第１層間絶縁膜１０１は例えばＳｉＯ２からなり、例えばＣｕからなる下層配線１０２を有している。第１層間絶縁膜１０１上には、例えば膜厚７０〜１００ｎｍ程度のＳｉＣ、ＳｉＣＮ、ＳｉＮなどからなるキャップ層１０３が形成されている。キャップ層１０３上には、例えば膜厚約４００ｎｍのＳｉＯ２からなる第２層間絶縁膜１０４が形成されている。
ＭＩＭ容量ＭＣ１、ＭＣ２を構成する下部電極１０７は、例えば膜厚１００〜１５０ｎｍ程度のＴｉ、ＴｉＮ、Ｔａ、ＴａＮなどからなり、第２層間絶縁膜１０４上に形成されている。また、容量絶縁膜１０８は、例えば膜厚１０〜５０ｎｍ程度のＳｉＯ２、ＳｉＮ、Ｔａ２Ｏ５、ＨｆＯ２などからなり、第２層間絶縁膜１０４上に形成されている。上部電極１０９は、下部電極１０７と同様の膜厚及び材料からなり、容量絶縁膜１０８上に形成されている。そして、ハードマスク層１１０は例えば膜厚１００〜２００ｎｍ程度のＳｉＮからなり、上部電極１０９上に形成されている。上部電極１０９上のビアホールＶＨｂはエッチングにより形成される。ハードマスク層１１０はそのエッチング速度を抑制するために設けられている。
第３層間絶縁膜１０５は、例えばＳｉＯ２からなり、ＭＩＭ容量ＭＣ１、ＭＣ２を覆うように形成されている。そして、上層配線１０６は例えばＡｌからなり、第３層間絶縁膜１０５上に形成されている。なお、図１では、ＭＩＭ容量ＭＣ１、ＭＣ２を覆う第３層間絶縁膜１０５が平坦化されておらず、上層配線１０６がＡｌからなる場合を想定している。しかしながら、第３層間絶縁膜１０５を平坦化し、上層配線１０６をＣｕから構成することも当然のことながら可能である。
ここで、上層配線１０６のうち上層配線１０６ｃは、ビアホールＶＨｃを介して、ＭＩＭ容量ＭＣ１、ＭＣ２を構成する下部電極１０７と接続されている。さらに、このビアホールＶＨｃの長手方向下側の延長上に下部電極１０７と同電位の下層配線１０２ｃが形成されている。
また、上層配線１０６のうち上層配線１０６ｂは、ビアホールＶＨｂを介して、ＭＩＭ容量ＭＣ１、ＭＣ２を構成する上部電極１０９に接続されている。さらに、このビアホールＶＨｂの長手方向下側の延長上に上部電極１０９と同電位の下層配線１０２ｂが形成されている。
図１の中央に位置する上層配線１０６は、ビアホールＶＨａを介して、直接下層配線１０２に接続されている。このようにビアホールＶＨａを介して、上層配線１０６と直接接続された下層配線１０２は、上部電極１０９と同電位の下層配線１０２ｂ又は下部電極１０７と同電位の下層配線１０２ｃのいずれかである。なお、ビアホールＶＨａ、ＶＨｂ、ＶＨｃの内部には、上層配線１０６と一体化した配線が形成されている。
上記の通り、本実施の形態では、上層配線１０６ｂと上部電極１０９とを接続するすべてのビアホールＶＨｂの長手方向下側の延長上に上部電極１０９と同電位の下層配線１０２ｂが形成されている。同様に、上層配線１０６ｃと下部電極１０７とを接続するすべてのビアホールＶＨｃの長手方向下側の延長上に下部電極１０７と同電位の下層配線１０２ｃが形成されている。
図２は、ＭＩＭ容量ＭＣ１、ＭＣ２を搭載しない場合の半導体装置の模式的断面図である。図２に示すように、同一のビアホールレイヤのレイアウトマスクを用いて製造しても、同電位のビアホールＶＨｂと下層配線１０２ｂ、あるいは、同電位のビアホールＶＨｃと下層配線１０２ｃとが接続される。そのため、プロセス上の問題を生じることがなく、特性評価も可能となる。すなわち、ＭＩＭ容量の搭載数を変化させた評価を、効率良く行うことができる。
一方、図３は、比較例に係る半導体装置であって、ＭＩＭ容量を搭載しない場合の模式的断面図である。図３の右側において、ビアホールＶＨｂの長手方向下側の延長上に下層配線１０２ｂが形成されていないため、プロセス上の問題が生じる。また、ビアホールＶＨｃを介して、異電位の上層配線１０６ｃと下層配線１０２ｂが接続され、ショートしている。
図４は、第１の実施の形態に係る半導体装置の平面レイアウト図である。図４は、上部電極１０９及び下部電極１０７の主面の法線方向から見た場合の下層配線１０２、下部電極１０７、上部電極１０９及びビアホールＶＨａ、ＶＨｂ、ＶＨｃの位置関係を示している。図４の上下方向に６本の下層配線１０２が形成されている。そして、下層配線１０２の上にＭＩＭ容量を構成する下部電極１０７が、さらにその上に上部電極１０９が形成されている。
また、全ての下層配線１０２上に、下層配線１０２と上層配線１０６とを直接接続するビアホールＶＨａが配置されている。換言すると、上部電極１０９（あるいは下部電極１０７）の主面の法線方向から見た場合、すべてのビアホールＶＨａは下層配線１０２と重なるように配置されている。
そして、下部電極１０７上に、下部電極１０７とこれと同電位の上層配線１０６ｃとを接続するビアホールＶＨｃが配置されている。ここで、ビアホールＶＨｃは、下部電極１０７と同電位の下層配線１０２ｃ（図４における６本の下層配線１０２のうち中央部の４本）の真上に４個ずつ配置されている。換言すると、ビアホールＶＨｃの長手方向下側の延長上に下部電極１０７と同電位の下層配線１０２ｃが形成されている。すなわち、上部電極１０９（あるいは下部電極１０７）の主面の法線方向から見た場合、すべてのビアホールＶＨｃは下層配線１０２ｃと重なるように配置されている。
さらに、上部電極１０９上に、上部電極１０９とこれと同電位の上層配線１０６ｂとを接続するビアホールＶＨｂが配置されている。ここで、ビアホールＶＨｂは、上部電極１０９と同電位の下層配線１０２ｂ（図４における６本の下層配線１０２のうち両端の２本）の真上に６個ずつ配置されている。換言すると、ビアホールＶＨｂの長手方向下側の延長上に上部電極１０９と同電位の下層配線１０２ｂが形成されている。すなわち、上部電極１０９（あるいは下部電極１０７）の主面の法線方向から見た場合、すべてのビアホールＶＨｂは下層配線１０２ｂと重なるように配置されている。
図５は、図４に上部電極１０９と同電位の上層配線１０６ｂ、下部電極１０７と同電位の上層配線１０６ｃを重ねて示したものである。なお、図１はＭＩＭ容量の上部電極１０９や下部電極１０７に接続するために配置したビアホールＶＨｂ、ＶＨｃの長手方向下側の延長上に、同電位の下層配線１０２ｂ、１０２ｃが形成されていることを示す模式図である。そのため、図４や図５の特定平面による断面図となっていないことに注意を要する。
図６は、ＭＩＭ容量を搭載しない場合の平面レイアウト図である。ＭＩＭ容量を搭載する場合に下部電極１０７と接続されるビアホールＶＨｃが、同電位の下層配線１０２ｃに接続される。また、ＭＩＭ容量を搭載する場合に上部電極１０９と接続されるビアホールＶＨｂが、同電位の下層配線１０２ｂに接続される。このように、ＭＩＭ容量搭載の有無に関わらず、同一のビアホールレイヤのレイアウトマスクを用いて製造しても、同電位のビアホールＶＨｂと下層配線１０２ｂ、あるいは、同電位のビアホールＶＨｃと下層配線１０２ｃとが接続される。そのため、プロセス上の問題を生じることがなく、特性評価も可能となる。すなわち、ＭＩＭ容量の搭載数を変化させた評価を、効率良く行うことができる。
（実施の形態２）
次に、図７を参照して本発明の第２の実施の形態について説明する。図７は第２の実施の形態に係る半導体装置の平面レイアウト図である。図４同様、下層配線１０２、下部電極１０７、上部電極１０９及びビアホールＶＨａ、ＶＨｂ、ＶＨｃの位置関係を示している。
本実施の形態に係る半導体装置には、ＭＩＭ容量の評価回路のみが形成されている。そのため、ＭＩＭ容量がない場合に接続される下層配線１０２とビアホールＶＨｂ、ＶＨｃとの電位を考慮する必要がない。従って、全ての下層配線１０２上に、下層配線１０２と上層配線１０６とを直接接続するビアホールＶＨａ、上部電極１０９と上層配線１０６ｂとを接続するビアホールＶＨｂ、下部電極１０７と上層配線１０６ｃとを接続するビアホールＶＨｃが配置することができる。本実施の形態においても、実施の形態１と同様の効果を得ることができる。
１０１ 第１層間絶縁膜
１０２、１０２ｂ、１０２ｃ 下層配線
１０３ キャップ層
１０４ 第２層間絶縁膜
１０５ 第３層間絶縁膜
１０６、１０６ｂ、１０６ｃ 上層配線
１０７ 下部電極
１０８ 容量絶縁膜
１０９ 上部電極
１１０ ハードマスク層
ＭＣ１、ＭＣ２ 容量
ＶＨａ、ＶＨｂ、ＶＨｃ ビアホール

Claims (8)

  1. 下層電極と、上層電極と、前記下層電極と前記上層電極との間に形成された容量絶縁膜を有するＭＩＭ容量と、
    前記下層電極に接続され、前記下層電極の主面の法線方向上向きに延設された第１のビアホールと、
    前記上層電極に接続され、前記上層電極の主面の法線方向上向きに延設された第２のビアホールと、
    前記下層電極よりも下側に形成された複数の下層配線と、を備え、
    前記上層電極の主面の法線方向から見た場合、前記第１及び第２のビアホールが前記下層配線と重なって形成されている半導体装置。
  2. 前記上層電極の主面の法線方向から見て前記第１のビアホールと重なって形成された前記下層配線が、前記下層電極と同電位であることを特徴とする請求項１に記載の半導体装置。
  3. 前記上層電極の主面の法線方向から見て前記第２のビアホールと重なって形成された前記下層配線が、前記上層電極と同電位であることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記上層電極と前記下層電極とが異なる電位であることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
  5. 下層電極と、上層電極と、前記下層電極と前記上層電極との間に形成された容量絶縁膜を有するＭＩＭ容量と、
    前記下層電極に接続され、前記下層電極の主面の法線方向上向きに延設された第１のビアホールと、
    前記上層電極に接続され、前記上層電極の主面の法線方向上向きに延設された第２のビアホールと、
    前記下層電極よりも下側に形成された複数の下層配線と、を備えた半導体装置のレイアウト方法であって、
    前記上層電極の主面の法線方向から見た場合、前記第１及び第２のビアホールを前記下層配線と重なるように配置する半導体装置のレイアウト方法。
  6. 前記上層電極の主面の法線方向から見て前記第１のビアホールと重なって形成される前記下層配線を、前記下層電極と同電位とすることを特徴とする請求項５に記載の半導体装置のレイアウト方法。
  7. 前記上層電極の主面の法線方向から見て前記第２のビアホールと重なって形成される前記下層配線を、前記上層電極と同電位とすることを特徴とする請求項５又は６に記載の半導体装置のレイアウト方法。
  8. 前記上層電極と前記下層電極とを異なる電位とすることを特徴とする請求項５〜７のいずれか一項に記載の半導体装置のレイアウト方法。
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