CN113823621A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，半导体结构包括：衬底；位于衬底上的若干第一电极层和第二电极层；位于衬底上的第一互连层和第二互连层；位于衬底上的若干第一导电插塞和若干第二导电插塞，每根第一导电插塞与第一互连层或第二互连层连接，每根第二导电插塞与第一电极层或第二电极层连。通过将第一导电插塞与第一互连层或第二互连层连接，第二导电插塞与第一电极层或第二电极层连接，使得整体的导电插塞的数量增加，降低第一互连层、第二互连层、第一电极层以及第二电极层与其他器件结构之间的接触电阻，提升电容器的品质因数；另外，由于第二导电插塞与第一电极层或第二电极层连接，不需要额外占用空间，使得最终形成的半导体结构的集成度提升。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着各种功能电路集成度的迅速提高以及对功能模块和元器件小型化的需要，集成无源技术成为一种取代分立无源器件以达到器件小型化的解决方案。在各种典型电路中，80％的组件为无源器件，它们占去了印刷电路板上的近50％的面积，而电容器作为基板上最常见也是分布最多的元器件，使电容器的集成技术成为集成无源技术的关键技术。
目前集成电路设计时经常用到的两种电容器为MIM(metal insulator metal)电容器和MOM(metal oxide metal)电容器。MIM电容器即为平行板电容器，其优点是可以通过改变两个平行板之间的介质层(一般为氮化硅层)的厚度来改变电容器的电容值，当前MIM电容器的电容密度(单位面积的电容值)最大可以做到2fF/μm2，但是，相对于MOM电容器来说，制作MIM电容器的过程中，不可避免的要增加一块掩膜版(如电容器上极板光刻时所用的mask)，同时增加一次光刻和腐蚀过程，这必然导致了工艺成本的增加。
MOM电容器是通过对同一金属层上的金属进行光刻和刻蚀，得到多个相互平行的导电电极线，即同一层上的金属呈梳状(即COMB结构)排列，多个导电电极线即为梳齿部分，同一层的多个导电电极线之间设置有电介质，这里将由位于同一层上且呈梳状排列的导电电极线与其之间的电介质组成的组合层称为金属化层。在同一金属化层上，相邻的两个导电电极线及其中间的电介质形成了电容结构，以产生电容，MOM电容器总的电容值是由多层金属化层上的电容并联后的产生的，即将多层金属化层上的电容值相加得到MOM电容器的电容值。
然而，现有技术中的MOM电容器的性能仍有待提升。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以提升最终形成的半导体结构的性能。
为解决上述问题，本发明提供一种半导体结构，包括：衬底；位于所述衬底上且沿第一方向平行排布的若干第一电极层和若干第二电极层，所述第二电极层位于相邻的所述第一电极层之间；位于所述衬底上的第一互连层和第二互连层，所述第一互连层连接若干所述第一电极层，所述第二互连层连接若干所述第二电极层；位于所述衬底上的若干第一导电插塞和若干第二导电插塞，每根所述第一导电插塞与所述第一互连层或所述第二互连层连接，每根所述第二导电插塞与所述第一电极层或所述第二电极层连接。
可选的，所述第一电极层沿第二方向的宽度为20nm～500nm；所述第二电极层沿第二方向的宽度为20nm～500nm，所述第一方向与所述第二方向垂直。
可选的，所述第一电极层和所述第二电极层之间的间距为20nm～200nm，所述间距方向沿所述第一方向。
可选的，所述第一导电插塞的数量为2～20；所述第二导电插塞的数量为2～10。
可选的，还包括：位于所述衬底上的第一介电层，所述第一电极层、第二电极层、第一互连层以及第二互连层位于所述第一介电层内。
可选的，还包括：位于所述衬底上的层间介质层，所述第一导电插塞和所述第二导电插塞位于所述层间介质层内。
可选的，还包括：位于所述衬底上的第一器件层，所述第一器件层与所述第一导电插塞和所述第二导电插塞连接。
可选的，每根所述第一导电插塞位于所述第一互连层或所述第二互连层的顶部表面，每根所述第二导电插塞位于所述第一电极层或所述第二电极层的顶部表面；所述第一器件层位于所述第一导电插塞和第二导电插塞的顶部表面。
可选的，所述第一导电插塞和所述第二导电插塞位于所述第一器件层顶部表面；所述第一互连层或所述第二互连层位于每根所述第一导电插塞的顶部表面；所述第一电极层或所述第二电极层位于每根所述第二导电插塞的顶部表面。
可选的，所述第一器件层包括：沿所述第一方向平行排布的若干第三电极层和若干第四电极层，所述第四电极层位于相邻的所述第三电极层之间；第三互连层和第四互连层，所述第三互连层连接若干所述第三电极层，所述第四互连层连接若干所述第四电极层；所述第一导电插塞与所述第三互连层或所述第四互连层连接，所述第二导电插塞与所述第三电极层或所述第四电极层连接。
可选的，所述第一器件层还包括：第二介电层，所述第三电极层、第四电极层、第三互连层以及第四互连层位于所述第二介电层内。
可选的，所述衬底包括：基底、以及位于基底上的第二器件层。
相应的，本发明还提供了一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成沿第一方向平行排布的若干第一电极层和若干第二电极层，所述第二电极层位于相邻的所述第一电极层之间；在所述衬底上形成第一互连层和第二互连层，所述第一互连层连接若干所述第一电极层，所述第二互连层连接若干所述第二电极层；在所述衬底上形成若干第一导电插塞和若干第二导电插塞，每根所述第一导电插塞与所述第一互连层或所述第二互连层连接，每根所述第二导电插塞与所述第一电极层或所述第二电极层连接。
可选的，所述第一电极层沿第二方向的宽度为20nm～500nm；所述第二电极层沿第二方向的宽度为30nm～800nm，所述第一方向与所述第二方向垂直。
可选的，所述第一电极层和所述第二电极层之间的间距为20nm～200nm，所述间距方向沿所述第一方向。
可选的，所述第一导电插塞的数量为2～20；所述第二导电插塞的数量为2～10。
可选的，还包括：在所述衬底上形成第一介电层，所述第一电极层、第二电极层、第一互连层以及第二互连层位于所述第一介电层内。
可选的，还包括：在所述衬底上形成层间介质层，所述第一导电插塞和所述第二导电插塞位于所述层间介质层内。
可选的，还包括：在所述衬底上形成第一器件层，所述第一器件层与所述第一导电插塞和所述第二导电插塞连接。
与现有技术相比，本发明的技术方案具有以下优点：
在本发明技术方案的结构中，通过将所述第一导电插塞与所述第一互连层或所述第二互连层连接，所述第二导电插塞与所述第一电极层或所述第二电极层连接，使得整体的导电插塞的数量增加，降低所述第一互连层、第二互连层、第一电极层以及第二电极层与其他器件结构之间的接触电阻，提升电容器的品质因数，进而提升最终形成的半导体结构的性能；另外，由于所述第二导电插塞与所述第一电极层或所述第二电极层连接，不需要额外占用空间，使得最终形成的半导体结构的集成度提升，同时也不需要额外增设导电结构，降低了寄生电容。
进一步，所述第一导电插塞的数量为2～20；所述第二导电插塞的数量为2～10。该范围数量的所述第一导电插塞和所述第二导电插塞既能够有效的降低接触电阻，同时还能够有效控制各个导电插塞之间所产生的寄生电容，避免了过多的影响最终形成的半导体结构的性能。
在本发明技术方案的形成方法中，通过将所述第一导电插塞与所述第一互连层或所述第二互连层连接，所述第二导电插塞与所述第一电极层或所述第二电极层连接，使得整体的导电插塞的数量增加，降低所述第一互连层、第二互连层、第一电极层以及第二电极层与其他器件结构之间的接触电阻，提升电容器的品质因数，进而提升最终形成的半导体结构的性能；另外，由于所述第二导电插塞与所述第一电极层或所述第二电极层连接，不需要额外占用空间，使得最终形成的半导体结构的集成度提升，同时也不需要额外增设导电结构，降低了寄生电容。
进一步，所述第一导电插塞的数量为2～20；所述第二导电插塞的数量为2～10。该范围数量的所述第一导电插塞和所述第二导电插塞既能够有效的降低接触电阻，同时还能够有效控制各个导电插塞之间所产生的寄生电容，避免了过多的影响最终形成的半导体结构的性能。
附图说明
图1和图2是一种半导体结构的结构示意图；
图3和图4是另一种半导体结构的结构示意图；
图5至图12是本发明半导体结构的形成方法一实施例各步骤结构示意图。
具体实施方式
正如背景技术所述，现有技术中的MOM电容器的性能仍有待提升。以下将结合附图进行具体说明。
需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不限定于是否直接接触。
请参考图1和图2，图1是省略第一介电层和层间介质层的半导体结构俯视图，图2是图1中沿A-A线的剖面图，包括：衬底100；位于所述衬底100上且沿第一方向X平行排布的若干第一电极层101和若干第二电极层102，所述第二电极层102位于相邻的所述第一电极层101之间；位于所述衬底100上的第一互连层103和第二互连层104，所述第一互连层103连接若干所述第一电极层101，所述第二互连层104连接若干所述第二电极层102；位于所述衬底100上的若干第一导电插塞105，所述第一导电插塞105与所述第一互连层103或所述第二互连层104连接。
在上述实施例中，由于所述第一导电插塞105的数量有限，导致所述第一互连层103、第二互连层104、第一电极层101以及第二电极层102与其他器件结构之间接触的电阻较大。由于最终形成的MOM电容器的品质因数Q与接触电阻R之间呈现出反比例关系，当接触电阻较大时，会使得最终MOM电容器的品质因数降低，进而影响最终形成的半导体结构的性能。
为了解决上述问题，现有技术中还提供了一种半导体结构，以下将结合附图进行具体说明。
请参考图3和图4，图3是省略第一介电层和层间介质层的半导体结构俯视图，图4是图3中沿B-B线的剖面图，包括：衬底200；位于所述衬底200上且沿第一方向X平行排布的若干第一电极层201和若干第二电极层202，所述第二电极层202位于相邻的所述第一电极层201之间；位于所述衬底200上的第一互连层203和第二互连层204，所述第一互连层203连接若干所述第一电极层201，所述第二互连层204连接若干所述第二电极层202；位于所述衬底200上的第三互连层205和第四互连层206，所述第三互连层205与所述第一互连层203连接，所述第四互连层206与所述第二互连层204连接；位于所述衬底200上的若干第一导电插塞207和第二导电插塞208，所述第一导电插塞207与所述第一互连层203或所述第二互连层204连接，所述第二导电插塞208与所述第三互连层205或所述第四互连层206连接。
在上述实施例中，通过增设了第二导电插塞208、第三互连层205和第四互连层206，以此降低所述第一互连层203、第二互连层204、第三互连层205、第四互连层206、第一电极层201以及第二电极层202与其他器件结构之间的接触电阻，但是由于增设的所述第三互连层205和所述第四互连层206需要额外占据空间结构，使得最终形成的半导体结构的集成度降低。
在此基础上，本发明提供一种半导体结构及其形成方法，通过将所述第一导电插塞与所述第一互连层或所述第二互连层连接，所述第二导电插塞与所述第一电极层或所述第二电极层连接，使得整体的导电插塞的数量增加，降低所述第一互连层、第二互连层、第一电极层以及第二电极层与其他器件结构之间的接触电阻，提升电容器的品质因数，进而提升最终形成的半导体结构的性能；另外，由于所述第二导电插塞与所述第一电极层或所述第二电极层连接，不需要额外占用空间，使得最终形成的半导体结构的集成度提升，同时也不需要额外增设导电结构，降低了寄生电容。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
图5至图12是本发明实施例的一种半导体结构形成过程的结构示意图。
请参考图5，提供衬底。
在本实施例中，所述衬底包括：基底200、以及位于基底200上的第二器件层201。
所述基底200为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓或砷化镓等。在本实施例中，所述基底200为硅衬底。
所述第二器件层201包括：形成所述基底200表面的半导体器件、用于使所述半导体器件电连接的电互连结构(未示出)、以及用于电隔离所述半导体器件和电互连结构的绝缘层。所述半导体器件包括CMOS器件，所述CMOS器件包括晶体管、存储器、电容器或电阻器等。所述电互连结构的材料为金属，所述金属包括铜、钨、铝、银、钛、钽、氮化钛、氮化钽中的一种或多种；所述绝缘层的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料或超低K介质材料中的一种或多种。
在所述衬底上形成沿第一方向平行排布的若干第一电极层和若干第二电极层，所述第二电极层位于相邻的所述第一电极层之间；在所述衬底上形成第一互连层和第二互连层，所述第一互连层连接若干所述第一电极层，所述第二互连层连接若干所述第二电极层；在所述衬底上形成第一介电层，所述第一电极层、第二电极层、第一互连层以及第二互连层位于所述第一介电层内。具体形成过程请参考图6至图8。
请参考图6和图7，图6是半导体结构俯视图，图7是图6中沿C-C线的剖面图；在所述衬底表面形成第一导电膜(未图示)；在所述第一导电膜上形成第一图形化层(未图示)，所述第一图形化层暴露出部分所述第一导电膜；以所述第一图形化层为掩膜刻蚀所述第一导电膜，直至暴露出所述衬底的顶部表面为止，形成沿第一方向平行排布的若干所述第一电极层202和若干第二电极层203、以及第一互连层204和第二互连层205。
在本实施例中，通过所述第一电极层202、第二电极层203、第一互连层204以及第二互连层205形成的电容结构呈若干电容并联状态，使得最终的电容结构容量增大，以此满足电学结构上的需求。
在本实施例中，所述第一电极层202和所述第二电极层203的数量分别为2个。在其他实施例中，所述第一电极层和所述第二电极层的数量还可以大于2个。
所述第一导电膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。在本实施例中，所述第一导电膜的形成工艺采用物理气相沉积工艺。
所述第一导电膜的材料为铝、钛、钽、氮化钛、氮化钽中的一种或多种；在本实施例中，所述第一导电膜的材料采用铝。
由所述第一电极层202和所述第二电极层203的宽度决定了所述第一电极层202和所述第二电极层203所形成的电容的正对面积，所述正对面积越大，所述电容的容量越大。在本实施例中，所述第一电极层202沿第二方向Y的宽度为20nm～500nm；所述第二电极层203沿第二方向Y的宽度为30nm～800nm，所述第一方向X与所述第二方向Y垂直。
所述电容值还与所述第一电极层202和所述第二电极层203之间的间距有关，所述间距越大，所述电容的容量越大。在本实施例中，所述第一电极层202和所述第二电极层203之间的间距为20nm～200nm，所述间距方向沿所述第一方向X。
请参考图8，图8与图7的视图方向一致，在形成所述第一电极层202、第二电极层203、第一互连层204和第二互连层205之后，在所述衬底上形成初始第一介电层(未图示)，所述初始第一电极层覆盖所述第一电极层202、第二电极层203、第一互连层204和第二互连层205；对所述初始第一介电层进行平坦化处理，直至暴露出所述第一电极层202、第二电极层203、第一互连层204和第二互连层205的顶部表面为止，形成所述第一介电层206。
所述第一介电层206在所述第一电极层202和所述第二电极层203之间作为电容的介质材料，通过所述第一介电层206、第一电极层202以及第二电极层203共同形成电容结构。在本实施例中，所述第一介电层206的材料为氮化硅、氧化硅、氮氧化硅中的一种或多种。在其它实施例中，所述第一介电层的材料还能够为高K介质材料，所述高K介质材料包括HfO2、ZrO2、HfSiNO、Al2O3或SbO。
所述初始第一介电层的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。在本实施例中，所述初始第一介电层的形成工艺采用化学气相沉积工艺。
对所述初始第一介电层进行平坦化处理的工艺包括：化学机械打磨工艺、湿法刻蚀工艺或干法刻蚀工艺；在本实施例中，对所述初始第一介电层进行平坦化处理的工艺采用化学机械打磨工艺。
在其他实施例中，还可以采用先在所述衬底上形成所述第一介电层；在形成所述第一介电层之后，在所述第一介电层内形成若干开口；在若干所述开口内分别形成所述第一电极层、第二电极层、第一互连层和第二互连层。
在形成所述第一电极层202、第二电极层203、第一互连层204、第二互连层205以及第一介电层206之后，还包括：在所述衬底上形成若干第一导电插塞和若干第二导电插塞，每根所述第一导电插塞与所述第一互连层204或所述第二互连层205连接，每根所述第二导电插塞与所述第一电极层202或所述第二电极层203连接；在所述衬底上形成层间介质层，所述第一导电插塞和所述第二导电插塞位于所述层间介质层内。具体形成过程请参考图9至图11。
请参考图9，在所述第一电极层202、第二电极层203、第一互连层204、第二互连层205以及第一介电层206上形成所述层间介质层207；在所述层间介质层207内形成若干第一插塞开口208和若干第二插塞开口209，每个所述第一插塞开口208暴露出所述第一互连层204或所述第二互连层205的顶部表面，每个所述第二插塞开口209暴露出所述第一电极层202或所述第二电极层203的顶部表面。
在本实施例中，所述层间介质层207的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料或超低K介质材料中的一种或多种。在本实施例中，所述层间介质层207的材料采用氧化硅。
在本实施例中，所述层间介质层207的形成方法包括：在所述第一电极层202、第二电极层203、第一互连层204、第二互连层205以及第一介电层206上形成初始层间介质层(未图示)；对所述初始层间介质层进行平坦化处理，形成所述层间介质层207。
在本实施例中，所述初始层间介质层的形成工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。在本实施例中，所述初始层间介质层的形成工艺采用化学气相沉积工艺。
在本实施例中，所述平坦化处理的工艺为化学机械打磨工艺。
在本实施例中，在所述层间介质层207内形成若干第一插塞开口208和若干第二插塞开口209的方法包括：在所述层间介质层207上形成第二图形化层(未图示)，所述第二图形化层暴露出部分所述层间介质层207；以所述第二图形化层为掩膜刻蚀所述层间介质层207，直至暴露出所述第一电极层202、第二电极层203、第一互连层204以及第二互连层205的顶部表面为止，形成若干所述第一插塞开口208和若干所述第二插塞开口209。
请参考图10和图11，图10是省略第一介电层和层间介质层的半导体结构俯视图，图11是图10中沿D-D线的剖面图；在所述第一插塞开口208内形成所述第一导电插塞210，在所述第二插塞开口209内形成所述第二导电插塞211。
通过将所述第一导电插塞210与所述第一互连层204或所述第二互连层205连接，所述第二导电插塞211与所述第一电极层202或所述第二电极层203连接，使得整体的导电插塞的数量增加，降低所述第一互连层204、第二互连层205、第一电极层202以及第二电极层203与其他器件结构之间的接触电阻，提升电容器的品质因数，进而提升最终形成的半导体结构的性能；另外，由于所述第二导电插塞211与所述第一电极层202或所述第二电极层203连接，不需要额外占用空间，使得最终形成的半导体结构的集成度提升，同时也不需要额外增设导电结构，降低了寄生电容。
在本实施例中，所述第一导电插塞210的数量为2～20；所述第二导电插塞211的数量为2～10。该范围数量的所述第一导电插塞210和所述第二导电插塞211既能够有效的降低接触电阻，同时还能够有效控制各个导电插塞之间所产生的寄生电容，避免了过多的影响最终形成的半导体结构的性能。
请参考图12，在形成所述第一导电插塞210和所述第二导电插塞211之后，在所述衬底上形成第一器件层，所述第一器件层与所述第一导电插塞210和所述第二导电插塞211连接。
在本实施例中，每根所述第一导电插塞210位于所述第一互连层204或所述第二互连层205的顶部表面，每根所述第二导电插塞211位于所述第一电极层202或所述第二电极层203的顶部表面；所述第一器件层位于所述第一导电插塞210和第二导电插塞211的顶部表面。
在其他实施例中，所述第一导电插塞和所述第二导电插塞还可以位于所述第一器件层顶部表面；所述第一互连层或所述第二互连层位于每根所述第一导电插塞的顶部表面；所述第一电极层或所述第二电极层位于每根所述第二导电插塞的顶部表面。
在本实施例中，所述第一器件层包括：沿所述第一方向X平行排布的若干第三电极层212和若干第四电极层213，所述第四电极层213位于相邻的所述第三电极层212之间；第三互连层214和第四互连层215，所述第三互连层214连接若干所述第三电极层212，所述第四互连层215连接若干所述第四电极层213；所述第一导电插塞210与所述第三互连层214或所述第四互连层215连接，所述第二导电插塞211与所述第三电极层212或所述第四电极层213连接。
在本实施例中，所述第一器件层还包括：第二介电层216，所述第三电极层212、第四电极层213、第三互连层214以及第四互连层215位于所述第二介电层216内。
在本实施例中，所述第一器件层中的所述第三电极层212、第四电极层213、第三互连层214、第四互连层215以及第二介电层216的形成过程与所述第一电极层202、第二电极层203、第一互连层204、第二互连层205以及第一介电层206的形成过程一致，具体可参考图6至图8，以及相关说明所述。
相应的，本发明的实施例中还提供了一种半导体结构，请继续参考图12，包括：衬底；位于所述衬底上且沿第一方向X平行排布的若干第一电极层202和若干第二电极层203，所述第二电极层203位于相邻的所述第一电极层202之间；位于所述衬底上的第一互连层204和第二互连层205，所述第一互连层204连接若干所述第一电极层202，所述第二互连层205连接若干所述第二电极层203；位于所述衬底上的若干第一导电插塞210和若干第二导电插塞211，每根所述第一导电插塞210与所述第一互连层204或所述第二互连层205连接，每根所述第二导电插塞211与所述第一电极层202或所述第二电极层203连接。
通过将所述第一导电插塞210与所述第一互连层204或所述第二互连层205连接，所述第二导电插塞211与所述第一电极层202或所述第二电极层203连接，使得整体的导电插塞的数量增加，降低所述第一互连层204、第二互连层205、第一电极层202以及第二电极层203与其他器件结构之间的接触电阻，提升电容器的品质因数，进而提升最终形成的半导体结构的性能；另外，由于所述第二导电插塞211与所述第一电极层202或所述第二电极层203连接，不需要额外占用空间，使得最终形成的半导体结构的集成度提升，同时也不需要额外增设导电结构，降低了寄生电容。
在本实施例中，所述第一电极层202沿第二方向Y的宽度为20nm～500nm；所述第二电极层203沿第二方向Y的宽度为30nm～800nm，所述第一方向X与所述第二方向Y垂直。
在本实施例中，所述第一电极层202和所述第二电极层203之间的间距为20nm～200nm，所述间距方向沿所述第一方向X。
在本实施例中，所述第一导电插塞210的数量为2～20；所述第二导电插塞211的数量为2～10。该范围数量的所述第一导电插塞210和所述第二导电插塞211既能够有效的降低接触电阻，同时还能够有效控制各个导电插塞之间所产生的寄生电容，避免了过多的影响最终形成的半导体结构的性能。
在本实施例中，还包括：位于所述衬底上的第一介电层206，所述第一电极层202、第二电极层203、第一互连层204以及第二互连层205位于所述第一介电层206内。
在本实施例中，还包括：位于所述衬底上的层间介质层207，所述第一导电插塞210和所述第二导电插塞211位于所述层间介质层207内。
在本实施例中，还包括：位于所述衬底上的第一器件层，所述第一器件层与所述第一导电插塞210和所述第二导电插塞211连接。
在本实施例中，每根所述第一导电插塞210位于所述第一互连层204或所述第二互连层205的顶部表面，每根所述第二导电插塞211位于所述第一电极层202或所述第二电极层203的顶部表面；所述第一器件层位于所述第一导电插塞210和第二导电插塞211的顶部表面。
在其他实施例中，所述第一导电插塞和所述第二导电插塞还可以位于所述第一器件层顶部表面；所述第一互连层或所述第二互连层位于每根所述第一导电插塞的顶部表面；所述第一电极层或所述第二电极层位于每根所述第二导电插塞的顶部表面。
在本实施例中，所述第一器件层包括：沿所述第一方向X平行排布的若干第三电极层212和若干第四电极层213，所述第四电极层213位于相邻的所述第三电极层212之间；第三互连层214和第四互连层215，所述第三互连层214连接若干所述第三电极层212，所述第四互连层215连接若干所述第四电极层213；所述第一导电插塞210与所述第三互连层212或所述第四互连层213连接，所述第二导电插塞211与所述第三电极层212或所述第四电极层213连接。
在本实施例中，所述第一器件层还包括：第二介电层216，所述第三电极层212、第四电极层213、第三互连层214以及第四互连层215位于所述第二介电层216内。
在本实施例中，所述衬底包括：基底200、以及位于基底200上的第二器件层201。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构，其特征在于，包括：
衬底；
位于所述衬底上且沿第一方向平行排布的若干第一电极层和若干第二电极层，所述第二电极层位于相邻的所述第一电极层之间；
位于所述衬底上的第一互连层和第二互连层，所述第一互连层连接若干所述第一电极层，所述第二互连层连接若干所述第二电极层；
位于所述衬底上的若干第一导电插塞和若干第二导电插塞，每根所述第一导电插塞与所述第一互连层或所述第二互连层连接，每根所述第二导电插塞与所述第一电极层或所述第二电极层连接。
2.如权利要求1所述的半导体结构，其特征在于，所述第一电极层沿第二方向的宽度为20nm～500nm；所述第二电极层沿第二方向的宽度为30nm～800nm，所述第一方向与所述第二方向垂直。
3.如权利要求1所述的半导体结构，其特征在于，所述第一电极层和所述第二电极层之间的间距为20nm～200nm，所述间距方向沿所述第一方向。
4.如权利要求1所述的半导体结构，其特征在于，所述第一导电插塞的数量为2～20；所述第二导电插塞的数量为2～10。
5.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述衬底上的第一介电层，所述第一电极层、第二电极层、第一互连层以及第二互连层位于所述第一介电层内。
6.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述衬底上的层间介质层，所述第一导电插塞和所述第二导电插塞位于所述层间介质层内。
7.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述衬底上的第一器件层，所述第一器件层与所述第一导电插塞和所述第二导电插塞连接。
8.如权利要求7所述的半导体结构，其特征在于，每根所述第一导电插塞位于所述第一互连层或所述第二互连层的顶部表面，每根所述第二导电插塞位于所述第一电极层或所述第二电极层的顶部表面；所述第一器件层位于所述第一导电插塞和第二导电插塞的顶部表面。
9.如权利要求7所述的半导体结构，其特征在于，所述第一导电插塞和所述第二导电插塞位于所述第一器件层顶部表面；所述第一互连层或所述第二互连层位于每根所述第一导电插塞的顶部表面；所述第一电极层或所述第二电极层位于每根所述第二导电插塞的顶部表面。
10.如权利要求7所述的半导体结构，其特征在于，所述第一器件层包括：沿所述第一方向平行排布的若干第三电极层和若干第四电极层，所述第四电极层位于相邻的所述第三电极层之间；第三互连层和第四互连层，所述第三互连层连接若干所述第三电极层，所述第四互连层连接若干所述第四电极层；所述第一导电插塞与所述第三互连层或所述第四互连层连接，所述第二导电插塞与所述第三电极层或所述第四电极层连接。
11.如权利要求10所述的半导体结构，其特征在于，所述第一器件层还包括：第二介电层，所述第三电极层、第四电极层、第三互连层以及第四互连层位于所述第二介电层内。
12.如权利要求1所述的半导体结构，其特征在于，所述衬底包括：基底、以及位于基底上的第二器件层。
13.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底上形成沿第一方向平行排布的若干第一电极层和若干第二电极层，所述第二电极层位于相邻的所述第一电极层之间；
在所述衬底上形成第一互连层和第二互连层，所述第一互连层连接若干所述第一电极层，所述第二互连层连接若干所述第二电极层；
在所述衬底上形成若干第一导电插塞和若干第二导电插塞，每根所述第一导电插塞与所述第一互连层或所述第二互连层连接，每根所述第二导电插塞与所述第一电极层或所述第二电极层连接。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，所述第一电极层沿第二方向的宽度为20nm～500nm；所述第二电极层沿第二方向的宽度为30nm～800nm，所述第一方向与所述第二方向垂直。
15.如权利要求13所述的半导体结构的形成方法，其特征在于，所述第一电极层和所述第二电极层之间的间距为20nm～200nm，所述间距方向沿所述第一方向。
16.如权利要求13所述的半导体结构的形成方法，其特征在于，所述第一导电插塞的数量为2～20；所述第二导电插塞的数量为2～10。
17.如权利要求13所述的半导体结构的形成方法，其特征在于，还包括：在所述衬底上形成第一介电层，所述第一电极层、第二电极层、第一互连层以及第二互连层位于所述第一介电层内。
18.如权利要求13所述的半导体结构的形成方法，其特征在于，还包括：在所述衬底上形成层间介质层，所述第一导电插塞和所述第二导电插塞位于所述层间介质层内。
19.如权利要求13所述的半导体结构的形成方法，其特征在于，还包括：在所述衬底上形成第一器件层，所述第一器件层与所述第一导电插塞和所述第二导电插塞连接。
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