KR20070096741A - 다층 배선 기판, 반도체 장치 및 솔더 레지스트 - Google Patents

다층 배선 기판, 반도체 장치 및 솔더 레지스트 Download PDF

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Abstract

본 발명은 코어리스 수지 다층 기판에서 충분한 탄성률을 확보하는 것을 목적으로 한다.
다층 배선 기판은 각각의 절연층과 배선 패턴으로 이루어지는 복수의 빌드업층을 적층한 수지 적층체와, 상기 수지 적층체의 상면 및 하면에 형성된 제 1 및 제 2 솔더 레지스트층과, 상기 제 1 및 제 2 솔더 레지스트층의 각각에 형성된 전극 패드로 이루어지고, 상기 제 1 및 제 2 솔더 레지스트층은 유리포를 포함한다.
수지 다층 기판, 빌드업 수지 적층체, 유리포, 전극 패드, 범프

Description

다층 배선 기판, 반도체 장치 및 솔더 레지스트{MULTILAYER INTERCONNECTION SUBSTRATE, SEMICONDUCTOR DEVICE, AND SOLDER RESIST}
도 1은 본 발명의 관련기술에 따른 코어재(材)를 갖는 다층 수지 기판을 사용한 반도체 장치의 구성을 나타내는 도면.
도 2는 도 1의 구성에 있어서 코어재를 제거한 경우의 반도체 장치의 구성을 나타내는 도면.
도 3은 본 발명의 일 실시형태에 따른 반도체 장치의 구성을 나타내는 도면.
도 4a는 도 3의 반도체 장치의 제조 공정을 나타내는 도면(그 1).
도 4b는 도 3의 반도체 장치의 제조 공정을 나타내는 도면(그 2).
도 4c는 도 3의 반도체 장치의 제조 공정을 나타내는 도면(그 3).
도 4d는 도 3의 반도체 장치의 제조 공정을 나타내는 도면(그 4).
도 4e는 도 3의 반도체 장치의 제조 공정을 나타내는 도면(그 5).
도 4f는 도 3의 반도체 장치의 제조 공정을 나타내는 도면(그 6).
도 4g는 도 3의 반도체 장치의 제조 공정을 나타내는 도면(그 7).
* 도면의 주요 부분에 대한 부호의 설명 *
20 : 반도체 장치
20S : 지지체
21 : 수지 다층 기판
21A : 빌드업 수지 적층체
21A1∼21A6 : 빌드업 절연층
21Ac : 배선 패턴
21At : 관통 비아
21B, 21C : 유리포(glass cloth) 보강 솔더 레지스트
21G : 유리포
21b, 21c : 전극 패드
22 : 반도체 칩
22A, 23 : 범프
22B : 언더필 수지
본 발명은 일반적으로 반도체 장치에 관한 것으로, 특히 수지 재료 및 이러한 수지 재료를 사용한 다층 배선 기판에 관한 것이다.
요즘의, 고성능 반도체 기판에서는 반도체 칩을 담지하는 패키지 기판으로서 수지 다층 기판이 사용되고 있다. 한편, 최근의 고성능 반도체 장치에는 반도체 칩에 심한 발열이 발생하고, 게다가 반도체 칩은 수지 기판에 비교해서 큰 탄성률을 갖기 때문에, 이러한 반도체 칩을 담지하는 수지 다층 기판에는 열응력(thermal stress)에 기인하는 휘어짐이 발생하기 쉽다. 그래서, 이와 같은 반도체 장치를 회로 기판 상에 솔더 범프 등을 통해 실장한 경우, 반도체 칩의 발열에 따라 범프에 큰 응력이 인가되어, 반도체 칩과 패키지 기판, 또는 패키지 기판과 회로 기판 사이의 전기적 및 기계적인 접합이 파괴되거나 손상되는 문제가 발생한다.
그래서, 이와 같은 패키지 기판의 휘어짐을 억제하기 위해, 종래, 패키지 기판을 구성하는 수지 다층 기판의 중심부에 유리포로 보강된 코어층을 배열 설치한 탄성률이 큰 수지 다층 기판이 사용되고 있다.
한편, 이와 같은 두꺼운 코어층을 갖는 패키지 기판에서는 기판의 두께가 증대하고, 기판 중심에 형성된 비아 플러그 등의 신호로의 인덕턴스가 증가하여, 전기신호의 전송 속도가 저하되는 문제가 발생한다.
따라서, 종래, 수지 다층 기판에 있어서 코어층을 제외하고, 두께가 500㎛ 이하의 매우 얇은 수지 다층 기판을 실현하는 노력이 이루어지고 있다.
[특허문헌 1] 특개 2000-133683호 공보
[특허문헌 2] 특개평 11-345898호 공보
[특허문헌 3] 특개평 9-289269호 공보
[특허문헌 4] 국제공개 팜플렛 WO 00/49652호
[특허문헌 5] 특개 2002-187935호 공보
[특허문헌 6] 특개 2001-127095호 공보
도 1은 종래의 코어를 갖는 다층 수지 기판(11)의 예를 나타낸다.
도 1을 참조하면, 수지 기판(11)의 중심부에는 유리포(11G)에 수지를 함침시킨 두께가 40∼60 ㎛의 코어층(11C1, 11C2)을 적층한 코어부(11C)가 설치되어 있고, 코어부(11C) 위에는 배선 패턴(12)을 갖는 빌드업 절연막(11A, 11B)이 형성되어 있다. 또한, 코어부(11C)의 아래에는 배선 패턴(12D, 12E)을 갖는 빌드업 절연막(11D, 11E)이 형성되어 있다.
또한, 코어부(11C)를 관통하고, 배선층(12A)과 배선층(12D)을 접속하는 관통 비아(12C)가 형성되어 있다.
또한, 최외부의 빌드업 절연막(11B, 11E) 상에는 솔더 레지스트막(13A, 13B)이 각각 형성되어 있고, 솔더 레지스트막(13A) 중에는 전극 패드(14A)가, 또 솔더 레지스트막(13B) 중에는, 전극 패드(14B)가 형성되어 있다.
이렇게 해서 형성된 다층 수지 기판(11) 상에는 반도체 칩(15)이 페이스 다운(face-down) 상태로 실장되고, 반도체 칩(15)의 전극 범프(16)가 대응하는 전극 패드(14A)에 접합된다. 또한, 반도체 칩(15)과 솔더 레지스트막(13A)의 사이에는 언더필 수지층(17)이 충전된다.
또한, 상기 수지 기판(11)의 뒷쪽에 있어서, 상기 전극 패드(14B)에는 상기 반도체 칩(15)과 다층 수지 기판(11)으로 이루어지는 반도체 장치를 회로기판에 실장하기 위해 솔더 범프(17)가 형성된다.
그러나, 이러한 코어부(11C)를 갖는 다층 수지 기판(11)에서는 코어층(11C1, 11C2)을 포함한 기판 전체의 두께가 500 ㎛를 초과하는 경우가 있고, 이러한 경우에 는 상기 관통 비아(12C)에 의해 형성된 전극 패드(14B)로부터 대응하는 전극 패드(14A)에 이르는 신호 로(路)의 길이가 역시 500 ㎛를 초과하기 때문에, 이러한 긴 신호 로에 전송되는 신호는 인덕턴스의 영향에 의해 지연을 받게 된다.
이에 대하여, 도 2와 같이 코어부(11C)를 제거하고, 다층 수지 기판의 두께를 저감시키는 것을 생각할 수 있지만, 이와 같은 코어를 포함하지 않는, 소위 코어리스 수지 기판에서는 탄성률이, 예를 들어 코어부(11C)를 설치했을 경우의 20 GPa의 값으로부터, 10GPa 정도, 혹은 그 이하까지 감소해버려, 앞서서 기술한 기판의 휘어짐, 혹은 변형이 큰 문제가 된다. 다만, 도 2중, 전술한 부분에는 동일한 참조번호를 붙이고, 설명을 생략한다.
이와 같이 반도체 칩을 파지하는 수지 기판이 휘어졌을 경우, 이러한 수지 기판과, 상기 수지 기판을 갖는 반도체 장치가 실장되는 회로 기판의 접합부에는 큰 응력이 인가되어, 접합부가 파괴되거나 손상되는 문제가 발생한다.
일측면에 있어서, 본 발명은 각각의 절연층과 배선 패턴으로 이루어지는 복수의 빌드업층을 적층한 수지 적층체와, 상기 수지 적층체의 상면 및 하면에 형성된 제 1 및 제 2 솔더 레지스트층과, 상기 제 1 및 제 2 솔더 레지스트층의 각각에 형성된 전극 패드로 이루어지고, 상기 제 1 및 제 2 솔더 레지스트층은 유리포를 포함하는 것을 특징으로 하는 다선 배층 기판을 제공한다.
다른 측면에 있어서, 본 발명은 솔더 레지스트 수지 조성물층과, 상기 솔더 레지스트 수지 조성물층 중에 함침된 유리포로 이루어지는 것을 특징으로 하는 솔 더 레지스트를 제공한다.
도 3은 본 발명의 제 1 실시 형태에 따른 반도체 장치(20)의 구성을 나타낸다.
도 3을 참조하면, 반도체 장치(20)는 수지 다층 배선 기판(21)과, 수지 다층 배선 기판(21) 상에 솔더 범프(22A)에 의해 플립 칩 실장된 반도체 칩(22)으로 구성되고, 상기 수지 다층 배선 기판(21)은 다수의 빌드업층(21A1 ∼ 21A6)을 적층한 수지 빌드업 적층체(21A)와, 상기 수지 빌드업 적층체(21A)의 상면 및 하면에 각각 형성된 솔더 레지스트층(21B, 21C)으로 구성되고, 상기 빌드업층(21A1 ∼ 21A6)의 각각은 Cu 배선 패턴(21Ac)을, 예를 들어 40 ㎛ 지름의 비아 패턴과 30 ㎛/ 30㎛의 라인 앤드 스페이스 패턴(line and space pattern)의 6단 스택(stack)의 모양으로 형성되며, 상기 Cu 배선 패턴(21Ac)의 일부는 상기 수지 빌드업 적층체(21A)를 관통하는 관통 비아(21At)를 형성한다.
그런데, 본 실시 형태에 의한 반도체 장치(20)에서는 솔더 레지스트층(21B, 21C)으로서, 탄성률이 예를 들어 40 GPa인 강직한 유리포(21G)를 솔더 레지스트 수지 조성물에 함침시킨 것이 사용되고 있고, 솔더 레지스트 수지 조성물 자체는 종래의 것으로 탄성률도 2 ∼ 3 GPa 정도에 불과하지만, 솔더 레지스트층(21B, 21C)은 10 ∼ 30 GPa, 예를 들어 15 GPa의 탄성률을 갖고 있다.
도 3의 구성에서는 이러한 강직한 솔더 레지스트층(21B, 21C)을 탄성률이 작 은 수지 솔더 레지스트 적층체(21A)의 표측 및 후측에 30 ∼ 60 ㎛ 정도의 두께로 설치함으로써, 상기 수지 빌드업 적층제(21A)는 표면 쪽 및 뒷쪽으로부터 역학적으로 보강되어, 휘어짐이나 변형 등이 효과적으로 억제된다.
또한, 상기 솔더 레지스트층(21B)에는 전극 패드(21b)가 상기 빌드업층(21A6) 중 배선 패턴(21Ac)에 콘택트해서 어레이 모양으로 형성되어 있고, 또한 상기 솔더 레지스트층(21C)에도 전극 패드(21c)가 형성되어 있다. 그때, 상기 솔더 레지스트층(21B, 21C)은 통상의 레지스트층과 마찬가지로, 솔더 브리지의 발생 방지, 솔더 픽업량의 저감, 솔더 포트의 오염방지, 어셈블리시의 기판 보호, 구리 배선 패턴의 산화나 부식, 또는 일렉트로 마이그레이션 방지 등의 기능을 갖는다. 이 때문에, 상기 솔더 레지스트층(21B, 21C)을 구성하는 수지 재료로서는 솔더 레지스트로서 통상 사용되는 에폭시 수지, 아크릴 산 에스테르 수지, 에폭시 아크릴레이트 등이 사용된다.
또한, 예를 들어 도 1에서 설명한 코어재(11C1, 11C2)에 사용되는 유리포를 포함하는 프리프레그(prepreg)를 상기 솔더 레지스트층(21B, 21C)에 사용하는 것도 생각할 수 있지만, 이러한 코어재를 솔더 레지스트로서 사용했을 경우에는, 상기 솔더 레지스트로서의 기능을 만족시킬 수 없다. 즉, 종래의 코어재를 수지 다층 기판의 최표면에 배열 설치하는 것은 곤란하다.
한편, 상기 유리포(21G)로서는 고밀도의 고개섬(高開纖)(high open fabric)의 유리포를 사용하는 것이 바람직하다.
또한, 상기 전극 패드(21b)에는 반도체 칩(22)이 플립 칩 실장되어 있고, 또한 전극 패드(21c) 상에는 회로 기판과의 실장에 사용되는 솔더 범프(23)가 형성된다.
이러한 구성의 다층 배선 기판(21)에서 유리포를 포함하는 솔더 레지스트층(21B, 21C)은 수지 빌드업 적층체(21A) 중에 형성되는 신호 로의 외측에 위치하기 때문에, 상기 신호 로의 인덕턴스를 증대시킬 일이 없고, 유리포를 포함함으로써 두께가 통상의 솔더 레지스트에 비교해서 다소 증대해도, 기판 중 신호의 전송 특성에 실질적인 영향은 발생하지 않는다. 솔더 레지스트층(21B, 21C)의 두께는 도 1의 구성에서 코어층(11C1, 11C2)의 두께와 거의 동등한 40 ∼ 60 ㎛ 정도인 것이 바람직하지만, 상기 코어층의 10배 이하의 두께라면, 다층 배선 기판(21)의 전기적 특성에 악영향은 발생하지 않는다.
다음에, 상기 도 3의 다층 배선 기판(21)의 제조 공정을 도 4a ∼ 도 4h를 참조하여 설명한다.
도 4a를 참조하면, 예를 들어 Cu 혹은 Cu 합금으로 이루어진 지지 부재(20S) 상에 제 1 층째의 Cu 배선 패턴(21Ac)이 형성되고, 또한 이 위에 제 1 층째의 빌드업 절연막(21A1)이, 예를 들어 도모에가와 제지 주식회사에서 상품명 TLF-30으로서 공급된 수지층을 진공 적층(lamination) 법에 의해 부착함으로써 형성된다.
다음에, 도 4b의 공정에 있어서, 상기 빌드업 절연막(21A1) 중에 개구 부(21AV)가 CO2 레이저 가공에 의해 형성되고, 또한 도 4b의 구조 상에 Cu 도금 시드층(도시 생략)이, 예를 들어 롬 앤드 하스 컴패니(Rohm and Hass Company) 제품의 무전해 도금액을 사용해서 전체면에 형성된다.
또한, 도 4c의 공정에 있어서, 이러한 Cu 도금 시드층 상에, 예를 들어 포텍(photec) RY-3229(히타치 케미컬 주식회사의 상품)를 사용해서 레지스트 패턴을 형성하고, 상기 레지스트 패턴을 마스크로 Cu의 전해 도금을 행하고, 상기 개구부(21Av)를 Cu층에 의해 충전하여, Cu 배선 패턴(21Ac)을 형성하고 있다. 다만, 도 4c는 상기 Cu층의 전해 도금에 의한 형성 이후, 상기 레지스트 패턴을 제거하고, 또한 불필요한 Cu 도금 시드층을 제거한 상태를 나타내고 있다.
또한, 도 4a ∼ 도 4c의 공정을 반복함으로써 절연막(21A1 ∼ 21A6)이 적층되고, 도 4d에 나타낸 바와 같이, 구리 배선 패턴(21Ac) 및 관통 비아(21At)를 포함하는 수지 빌드업 적층체(21A)가 형성된다.
다음에, 도 4e의 공정에 있어서, 상기 수지 빌드업 적층체(21A) 상에, 솔더 레지스트 예를 들어 다이요 인크 제조 주식회사에서 상품명 PSR-4000SP으로 공급되고 있는 솔더 레지스트를 함침시킨 유리포로 이루어지는 솔더 레지스트층(21B)을 형성한다. 상기 유리포에서는, 예를 들어 아사이 화이버글라스 주식회사에서 상품명 고개섬 편평 로빙 글라스(roving glass)로서 공급되어 있는, 고개섬을 사용할 수 있다.
또한, 도 4f의 공정에서, 상기 지지 부재(20S)가 에칭에 의해 제거되고, 또 한 상기 수지 빌드업 적층체(21A)의 하면에 상기 솔더 레지스트층(21B)과 같은 솔더 레지스트층(21C)이 형성된다.
또한, 도 4g의 공정에서, 상기 솔더 레지스트층(21B) 중에 레이저 가공에 의해, 그 아래의 배선 패턴(21Ac) 또는 관통 비아(21At)에 대응하는 개구부가 형성되고, 이러한 개구부에 전극 패드(21b)가 형성된다. 또한, 상기 도 4g의 공정에 있어서, 솔더 레지스트층(21C) 중에 마찬가지로 레이저 가공에 의해, 상기 수지 빌드업 적층체(21A) 중의 배선 패턴(21Ac) 혹은 관통 비아(21At)에 대응한 개구부가 형성되고, 이러한 개구부는 전극 패드(21c)가 형성된다.
이렇게 하여 형성된 다층 배선 기판(21)에 있어서, 휘어짐을 측정한 결과, 한 변이 4 ㎝ 크기의 기판이 50 ㎛ 정도인 것이 확인되었다. 또한, 반도체 칩(22)이 탑재되는 한 변이 2 ㎝ 크기의 영역에서는 휘어짐의 크기가 20 ㎛ 정도이며, 스티프너(stiffener)를 사용하지 않아도 반도체 칩(22)의 실장이 가능한 것이 확인되었다.
또한, 이렇게 하여 형성된 다층 배선 기판(21) 상에 실제로 반도체 칩(22)을 플립 칩 실장하고, 또한 반도체 칩(22)과 기판(21) 사이에, 탄성률이 10 GPa인 일반적인 언더 필 수지층(22B)(스미토모 백라이트 주식 회사의 상품명 CRP-40753S3)을 충전하고, 이것을 150 ℃에서 30분간 열 경화시킨 상태에서, -10 ℃에서 100 ℃까지 열 사이클 시험을 300회 반복하였다. 그 결과, 이러한 열 사이클 시험을 실행하여도, 반도체 칩(22)과 수지 다층 기판(21) 사이에 박리나 단선 등의 불량은 발생하지 않는 것이 확인되었다.
또한, 상기 반도체 칩(22)을 실장 후, 기판(21)의 휘어짐을 측정한 결과, 상기 기판(21)의 휘어짐은 한 변이 4 ㎝ 크기의 기판에 있어서 100 ㎛ 이하이며, 칩의 박리나 비아의 단선은 발생하지 않는 것이 확인되었다.
또한, 상기 언더 필 수지층(22B)은 필러(filler)가 첨가되거나 첨가되지 않아도 된다.
이에 대해, 상기 도 3의 구성에 있어서, 솔더 레지스트막(21b, 21c)으로서, 같은 다이요 잉크 제조 주식회사에서 상품명 PSR-4000SP로 공급되고 있는 솔더 레지스트를, 유리포를 함침시키지 않은 상태에서 형성한 비교 대조 실험의 경우, 한 변이 4 ㎝ 크기의 기판에 있어서 휘어짐의 크기가 상기 유리포를 함침시켰을 경우의 50 ㎛에서 300 ㎛까지 증가하는 것이 발견되었다. 또한, 한 변이 2 ㎝인 칩 실장 영역에 있어서는, 휘어짐의 크기가 앞의 20 ㎛ 정도에서 100 ㎛ 정도까지 증가해버려, 반도체 칩의 실장은 스티프너를 설치하지 않는 한 불가능하였다.
그래서 비교 대조 실험에서는, 상기 비교 대조에 의한 수지 다층 배선 기판의 주위에 두께가 1 ㎜의 Cu 스티프너를 설치함으로써, 기판의 휘어짐을 100 ㎛ 정도로 억제하고, 또한 반도체 칩(22)을 만찬가지로 언더 필 수지를 사용하여 실장한 후에, -10 ℃에서 100 ℃ 사이에서 300회의 열 사이클 실험을 행한 결과, 기판과 칩 사이에서 접속단이 발생하는 것이 확인되었다. 또한, 칩 실장 상태에서 상기 기판의 휘어짐을 측정한 결과, 휘어짐은 300 ㎛에 이르고, 반도체 칩의 박리 및 관통 비아의 단선이 관찰되었다.
이와 같이 본 발명에 의하면, 코어리스 다층 배선 기판의 최표면에 형성되는 솔더 레지스트층을 유리포에 의해 역학적으로 보강함으로써, 기판의 휘어짐이나 변형을 효과적으로 억제하는 것이 가능하다.
또한, 본 발명에 의하면, 유리포를 포함하는 솔더 레지스트층에 의한 다층 수지 기판의 역학적인 보강은 코어리스 기판에 한정되는 것은 아니고, 도 1에 나타낸 코어재를 갖는 기판이어도, 예를 들어 두께가 500 ㎛ 이하로, 휘어짐이나 변형이 큰 문제가 되는 기판에 대해서는 유효하다.
본 발명에 있어서, 솔더 레지스트층(21B, 21C)의 가공은 유리포가 포함되기 때문에 레이저 가공으로 행해지고, 이 때문에 솔더 레지스트층 자체에 감광성은 요구되지 않지만, 종래의 감광성 솔더 레지스트를 사용하는 것도 물론 가능하다. 본 발명의 실시 형태에서 사용된 솔더 레지스트(다이요 잉크 제조 주식회사의 상품명 PSR-4000SP)는 감광성의 솔더 레지스트이다.
이상, 본 발명의 바람직한 실시 형태에 관해 설명하였지만, 본 발명은 이러한 특정의 실시 형태에 한정되는 것은 아니며, 특허 청구 범위에 기재된 요지 내에서 다양한 변형 및 변경이 가능하다.
(부기 1)
각각의 절연층과 배선 패턴으로 이루어지는 복수의 빌드업층을 적층한 수지 적층체와, 상기 수지 적층체의 상면 및 하면에 형성된 제 1 및 제 2 솔더 레지스트층으로 이루어지고,
상기 제 1 및 제 2 솔더 레지스트층은 유리포를 포함하는 것을 특징으로 하 는 다층 배선 기판.
(부기 2)
상기 제 1 및 제 2 솔더 레지스트층의 각각은, 상기 수지 적층체의 탄성률보다 큰 탄성률을 갖는 것을 특징으로 하는 부기 1 기재의 다층 배선 기판.
(부기 3)
상기 제 1 및 제 2 솔더 레지스트층의 각각은, 10 ∼ 30 GPa의 탄성률을 갖는 것을 특징으로 하는 부기 1 또는 2 기재의 다층 배선 기판.
(부기 4)
상기 제 1 및 제 2 솔더 레지스트층의 각각은, 30 ∼ 60 ㎛의 두게를 갖는 것을 특징으로 하는 부기 1 ∼ 3 중 어느 하나에 기재된 다층 배선 기판.
(부기 5)
상기 다층 배선 기판은 상기 제 1 솔더 레지스트층의 표면으로부터 상기 제 2 솔더 레지스트층 표면까지의 두께가 500 ㎛ 이하인 것을 특징으로 하는 부기 1 또는 2 기재의 다층 배선 기판.
(부기 6)
상기 제 1 및 제 2의 솔더 레지스트층에는 각각의 전극 패드가 형성되어 있는 것을 특징으로 하는 부기 1 ∼ 5 중 어느 한 항 기재의 다층 배선 기판.
(부기 7)
상기 유리포는 고개섬 유리포인 것을 특징으로 하는 부기 1 ∼ 6 중 어느 하나에 기재된 다층 배선 기판.
(부기 8)
각각의 절연층과 배선 패턴으로 이루어지는 복수의 빌드업층을 적층한 수지 적층체와, 상기 수지 적층체의 상면 및 하면에 형성된 유리포를 포함하는 제 1 및 제 2 솔더 레지스트층과, 상기 제 1 및 제 2 솔더 레지스트층의 각각에 형성된 전극 패드를 포함하는 다층 배선 기판과,
상기 다층 배선 기판 상에 페이스 다운 상태로 실장된 반도체 칩으로 이루어지는 것을 특징으로 하는 반도체 장치.
(부기 9)
상기 제 1 및 제 2 솔더 레지스트층의 각각은, 상기 수지 적층체의 탄성률보다도 큰 탄성률을 갖는 것을 특징으로 하는 부기 8 기재의 반도체 장치.
(부기 10)
상기 제 1 및 제 2 솔더 레지스트층의 각각은, 10 ∼ 30 GPa의 탄성률을 갖는 것을 특징으로 하는 부기 8 또는 9 기재의 반도체 장치.
(부기 11)
솔더 레지스트 수지 조성물체와,
상기 솔더 레지스트 수지 조성물 중에 함침된 유리포로 이루어지는 것을 특징으로 하는 솔더 레지스트.
(부기 12)
상기 솔더 레지스트 수지 조성물은 에폭시 수지, 아크릴 산 에스테르 수지, 에폭시 아크릴레이트 중 어느 하나로 이루어지는 것을 특징으로 하는 부기 11 기재 의 솔더 레지스트.
본 발명에 의하면, 유리포에 솔더 레지스트를 함침시킴으로써, 솔더 레지스트막이 역학적으로 보강되어, 탄성률이 향상한다. 그래서, 이러한 솔더 레지스트막을 코어 리스 빌드업 다층 배선 기판의 표면 및 이면에 배열 설치함으로써, 상기 코어 리스 빌드업 기판은 표면 및 이면으로부터 역학적으로 보강되어, 충분한 탄성률을 확보하면서 기판의 막 두께를 감소시키는 것이 가능하게 된다. 이에 따라, 이러한 배선 기판 중에 있어서의 신호 로의 인덕턴스가 감소하고, 신호 지연을 억제하는 것이 가능하게 된다. 솔더 레지스트막은 신호 로를 구성하지 않기 때문에, 유리포를 포함하는 것에 의한 솔더 레지스트막의 막 두께의 증가는 배선 기판의 전기 특성에 실질적인 영향을 끼치지 않는다. 이와 같은 배선 기판 상에 반도체 칩을 플립 칩 실장했을 경우, 배선 기판의 두께가 감소하고 있음에도 불구하고 큰 탄성률을 갖기 때문에, 칩이 발열했을 경우에도 배선기판의 휘어짐이나 변형은 얼마 되지 않고, 반도체 칩과 배선 기판, 또는 배선 기판과 회로 기판 사이에 신뢰성의 높은 전기적 및 기계적인 결합이 실현된다. 또한, 솔더 레지스트막은 종래의 솔더 레지스트막과 마찬가지로, 솔더 브리지(solder bridging)의 발생 방지, 솔더 픽업(solder pickup)량의 저감, 솔더 포트(solder pot)의 오염 방지, 어셈블리(assembly) 시의 기판 보호, 구리 배선 패턴의 산화나 부식, 또는 일렉트로 마이그레이션(electromigration) 방지 등의 기능을 갖는다.

Claims (10)

  1. 각각의 절연층과 배선 패턴으로 이루어지는 복수의 빌드업층을 적층한 수지 적층체와,
    상기 수지 적층체의 상면 및 하면에 형성된 제 1 및 제 2 솔더 레지스트층으로 이루어지고,
    상기 제 1 및 제 2 솔더 레지스트층은 유리포(glass cloth)를 포함하는 것을 특징으로 하는 다층 배선 기판.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 솔더 레지스트층의 각각은 상기 수지 적층체의 탄성률보다도 큰 탄성률을 갖는 것을 특징으로 하는 다층 배선 기판.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 및 제 2 솔더 레지스트층의 각각은 10 ∼ 30 GPa의 탄성률을 갖는 것을 특징으로 하는 다층 배선 기판.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 및 제 2 솔더 레지스트층의 각각은 30 ∼ 60 ㎛의 두께를 갖는 것을 특징으로 하는 다층 배선 기판.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 다층 배선 기판은 상기 제 1 솔더 레지스트층의 표면으로부터 상기 제 2 솔더 레지스트층의 표면까지의 두께가 500 ㎛ 이하인 것을 특징으로 하는 다층 배선 기판.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 및 제 2 솔더 레지스트층에는 각각의 전극 패드가 형성되어 있는 것을 특징으로 하는 다층 배선 기판.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 유리포는 고개섬(高開纖) 유리포를 포함하는 것을 특징으로 하는 다층 배선 기판.
  8. 각각의 절연층과 배선 패턴으로 이루어지는 복수의 빌드업층을 적층한 수지 적층체와,
    상기 수지 적층체의 상면 및 하면에 형성된 유리포를 포함하는 제 1 및 제 2 솔더 레지스트층과,
    상기 제 1 및 제 2 솔더 레지스트층의 각각에 형성된 전극 패드를 포함하는 다층 배선 기판과,
    상기 다층 배선 기판 상에 페이스 다운(face-down) 상태로 실장된 반도체 칩으로 이루어지는 것을 특징으로 하는 반도체 장치.
  9. 솔더 레지스트 수지 조성물층과,
    상기 솔더 레지스트 수지 조성물층 중심에 함침(含浸)된 유리포로 이루어지는 것을 특징으로 하는 솔더 레지스트.
  10. 제 9 항에 있어서,
    상기 솔더 레지스트 수지 조성물체는 에폭시 수지, 아크릴산 에스테르 수지, 에폭시 아크릴레이트 중 어느 하나로 이루어지는 것을 특징으로 하는 솔더 레지스트.
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