JP4815905B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体素子が形成された半導体基板の表面および裏面にそれぞれ電極が備えられた半導体装置およびその製造方法に関する。
従来より、半導体素子が形成された半導体基板の表面だけでなく、裏面にも金属薄膜の電極が形成された半導体装置が知られている。このような半導体装置では、まず、半導体素子が形成された半導体基板の表裏面のうちいずれか一方の面に金属薄膜による電極が形成され、その後、他方の面に同様に電極が形成されるようになっている。
また、近年では、半導体基板の薄型化、大口径化が進んでいる。これに伴って、半導体素子が形成された半導体基板の表裏面に一方ずつ電極を形成しようとすると、表裏面のうちいずれか一方の面に電極が形成された時点で、金属薄膜の電極に膜応力が発生し、半導体基板に反りが発生するという問題が生じる。
そこで、このような問題を解決する手法が、特許文献１で提案されている。具体的には、特許文献１では、電極としての金属薄膜を半導体基板の表裏面に同時形成することにより、膜応力を基板両面で相殺させる手法が提案されている。
特開平９−１８６２３５号公報
しかしながら、上記特許文献１に示される手法では、半導体基板の表裏面における下地の形状、および材質の違いによる影響を考慮していない。このため、半導体基板の表裏面にそれぞれ形成された各金属薄膜に発生する膜応力に差が生じてしまうと共に、半導体基板の表裏面それぞれに対する各金属薄膜の密着強度が異なってしまう。
具体的には、半導体基板において、パターンなどの形状の状態、あるいは前処理による状態が表裏面でそれぞれ異なる。このため、半導体基板の表裏面に同時に同応力の金属薄膜を形成したとしても、各金属薄膜の応力に差が生じてしまい、半導体基板に反りが生じうる。この半導体基板の反りによって半導体基板の結晶性が低下し、半導体素子の信頼性が低下してしまう可能性がある。
また、半導体基板の表裏面形状の状態が異なることから、金属薄膜の半導体基板に対する密着強度は表裏面のうちいずれか一方に偏ってしまう。このため、例えば半導体基板に形成された電極としての金属薄膜を介してはんだ付け等の組み付けを行う際、密着力が弱い金属薄膜が半導体基板から剥離してしまう可能性があり、製品としての信頼性が低下してしまう可能性がある。
本発明は、上記点に鑑み、電極の膜応力による半導体基板の反りを抑制すると共に、半導体素子を備えた半導体基板の表裏面それぞれに形成された各電極の半導体基板に対する密着力の差を低減させることができる半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するため、本発明では、半導体基板（１０）の裏面に形成された第１裏面電極（３１）の表面はでこぼこになっていると共に、半導体基板の表面に形成された第１表面電極（１８）の表面に層間絶縁膜（１７）が開口したコンタクトホール（１７ａ）の形状に応じた凹部（１８ａ）が複数設けられることで、第１表面電極の表面積と第１裏面電極との表面積が同じにされており、第１表面電極上に形成された第２表面電極（２５）および第１裏面電極上に形成された第２裏面電極（３２）は、第１表面電極および第１裏面電極の表面それぞれに同時に形成されてなることを特徴とする。
このように、第１表面電極および第１裏面電極の表面がそれぞれでこぼこ面になっている。これにより、第１表面電極に対する第２表面電極の接合面積を複数の凹部によって増加させることができ、第１表面電極と第２表面電極との密着力を向上させることができる。同様に、第１裏面電極に対する第２裏面電極の接合面積をでこぼこ形状によって増加させることができ、第１裏面電極と第２裏面電極との密着力を向上させることができる。したがって、半導体基板を実装させたとき、各電極の剥離や破壊を防止することができる。
また、第１表面電極および第１裏面電極の各表面それぞれに同じ材質の第２表面電極および第２裏面電極をそれぞれ同時に形成する。これにより、半導体基板の表裏面に形成された第２表面電極および第２裏面電極それぞれに生じる膜応力を相殺することができ、ひいては半導体基板の反りを抑制することができる。このように、半導体基板の反りを抑制できることから、半導体基板の結晶欠陥を抑制することができ、半導体素子の信頼性を確保することに加え、工程内搬送における割れ欠けを防止することができる。
さらに、第１表面電極の表面積と第１裏面電極の表面積との差が小さくされていることから、第１表面電極に対する第２表面電極の密着力と、第１裏面電極に対する第２裏面電極の密着力と、の差を小さくすることができる。したがって、半導体基板の表裏面の各電極に印加される力が同等になり、密着力の差に起因して一方の電極が剥がれてしまうことを防止することができる。
本発明では、第２表面電極および第２裏面電極は、湿式めっきの方法によりそれぞれ同時に形成されたものであることを特徴とする。
これにより、半導体基板の表裏面それぞれに同時に第２表面電極および第２裏面電極を形成でき、各電極に生じる膜応力を電極形成と共に相殺することができる。
本発明では、半導体素子が形成された半導体基板（１０）を用意し、この半導体基板の表面にその一部が露出するコンタクトホール（１７ａ）を複数備えた層間絶縁膜（１７）を形成する。そして、層間絶縁膜およびコンタクトホールを覆うように金属膜（４０）を形成し、この金属膜をパターニングして第１表面電極（１８）を形成する。続いて、第１表面電極を熱処理してその表面にコンタクトホールの形状に応じた凹部（１８ａ）を複数形成する。この後、半導体基板の裏面に第１裏面電極（３１）を形成し、熱処理されて緻密化されている第１表面電極と緻密化されていない第１裏面電極を同時に湿式エッチングすることにより、第１表面電極のでこぼこを激しくせずに、凹部によってでこぼこになっている第１表面電極と表面積が同じになるように、第１裏面電極の表面を溶融させてでこぼこに形成し、第１表面電極の表面に第２表面電極（２５）を、第１裏面電極の表面に第２表面電極と同じ材質の第２裏面電極（３２）をそれぞれ同時に形成することを特徴とする。
このように、第２表面電極および第２裏面電極を同時に形成する。これにより、各電極を形成した時点で第２表面電極および第２裏面電極それぞれに生じる膜応力を相殺することができる。したがって、電極の膜応力による半導体基板の反りを抑制することができる。このように、半導体基板の反りを抑制できることから、半導体基板の結晶欠陥を抑制することができ、半導体素子の信頼性を確保することができる。
また、第１表面電極の表面をコンタクトホールに応じた形状（凹部を含む）に形成し、第１裏面電極の表面をエッチングによりでこぼこの面に形成する。これにより、第１表面電極の表面積を複数の凹部によって増加させることができ、第１表面電極に対する第２表面電極の密着力を向上させることができる。同様に、第１裏面電極の表面積をでこぼこの面によって増加させることができ、第１裏面電極に対する第２裏面電極の密着力を向上させることができる。したがって、半導体基板を実装させたとき、各電極の剥離や破壊を防止することができる。
さらに、凹部によってでこぼこになっている第１表面電極の表面積との差が小さくなるように、エッチングによって第１裏面電極の表面をでこぼこに形成する。すなわち、第１表面電極の表面積と第１裏面電極の表面積との差が小さくなるように、第１裏面電極のエッチングを調整する。これにより、第１表面電極に対する第２表面電極の密着力と第１裏面電極に対する第２裏面電極の密着力との差を小さくすることができ、半導体基板が実装された際に熱サイクル等のストレスが印加されたとしても密着力の差に起因して一方の電極が剥がれてしまうことを防止することができる。
本発明では、第２表面電極および第２裏面電極を同時に形成する工程では、湿式めっきの方法により第２表面電極および第２裏面電極を同時形成することを特徴とする。
このように、第２表面電極および第２裏面電極を湿式めっきの方法により同時に形成することで、容易に各電極を形成することができ、各電極に生じる膜応力を電極形成時に相殺することができる。
本発明では、第１裏面電極の表面をエッチングする工程では、第１表面電極の表面も第１裏面電極と同時にエッチングすることを特徴とする。
このように、第１表面電極および第１裏面電極を同時に両面エッチングする。これにより、第１裏面電極の表面をでこぼこに形成できると共に、第１表面電極の表面の粗さを調整することができる。したがって、第１表面電極および第１裏面電極の各表面の状態を同時に調整することができる。
本発明では、半導体基板を用意する工程では、ＦＺ法で育成されたＦＺ結晶を半導体基板として用意することを特徴とする。
ＦＺ結晶は、単結晶として育成されるため、結晶欠陥も少なく、良質な半導体基板として用いることができる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。
図１は、本発明の一実施形態に係る半導体装置としての半導体チップを用いた半導体パッケージを示す概略断面図である。また、図２は、本発明の一実施形態に係る半導体チップの概略断面図である。本実施形態では、半導体装置として、トレンチゲート構造を有するＦＳ型のＩＧＢＴ（絶縁ゲート型バイポーラトランジスタの略称）を有したものとされている。
まず、図１に示されるように、半導体パッケージ１００は、半導体チップ１と共に、ヒートシンク２、３、リード端子４を樹脂５にて封止した構成となっており、各ヒートシンク２、３のそれぞれの片面とリード端子４の端部とが樹脂部５から露出した状態になっている。また、半導体チップ１においては、ゲートワイヤ６を介してＩＧＢＴのゲート電極パッドとリード端子４とが接続されている。
各ヒートシンク２、３は、半導体チップ１から発せられる熱を放出するための放熱板および電極板として機能するため、熱伝導性が良く、電気抵抗が低いＣｕ（銅）やＡｌ（アルミニウム）などで構成される。
さらに、各ヒートシンク２、３と半導体チップ１との間には、例えば鉛フリーはんだ等のはんだ７が設置されている。このため、半導体チップ１と各ヒートシンク２、３とが各ヒートシンク２、３およびリード端子４を介して外部と電気的に接続できるようになっている。
図２において、半導体チップ１は、Ｎ−型のシリコン基板１０（以下ではＮ−型ドリフト層１０とも言う）を用いて形成されたものであり、半導体チップ１は、セル部と、セル部の外周に形成された外周耐圧部とが備えられた構成となっている。本実施形態では、ＦＺ（フローティングゾーン）法により育成されたＦＺ結晶のウェハをシリコン基板１０として用いている。
セル部には、多数のＩＧＢＴが形成されている。半導体チップ１において、Ｎ−型ドリフト層１０の表層部にはＰ型第１ベース層１１が形成され、Ｐ型第１ベース層１１の表層部にはＰ型第１ベース層１１よりも濃度が高いＰ型第２ベース層１２が形成されている。また、Ｐ型第２ベース層１２の表層部にはＮ＋型ソース層１３が形成されている。これら、Ｎ＋型ソース層１３とＰ型第１、第２ベース層１１、１２とを貫通してＮ−型ドリフト層１０に達するようにトレンチ１４が形成され、このトレンチ１４の内壁表面にゲート絶縁膜１５とゲート層１６とが順に形成され、これらトレンチ１４、ゲート絶縁膜１５、ゲート層１６からなるトレンチゲート構造が構成されている。
本実施形態では、図２に示されるように、トレンチ１４間にＰ型第２ベース層１２およびＮ＋型ソース層１３が形成された領域と形成されていない領域とが交互に配置された状態になっている。また、Ｎ＋型ソース層１３の一部とトレンチゲート構造とが層間絶縁膜１７にて覆われている。この層間絶縁膜１７は、トレンチ１４間にＰ型第１ベース層１１のみが形成された領域にも覆われている。したがって、図２に示されるように、層間絶縁膜１７のパターン形状からＰ型第２ベース層１２およびＮ＋型ソース層１３の一部が露出する部分が生じる。本実施形態では、この部分をコンタクトホール１７ａと呼ぶ。
そして、シリコン基板１０の表面において、複数のトレンチゲート構造上にまたがるように、Ｐ型第２ベース層１２とＮ＋型ソース層１３とに接するように第１表面電極１８が形成され、多数のＩＧＢＴを共通に接続している。このような第１表面電極１８の表面には、コンタクトホール１７ａの形状に応じた凹部１８ａが形成されている。
この第１表面電極１８は、例えばＡｌ−Ｓｉ−Ｃｕ等のＡｌを主成分とするＡｌ合金からなる金属材料で構成され、例えばスパッタリングにより形成される。本実施形態では、ＡｌＳｉが採用され、厚さは例えば５μｍ以上になっている。
また、本実施形態では、図２に図示されていないが、ＩＧＢＴと第１表面電極１８との間に例えばＴｉＴｉＮ等のバリアメタル層が形成されている。このバリアメタル層は、第１表面電極１８を形成する際の熱処理等によって発生するアロイスパイクを防止するためのものである。
一方、外周耐圧部には、Ｎ−型ドリフト層１０の表層部に形成されたＰ型層１９と、ＬＯＣＯＳ酸化膜２０および層間絶縁膜１７を介してＰ型層１９の上に形成されたフィールドプレートとしての第１内周耐圧電極２１と、が備えられている。また、Ｎ−型ドリフト層１０の表層部に形成されたＮ＋型層２２と、このＮ＋型層２２と接するように形成された最外周リングとしての外周耐圧電極２３が備えられている。これら第１内周耐圧電極２１、外周耐圧電極２３により、静的な素子耐圧を確保すると共に、半導体チップ１にサージが印加されたときにＩＧＢＴ内部に発生する電界集中を緩和させ、電界強度を低下させられるようになっている。なお、第１内周耐圧電極２１、外周耐圧電極２３には、第１表面電極１８と同様に、例えばＡｌＳｉが採用される。
そして、セル部および外周耐圧部において、第１表面電極１８、第１内周耐圧電極２１、および外周耐圧電極２３を覆う保護膜２４が形成され、セル部および外周耐圧部の表面が保護されている。この保護膜２４は、図２に示されるように、第１表面電極１８および第１内周耐圧電極２１の一部が露出するようにパターニングされている。本実施形態では、この保護膜２４に例えばポリイミドが採用される。
保護膜２４のうち第１表面電極１８が露出した部分には第２表面電極２５が形成されており、その第２表面電極２５の表面にメッキ層２６が形成されている。したがって、第１、第２表面電極１８、２５およびメッキ層２６によってＩＧＢＴのエミッタ電極が構成されている。同様に、保護膜２４のうち第１内周耐圧電極２１が露出した部分には第２内周耐圧電極２７が形成されており、その第２内周耐圧電極２７の表面にメッキ層２８が形成されている。
本実施形態では、第２表面電極２５、第２内周耐圧電極２７および各メッキ層２６、２８はそれぞれ湿式めっきの方法によって形成される。これら第２表面電極２５、第２内周耐圧電極２７には例えばＮｉ（ニッケル）が採用され、各メッキ層２６、２８には、例えばＡｕ（金）が採用される。
半導体チップ１の裏面構造は、セル部および外周耐圧部で共通になっており、シリコン基板１０の裏面にはＮ＋型層２９およびＰ＋型層３０が順に形成されている。これらＮ＋型層２９およびＰ＋型層３０が、ＩＧＢＴがＦＳ（Ｆｉｅｌｄ ｓｔｏｐ）型として機能するコレクタ層となる。これらＮ＋型層２９およびＰ＋型層３０により、シリコン基板１０の厚さを小さくすることができ、ＩＧＢＴのオン電圧、耐圧等の特性を確保することができる。
このＰ＋型層３０の表面には第１裏面電極３１がスパッタリングにより形成され、第１裏面電極３１の表面には第２裏面電極３２が形成されている。
これら第１、第２裏面電極３１、３２の境界は、図２に示されるようにでこぼこになっている。これは、形成された第１裏面電極３１の熱処理がなされずに結晶性が緻密化されていないため、第１裏面電極３１を湿式エッチングした際、第１裏面電極３１の表面が溶融除去されて凹凸が形成されたためである。こうして表面が粗くされた第１裏面電極３１の表面に湿式めっきにて第２裏面電極３２が形成されることとなる。このように第１裏面電極３１の表面が凹凸形状になっていることで、第１裏面電極３１に対する第２裏面電極３２の接着面積が増加させることができると共に密着力を向上させることができる。
そして、第２裏面電極３２の表面にメッキ層３３が形成されている。これら第１、第２裏面電極３１、３２、およびメッキ層３３は、ＩＧＢＴのコレクタ電極としての機能を果たす。
本実施形態では、第１裏面電極３１にＡｌＳｉが採用される。また、第２裏面電極３２およびメッキ層３３は湿式めっきの方法により形成され、第２裏面電極３２には例えばＮｉが採用され、メッキ層３３には例えばＡｕが採用される。
以上が、本実施形態に係る半導体チップ１およびそれを用いた半導体パッケージ１００の構成である。
次に、上記した半導体チップ１の製造方法について、図３および図４に示す工程図を参照して説明する。図３は、半導体チップ１を製造するための製造工程の流れを示した図である。また、図４は、製造工程を示した図である。なお、図４に示される図は、図２に示される半導体チップ１のセル部を拡大したものである。また、図４ではＩＧＢＴ素子を省略してある。
まず、ＦＺ法により育成されたウェハ（Ｎ−型のシリコン基板１０）を用意し、このウェハ内に多数のＩＧＢＴを形成する。製造工程図は示さないが、Ｎ−型ドリフト層１０の表層部にＰ型第１、第２ベース層１１、１２とＮ＋型ソース層１３とを形成する。そして、Ｎ＋型ソース層１３とＰ型第１、第２ベース層１１、１２とを貫通してＮ−型ドリフト層１０に達するようにトレンチ１４を形成し、このトレンチ１４の内壁表面にゲート絶縁膜１５とゲート層１６とを形成する。このとき、トレンチ１４間にＰ型第２ベース層１２およびＮ＋型ソース層１３が形成された領域と形成されていない領域とを交互に配置する。
また、Ｎ＋型ソース層１３の一部、トレンチゲート構造、およびトレンチ１４間にＰ型第１ベース層１１のみが形成された領域を層間絶縁膜１７にて覆う。このようなＩＧＢＴが多数形成されたウェハの厚さは、約６５０μｍである。なお、個々のＩＧＢＴは例えばスクライブラインによって区画されている。
以下、図３に示される製造工程のフローに沿って説明する。
まず、バリアメタル層形成工程にて、ＩＧＢＴが多数形成されたウェハの表面全体に例えばＴｉＴｉＮ等のバリアメタル層を形成する。このバリアメタル層によって、この後の工程でなされる熱処理によるアロイスパイクの発生を防止することができる。
次に、金属膜形成工程にて、バリアメタル層の表面にスパッタリングによって金属膜４０を形成する（図４（ａ）参照）。この金属膜４０は、第１表面電極１８、第１内周耐圧電極２１、および外周耐圧電極２３となるものである。本実施形態では、金属膜４０として膜応力の小さいＡｌＳｉをバリアメタル層上に堆積させる。このようにバリアメタル層の表面に金属膜４０を形成すると、図４（ａ）に示されるように、金属膜４０の表面には下地の形状に応じた凹凸３０ａが生じる。すなわち、金属膜４０の表面には、層間絶縁膜１７によってできたコンタクトホール１７ａの形状に応じた凹凸３０ａが多数形成される。この金属膜４０のスパッタリングは３００〜５００℃程度の高温で処理する。これにより、凹凸３０ａは、コンタクトホール１７ａの凹部形状より比較的緩和した状態にすることができる。
そして、パターニング工程にて、金属膜４０をパターニングして、第１表面電極１８、第１内周耐圧電極２１、および外周耐圧電極２３を形成する。具体的には、金属膜４０の表面にフォトレジストを塗布し、第１表面電極１８、第１内周耐圧電極２１、外周耐圧電極２３の部分が開口するようにフォトレジストを露光してパターニングする。そして、フォトレジストが開口した部分の金属膜４０をエッチングして除去し、フォトレジストを除去する。本実施形態では、第１表面電極１８は少なくとも５μｍ以上の厚さになっている。
パターニング後、熱処理工程にて、２００〜５００℃程度で熱処理（シンタリング）を行う。この熱処理を行うことで、第１表面電極１８の表面を平面化させて凹部１８ａを比較的平坦にすると共に、第１表面電極１８を緻密化させる、すなわち第１表面電極１８の結晶性を向上させる。なお、この熱処理によって凹凸３０ａは完全に平面にはならずに凹部１８ａとして残るが、これは問題ではない。この残った凹部１８ａの役割については、後の工程で詳しく説明する。
続いて、裏面バックエッチ工程にて、ウェハを薄厚化させる。具体的には、ウェハのうち第１表面電極１８等が形成された表面側にバックグラインドテープや支持基盤等を貼り付けてウェハを裏返し、ウェハ裏面をバックグラインドやエッチング等により所望の厚さまで研削する。本実施形態では、研磨剤にてウェハを約１８０μｍの厚さまで削り、薬液にてさらに約１５０μｍの厚さまで削る。
この後、裏面イオン注入工程にて、ウェハの裏面側にＮ＋型層２９およびＰ＋型層３０を形成する。すなわち、例えばＮ型不純物であるリンをイオン注入すると共に例えばＰ型不純物であるボロンをイオン注入する。そして、ウェハの表面側に貼り付けられたバックグラインドテープを外し、熱処理工程にて、活性化させるために３００〜５００℃でウェハをアニールする。こうして、Ｎ＋型層２９およびＰ＋型層３０を形成する。
次に、保護膜形成工程にて、保護膜２４を形成する。具体的には、ウェハの表裏を逆転させて、ウェハの表面側全体に樹脂膜を形成し、樹脂膜の表面にフォトレジストを塗布する。そして、樹脂膜のうち第２表面電極２５および第２内周耐圧電極２７が形成される部分が開口するようにフォトレジストを露光してパターニングする。そして、フォトレジストが開口した部分の樹脂膜をエッチングして除去し、フォトレジストを除去する。本実施形態では、保護膜２４にポリイミドを用いると共に、その厚さを５〜１０μｍとしている。
そして、第１裏面電極形成工程にて、ウェハの裏面側に第１裏面電極３１を形成する（図４（ｂ）参照）。まず、ウェハの表裏を再び逆転させて、ウェハ裏面側のＰ＋型層３０の表面に第１裏面電極３１をスパッタリングにより堆積させる。本実施形態では、第１裏面電極３１に対して熱処理を行わない。これは、第１裏面電極３１を形成する前のウェハの裏面側が平らであるため、図４（ｂ）に示されるように形成された第１裏面電極３１の表面が平らになるので、熱処理による平面化を行う必要がないからである。
また、この後の湿式エッチングによって第１裏面電極３１の表面が溶解除去されるため、第１裏面電極３１の厚さにマージンをもたせておく。本実施形態では、第１裏面電極３１を６μｍの厚さで形成する。なお、第１裏面電極３１には、上記第１表面電極１８、第１内周耐圧電極２１、外周耐圧電極２３と同様に、膜応力の弱いＡｌＳｉを用いているため、ＡｌＳｉの膜応力によるウェハの反りを抑制できる。
続いて、両面湿式エッチング工程にて、ウェハの表裏面を同時に湿式エッチングする（図４（ｃ）参照）。これにより、ウェハの表面側では、第１表面電極１８が熱処理されて緻密化されているため、エッチングによって溶解除去されずに表面の凹凸が激しくなることはない。一方、ウェハの裏面側では、第１裏面電極３１が形成された後、熱処理が行われていないため、エッチングによって第１裏面電極３１の表面の溶融除去によって凹凸が生じる。このようにして、ウェハ表裏面の各電極１８、３１の表面に凹凸を残し、表面積を確保する。
このように、ウェハ表面側の第１表面電極１８の表面の凹凸と、ウェハ裏面側の第１裏面電極３１の表面の凹凸と、をそれぞれ同等に形成することができる。すなわち、ウェハ表裏面の下地の形状の違いを熱処理等の個別の形成条件で調整することにより、ウェハ表面側の第１表面電極１８とウェハ裏面側の第１裏面電極３１との表面の凹凸の差、すなわち表面積差を小さくすることができる。
この後、両面湿式めっき工程にて、ウェハ表裏面に同時に湿式めっきを行う（図４（ｄ）参照）。具体的には、まず、ウェハ表裏面に同時に例えばＮｉをめっきする。これにより、ウェハ表面側に第２表面電極２５および第２内周耐圧電極２７を形成し、ウェハ裏面側に第２裏面電極３２を形成する。Ｎｉは膜応力が大きい物質であるが、ウェハ表裏面に同時にめっき処理することで、ウェハ表裏面それぞれの各電極２５、３２に生じる膜応力を相殺することができ、ウェハの反りを抑制することができる。本実施形態では、第２表面電極２５および第２裏面電極３２の厚さを５μｍとなるように形成する。
また、ウェハ表面側には、第１表面電極１８の表面に凹部１８ａが残されているため、第１表面電極１８に対する第２表面電極２５の密着力を確保することができる。同様に、ウェハ裏面側には、第１裏面電極３１にエッチングによって凹凸が形成されたため、第１裏面電極３１に対する第２裏面電極３２の密着力を確保することができる。本実施形態では、上述のように、第１表面電極１８と第１裏面電極３１との表面積がほぼ同じであるので、第１表面電極１８に対する第２表面電極２５の密着力と、第１裏面電極３１に対する第２裏面電極３２の密着力と、がそれぞれ同等であると言える。
そして、ウェハ表裏面に同時に湿式めっきを施し、メッキ層２６、２８、３３を形成する。すなわち、第２表面電極２５の表面、第２内周耐圧電極２７、そして第２裏面電極３２の表面それぞれに例えばＡｕのメッキ層２６、２８、３３を形成する。このように、メッキ層２６、２８、３３をウェハ表裏面に同時にそれぞれ形成することにより、メッキ層２６、２８、３３にそれぞれ生じる膜応力をウェハ表裏面で相殺することができ、ひいてはウェハの反りを抑制することができる。
この後、ウェハをスクライブラインに沿ってダイシングカットし、個々の半導体チップ１に分割する。そして、半導体チップ１の表裏面にはんだ７を介してヒートシンク２、３を接合し、半導体チップ１のゲート電極パッドとリード端子４とをゲートワイヤ６で接続して樹脂５でモールドすることにより、図１に示される半導体パッケージ１００が完成する。
図１に示されるように半導体チップ１を半導体パッケージ１００として組み付けたとき、半導体チップ１の表裏面にはヒートシンク２、３がはんだ付けされている。このような状態で半導体パッケージ１００に冷熱サイクル等のストレスが印加したとしても、上述のように、半導体チップ１において第２表面電極２５および第２裏面電極３２が同等の密着力でそれぞれ第１表面電極１８および第１裏面電極３１に接合しているために密着強度は高く、密着力の差に起因する第２表面電極２５または第２裏面電極３２の剥離やシリコン基板１０の破壊を防止することができる。
また、製造工程中でウェハの反りを抑制しているため、シリコン基板１０の結晶欠陥を抑制することができ、ＩＧＢＴ素子の信頼性を確保することができる。
以上説明したように、本実施形態では、まず、第１表面電極１８および第１裏面電極３１の表面がそれぞれでこぼこ面になっていることを特徴としている。これにより、第１表面電極１８に対する第２表面電極２５の密着面積を複数の凹部によって増加させることができ、第１表面電極１８と第２表面電極２５との密着力を向上させることができる。同様に、第１裏面電極３１に対する第２裏面電極３２の密着面積をでこぼこ形状によって増加させることができ、第１裏面電極３１と第２裏面電極３２との密着力を向上させることができる。
また、第１表面電極１８および第１裏面電極３１の各表面それぞれに同じ材質の第２表面電極２５および第２裏面電極３２をそれぞれ同時に湿式めっきの方法により形成することを特徴としている。これにより、半導体基板１０の表裏面に第２表面電極２５および第２裏面電極３２それぞれを形成した際に生じる膜応力を各電極２５、３２の形成時に相殺することができる。したがって、半導体基板１０の反りを抑制することができる。
このように、第２表面電極２５および第２裏面電極３２を湿式めっきの方法で同時に形成しているので、レジストを用いて各電極を形成する場合に比べ、製造工程および製造コストを削減することができる。
さらに、第１表面電極１８と第１裏面電極３１との各表面積の差が小さくされている。これにより、第１表面電極１８に対する第２表面電極２５の密着力と、第１裏面電極３１に対する第２裏面電極３２の密着力と、の差を小さくすることができる。したがって、半導体基板１０の表裏面の各電極２５、３２に印加される力がそれぞれ同等になり、密着力の差に起因して一方の電極が剥がれてしまうことを防止することができる。
そして、本実施形態では、第１表面電極１８および第１裏面電極３１のエッチング、そして第２表面電極２５および第２裏面電極３２の成膜を湿式処理で連続して行っている。これにより、第１、第２表面電極１８、２５界面および第１、第２裏面電極３１、３２界面それぞれの密着信頼性を高くすることができ、各メッキ層２６、２８、３３の成膜を湿式処理で連続して行うことができる。つまり、これらの一連の処理を同じ設備で行うことができる。さらに、ウェハ表裏面を同時にバッチ式で処理できるので、効率的かつ低コストで半導体チップ１を製造することができる。
（他の実施形態）
上記実施形態では、半導体素子としてトレンチゲート構造を有するＦＳ型のＩＧＢＴを例に説明したが、表面裏面に金属膜（電極）を備える半導体素子であれば、適応可能であり、半導体素子としてパワーＭＯＳ等の縦型パワー素子を採用しても構わない。また、半導体素子のゲート構造においては、上記実施形態で示されたトレンチゲート構造の他に、例えばプレーナー構造、コンケーブ構造等、Ｔゲート構造、Ｉゲート構造等のどの構造であっても構わない。
半導体チップ１の厚さは、上記実施形態の例に限らず、例えば５０〜２００μｍの範囲で自由に設計可能である。このような場合、上記実施形態のように、ウェハをエッチングすることや研磨剤で研磨することでウェハの薄膜化を実現することができる。
上記実施形態では、半導体基板としてシリコン基板１０を用いているが、半導体素子を形成できる半導体基板であれば、他の基板を用いても構わない。
上記実施形態では、第１裏面電極３１を堆積させた後、湿式エッチングを行っているが、第１裏面電極３１に熱処理を施しても構わない。このような場合、ウェハの表面側ほどの熱処理を行わないようにして、第１裏面電極３１の結晶性を向上させないようにする。これにより、湿式エッチングによって第１裏面電極３１の表面に凹凸を形成することができる。
上記実施形態では、半導体チップ１をヒートシンク２、３で挟み込んで樹脂５にてモールドする例を説明したが、これは一例を示すものであって、他の実装形態であっても構わない。すなわち、半導体チップ１の片面のみにヒートシンクを接続する形態であっても構わない。
また、半導体チップ１の実装形態は、上記両面はんだ付けモールドのものに限らず、表面および裏面にはんだ付け、ワイヤボンド、はんだバンプ等で、リードフレーム、ヒートシンク、プリント基板、セラミック基板等に実装する構造にも適応可能である。
以下、図５および図６に半導体チップ１の実装形態の例を概略断面図で示す。なお、上記実施形態に用いられたものと互いに同一もしくは均等である部分には、図中、同一符号を付してある。
図５（ａ）に示される実装形態は、基板５０にはんだ７を介して半導体チップ１を実装し、半導体チップ１と基板５０内回路とをワイヤ（リボンやテープでも良い）６０で接続したものである。
図５（ｂ）に示される実装形態は、半導体チップ１の裏面側と基板５０とをはんだ７で接続すると共に、半導体チップ１の表面側にはんだ７を介してヒートシンク３を接合し、半導体チップ１と基板５０内回路とをワイヤ６０で接続したものである。
図５（ｃ）に示される実装形態は、半導体チップ１の裏面側と基板５０とをはんだ７で接続すると共に、半導体チップ１の表面側とリードフレーム７０とをはんだ７で接続し、リードフレーム７０にて半導体チップ１を覆ったものである。リードフレーム７０の端部は、図５（ｃ）に示されるように、基板５０内回路と電気的に接続されている。
図５（ｄ）に示される実装形態は、半導体チップ１の裏面側と基板５０とをはんだ７で接続すると共に、半導体チップ１の表面側とリードフレーム７１の一端側とをはんだ７で接続し、リードフレーム７１の他端側を基板５０内回路と電気的に接続し、さらに半導体チップ１と基板５０内回路とをワイヤ６０で接続したものである。
図６（ａ）に示される実装形態は、半導体チップ１の裏面側と基板５０とをはんだバンプ８０で接続し、半導体チップ１の表面側とヒートシンク３とをはんだ７で接続したものである。また、図６（ｂ）に示される実装形態は、図５（ｃ）に示される例において、半導体チップ１の裏面側と基板５０とをはんだバンプ８０で接続したものである。
そして、図６（ｃ）に示される実装形態は、図５（ｄ）に示される例において、半導体チップ１の裏面側と基板５０とをはんだバンプ８０で接続したものである。さらに、図６（ｄ）に示される実装形態は、半導体チップ１の裏面側と基板５とをはんだバンプ８０で接続すると共に、半導体チップ１の表面側と他の基板５１（またはヒートシンク３、リートフレーム７１等でも良い）とをはんだバンプ８０で接続したものである。
上記実装形態は一例を示すものであって、図５および図６に示される各例が樹脂でモールドされた形態であっても構わない。
上記図５および図６に示される各例においても、半導体チップ１のうち表面側において第１表面電極１８に対する第２表面電極２５の密着力と、裏面側において第１裏面電極３１に対する第２裏面電極３２の密着力と、が同等であるので、実装時における半導体チップ１表裏面それぞれにおけるはんだ７やはんだバンプ８０の剥離は起こりにくい。
また、半導体チップ１の反りがほとんどないため、はんだ７を介して接続された基板５０、５１やリードフレーム７０、７１によって引き起こされるひずみ等の影響を低減させることができる。
本発明の一実施形態に係る半導体装置としての半導体チップを用いた半導体パッケージを示す概略断面図である。 本発明の一実施形態に係る半導体装置の概略断面図である。 半導体チップを製造するための製造工程の流れを示した図である。 製造工程を示した図である。 他の実施形態において、半導体チップの実装形態の例を断面で示した図である。 図５と同様に、他の実施形態において、半導体チップの実装形態の例を断面で示した図である。
符号の説明
１００…半導体パッケージ、１…半導体チップ、２、３…ヒートシンク、
４…リード端子、５…樹脂、６…ゲートワイヤ、７…はんだ、
１０…シリコン基板（Ｎ−型ドリフト層）、１７…層間絶縁膜、
１７ａ…コンタクトホール、１８…第１表面電極、１８ａ…凹部、
２５…第２表面電極、２６、２８、３３…メッキ層、３１…第１裏面電極、
３２…第２裏面電極。

Claims (6)

  1. 半導体素子が形成された半導体基板（１０）と、
    前記半導体基板の表面に形成されると共に、一部が開口したコンタクトホール（１７ａ）が複数備えられた層間絶縁膜（１７）と、
    前記層間絶縁膜と前記コンタクトホールとを覆うように形成された第１表面電極（１８）、および前記第１表面電極の表面に形成された第２表面電極（２５）と、
    前記半導体基板の裏面に形成された第１裏面電極（３１）、および前記第１裏面電極の表面に形成され、前記第２表面電極と同じ材質の第２裏面電極（３２）と、を有し、
    前記第１裏面電極の表面はでこぼこになっていると共に、前記第１表面電極の表面に前記コンタクトホールの形状に応じた凹部（１８ａ）が複数設けられることで、前記第１表面電極の表面積と前記第１裏面電極との表面積が同じにされており、
    前記第２表面電極および前記第２裏面電極は、前記第１表面電極および前記第１裏面電極の表面それぞれに同時に形成されてなることを特徴とする半導体装置。
  2. 前記第２表面電極および前記第２裏面電極は、湿式めっきの方法によりそれぞれ同時に形成されたものであることを特徴とする請求項１に記載の半導体装置。
  3. 半導体素子が形成された半導体基板（１０）と、
    前記半導体基板の表面に形成されると共に、前記半導体基板の一部が露出するようにコンタクトホール（１７ａ）が複数備えられた層間絶縁膜（１７）と、
    前記層間絶縁膜と前記コンタクトホールとを覆うように形成された第１表面電極（１８）、および前記第１表面電極の表面に形成された第２表面電極（２５）と、
    前記半導体基板の裏面に形成された第１裏面電極（３１）、および前記第１裏面電極の表面に形成され、前記第２表面電極と同じ材質の第２裏面電極（３２）と、を有する半導体装置の製造方法であって、
    半導体素子が形成された半導体基板を用意し、この半導体基板の表面に、前記半導体基板の表面のうち一部が露出する前記コンタクトホールを複数備えた前記層間絶縁膜を形成する工程と、
    前記層間絶縁膜および前記コンタクトホールを覆うように金属膜（４０）を形成する工程と、
    前記金属膜をパターニングして第１表面電極（１８）を形成する工程と、
    前記第１表面電極を熱処理して、この第１表面電極の表面に前記コンタクトホールの形状に応じた凹部（１８ａ）を複数形成する工程と、
    前記半導体基板の裏面に第１裏面電極（３１）を形成する工程と、
    熱処理されて緻密化されている前記第１表面電極と緻密化されていない前記第１裏面電極を同時に湿式エッチングすることにより、前記第１表面電極のでこぼこを激しくせずに、前記凹部によってでこぼこになっている前記第１表面電極と表面積が同じになるように、前記第１裏面電極の表面を溶融させてでこぼこに形成する工程と、
    前記第１表面電極の表面に第２表面電極（２５）を、前記第１裏面電極の表面に前記第２表面電極と同じ材質の第２裏面電極（３２）を、それぞれ同時に形成する工程と、を含んでいることを特徴とする半導体装置の製造方法。
  4. 前記第２表面電極および前記第２裏面電極を同時に形成する工程では、湿式めっきの方法により前記第２表面電極および前記第２裏面電極を同時形成することを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記第１裏面電極の表面をエッチングする工程では、前記第１表面電極の表面も前記第１裏面電極と同時にエッチングすることを特徴とする請求項３または４に記載の半導体装置の製造方法。
  6. 前記半導体基板を用意する工程では、ＦＺ法で育成されたＦＺ結晶を半導体基板として用意することを特徴とする請求項３ないし５のいずれか１つに記載の半導体装置の製造方法。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008305948A (ja) * 2007-06-07 2008-12-18 Denso Corp 半導体装置およびその製造方法
JP4600936B2 (ja) 2007-06-20 2010-12-22 三菱電機株式会社 半導体装置およびその製造方法
JP2009164510A (ja) * 2008-01-10 2009-07-23 Renesas Technology Corp 半導体装置および半導体装置の製造方法
JP5483906B2 (ja) * 2009-03-04 2014-05-07 三菱電機株式会社 半導体装置およびその製造方法
JP5707709B2 (ja) * 2009-03-23 2015-04-30 富士電機株式会社 半導体装置の製造方法
WO2011004469A1 (ja) 2009-07-08 2011-01-13 トヨタ自動車株式会社 半導体装置とその製造方法
JP2013098228A (ja) * 2011-10-28 2013-05-20 Denso Corp 半導体装置およびその製造方法
WO2014156791A1 (ja) 2013-03-29 2014-10-02 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2016067414A1 (ja) * 2014-10-30 2016-05-06 三菱電機株式会社 半導体装置及びその製造方法
DE112016001606T5 (de) * 2015-04-06 2017-12-21 Mitsubishi Electric Corporation Halbleiterelement und Verfahren zu dessen Herstellung
JP6264334B2 (ja) * 2015-07-21 2018-01-24 トヨタ自動車株式会社 半導体装置
JP6524003B2 (ja) 2016-03-17 2019-06-05 東芝メモリ株式会社 半導体装置
JP6579989B2 (ja) * 2016-04-05 2019-09-25 三菱電機株式会社 半導体装置および半導体装置の製造方法
JP2017204570A (ja) * 2016-05-11 2017-11-16 株式会社デンソー 半導体装置
JP2019038136A (ja) * 2017-08-23 2019-03-14 住友金属鉱山株式会社 両面金属積層板及びその製造方法
WO2019103028A1 (ja) 2017-11-22 2019-05-31 三菱電機株式会社 半導体装置および半導体装置の製造方法
JP7229330B2 (ja) * 2018-01-19 2023-02-27 三菱電機株式会社 半導体装置の製造方法
US11195803B2 (en) 2018-03-08 2021-12-07 Mitsubishi Electric Corporation Semiconductor element, semiconductor device, power conversion device, and method of manufacturing semiconductor element
DE112019007188T5 (de) * 2019-04-11 2022-03-31 Mitsubishi Electric Corporation Halbleitereinheit und leistungswandlereinheit
JP2021007182A (ja) * 2020-10-19 2021-01-21 三菱電機株式会社 半導体装置及びその製造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5627926A (en) * 1979-08-16 1981-03-18 Mitsubishi Electric Corp Electrode formation of semiconductor device
JPS61234041A (ja) * 1985-04-09 1986-10-18 Tdk Corp 半導体装置及びその製造方法
JP3208319B2 (ja) * 1996-03-14 2001-09-10 三洋電機株式会社 半導体装置の製造方法
JP2003086787A (ja) * 2001-09-13 2003-03-20 Hitachi Ltd 半導体装置とその製造方法

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