CN100392807C - 半导体装置的制造方法 - Google Patents

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Abstract

在晶片级芯片封装的半导体装置中，由于半导体衬底(60)为由间隙孔(80)分离的结构，故需要由树脂层(78)支承在同一平面上，但由于与绝缘膜(74)粘接，且为均匀的厚度，故存在不能得到足够的强度的实用上的大问题。同时形成通孔(35)和分离槽(30)，而省去两者的对位，其中，通孔设于第二区域(13、14)，形成贯通电极(27、28)，分离槽将第一区域(12)和第二区域(13、14)分离。

Description

半导体装置的制造方法
技术领域
本发明涉及半导体装置的制造方法，特别是涉及晶片级芯片封装的半导体装置的制造方法。
背景技术
通常，在硅衬底上形成有晶体管元件的半导体装置使用图11所示的结构。1是硅衬底，2是安装硅衬底1的散热板等岛形部，3是引线端子，4是密封用树脂。
如图11所示，形成有晶体管元件的硅衬底1经由焊锡等焊料5固定安装在铜基材的散热板等岛形部2上，且由接合引线将晶体管元件的基电极、发射电极与配置于硅衬底1周边的引线端子3电连接。与集电极连接的引线端子与岛形部一体形成，在通过将硅衬底安装在岛形部上，进行电连接后，由环氧树脂等热硬性树脂4进行传递模制。
树脂模制的半导体装置通常作为与安装在玻璃环氧衬底等安装衬底上，且安装在安装衬底上的其它半导体装置、电路元件电连接，用于进行规定的电路动作的一个部件使用。
但是，当实际上将具有功能的半导体芯片面积和安装面积之比作为有效面积率考虑时，在树脂模制的半导体装置中，判断为有效面积率极低。有效面积率低，构成安装面积大部分与具有功能的半导体芯片无直接关系的死区，妨碍安装衬底30的高密度小型化。
特别是，该问题在封装尺寸小的半导体装置中非常显著。例如图12所示，搭载于EIAJ规格的SC-75A外形的半导体芯片的最大尺寸最大为0.40mm×0.40mm。如图12所示，树脂模制该半导体芯片时，则半导体装置的整体尺寸为1.6mm×1.6mm。该半导体芯片的面积为0.16mm2，安装半导体装置的安装面积考虑与半导体装置的面积大致相同，为2.56mm2，因此，该半导体装置的有效面积率约为6.25％，构成安装面积大部分与具有功能的半导体芯片的面积没有直接关系的死区。
近年来在电子设备，例如笔记本电脑、携带信息处理装置、摄像机、手机、数码相机、液晶电视等中使用的安装衬底伴随电子设备主体的小型化，用于其内部的安装衬底也由高密度小型化的倾向。
但是，在上述半导体装置中，由于死区大，故妨碍小型化。
但是，本发明者提案有特开平10-12651号公报作为提高有效面积率的在先技术。如图13所示，该在先技术中包括：半导体衬底60；有源元件形成区域61，其形成有源元件；一外部连接用电极62，其是形成于有源元件形成区域61的有源元件的一个电极，用于进行外部连接；其它外部连接用电极63、64，其与有源元件形成区域61电分离，将衬底60的一部分作为有源元件的其它电极的外部电极；连接装置65，其将有源元件的其它电极和其它外部连接用电极63、64连接。在有源元件形成区域61的表面设有P+型基极区域71、N+型发射极区域72、N+型护环扩散区域73、覆盖其表面的绝缘膜74、基电极75、发射电极76、连接用电极77。树脂层78设于绝缘膜74上，一体地支承有源元件形成区域61和其它外部连接用电极63、64。
专利文献1：特开平10-12651号公报(参照图1)
但是，在上述芯片尺寸封装的半导体装置中，由于为由缝隙孔80将半导体衬底60分离的结构，故需要由树脂层78在同一平面进行支承固定，但由于与绝缘膜74粘接，且为均匀的厚度，故存在难以得到足够的强度的实用上的大问题。
另外，由于缝隙孔80从半导体衬底80的背面形成，故还存在没有作为基准的标记，而难以进行形成缝隙孔时的对位的问题点。
发明内容
本发明是鉴于这样的问题点而构成的，其目的在于，提供最适合实用化的晶片级芯片封装的半导体装置的制造方法。
本发明提供半导体装置的制造方法，其具有：在主面上具有用于形成电路元件的第一区域、和在所述第一区域周边与所述第一区域以一定间隔分开配置的多个第二区域的半导体衬底的上面形成外延层的工序；在所述第一区域的所述外延层上形成电路元件的工序；在所述外延层的所述第一区域和第二区域的分界形成阶梯部分的工序；在所述外延层的所述第二区域形成从表面到达所述半导体衬底的通孔和从所述阶梯部分到达所述半导体衬底的分离槽，并在所述通孔内形成由金属构成的贯通电极的工序；在所述外延层表面形成用于将所述电路元件的电极和所述贯通电极电连接的连接装置，并在所述外延层表面形成一体地支承所述第一区域及第二区域的树脂层，提高与所述阶梯部分的附着性的工序；从背面研削所述半导体衬底，使其变薄，使所述贯通电极和所述分离槽从所述第二区域的背面露出，将所述第一区域的所述半导体衬底和所述第二区域的所述半导体衬底电分离，形成由所述第二区域的所述半导体衬底构成的外部连接用电极的工序。
另外，本发明提供半导体装置的制造方法，其特征在于，所述贯通电极通过镀铜处理而形成在所述通孔内。
本发明提供半导体装置的制造方法，其特征在于，所述阶梯部分将所述半导体衬底的所述第一区域和所述第二区域分别包围而形成。
本发明提供半导体装置，在所述分离槽内填充绝缘物。
在本发明的半导体装置的制造方法中，由于可同时从外延层表面形成通孔和分离槽，故两者的位置自对准地形成。由此，可不需要进行形成于通孔内的贯通电极和分离槽的对位。
其结果是，分离槽可靠地形成在树脂层的附着性及强度强的阶梯部分，且可将第一区域和第二区域支承固定在同一平面内。
另外，在阶梯部分，半导体衬底的第一区域及第二区域都形成台阶状的阶梯，且在分离槽的区域将树脂层形成得最厚。由此，可增大树脂层和半导体衬底的第一区域及第二区域周边的树脂层的粘接面积，也可以进一步增强树脂层自身的强度。而且，在分离槽内充填有绝缘物，也可以大幅提高来自外部的吸湿性。
由于分离槽和通孔同时形成，从而可将工序数减少。
另外，由于由金属形成贯通电极，从而连接电阻值降低。
附图说明
图1是说明由本发明的制造方法完成的半导体装置的剖面图；
图2是说明本发明实施例的半导体装置的制造方法的剖面图；
图3是说明本发明实施例的半导体装置的制造方法的剖面图；
图4是说明本发明实施例的半导体装置的制造方法的剖面图；
图5是说明本发明实施例的半导体装置的制造方法的剖面图；
图6是说明本发明实施例的半导体装置的制造方法的剖面图；
图7是说明本发明实施例的半导体装置的制造方法的剖面图；
图8是说明本发明实施例的半导体装置的制造方法的剖面图；
图9是说明本发明实施例的半导体装置的制造方法的剖面图；
图10是说明本发明其它实施例的半导体装置的制造方法的平面图；
图11是说明现有的半导体装置的结构的剖面图；
图12是说明现有的半导体装置的结构的平面图；
图13上说明现有的半导体装置的结构的剖面图。
附图标记
10  半导体衬底
11  外延层
12  第一区域
13、14  第二区域
27、28  贯通电极
30  分离槽
31  阶梯部分
32、33  金属细线
34  树脂层
35  通孔
36、37、38  外部连接用电极
40  抗蚀剂
41  绝缘物
具体实施方式
下面，参照附图详细说明用于实施本发明的最优形态。
图1是说明由本发明的制造方法完成的半导体装置的剖面图。图2～图9是说明用于实施本发明的最优形态的半导体装置的制造方法的剖面图，图1 0是说明用于实施本发明的最优形态的半导体装置的电极的配置关系的平面图。
如图1所示，由本发明的制造方法完成的半导体装置具有：半导体衬底，其具有第一区域及第二区域；多个电极，其与设于所述第一区域的电路元件及所述电路元件连接；外部连接用电极，其具有埋入所述第二区域的金属的贯通电极；分离槽，其将所述第一区域和第二区域的所述半导体衬底分离；连接装置，其用于将所述电极和所述外部连接用电极电连接；阶梯部分，其设于与所述分离槽邻接的所述半导体衬底的所述第一区域及第二区域表面，使所述半导体衬底露出；树脂层，其含有所述阶梯部分，且在所述半导体衬底的所述第一区域及第二区域的表面一体地支承所述半导体衬底。
半导体衬底10使用N+型单晶硅衬底，利用外延生长技术在该衬底10上形成N-型外延层11。半导体衬底10中央的第一区域12构成形成功率MOS、晶体管等有源电路元件的有源元件形成区域，两侧的第二区域13、14构成连接电路元件的电极的外部连接用电极区域15、16。
电路元件在为晶体管的情况下，外延层11构成集电极区域，在外延层11表面由P型基极区域17、N+型发射极区域1 8、N+型护环区域19构成。电路元件的表面由氧化膜20覆盖，且经由各接触孔，通过喷溅铝而形成基电极21、发射电极22、护环23。
在第二区域13、14表面也同样形成与电路元件进行连接的连接用电极25、26，形成使第二区域13、14从表面到达背面的贯通电极27、28。该贯通电极27、28由铜等金属形成，在第二区域13、14的背面露出。因此，外部连接用电极实质上由第二区域13表面的连接用电极25、26和贯通电极27、28形成，由于其全部为金属制，故可降低抽出电阻值。
分离槽30将第一区域12和第二区域13、14电分离且机械分离，蚀刻形成半导体衬底10。
阶梯部分31是将第一区域12周围及第二区域周围的半导体衬底10的外延层11蚀刻，使其露出的部分，与分离槽30邻接，设置阶梯部分31。另外，在第二区域13、14的外周也同样设置阶梯部分31。都是以将与树脂的粘接性提高为目的。
电路元件的电极，即基电极21及发射电极22通过金属细线32、33的接合而与外部连接用电极的连接用电极25、26连接。作为连接装置，除此之外，也可以使用预先形成有配线的玻璃环氧树脂衬底等。
半导体衬底10的表面由树脂层34一体地覆盖，并将由分离槽30分离的半导体衬底10的第一区域12和第二区域13、14一体支承，使其保持在同一平面。另外，树脂层34也保护金属细线32、33。
该树脂层34在阶梯部分31与半导体衬底10的外延层11直接接触，使密封性提高。作为树脂层34聚酰亚胺树脂最适合，但也可以将其与硅类树脂及环氧树脂组合使用。
在这样的结构中，由阶梯部分31、外延层11的表面、氧化膜20及各电极形成台阶状的阶梯，可增加与树脂层34的粘接面积，且可增加与树脂层34的附着性。特别是，形成分离槽30的部分可使树脂层34形成得最厚。另外，由于分离槽30由绝缘物充填，故也可以提高吸湿性。另外，设于第二区域13、14外周的阶梯部分31也同样使吸湿性提高。
参照图2～图10说明本发明的半导体装置的制造方法。
在本发明的半导体装置的制造方法中，具有：在主面上具有用于形成电路元件的第一区域、和在所述第一区域周边与所述第一区域以一定间隔分开配置的多个第二区域的半导体衬底的上面形成外延层的工序；在所述第一区域的所述外延层上形成电路元件的工序；在所述外延层的所述第一区域和第二区域的分界形成阶梯部分的工序；在所述外延层的所述第二区域形成从表面到达所述半导体衬底的通孔和从所述阶梯部分到达所述半导体衬底的分离槽，并在所述通孔内形成由金属构成的贯通电极的工序；在所述外延层表面形成用于将所述电路元件的电极和所述贯通电极电连接的连接装置的工序；在所述外延层表面形成一体地支承所述第一区域及第二区域的树脂层，提高与所述阶梯部分的附着性的工序；从背面研削所述半导体衬底，使其变薄，使所述贯通电极和所述分离槽从所述第二区域的背面露出，将所述第一区域的所述半导体衬底和所述第二区域的所述半导体衬底电分离，形成由所述第二区域的所述半导体衬底构成的外部连接用电极的工序。
首先，如图2所示，在主面上具有用于形成电路元件的第一区域12、和在第一区域12周边与第一区域12以一定间隔离开配置的多个区域13、14的半导体衬底10上面形成外延层11。
如图2所示，利用外延层生长技术，在由N+型单晶硅构成的半导体衬底10上形成N-型外延层11。在半导体衬底10的一部分区域，区分成形成有功率MOSFET及晶体管等有源电路元件的第一区域12、和形成有外部连接用电极的第二区域13、14。
其次，如图3所示，在第一区域12的外延层11上形成电路元件。
在半导体衬底10的N-型外延层11上形成由热氧化膜及CVD形成的Si氧化膜等绝缘膜20后，在该绝缘膜20的一部分形成开口，使N-型外延层11露出。在对该露出的区域的N-型外延层11选择地注入硼(B)等P型杂质后，通过进行热扩散，在第一区域12的N-型外延层11上形成岛形部状的基极区域17。
在形成基极区域17后，在第一区域12上再次形成绝缘膜20。在基极区域17一部分的绝缘膜20上形成开口，使基极区域17的一部分露出，在对露出的基极区域17内选择注入磷(P)、锑(Sb)等N+型杂质时，通过进行热扩散，形成晶体管的发射极区域18。在本实施例中，在形成该发射极区域18的同时，形成包围基极区域17的环状的N+型护环区域19。
在半导体衬底10表面形成氧化硅膜及氮化硅膜等绝缘膜20。
如图4所示，在外延层11的第一区域12和第二区域13、14的分界形成阶梯部分31。
在本工序中，将位于第一区域12和第二区域13、14的分界的区域的外延层11上的绝缘膜20除去，蚀刻外延层11表面，形成阶梯部分31。此时，也可以在第二区域13、14周边部分的外延层11上同时形成阶梯部分31。通过形成阶梯部分31，使第一区域12的周围和第二区域13、14的周围从绝缘膜20露出，进而，由阶梯部分31、外延层11表面、氧化膜20及各电极形成台阶状的阶梯，可增加与树脂层34的粘接面积，可将与树脂层34的粘接面积放大。
如图5所示，在外延层11的第二区域13、14上形成从表面到达半导体衬底10的通孔35和从阶梯部分31到达半导体衬底10的分离槽30，在通孔35内形成由金属构成的贯通电极27、28。
以抗蚀剂40为掩模，通过从表面干式蚀刻外延层11，形成粗细(或宽度)为70μm程度，长度(或深度)为80μm程度的通孔35。作为干式蚀刻使用的蚀刻气体，使用至少含有SF7、O2、及C4F8的气体。通孔35从表面形成到半导体衬底10。通孔35的具体线状既可以为圆筒状，也可以为角柱状。
在本工序中，在形成该通孔35时，同时从阶梯部分31以抗蚀剂40为研磨，从表面干式蚀刻外延层11，由此，使宽度20～100μm，长度(或深度)为80μm程度的分离槽30到达半导体衬底10。由此，由于通孔35和分离槽30由同一抗蚀剂40为掩模，故具有自对准的效果，可不必对双方进行对位。在此，由于宽度不同，从而蚀刻深度稍微不同。例如，宽度宽，但槽的深度深。
其次，分离槽30选择地由CVD氧化膜等绝缘膜41埋入。
另外，在通孔35的内部形成贯通电极27、28。贯通电极27、28的形成可通过镀敷处理及喷溅进行。
在通过镀敷处理形成贯通电极27、28时，首先，在通孔35的内壁及外延层11的氧化膜20的表面整个区域形成由厚度数百nm程度的Cu构成的籽晶层(未图示)。其次，通过进行将该籽晶层作为电极使用的电解镀敷，在通孔35的内壁形成由Cu构成的贯通电极27、28。
在此，通孔35的内部由通过镀敷处理形成的Cu完全埋入，但该埋入也可以不完全。即，也可以在通孔35内部设置空洞。
进而，如图6所示，进行电路元件的电极的形成。将氧化膜20上的Cu除去，蚀刻形成将基极区域17表面露出的基极接触孔及将发射极区域18表面露出的发射极接触孔。在本实施例中，由于形成有护环区域19，故同时也形成用于将护环区域19表面露出的护环接触孔。
然后，在由基极接触孔、发射极接触孔、外部连接用接触孔及护环接触孔露出的基极区域17、发射极区域18、贯通电极27、28及护环区域19上选择地蒸镀或喷溅铝等金属材料，选择地形成基电极21、发射电极22、连接用电极25、26及护环23。也可以在贯通电极27、28和连接用电极25、26之间设置势垒金属。例如也可以仅Ti，或在下层形成Ti，在其上层形成TiN，并在其上形成Al。
如图7所示，在外延层11表面形成用于将电路元件的电极和贯通电极27、28电连接的连接装置32、33，且在外延层11表面形成一体支承第一区域12及第二区域13、14的树脂层34，提高与阶梯部分31的附着性。
通过将与基电极21及发射电极22对应的连接用电极25、26与金属细线32、33接合，形成连接装置。另外，也可以代替作为连接装置的金属细线32、33使用在玻璃环氧树脂衬底、陶瓷衬底、绝缘处理了的金属衬底、苯酚衬底、硅衬底等衬底上形成有配线的配线衬底。在此，在图7中，在贯通电极27、28正上方进行引线焊接，但形成贯通电极的通孔35内部未完全埋入，而为中空，在内壁形成薄膜的情况下，在从该通孔错开的位置延伸连接用电极，且也可以在该位置进行引线焊接。
如上所述，该树脂层34将连接晶体管的基电极17、发射电极18、和连接用电极25、26的连接装置从衬底10绝缘，同时，将第一区域12及第二区域13、14机械地分离，此时，一体地支承第一区域12及第二区域13、14。作为树脂层34，只要具有粘接性和绝缘性即可，例如，聚酰胺类树脂最好。
在衬底10表面，由例如旋涂2μ～50μ膜厚的聚酰胺树脂，在规定时间烧成后，研磨处理其表面，形成平坦化的树脂层34。
如图8所示，从背面进行研削，使半导体衬底10减薄，使贯通电极27、28和分离槽30从第二区域13、14的背面露出，将第一区域12的半导体衬底和第二区域13、14的半导体衬底10电分离，形成由第二区域13、14的半导体衬底10构成的外部连接用电极。
由石蜡等将半导体衬底10的表面粘贴在支座上，从半导体衬底10的背面进行背面蚀刻，削去半导体衬底10的不需要的部分，使其从约400μm薄至100μm程度。此时，贯通电极27、28及分离槽30从半导体衬底10的背面露出，将形成有电路元件的第一区域12和设有贯通电极27、28的第二区域13、14自动地电分离，且机械上由上述的树脂层34一体地支承第一区域12和第二区域13、14的半导体衬底10。因此，由于贯通电极27、28从外延层11表面到达半导体衬底10的背面，故可大幅降低电极的取出电阻。图面中，贯通电极和分离槽的深度相同，但实际上槽的宽度越窄，槽的深度越浅。因此，到槽的深度浅的位置露出，如若进行研削、背面蚀刻，则可将其全部露出。
在此，如图10所示，分离槽30被设置在将具有形成于衬底10上的电路元件的第一区域12、和在大致中央埋入作为外部连接用电极的贯通电极27、28的第二区域13、14机械且电分离的位置(点划线区域)。分离槽30的宽度为确保与分离后邻接的区域12、13、14的绝缘性，例如约为0.1mm。第一区域12形成0.5mm×0.5mm，第二区域13、14被设定为0.3mm×0.2mm。最后，通过将由形成于衬底10上的第一区域12、第二区域13、14构成的晶体管单元X在斜线部分切割，将其各个分离，完成半导体装置。
根据本发明，如图9所示，在半导体衬底10的第一区域12背面设有接触电极用外部连接用电极36，在半导体衬底10的第二区域13、14背面设有基电极用外部连接用电极37、发射电极用的外部连接用电极38。各外部连接用电极36、37、38在分离槽30及周边进行倒角蚀刻，镀敷形成焊接性优良的金属，各外部连接用电极36、37、38为防止焊接时的短路而配置成三角状，但也可以为直线状。

Claims (4)

1.一种半导体装置的制造方法，其具有：在主面上具有用于形成电路元件的第一区域、和在所述第一区域周边与所述第一区域以一定间隔分开配置的多个第二区域的半导体衬底的上面形成外延层的工序；在所述第一区域的所述外延层上形成电路元件的工序；在所述外延层的所述第一区域和第二区域的分界形成阶梯部分的工序；在所述外延层的所述第二区域形成从表面到达所述半导体衬底的通孔和从所述阶梯部分到达所述半导体衬底的分离槽，并在所述通孔内形成由金属构成的贯通电极的工序；在所述外延层表面形成用于将所述电路元件的电极和所述贯通电极电连接的连接装置，并在所述外延层表面形成一体地支承所述第一区域及第二区域的树脂层的工序；从背面研削所述半导体衬底，使其变薄，使所述贯通电极和所述分离槽从所述第二区域的背面露出，将所述第一区域的所述半导体衬底和所述第二区域的所述半导体衬底电分离，形成由所述第二区域的所述半导体衬底构成的外部连接用电极的工序。
2.如权利要求1所述的半导体装置的制造方法，其特征在于，所述贯通电极通过镀铜处理而在所述通孔内形成。
3.如权利要求1所述的半导体装置的制造方法，其特征在于，所述阶梯部分通过对所述第一区域的周围和所述第二区域的周围的所述半导体衬底的所述外延层蚀刻而露出地形成，并且与所述分离槽抵接。
4.如权利要求1所述的半导体装置的制造方法，其特征在于，在所述分离槽内充填绝缘物。
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