JP3208319B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3208319B2 JP3208319B2 JP5770496A JP5770496A JP3208319B2 JP 3208319 B2 JP3208319 B2 JP 3208319B2 JP 5770496 A JP5770496 A JP 5770496A JP 5770496 A JP5770496 A JP 5770496A JP 3208319 B2 JP3208319 B2 JP 3208319B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor wafer
- substrate
- electrode
- titanium
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/10155—Shape being other than a cuboid
- H01L2924/10158—Shape being other than a cuboid at the passive surface
Landscapes
- Drying Of Semiconductors (AREA)
- Weting (AREA)
- Die Bonding (AREA)
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、基板裏面側をケミ
カルエッチングする工程を具備する半導体装置の製造方
法において、その裏面電極の剥離防止に関する。
カルエッチングする工程を具備する半導体装置の製造方
法において、その裏面電極の剥離防止に関する。
【０００２】
【従来の技術】一例として、パワートランジスタの構造
を図３（Ａ）に示す。パワートランジスタは、Ｎ＋型基
板１の上に形成したＮ型エピタキシャル層２の表面にＰ
型のベース領域３を形成し、Ｐ型ベース領域３の表面に
Ｎ＋型のエミッタ領域４を形成し、Ｐ型ベース領域３と
Ｎ＋型エミッタ領域４に各々コンタクトする電極５を形
成したものである。その上に絶縁膜とボンディングパッ
ドを形成して素子形成が終了し、その後、ウェハの裏面
側をバックグラインドして板厚を薄くし、裏面電極の形
成、ダイシング、ダイボンドと工程を進めることにな
る。なお、６はＰ＋ガードリング、７はＮ＋チャンネル
ストッパである。
を図３（Ａ）に示す。パワートランジスタは、Ｎ＋型基
板１の上に形成したＮ型エピタキシャル層２の表面にＰ
型のベース領域３を形成し、Ｐ型ベース領域３の表面に
Ｎ＋型のエミッタ領域４を形成し、Ｐ型ベース領域３と
Ｎ＋型エミッタ領域４に各々コンタクトする電極５を形
成したものである。その上に絶縁膜とボンディングパッ
ドを形成して素子形成が終了し、その後、ウェハの裏面
側をバックグラインドして板厚を薄くし、裏面電極の形
成、ダイシング、ダイボンドと工程を進めることにな
る。なお、６はＰ＋ガードリング、７はＮ＋チャンネル
ストッパである。
【０００３】通常は、素子形成が終了した後にバックグ
ラインド工程を行うが、ウェハ厚みが３００ミクロン以
上ある時など、裏面側のＮ＋型基板１の表面濃度を更に
向上して接触抵抗を減じるために、バックグラインド工
程の後にエミッタ拡散などを行うことがある。即ち、ベ
ース拡散を終了した基板１の裏面側をバックグラインド
工程により削り、図３（Ｂ）に示すように表面側へのエ
ミッタ拡散と同時にＮ＋基板１表面にも高濃度拡散層８
を形成し、その後コンタクトホールの形成、アルミ電極
５の形成、ジャケット絶縁膜の形成を行い、ここまでの
工程で汚染された基板１表面を清浄化するためにケミカ
ルエッチングを行い、図３（Ｃ）に示すように裏面電極
９を形成するものである。
ラインド工程を行うが、ウェハ厚みが３００ミクロン以
上ある時など、裏面側のＮ＋型基板１の表面濃度を更に
向上して接触抵抗を減じるために、バックグラインド工
程の後にエミッタ拡散などを行うことがある。即ち、ベ
ース拡散を終了した基板１の裏面側をバックグラインド
工程により削り、図３（Ｂ）に示すように表面側へのエ
ミッタ拡散と同時にＮ＋基板１表面にも高濃度拡散層８
を形成し、その後コンタクトホールの形成、アルミ電極
５の形成、ジャケット絶縁膜の形成を行い、ここまでの
工程で汚染された基板１表面を清浄化するためにケミカ
ルエッチングを行い、図３（Ｃ）に示すように裏面電極
９を形成するものである。
【０００４】
【発明が解決しようとする課題】しかしながら、沸酸＋
硝酸＋酢酸の混合液によるケミカルエッチングを行う
と、基板１の裏面表面が鏡面加工されたように滑らかな
表面となり、裏面電極９との接着力が弱くなるという欠
点が生じた。接着力が弱いと、ウェハをダイシングシー
トに接着、ダイシングを行った後、分割されたチップを
ピックアップするときに、裏面電極９がシリコン表面か
ら剥がれて前記ダイシングシートに残り、組立工程に支
障をきたすという欠点があった。
硝酸＋酢酸の混合液によるケミカルエッチングを行う
と、基板１の裏面表面が鏡面加工されたように滑らかな
表面となり、裏面電極９との接着力が弱くなるという欠
点が生じた。接着力が弱いと、ウェハをダイシングシー
トに接着、ダイシングを行った後、分割されたチップを
ピックアップするときに、裏面電極９がシリコン表面か
ら剥がれて前記ダイシングシートに残り、組立工程に支
障をきたすという欠点があった。
【０００５】
【課題を解決するための手段】本発明は上記従来の課題
に鑑みなされたもので、シリコン基板裏面をケミカルエ
ッチングした後、裏面をプラズマ処理して表面を粗面化
する事により、裏面電極の接着強度を増大した半導体装
置の製造方法を提供するものである。
に鑑みなされたもので、シリコン基板裏面をケミカルエ
ッチングした後、裏面をプラズマ処理して表面を粗面化
する事により、裏面電極の接着強度を増大した半導体装
置の製造方法を提供するものである。
【０００６】
【発明の実施の形態】以下に本発明の一実施の形態を図
面を参照しながら詳細に説明する。図１（Ａ）を参照し
て、Ｎ＋基板１１の上にコレクタ層としてＮ型エピタキ
シャル層１２を形成したシリコン基板を準備する。エピ
タキシャル層１２の表面にＰ＋型のガードリング領域１
３を形成し、続いてＰ型のベース領域１４を形成する。
面を参照しながら詳細に説明する。図１（Ａ）を参照し
て、Ｎ＋基板１１の上にコレクタ層としてＮ型エピタキ
シャル層１２を形成したシリコン基板を準備する。エピ
タキシャル層１２の表面にＰ＋型のガードリング領域１
３を形成し、続いてＰ型のベース領域１４を形成する。
【０００７】図１（Ｂ）を参照して、表面の酸化膜１５
の上に厚くホトレジスト膜等の絶縁膜を塗布して保護膜
１６とし、該保護膜１６を作業台上に貼り付けて、基板
１１の裏面をバックグラインドする。この工程は研削粒
による研削であるので、表面は凹凸の荒い粗面となる。
また、エピタキシャル層１２と基板１１とを合わせたウ
ェハ厚みを２５０ミクロン程度まで研削する。
の上に厚くホトレジスト膜等の絶縁膜を塗布して保護膜
１６とし、該保護膜１６を作業台上に貼り付けて、基板
１１の裏面をバックグラインドする。この工程は研削粒
による研削であるので、表面は凹凸の荒い粗面となる。
また、エピタキシャル層１２と基板１１とを合わせたウ
ェハ厚みを２５０ミクロン程度まで研削する。
【０００８】図１（Ｃ）を参照して、保護膜１６除去
後、エピタキシャル層１２側の酸化膜１５をホトエッチ
ングにより開口してリンを選択拡散し、エミッタ領域１
７とチャンネルストッパ１８とを形成する。これで素子
形成が完成する。と同時に、拡散炉内でエミッタ拡散時
の不純物が回り込んで基板１１裏面側にも拡散され、高
濃度拡散層１９を形成する。この高濃度拡散層１９は、
エミッタ領域１７とほぼ同等に１０×１０の２０乗程度
の不純物濃度で、約５ミクロン程度の拡散深さで形成さ
れる。
後、エピタキシャル層１２側の酸化膜１５をホトエッチ
ングにより開口してリンを選択拡散し、エミッタ領域１
７とチャンネルストッパ１８とを形成する。これで素子
形成が完成する。と同時に、拡散炉内でエミッタ拡散時
の不純物が回り込んで基板１１裏面側にも拡散され、高
濃度拡散層１９を形成する。この高濃度拡散層１９は、
エミッタ領域１７とほぼ同等に１０×１０の２０乗程度
の不純物濃度で、約５ミクロン程度の拡散深さで形成さ
れる。
【０００９】図２（Ａ）を参照して、エピタキシャル層
１２上の酸化膜１５にベース・エミッタ電極用のコンタ
クトホールを形成し、アルミニウム層のスパッタ堆積と
パターニングによりアルミ電極２０を形成する。アルミ
電極２０の形成と同時にエミッタ・ベースボンディング
パッドの形成も行う。電極２０の上にパッシベーション
皮膜としてシリコン窒化膜をＣＶＤ堆積し、前記ボンデ
ィングパッド上を開口する（図示せず）。
１２上の酸化膜１５にベース・エミッタ電極用のコンタ
クトホールを形成し、アルミニウム層のスパッタ堆積と
パターニングによりアルミ電極２０を形成する。アルミ
電極２０の形成と同時にエミッタ・ベースボンディング
パッドの形成も行う。電極２０の上にパッシベーション
皮膜としてシリコン窒化膜をＣＶＤ堆積し、前記ボンデ
ィングパッド上を開口する（図示せず）。
【００１０】図２（Ｂ）を参照して、ウェハを沸酸＋硝
酸の混合液で２０秒ほどウェットエッチングする。これ
は基板１１裏面表面にバックグラインド工程の後の工程
で付着した不純物（ホトレジスト残査、シリコン窒化
膜、自然酸化膜など）を除去するものである。このと
き、バックグラインド工程で形成されていた細かい凹凸
が、ウェットエッチングにより消滅して、表面の状態が
より鏡面に近い状態になることがＳＥＭ解析により確認
されている。なお、エミッタ拡散により形成された高濃
度拡散層１９を消滅させてはならない。その後、ウェハ
の裏面側を、ＣＦ４ガスまたはＣＦ４＋Ｏ２の雰囲気中
でプラズマ処理を行い、基板１１裏面のシリコン表面
を、前記バックグラインド工程後の状態以上に粗い状態
まで凹凸を形成する。この処理はシリコン表面に形成さ
れた自然酸化膜を除去して直ちに裏面電極２１をスパッ
タ又は蒸着堆積する工程と共用しており、バレル式のプ
ラズマ装置で約５分程度、枚葉式のプラズマ装置で約３
０秒の処理を行うことで、シリコン表面に相当の凹凸を
形成できた。
酸の混合液で２０秒ほどウェットエッチングする。これ
は基板１１裏面表面にバックグラインド工程の後の工程
で付着した不純物（ホトレジスト残査、シリコン窒化
膜、自然酸化膜など）を除去するものである。このと
き、バックグラインド工程で形成されていた細かい凹凸
が、ウェットエッチングにより消滅して、表面の状態が
より鏡面に近い状態になることがＳＥＭ解析により確認
されている。なお、エミッタ拡散により形成された高濃
度拡散層１９を消滅させてはならない。その後、ウェハ
の裏面側を、ＣＦ４ガスまたはＣＦ４＋Ｏ２の雰囲気中
でプラズマ処理を行い、基板１１裏面のシリコン表面
を、前記バックグラインド工程後の状態以上に粗い状態
まで凹凸を形成する。この処理はシリコン表面に形成さ
れた自然酸化膜を除去して直ちに裏面電極２１をスパッ
タ又は蒸着堆積する工程と共用しており、バレル式のプ
ラズマ装置で約５分程度、枚葉式のプラズマ装置で約３
０秒の処理を行うことで、シリコン表面に相当の凹凸を
形成できた。
【００１１】図２（Ｃ）を参照して、プラズマ処理によ
り凹凸を形成した後、直ちに裏面電極２１の形成を行
う。裏面電極２１は、シリコン側から順に、膜厚５００
オングストロームのチタン（Ｔｉ）、膜厚１０００オン
グストロームのチタン・ニッケル（Ｔｉ・Ｎｉ）、膜厚
５０００オングストロームのニッケル（Ｎｉ）、および
膜厚１０００オングストロームの金又は銀からなる。チ
タンはシリコン（Ｓｉ）との密着性のため、金または銀
はダイボンド時の半田接合のため、そしてニッケルはチ
タンと金又は銀との接着性のため。チタン・ニッケルは
半田がチタン層と接触するのを防止する障壁層としての
役割を果たす。裏面電極２１は、シリコン表面に凹凸を
形成したので、チタンとシリコンとの接触面積が増大
し、両者の密着力を更に強化できる。
り凹凸を形成した後、直ちに裏面電極２１の形成を行
う。裏面電極２１は、シリコン側から順に、膜厚５００
オングストロームのチタン（Ｔｉ）、膜厚１０００オン
グストロームのチタン・ニッケル（Ｔｉ・Ｎｉ）、膜厚
５０００オングストロームのニッケル（Ｎｉ）、および
膜厚１０００オングストロームの金又は銀からなる。チ
タンはシリコン（Ｓｉ）との密着性のため、金または銀
はダイボンド時の半田接合のため、そしてニッケルはチ
タンと金又は銀との接着性のため。チタン・ニッケルは
半田がチタン層と接触するのを防止する障壁層としての
役割を果たす。裏面電極２１は、シリコン表面に凹凸を
形成したので、チタンとシリコンとの接触面積が増大
し、両者の密着力を更に強化できる。
【００１２】その後、ウェハの裏面に粘着性のダイシン
グシートを張り付け、ダイシングラインに沿ってダイシ
ングおよびブレイキングすることによりウェハを個々の
チップに分割し、ダイシングシートを伸張することで個
々のチップを距離的に離間する。そしてダイボンド工程
に移行し、チップを吸着コレットで吸引してダイシング
シートから剥離し、別に用意されたリードフレームのタ
ブ部分に半田で固着する。
グシートを張り付け、ダイシングラインに沿ってダイシ
ングおよびブレイキングすることによりウェハを個々の
チップに分割し、ダイシングシートを伸張することで個
々のチップを距離的に離間する。そしてダイボンド工程
に移行し、チップを吸着コレットで吸引してダイシング
シートから剥離し、別に用意されたリードフレームのタ
ブ部分に半田で固着する。
【００１３】本発明では、裏面電極２１の密着力が強化
されているので上記ダイシングシートからの剥離で裏面
電極２１がダイシングシートに残るというような不具合
を回避できる。また、凹凸を形成するためのプラズマ処
理は自然酸化膜の除去と同時に行うので、工程を簡素化
できる。
されているので上記ダイシングシートからの剥離で裏面
電極２１がダイシングシートに残るというような不具合
を回避できる。また、凹凸を形成するためのプラズマ処
理は自然酸化膜の除去と同時に行うので、工程を簡素化
できる。
【００１４】
【発明の効果】以上に説明した通り、本発明によれば、
基板１１をウェットエチングにより清浄化した後にプラ
ズマ処理によって表面に凹凸を形成するので、裏面電極
２０との密着強度を増大し、後の組立工程において裏面
電極の２１の剥離事故という不具合を回避できる。ま
た、凹凸を形成するためのプラズマ処理は自然酸化膜の
除去と同時に行うので、工程を簡素化できる。そして、
基板１１裏面側に高濃度拡散層を形成することによっ
て、接触抵抗を低減できるものである。
基板１１をウェットエチングにより清浄化した後にプラ
ズマ処理によって表面に凹凸を形成するので、裏面電極
２０との密着強度を増大し、後の組立工程において裏面
電極の２１の剥離事故という不具合を回避できる。ま
た、凹凸を形成するためのプラズマ処理は自然酸化膜の
除去と同時に行うので、工程を簡素化できる。そして、
基板１１裏面側に高濃度拡散層を形成することによっ
て、接触抵抗を低減できるものである。
【図１】本発明を説明するための断面図である。
【図２】本発明の製造方法を説明するための断面図であ
る。
る。
【図３】従来例を説明するための断面図である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 - 21/288 H01L 21/44 - 21/445 H01L 29/40 - 29/43 H01L 29/47 H01L 29/872
Claims (3)
- 【請求項１】半導体ウェハを所望の厚みまでバックグラ
インドを行う工程と、 半導体ウェハの裏面側を少なくとも沸酸と硝酸とを含む
エッチャントでエッチングして、前記バックグラインド
によって形成された凹凸を鏡面に近い状態にする工程
と、 前記半導体ウェハの裏面をプラズマエッチングして表面
に再度凹凸を形成する工程と、 前記半導体ウェハの裏面に裏面電極を形成する工程と、 前記半導体ウェハを分割して個々の半導体チップを形成
する工程と、 前記半導体チップをダイボンドする工程とを具備するこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】半導体ウェハを所望の厚みまでバックグラ
インドを行う工程と、 前記半導体ウェハの表面側に拡散領域を形成し、同時に
前記半導体ウェハの裏面側にも高濃度拡散を行う工程
と、 前記半導体ウェハの裏面側を少なくとも沸酸と硝酸とを
含むエッチャントでエッチングして、前記バックグライ
ンドを行う工程の後の工程で前記半導体ウェハの裏面に
付着した不純物を除去し且つ前記バックグラインドによ
って形成された凹凸を鏡面に近い状態にする工程と、 前記半導体ウェハの裏面をプラズマエッチングして表面
に再度凹凸を形成する工程と、 前記半導体ウェハの裏面に裏面電極を形成する工程と、 前記半導体ウェハを分割して個々の半導体チップを形成
する工程と、 前記半導体チップをダイボンドする工程とを具備するこ
とを特徴とする半導体装置の製造方法。 - 【請求項３】前記裏面電極が、シリコン側から順に、チ
タン／チタン・ニッケル／ニッケル／金、又はチタン／
チタン・ニッケル／ニッケル／銀であることを特徴とす
る請求項１又は請求項２に記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5770496A JP3208319B2 (ja) | 1996-03-14 | 1996-03-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5770496A JP3208319B2 (ja) | 1996-03-14 | 1996-03-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09251965A JPH09251965A (ja) | 1997-09-22 |
| JP3208319B2 true JP3208319B2 (ja) | 2001-09-10 |
Family
ID=13063336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5770496A Expired - Fee Related JP3208319B2 (ja) | 1996-03-14 | 1996-03-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3208319B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7034306B2 (en) | 1998-06-18 | 2006-04-25 | Hamamatsu Photonics K.K. | Scintillator panel and radiation image sensor |
| JP4766214B2 (ja) * | 2001-02-16 | 2011-09-07 | 大日本印刷株式会社 | 絶縁体、積層体及びハードディスクドライブ用ワイヤレスサスペンション |
| JP2003086787A (ja) * | 2001-09-13 | 2003-03-20 | Hitachi Ltd | 半導体装置とその製造方法 |
| JP4534491B2 (ja) * | 2004-01-09 | 2010-09-01 | ソニー株式会社 | 電子応用装置の製造方法およびマイクロロッドトランジスタのアッセンブリ方法 |
| JP4815905B2 (ja) * | 2005-07-11 | 2011-11-16 | 株式会社デンソー | 半導体装置およびその製造方法 |
| JP2008311428A (ja) * | 2007-06-14 | 2008-12-25 | Mitsumi Electric Co Ltd | 基板吸着支持部材及び基板支持方法 |
| JP2009094287A (ja) * | 2007-10-09 | 2009-04-30 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
-
1996
- 1996-03-14 JP JP5770496A patent/JP3208319B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09251965A (ja) | 1997-09-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5731243A (en) | Method of cleaning residue on a semiconductor wafer bonding pad | |
| US5654226A (en) | Wafer bonding for power devices | |
| JP3208319B2 (ja) | 半導体装置の製造方法 | |
| JP4022113B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
| KR0147510B1 (ko) | 반도체장치 및 그 제조방법 | |
| US4740482A (en) | Method of manufacturing bipolar transistor | |
| JPH08195483A (ja) | Ｓｏｉ基板及びその製造方法 | |
| JPH05259274A (ja) | 半導体装置及びその製造方法 | |
| JPH05291186A (ja) | 半導体チップの表面上に金属コンタクトを形成する方法 | |
| JPH01304725A (ja) | ボーダのないコンタクトの窓を形成する方法 | |
| JP3466543B2 (ja) | ショットキーバリア型半導体装置とその製造方法 | |
| JP2782737B2 (ja) | 半導体装置の製造方法 | |
| JPH0620984A (ja) | 半導体装置の裏面電極形成方法 | |
| JP2001313295A (ja) | パターン形成方法 | |
| JPS60257182A (ja) | 半導体装置の製造方法 | |
| JP3311445B2 (ja) | 高耐圧半導体集積回路の製造方法 | |
| JP2011054624A (ja) | 半導体装置及びその製造方法 | |
| JPH07321290A (ja) | バイポーラ集積回路装置の製造方法 | |
| JP2000058481A (ja) | 化合物半導体の電極形成方法 | |
| JP2005217012A (ja) | 半導体装置及びその製造方法 | |
| JPH01155641A (ja) | 半導体集積回路装置 | |
| JPH03201541A (ja) | 電界効果トランジスタの製法 | |
| JPH08213578A (ja) | Ｓｏｉ基板及びその製造方法 | |
| JPS59100563A (ja) | メサ型半導体装置の製造方法 | |
| JPS61240679A (ja) | シヨツトキ−バリヤ型半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080706 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080706 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090706 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090706 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100706 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110706 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110706 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120706 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130706 Year of fee payment: 12 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |