JP2009164510A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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和哉 関口
Yoshio Miyama
吉生 深山
Yuji Takahashi
裕治 高橋
Tomokuni Chino
智国 千野
Takeshi Kachi
剛 可知
Katsuhiro Mitsui
勝広 三井
Daisuke Ono
小野大輔
Tatsuhiko Miura
三浦辰彦
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Abstract

【課題】車載用半導体素子は、その用途の性質上、高度の信頼性を要求されている。従って、アルミニウム系電極等に関しても、原則としてボイド・フリーとする必要がある。ところが、パワーＭＯＳＦＥＴ等のパワー系半導体素子、特にトレンチ・ゲート型のパワーＭＯＳ系デバイスでは、アルミニウム系電極の厚さが３５００から５５００ｎｍ程度（２．５マイクロメートル以上）と厚く、ボイド・フリーとすることが極めて困難と考えられていた。
【解決手段】本願発明はライン・アンド・スペース状の凹凸領域上に、２．５マイクロメートル以上の厚さのアルミニウム系電極金属膜をスパッタリングで形成する際に、ウエハの温度を摂氏４００度以上、５００度未満とするものである。
【選択図】図５

Description

本発明は、半導体装置（または半導体集積回路装置）の製造方法におけるアルミニウム膜形成技術に適用して有効な技術に関する。
日本特開平６−１６３４５３号公報（特許文献１）には、コンタクト部におけるアルミニウム配線の断線を防止するために、ＳＯＧにより下地にテーパ（Taper）を付ける技術が開示されている。
日本特開平１１−２９７８２３号公報（特許文献２）または日本特開平１１−２９７８２４号公報（特許文献３）には、コンタクト部におけるアルミニウム配線のボイドや断線の発生を防止するために、ＴｉＳｉウェッティング層を形成した後、その上に摂氏３５０度から５００度の温度においてアルミニウムをスパッタリングで堆積させる技術が開示されている。
日本特開平１１−８３０４号公報（特許文献４）には、微細ホール部におけるアルミニウム配線のボイドの発生を防止するために、チタン・ウェッティング層、アルミニウム層をスパッタリングにより順次堆積させ、その後、摂氏４００度から５００度の温度において熱処理する技術が開示されている。
特開平６−１６３４５３号公報 特開平１１−２９７８２３号公報 特開平１１−２９７８２４号公報 特開平１１−８３０４号公報
車載用半導体素子は、その用途の性質上、高度の信頼性を要求されている。従って、アルミニウム系電極等に関しても、原則としてボイド・フリーとする必要がある。ところが、パワーＭＯＳＦＥＴ等のパワー系半導体素子、特にトレンチ・ゲート型のパワーＭＯＳ系デバイスでは、アルミニウム系電極の厚さが３５００から５５００ｎｍ程度（２．５マイクロメートル以上）と厚く、ボイド・フリーとすることが極めて困難と考えられていた。これは、一般の集積回路のコンタクト部のように低地面積が微小な場合とは異なり、ライン・アンド・スペース状に長手方向に非常に長い帯状の高地と低地が多数交互に繰り返し設けられた比較的広い領域（ソース電極領域）を一様に電極金属膜で埋める必要があるためである。
本願発明は、このような課題を解決するためになされたものである。
本発明の目的は、高信頼性の半導体装置の製造プロセスを提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、本願発明はライン・アンド・スペース状の凹凸領域上に、２．５マイクロメートル以上の厚さのアルミニウム系電極金属膜をスパッタリングで形成する際に、ウエハの温度を摂氏４００度以上、５００度未満とするものである。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、ライン・アンド・スペース状の凹凸領域上に、２．５マイクロメートル以上の厚さのアルミニウム系電極金属膜をスパッタリングで形成する際に、ウエハの温度を摂氏４００度以上、５００度未満とすることにより、アルミニウム系電極金属膜のボイド・フリー化を達成することができる。
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
１．以下の工程を含む半導体装置の製造方法：
（ａ）絶縁領域および導電領域を含む帯状繰り返しデバイス・パターン領域を有するウエハの第１の主面上に、バリア・メタル膜を形成する工程；
（ｂ）前記バリア・メタル膜上に、アルミニウムを主要な成分とする２．５マイクロメートル以上の膜厚を有する電極金属膜を、前記ウエハの温度が摂氏４００度以上５００度未満である条件下で、スパッタリングにより形成する工程；
（ｃ）前記電極金属膜上に、レジスト膜パターンを形成する工程；
（ｄ）前記レジスト膜パターンが前記電極金属膜上にある状態で、前記電極金属膜をウエット・エッチングによりパターニングする工程。
２．前記１項の半導体装置の製造方法において、更に以下の工程を含む：
（ｅ）パターニングされた前記電極金属膜が前記バリア・メタル膜上にある状態で、前記バリア・メタル膜をドライ・エッチングによりパターニングする工程。
３．前記１または２項の半導体装置の製造方法において、更に以下の工程を含む：
（ｆ）前記工程（ａ）の後で前記工程（ｂ）の前に、前記バリア・メタル膜上に、アルミニウムを主要な成分とする０．５マイクロメートル未満の膜厚を有する下地金属膜を、前記ウエハの温度が摂氏４００度未満である条件下で、スパッタリングにより形成する工程。
４．前記１から３項のいずれか一つの半導体装置の製造方法において、前記デバイス・パターン領域は以下を含む：
（ｘ）相互にほぼ平行に延びる複数の帯状高地領域；
（ｙ）前記複数の帯状高地領域のそれぞれの間にある帯状谷間領域。
５．前記４項の半導体装置の製造方法において、更に以下の工程を含む：
（ｇ）前記工程（ａ）の前に、前記複数の帯状高地領域のそれぞれの前記帯状谷間領域に面する両端部にテーパ部を形成する工程。
６．前記５項の半導体装置の製造方法において、前記テーパ部の形成は、アルゴンガスを主要な成分とするガス雰囲気中におけるドライエッチングにより行われる。
７．前記１から６項のいずれか一つの半導体装置の製造方法において、前記工程（ｂ）は、以下の下位工程を含む：
（ｂ１）前記バリア・メタル膜上に、アルミニウムを主要な成分とする前記電極金属膜の一部である第１の電極金属膜を、前記ウエハの温度が摂氏４００度以上５００度未満である条件下で、第１の電力を印加したスパッタリングにより形成する工程；
（ｂ２）前記下位工程（ｂ１）の後、前記第１の電極金属膜上に、アルミニウムを主要な成分とする前記電極金属膜の一部である第２の電極金属膜を、前記ウエハの温度が摂氏４００度以上５００度未満である条件下で、前記第１の電力よりも低い第２の電力を印加したスパッタリングにより形成する工程。
８．前記７項の半導体装置の製造方法において、前記下位工程（ｂ１）および（ｂ２）は、前記ウエハを稼動状態の静電チャック上に置いた状態で実行される。
９．前記３から８項のいずれか一つの半導体装置の製造方法において、前記工程（ｆ）は、前記ウエハを非稼動状態の静電チャック上または静電チャックではないウエハ・サセプタ上に置いた状態で実行される。
１０．前記７から９項のいずれか一つの半導体装置の製造方法において、前記工程（ｆ）、前記下位工程（ｂ１）および（ｂ２）は、同一のスパッタリング・チャンバ内において行われる。
１１．前記７から１０項のいずれか一つの半導体装置の製造方法において、前記下位工程（ｂ１）から（ｂ２）は、同一のスパッタリング・チャンバ内において行われる。
１２．前記１から１１項のいずれか一つの半導体装置の製造方法において、前記工程（ａ）および（ｂ）は、同一の装置内において行われる。
１３．前記１から１２項のいずれか一つの半導体装置の製造方法において、前記工程（ｄ）のウエット・エッチングは、燐酸と硝酸を主要な成分として含むエッチング液を用いて行われる。
１４．前記１から１３項のいずれか一つの半導体装置の製造方法において、前記半導体装置はパワーＭＯＳＦＥＴ素子である。
１５．前記１から１３項のいずれか一つの半導体装置の製造方法において、前記半導体装置はトレンチ・ゲート型のパワーＭＯＳＦＥＴ素子である。
１６．前記１から１５項のいずれか一つの半導体装置の製造方法において、前記電極金属膜は数％未満のシリコンを含み、アルミニウムを主要な成分とするアルミニウム系メタル膜である。
１７．前記１から１６項のいずれか一つの半導体装置の製造方法において、前記バリア・メタル膜はチタンとタングステンを主要な成分とする。
１８．前記７から１７項のいずれか一つの半導体装置の製造方法において、前記工程（ｆ）および前記下位工程（ｂ１）および（ｂ２）は、ほぼ同一組成のスパッタリング・ターゲットを用いて行われる。
１９．前記７から１８項のいずれか一つの半導体装置の製造方法において、前記第２の電極金属膜は、前記第１の電極金属膜よりも厚い。
２０．以下を含むトレンチ・ゲート・パワーＭＯＳ型半導体装置：
（ａ）第１の主面を有するシリコン系半導体基板；
（ｂ）前記シリコン系半導体基板の前記第１の主面内に埋め込まれ、前記第１の主面に沿って相互にほぼ平行に延びる複数の柱状トレンチ・ゲート電極；
（ｃ）前記複数の柱状トレンチ・ゲート電極のそれぞれに沿って、その上方の前記第１の主面に形成され、その表面領域が絶縁膜で構成された帯状高地領域；
（ｄ）相互に隣接した前記帯状高地領域間のそれぞれに設けられ、前記半導体基板の一部である半導体領域で構成された帯状谷間領域；
（ｅ）前記帯状高地領域および前記帯状谷間領域上を覆うように形成されたバリアメタル膜；
（ｆ）前記バリアメタル膜を覆うように形成された２．５マイクロメートル以上の膜厚を有するアルミニウムを主要な成分とする電極金属膜、
ここで、前記帯状高地領域のそれぞれの前記帯状谷間領域に面する両端部にはテーパ部が形成されている。
２１．以下の工程を含む半導体装置の製造方法：
（ａ）絶縁領域および導電領域を含む繰り返しデバイス・パターン領域を有するウエハの第１の主面上に、バリア・メタル膜を形成する工程；
（ｂ）前記バリア・メタル膜上に、アルミニウムを主要な成分とする２．５マイクロメートル以上の膜厚を有する電極金属膜を、前記ウエハの温度が摂氏４００度以上５００度未満である条件下で、スパッタリングにより形成する工程；
（ｃ）前記電極金属膜上に、レジスト膜パターンを形成する工程；
（ｄ）前記レジスト膜パターンが前記電極金属膜上にある状態で、前記電極金属膜をウエット・エッチングによりパターニングする工程。
２２．前記２１項の半導体装置の製造方法において、更に以下の工程を含む：
（ｅ）パターニングされた前記電極金属膜が前記バリア・メタル膜上にある状態で、前記バリア・メタル膜をドライ・エッチングによりパターニングする工程。
２３．前記２１または２２項の半導体装置の製造方法において、更に以下の工程を含む：
（ｆ）前記工程（ａ）の後で前記工程（ｂ）の前に、前記バリア・メタル膜上に、アルミニウムを主要な成分とする０．５マイクロメートル未満の膜厚を有する下地金属膜を、前記ウエハの温度が摂氏４００度未満である条件下で、スパッタリングにより形成する工程。
２４．前記２１から２３項のいずれか一つの半導体装置の製造方法において、前記工程（ｂ）は、以下の下位工程を含む：
（ｂ１）前記バリア・メタル膜上に、アルミニウムを主要な成分とする前記電極金属膜の一部である第１の電極金属膜を、前記ウエハの温度が摂氏４００度以上５００度未満である条件下で、第１の電力を印加したスパッタリングにより形成する工程；
（ｂ２）前記下位工程（ｂ１）の後、前記第１の電極金属膜上に、アルミニウムを主要な成分とする前記電極金属膜の一部である第２の電極金属膜を、前記ウエハの温度が摂氏４００度以上５００度未満である条件下で、前記第１の電力よりも低い第２の電力を印加したスパッタリングにより形成する工程。
〔本願における記載形式・基本的用語・用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含むシリコン系部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノ・クラスタリング・シリカ（Nano-Clustering Silica:NSC）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
また、「アルミニウム膜」、「アルミニウム・パッド」または「アルミニウム電極」等といっても、一般に純粋なアルミニウムではなく、実際にはＡｌＳｉ（Ａｌ：９９％，Ｓｉ：１％、微量添加物または不純物を含む。以下同じ）やＡｌＣｕＳｉ（数％以下の銅およびシリコンを添加、残りはＡｌ）等のアルミニウムを主要な成分とするアルミニウム系合金（Aluminium based alloy）である。一般に、組成は数％程度の添加物以外はアルミニウムである。
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハ（シリコン系半導体基板）を指すが、エピタキシャルウエハ、絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
「ウエハの主面」は、プロセスの進行とともに、移り変わる最上面と元の原材料としてのシリコン表面（基板又はエピタキシャル表面）の両方に使用され、プロセスの記述上、異なるステップでは、積層構造の異なる部分を示す場合がある。
６．「帯状繰り返しデバイス・パターン領域」は、トレンチ・ゲート型パワーＭＯＳＦＥＴ素子のソースパッド領域のように、ライン・アンド・スペース・パターンのような繰り返しピッチよりも各パターン（帯状高地領域、帯状谷間領域、および帯状中段領域）の長手方向が十分に長いパターンから構成されたチップ領域内（ウエハ上の単位素子領域）の一部分を言う。ここで「帯状」とは、バンド状、ストライプ状等の意味であり、直線状に限らず、屈曲しているものを含む。また、幅が一定のものばかりでなく、幅が場所によって変化しているものを含む。
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
１．本願の一実施の形態の半導体装置および半導体装置の製造方法のアウトラインの説明（主に図１から図４）
図１は本発明の実施形態の半導体装置の製造方法による半導体装置の要部上面図（図１（ａ））およびそのＸ−Ｘ’断面図（図１（ｂ））である。図２は本発明の実施形態の半導体装置の製造方法による半導体装置（半導体チップ）の全体上面図である。ここで、Ｘ−Ｘ’断面は図１のものと同じである。図３は本発明の実施形態の半導体装置の製造方法の要部プロセスステップにおける半導体装置の要部断面図である。図４は本発明の実施形態の半導体装置の製造方法の詳細条件を種々変化させたときのアルミニウム電極スパッタリング特性の変化をウエハ・ステージ設定温度と放射温度計で測ったウエハの裏面温度との関係を示すグラフ上にプロットした比較データ・プロット図である。これらに基づいて、本願の一実施の形態の半導体装置および半導体装置の製造方法のアウトラインを説明する。
図２に示すように、正方形又は長方形の板状のシリコン系半導体基板（個々のチップに分割する前はウエハである）上に素子を形成したパワーＭＯＳＦＥＴ素子チップ８（トレンチ・ゲート・パワーＭＯＳ型半導体装置）は中央部にあるソースパッド領域１１（アルミニウム・パッド）が主要な面積を占めている。その下には、それらの幅（またはピッチ）よりも十分長く延びる（具体的にはソースパッド領域１１の全幅と同程度の長さに渡り延在している）帯状ゲート電極（柱状トレンチ・ゲート電極に対応）と帯状ソース・コンタクト領域が交互に多数形成された帯状繰り返しデバイス・パターン領域１２がある（具体的には）。その周辺には、ゲート電極を周辺から外部に引き出すゲートパッド領域１３がある。更にその周りには、アルミニウム・ガードリング１９が設けられている。そして、チップ８の最外周部はウエハをダイシング等により分割する際の領域、すなわち、スクライブ領域１４である。帯状繰り返しデバイス・パターン領域１２の一部を拡大して示したのが、図１である。
図１に示すように、エピタキシャル・ウエハ１（本実施の形態では２００φウエハを例にとり具体的に説明するが、３００φ又は４５０φのウエハでもほぼ同様である）の本体主面１ａは帯状中段領域３（ソース・コンタクト部に対応）と帯状谷間領域２（ボディー・コンタクト部に対応）が交互に繰り返す周期構造をしている。更に、各帯状中段領域３の上には絶縁膜５があり、帯状高地領域４（絶縁膜５の上面に対応）を形成している。このような下地構造の上に、比較的薄いバリア・メタル膜６を形成した後、比較的厚いアルミニウム系合金（以下、簡略に「アルミニウム」という）からなる電極金属膜７で、この下地構造をできるだけ一様に覆う。
しかし、このようなライン・アンド・スペース状の凹凸形状では、帯状谷間領域２または帯状中段領域３近傍の電極金属膜７中にボイドが発生しやすい。そこで、アルミニウム・スパッタリング時のウエハの裏面温度（以下「ウエハの温度」という）およびウエハ・ステージの設定温度の対応関係の中の種々条件下でのボイド発生状況を調べた結果を図４に示す。同図において、「ＥＳＣ(Electro-Static chuck)なし」は静電チャックがオフになっているか、静電チャックを使用していないことを表す（このときＳＥＥＤなし）。「ＥＳＣあり」は静電チャックがオンになっていることを表す（このときＳＥＥＤなし）。「ＳＥＥＤ有り」はアルミニウム・スパッタリングの開始前に薄いアルミニウム膜（シード層またはウエッティング層）を本来のアルミニウム・スパッタリング時のウエハ温度よりも低温で形成しておくことを示す（このときＥＳＣなし）。
図４に示すように、アルミニウム・スパッタリング時（主要部）のウエハ温度が摂氏４００度以上、５００度未満の範囲では、良好な結果が得られる。一方、摂氏４００度未満ではボイドが多発する。また、摂氏５００度以上では、アルミニウム膜とバリア・メタル膜間の反応等の結果、後続のバリア・メタル膜パターニング工程でエッチング残りが発生し、その後の熱処理で膜はがれの原因となる。膜はがれが起こる原因は、アルミニウム膜中のＳｉとＴｉＷ膜中のＴｉあるいはＷが合金層を作り、エッチングしにくいポーラスな膜となるからである。
以上のことから、アルミニウム・スパッタリング時のウエハ温度を、一般にベストと考えられていた摂氏２００度前後よりもずっと高い摂氏４００度以上、５００度未満の範囲とすることにより、ボイド発生を大幅に低減できる。これは、高温の方がアルミニウム原子が谷間の中央部に流れ込みやすいからである。この対策は特に谷間中央部に発生するボイド（バルク・ボイド）の低減に効果が大きいと考えられる。
一方、帯状中段領域３のバリア・メタル膜６表面近傍に発生するボイド（表面ボイド）を低減するには、アルミニウム・ウエッティング層を事前に形成することが有効である。これは、性質の近い又は同じ膜が下地にある方が、アルミニウム膜の下端部におけるアルミニウム原子の流れがスムースになるからである。
更に、アルミニウム原子の流れをスムースにして、バルク・ボイドおよび表面ボイドを低減するには、図３に示すように、帯状高地領域４の両端部にテーパ部４ａ（面取り部）を設ける外、帯状中段領域３の両端部もテーパ状（面取り形状）にすると有効である。
なお、本来のアルミニウム・スパッタリング時に静電チャックを稼動状態（オン状態）とすると、ウエハ内の温度の均一性が良好になるほか、ウエハ全体としての温度制御性がよくなる。一方、アルミニウム・ウエッティング層の形成時に、静電チャックを非稼動状態（オフ状態）とするか、静電チャックを使用しない場合には、不所望なウエハ温度の上昇を回避する効果がある。
ここでは、帯状ゲート電極を有するパワーＭＯＳ ＦＥＴについて具体的に説明したが、厚いアルミニウム膜による埋め込みの際のボイド・フリー化の困難さは、網目状ゲート電極を有するパワーＭＯＳ ＦＥＴについても同様である。これは、一般のメモリ・チップのチップ平均ホール開口率（全体に占めるコンタクト・ホール部分の面積比）が５％程度であるのに対して（ＳＯＣでは更に小さい）、パワーＭＯＳ ＦＥＴは一般に２５％程度であり、埋め込むべき面積が圧倒的に広く、リフローによる供給が間に合わないという共通の課題を有するからである。また、このような開口率の差は、リフロー距離という観点から、メモリ・マット部とパワーＭＯＳ ＦＥＴのゲート電極が密集して配列されている部分のみを比較すると、更に大きくなると考えられる。
２．本願の一実施の形態の半導体装置の製造方法に使用する主要な製造装置の説明（主に図６から図８）
図６は本発明の実施形態の半導体装置の製造方法に使用する半導体装置の製造装置の全体上面図である。図７は本発明の実施形態の半導体装置の製造方法に使用する半導体装置の製造装置のアルミニウム・スパッタリング部（またはチタン・タングステン・スパッタリング部）の詳細構造を示す正断面図である。図８は本発明の実施形態の半導体装置の製造方法に使用する半導体装置の製造装置のドライ・エッチング部の詳細構造を示す正断面図である。これらに基づいて、セクション１に説明した本願の一実施の形態の半導体装置の製造方法に使用する主要な製造装置を説明する。
図６に示すように、前記製造プロセスに使用するスパッタリング装置（ＭｏＳｉスパッタリング・チャンバ７５、ＡｌＳｉスパッタリング・チャンバ５４、ＴｉＷスパッタリング・チャンバ７４）、熱処理装置（プリヒート処理チャンバ７２）、エッチング装置（ドライ・エッチング・チャンバ６４）等は、ほぼクラスター装置５１に集積されている。このクラスター装置５１には４個のウエハ・カセット７１を常圧下で収容するロードポート７２がある。ロードポート７２に収容されたウエハは二つのロードロック室７３のいずれかを介して、真空に変換されて真空搬送室７７を通して各処理チャンバに供給される。排出時はその逆である。
次に、図７に基づいて、ＡｌＳｉスパッタリング・チャンバ５４（ＴｉＷスパッタリング・チャンバ７４）を説明する。図７に示すように、ウエハ１はその第１の主面１ａ（デバイス面）を上にしてウエハステージ５５上の静電チャック５６の上に設置される。ＡｌＳｉスパッタリング・チャンバ５４の上方には励起電極５３が設けられており、その下面にはＡｌＳｉスパッタリング・ターゲット５２（ＴｉＷスパッタリング・チャンバ７４の場合にはＴｉＷスパッタリング・ターゲット）が設置されている。
次に、図８に基づいて、ドライ・エッチング・チャンバ６４を説明する。図８に示すように、ウエハ１は先と同様に下部電極６５上の静電チャック６６の上に設置される。この下部電極６５には高周波電源が接続されている。一方、ドライ・エッチング・チャンバ６４の上方には上部電極６３が設けられている。更に、ドライ・エッチング・チャンバ６４にはガス供給系６９からアルゴンガスその他の必要なガスが供給されるようになっている。
３．本願の一実施の形態の半導体装置の製造方法のデバイス断面フローの説明（主に図５及び図９から図２４）
図５は本発明の実施形態の半導体装置の製造方法の製造プロセス・ブロック・フロー図である。図９から図２４は図２のデバイスパターン領域１２内のＸ−Ｘ’断面の繰り返しパターンの一部の詳細を例示したものである。図５および図９から図２４に基づいて、製造プロセスの流れを説明する。
下地となるデバイスパターンを有するウエハ（その主面領域の一つのチップ領域の図２のデバイスパターン領域１２内のＸ−Ｘ’断面の繰り返しパターンの一部を例にとり説明する）の構造を説明する。
図９に示すように、Ｓｉ単結晶の高濃度Ｎ＋型半導体基板１（ドレイン領域に対応する）上に、数ミクロン程度の厚さのＮ−エピタキシャル層２２（Ｎ−ドリフト領域に対応する）が形成されている（普通ここまでが原材料としてのウエハである）。このＮ−エピタキシャル層にウエハの第１の主面側から幅０．５マイクロメートル、深さ３マイクロメートル程度のトレンチ２５（細長い溝）が掘られている。トレンチ２５の中にはゲート絶縁膜２６を介して、燐ドープ・ポリシリコン・ゲート電極２８が埋め込まれている。隣接トレンチ間のＮ−エピタキシャル層上層部にはＰ−ベース領域２３（チャネル領域に対応する）があり、その上に高濃度Ｎ＋領域２４（ソース領域に対応する）が設けられている。高濃度Ｎ＋領域２４の両側には絶縁性サイド・ウォール２７がある。
この状態で、図９に示すように、そのときのウエハの第１の主面１ａ上（この場合は、高濃度Ｎ＋領域２４、絶縁性サイド・ウォール２７、および燐ドープ・ポリシリコン・ゲート電極２８またはその上面の絶縁膜上）に層間絶縁膜５を形成する（図５の層間絶縁膜形成ステップ８５）。層間絶縁膜５はたとえば、下層の６００ｎｍ程度のＣＶＤ−ＰＳＧ膜と上層の１００ｎｍ程度のＳＯＧ膜等から構成される。
次に、図１０に示すように、コンタクト開口部３６（長い溝状の開口）を形成するためのレジストパターン３５（フォト・レジスト）を通常のリソグラフィにより形成する（図５のレジスト塗布・現像ステップ８６）。次に、図１１に示すように、このレジストパターン３５を用いて、たとえばフルオロ・カーボン・ガス等を用いたドライ・エッチングにより、層間絶縁膜５にコンタクト開口部３６を開口する（図５のコンタクト穴形成ステップ８７）。次に図１２に示すようにレジストパターン３５を除去する（図５のレジスト除去ステップ８８）。更に、図１３に示すように、パターニングされた層間絶縁膜５を対エッチング・マスクとして、たとえば塩素ガスおよび酸素ガスを含む雰囲気でドライ・エッチングを施すことによりコンタクト開口部３６下の基板のシリコン層を掘り進み、Ｐ−ベース領域２３に達するボディ・コンタクト穴とする（図５のボディ・コンタクト穴形成ステップ８９）。次に図１４に示すように、パターニングされた層間絶縁膜５を対イオン注入マスクとして、Ｐ−ベース領域２３にＰ型不純物（たとえばＢＦ２）を高濃度でイオン注入する（図５のボディ・コンタクト注入ステップ９１）。その後、アニール処理を施すと、図１５に示すように、Ｐ＋ボディ・コンタクト領域３１が形成される。
次に図１６に示すように、スパッタリング前の洗浄を兼ねて、弗酸と弗化アンモニウムの混合液（たとえば弗酸と弗化アンモニウムの重量比１：２０）でウエット・エッチング処理することで、層間絶縁膜５をたとえば８０ｎｍ程度後退させて、段丘状の形状（帯状中段領域３を形成）にする（図５のスパッタ前洗浄ステップ９２）。その後、クラスター装置５１に導入し、熱処理室７６で（アルゴン雰囲気、圧力０．５Ｐａ）、たとえば摂氏２００度程度で４５秒程度、脱ガス処理を行う。その後、そのままウエハ１をエッチング室６４に移送して、エッチング室６４において、アルゴン雰囲気中でスパッタリング・エッチング処理（たとえば高周波パワー６０ＭＨｚ，９０Ｗで２５秒程度、圧力０．５Ｐａ）を施すことによって、２０ｎｍ程度削り、図１７に示すように、帯状中段領域３と帯状高地領域４の両端部にテーパ部４ａ等を形成する（図５のアルゴン・スパッタ・ステップ９３）。このスパッタ・エッチング処理の変わりに、等方性ドライ・エッチングその他のテーパ形状を生成する処理でもよい。次にウエハ１をＴｉＷスパッタリング室７４に移送する。ＴｉＷスパッタリング室７４で、図１８に示すように、たとえばウエハ設定温度摂氏１００度、直流電力３ｋｗ、アルゴン雰囲気中（圧力０．５Ｐａ）で、１分程度スパッタリング成膜処理することにより、２００ｎｍ程度のＴｉＷ膜６を全面に形成する（図５のＴｉＷスパッタ・ステップ９４）。なお、ＴｉＷ膜６は以後の熱処理過程を経て最終的に、Ｔｉが移動して下層のＴｉＳｉ層と上層の残留ＴｉＷ層に分離するが、表示が複雑になるので、図面上では成膜時のまま表示する。なお、ＴｉＷ膜といってもチタン及びタングステンを主要な成分とするものであればよい。また、必要に応じて、他のバリア・メタル材料でもよい。
その後、ウエハ１はクラスター装置５１から外部に出され、アニール装置８１に移送される。そこで、摂氏６５０度で１０分程度、常圧の窒素雰囲気でアニール処理される（図５のアニール・ステップ９５）。
続いて、ウエハ１は再びクラスター装置５１に戻され、先と同様に、熱処理室７６でプリヒート処理（図５のプリヒート・ステップ１１１）された後、アルミニウム・スパッタリング室５４に移送される。そこで、先ず、図１９に示すように、アルミニウム・シード膜７ａ（１％程度のシリコンを添加したアルミニウム）をスパッタリング成膜（たとえばアルゴン雰囲気、圧力０．５Ｐａ。以下のアルミニウム・スパッタリングも同じ）により２００ｎｍ程度（０．５マイクロメートル未満）全面に形成する（図５のウエッティング層形成ステップ１１２）。条件は後のアルミニウム成膜工程本体（第１段階）とほぼ同じである（雰囲気、圧力、ターゲット等）が、ウエハ温度が摂氏２００度前後（摂氏４００度未満）と若干低いほか、静電チャック５６をオフにした状態で行われる点が異なる。静電チャック５６をオフにするのは、ウエハ温度の上昇を極力回避してアルミニウムの動きを抑え、ウエハ全体に薄く均一に成膜したいからである。
アルミニウム・シード膜７ａ形成後、そのままで静電チャック５６をオンにするとともに、ウエハ温度（ウエハ裏面の実際の温度、すなわち、放射温度計による測定値）を摂氏４００度以上、５００度未満にした状態で、図１９に示すように、第１段階のアルミニウム膜７ｂ（１％程度のシリコンを添加したアルミニウム、ここではシード膜と同一のターゲットを使用している。同一組成の別のターゲットまたは異なる組成の別のターゲットを使用することも可能である。）をスパッタリング成膜により１５００ｎｍ程度全面に形成する（図５の第１段階のアルミニウム堆積ステップ１１４）。このとき、アルゴン雰囲気中（流量は、たとえば８０ｓｃｃｍ）で直流電力は、たとえば、１８ｋｗ程度であり、静電チャック５６はウエハ全体の温度を均一にするためにオンにされている。
第１段階のアルミニウム膜７ｂの形成後、ウエハ１はウエハ・カセット７１（図６）に戻される。すべてのウエハが第１段階のアルミニウム膜７ｂの形成が完了した後、ウエハ１は、再びアルミニウム・スパッタリング室５４に移送される。そこで再び、図１９に示すように、第２段階のアルミニウム膜７ｃ（１％程度のシリコンを添加したアルミニウム、ここではシード膜と同一のターゲットを使用）をスパッタリング成膜により１８００ｎｍ程度（第１段階よりも厚い）全面に形成する（図５の第２段階のアルミニウム堆積ステップ１１６）。ここで、条件は第１段階のアルミニウム堆積ステップとほぼ同じであるが、直流電力が１４ｋｗ程度と若干低めに抑えられている。これは、第１段階ではアルミニウムが動いて、オーバハング等を形成しないように、動く前に速く成膜する必要があるのに対して、第２段階ではアルミニウムが十分動くように、ゆっくり成膜する必要があるからである。第２段階のアルミニウム膜７ｃの成膜が完了すると、ウエハ１はウエハ・カセット７１（図６）に戻され、すべてのウエハに対して第２段階のアルミニウム膜７ｃの成膜が完了すると、バッチ単位のウエハはクラスター装置５１の外部に排出される。ここで説明したように、アルミニウム膜７（膜厚は２．５マイクロメートル以上）はシード層７ａを含めると、３層から形成されていることになる。以上の各アルミニウム成膜プロセスでは、同一の装置、同一のスパッタリング室、および同一のターゲット（形成された膜が１％程度または数％以下のシリコンを含むように数％以下のシリコンを含む高純度アルミニウム・ターゲットが用いられる。必要により、銅等の数％以下のレベルの他の添加物を含むこともある。）を使用している。ここでは、第１段階のアルミニウム膜７ｂの形成後、ウエハ１を一旦、ウエハ・カセット７１に戻し、すべてのウエハが処理完了後に、第２段階のアルミニウム堆積ステップ１１６に進む例を示した。しかし、クラスター装置５１内にもう一つアルミニウム・スパッタリング・チャンバがある場合には、第１段階のアルミニウム膜７ｂの形成後、連続して第２段階のアルミニウム堆積ステップ１１６に進めてもよい。そのようにすることで、処理時間は短縮される。
次に、図２０に示すように、アルミニウム膜７上にレジスト膜４３を塗布して、それをこれまでと同様に通常のリソグラフィによりパターニングする（図５のレジスト塗布・現像ステップ１０１）。更に、図２１に示すように、レジスト膜４３をマスクとして、スピン・エッチング装置を用いて、ウエット・エッチングにより、アルミニウム膜７をパターニングする（図５のＡｌエッチング・ステップ１０２）。ここで用いるエッチング液は、例えば、酢酸、硝酸、水および、燐酸（たとえば７０重量％超）を混合した混酸薬液である。
次に、パターニングされたレジスト膜４３がある状態で、ＴｉＷ膜をドライ・エッチングによりパターニングして、ウエハ１を含む下地層４２に至る開口部４４を形成する。なお、図２１に示すように、帯状繰り返しデバイス・パターン領域１２内（またはソースパッド領域１１）は全面にアルミニウム膜７およびＴｉＷ膜が残るので、実際にパターニングされるのは、それ以外の領域４１のみである。
次に、図２２に示すように、レジスト膜４３を除去する。その後、図２３に示すように、ファイナルパッシベーションとしてのポリイミド膜３２を２マイクロメートル程度（必要に応じて１．５から１０数マイクロメートル程度）、全面に塗布する(図５のポリイミド塗布ステップ１０３)。続いて、通常のリソグラフィにより、ポリイミド膜３２のゲートパッド１３およびソースパッド１１の必要な部分に外部取り出し用のポリイミド膜開口部を形成する。図２４はこのときのデバイス・パターン領域１２の様子を示す。この図では、ポリイミド膜開口部がない部分を例示している。
４．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、前記実施形態の説明では、パワーＭＯＳＦＥＴ等のパワー系半導体素子、特にトレンチ・ゲート型のパワーＭＯＳ系デバイスを例にとり説明したが、本発明はそれに限定されるものではなく、１次元的な繰り返し高低を有する地形学的構造のデバイスに広く適用可能である。
本発明の実施形態の半導体装置の製造方法による半導体装置の要部上面図（図１（ａ））およびそのＸ−Ｘ’断面図（図１（ｂ））である。 本発明の実施形態の半導体装置の製造方法による半導体装置の全体上面図である。 本発明の実施形態の半導体装置の製造方法の要部プロセスステップにおける半導体装置の要部断面図である。 本発明の実施形態の半導体装置の製造方法の詳細条件を種々変化させたときのアルミニウム電極スパッタリング特性の変化をウエハ・ステージ設定温度と放射温度計で測ったウエハの上面温度との関係を示すグラフ上にプロットした比較データ・プロット図である。 本発明の実施形態の半導体装置の製造方法の製造プロセス・ブロック・フロー図である。 本発明の実施形態の半導体装置の製造方法に使用する半導体装置の製造装置の全体上面図である。 本発明の実施形態の半導体装置の製造方法に使用する半導体装置の製造装置のアルミニウム・スパッタリング部（またはチタン・タングステン・スパッタリング部）の詳細構造を示す正断面図である。 本発明の実施形態の半導体装置の製造方法に使用する半導体装置の製造装置のドライ・エッチング部の詳細構造を示す正断面図である。 本発明の実施形態の半導体装置の製造方法のプロセスステップ（層間絶縁膜形成工程完了）のデバイス断面図である。 本発明の実施形態の半導体装置の製造方法のプロセスステップ（層間絶縁膜加工用レジスト・パターン形成工程完了）のデバイス断面図である。 本発明の実施形態の半導体装置の製造方法のプロセスステップ（層間絶縁膜加工工程完了）のデバイス断面図である。 本発明の実施形態の半導体装置の製造方法のプロセスステップ（層間絶縁膜加工用レジスト・パターン除去工程完了）のデバイス断面図である。 本発明の実施形態の半導体装置の製造方法のプロセスステップ（ボディ・コンタクト基板エッチング工程完了）のデバイス断面図である。 本発明の実施形態の半導体装置の製造方法のプロセスステップ（ボディ・コンタクト高濃度Ｐ型領域イオン注入工程）のデバイス断面図である。 本発明の実施形態の半導体装置の製造方法のプロセスステップ（ボディ・コンタクト高濃度Ｐ型領域イオン注入後のアニール工程完了）のデバイス断面図である。 本発明の実施形態の半導体装置の製造方法のプロセスステップ（ＴｉＷスパッタリング前洗浄工程完了）のデバイス断面図である。 本発明の実施形態の半導体装置の製造方法のプロセスステップ（ラウンディング・ドライ・エッチング工程完了）のデバイス断面図である。 本発明の実施形態の半導体装置の製造方法のプロセスステップ（ＴｉＷスパッタリング工程完了）のデバイス断面図である。 本発明の実施形態の半導体装置の製造方法のプロセスステップ（Ａｌ合金スパッタリング工程完了）のデバイス断面図である。 本発明の実施形態の半導体装置の製造方法のプロセスステップ（Ａｌ電極パターニング用レジスト・パターン形成工程完了）のデバイス断面図である。 本発明の実施形態の半導体装置の製造方法のプロセスステップ（Ａｌ電極パターニング工程およびＴｉＷドライ・エッチング工程完了）の他の領域も含むデバイス断面図である。 本発明の実施形態の半導体装置の製造方法のプロセスステップ（Ａｌ電極パターニング用レジスト・パターン除去工程完了）の他の領域も含むデバイス断面図である。 本発明の実施形態の半導体装置の製造方法のプロセスステップ（ポリイミド塗布工程完了）の他の領域も含むデバイス断面図である。 本発明の実施形態の半導体装置の製造方法のプロセスステップ（ポリイミド塗布工程完了）の要部デバイス断面図である。
符号の説明
１ ウエハ
１ａ （ウエハの）第１の主面
２ 導電領域
４ 絶縁領域
６ バリア・メタル膜
７ 電極金属膜
１２ 帯状繰り返しデバイス・パターン領域
４３ レジスト膜パターン

Claims (20)

  1. 以下の工程を含む半導体装置の製造方法：
    （ａ）絶縁領域および導電領域を含む帯状繰り返しデバイス・パターン領域を有するウエハの第１の主面上に、バリア・メタル膜を形成する工程；
    （ｂ）前記バリア・メタル膜上に、アルミニウムを主要な成分とする２．５マイクロメートル以上の膜厚を有する電極金属膜を、前記ウエハの温度が摂氏４００度以上５００度未満である条件下で、スパッタリングにより形成する工程；
    （ｃ）前記電極金属膜上に、レジスト膜パターンを形成する工程；
    （ｄ）前記レジスト膜パターンが前記電極金属膜上にある状態で、前記電極金属膜をウエット・エッチングによりパターニングする工程。
  2. 前記１項の半導体装置の製造方法において、更に以下の工程を含む：
    （ｅ）パターニングされた前記電極金属膜が前記バリア・メタル膜上にある状態で、前記バリア・メタル膜をドライ・エッチングによりパターニングする工程。
  3. 前記１項の半導体装置の製造方法において、更に以下の工程を含む：
    （ｆ）前記工程（ａ）の後で前記工程（ｂ）の前に、前記バリア・メタル膜上に、アルミニウムを主要な成分とする０．５マイクロメートル未満の膜厚を有する下地金属膜を、前記ウエハの温度が摂氏４００度未満である条件下で、スパッタリングにより形成する工程。
  4. 前記３項の半導体装置の製造方法において、前記デバイス・パターン領域は以下を含む：
    （ｘ）相互にほぼ平行に延びる複数の帯状高地領域；
    （ｙ）前記複数の帯状高地領域のそれぞれの間にある帯状谷間領域。
  5. 前記４項の半導体装置の製造方法において、更に以下の工程を含む：
    （ｇ）前記工程（ａ）の前に、前記複数の帯状高地領域のそれぞれの前記帯状谷間領域に面する両端部にテーパ部を形成する工程。
  6. 前記５項の半導体装置の製造方法において、前記テーパ部の形成は、アルゴンガスを主要な成分とするガス雰囲気中におけるドライエッチングにより行われる。
  7. 前記６項の半導体装置の製造方法において、前記工程（ｂ）は、以下の下位工程を含む：
    （ｂ１）前記バリア・メタル膜上に、アルミニウムを主要な成分とする前記電極金属膜の一部である第１の電極金属膜を、前記ウエハの温度が摂氏４００度以上５００度未満である条件下で、第１の電力を印加したスパッタリングにより形成する工程；
    （ｂ２）前記下位工程（ｂ１）の後、前記第１の電極金属膜上に、アルミニウムを主要な成分とする前記電極金属膜の一部である第２の電極金属膜を、前記ウエハの温度が摂氏４００度以上５００度未満である条件下で、前記第１の電力よりも低い第２の電力を印加したスパッタリングにより形成する工程。
  8. 前記７項の半導体装置の製造方法において、前記下位工程（ｂ１）および（ｂ２）は、前記ウエハを稼動状態の静電チャック上に置いた状態で実行される。
  9. 前記８項の半導体装置の製造方法において、前記工程（ｆ）は、前記ウエハを非稼動状態の静電チャック上または静電チャックではないウエハ・サセプタ上に置いた状態で実行される。
  10. 前記９項の半導体装置の製造方法において、前記工程（ｆ）、前記下位工程（ｂ１）および（ｂ２）は、同一のスパッタリング・チャンバ内において行われる。
  11. 前記７項の半導体装置の製造方法において、前記下位工程（ｂ１）から（ｂ２）は、同一のスパッタリング・チャンバ内において行われる。
  12. 前記１項の半導体装置の製造方法において、前記工程（ａ）および（ｂ）は、同一の装置内において行われる。
  13. 前記１項の半導体装置の製造方法において、前記工程（ｄ）のウエット・エッチングは、燐酸と硝酸を主要な成分として含むエッチング液を用いて行われる。
  14. 前記１項の半導体装置の製造方法において、前記半導体装置はパワーＭＯＳＦＥＴ素子である。
  15. 前記１項の半導体装置の製造方法において、前記半導体装置はトレンチ・ゲート型のパワーＭＯＳＦＥＴ素子である。
  16. 前記１項の半導体装置の製造方法において、前記電極金属膜は数％未満のシリコンを含み、アルミニウムを主要な成分とするアルミニウム系メタル膜である。
  17. 前記１項の半導体装置の製造方法において、前記バリア・メタル膜はチタンとタングステンを主要な成分とする。
  18. 前記７項の半導体装置の製造方法において、前記工程（ｆ）および前記下位工程（ｂ１）および（ｂ２）は、ほぼ同一組成のスパッタリング・ターゲットを用いて行われる。
  19. 前記７項の半導体装置の製造方法において、前記第２の電極金属膜は、前記第１の電極金属膜よりも厚い。
  20. 以下を含むトレンチ・ゲート・パワーＭＯＳ型半導体装置：
    （ａ）第１の主面を有するシリコン系半導体基板；
    （ｂ）前記シリコン系半導体基板の前記第１の主面内に埋め込まれ、前記第１の主面に沿って相互にほぼ平行に延びる複数の柱状トレンチ・ゲート電極；
    （ｃ）前記複数の柱状トレンチ・ゲート電極のそれぞれに沿って、その上方の前記第１の主面に形成され、その表面領域が絶縁膜で構成された帯状高地領域；
    （ｄ）相互に隣接した前記帯状高地領域間のそれぞれに設けられ、前記半導体基板の一部である半導体領域で構成された帯状谷間領域；
    （ｅ）前記帯状高地領域および前記帯状谷間領域上を覆うように形成されたバリアメタル膜；
    （ｆ）前記バリアメタル膜を覆うように形成された２．５マイクロメートル以上の膜厚を有するアルミニウムを主要な成分とする電極金属膜、
    ここで、前記帯状高地領域のそれぞれの前記帯状谷間領域に面する両端部にはテーパ部が形成されている。
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