JP2013098228A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2013098228A JP2013098228A JP2011237315A JP2011237315A JP2013098228A JP 2013098228 A JP2013098228 A JP 2013098228A JP 2011237315 A JP2011237315 A JP 2011237315A JP 2011237315 A JP2011237315 A JP 2011237315A JP 2013098228 A JP2013098228 A JP 2013098228A
- Authority
- JP
- Japan
- Prior art keywords
- contact hole
- insulating film
- semiconductor substrate
- forming
- upper electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【解決手段】半導体チップ30を、半導体基板35の表層部に形成された第1導電型層34と、第1導電型層34の表面に形成されたゲート絶縁膜37と、ゲート絶縁膜37上に形成されたゲート電極38と、半導体基板35の主表面35a上に配置され、主表面35aの一部を露出させるコンタクトホール42が形成された層間絶縁膜41と、層間絶縁膜41上に配置され、コンタクトホール42を介して半導体基板35と接続されるアルミニウムを有する材料で構成される上部電極43と、上部電極43上に形成されたニッケルを有する材料で構成されるメッキ膜44と、半導体基板35の裏面35bに形成された下部電極46とを有する構成とする。そして、上部電極43のうちコンタクトホール42に形成されている部分の膜厚tを2μm以上にする。
【選択図】図1
Description
本発明の第1実施形態について図面を参照しつつ説明する。図1は、本発明における半導体装置の断面構成を示す図である。
本発明の第2実施形態について説明する。本実施形態は、第1実施形態に対して半導体チップ30におけるコンタクトホール42を形成する工程を変更したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。図4は、本実施形態における半導体チップ30のコンタクトホール42を形成する工程を示す断面図である。
上記第1実施形態ではコンタクトホール42を異方性エッチングのみで形成し、上記第2実施形態ではコンタクトホール42を異方性エッチングおよび等方性エッチングで形成する例について説明したが、コンタクトホール42を等方性エッチングのみで形成するようにしてもよい。
20 第2リードフレーム
30 半導体チップ
34 P型ベース層
35 半導体基板
36 トレンチ
37 ゲート絶縁膜
38 ゲート電極
41 層間絶縁膜
42 コンタクトホール
43 エミッタ電極
44 メッキ膜
46 コレクタ電極
Claims (8)
- 互いの一面(10a、20a)にて対向する第1、第2リードフレーム(10、20)の間に半導体チップ(30)が挟み込まれており、前記第1、第2リードフレーム(10、20)における前記一面(10a、20a)と反対側の他面(10b、20b)が露出する状態でモールド樹脂(80)により封止された半導体装置において、
前記半導体チップ(30)は、
半導体基板(35)の表層部に形成された第1導電型層(34)と、
前記第1導電型層(34)の表面に形成されたゲート絶縁膜(37)と、
前記ゲート絶縁膜(37)上に形成されたゲート電極(38)と、
前記半導体基板(35)の主表面(35a)上に前記ゲート電極(38)を覆うように配置され、前記主表面(35a)の一部を露出させるコンタクトホール(42)が形成された層間絶縁膜(41)と、
前記層間絶縁膜(41)上に配置され、前記コンタクトホール(42)を介して前記半導体基板(35)と接続されるアルミニウムを有する材料で構成される上部電極(43)と、
前記上部電極(43)上に形成されたニッケルを有する材料で構成されるメッキ膜(44)と、
前記半導体基板(35)の裏面(35b)に形成された下部電極(46)と、を有し、
前記上部電極(43)は、前記コンタクトホール(42)に形成されている部分の膜厚(t)が2μm以上とされていることを特徴とする半導体装置。 - 前記コンタクトホール(42)は、相対する壁面の長さを開口幅としたとき、前記半導体基板(35)に最も近い部分の開口幅をa、前記半導体基板(35)から最も離れている部分の開口幅をb、前記層間絶縁膜(41)の膜厚をhとすると、1.872≦(b−a)/hとされていることを特徴とする請求項1に記載の半導体装置。
- 前記ゲート電極(38)と前記上部電極(43)との間に配置される層間絶縁膜(41)の膜厚が0.3μm以上とされていることを特徴とする請求項1または2に記載の半導体装置。
- 前記半導体基板(35)には、所定方向に延設された複数のトレンチ(36)が形成され、前記複数のトレンチ(36)の壁面にそれぞれ前記ゲート絶縁膜(37)が形成されていると共に前記ゲート絶縁膜(37)上にそれぞれ前記ゲート電極(38)が形成されており、
前記コンタクトホール(42)は、隣接する前記トレンチ(36)の間の前記主表面(35a)の一部を露出させる状態で形成され、少なくとも前記半導体基板(35)に最も近い部分から露出されている部分に最も近い前記ゲート電極(38)上までの部分がテーパ形状とされており、前記半導体基板(35)の前記主表面(35a)における前記ゲート電極(38)と前記コンタクトホール(42)との間隔をxとすると、(b−a)/h≦2x/0.3とされていることを特徴とする請求項3に記載の半導体装置。 - 互いの一面(10a、20a)にて対向する第1、第2リードフレーム(10、20)の間に半導体チップ(30)が挟み込まれており、前記第1、第2リードフレーム(10、20)における前記一面(10a、20a)と反対側の他面(10b、20b)が露出する状態でモールド樹脂(80)により封止された半導体装置の製造方法において、
主表面(35a)および当該主表面(35a)と反対側の裏面(35b)を有し、表層部に第1導電型層(34)を有する半導体基板(35)を用意する工程と、
前記第1導電型層(34)の表面にゲート絶縁膜(37)を形成する工程と、
前記ゲート絶縁膜(37)上にゲート電極(38)を形成する工程と、
前記半導体基板(35)の前記主表面(35a)上に層間絶縁膜(41)を形成する工程と、
前記層間絶縁膜(41)に前記主表面(35a)の一部を露出させるコンタクトホール(42)を形成する工程と、
前記層間絶縁膜(41)上に前記コンタクトホール(42)を介して前記半導体基板(35)と接続されるアルミニウムを有する材料で構成される上部電極(43)をスパッタによって形成する工程と、
前記上部電極(43)上にニッケルを有する材料で構成されるメッキ膜(44)を形成する工程と、
前記裏面(35b)側に下部電極(46)を形成する工程と、を行い、
前記コンタクトホール(42)を形成する工程では、相対する壁面の長さを開口幅としたとき、前記半導体基板(35)に最も近い部分の開口幅をa、前記半導体基板(35)から最も離れている部分の開口幅をb、前記層間絶縁膜(41)の膜厚をhとすると、1.872≦(b−a)/hとなる前記コンタクトホール(42)を形成し、
前記上部電極(43)を形成する工程では、前記層間絶縁膜(41)上に5μm以上の前記上部電極(43)を形成することにより、前記上部電極(43)のうち前記コンタクトホール(42)に形成される部分の膜厚(t)を2μm以上にすることにより、前記半導体チップ(30)を製造することを特徴とする半導体装置の製造方法。 - 前記コンタクトホール(42)を形成する工程では、前記層間絶縁膜(41)に対して等方性エッチングを行って第1開口部(42a)を形成する工程と、前記第1開口部(42a)に対して異方性エッチングを行って前記半導体基板(35)の前記主表面(35a)の一部を露出させる第2開口部(42b)を形成する工程と、を行うことにより、前記第1、第2開口部(42a、42b)にて構成される前記コンタクトホール(42)を形成することを特徴とする請求項5に記載の半導体装置の製造方法。
- 前記コンタクトホール(42)を形成する工程では、前記上部電極(43)を形成した際に、前記ゲート電極(38)と前記上部電極(43)との間に配置される層間絶縁膜(41)の膜厚が0.3μm以上となる前記コンタクトホール(42)を形成することを特徴とする請求項5または6に記載の半導体装置の製造方法。
- 前記ゲート電極(38)を形成する工程では、前記半導体基板(35)に所定方向に延設された複数のトレンチ(36)を形成する工程と、前記複数のトレンチ(36)の壁面にそれぞれゲート絶縁膜(37)を形成する工程と、前記ゲート絶縁膜(37)上にそれぞれ前記ゲート電極(38)を形成する工程と、を行い、
前記コンタクトホール(42)を形成する工程では、隣接する前記トレンチ(36)の間の前記主表面(35a)の一部を露出させると共に、少なくとも前記半導体基板(35)に最も近い部分から前記ゲート電極(38)上までの部分がテーパ形状とされ、前記半導体基板(35)の前記主表面(35a)における前記ゲート電極(38)と前記コンタクトホール(42)との間隔をxとすると、(b−a)/h≦2x/0.3となる前記コンタクトホール(42)を形成することを特徴とする請求項7に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011237315A JP2013098228A (ja) | 2011-10-28 | 2011-10-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011237315A JP2013098228A (ja) | 2011-10-28 | 2011-10-28 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2013098228A true JP2013098228A (ja) | 2013-05-20 |
Family
ID=48619909
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011237315A Pending JP2013098228A (ja) | 2011-10-28 | 2011-10-28 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2013098228A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2019150541A1 (ja) * | 2018-02-02 | 2019-08-08 | 三菱電機株式会社 | 半導体装置の製造方法 |
US11335595B2 (en) | 2017-02-15 | 2022-05-17 | Mitsubishi Electric Corporation | Method of manufacturing a semiconductor element front side electrode |
US11710709B2 (en) | 2018-10-15 | 2023-07-25 | Denso Corporation | Terminal member made of plurality of metal layers between two heat sinks |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007019412A (ja) * | 2005-07-11 | 2007-01-25 | Denso Corp | 半導体装置およびその製造方法 |
-
2011
- 2011-10-28 JP JP2011237315A patent/JP2013098228A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007019412A (ja) * | 2005-07-11 | 2007-01-25 | Denso Corp | 半導体装置およびその製造方法 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11335595B2 (en) | 2017-02-15 | 2022-05-17 | Mitsubishi Electric Corporation | Method of manufacturing a semiconductor element front side electrode |
WO2019150541A1 (ja) * | 2018-02-02 | 2019-08-08 | 三菱電機株式会社 | 半導体装置の製造方法 |
JPWO2019150541A1 (ja) * | 2018-02-02 | 2020-04-09 | 三菱電機株式会社 | 半導体装置の製造方法 |
US11251046B2 (en) | 2018-02-02 | 2022-02-15 | Mitsubishi Electric Corporation | Method of manufacturing semiconductor device |
US11869773B2 (en) | 2018-02-02 | 2024-01-09 | Mitsubishi Electric Corporation | Method of manufacturing semiconductor device |
US11710709B2 (en) | 2018-10-15 | 2023-07-25 | Denso Corporation | Terminal member made of plurality of metal layers between two heat sinks |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6828449B2 (ja) | 半導体装置およびその製造方法 | |
TW200901463A (en) | Semiconductor device and manufacturing method thereof | |
EP1793426A2 (en) | Semiconductor device having a via hole and its manufacturing method | |
JP2009117715A (ja) | 半導体装置及びその製造方法 | |
US20120032190A1 (en) | Package and fabrication method of the same | |
JP2012243890A (ja) | 半導体装置およびその製造方法 | |
JP2012054294A (ja) | 半導体装置 | |
JP5720647B2 (ja) | 半導体装置及びその製造方法 | |
US20220115283A1 (en) | Semiconductor package, electronic device, and method for manufacturing semiconductor package | |
JP2013098228A (ja) | 半導体装置およびその製造方法 | |
JP2002314081A (ja) | トレンチゲート型半導体装置およびその製造方法 | |
JP5904276B2 (ja) | 半導体装置 | |
JP5098630B2 (ja) | 半導体装置及びその製造方法 | |
EP2587544B1 (en) | Semiconductor device and the method of manufacturing the same | |
JP2021150375A (ja) | 半導体装置 | |
US9698103B2 (en) | Semiconductor device and manufacturing method therefor | |
JP4293272B2 (ja) | 半導体装置 | |
JPWO2014128914A1 (ja) | 半導体装置 | |
JP6992388B2 (ja) | 半導体装置 | |
JP7172846B2 (ja) | 半導体装置 | |
JPWO2017175426A1 (ja) | 電力用半導体装置 | |
JP2003101024A (ja) | 半導体装置の製造方法 | |
JP4333483B2 (ja) | 半導体装置 | |
JP2014170799A (ja) | 半導体装置 | |
JP6190083B2 (ja) | 縦型トレンチigbtおよびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140205 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20141128 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20141209 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150204 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20150616 |