JP4751667B2 - 逐次比較型ａｄ変換器。 - Google Patents

Description

本発明は逐次比較型ＡＤ変換器に関し、詳しくは容量ＤＡ変換器を利用した逐次比較型ＡＤ変換器に関する。

逐次比較型ＡＤ変換器は、比較的簡単な回路構成で実現され、ＣＭＯＳプロセスとの整合性が高く比較的安価に製造可能であり、且つ中庸の変換時間と中庸の変換精度を実現できるために、広く様々な用途において用いられる。図１は、逐次比較型ＡＤ変換器の代表的な構成として、従来の電荷再分配型ＡＤ変換器の差動容量ＤＡＣを示す（特許文献１に同様の回路が開示される）。

以下に、図１の回路の構成・動作について簡単に説明する。図１の回路は、スイッチＳＷ１乃至ＳＷ１４、容量Ｃ１乃至Ｃ１２、及びコンパレータＣＯＭＰ１を含む。ＶＩＮ＋は差動入力のプラス側（＋）のアナログ入力を、ＶＩＮ−は差動入力のマイナス側（−）のアナログ入力を示す。また更にＴＯＰ＋は容量アレイのプラス側トッププレートを、ＴＯＰ−は容量アレイのマイナス側トッププレートを示す。Ｖｒｅｆ＋はプラス側の基準電位（５Ｖ）であり、Ｖｒｅｆ−はマイナス側の基準電位（０Ｖ）である。またＧＮＤはこの回路の信号グラウンドの電位（２．５Ｖ）である。更にＶＣＭ２はサンプリング時のトッププレートのバイアス電位であり、ＣＯＵＴ１はコンパレータの出力である。

容量Ｃ１乃至Ｃ６はそれぞれ１Ｃ、１Ｃ、２Ｃ、４Ｃ、８Ｃ、及び１６Ｃの相対的な容量値の容量を有する。また同様に容量Ｃ７乃至Ｃ１２はそれぞれ１Ｃ、１Ｃ、２Ｃ、４Ｃ、８Ｃ、及び１６Ｃの相対的な容量値の容量を有する。

図１に図示されるスイッチの状態は、サンプリング時の状態を示しており、サンプリング時には、容量Ｃ１乃至Ｃ６にＶＩＮ＋の電位が充電され、容量Ｃ７乃至Ｃ１２にＶＩＮ−の電位が充電される。サンプリング終了後、スイッチＳＷ１３及びＳＷ１４を開放し、スイッチＳＷ１乃至ＳＷ１２を切り替える。このスイッチＳＷ１乃至ＳＷ１２の切り替えにより、容量Ｃ１乃至Ｃ１２のボトムプレート（スイッチＳＷ１乃至ＳＷ１２に繋がる電極側）の電位を、Ｖｒｅｆ＋、Ｖｒｅｆ−、ＧＮＤの何れかに選択的に設定する。

具体的な例としてプラス側について説明すると、まずサンプリング時には、容量Ｃ１乃至Ｃ６の全てがアナログ入力電位ＶＩＮ＋に充電される。サンプリング後に、スイッチＳＷ１３を開放してＴＯＰ＋を浮遊状態とし、例えば容量Ｃ１乃至Ｃ５をスイッチＳＷ１乃至ＳＷ５を介してＧＮＤに接続すると共に、容量Ｃ６をスイッチＳＷ６を介して基準電位Ｖｒｅｆ＋に接続する。この接続により、サンプリング時に入力電位ＶＩＮ＋によって蓄えられた電荷が、サンプリング容量Ｃ１乃至Ｃ６間で再分配されて、ＴＯＰ＋の電位は（（Ｖｒｅｆ＋）−ＧＮＤ）／２−ＶＩＮ＋となる。即ちこの場合、容量Ｃ１乃至Ｃ５の計１６Ｃの容量値と容量Ｃ６の１６Ｃの容量値とにより、Ｖｒｅｆ＋とＧＮＤとの間を１／２に分割し、その分圧値から入力電位ＶＩＮ＋を差し引いた電位がＴＯＰ＋の電位となる。

スイッチＳＷ１乃至ＳＷ６の接続を制御することで、Ｖｒｅｆ＋とＧＮＤとの間を容量分割する比率を変化させて、ＴＯＰ＋の電位を調整することができる。同様にマイナス側についても、スイッチＳＷ７乃至ＳＷ１２の接続を制御することで、Ｖｒｅｆ−とＧＮＤとの間を容量分割する比率を変化させて、ＴＯＰ−の電位を調整することができる。コンパレータＣＯＭＰ１は、ＴＯＰ＋の電位とＴＯＰ−の電位とを入力として、両電位の差に応じた出力ＣＯＵＴ１を生成する。出力ＣＯＵＴ１に応じてスイッチＳＷ１乃至ＳＷ１２の接続状態を順次変化させて、所定の出力が実現されるようにスイッチの接続状態を制御する。このようにして、アナログ入力電位ＶＩＮ＋及びＶＩＮ−の差に対応したデジタルコード（スイッチの状態）を、出力ＣＯＵＴ１に基づいた制御により検索する。

図２は、逐次比較型ＡＤ変換器の別の回路例を示す図である。図２において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。

図２の回路構成では、アンプＡＭＰ１が入力側に設けられている。このアンプＡＭＰ１は、アナログ入力電位ＶＩＮ＋及びＶＩＮ−を増幅することにより、増幅電位ＩＶＩＮＰ及びＩＶＩＮＮを出力する。この増幅電位ＩＶＩＮＰ及びＩＶＩＮＮを容量アレイでサンプルすることにより、前述と同様のＡＤ変換動作を実行する。この図２に示すような回路構成を用いれば、サンプリング時にアンプＡＭＰ１を介して容量Ｃ１乃至Ｃ１２を充電することで、サンプリング動作を高速化することが可能となる。

逐次比較型ＡＤ変換器は、中庸の変換時間と中庸の変換精度を実現可能な用途の広いＡＤ変換器であるが、より高速（より高いサンプリングレイト）且つ低電力が求められる用途においては、パイプライン型ＡＤ変換器が適用される。パイプライン型ＡＤ変換器では、高いサンプリングレイトを実現するために、アナログ信号をサンプリングするサンプルホールドアンプ回路が用いられることが多い。

図３は、従来のサンプルホールドアンプ回路の構成の一例を示す図である。同様の回路が非特許文献３に示される。

図３の回路は、スイッチＳＷ１５乃至ＳＷ２３、容量Ｃ１３乃至Ｃ１６、及びアンプＡＭＰ２を含む。ＶＩＮ＋はプラス側のアナログ入力電位、ＶＩＮ−はマイナス側のアナログ入力電位を示す。ＶＯＰはプラス側出力であり、ＶＯＮはマイナス側出力である。またＮＯＤＥ１乃至ＮＯＤＥ４は内部のノードを示す。更に、ＢＩＡＳ１はサンプリング時における容量Ｃ１５及びＣ１６のボトムプレートのバイアス電位である。

図３に図示されるスイッチの状態は、サンプリング時の状態を示しており、サンプリング時には、容量Ｃ１３にＶＩＮ＋の電位が充電され、容量Ｃ１４にＶＩＮ−の電位が充電される。ホールド状態では、スイッチＳＷ１８、ＳＷ１９、ＳＷ２０、ＳＷ２１を開放し、スイッチＳＷ１７、ＳＷ２２、ＳＷ２３を閉じる。これにより、容量Ｃ１３及びＣ１４に蓄えられた電荷のＶＩＮ＋とＶＩＮ−との差電位に相当する部分が容量Ｃ１５及びＣ１６に転送され、ＶＩＮ＋とＶＩＮ−との差電位が、プラス側出力ＶＯＰ及びマイナス側出力ＶＯＮとして出力される。

図３に示すようなサンプルホールドアンプ回路により、パイプライン型ＡＤ変換器では、高速なサンプリング動作が達成されていた。

また逐次比較型ＡＤ変換器に、サンプルホールドアンプの機能を組み込んだ回路構成も試みられている。サンプルホールドアンプの機能を組み込んだ逐次比較型ＡＤ変換器の回路例を図４に示す（特許文献２）。

図４の回路は、スイッチＳＷ２４乃至ＳＷ２６、容量Ｃ１７乃至Ｃ２４、及びアンプＡＭＰ３及びＡＭＰ４を含む。ＶＩＮはアナログ入力であり、ＣＯＵＴ２はコンパレータの出力である。ＮＯＤＥ５乃至ＮＯＤＥ７は内部のノードを示し、ＢＯＴ１乃至ＢＯＴ５は容量のボトムプレートである。またＶｄｄ／２は電源電圧の１／２の電位を示す。また図１及び図２の場合と同様に、容量Ｃ１７乃至Ｃ２４に併記されたｎＣ（ｎは整数）の値はそれぞれの容量の相対的な大きさを示す。

図４の回路では、容量Ｃ１７、Ｃ１８、及びアンプＡＭＰ３で構成される反転増幅回路がサンプルホールドアンプ回路として働く。この部分を設けることにより、容量Ｃ１９乃至Ｃ２４で構成される容量ＤＡＣの容量を、直接にアナログ入力信号で充電する必要がなくなり、容量Ｃ１７を小さくすることで、ＶＩＮから見た入力容量を小さく設計することが可能となる。これにより、サンプリング高速化の効果が得られる。

回路の微細化が進むとともに、ＣＭＯＳデジタル回路とＣＭＯＳアナログ回路とを同一のチップ上へ搭載することへの要求が増大している。微細ＣＭＯＳデジタル回路の高速性に見合った性能を確保したＣＭＯＳアナログ回路を、可能な限り低コストで集積することが求められている。

このため、小面積かつ低価格で中庸の変換時間と中庸の変換精度を実現する逐次比較型ＡＤ変換器についても、高速化への要求が増大している。逐次比較型ＡＤ変換器を高速化するためには、コンパレータでの判定を高速化するとともに、サンプリング時間を短縮することが重要となる。

しかしながら、例えば、図１に示される従来技術のような構成では、サンプリング容量を外部アナログ入力信号で充電するために、サンプリング容量の容量値によりサンプリング時間が制限され、サンプリング時間を十分に短縮することが困難である。また図２の従来回路のような構成では、サンプリング時にバッファアンプを介して容量を充電することにより、サンプリングの高速化が可能であるが、バッファアンプの出力信号範囲を超える入力信号をサンプリングすることができないという問題点がある。最も一般的な回路構成では、バッファアンプの電圧利得は１となる。この場合、電源電圧に等しい電圧の入力信号を入力しても、バッファアンプの出力信号振幅は電源電圧と等しくはならず、僅かに電圧が低減した信号となってしまう。このため、電源電圧と等しい信号振幅を入力してＡＤ変換を実行することは不可能であった。

また図３に示す従来のサンプルホールドアンプ回路は、図２の従来回路と同様、アナログ入力信号のバッファアンプとして機能し、サンプリングを高速化することができる。しかしながら、非特許文献３ではパイプライン型ＡＤ変換器への応用例が示されるにとどまり、逐次比較型ＡＤ変換器に適用する場合の構成、問題点、解決策については触れられていない。

また図４の従来回路を開示する特許文献２では、アンプの電圧利得は１の場合のみ示されており、図２の従来回路の場合と同様、電源電圧と等しい信号振幅を入力してＡＤ変換しようとする場合の問題点、解決策は開示されていない。また、single-endedのスイッチトキャパシタ型のバッファアンプの場合についてのみ回路構成が示されており、システムＬＳＩにおいてデジタル回路から発生するノイズに対して有利である差動回路への適用例が示されていない。
米国特許第４，８０３，４６２号公報 特開平１０−３３６０３３号公報 R. K. Hester et al.," Fully Differential ADC with Rail-to-Rail Common-Mode Range and Nonlinear Capacitor Compensation," IEEE Journal of Solid-State Circuits, Vol. 25, No. 1, pp.173-183, Feb. 1990. G. Promitzer," 12-bit Low-Power Fully Differential Switched Capacitor Noncalibrating Successive Approximation ADC with 1 MS/s," IEEE Journal of Solid-State Circuits, Vol. 36, No. 7, pp.1138-1143, July 2001. L.A.Singer et al.," A 14-Bit 10-MHz Calibration-Free CMOS Pipelined A/D Converter," Symposium on VLSI Circuits, pp.94-95, 1996.

本発明の第１の目的は、サンプリング時間を短縮するためのサンプルホールドアンプ回路を備え、電源電圧と等しい信号振幅の信号を入力してＡＤ変換することが可能な逐次比較型ＡＤ変換器を提供することである。

また本発明の第２の目的は、上記のサンプルホールドアンプ回路の具体的な回路構成を提供することである。

更に本発明の第３の目的は、第１の目的に対応する逐次比較型ＡＤ変換器に適したダブルステージ型ＤＡ変換器を提供することである。

本発明による逐次比較型ＡＤ変換器は、入力アナログ電圧をサンプルホールドし１未満の電圧利得で該入力アナログ電圧に比例した内部アナログ電圧を出力端に生成するサンプルホールドアンプ回路と、該サンプルホールドアンプ回路の該出力端に結合され該内部アナログ電圧に応じた電荷を蓄える複数の容量を含み、該複数の容量の接続を制御信号に応じて切り換えることにより該内部アナログ電圧及び該制御信号に応じた比較アナログ電圧を出力端に生成する容量ＤＡ変換器と、該容量ＤＡ変換器の該出力端に結合され該比較アナログ電圧に応じた比較結果信号を出力端に生成する比較器と、該比較器の該出力端に結合され該比較結果信号に応じて該制御信号を該容量ＤＡ変換器に供給する制御回路を含み、該容量ＤＡ変換器の該複数の容量は、該制御信号に応じて２つの基準電位の何れかに選択的に接続される第１の容量と、該制御信号に無関係に該２つの基準電位の何れか所定の一方に接続される第２の容量を含み、該第２の容量により該比較アナログ電圧を調整することにより、該サンプルホールドアンプ回路の該１未満の電圧利得を補償するように該容量ＤＡ変換器が構成されることを特徴とする。

また本発明の少なくとも１つの実施例によれば、スイッチトキャパシタ型サンプルホールドアンプ回路の入力端子に結合される容量より出力端子に結合される容量の値を大きくすることにより、電圧利得が１未満のサンプルホールドアンプ回路を実現する。

また本発明の少なくとも１つの実施例によれば、容量ＤＡ変換器の複数の容量のうち最小の容量値の容量に、抵抗ＤＡ変換器の出力を結合することで、ダブルステージ型ＤＡ変換器を実現する

本発明の少なくとも１つの実施例によれば、電圧利得が１未満のサンプルホールドアンプ回路と、その出力電位をサンプリングする容量ＤＡ変換器を設けることにより、アナログ入力電位差が電源電圧に等しい場合であっても、アナログ入力電位差に比例した電位差をアンプ回路から容量ＤＡ変換器に供給することが可能となる。またサンプルホールドアンプ回路によりアナログ信号をサンプリングする構成とすることにより、容量ＤＡ変換器とは独立に、サンプルホールドアンプ回路の入力容量を設計できる。従ってこの入力容量を小さくすることにより、逐次比較型ＡＤ変換回路を高速化することが可能となる。

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。

図５は、本発明による逐次比較型ＡＤ変換回路の第１の実施例を示す回路図である。図５（ａ）にはサンプルホールドアンプ回路部分が示され、図５（ｂ）にはサンプルホールドアンプ回路部分の出力に接続される容量アレイ部分が示される。この容量アレイ部分の出力は、図１と同様に比較器に結合される。

図５（ａ）及び（ｂ）に示す回路は、スイッチＳＷ１３、ＳＷ１４、ＳＷ１５乃至ＳＷ２３、ＳＷ２７乃至ＳＷ４２、容量Ｃ２５乃至Ｃ２８、容量Ｃ３０乃至Ｃ４５、及びアンプ回路ＡＭＰ２を含む。ＶＩＮ＋はプラス側のアナログ入力電位であり、ＶＩＮ−はマイナス側のアナログ入力電位である。またＶＯＰ及びＶＯＮは、それぞれサンプルホールドアンプ回路出力のプラス側及びマイナス側の内部アナログ信号である。ＴＯＰ＋は容量アレイのプラス側トッププレートを示し、ＴＯＰ−は容量アレイのマイナス側トッププレートを示す。またＶｒｅｆ＋はプラス側の基準電位（５Ｖ）であり、Ｖｒｅｆ−はマイナス側の基準電位（０Ｖ）である。更に、ＶＣＭはサンプリング時のトッププレートのバイアス電位（例えば２．５Ｖ）であり、ＮＯＤＥ１乃至ＮＯＤＥ４は内部のノードである。各容量Ｃｎ（ｎは整数）に併記されたｋＣ（ｋは整数）の値はそれぞれの容量値の相対的な大きさを示す。

図５（ａ）に図示されるスイッチの状態は、サンプルホールドアンプ回路のサンプリング状態を示している。サンプルホールドアンプ回路のサンプリング状態について以下に説明する。

スイッチＳＷ１８、ＳＷ１９を閉じた状態とすることで、例えば、ＮＯＤＥ３、ＮＯＤＥ４の電位を電源電圧Ｖｄｄの１／２程度の電位とする。また、スイッチＳＷ２０、ＳＷ２１を閉じて、容量Ｃ２７、Ｃ２８のボトムプレートに、電源電圧Ｖｄｄの１／２のバイアス電位ＶＣＭ（２．５Ｖ）を供給する。アンプＡＭＰ２が完全に理想的で、オフセットが０であれば、ＮＯＤＥ３、ＮＯＤＥ４の電位はＶｄｄの１／２になるものとする。このとき、容量Ｃ２７、Ｃ２８には電荷は蓄えられない（Ｃ２７、Ｃ２８に蓄えられる電荷は０となる）。アンプＡＭＰ２が理想的でない場合、ＮＯＤＥ３とＮＯＤＥ４の電位は一致せず、その電位差は、アンプＡＭＰ２の入力換算オフセット電圧程度の値となる。容量Ｃ２７、Ｃ２８のボトムプレートにＶＣＭの電位を供給するのは、容量Ｃ２７、Ｃ２８にこのオフセット電圧を記憶し、あとでこのオフセット電圧の影響を取り除くためである。

同時に、スイッチＳＷ１５とスイッチＳＷ１６とを閉じて、容量Ｃ２５とＣ２６のボトムプレートにＶＩＮ＋とＶＩＮ−の電位を供給する。アンプＡＭＰ２が完全に理想的な場合、ＮＯＤＥ３、ＮＯＤＥ４の電位は、Ｖｄｄの１／２で同電位になるので、容量Ｃ２５とＣ２６とに、ＶＩＮ＋とＶＩＮ−との電位差に相当する電荷が蓄えられる。

Ｖｄｄの１／２の電位をＶＣＭで表わすと、容量Ｃ２５のトッププレートに蓄えられる電荷Ｑ２５は以下のようになる。

Ｑ２５＝−１６Ｃ（（ＶＩＮ＋）−ＶＣＭ） （１）
同様に容量Ｃ２６のトッププレートに蓄えられる電荷Ｑ２６は以下のようになる。

Ｑ２６＝−１６Ｃ（（ＶＩＮ−）−ＶＣＭ） （２）
次に、電荷転送により出力ＶＯＰ及びＶＯＮに電圧を取り出す状態について説明する。

上記のサンプリング状態から、スイッチを操作することにより、電荷を転送して出力ＶＯＰ及びＶＯＮに所望の出力電位を取り出す。容量Ｃ２５と、Ｃ２６にＶＩＮ＋と、ＶＩＮ−の電位差を記憶した後、スイッチＳＷ１８、ＳＷ１９を開いて、ＮＯＤＥ３とＮＯＤＥ４（容量Ｃ２５乃至Ｃ２８のトッププレート）を浮遊状態とする。また、スイッチＳＷ２０、ＳＷ２１を開いて容量Ｃ２７、Ｃ２８のボトムプレートへのＶＣＭ電位の供給をとめる。さらにスイッチＳＷ１７、ＳＷ２２、ＳＷ２３を閉じる。

これにより、ＮＯＤＥ１の電位とＮＯＤＥ２の電位が等しくなる。この等しくなったＮＯＤＥ１の電位とＮＯＤＥ２の電位をＶＣＭＢと表わすことにする。また、ＡＭＰ２の電圧利得は十分大きく、ＮＯＤＥ３の電位とＮＯＤＥ４の電位はサンプルホールドアンプ回路のサンプリング時の電位ＶＣＭから変化しないと近似できるものとする。ＮＯＤＥ３とＮＯＤＥ４の電位はＶＣＭから変化せず、また、ＮＯＤＥ１、ＮＯＤＥ２の電位は、ＶＣＭＢとなる。また、ＮＯＤＥ３とＮＯＤＥ４の電荷は保存されるので、容量Ｃ２５については、以下の式（３）が成り立つ。

−１６Ｃ（（ＶＩＮ＋）−ＶＣＭ）
＝−１６Ｃ（ＶＣＭＢ−ＶＣＭ）−２４Ｃ（ＶＯＰ−ＶＣＭ） （３）
また容量Ｃ２６については、以下の式（４）が成り立つ。

−１６Ｃ（（ＶＩＮ−）−ＶＣＭ）
＝−１６Ｃ（ＶＣＭＢ−ＶＣＭ）−２４Ｃ（ＶＯＮ−ＶＣＭ） （４）
ここで端子ＶＯＰの電位をＶＯＰで表わし、端子ＶＯＮの電位をＶＯＮで表わしてある。式（３）から式（４）を引くと、以下の式（５）及び式（６）が得られる。

−１６Ｃ（（ＶＩＮ＋）−（ＶＩＮ−））＝−２４Ｃ（ＶＯＰ−ＶＯＮ） （５）
１６（（ＶＩＮ＋）−（ＶＩＮ−））／２４＝（ＶＯＰ−ＶＯＮ） （６）
つまり、容量Ｃ２５、Ｃ２６から容量Ｃ２７、Ｃ２８への電荷転送により、アナログ入力信号の差電圧（（ＶＩＮ＋）−（ＶＩＮ−））に比例した電位差をＶＯＰ、ＶＯＮにとりだすことができる。またその電圧利得は、容量Ｃ２５、Ｃ２６、Ｃ２７、Ｃ２８の大きさを適切に設計することで、１未満とすることができる。この例の場合は、１６／２４＝２／３としたが、一般には、（ｎ／ｍ、ｎ＜ｍ）とできることはいうまでもない。また、ＶＯＰ、ＶＯＮのコモン電位がＶＣＭに一致するように制御するものとする。

このように、サンプルホールドアンプ回路の電圧利得を１未満に設計することで、アナログ入力信号の差電圧が電源電圧に等しい場合でも、アンプＡＭＰ２の出力の飽和を避けることができる。従って、電源電圧に等しいアナログ入力電位差、即ちrail-to-rail範囲でのアナログ入力信号を扱うことができるようになる。

アンプＡＭＰ２が理想的ではなく、オフセットがある場合について説明する。サンプリング時に容量Ｃ２５のトッププレートに蓄えられる電荷Ｑ２５は以下の式（７）となる。

Ｑ２５＝−１６Ｃ（（ＶＩＮ＋）−ＶＣＭＮＯＤＥ３） （７）
ここでＶＣＭＮＯＤＥ３はサンプリング時のＮＯＤＥ３の電位である。同様に容量Ｃ２６のトッププレートに蓄えられる電荷Ｑ２６は以下の式（８）となる。

Ｑ２６＝−１６Ｃ（（ＶＩＮ−）−ＶＣＭＮＯＤＥ４） （８）
ここでＶＣＭＮＯＤＥ４はサンプリング時のＮＯＤＥ４の電位である。

この理想的ではない状況においては、容量Ｃ２７、Ｃ２８のトッププレートにも電荷が蓄えられる。これらの電荷Ｑ２７、Ｑ２８は以下の式（９）、式（１０）となる。

Ｑ２７＝２４Ｃ（ＶＣＭＮＯＤＥ３−ＶＣＭ） （９）
Ｑ２８＝２４Ｃ（ＶＣＭＮＯＤＥ４−ＶＣＭ） （１０）
このサンプリング状態から、スイッチを操作することにより電荷を転送し、出力ＶＯＰ、ＶＯＮに所望の出力電位を取り出す。

これにより、ＮＯＤＥ１の電位とＮＯＤＥ２の電位とが等しくなる。この等しくなったＮＯＤＥ１の電位とＮＯＤＥ２の電位とをＶＣＭＢと表わすことにする。また、アンプＡＭＰ２の電圧利得は十分大きく、ＮＯＤＥ３の電位とＮＯＤＥ４の電位とはサンプルホールドアンプ回路のサンプリング時の電位ＶＣＭＮＯＤＥ３、ＶＣＭＮＯＤＥ４から変化しないと近似できるものとする。

ＮＯＤＥ３とＮＯＤＥ４の電位はＶＣＭＮＯＤＥ３、ＶＣＭＮＯＤＥ４から変化せず、また、ＮＯＤＥ１、ＮＯＤＥ２の電位は、ＶＣＭＢとなる。また、ＮＯＤＥ３とＮＯＤＥ４の電荷は保存されるので、ＮＯＤＥ３については、以下の式（１１）が成り立つ。

−１６Ｃ（（ＶＩＮ＋）−ＶＣＭＮＯＤＥ３）＋２４Ｃ（ＶＣＭＮＯＤＥ３−ＶＣＭ）
＝−１６Ｃ（ＶＣＭＢ−ＶＣＭＮＯＤＥ３）−２４Ｃ（ＶＯＰ−ＶＣＭＮＯＤＥ３）
（１１）
またＮＯＤＥ４については、以下の式（１２）が成り立つ。

−１６Ｃ（（ＶＩＮ−）−ＶＣＭＮＯＤＥ４）＋２４Ｃ（ＶＣＭＮＯＤＥ４−ＶＣＭ）
＝−１６Ｃ（ＶＣＭＢ−ＶＣＭＮＯＤＥ４）−２４Ｃ（ＶＯＮ−ＶＣＭＮＯＤＥ４）
（１２）
なお端子ＶＯＰの電位はＶＯＰで表わし、端子ＶＯＮの電位をＶＯＮで表わしてある。

式（１１）から式（１２）を引くことにより、以下の式（１３）、式（１４）が得られる。

−１６Ｃ（（ＶＩＮ＋）−（ＶＩＮ−））＋１６Ｃ×ＶＣＭＮＯＤＥ３＋２４Ｃ×ＶＣＭＮＯＤＥ３−１６Ｃ×ＶＣＭＮＯＤＥ４−２４Ｃ×ＶＣＭＮＯＤＥ４
＝１６Ｃ×ＶＣＭＮＯＤＥ３＋２４Ｃ×ＶＣＭＮＯＤＥ３−１６Ｃ×ＶＣＭＮＯＤＥ４−２４Ｃ×ＶＣＭＮＯＤＥ４−２４Ｃ（ＶＯＰ−ＶＯＮ） （１３）
１６（（ＶＩＮ＋）−（ＶＩＮ−））／２４＝（ＶＯＰ−ＶＯＮ） （１４）
即ち、オフセットがある非理想的な場合であっても、アンプＡＭＰ２の電圧利得が十分大きければ、容量Ｃ２５、Ｃ２６から容量Ｃ２７、Ｃ２８への電荷転送により、アナログ入力信号の差電圧（（ＶＩＮ＋）−（ＶＩＮ−））に比例した電位差をＶＯＰ、ＶＯＮに取り出すことができる。

上記説明のようにして、サンプルホールドアンプ回路により、アナログ入力信号の差電圧（（ＶＩＮ＋）−（ＶＩＮ−））に比例した電位差を、サンプルホールドアンプ回路の出力ＶＯＰ及びＶＯＮに転送する。この出力ＶＯＰ及びＶＯＮの電位差を、図５（ｂ）に示す容量ＤＡＣでさらにサンプリングする。

図５（ｂ）に図示されるスイッチの状態は、サンプルホールドアンプ回路出力ＶＯＰ、ＶＯＮを容量ＤＡＣでサンプリングする状態を示している。以下に、サンプルホールドアンプ回路出力ＶＯＰ、ＶＯＮを容量ＤＡＣでサンプリングする動作について説明する。

スイッチＳＷ２７乃至ＳＷ３４は全て、容量Ｃ３０乃至Ｃ３７のボトムプレートがＶＯＰにつながるように制御される。またスイッチＳＷ１３は閉じられて、容量Ｃ３０乃至Ｃ３７のトッププレート（ＴＯＰ＋）にはＶＣＭが供給される。つまり、容量Ｃ３０乃至Ｃ３７には、ＶＣＭとＶＯＰの差電圧に相当する電荷が蓄えられる。

また、スイッチＳＷ３５乃至ＳＷ４２は、容量Ｃ３８乃至Ｃ４５のボトムプレートがＶＯＮにつながるように制御される。スイッチＳＷ１４は閉じられて、容量Ｃ３８乃至Ｃ４５のトッププレート（ＴＯＰ−）にはＶＣＭが供給される。つまり、容量Ｃ３８乃至Ｃ４５には、ＶＣＭとＶＯＮの差電圧に相当する電荷が蓄えられる。

上記のサンプリング動作の終了後、スイッチＳＷ１３、ＳＷ１４を開放し、スイッチＳＷ２７乃至ＳＷ３２、スイッチＳＷ３５乃至ＳＷ４０を切り替えることで、容量Ｃ３０乃至Ｃ３５、容量Ｃ３８Ｃ４３のボトムプレート（ＳＷ２７乃至ＳＷ３２、ＳＷ３５乃至ＳＷ４０につながる電極側）の電位を、Ｖｒｅｆ＋、Ｖｒｅｆ−の何れかに選択的に結合させる。これにより、サンプリングしたアナログ電位差（（ＶＩＮ＋）−（ＶＩＮ−））に対応したデジタルコードを検索する。

前述のように、図５（ａ）に示すサンプルホールドアンプ回路において電圧利得を１未満としたので、これによる電位差減少を補正する必要がある。この補正について、以下に説明する。

なお説明を簡単にするために、電源電圧Ｖｄｄが５Ｖ、リファレンス電圧Ｖｒｅｆ＋が５Ｖ、Ｖｒｅｆ−が０Ｖ、ＶＣＭが２．５Ｖ、ＶＩＮ＋＝５Ｖ、ＶＩＮ−＝０Ｖの場合について説明する。基準電圧Ｖｒｅｆ＋（５Ｖ）、Ｖｒｅｆ−（０Ｖ）の電位差、つまり電源電圧５Ｖに等しい電位差を、ＶＩＮ＋、ＶＩＮ−に入力した場合でも、図５のアンプＡＭＰ２の出力が飽和しないように、図５の例では、電圧利得を２／３（＝ｎ／ｍ）とした。このため、図６に示すように、（理想的には）サンプルホールドアンプ回路出力ＶＯＰ、ＶＯＮはバイアス電位ＶＣＭを中心に、電源電圧の２／３の信号振幅となる。

ＶＩＮ＋＝５Ｖ、ＶＩＮ−＝０Ｖの場合には、図６に示すように、ＶＯＰの電位は、（１／２＋ｎ／２ｍ）×Ｖｄｄ＝５Ｖｄｄ／６（ｎ＝２、ｍ＝３）となる。また同様にＶＯＮの電位はＶｄｄ／６となり、その電位差は２Ｖｄｄ／３となる。容量ＤＡＣのサンプリング時には、このＶＯＰ、ＶＯＮの電位が容量ＤＡＣにサンプリングされる。Ｖｒｅｆ＋（５Ｖ）＝Ｖｄｄ＝ＶＩＮ＋の場合について、図７にＶＯＰの電位をサンプリングするプラス側容量ＤＡＣの動作の概要を図示する。

図７の左部分は、ＶＩＮ＋＝５Ｖの場合のプラス側容量ＤＡＣの動作を示している。サンプリング時には容量ＤＡＣのトッププレート（ＴＯＰ＋）はＶＣＭ＝２．５Ｖとなっている。また、ボトムプレートは、５Ｖｄｄ／６となっている。図７のＣｓはプラス側容量ＤＡＣのサンプリング容量の合計（図５のＣ３０乃至Ｃ３７）を示している。

サンプリング終了後、ボトムプレートの電位をＶｒｅｆ＋（５Ｖ）、あるいは、Ｖｒｅｆ−（０Ｖ）とすることで、等価的にボトムプレートの電位がＶＯＰとなるデジタルコードを検索し、これをＡＤ変換結果とする。図７の右部分でＸと表記されているのは、容量の合計Ｃｓのうち、変換終了時にボトムプレートがＶｒｅｆ＋（５Ｖ）＝Ｖｄｄに接続される容量部分を示している。従って、ボトムプレートがＶｒｅｆ−（０Ｖ）に接続される容量部分は、Ｃｓ−Ｘとなる。この変換終了時に、プラス側容量ＤＡＣのトッププレートの電位は、サンプリング時のトッププレートの電位ＶＣＭ＝２．５Ｖに一致するように設計される。

マイナス側ＤＡＣは、プラス側容量ＤＡＣのＶｒｅｆ＋をＶｒｅｆ−に、Ｖｒｅｆ−をＶｒｅｆ＋に置き換え、電位に対して、ＶＣＭを中心に対称な動作をするように設計する。これにより、変換終了時には、プラス側容量ＤＡＣのトッププレートの電位（ＴＯＰ＋）と、マイナス側容量ＤＡＣのトッププレートの電位（ＴＯＰ−）が一致するように設計できる。

図７においてＸが最終値より小さい場合には、プラス側のトッププレートの電位が最終値より小さく、またマイナス側トッププレートの電位が最終値より大きくなる。従って、その差電圧をコンパレータにより検出して、次の比較サイクルで、Ｘをより大きくすることで、最終値にトッププレート電位差をゼロに近づけていくことができる。この動作は、図５のＴＯＰ＋及びＴＯＰ−をコンパレータに入力し、大小関係を判定することで実行される。

また、図７においてＸが最終値より大きい場合は、プラス側のトッププレートの電位が最終値より大きく、またマイナス側トッププレートの電位が最終値より小さくなる。従って、その差電圧をコンパレータにより検出して、次の比較サイクルで、Ｘをより小さくすることで、最終値に、トッププレート電位差をゼロに近づけていくことができる。このようにトッププレート電位差を検出しながら、最終的な容量配分を検索することで、ＡＤ変換値を決定することができる。

図８は、ＶＩＮ＋＝ＶＩＮ−＝ＶＣＭの場合における、プラス側容量ＤＡＣの動作の概要を示す図である。ＶＩＮ＋＝ＶＩＮ−＝ＶＣＭの場合、ＶＯＰ＝ＶＯＮ＝ＶＣＭ＝Ｖｄｄ／２＝２．５Ｖとなるので、サンプリング時の容量ＤＡＣのボトムプレートはＶｄｄ／２となる。サンプリング時の容量ＤＡＣのトッププレート（ＴＯＰ＋）はＶＣＭ＝２．５Ｖとなっている。

図８の右側部分は、変換終了時の容量の接続関係を示しており、Ｙと表記されているのは、容量の合計Ｃｓのうち、変換終了時にボトムプレートがＶｒｅｆ＋（５Ｖ）＝Ｖｄｄに接続される容量部分を示している。従って、ボトムプレートがＶｒｅｆ−（０Ｖ）に接続される容量部分は、Ｃｓ−Ｙとなる。この変換終了時に、プラス側容量ＤＡＣのトッププレートの電位は、サンプリング時のトッププレートの電位ＶＣＭ＝２．５Ｖに一致するように設計される。なおマイナス側ＤＡＣは、プラス側容量ＤＡＣのＶｒｅｆ＋をＶｒｅｆ−に、Ｖｒｅｆ−をＶｒｅｆ＋に置き換え、電位に対して、ＶＣＭを中心に対称な動作をするように設計することは既に説明した通りである。

図８より、電圧利得ｎ／ｍ＝２／３（ｎ＝２、ｍ＝３）の場合には、Ｙ＝Ｃｓ／２となることが分かる。図９はプラス側容量ＤＡＣの容量内訳を一般的に示している。

図９のＡは、比較入力コードに依存せず、ボトムプレートがＶｒｅｆ＋（５Ｖ）＝Ｖｄｄに接続される容量部分を示している。図９のＢは、比較入力コードに依存せず、ボトムプレートがＶｒｅｆ−＝０Ｖに接続される容量部分を示している。残りのＤは、比較入力コードに依存して、ボトムプレートがＶｒｅｆ＋（５Ｖ）＝Ｖｄｄ、あるいは、Ｖｒｅｆ−＝０Ｖに繋ぎ換えられる容量部分を示している。

図９、図８、図７を比較することで、図９のＡ、Ｂ、Ｄを決定することができる。図８は、ＶＩＮ＋＝ＶＩＮ−＝ＶＣＭの場合なので、ＶＩＮ＋とＶＩＮ−の電位差は０である。従って、プラス側容量ＤＡＣの最終的な入力コードは全ビット０となる。つまり、ＶＩＮ＋とＶＩＮ−の電位差が０の場合、図９のＤは全て、Ｖｒｅｆ−＝０Ｖに接続される。図８より、Ｙ＝Ｃｓ／２でなければならないので、Ａ＝Ｃｓ／２となる。

一方、図７のように、ＶＯＰ＝５Ｖｄｄ／６の場合、Ｘ＝５Ｃｓ／６となる。Ａ＝Ｃｓ／２で、ＶＯＰ＝５Ｖｄｄ／６の場合、プラス側容量ＤＡＣの最終的な入力コードはフルスケール（全ビット１）となるように設計するので、Ｂ＝Ｃｓ／６と決定できる。従って図９において、容量ＤＡＣ入力コードに依存して、ボトムプレートがＶｒｅｆ＋（５Ｖ）＝Ｖｄｄ或いはＶｒｅｆ−＝０Ｖに繋ぎ換えられる容量部分Ｄは、Ｃｓ−Ｃｓ／２−Ｃｓ／６＝Ｃｓ／３となる。

ここで図５に戻る。図５では、容量ＤＡＣが５ビットの場合を例として示している。最も基本的な２進に重み付けされた５ビット容量ＤＡＣを実現する場合、図５に示すように、Ｃ３０、Ｃ３１を１Ｃ、Ｃ３２を２Ｃ、Ｃ３３を４Ｃ、Ｃ３４を８Ｃ、Ｃ３５を１６Ｃとすることが一般的である。この部分が図９のＤに相当する部分なので、この部分の合計容量３２Ｃが上記のようにして求めたＣｓ／３に等しい、即ちＣｓ／３＝３２Ｃとすることにより、Ｃｓ＝９６Ｃ、Ａ＝Ｃｓ／２＝４８Ｃ、Ｂ＝Ｃｓ／６＝１６Ｃと各部の容量を決定することができる。

このように定めた、比較入力コードに依存せずにボトムプレートがＶｒｅｆ＋（５Ｖ）＝Ｖｄｄに接続される容量部分Ａ＝４８Ｃが、図５（ｂ）において容量Ｃ３６として示されている。また比較入力コードに依存せずにボトムプレートがＶｒｅｆ−＝０Ｖに接続される容量部分Ｂ＝１６Ｃが、容量Ｃ３７として示されている。

ＶＯＰ及びＶＯＮの電位をサンプリング後、スイッチＳＷ１３、ＳＷ１４を開いてＴＯＰ＋、ＴＯＰ−を浮遊状態とし、コンパレータでの比較動作に入る。この際、スイッチＳＷ３３を操作して容量Ｃ３６のボトムプレートをＶｒｅｆ＋（５Ｖ）に結合し、スイッチＳＷ３４を操作して容量Ｃ３７のボトムプレートをＶｒｅｆ−＝０Ｖに結合する。またこれと対称に、マイナス側においては、容量Ｃ４４のボトムプレートをＶｒｅｆ−＝０Ｖに結合し、容量Ｃ４５のボトムプレートをＶｒｅｆ＋（５Ｖ）に結合する。

容量ＤＡＣの入力コードに対応して、容量Ｃ３０乃至Ｃ３５のボトムプレートをＶｒｅｆ＋（５Ｖ）或いはＶｒｅｆ−（０Ｖ）に選択的に結合する。例えば容量ＤＡＣの入力コードが０１０００の場合には、容量Ｃ３５、Ｃ３３、Ｃ３２、Ｃ３１、Ｃ３０のボトムプレートをＶｒｅｆ−＝０Ｖに、容量Ｃ３４のボトムプレートをＶｒｅｆ＋（５Ｖ）に結合する。この動作と対称に、マイナス側ＤＡＣでは、容量ＤＡＣの入力コードが０１０００の場合には、容量Ｃ４３、Ｃ４１、Ｃ４０、Ｃ３９、Ｃ３８のボトムプレートをＶｒｅｆ＋（５Ｖ）に、容量Ｃ４２のボトムプレートをＶｒｅｆ−（０Ｖ）に結合する。

このＤＡＣへの入力コードを順次変化させながら、ＴＯＰ＋とＴＯＰ−の電位差が最小になるデジタルコードを検索する。検索されたデジタルコードの値を、ＡＤ変換結果とする。

図９のＡ、Ｂを求める過程で説明したように、ＶＩＮ＋＝５Ｖ、ＶＩＮ−＝０Ｖの場合には、ＶＯＰの電位は、（１／２＋ｎ／２ｍ）×Ｖｄｄ＝５Ｖｄｄ／６（ｎ＝２、ｍ＝３）となる。容量Ｃ３６を４８Ｃ、容量Ｃ３７を１６Ｃ（更に容量Ｃ４４を４８Ｃ、容量Ｃ４５を１６Ｃ）として構成しておけば、容量Ｃ３１乃至Ｃ３５のボトムプレートをＶｒｅｆ＋（５Ｖ）、容量Ｃ３９乃至Ｃ４３をＶｒｅｆ−（０Ｖ）に結合することで、ＴＯＰ＋とＴＯＰ−の電位がほぼ等しくなる。従って、サンプルホールドアンプ回路の電圧利得をｎ／ｍ＝２／３としても、デジタル変換値１１１１１を得ることができる。

この構成においては、容量Ｃ３６、Ｃ３７、Ｃ４４、Ｃ４５が、ＶＯＰ、ＶＯＮの（最大）値を容量ＤＡＣにとってのフルスケールに変換する（電圧）スケーリング回路として働くためである。同様に、ＶＩＮ＋＝ＶＩＮ−＝ＶＣＭの場合も、上の説明と同様に正しく動作することを示すことができる。

以上説明したように、図５の回路においては、電圧利得が１未満のサンプルホールドアンプ回路と、その出力ＶＯＰ、ＶＯＮの電位をサンプリングする容量ＤＡＣを設け、更にサンプルホールドアンプ回路に参照電圧（Ｖｒｅｆ＋とＶｒｅｆ−の電位差）を入力したときのサンプルホールドアンプ出力がＡＤ変換器のデジタル出力の最大値となるように、ＡＤ変換器デジタル出力を調整（スケーリング）する容量（Ｃ３６、Ｃ３７、Ｃ４４、Ｃ４５）を設ける。これにより、参照電圧（Ｖｒｅｆ＋とＶｒｅｆ−の電位差）及びアナログ入力電位差が、電源電圧に等しい場合であっても、アナログ入力電位差に比例した電位差をアンプ回路から容量ＤＡＣに供給することが可能となり、また１未満の電圧利得を補正して正しいデジタル出力値を得ることができる。

またサンプルホールドアンプ回路によりアナログ信号をサンプリングする構成とすることにより、容量ＤＡＣとは独立に、サンプルホールドアンプ回路の入力容量を設計できる。従ってこの入力容量を小さくすることにより、逐次比較型ＡＤ変換回路を高速化することが可能となる。

図５の説明では、電圧利得がｎ／ｍ＝２／３である例を示したが、他の電圧利得の場合であっても同様の原理で回路を構成できることは明らかである。

図１０は、図５（ａ）のサンプルホールドアンプ回路のより具体的な回路構成の一例を示す図である。図１０において、図５（ａ）と同一の構成要素は同一の番号で参照し、その説明は省略する。

図１０の回路は、スイッチＳＷ１５乃至ＳＷ２３、スイッチＳＷ４３乃至ＳＷ４６、容量Ｃ２５乃至Ｃ２８、容量Ｃ４６乃至Ｃ４９、及びアンプ回路ＡＭＰ５及びＡＭＰ６を含む。ＶＩＮ＋はプラス側のアナログ入力を、ＶＩＮ−はマイナス側のアナログ入力を示す。ＶＯＰ、ＶＯＮはそれぞれサンプルホールドアンプ回路出力のプラス側、マイナス側（内部アナログ信号（＋）、内部アナログ信号（−））であり、ＶＣＭはサンプリング時の容量Ｃ２７、Ｃ２８のボトムプレートのバイアス電位（例えば２．５Ｖ）である。またＮＯＤＥ１乃至ＮＯＤＥ４、ＮＯＤＥ８、ＮＯＤＥ９は内部のノードであり、ｖｏｃｍはＶＯＰ、ＶＯＮのコモン電位である。更にφ１、φ２、φ３は図１１に示すタイミング信号であり、対応するスイッチの開閉を制御する。各容量Ｃｎ（ｎは整数）に併記されたｋＣ（ｋは整数）の値は、それぞれの容量値の相対的な大きさを示す。

図５（ａ）では、アンプ回路は単一のアンプＡＭＰ２として示されたが、図１０に示すように、ＡＭＰ５とＡＭＰ６とに分割して実現することもできる。図１０に図示するスイッチの状態は、ＶＩＮ＋、ＶＩＮ−の電位をサンプリングする際のスイッチの状態を示している。このサンプリング時の状態についてまず説明する。

サンプリング時にはφ１がＨとなっており、φ１、φ２が併記されたスイッチが閉じており、／φ３が併記されたスイッチは開いている。図５（ａ）の説明で述べたのと同様に、サンプリング時には、ＳＷ１５、ＳＷ１６を閉じて、Ｃ２５、Ｃ２６のボトムプレート、ＮＯＤＥ１、ＮＯＤＥ２に、ＶＩＮ＋、ＶＩＮ−の電位を供給する。図５と図１０の回路の違いは、ＮＯＤＥ３、ＮＯＤＥ４の電位をＳＷ１８、ＳＷ１９によりＡＭＰ５の出力、ＮＯＤＥ８、ＮＯＤＥ９とした点である。ＳＷ１８、ＳＷ１９によりアンプの出力を入力に供給することで、オフセット電圧を記憶する動作を図５で説明した。アンプの出力を入力に供給する場合、フィードバックループが形成されるので、その利得、位相特性は、発振に対して安定となるように設計しなければならない。図５の説明において、ＡＭＰ２の電圧利得は十分大きいとして説明を進めたが、十分大きな電圧利得と、ループの安定性を両立させることが実用上困難な場合がある。

このような場合には、図１０のように、図５のＡＭＰ２をＡＭＰ５とＡＭＰ６に分割して設計することができる。ＶＯＰ、ＶＯＮに出力電位を転送する場合には、図５のＡＭＰ２に相当する部分の電圧利得は十分大きくなければならないので、ＡＭＰ５とＡＭＰ６の電圧利得の積で全体の利得が定まるように回路を設計し、また、ＮＯＤＥ３、ＮＯＤＥ４に電位を供給するフィードバック動作では、ＡＭＰ５の出力をＳＷ１８、ＳＷ１９でＮＯＤＥ３、ＮＯＤＥ４に供給する。このようにすることで、サンプリング時には、ＡＭＰ５の利得、位相特性がフィードバックに対して安定であればよく、ＡＭＰ６の利得、位相特性とは無関係に、ループの安定性を実現できる。

図１０の回路では、（図５のＡＭＰ２に対して）比較的小さな利得を持つＡＭＰ５の出力をＳＷ１８、ＳＷ１９により、ＮＯＤＥ３、ＮＯＤＥ４に供給するので、ループの安定性を確保しやすい。ＮＯＤＥ８、ＮＯＤＥ９のコモン電位がＶＣＭに近い値となるようにフィードバック制御を行なうことで、理想的な状態では、サンプリング時のＮＯＤＥ８、ＮＯＤＥ９の電位はＶＣＭとなる（この詳細については、後ほど説明する）。

サンプルホールドアンプ回路のサンプリング時には同時に、ＮＯＤＥ８、ＮＯＤＥ９の電位がほぼＶＣＭとなるので、ＶＯＰ、ＶＯＮの値もほぼＶＣＭとなる（ＶＯＰ、ＶＯＮの値もそのコモン電位がＶＣＭとなるようにフィードバック制御されるものとする）。ＳＷ４５、ＳＷ４６が閉じているので、ｖｏｃｍには、ＶＯＰ、ＶＯＮの電位の中心電位が供給されている。

以下、図１０の回路におけるサンプリング終了後のＶＯＰ、ＶＯＮへの電位出力動作を説明する。

ＮＯＤＥ３、ＮＯＤＥ４にほぼＶＣＭの電位を供給して、Ｃ２５、Ｃ２６、Ｃ２７、Ｃ２８に電荷を記憶した後、まずＳＷ１８、ＳＷ１９が開放される。これによりＮＯＤＥ３、ＮＯＤＥ４が浮遊状態となり、ＮＯＤＥ３、ＮＯＤＥ４の電荷が保存される。次にＳＷ２０、ＳＷ２１が開放され、ＳＷ４５、ＳＷ４６も開放される。ＳＷ４５、ＳＷ４６が開放されることで、ｖｏｃｍの電位は、ＶＯＰとＶＯＮの電位をＣ４６とＣ４７で容量分割した電位、すなわちＶＯＰとＶＯＮのコモン電位が与えられる（Ｃ４６とＣ４７の容量は等しく、それぞれｖｏｃｍにトッププレートが接続されているものとする）。

ＳＷ１７が閉じられ、また、ＳＷ４３、ＳＷ４４、ＳＷ２２、ＳＷ２３が閉じられる。ＳＷ４３、ＳＷ４４が閉じられることで、Ｃ４８、Ｃ４９がアンプの１段目出力、ＮＯＤＥ８、ＮＯＤＥ９と、ＶＯＰ、ＶＯＮの間に接続される。これら容量は、２段アンプのミラー補償容量と同様に働き、ループの安定性を確保するミラー容量として働く（ここではＣ４８、Ｃ４９は３２Ｃの大きさとして図示したが、ループの安定性を保てるよう、負荷容量を考慮して決めなければならないことはもちろんである）。ＳＷ２２、ＳＷ２３を閉じることで、ＮＯＤＥ３、ＮＯＤＥ４の電荷を保存し、かつ、ＮＯＤＥ３、ＮＯＤＥ４の電位が仮想接地点となるように、ＶＯＰ、ＶＯＮの電位が定まることは図５の回路と同様である。

図１０の回路のように、図５のＡＭＰ２をＡＭＰ５、ＡＭＰ６に分割して実現することで、ループの安定性を設計しやすいという利点が得られる。

図１２は、図１０のＡＭＰ５のトランジスタレベルの回路例を示している。図１２の回路は、ＰＭＯＳトランジスタＰＭ１乃至ＰＭ１２、ＮＭＯＳトランジスタＮＭ１乃至ＮＭ１１を含む。ＶＤＤは正の電源（例えば５Ｖ）を、ＧＮＤは０Ｖを、ｉｎｐ、ｉｎｎはアンプの入力を、ｏｕｔ１ｍ、ｏｕｔ１ｐはアンプの出力を、ＮＢ、ＮＢＣはＮＭＯＳのバイアス電位を、ＰＢ、ＰＢＣはＰＭＯＳのバイアス電位を、ＶＣＭはコモンモードフィードバックのためのコモン電位入力を、ＮＤ１、ＮＤ２、ＰＤ１、ＰＤ２、ＰＧ１、ＰＧ２、ＮＧ１はアンプ内部のノードを示す。ＭＯＳトランジスタに併記された×ｄ（ｄは整数）は、それぞれのＭＯＳトランジスタのサイズの相対値の設計例を、回路の枝に併記された電流の値は、電流の設計例を示す。

図１２において、図１０の回路端子及び回路要素に相当する回路端子及び回路要素には、同一の記号を与えて示した。図１０のＡＭＰ５に必要な機能は、入力ｉｎｐ、ｉｎｎの電位差を増幅して、ｏｕｔ１ｍ、ｏｕｔ１ｐに出力すること、及びその出力電圧のコモン電位を（例えば）ＶＣＭに制御することである。主にこの動作について以下に説明する。

図１２の回路は、折り返しカスコード回路にコモンモードフィードバック回路を組み合わせた回路となっている。ＰＭ１、ＰＭ２、ＰＭ３、ＰＭ４、ＰＭ５、ＰＭ６、ＰＭ７、ＮＭ３、ＮＭ４、ＮＭ５、ＮＭ６が折り返しカスコード回路（ｆｏｌｄｅｄ ｃａｓｃｏｄｅ）を構成し、残りの部分がコモンモードフィードバック回路を構成している。折り返しカスコード回路は、入力ｉｎｐ、ｉｎｎの電位差を増幅して、ｏｕｔ１ｍ、ｏｕｔ１ｐに出力する回路部分として働く。

折り返しカスコード回路（ｆｏｌｄｅｄ ｃａｓｃｏｄｅ）自体は一般的な回路なので、詳細な説明は省略し、付加されているコモンモードフィードバック回路の動作について説明する。ＮＭ８、ＮＭ９のゲートに出力電位ｏｕｔ１ｍ、ｏｕｔ１ｐを入力し、ゲートにＶＣＭを入力するＮＭ１０と差動回路を構成する。サンプルホールドアンプ回路のサンプリング時には、ｏｕｔ１ｍ、ｏｕｔ１ｐの電位はほぼ等しい電位となるので、ｏｕｔ１ｍ、ｏｕｔ１ｐの電位は等しいものとして説明する。ｏｕｔ１ｍ、ｏｕｔ１ｐの電位とＶＣＭの電位が等しい場合には、ＰＭ１０、ＰＭ１１には等しい電流が流れる。図１２の例では１００ｕＡの電流がそれぞれ流れる。ＰＭ１１には、１００ｕＡの電流が流れるので、ＰＭ８、ＰＭ９には２００ｕＡの電流が流れる。ＰＭ１０に１００ｕＡの電流が流れるので、ＮＭ１、ＮＭ２には２００ｕＡの電流が流れる。

ＰＭ８、ＰＭ９から２００ｕＡの電流が供給され、ＮＭ１、ＮＭ２に２００ｕＡの電流が流れる。従って、ＰＭ８、ＰＭ９、ＮＭ１、ＮＭ２は、この場合には、ｏｕｔ１ｍ、ｏｕｔ１ｐの電位に影響を及ぼさない。通常の折り返しカスコード回路から、この電流を流すために、ＰＭ６、ＰＭ７、ＮＭ３、ＮＭ４のサイズが変更されて、電流の増加分大きくなっている。

ｏｕｔ１ｍ、ｏｕｔ１ｐの電位がＶＣＭの電位より低い場合には、ＮＭ１０により大きな電流が流れる。このため、ＮＭ１、ＮＭ２に流れる電流より、ＰＭ８、ＰＭ９の電流が大きくなる。従って、ｏｕｔ１ｍ、ｏｕｔ１ｐの電位が上昇する。逆に、ｏｕｔ１ｍ、ｏｕｔ１ｐの電位がＶＣＭの電位より高い場合には、ＮＭ１０に流れる電流が減少する。つまり、ＰＭ８、ＰＭ９の電流より、ＮＭ１、ＮＭ２に流れる電流が大きくなる。

このように、コモンモード電位のフィードバック作用により、アンプの出力電位ｏｕｔ１ｍ、ｏｕｔ１ｐのコモンモード電位がＶＣＭに一致するように回路が働く。以上一例として説明したように、図１２に示すような回路構成により、図１０のＡＭＰ５の回路を具体化することができる。また略同様な考え方で、図１０のＡＭＰ６を具体化した回路例を図１３に示す。

図１３の回路は、ＰＭＯＳトランジスタＰＭ２４乃至ＰＭ２８、ＮＭＯＳトランジスタＮＭ１２乃至ＮＭ２８を含む。ＶＤＤは正の電源（例えば５Ｖ）を、ＧＮＤは０Ｖを、ｏｕｔ１ｍ、ｏｕｔ１ｐはアンプの入力を、ｏｕｔ２ｍ、ｏｕｔ２ｐはアンプの出力を、ＮＢ、ＮＢＣはＮＭＯＳのバイアス電位を、ＰＢ、ＰＢＣはＰＭＯＳのバイアス電位を、ＶＣＭはコモンモードフィードバックのためのコモン電位入力を、ＮＤ３、ＮＤ４、ＰＤ３、ＰＤ４、ＰＧ３、ＰＧ４、ＰＧ５、ＮＧ２、ＮＧ３、ＮＧ４はアンプ内部のノードを示す。またＭＯＳトランジスタに併記された×ｄ（ｄは整数）は、それぞれのＭＯＳトランジスタのサイズの相対値の設計例を、回路の枝に併記された電流の値は、電流の設計例を示す。

図１３において、図１０の回路端子及び回路要素に相当する回路端子及び回路要素には、同一の記号を与えて示した。図１３のＰＭ１３、ＰＭ１４、ＰＭ１５、ＰＭ１６、ＮＭ１２、ＮＭ１３、ＮＭ１４、ＰＭ１９、ＰＭ２０、ＰＭ２１、ＮＭ１５、ＮＭ１６、ＮＭ１７、ＮＭ１８、ＰＭ２２、ＰＭ２３、ＰＭ２４、ＰＭ２５、ＮＭ１９、ＮＭ２１、ＮＭ２０、ＮＭ２２で構成される部分は、入力信号ｏｕｔ１ｍ、ｏｕｔ１ｐを増幅し、ｏｕｔ２ｍ、ｏｕｔ２ｐに出力する差動増幅回路として働く。出力への負荷電流の供給を増やすために、プッシュプル構成となっている点、出力をプッシュプル構成とするのに対応して、入力差動対が、ＮＭＯＳとＰＭＯＳそれぞれについて設けられている点に注意すれば、回路の動作が比較的容易に理解されると考えられるので、この部分の動作の詳細な説明は省略する。以下に、コモンモードフィードバック回路として動作する残りの回路部分の動作について説明する。

ＮＭ２３のゲートに出力電位のコモン電位ｖｏｃｍを入力し、ゲートにＶＣＭを入力するＮＭ２４と差動回路を構成する。ｖｏｃｍの電位とＶＣＭの電位が等しい場合には、ＰＭ２６、ＰＭ２７には等しい電流が流れる。図１３の例では１００ｕＡの電流がそれぞれ流れる。ＰＭ２７には、１００ｕＡの電流が流れるので、ＰＭ１７、ＰＭ１８には２００ｕＡの電流が流れる。ＰＭ２６に１００ｕＡの電流が流れるので、ＮＭ２６、ＮＭ２７には２００ｕＡの電流が流れる。

ＰＭ１７、ＰＭ１８乃至２００ｕＡの電流が供給され、ＮＭ２６、ＮＭ２７に２００ｕＡの電流が流れる。従って、ＰＭ１７、ＰＭ１８、ＮＭ２６、ＮＭ２７は、この場合には、出力ｏｕｔ２ｍ、ｏｕｔ２ｐの電位に影響を及ぼさない。ｖｏｃｍの電位がＶＣＭの電位より低い場合には、ＮＭ２４により大きな電流が流れる。このため、ＮＭ２６、ＮＭ２７に流れる電流より、ＰＭ１７、ＰＭ１８の電流が大きくなる。従って、ｏｕｔ２ｍ、ｏｕｔ２ｐの電位が上昇する。逆に、ｖｏｃｍの電位がＶＣＭの電位より高い場合には、ＮＭ２４に流れる電流が減少する。つまり、ＰＭ１７、ＰＭ１８の電流より、ＮＭ２６、ＮＭ２７に流れる電流が大きくなる。

このように、コモンモード電位のフィードバック作用により、アンプの出力電位ｏｕｔ２ｍ、ｏｕｔ２ｐのコモンモード電位がＶＣＭに一致するように回路が働く。以上一例として説明したように、図１３に示すような回路構成により、図１０のＡＭＰ６の回路を具体化することができる。

図１４は、図１２、図１３の回路にバイアス電位を供給する回路の一例を示す図である。図１４の回路は、ＰＭＯＳトランジスタＰＭ２９乃至ＰＭ３３、ＮＭＯＳトランジスタＮＭ２９乃至ＮＭ３２、及び抵抗Ｒ１乃至Ｒ３を含む。ＶＤＤは正の電源を、ＧＮＤは０Ｖを、ＮＢ、ＮＢＣはＮＭＯＳのバイアス電位を、ＰＢ、ＰＢＣはＰＭＯＳのバイアス電位を、ＰＤはパワーダウンのための制御信号入力を示す。ＭＯＳトランジスタに併記された×ｄ（ｄは整数）は、それぞれのＭＯＳトランジスタのサイズの相対値の設計例を、回路の枝に併記された電流の値は、電流の設計例を、抵抗に併記された抵抗値は抵抗値の設計例を示す。

図１４の回路は、図１２、図１３の回路のＰＢ、ＰＢＣ、ＮＢ、ＮＢＣに電位を供給するバイアス回路として働く。

抵抗Ｒ１に流れる電流をカレントミラー回路でＰＭ３２に流し、ＮＢを発生する。また抵抗Ｒ２によりＮＢをレベルシフトし（図１４の例の場合１０ｋ×５０ｕＡ＝５００ｍＶ）、カスコード用のバイアスＮＢＣを発生する。ＰＢ、ＰＢＣについても同様にバイアスを発生している。図１４に一例を示すようなバイアス回路により、図１２、図１３のアンプ回路にバイアス電位を供給することが可能である。

図１５は、図５、図１０、図１２、図１３の回路にバイアス電位ＶＣＭを供給するバイアス回路の一例を示している。ＶＣＭは、すでに説明したように、電源電圧Ｖｄｄの１／２程度の電位とするバイアス電位である。原理的には抵抗により電源電圧を分割することで、所望の電位を簡単に発生することができるが、図５の回路構成から分かるように、容量ＤＡＣのサンプリング中の全てのトッププレート、サンプルホールドアンプ回路のサンプリング中のＣ２７、Ｃ２８のボトムプレート等をＶＣＭの電位に充電しなければならず、これらのノードの時定数を十分小さく設計するには、電源電圧を２分割する抵抗の抵抗値を十分小さく設計しなければならず、消費電力が増加する問題がある。そこで、消費電力を小さく保ったまま、ＶＣＭの等価抵抗を小さくするために、図１５のようなバイアス回路を用いることが好ましい。

図１５の回路は、ＰＭＯＳトランジスタＰＭ３４乃至ＰＭ３７、ＮＭＯＳトランジスタＮＭ３３及びＮＭ３４、及び抵抗Ｒ４乃至Ｒ７を含む。ＶＤＤは正の電源を、ＧＮＤは０Ｖを、ＶＣＭは電源電圧Ｖｄｄの１／２程度のバイアス電位を、ＰＤはパワーダウンのための制御信号入力を、ＮＯＤＥ１０は内部のノードを示す。またＭＯＳトランジスタに併記された×ｄ（ｄは整数）は、それぞれのＭＯＳトランジスタのサイズの相対値の設計例を、抵抗に併記された抵抗値は抵抗値の設計例を示す。

ＮＯＤＥ１０の電位は抵抗Ｒ４、抵抗Ｒ５により、ほぼ電源電圧の１／２に定まる。ＰＭ３４、ＰＭ３５の実効の抵抗は十分小さいものとする。Ｒ６、ＮＭ３３、ＰＭ３６、Ｒ７に流れる電流は、Ｒ４、Ｒ５に流れる電流より小さいので、Ｒ６、ＮＭ３３、ＰＭ３６、Ｒ７がＮＯＤＥ１０に与える影響は小さく、ＮＯＤＥ１０の電位はほぼ電源電圧の１／２に定まると考えられる。ＮＯＤＥ１０の電位をそれぞれＰＭＯＳ、ＮＭＯＳのソースホロワで出力したものがＶＣＭなので、ＶＣＭの電位も、ほぼ電源電圧の１／２に定まる。プッシュプル型のソースホロワ出力を用いることで、定常電流は小さく、充電時の時定数は小さく設計できる。

図１６は、図５の逐次比較型ＡＤ変換回路を一般化した回路の構成を示す図である。図１６において、図５と同一の構成要素は同一の番号で参照する。

図１６の回路は、スイッチＳＷ１３、ＳＷ１４、ＳＷ２７乃至ＳＷ４２、容量Ｃ３０乃至Ｃ４５、及びサンプルホールドアンプ回路ＡＭＰ７を含む。ＶＩＮ＋はプラス側のアナログ入力を、ＶＩＮ−はマイナス側のアナログ入力を示す。ＶＯＰ、ＶＯＮはそれぞれサンプルホールドアンプ回路出力のプラス側、マイナス側（内部アナログ信号（＋）、内部アナログ信号（−））である。ＴＯＰ＋は容量アレイのプラス側トッププレートを、ＴＯＰ−は容量アレイのマイナス側トッププレートを示す。Ｖｒｅｆ＋はプラス側の基準電位（５Ｖ）であり、Ｖｒｅｆ−はマイナス側の基準電位（０Ｖ）である。ＶＣＭはサンプリング時のトッププレートのバイアス電位（２．５Ｖ）を、ＣＤＡＣ＋はプラス側容量ＤＡＣを、ＣＤＡＣ−はマイナス側容量ＤＡＣを示す。ＳＣＬ１は、サンプルホールドアンプ回路に参照電圧（Ｖｒｅｆ＋とＶｒｅｆ−の電位差）を入力したときのサンプルホールドアンプ出力が、ＡＤ変換器のデジタル出力の最大値となるようにＡＤ変換器デジタル出力をスケーリングする回路である。各容量Ｃｎ（ｎは整数）に併記されたｋＣ（ｋは整数）の値はそれぞれの容量値の相対的な大きさを示す。

図１６のアンプＡＭＰ７は、図５のサンプルホールドアンプ回路（ＡＭＰ２、Ｃ２５乃至Ｃ２８とスイッチ等）を一般的に示したものである。容量の相対比で電圧利得が決定できるスイッチトキャパシタ型のサンプルホールドアンプ回路が、精度の観点から望ましい。しかし直流的に抵抗比で電圧増幅率を決定する増幅回路をＡＭＰ７として使用しても、動作上問題はない。ここで、重要な点は電圧増幅率を１未満とする点である。電圧増幅率をｎ／ｍ（ｎ＜ｍ）とし、ＶＯＰ、ＶＯＮのコモン電位がＶＣＭに一致するように制御すれば、ＡＭＰ７の具体的な回路構成によらず、図１６の回路においても図５の回路と同様の効果を得ることができる。

即ち、アンプＡＭＰ７の電圧利得を１未満に設計することで、アナログ入力信号の差電圧が電源電圧に等しい場合でも、アンプＡＭＰ７の出力飽和を避けることができるので、電源電圧に等しいアナログ入力電位差つまりrail-to-rail範囲のアナログ入力信号を扱うことができるようになる。またサンプルホールドアンプ回路に参照電圧（Ｖｒｅｆ＋とＶｒｅｆ−の電位差）を入力したときのサンプルホールドアンプ出力が、ＡＤ変換器のデジタル出力の最大値となるように、ＡＤ変換器デジタル出力を調整（スケーリング）するための容量（Ｃ３６、Ｃ３７、Ｃ４４、Ｃ４５）（ＳＣＬ１）を設ける。これにより、電圧利得が１未満（ｎ／ｍ、ｎ＜ｍ）のアンプＡＭＰ７を使用しても、適正なデジタル出力値（容量ＤＡＣで直接アナログ信号をサンプリングする場合と同じデジタル出力値）を得ることができる。

またアンプＡＭＰ７を介してアナログ信号を容量ＤＡＣに伝達することで、容量ＤＡＣとは独立に、アンプＡＭＰ７の入力容量を設計できる。従ってこの入力容量を小さくすることにより、逐次比較型ＡＤ変換回路を高速化することが可能となる。

なお図１６において、アンプＡＭＰ７に併記されたＡ＝ｎ／ｍは、ＡＭＰ７の電圧利得を表わし、図５と同じ設計の場合はＡ＝２／３となる。このＡ＝２／３の条件で、プラス側（或いはマイナス側）容量ＤＡＣの合計容量が３２Ｃの場合、容量Ｃ３６、Ｃ４４が４８Ｃ、容量Ｃ３７、Ｃ４５が１６Ｃとなることは、図５、図６、図７、図８、図９の説明で述べた。以下において、スケーリングのための容量を決定する方法を一般化して説明する。

図１６の回路においても、図５の回路と同様に、ＶＯＰ、ＶＯＮのコモン電位がＶＣＭに一致するように制御するものとする。またアンプＡＭＰ７により、アナログ入力信号の差電圧（（ＶＩＮ＋）−（ＶＩＮ−））に比例した電位差をＶＯＰ、ＶＯＮに転送し、この電位差を容量ＤＡＣでさらにサンプリングする。図１６に図示されるスイッチの状態は、図５の場合と同様、ＶＯＰ、ＶＯＮを容量ＤＡＣ（プラス側容量ＤＡＣ、マイナス側容量ＤＡＣ）でサンプリングする状態を示している。

図６を再度用いて、電圧利得とＶＯＰ及びＶＯＮの電位との関係を説明する。アンプＡＭＰ７の電圧利得をｎ／ｍとする。説明を簡単にするために、電源電圧Ｖｄｄが５Ｖ、リファレンス電圧Ｖｒｅｆ＋が５Ｖ、Ｖｒｅｆ−が０Ｖ、ＶＣＭが２．５Ｖ、ＶＩＮ＋＝５Ｖ、ＶＩＮ−＝０Ｖの場合について説明する。

ＶＯＰの電位は、アンプＡＭＰ７の電圧利得をｎ／ｍとしたとき、１／２＋ｎ／２ｍ＝（ｍ＋ｎ）／２ｍ（×Ｖｄｄ）となる。図７のＶＯＰの電位を（ｍ＋ｎ）／２ｍで置き換えて考えると、フルスケール時（入力電位差が電源電圧に等しい場合）の容量ＤＡＣのトッププレート電位はＶｄｄ／２、ボトムプレート電位はＶｄｄ（ｍ＋ｎ）／２ｍとなる。

トッププレートに蓄えられる電荷は、
−ＣｓＶｄｄ（（ｍ＋ｎ）／２ｍ−１／２）＝−ＣｓＶｄｄ×ｎ／２ｍ （１５）
となる。この電荷が保存されるとして、図７のＸを求めれば、フルスケール入力時の変換終了時の容量接続比が求まる。

（−Ｘ＋Ｃｓ−Ｘ）Ｖｄｄ／２＝−ＣｓＶｄｄ×ｎ／２ｍ （１６）
を解くと、
Ｘ＝Ｃｓ（ｍ＋ｎ）／２ｍ （１７）
が得られる。

また、アナログ入力信号の差電圧（（ＶＩＮ＋）−（ＶＩＮ−））が０の場合、ＶＯＰはＶＣＭに等しく、Ｙ＝１／２（Ｃｓ／２）が明らかである（図８参照）。

図９のＢは、図７のＣｓ−Ｘに等しいので（図９のＤに相当する部分はデジタルコードが全ビット１の時には全てＶｄｄに接続される）、
Ｂ＝Ｃｓ−Ｘ＝Ｃｓ−Ｃｓ（ｍ＋ｎ）／２ｍ＝Ｃｓ（ｍ−ｎ）／２ｍ （１８）
が得られる。また図８のＹ＝１／２は、Ｂ＋Ｄに等しい。何故ならば、図９のＤに相当する部分はデジタルコードが全ビット０の時に、全て０Ｖに接続されるからである。従って、
Ｃｓ／２＝Ｃｓ（ｍ−ｎ）／２ｍ＋Ｄ （１９）
より、
Ｄ＝Ｃｓ×ｎ／２ｍ （２０）
が得られる。

ここで図１６に再び参照する。式（２０）より容量ＤＡＣのデジタルコードに依存してボトムプレートが繋ぎ換えられる部分の容量Ｄと全体の容量Ｃｓの関係が一般的に求まったので、例えば、Ｄの部分をＣＢと表わすと、全体の容量は以下のように表される。

Ｃｓ＝ＣＢ×２ｍ／ｎ （２１）
この式（２１）を式（１８）に代入すると、Ｂすなわち、図１６の容量Ｃ３７、Ｃ４５の容量値を一般的に求めることができる。

Ｂ＝Ｃｓ（ｍ−ｎ）／２ｍ
＝ＣＢ×２ｍ／ｎ×（ｍ−ｎ）／２ｍ
＝ＣＢ×（ｍ−ｎ）／ｎ （２２）
式（２２）の結果が、図１６中にも示されている。ＣＢ＝３２Ｃ、ｍ＝３、ｎ＝２の場合には、Ｂ＝１６Ｃとなり、図５で説明した容量Ｃ３７、Ｃ４５の値に一致する。

また、図８のＹ＝１／２は、図９のＡに等しい。何故ならば、図９のＤに相当する部分はデジタルコードが全ビット０の時に、全て０Ｖに接続されるからである。従って、
Ａ＝Ｃｓ／２＝ＣＢ×ｍ／ｎ （２３）
が得られる。これが図１６の容量Ｃ３６、Ｃ４４の容量値に相当する。図１６中にこの結果も示してある。ＣＢ＝３２Ｃ、ｍ＝３、ｎ＝２の場合には、Ａ＝４８Ｃとなって、図５で説明した容量Ｃ３６、Ｃ４４の値に一致する。

このような考え方で、アンプＡＭＰ７の電圧利得が一般にｎ／ｍの場合に、スケーリング回路ＳＣＬ１の容量Ｃ３６、Ｃ３７、Ｃ４４、Ｃ４５の大きさを、プラス側容量ＤＡＣ、マイナス側容量ＤＡＣの合計容量に基づいて決定することができる。図１６の回路のサンプリング動作及びデジタル値検索動作は、図５の回路の場合と同様であるので、説明を省略する。

図１７は、本発明による逐次比較型ＡＤ変換回路の他の実施例の構成を示す回路図である。図１７の回路は、図１７（ａ）に示されるスイッチＳＷ１３、ＳＷ１４、ＳＧ３、ＳＧ４、ＳＧ１、ＳＧ２、容量Ｃ３０乃至Ｃ４５、及び図１７（ｂ）に示される抵抗ＤＡＣ（ＲＤＡＣ１）を含む。ＶＯＰ、ＶＯＮはそれぞれサンプルホールドアンプ回路出力のプラス側、マイナス側（内部アナログ信号（＋）、内部アナログ信号（−））である。ＴＯＰ＋は容量アレイのプラス側トッププレートを、ＴＯＰ−は容量アレイのマイナス側トッププレートを示す。またＶｒｅｆ＋はプラス側の基準電位（５Ｖ）、Ｖｒｅｆ−はマイナス側の基準電位（０Ｖ）、ＶＣＭはサンプリング時のトッププレートのバイアス電位（２．５Ｖ）である。抵抗ＤＡＣ（ＲＤＡＣ１）は、抵抗ＲＤ０乃至ＲＤ７及びセレクタＳＥＬ１及びＳＥＬ２を含み、ＲＤＡＣＰ及びＲＤＡＣＮを生成する。ＮＲＤ１乃至ＮＲＤ７は抵抗ＤＡＣの内部のノードである。各容量Ｃｎ（ｎは整数）に併記されたｋＣ（ｋは整数）の値はそれぞれの容量値の相対的な大きさを示す。

図１７に図示されるスイッチの状態は、ＶＯＰ、ＶＯＮをサンプリングする状態を示している。図１７において、図５、図１６の回路と同一の働きをする回路部分は、同一の符号で参照する。図１７の回路が図５、図１６の回路と異なる点は、図５、図１６の回路では、容量ＤＡＣのみでＡＤ変換回路が構成されていたのに対して、図１７の回路では、上位ビットを容量ＤＡＣで決定し、下位ビットを抵抗ＤＡＣで決定するように回路が構成されている点である。図１７に示すように容量と抵抗からなる複合ＤＡＣにおいても、本発明の考え方を適用できる。

図５、図１６の回路では、アナログ入力に相当するデジタルコードを検索する場合に、容量Ｃ３０のボトムプレートをＶｒｅｆ−に固定するとともに容量Ｃ３８のボトムプレートをＶｒｅｆ＋に固定した状態で、容量Ｃ３１乃至Ｃ３５のボトムプレートをデジタルコードの対応ビットが１ならＶｒｅｆ＋に接続し、デジタルコードの対応ビットが０ならＶｒｅｆ−に接続する。またマイナス側の容量ＤＡＣにおいては、プラス側容量ＤＡＣと対称に、デジタルコードの対応ビットが１ならＶｒｅｆ−に、デジタルコードの対応ビットが０ならＶｒｅｆ＋に接続する。

従って、例えば１０ビットの分解能が必要な場合には、片側だけで１０２４個の単位容量が必要となり、占有面積が大きくなるという問題があった。この占有面積の問題はＤＡＣをダブルステージＤＡＣとすることで解決できる。

図１７のように、容量Ｃ３０のボトムプレートに抵抗ＤＡＣ出力ＲＤＡＣＰを接続することで、ＣＲダブルステージＤＡＣを構成することができる。また、マイナス側容量ＤＡＣの容量Ｃ３８のボトムプレートに抵抗ＤＡＣ出力ＤＲＡＣＮを接続することで、マイナス側容量ＤＡＣについても、ＣＲダブルステージＤＡＣを構成することができる。

ＲＤＡＣ１は下位３ビットを変換するための抵抗ＤＡＣの一例を示し、単位抵抗ＲＤ０乃至ＲＤ７により基準電圧（Ｖｒｅｆ＋とＶｒｅｆ−の電位差）を８等分する（低い電位から順番にＮＲＤ１乃至ＮＲＤ７まで符号を与えた）。セレクタＳＥＬ１はＶｒｅｆ−と、抵抗ＤＡＣの内部ノードＮＲＤ１乃至ＮＲＤ７のうちの１つの電位を入力デジタル値により選択し、ＲＤＡＣＰに出力する。例えば、入力デジタル値が０００のときにＶｒｅｆ−を出力し、デジタル値が順次大きくなるに従って、ＮＲＤ１からＮＲＤ７までの値を出力する。

セレクタＳＥＬ２は、Ｖｒｅｆ＋とＮＲＤ７乃至ＮＲＤ１までの電位のうちの１つの電位を入力デジタル値により選択し、ＲＤＡＣＮに出力する。例えばＲＤＡＣＰと対称に、入力デジタル値が０００のときにＶｒｅｆ＋を出力し、デジタル値が順次大きくなるに従って、ＮＲＤ７からＮＲＤ１までの値を出力する。

図１７に示される回路のように、ＤＡＣを容量と抵抗とで構成されるダブルステージＤＡＣとして構成しても、ＶＯＰ、ＶＯＮの最大値と必要な変換結果との関係は図５、図１６の回路の場合と変わらない。従って、図５、図１６で説明したスケーリング回路ＳＣＬ１の構成の原理を、そのまま適用することができる。例えば、図１７の回路においても、ＶＯＰ、ＶＯＮを出力する回路の電圧利得が２／３の場合には、容量Ｃ３６、Ｃ４４の値は４８Ｃ、容量Ｃ３７、Ｃ４５の値は１６Ｃとなる。

以上説明したように、ＣＲダブルステージＤＡＣを用いた場合でも、本発明の電圧利得及びスケーリング回路の原理をそのまま適用できる。従って、占有面積を小さく抑えられるというダブルステージＤＡＣの利点と、入力容量を小さく保つことができるという本発明の逐次比較ＡＤＣの利点とを両立させることができる。

図１８は、本発明による逐次比較型ＡＤ変換回路の他の実施例の構成を示す回路図である。図１８の回路は、図１８（ａ）に示されるスイッチＳＷ１３、ＳＷ１４、ＳＧ５、ＳＧ６、ＳＧ１、ＳＧ２、容量Ｃ３１乃至Ｃ３７、Ｃ３９乃至Ｃ４５、Ｃ５０乃至Ｃ５３、図１８（ｂ）に示される抵抗ＤＡＣ（ＲＤＡＣ２）を含む。ＶＯＰ、ＶＯＮはそれぞれサンプルホールドアンプ回路出力のプラス側、マイナス側（内部アナログ信号（＋）、内部アナログ信号（−））である。ＴＯＰ＋は容量アレイのプラス側トッププレート、ＴＯＰ−は容量アレイのマイナス側トッププレート、Ｖｒｅｆ＋はプラス側の基準電位（５Ｖ）、Ｖｒｅｆ−はマイナス側の基準電位（０Ｖ）、ＶＣＭはサンプリング時のトッププレートのバイアス電位（２．５Ｖ）である。抵抗ＤＡＣ（ＲＤＡＣ２）は、抵抗ＲＵ１乃至ＲＵ１４、ＲＨ１乃至ＲＨ８、及びセレクタＳＥＬ３、ＳＥＬ４、ＳＥＬ５、ＳＥＬ６を含む。ＲＤＡＣＵＰ、ＲＤＡＣＵＮ、ＲＤＡＣＬＰ、ＲＤＡＣＬＮは抵抗ＤＡＣの出力であり、ＶＯＦＦＰ、ＶＯＦＦＮは変換結果にオフセットを与えるためのバイアス電位である。またＮＲＵ１乃至ＮＲＵ４、ＮＲＵ８、ＮＲＵ１２乃至ＮＲＵ１５は抵抗ＤＡＣの内部のノードを示す。各容量Ｃｎ（ｎは整数）に併記されたｋＣ（ｋは整数）の値はそれぞれの容量値の相対的な大きさを示す。

図１８に図示されるスイッチの状態は、ＶＯＰ、ＶＯＮをサンプリングする状態を示している。図１８において、図５、図１６、図１７の回路部分と同一の働きをする回路部分は、同一の符号で参照する。図１７の回路では、容量Ｃ３０、Ｃ３８のボトムプレートに抵抗ＤＡＣ出力を供給する回路例を示したが、図１８の回路では、容量Ｃ３０、Ｃ３８のかわりに、容量Ｃ５０、Ｃ５１、Ｃ５２、Ｃ５３を設けて、容量Ｃ５０、Ｃ５１、Ｃ５２、Ｃ５３のボトムプレートに抵抗ＤＡＣ出力を供給している。容量Ｃ５０、Ｃ５１或いはＣ５２、Ｃ５３により、それぞれの抵抗ＤＡＣ出力を容量により加算する回路構成となっている。

まず、抵抗ＤＡＣの構成について説明する。図１８のＲＤＡＣ２は下位４ビットを変換するための抵抗ＤＡＣとして働く。ＲＵ１乃至ＲＵ１４、ＲＨ１乃至ＲＨ８は同じ抵抗値をもつ単位抵抗を表わしている。ＲＨ１乃至ＲＨ４は単位抵抗を２つ並列接続したものを直列接続しているので、結局４つの抵抗で１つの単位抵抗と等価となる。ＲＨ５乃至ＲＨ８についても同様に４つの抵抗で合成抵抗は、単位抵抗と等価となる。従って、ＲＵ１乃至ＲＵ１４とＲＨ１乃至ＲＨ８で、基準電圧（Ｖｒｅｆ＋とＶｒｅｆ−の電位差）は１６等分される。抵抗ＤＡＣの内部ノードには、電位の低い方から順にＮＲＵｅ（ｅは整数）という符号を与えた。ここで、ＮＲＵｅのｅは、１６等分した基準電位のｅ／１６の電位に対応している。

抵抗ＲＨ５乃至ＲＨ８でＮＲＵ１５とＶｒｅｆ＋との電位差をさらに２分割して得られるＶＯＦＦＮは、Ｖｒｅｆ＋から、（（Ｖｒｅｆ＋）−（Ｖｒｅｆ−））／３２だけ低い電位となる。同様に、抵抗ＲＨ１乃至ＲＨ４でＮＲＵ１とＶｒｅｆ−との電位差をさらに２分割して得られるＶＯＦＦＰは、Ｖｒｅｆ−から、（（Ｖｒｅｆ＋）−（Ｖｒｅｆ−））／３２だけ高い電位となる。

ＲＤＡＣ２は４ビットのデジタル信号を入力して、上位２ビットに相当する電位をＲＤＡＣＵＮとＲＤＡＣＵＰに出力し、また下位２ビットに相当する電位をＲＤＡＣＬＮとＲＤＡＣＬＰに出力する。即ち、４ビット入力４出力ＤＡＣ回路として動作する。

Ｖｒｅｆ−、ＮＲＵ１、ＮＲＵ２、ＮＲＵ３の電位から１つがセレクタＳＥＬ５により選択されて、ＲＤＡＣＬＰに出力される。ＲＤＡＣ２の入力下位２ビットが００のときには、Ｖｒｅｆ−が出力され、０１、１０、１１に対応してそれぞれ、より高い電位ＮＲＵ１、ＮＲＵ２、ＮＲＵ３が選択される。

ＲＤＡＣＬＮはＲＤＡＣＬＰと対称な電位を出力する。Ｖｒｅｆ＋、ＮＲＵ１５、ＮＲＵ１４、ＮＲＵ１３の電位から１つがセレクタＳＥＬ４により選択されて、ＲＤＡＣＬＮに出力される。ＲＤＡＣ２の入力下位２ビットが００のときには、Ｖｒｅｆ＋が出力され、０１、１０、１１に対応してそれぞれ、より低い電位ＮＲＵ１５、ＮＲＵ１４、ＮＲＵ１３が選択される。

ＲＤＡＣＵＰの電位について説明する。Ｖｒｅｆ−、ＮＲＵ４、ＮＲＵ８、ＮＲＵ１２の電位から１つがセレクタＳＥＬ６により選択されて、ＲＤＡＣＵＰに出力される。ＲＤＡＣ２の入力上位２ビットが００のときには、Ｖｒｅｆ−が出力され、０１、１０、１１に対応してそれぞれ、より高い電位ＮＲＵ４、ＮＲＵ８、ＮＲＵ１２が選択される。

ＲＤＡＣＵＮの電位について説明する。ＲＤＡＣＵＮはＲＤＡＣＵＰと対称な電位を出力する。Ｖｒｅｆ＋、ＮＲＵ１２、ＮＲＵ８、ＮＲＵ４の電位から１つがセレクタＳＥＬ３により選択されて、ＲＤＡＣＵＮに出力される。ＲＤＡＣ２の入力上位２ビットが００のときには、Ｖｒｅｆ＋が出力され、０１、１０、１１に対応してそれぞれ、より低い電位ＮＲＵ１２、ＮＲＵ８、ＮＲＵ４が選択される。

上記のようにして得られるＲＤＡＣＵＰ、ＲＤＡＣＬＰ、ＲＤＡＣＵＮ、ＲＤＡＣＬＮを、図１８のように容量ＤＡＣの最小の容量Ｃ５１、Ｃ５３、Ｃ５０、Ｃ５２のボトムプレートに供給する。これにより、抵抗ＤＡＣ出力を容量加算するＣＲダブルステージＤＡＣを構成することができる。

容量Ｃ５１、Ｃ５３は図１７の容量Ｃ３０、Ｃ３８に相当し、サンプリング容量としても働く。これと並列に容量Ｃ５０、Ｃ５２を設ける。この容量Ｃ５０、Ｃ５２はＶＯＰ、ＶＯＮをサンプリングする容量ではないので、容量ＤＡＣの動作自体は容量Ｃ５１、Ｃ３１乃至Ｃ３５、Ｃ５３、Ｃ３９乃至Ｃ４３を考えると、図１７の回路と等価となる。このため、電圧スケーリングのための容量Ｃ３６、Ｃ３７、Ｃ４４、Ｃ４５は図１７の回路と同じ考え方で設計できる。

図１８の回路は、これらの回路部分に容量Ｃ５０、Ｃ５２が付加されて、トッププレート電位ＴＯＰ＋とＴＯＰ−とに、容量Ｃ５０、Ｃ５２でＲＤＡＣＬＰの電位とＲＤＡＣＬＮの電位とを加算していると考えることができる。図７或いは図８において、トッププレートと所定の電位との間に寄生容量があったとしても、結果に影響を与えない。つまり、容量ＤＡＣの動作及びＡＤ変換結果は、図１８において、容量Ｃ５０、Ｃ５２がある場合とない場合で、大略一致する。従って、容量Ｃ５０、Ｃ５２を別途設け、そのボトムプレートに抵抗ＤＡＣ出力を加え、トッププレート電位ＴＯＰ＋とＴＯＰ−とにＲＤＡＣＬＰの電位とＲＤＡＣＬＮの電位とを（全体の容量と１Ｃで決まる重みにより）加算しても、特に問題はない。

以下に、ＶＯＦＦＰとＶＯＦＦＮの意義について説明する。ＡＤ変換回路においては、アナログ入力電位とデジタル変換結果の入出力特性において、デジタルコード（変換結果）の遷移点を、図５、図１６などの回路で実現される特性から１／２×ＬＳＢずらすことが望まれる場合がある。図１８の容量Ｃ５０、Ｃ５２とサンプリング時にこれらのボトムプレートに供給されるＶＯＦＦＰとＶＯＦＦＮは、そのためのものである。既に述べたように、ＶＯＦＦＮの電位は、Ｖｒｅｆ＋から、（（Ｖｒｅｆ＋）−（Ｖｒｅｆ−））／３２だけ低い電位となる。またＶＯＦＦＰは、Ｖｒｅｆ−から、（（Ｖｒｅｆ＋）−（Ｖｒｅｆ−））／３２だけ高い電位となる。ＲＤＡＣ２で１６分割されたそれぞれの電圧ＮＲＵｅ（ｅは整数）が、図１８のＡＤ変換回路のＬＳＢに相当するので、ＶＯＦＦＰ、ＶＯＦＦＮは正負の基準電圧から１／２×ＬＳＢ相当の電圧を、サンプリング時に容量Ｃ５０、Ｃ５２のボトムプレートに供給している。これにより、サンプリング結果を、変換開始とともに１／２×ＬＳＢ相当の電位ずらすことができる。

図１８では容量ＤＡＣの分解能が５ビット、抵抗ＤＡＣの分解能が４ビット（２ビット＋２ビット）の場合を例として示したが、図１８の構成に限らず、図５、図１６、図１７の回路も含めて、任意の分解能の構成に対して一般に本発明を適用できる。

以上説明した図５、図１６、図１７、図１８においては、主に容量ＤＡＣまでの回路の構成例について示した。図１９は、容量ＤＡＣ出力であるＴＯＰ＋とＴＯＰ−との電位差を検出するコンパレータの回路構成の一例を示す図である。

図１９の回路は、スイッチＳＷ４７乃至ＳＷ５６、容量ＣＣ１乃至ＣＣ５、及び増幅回路ＡＭＰ８乃至ＡＭＰ１１を含む。ＴＯＰ＋は容量アレイのプラス側トッププレートを、ＴＯＰ−は容量アレイのマイナス側トッププレートを示す。ＶＣＭはサンプリング時のトッププレートのバイアス電位（２．５Ｖ）である。ｅａｒｌｙ、ｌａｔｅ、ｃｏｎｖは図２０に示すタイミング信号である。ＮＣ１乃至ＮＣ１２は内部のノードを、ＣＯＵＴ３はコンパレータの比較結果を示す。図１９に図示されるスイッチの状態は、ＶＯＰ、ＶＯＮの電位を容量ＤＡＣにサンプリングする際のスイッチの位置を示している。

まず、図１９のＶＯＰ、ＶＯＮを容量ＤＡＣにサンプリングする状態について説明する。容量ＤＡＣのトッププレートＴＯＰ＋とＴＯＰ−は、スイッチＳＷ４８によって同電位になるように制御される。容量ＤＡＣのサンプリングの最終時点では、ＴＯＰ＋とＴＯＰ−の電位はＶＣＭになるので、この状態でコンパレータのオフセット電圧をなんらかの手段で記憶し、オートゼロを実行することが望ましい。

このとき、ＴＯＰ＋とＴＯＰ−とを直接コンパレータに入力する構成としてもよい。しかし直接入力する構成では、ＴＯＰ＋とＴＯＰ−とを充電するための時定数とコンパレータのオートゼロのための時間の和だけ、ＶＯＰ、ＶＯＮを容量ＤＡＣにサンプリングするための時間が必要になる。

この時間を短縮するために、図１９の回路例では、ＶＯＰ、ＶＯＮのサンプリング中は、コンパレータには別途ＶＣＭを入力しておき、変換が始まる時点でＴＯＰ＋と、ＴＯＰ−をコンパレータ入力に接続するよう回路を構成している。こうすることで、ＴＯＰ＋と、ＴＯＰ−の電位が十分安定するまで、ＶＯＰ、ＶＯＮの電位を容量ＤＡＣにサンプリングすれば、それと平行して、コンパレータのオートゼロのためのオフセット電圧の記憶も終了できるようになる。

図１９のスイッチＳＷ４７、ＳＷ４９、ＳＷ５０、ＳＷ５１は、この目的のために設けられた回路部分である。スイッチＳＷ４７、ＳＷ４９により、コンパレータ入力をＴＯＰ＋とＴＯＰ−から切り離して、別途ＶＣＭを与えられるようになっている。

ＡＭＰ８にオフセットがあると、ＮＣ１、ＮＣ２に同じＶＣＭの電位を与えても、その出力ＮＣ３、ＮＣ４は同電位とはならない。これをＣＣ１、ＣＣ２に記憶しておくことで、オフセット電圧を相殺することができる。ＶＯＰ、ＶＯＮを容量ＤＡＣにサンプリングする期間には、ＳＷ５２、ＳＷ５３、ＳＷ５４、ＳＷ５６を閉じておく。ＳＷ５２、ＳＷ５３を閉じておくことで、ＮＣ５とＮＣ６の電位差は、ＡＭＰ９のオフセット電圧程度の値となる。ＡＭＰ１０、ＡＭＰ１１についても、同様に、それぞれの結合容量にオフセット電圧が記憶される。

ＶＯＰ、ＶＯＮを容量ＤＡＣにサンプリングした後、ｅａｒｌｙが併記されたスイッチＳＷ４８、ＳＷ５２、ＳＷ５３が開放される。次に、ｌａｔｅが併記されたスイッチＳＷ５０、ＳＷ５１、ＳＷ５４、ＳＷ５５、ＳＷ５６が開放され、ｃｏｎｖが併記されたスイッチＳＷ４７、ＳＷ４９が閉じられる。

図１９に例として示すような回路により、容量ＤＡＣの出力ＴＯＰ＋とＴＯＰ−の電位差を検出し、その大小関係を判定することができる。即ち、本発明の逐次比較型ＡＤ変換回路のコンパレータとして使用することができる。

図２１は、本発明による逐次比較型ＡＤ変換回路の構成の一例を示すブロック図である。図２２は、図２１の回路の動作タイミング例を示すタイミング図である。

図２１の逐次比較型ＡＤ変換回路は、電圧利得Ａ＝ｎ／ｍであるサンプルホールドアンプ回路ＳＨＡ１、容量ＤＡ変換器（ＣＤＡＣ）ＣＤＡＣ１、コンパレータＣＯＭＰ、抵抗ＤＡ変換器（ＲＤＡＣ）ＲＤＡＣ３、及び逐次比較を制御する制御回路ＣＮＴを含む。この構成例では、抵抗ＤＡ変換器が含まれるが、抵抗ＤＡ変換器がない構成であってもよい。

ＶＩＮ＋はプラス側のアナログ入力、ＶＩＮ−はマイナス側のアナログ入力である。ＶＯＰ、ＶＯＮはそれぞれサンプルホールドアンプ回路出力のプラス側、マイナス側（内部アナログ信号（＋）、内部アナログ信号（−））である。ＴＯＰ＋は容量アレイのプラス側トッププレート、ＴＯＰ−は容量アレイのマイナス側トッププレートである。

ＣＯＵＴはコンパレータ回路出力、ＲＤＯは抵抗ＤＡＣ出力である。制御回路ＣＮＴは、コンパレータ回路出力ＣＯＵＴに応じて動作し、制御信号ＣＮＴＲにより抵抗ＤＡＣを制御するとともに、制御信号ＣＮＴＣにより容量ＤＡＣを制御する。具体的には、制御信号ＣＮＴＣにより容量ＤＡ変換器ＣＤＡＣ１の容量アレイの各容量に接続されたスイッチの開閉を制御する。

ＣＬＫはＡＤ変換回路のタイミング全般を規定するクロック入力であり、ＳＰＣ１はサンプルホールドアンプ回路のサンプリング期間を規定する信号である。またＳＰＣ２はＶＯＰ、ＶＯＮを容量ＤＡＣにサンプリングする期間（ＶＯＰ、ＶＯＮを容量ＤＡＣに転送する期間）を規定する信号であり、Ｄ［１１：０］は例えば１２ビットのＡＤ変換結果を示す。

図２１の回路の動作を、図２２を用いながら説明する。図２２に示すようにＣＬＫが入力されているものとする。制御信号ＳＰＣ１がＨである期間、サンプルホールドアンプ回路ＳＨＡ１にＶＩＮ＋、ＶＩＮ−がサンプリングされる。次に、ＳＰＣ１がＬに変化すると、サンプルホールドアンプ回路の出力ＶＯＰ、ＶＯＮにサンプリングした電位差が出力され、これが容量ＤＡＣ（ＣＤＡＣ１）にサンプリングされる。これにより、サンプルホールドアンプ回路の出力ＶＯＰ、ＶＯＮがＣＤＡＣ１に転送される。この転送動作の期間を、図２２に転送期間として示す。

制御信号ＳＰＣ２をＨからＬに変化させて１クロックサイクル後に、転送期間（ＶＯＰ、ＶＯＮをＣＤＡＣ１にサンプリングする期間）が終了する。それに引き続き、容量ＤＡＣ（ＣＤＡＣ１）及び抵抗ＤＡＣ（ＲＤＡＣ３）の入力信号を制御することにより、ＭＳＢから順番にＬＳＢまで決定していく。この動作の期間を、図２２にｃｏｍｐａｒｅ期間として示す。ＬＳＢの決定が終了した後、変換結果Ｄ［１１：０］が有効となる。

図２２に示す動作例では、コンパレータでの各ビットの比較の時間を十分確保するために、ＭＳＢ（Ｄ１１）の比較だけ２クロックサイクル使用するタイミングとなっている。転送期間（ＶＯＰ、ＶＯＮをＣＤＡＣ１にサンプリングする期間）から、コンパレータでの比較の開始に遷移する時点で、記憶した電荷を失わないようなタイミングの余裕が必要になる場合が多い。そのような場合に、ＭＳＢからＬＳＢまで、均等に比較時間を割り当てると、実効的にＭＳＢでの比較のための時間が減少する場合がある。これを避ける目的で、転送期間（ＶＯＰ、ＶＯＮをＣＤＡＣ１にサンプリングする期間）から、コンパレータでの比較の開始に遷移した最初の比較期間だけ、長い比較時間を割り当てる構成としてよい。

図２１の発明の回路を、図２２のタイミングで動作させるように設計し、各部の波形を回路シミュレーションにより求めた例を図２３、図２４、図２５に示す。

図２３は、電源電圧４．５Ｖ、Ｖｒｅｆ＋＝４．５Ｖ、Ｖｒｅｆ−＝０Ｖ、ＶＩＮ＋＝３Ｖ、ＶＩＮ−＝０Ｖの場合の各部の波形を示す波形図である。図２４は、電源電圧４．５Ｖ、Ｖｒｅｆ＋＝４．５Ｖ、Ｖｒｅｆ−＝０Ｖ、ＶＩＮ＋＝４．５／４０９６Ｖ、ＶＩＮ−＝０Ｖの場合の各部の波形を示す波形図である。この場合ＶＩＮ＋には、４．５Ｖを４０９６分割した１／４０９６を入力している。また図２４は、電源電圧４．５Ｖ、Ｖｒｅｆ＋＝４．５Ｖ、Ｖｒｅｆ−＝０Ｖ、ＶＩＮ＋＝４．５×４０９４／４０９６Ｖ、ＶＩＮ−＝０Ｖの場合の各部の波形を示す波形図である。この場合ＶＩＮ＋には、４．５Ｖを４０９６分割した４０９４／４０９６を入力している。

１２ビットのＡＤ変換の例なので、期待される変換結果は、図２３の場合が１０１０１０１０１０１０、図２４の場合が０００００００００００１、図２５の場合が、１１１１１１１１１１１０となる。

図２３（ａ）の波形は、図５のサンプルホールドアンプ回路のＮＯＤＥ１、ＮＯＤＥ２に相当する部分の波形を示している。サンプルホールドアンプ回路のサンプリング期間（図２３中でサンプリング期間として示した期間）に、ＮＯＤＥ１が３Ｖ、ＮＯＤＥ２が０Ｖとなる。サンプルホールドアンプ回路から容量ＤＡＣへの転送期間（図２３では「サンプルホールドアンプ回路からＣＤＡＣへの転送」として示した）に、ＮＯＤＥ１とＮＯＤＥ２の電位は（図５のＳＷ１７により）等電位となり、図２３の波形でも、ＮＯＤＥ１とＮＯＤＥ２の電位が等しくなっていることがわかる。

同時に、ＶＯＰ、ＶＯＮにサンプリング電位差に相当する電位差が出力される。これは図２３（ｂ）の波形図に示される。サンプルホールドアンプ回路の電圧利得がこの例では２／３なので、３Ｖをサンプリングした場合、サンプルホールドアンプ回路出力ＶＯＰ、ＶＯＮの電位差は２Ｖとなる。

転送期間の後、コンパレータによる比較を開始する。この比較動作によって、図２３（ｄ）に示されるように、コンパレータ結果が１０１０１０１０１０１０と変化していることがわかる。これは上記の変換結果の期待値に一致している。

図２３（ｃ）に示す容量ＤＡＣ出力の波形は、ＴＯＰ＋、ＴＯＰ−の波形を示している。コンパレータ出力が１０１０１０１０１０１０と変化するのに対応して、その電位差の符号が交互に変化し、比較の終了時点では、ＴＯＰ＋、ＴＯＰ−の電位が略一致する。

別の動作条件に対して、図２４（ａ）にＶＯＰ及びＶＯＮ、図２４（ｂ）にＴＯＰ＋及びＴＯＰ−、図２４（ｃ）にコンパレータ出力を示す。コンパレータ出力は期待値０００００００００００１に一致していることがわかる。また、入力電位差が４．５／４０９６Ｖと非常に小さいので、ＶＯＰ、ＶＯＮは略等しい電位となっている。ＴＯＰ＋、ＴＯＰ−は電位差が大きい状態からしだいに電位差が小さい状態に変化していき、最終的には、ＴＯＰ＋の電位とＴＯＰ−の電位とが略一致する。

別の動作条件に対して、図２５（ａ）にＶＯＰ及びＶＯＮ、図２５（ｂ）にＴＯＰ＋及びＴＯＰ−、図２５（ｃ）にコンパレータ出力を示す。図２４と対照的に、入力電位差は４．５Ｖ程度と略最大の振幅であるので、ＶＯＰ、ＶＯＮの信号振幅は図２５（ａ）に示されるように大きい。サンプルホールドアンプ回路の電圧利得がこの例では２／３であるので、サンプルホールドアンプ回路出力ＶＯＰ、ＶＯＮの電位差は約３Ｖとなる。この様子が図２５（ａ）に示されている。

コンパレータ出力は、期待値１１１１１１１１１１１０に一致している。またＴＯＰ＋及びＴＯＰ−は電位差が大きい状態からしだいに電位差が小さい状態に変化していき、最終的には、ＴＯＰ＋の電位とＴＯＰ−の電位とが略一致する。符号は図２４の場合と逆となる。

図２６は、本発明による逐次比較型ＡＤ変換回路の他の実施例の構成を示す回路図である。図２６の回路は、図２６（ａ）に示されるサンプルホールドアンプ回路（或いは増幅回路）ＡＭＰ７、スイッチＳＷ１３、ＳＷ１４、ＳＧ３、ＳＧ４、容量Ｃ３０乃至Ｃ３５、容量Ｃ３８乃至Ｃ４３、及び図２６（ｂ）に示される抵抗ＤＡ変換器ＲＤＡＣ４を含む。ＶＩＮ＋はプラス側のアナログ入力であり、ＶＩＮ−はマイナス側のアナログ入力である。ＶＯＰ、ＶＯＮはそれぞれサンプルホールドアンプ（サンプルホールドアンプ回路）回路出力のプラス側、マイナス側（内部アナログ信号（＋）、内部アナログ信号（−））である。ＴＯＰ＋は容量アレイのプラス側トッププレート、ＴＯＰ−は容量アレイのマイナス側トッププレート、Ｖｒｅｆ＋はプラス側の基準電位（５Ｖ）、Ｖｒｅｆ−はマイナス側の基準電位（０Ｖ）、ＶＣＭはサンプリング時のトッププレートのバイアス電位（２．５Ｖ）である。ＲＤＡＣ４は抵抗ＲＲ０乃至ＲＲ５を含む。ＶＲＥＦＤ＋、ＶＲＥＦＤ−、ＶＲＥＦＨは抵抗ＤＡＣ（ＲＤＡＣ４）で発生するリファレンス電位である。

図２６に図示されるスイッチの状態は、ＶＯＰ、ＶＯＮをサンプリングする状態を示している。図２６において、図５、図１６、図１７、図１８の回路と同一の働きをする回路部分は、同一の符号で参照する。図２６の回路が図１６の回路と異なる点は、図１６の回路で用いられるスケーリング回路ＳＣＬ１の代わりに、図２６の回路では抵抗ＤＡＣ（ＲＤＡＣ４）が設けられている。この抵抗ＤＡＣ（ＲＤＡＣ４）によりリファレンス電位ＶＲＥＦＤ＋、ＶＲＥＦＤ−、ＶＲＥＦＨを発生し、これらのリファレンス電位を利用することにより、適切なＡＤ変換結果が得られる構成となっている。

図１６の回路では、アナログ入力に相当するデジタルコードを検索する場合に、容量Ｃ３１乃至Ｃ３５及びＣ３９乃至Ｃ４３のボトムプレートをＶｒｅｆ＋或いはＶｒｅｆ−に接続する。一方、図６、図７、図８に示されるように、例えばサンプルホールドアンプ回路の電圧利得が２／３の場合、ＶＯＰの電位は、全ビット０に対応するアナログ入力に対してＶＣＭ（Ｖｄｄ／２）、全ビット１に対応するアナログ入力に対して５Ｖｄｄ／６となる。従って、これらの電位を直接抵抗ＤＡＣで発生し、容量ＤＡＣのボトムプレート電位を操作することにより、所望のデジタル変換結果を得ることができる。

抵抗ＲＲ０乃至ＲＲ５は、Ｖｒｅｆ＋とＶｒｅｆ−の電位差を６等分する。即ち、ＶＲＥＦＤ＋は５／６相当の電位、ＶＲＥＦＤ−は１／６相当の電位、ＶＲＥＦＨは１／２相当の電位となる。

図６の電位の関係と、ＶＲＥＦＤ＋、ＶＲＥＦＤ−、ＶＲＥＦＨの関係から、図２６の回路においても、図１６と同様のデジタル変換結果が得られることが容易に理解できる。図２６の構成はアンプの電圧利得が２／３の場合の一例であるが、同様の原理に基づいて、任意の電圧利得に対して一般に、図１６の回路の構成を拡張できる。

図２７の回路は、本発明による逐次比較型ＡＤ変換回路の他の実施例の構成を示す回路図である。図２７の回路は、スイッチＳＷ１３、ＳＷ１４、ＳＷ２７乃至ＳＷ４２、容量Ｃ３０乃至Ｃ３５、Ｃ３８乃至Ｃ４３、Ｃ５４乃至Ｃ５７、及び増幅回路ＡＭＰ１２を含む。ＶＩＮ＋はプラス側のアナログ入力であり、ＶＩＮ−はマイナス側のアナログ入力である。ＶＯＰ、ＶＯＮはそれぞれＡＭＰ１２出力のプラス側、マイナス側（内部アナログ信号（＋）、内部アナログ信号（−））である。ＴＯＰ＋は容量アレイのプラス側トッププレート、ＴＯＰ−は容量アレイのマイナス側トッププレート、Ｖｒｅｆ＋はプラス側の基準電位（５Ｖ）、Ｖｒｅｆ−はマイナス側の基準電位（０Ｖ）、ＶＣＭはサンプリング時のトッププレートのバイアス電位（２．５Ｖ）である。ＣＤＡＣ＋はプラス側容量ＤＡＣ、ＣＤＡＣ−はマイナス側容量ＤＡＣを示す。またＣ５４乃至Ｃ５７はスケーリング回路ＳＣＬ２を構成する。スケーリング回路ＳＣＬ２は、サンプルホールドアンプ回路に参照電圧（Ｖｒｅｆ＋とＶｒｅｆ−の電位差）を入力したときのサンプルホールドアンプ出力が、ＡＤ変換器のデジタル出力の最大値となるように、ＡＤ変換器デジタル出力を調整する。各容量Ｃｎ（ｎは整数）に併記されたｋＣ（ｋは整数）の値はそれぞれの容量値の相対的な大きさを示す。

図２７において、図１６の回路と同一の働きをする回路部分は、同一の符号で参照する。図２７は、図１６の回路のアンプＡＭＰ７の電圧利得を４／５に変更した回路例を示している。

図２７のアンプＡＭＰ１２に併記されたＡ＝ｎ／ｍは、アンプＡＭＰ１２の電圧利得を表わし、この例ではＡ＝４／５である。Ａ＝４／５の条件において、プラス側（或いはマイナス側）容量ＤＡＣの合計容量が３２Ｃの場合、容量Ｃ５４、Ｃ５６の容量値は４０Ｃとなる。また容量Ｃ５５、Ｃ５７の容量値は８Ｃとなる。この例に具体的に示すように、電圧利得２／３に限らず他の電圧利得の場合にも、本発明の回路を構成することができる。

以上説明したように、本発明では、電圧利得が１未満のサンプルホールドアンプ回路と、サンプルホールドアンプ出力をサンプリングする容量ＤＡＣを設けることで、参照電圧（Ｖｒｅｆ＋とＶｒｅｆ−の電位差）及びアナログ入力電位差が電源電圧に等しい場合であっても、アンプ回路が正常に動作し、rail-to-rail範囲（電源電圧範囲）のアナログ入力信号をＡＤ変換することができる。またサンプルホールドアンプ回路に参照電圧（Ｖｒｅｆ＋とＶｒｅｆ−の電位差）を入力したときのサンプルホールドアンプ出力が、ＡＤ変換器のデジタル出力の最大値となるように、ＡＤ変換器デジタル出力を調整（スケーリング）するための容量を設ける。これにより、電圧利得が１未満のサンプルホールドアンプ回路を使用しても、適切なデジタル出力値（容量ＤＡＣで直接アナログ信号をサンプリングする構成と同じデジタル出力値）を得ることができる。

またサンプルホールドアンプ回路によりアナログ信号をサンプリングする構成とすることにより、容量ＤＡＣとは独立に、サンプルホールドアンプ回路の入力容量を設計できる。従ってこの入力容量を小さくすることにより、逐次比較型ＡＤ変換回路を高速化することが可能となる。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

従来の電荷再分配型の差動容量ＤＡＣの図である。 従来の電荷再分配型の差動容量ＤＡＣの他の回路例を示す図である。 従来のサンプルホールドアンプ回路の図である。 従来の逐次比較型ＡＤ変換回路を示す図である。 本発明の一実施例である逐次比較型ＡＤ変換回路の例を示す図である。 図５の回路の電位の関係を示す図である。 容量ＤＡＣの動作の説明のための図である。 容量ＤＡＣの動作の説明のための図である。 容量ＤＡＣの動作の説明のための図である。 本発明に適した電荷転送型サンプルホールドアンプ回路の図である。 図１０のタイミング信号を示すタイミング図である。 図１０の回路に適したオペアンプ回路（１段目）の図である。 図１０の回路に適したオペアンプ回路（２段目）の図である。 バイアス回路の例を示す回路図である。 電源電圧の半分程度の電圧を発生する回路例を示す図である。 本発明の一実施例である逐次比較型ＡＤ変換回路の例を示す図である。 本発明の他の実施例である逐次比較型ＡＤ変換回路の例を示す図である。 本発明の他の実施例である逐次比較型ＡＤ変換回路の例を示す図である。 本発明に適したコンパレータ回路を示す図である。 図１９のタイミング信号を示すタイミング図である。 本発明の逐次比較型ＡＤ変換回路のブロック図である。 本発明の逐次比較型ＡＤ変換回路の動作タイミングの一例を示す図である。 図２１の回路の動作波形の一例を示す図である。 図２１の回路の動作波形の一例を示す図である。 図２１の回路の動作波形の一例を示す図である。 本発明の他の実施例である逐次比較型ＡＤ変換回路の例を示す図である。 本発明の他の実施例である逐次比較型ＡＤ変換回路の例を示す図である。

符号の説明

ＳＷ１３、ＳＷ１４、ＳＷ１５〜ＳＷ２３、ＳＷ２７〜ＳＷ４２ スイッチ
Ｃ２５〜Ｃ２８、Ｃ３０〜Ｃ４５ 容量
ＡＭＰ２ アンプ回路
ＳＨＡ１ サンプルホールドアンプ回路
ＣＤＡＣ１ 容量ＤＡ変換器
ＣＯＭＰ コンパレータ
ＲＤＡＣ３ 抵抗ＤＡ変換器
ＣＮＴ 制御回路

Claims (7)

1. 入力アナログ電圧をサンプルホールドし１未満の電圧利得で該入力アナログ電圧に比例した内部アナログ電圧を出力端に生成するサンプルホールドアンプ回路と、
   該サンプルホールドアンプ回路の該出力端に結合され該内部アナログ電圧に応じた電荷を蓄える複数の容量を含み、該複数の容量の接続を制御信号に応じて切り換えることにより該内部アナログ電圧及び該制御信号に応じた比較アナログ電圧を出力端に生成する容量ＤＡ変換器と、
   該容量ＤＡ変換器の該出力端に結合され該比較アナログ電圧に応じた比較結果信号を出力端に生成する比較器と、
   該比較器の該出力端に結合され該比較結果信号に応じて該制御信号を該容量ＤＡ変換器に供給する制御回路
   を含み、該容量ＤＡ変換器の該複数の容量は、
   該制御信号に応じて２つの基準電位の何れかに選択的に接続される第１の容量と、
   該制御信号に無関係に該２つの基準電位の何れか所定の一方に接続される第２の容量
   を含み、該第２の容量により該比較アナログ電圧を調整することにより、該サンプルホールドアンプ回路の該１未満の電圧利得を補償するように該容量ＤＡ変換器が構成される
   ことを特徴とする逐次比較型ＡＤ変換器。
2. 該第２の容量により該比較アナログ電圧を調整することにより、該入力アナログ電圧が該２つの基準電位の差に等しいときに該第１の容量の全てが該２つの基準電位の一方である同一の基準電位に接続されるように該容量ＤＡ変換器が構成されることを特徴とする請求項１記載の逐次比較型ＡＤ変換器。
3. 該サンプルホールドアンプ回路は、
   アンプ回路と、
   該アンプの入力端子側に結合される第１の容量と、
   該アンプの出力端子側に結合される第２の容量
   を含むスイッチトキャパシタ型サンプルホールドアンプであり、該第１の容量の容量値よりも該第２の容量の容量値が大きいことを特徴とする請求項１記載の逐次比較型ＡＤ変換器。
4. 該アンプ回路は、
   該入力端子側に接続される入力端と該入力端子側にフィードバックされる出力端とを有する第１のアンプ回路と、
   該第１のアンプ回路の該出力端に入力端が接続され該内部アナログ電圧を出力端に生成する第２のアンプ回路
   を含むことを特徴とする請求項３記載の逐次比較型ＡＤ変換器。
5. 該複数の容量のうちで最小の容量値を有する容量に出力端が結合される抵抗ＤＡ変換器を更に含むことを特徴とする請求項１記載の逐次比較型ＡＤ変換器。
6. 該抵抗ＤＡ変換器は、
   ２つの基準電圧間に直列に接続された複数の抵抗と、
   該複数の抵抗により生成された複数の分圧値の１つを選択するセレクタ
   を含むことを特徴とする請求項５記載の逐次比較型ＡＤ変換器。
7. 入力アナログ電圧をサンプルホールドし１未満の電圧利得で該入力アナログ電圧に比例した内部アナログ電圧を出力端に生成するサンプルホールドアンプ回路と、
   該サンプルホールドアンプ回路の該出力端に結合され該内部アナログ電圧に応じた電荷を蓄える複数の容量を含み、該複数の容量の接続を制御信号に応じて切り換えることにより該内部アナログ電圧及び該制御信号に応じた比較アナログ電圧を出力端に生成する容量ＤＡ変換器と、
   該容量ＤＡ変換器の該出力端に結合され該比較アナログ電圧に応じた比較結果信号を出力端に生成する比較器と、
   該比較器の該出力端に結合され該比較結果信号に応じて該制御信号を該容量ＤＡ変換器に供給する制御回路と、
   前記容量ＤＡ変換器に供給するリファレンス電位を操作して前記サンプルホールドアンプ回路の１未満の電圧利得を補償する抵抗ＤＡＣ
   を含むことを特徴とする逐次比較型ＡＤ変換器。

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