JP2011188240A - 逐次比較型ａｄ変換器、移動体無線装置 - Google Patents
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Abstract
【課題】逐次比較型ＡＤ変換器において消費電力を低減する。
【解決手段】サンプリングスイッチ(SWp,SWn)は、サンプリング期間において、アナログ信号(Vinp,Vinn)をサンプリングノード(Nsp,Nsn)にそれぞれサンプリングする。制御部(103)は、サンプリング期間において、アップ容量(15up〜11up,15un〜11un)に接地電圧(Vss)が供給されるとともにダウン容量(15dp〜11dp,15dn〜11dn)に電源電圧(Vdd)が供給されるように、供給切替部(100p,100n)を制御する。また、制御部(103)は、アナログ電圧(Vp,Vn)が互いに漸近するように、最下位ビット値(D0)を除くビット値(D5〜D1)にそれぞれ対応するビット決定期間の各々において比較器(102)の比較結果に応じて供給切替部(100p,100n)を制御する。
【選択図】図１
【解決手段】サンプリングスイッチ(SWp,SWn)は、サンプリング期間において、アナログ信号(Vinp,Vinn)をサンプリングノード(Nsp,Nsn)にそれぞれサンプリングする。制御部(103)は、サンプリング期間において、アップ容量(15up〜11up,15un〜11un)に接地電圧(Vss)が供給されるとともにダウン容量(15dp〜11dp,15dn〜11dn)に電源電圧(Vdd)が供給されるように、供給切替部(100p,100n)を制御する。また、制御部(103)は、アナログ電圧(Vp,Vn)が互いに漸近するように、最下位ビット値(D0)を除くビット値(D5〜D1)にそれぞれ対応するビット決定期間の各々において比較器(102)の比較結果に応じて供給切替部(100p,100n)を制御する。
【選択図】図１
Description
この発明は、アナログ信号をデジタルコードに変換するＡＤ変換器に関し、さらに詳しくは、逐次比較型ＡＤ変換器に関する。
現在、比較的簡素な回路構成で実現され、比較的安価に製造できるＣＭＯＳプロセスとの整合性が高く、且つ、中位の変換速度と中位の変換精度が実現できる製造用途の広いＡＤ変換器として、逐次比較型ＡＤ変換器が知られている（例えば、特許文献１や非特許文献１など）。
図１４は、非特許文献１に記載された逐次比較型ＡＤ変換器の構成を示す。この逐次比較型ＡＤ変換器は、アナログ信号Ｖｉｎを６ビットのデジタルコード（６個のビット値Ｄ９５〜Ｄ９０）に変換するものであり、６個の容量９５〜９０と、６個のインバータからなる供給切替部９０１と、比較器９０２と、制御部９０３とを備える。容量９５〜９０の一端は、サンプリングノードＮｓ９に接続される。容量９０の容量値をＣ０とすると、容量９１，９２，９３，９４，９５の容量値は、それぞれ、２Ｃ０，４Ｃ０，８Ｃ０，１６Ｃ０，３２Ｃ０となる。供給切替部９０１は、制御部９０３による制御に応答して、基準電圧Ｖｒｅｆおよび接地電圧Ｖｓｓのいずれか一方を、制御電圧Ｖ９５〜Ｖ９０として容量９５〜９０の他端に供給する。比較器９０２は、アナログ電圧Ｖ９０１と比較電圧Ｖｘとを比較する。制御部９０３は、サンプリングクロックｆｓおよび内部クロックｆｃｋに同期して、サンプリングスイッチＳＷ９および供給切替部９０１の制御やビット値Ｄ９５〜Ｄ９０の決定を実行する。
次に、図１５を参照して、従来の逐次比較型ＡＤ変換器による動作について説明する。
《ＳＴ９０１》
制御部９０３は、サンプリングクロックｆｓの立ち上がりエッジに同期して、制御電圧Ｖ９５〜Ｖ９０を接地電圧Ｖｓｓに設定するとともに、サンプリングスイッチＳＷ９をオフ状態からオン状態に切り替える。
制御部９０３は、サンプリングクロックｆｓの立ち上がりエッジに同期して、制御電圧Ｖ９５〜Ｖ９０を接地電圧Ｖｓｓに設定するとともに、サンプリングスイッチＳＷ９をオフ状態からオン状態に切り替える。
《ＳＴ９０２》
次に、制御部９０３は、サンプリングクロックｆｓの立ち上がりエッジに同期して、サンプリングスイッチＳＷ９をオン状態からオフ状態に切り替える。
次に、制御部９０３は、サンプリングクロックｆｓの立ち上がりエッジに同期して、サンプリングスイッチＳＷ９をオン状態からオフ状態に切り替える。
《ＳＴ９０３》
次に、制御部９０３は、内部クロックｆｃｋの立ち下がりエッジに同期して、制御電圧Ｖ９５を接地電圧Ｖｓｓから基準電圧Ｖｒｅｆに切り替える。また、制御部９０３は、ビット値Ｄ９５〜Ｄ９０のうちビット値Ｄ９５（ＭＳＢ：最上位ビット値）を処理対象のビット値（以下、ビット値Ｄｉと表記）として選択する。ここでは、ｉ＝９５〜９０ である。
次に、制御部９０３は、内部クロックｆｃｋの立ち下がりエッジに同期して、制御電圧Ｖ９５を接地電圧Ｖｓｓから基準電圧Ｖｒｅｆに切り替える。また、制御部９０３は、ビット値Ｄ９５〜Ｄ９０のうちビット値Ｄ９５（ＭＳＢ：最上位ビット値）を処理対象のビット値（以下、ビット値Ｄｉと表記）として選択する。ここでは、ｉ＝９５〜９０ である。
《ＳＴ９０４》
次に、制御部９０３は、比較器９０２による比較結果に基づいて、アナログ電圧Ｖ９０１が比較電圧Ｖｘよりも低いか否かを判定する。アナログ電圧Ｖ９０１が比較電圧Ｖｘよりも低い場合には、ステップＳＴ９０５へ進み、そうでない場合には、ステップＳＴ９０６へ進む。
次に、制御部９０３は、比較器９０２による比較結果に基づいて、アナログ電圧Ｖ９０１が比較電圧Ｖｘよりも低いか否かを判定する。アナログ電圧Ｖ９０１が比較電圧Ｖｘよりも低い場合には、ステップＳＴ９０５へ進み、そうでない場合には、ステップＳＴ９０６へ進む。
《ＳＴ９０５》
アナログ電圧Ｖ９０１が比較電圧Ｖｘよりも低い場合、制御部９０３は、内部クロックｆｃｋの立ち上がりエッジに同期して、ビット値Ｄｉを“０”に決定する。また、制御部９０３は、内部クロックｆｃｋの立ち下がりエッジに同期して、制御電圧Ｖ９５〜Ｖ９０のうちビット値Ｄｉの次のビット値に対応する制御電圧（以下、制御電圧Ｖｉ−１と表記）を接地電圧Ｖｓｓから基準電圧Ｖｒｅｆに切り替える。例えば、ビット値Ｄｉがビット値Ｄ９５である場合、制御部９０３は、ビット値Ｄ９４に対応する制御電圧Ｖ９４を接地電圧Ｖｓｓから基準電圧Ｖｒｅｆに切り替える。次に、制御部９０３は、ビット値Ｄ９５〜Ｄ９０のうちビット値Ｄｉの次のビット値を処理対象のビット値として選択する。次に、ステップＳＴ９０７へ進む。
アナログ電圧Ｖ９０１が比較電圧Ｖｘよりも低い場合、制御部９０３は、内部クロックｆｃｋの立ち上がりエッジに同期して、ビット値Ｄｉを“０”に決定する。また、制御部９０３は、内部クロックｆｃｋの立ち下がりエッジに同期して、制御電圧Ｖ９５〜Ｖ９０のうちビット値Ｄｉの次のビット値に対応する制御電圧（以下、制御電圧Ｖｉ−１と表記）を接地電圧Ｖｓｓから基準電圧Ｖｒｅｆに切り替える。例えば、ビット値Ｄｉがビット値Ｄ９５である場合、制御部９０３は、ビット値Ｄ９４に対応する制御電圧Ｖ９４を接地電圧Ｖｓｓから基準電圧Ｖｒｅｆに切り替える。次に、制御部９０３は、ビット値Ｄ９５〜Ｄ９０のうちビット値Ｄｉの次のビット値を処理対象のビット値として選択する。次に、ステップＳＴ９０７へ進む。
《ＳＴ９０６》
一方、アナログ電圧Ｖ９０１が比較電圧Ｖｘよりも低くない場合、制御部９０３は、内部クロックｆｃｋの立ち上がりエッジに同期して、ビット値Ｄｉを“１”に決定する。また、制御部９０３は、内部クロックｆｃｋの立ち下がりエッジに同期して、制御電圧Ｖ９５〜Ｖ９０のうちビット値Ｄｉに対応する制御電圧（以下、制御電圧Ｖｉと表記）を基準電圧Ｖｒｅｆから接地電圧Ｖｓｓに切り替えるとともに、制御電圧Ｖｉ−１を接地電圧Ｖｓｓから基準電圧Ｖｒｅｆに切り替える。そして、制御部９０３は、ビット値Ｄ９５〜Ｄ９０のうちビット値Ｄｉの次のビット値を処理対象のビット値として選択する。次に、ステップＳＴ９０７へ進む。
一方、アナログ電圧Ｖ９０１が比較電圧Ｖｘよりも低くない場合、制御部９０３は、内部クロックｆｃｋの立ち上がりエッジに同期して、ビット値Ｄｉを“１”に決定する。また、制御部９０３は、内部クロックｆｃｋの立ち下がりエッジに同期して、制御電圧Ｖ９５〜Ｖ９０のうちビット値Ｄｉに対応する制御電圧（以下、制御電圧Ｖｉと表記）を基準電圧Ｖｒｅｆから接地電圧Ｖｓｓに切り替えるとともに、制御電圧Ｖｉ−１を接地電圧Ｖｓｓから基準電圧Ｖｒｅｆに切り替える。そして、制御部９０３は、ビット値Ｄ９５〜Ｄ９０のうちビット値Ｄｉの次のビット値を処理対象のビット値として選択する。次に、ステップＳＴ９０７へ進む。
《ＳＴ９０７》
次に、制御部９０３は、ビット値Ｄｉがビット値Ｄ９０（ＬＳＢ：最下位ビット値）であるか否かを判定する。ビット値Ｄｉがビット値Ｄ９０ではない場合には、ステップＳＴ９０４へ進み、ビット値Ｄｉがビット値Ｄ９０である場合には、ステップＳＴ９０８へ進む。
次に、制御部９０３は、ビット値Ｄｉがビット値Ｄ９０（ＬＳＢ：最下位ビット値）であるか否かを判定する。ビット値Ｄｉがビット値Ｄ９０ではない場合には、ステップＳＴ９０４へ進み、ビット値Ｄｉがビット値Ｄ９０である場合には、ステップＳＴ９０８へ進む。
《ＳＴ９０８》
次に、制御部９０３は、比較器９０２による比較結果に基づいてアナログ電圧Ｖ９０１が比較電圧Ｖｘよりも低いか否かを判定する。アナログ電圧Ｖ９０１が比較電圧Ｖｘよりも低い場合には、ステップＳＴ９０９へ進み、そうでない場合には、ステップＳＴ９１０へ進む。
次に、制御部９０３は、比較器９０２による比較結果に基づいてアナログ電圧Ｖ９０１が比較電圧Ｖｘよりも低いか否かを判定する。アナログ電圧Ｖ９０１が比較電圧Ｖｘよりも低い場合には、ステップＳＴ９０９へ進み、そうでない場合には、ステップＳＴ９１０へ進む。
《ＳＴ９０９，ＳＴ９１０》
アナログ電圧Ｖ９０１が比較電圧Ｖｘよりも低い場合、制御部９０３は、内部クロックｆｃｋの立ち上がりエッジに同期して、ビット値Ｄ９０を“０”に決定する（ＳＴ９０９）。一方、アナログ電圧Ｖ９０１が比較電圧Ｖｘよりも低くない場合、制御部９０３は、内部クロックｆｃｋの立ち上がりエッジに同期して、ビット値Ｄ９０を“１”に決定する（ＳＴ９１０）。
アナログ電圧Ｖ９０１が比較電圧Ｖｘよりも低い場合、制御部９０３は、内部クロックｆｃｋの立ち上がりエッジに同期して、ビット値Ｄ９０を“０”に決定する（ＳＴ９０９）。一方、アナログ電圧Ｖ９０１が比較電圧Ｖｘよりも低くない場合、制御部９０３は、内部クロックｆｃｋの立ち上がりエッジに同期して、ビット値Ｄ９０を“１”に決定する（ＳＴ９１０）。
M. Van. Elzakker et al., "A 1.9μW 4.4fJ/Conversion-step 10b 1MS/s Charge-Redistribution ADC," ISSCC Dig. Tech. Papers, pp.244-245, Feb. 2008.
ここで、図１６（ａ），図１６（ｂ）を参照して、図１４に示した逐次比較型ＡＤ変換器における電荷移動について説明する。図中、容量９００は、容量９３〜９０の合成容量に相当する。また、容量９５の容量値を“２Ｃ”とすると、容量９４の容量値は“Ｃ”と表現でき、容量９００の容量値は“Ｃ”と近似的に表現できる。
ステップＳＴ９０３では、図１６（ａ）のように、容量９５の他端には、基準電圧Ｖｒｅｆが印加され、容量９４，９００の他端には、接地電圧Ｖｓｓが印加されている。アナログ電圧Ｖ９０１が比較電圧Ｖｘよりも低くない場合、ステップＳＴ９０６において、容量９５の他端に印加された制御電圧Ｖ９５は、基準電圧Ｖｒｅｆから接地電圧Ｖｓｓに切り替えられ、容量９４の他端に印加された制御電圧Ｖ９４は、接地電圧Ｖｓｓから基準電圧Ｖｒｅｆに切り替えられる。この場合、図１６（ｂ）のように、容量９４，９００，９５において電荷Ｑ１，Ｑ２，Ｑ３がそれぞれ移動し、容量９４，９５，９００において電荷が再分配される。また、制御電圧が切り替えられた後に基準電圧Ｖｒｅｆが印加される容量９４（すなわち、電荷の供給源に接続される容量９４）を移動する電荷Ｑ１は、電荷再分配によって消費される電荷に相当する。ここで、制御電圧を切り替える前のアナログ電圧Ｖ９０１を“Ｖ（ｋ）”とし、制御電圧を切り替えた後のアナログ電圧Ｖ９０１を“Ｖ（ｋ＋１）”とすると、電荷Ｑ１は、次式のようになる。
上式の右辺第１項は、制御電圧の切り替えによって“Ｃ・Ｖｒｅｆ”の電荷が電源から接地に移動したことを意味しており、右辺第２項は、アナログ電圧Ｖ９０１の変化量に応じた電荷が移動したことを意味している。すなわち、ステップＳＴ９０６が実行される毎に“Ｃ・Ｖｒｅｆ”の電荷が消費されることになる。
以上のように、従来の逐次比較型ＡＤ変換器では、制御電圧の切り替えによって電源から接地に電荷が移動してしまうので、逐次比較型ＡＤ変換器の消費電力を低減することが困難であった。
そこで、この発明は、消費電力を低減可能な逐次比較型ＡＤ変換器を提供することを目的とする。
この発明の１つの局面に従うと、逐次比較型ＡＤ変換器は、電圧値が互いに相補的に変化する第１および第２のアナログ信号をｎ＋１個（ｎ≧２）のビット値からなるデジタルコードに変換する逐次比較型ＡＤ変換器であって、それぞれの一端が第１のサンプリングノードに接続されるとともにバイナリに重み付けされた容量値をそれぞれ有するｎ個の第１アップ容量およびｎ個の第１ダウン容量と、上記ｎ個の第１アップ容量および上記ｎ個の第１ダウン容量の他端に接地電圧および電源電圧のいずれか一方を供給する第１の供給切替部とを含む第１の容量ＤＡ変換器と、それぞれの一端が第２のサンプリングノードに接続されるとともにバイナリに重み付けされた容量値をそれぞれ有するｎ個の第２アップ容量およびｎ個の第２ダウン容量と、上記ｎ個の第２アップ容量および上記ｎ個の第２ダウン容量の他端に上記接地電圧および上記電源電圧のいずれか一方を供給する第２の供給切替部とを含む第２の容量ＤＡ変換器と、サンプリング期間において上記第１および第２のアナログ信号を上記第１および第２のサンプリングノードにそれぞれサンプリングする第１および第２のサンプリングスイッチと、上記第１のサンプリングノードにおける第１のアナログ電圧と上記第２のサンプリングノードにおける第２のアナログ電圧とを比較する比較器と、上記サンプリング期間において、上記ｎ個の第１アップ容量および上記ｎ個の第２アップ容量の他端に上記接地電圧が供給されるとともに上記ｎ個の第１ダウン容量および上記ｎ個の第２ダウン容量の他端に上記電源電圧が供給されるように上記第１および第２の供給切替部を制御し、上記ｎ＋１個のビット値が最上位ビット値から順番に決定されるように、上記ｎ＋１個のビット値のうち最下位ビット値を除くｎ個のビット値にそれぞれ対応するｎ個のビット決定期間および上記最下位ビット値に対応する最下位ビット決定期間の各々において、上記比較器による比較結果に応じて上記ｎ＋１個のビット値のうち当該ビット決定期間に対応するビット値を決定するとともに、上記第１および第２のアナログ電圧が互いに漸近するように、上記ｎ個のビット決定期間の各々において、上記比較器による比較結果に応じて上記第１および第２の供給切替部を制御する制御部とを備える。
上記逐次比較型ＡＤ変換器では、第１および第２の容量ＤＡ変換器の各々において容量アレイをアップ容量アレイ（ｎ個のアップ容量）とダウン容量アレイ（ｎ個のダウン容量）とに分割し、アップ容量アレイおよびダウン容量アレイを個別に制御することにより、第１および第２の容量ＤＡ変換器における消費電力を低減できる。その結果、逐次比較型ＡＤ変換器の消費電力を低減できる。
なお、上記逐次比較型ＡＤ変換器において、上記制御部は、上記ｎ個のビット決定期間の各々において、上記第１のアナログ電圧が上記第２のアナログ電圧よりも低い場合には、上記ｎ個の第１アップ容量および上記ｎ個の第２ダウン容量のうちそのビット決定期間に対応する第１アップ容量および第２ダウン容量に上記電源電圧および上記接地電圧がそれぞれ供給されるように上記第１および第２の供給切替部を制御し、上記第１のアナログ電圧が上記第２のアナログ電圧よりも低くない場合には、上記ｎ個の第１ダウン容量および上記ｎ個の第２アップ容量のうちそのビット決定期間に対応する第１ダウン容量および第２アップ容量に上記接地電圧および上記電源電圧がそれぞれ供給されるように上記第１および第２の供給切替部を制御しても良い。
また、上記第１の容量ＤＡ変換器は、上記第１のサンプリングノードと上記接地電圧が印加される接地ノードとの間に接続された第１の入力容量をさらに含み、上記第２の容量ＤＡ変換器は、上記第２のサンプリングノードと上記接地ノードとの間に接続された第２の入力容量をさらに含んでいても良い。このように構成することにより、逐次比較型ＡＤ変換器の入力レンジを調整することができる。
なお、上記第１および第２の容量ＤＡ変換器は、それぞれ、第１および第２の結合容量をさらに含み、上記第１の結合容量の一端は、上記ｎ個の第１アップ容量および上記ｎ個の第１ダウン容量のうち上記デジタルコードの上位ｐビットにそれぞれ対応するｐ個の第１アップ容量およびｐ個の第１ダウン容量の一端と上記第１のサンプリングノードとに接続され、上記第１の結合容量の他端は、上記ｎ個の第１アップ容量および上記ｎ個の第１ダウン容量のうち上記デジタルコードの最下位ビットを除く下位ｑビット（ｐ＋ｑ＝ｎ）にそれぞれ対応するｑ個の第１アップ容量およびｑ個の第１ダウン容量の一端に接続され、上記ｑ個の第１アップ容量および上記ｑ個の第１ダウン容量の一端は、上記第１の結合容量を介して上記第１のサンプリングノードに接続されており、上記第２の結合容量の一端は、上記ｎ個の第２アップ容量および上記ｎ個の第２ダウン容量のうち上記デジタルコードの上位ｐビットにそれぞれ対応するｐ個の第２アップ容量およびｐ個の第２ダウン容量の一端と上記第２のサンプリングノードとに接続され、上記第２の結合容量の他端は、上記ｎ個の第２アップ容量および上記ｎ個の第２ダウン容量のうち上記デジタルコードの最下位ビットを除く下位ｑビットにそれぞれ対応するｑ個の第２アップ容量およびｑ個の第２ダウン容量の一端に接続され、上記ｑ個の第２アップ容量および上記ｑ個の第２ダウン容量の一端は、上記第２の結合容量を介して上記第２のサンプリングノードに接続されていても良い。このように構成することにより、第１および第２の容量ＤＡ変換器の実装面積を削減できる。
なお、上記逐次比較型ＡＤ変換器は、それぞれの一端が上記第１の結合容量の他端に接続された複数の第１の補正容量と、上記複数の第１の補正容量の他端と上記接地電圧が印加された接地ノードとの接続状態を切り替える第１の容量補正部と、それぞれの一端が上記第２の結合容量の他端に接続された複数の第２の補正容量と、上記複数の第２の補正容量の他端と上記接地ノードとの接続状態を切り替える第２の容量補正部とをさらに備えていても良い。このように構成することにより、第１および第２の容量ＤＡ変換器の線形性を保つことができ、逐次比較型ＡＤ変換器の線形性を改善できる。
または、上記逐次比較型ＡＤ変換器は、それぞれの一端が上記第１の結合容量の他端に接続された複数の第１のオフセット調整容量と、上記複数の第１のオフセット調整容量の他端に上記接地電圧および上記電源電圧のいずれか一方を供給する第１のオフセット調整部と、それぞれの一端が上記第２の結合容量の他端に接続された複数の第２のオフセット調整容量と、上記複数の第２のオフセット調整容量の他端に上記接地電圧および上記電源電圧のいずれか一方を供給する第２のオフセット調整部とをさらに備えていても良い。このように構成することにより、比較器のオフセットを調整することができ、その結果、逐次比較型ＡＤ変換器のオフセットを調整できる。
この発明のもう１つの局面に従うと、逐次比較型ＡＤ変換器は、アナログ信号をｎ＋１個（ｎ≧２）のビット値からなるデジタルコードに変換する逐次比較型ＡＤ変換器であって、それぞれの一端がサンプリングノードに接続されるとともにバイナリに重み付けされた容量値をそれぞれ有するｎ個のアップ容量およびｎ個のダウン容量と、上記ｎ個のアップ容量および上記ｎ個のダウン容量の他端に接地電圧および電源電圧のいずれか一方を供給する供給切替部とを含む容量ＤＡ変換器と、サンプリング期間において上記アナログ信号を上記サンプリングノードにサンプリングするサンプリングスイッチと、比較電圧と上記サンプリングノードにおけるアナログ電圧とを比較する比較器と、上記サンプリング期間において、上記ｎ個のアップ容量の他端に上記接地電圧が供給されるとともに上記ｎ個のダウン容量の他端に上記電源電圧が供給されるように上記供給切替部を制御し、上記ｎ＋１個のビット値が最上位ビット値から順番に決定されるように、上記ｎ＋１個のビット値のうち最下位ビット値を除くｎ個のビット値にそれぞれ対応するｎ個のビット決定期間および上記最下位ビット値に対応する最下位ビット決定期間の各々において、上記比較器による比較結果に応じて上記ｎ＋１個のビット値のうち当該ビット決定期間に対応するビット値を決定するとともに、上記アナログ電圧が上記比較電圧に漸近するように、上記ｎ個のビット決定期間の各々において、上記比較器による比較結果に応じて上記供給切替部を制御する制御部とを備える。
上記逐次比較型ＡＤ変換器では、容量ＤＡ変換器において容量アレイをアップ容量アレイ（ｎ個のアップ容量）とダウン容量アレイ（ｎ個のダウン容量）とに分割し、アップ容量アレイおよびダウン容量アレイを個別に制御することにより、容量ＤＡ変換器における消費電力を低減できる。その結果、逐次比較型ＡＤ変換器の消費電力を低減できる。
以上のように、逐次比較型ＡＤ変換器の消費電力を低減できる。
以下、実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
（実施形態１）
図１は、実施形態１による逐次比較型ＡＤ変換器１の構成例を示す。逐次比較型ＡＤ変換器１は、電圧値が互いに相補的に変化するアナログ信号Ｖｉｎｐ，Ｖｉｎｎをｎ＋１個（ｎ≧２、ここでは、ｎ＝５）のビット値Ｄ５〜Ｄ０からなるデジタルコードに変換する。逐次比較型ＡＤ変換器１は、容量ＤＡ変換器１０１ｐ，１０１ｎと、サンプリングスイッチＳＷｐ，ＳＷｎと、比較器１０２と、制御部１０３とを備える。
図１は、実施形態１による逐次比較型ＡＤ変換器１の構成例を示す。逐次比較型ＡＤ変換器１は、電圧値が互いに相補的に変化するアナログ信号Ｖｉｎｐ，Ｖｉｎｎをｎ＋１個（ｎ≧２、ここでは、ｎ＝５）のビット値Ｄ５〜Ｄ０からなるデジタルコードに変換する。逐次比較型ＡＤ変換器１は、容量ＤＡ変換器１０１ｐ，１０１ｎと、サンプリングスイッチＳＷｐ，ＳＷｎと、比較器１０２と、制御部１０３とを備える。
〔容量ＤＡ変換器〕
容量ＤＡ変換器１０１ｐは、ｎ個（ここでは、ｎ＝５）のアップ容量１５ｕｐ〜１１ｕｐと、ｎ個（ここでは、ｎ＝５）のダウン容量１５ｄｐ〜１１ｄｐと、供給切替部１００ｐとを含む。アップ容量１５ｕｐ〜１１ｕｐの一端は、サンプリングノードＮｓｐに接続される。アップ容量１５ｕｐ〜１１ｕｐの容量値は、バイナリに重み付けされている。例えば、アップ容量１１ｕｐの容量値をＣ０とすると、アップ容量１２ｕｐ，１３ｕｐ，１４ｕｐ，１５ｕｐの容量値は、それぞれ、２Ｃ０，４Ｃ０，８Ｃ０，１６Ｃ０となる。また、アップ容量１５ｕｐ〜１１ｕｐは、それぞれ、ビット値Ｄ０（ＬＳＢ：最下位ビット値）を除くビット値Ｄ５〜Ｄ１にそれぞれ対応している。ダウン容量１５ｄｐ〜１１ｄｐは、アップ容量１５ｕｐ〜１１ｕｐと同様の構成を有している。供給切替部１００ｐは、制御部１０３による制御に応答して、アップ容量１５ｕｐ〜１１ｕｐおよびダウン容量１５ｄｐ〜１１ｄｐの他端に接地電圧Ｖｓｓ（例えば、０Ｖ）および電源電圧Ｖｄｄ（例えば、１Ｖ）のいずれか一方を供給する。ここでは、供給切替部１００ｐは、ｎ個（ここでは、ｎ＝５）のインバータ１６ｕ〜１６ｕと、ｎ個（ここでは、ｎ＝５）のインバータ１６ｄ〜１６ｄとを含む。インバータ１６ｕ〜１６ｕおよびインバータ１６ｄ〜１６ｄは、制御部１０３による制御に応答して、接地電圧Ｖｓｓおよび電源電圧Ｖｓｓのいずれか一方を、制御電圧Ｖｕｐ５〜Ｖｕｐ１および制御電圧Ｖｄｐ５〜Ｖｄｐ１として、アップ容量１５ｕｐ〜１１ｕｐの他端およびダウン容量１５ｄｐ〜１１ｄｐの他端にそれぞれ供給する。
容量ＤＡ変換器１０１ｐは、ｎ個（ここでは、ｎ＝５）のアップ容量１５ｕｐ〜１１ｕｐと、ｎ個（ここでは、ｎ＝５）のダウン容量１５ｄｐ〜１１ｄｐと、供給切替部１００ｐとを含む。アップ容量１５ｕｐ〜１１ｕｐの一端は、サンプリングノードＮｓｐに接続される。アップ容量１５ｕｐ〜１１ｕｐの容量値は、バイナリに重み付けされている。例えば、アップ容量１１ｕｐの容量値をＣ０とすると、アップ容量１２ｕｐ，１３ｕｐ，１４ｕｐ，１５ｕｐの容量値は、それぞれ、２Ｃ０，４Ｃ０，８Ｃ０，１６Ｃ０となる。また、アップ容量１５ｕｐ〜１１ｕｐは、それぞれ、ビット値Ｄ０（ＬＳＢ：最下位ビット値）を除くビット値Ｄ５〜Ｄ１にそれぞれ対応している。ダウン容量１５ｄｐ〜１１ｄｐは、アップ容量１５ｕｐ〜１１ｕｐと同様の構成を有している。供給切替部１００ｐは、制御部１０３による制御に応答して、アップ容量１５ｕｐ〜１１ｕｐおよびダウン容量１５ｄｐ〜１１ｄｐの他端に接地電圧Ｖｓｓ（例えば、０Ｖ）および電源電圧Ｖｄｄ（例えば、１Ｖ）のいずれか一方を供給する。ここでは、供給切替部１００ｐは、ｎ個（ここでは、ｎ＝５）のインバータ１６ｕ〜１６ｕと、ｎ個（ここでは、ｎ＝５）のインバータ１６ｄ〜１６ｄとを含む。インバータ１６ｕ〜１６ｕおよびインバータ１６ｄ〜１６ｄは、制御部１０３による制御に応答して、接地電圧Ｖｓｓおよび電源電圧Ｖｓｓのいずれか一方を、制御電圧Ｖｕｐ５〜Ｖｕｐ１および制御電圧Ｖｄｐ５〜Ｖｄｐ１として、アップ容量１５ｕｐ〜１１ｕｐの他端およびダウン容量１５ｄｐ〜１１ｄｐの他端にそれぞれ供給する。
容量ＤＡ変換器１０１ｎは、容量ＤＡ変換器１０１ｐと同様の構成を有しており、ｎ個（ここでは、ｎ＝５）のアップ容量１５ｕｎ〜１１ｕｎと、ｎ個（ここでは、ｎ＝５）のダウン容量１５ｄｎ〜１１ｄｎと、供給切替部１００ｎとを含む。アップ容量１５ｕｎ〜１１ｕｎおよびダウン容量１５ｄｎ〜１１ｄｎの一端は、サンプリングノードＮｓｎに接続される。供給切替部１００ｎは、制御部１０３による制御に応答して、アップ容量１５ｕｎ〜１１ｕｎおよびダウン容量１５ｄｎ〜１１ｄｎの他端に接地電圧Ｖｓｓおよび電源電圧Ｖｄｄのいずれか一方を供給する。容量ＤＡ変換器１０１ｎでは、インバータ１６ｕ〜１６ｕおよびインバータ１６ｄ〜１６ｄは、制御部１０３による制御に応答して、接地電圧Ｖｓｓおよび電源電圧Ｖｄｄのいずれか一方を、制御電圧Ｖｕｎ５〜Ｖｕｎ１および制御電圧Ｖｄｎ５〜Ｖｄｎ１として、アップ容量１５ｕｎ〜１１ｕｎの他端およびダウン容量１５ｄｎ〜１１ｄｎの他端にそれぞれ供給する。
〔サンプリングスイッチ〕
サンプリングスイッチＳＷｐ，ＳＷｎは、アナログ信号Ｖｉｎｐ，ＶｉｎｎをサンプリングノードＮｓｐ，Ｎｓｎにそれぞれサンプリングするために設けられている。サンプリングスイッチＳＷｐ，ＳＷｎの各々は、制御部１０３による制御に応答して、オン状態とオフ状態とを切り替える。
サンプリングスイッチＳＷｐ，ＳＷｎは、アナログ信号Ｖｉｎｐ，ＶｉｎｎをサンプリングノードＮｓｐ，Ｎｓｎにそれぞれサンプリングするために設けられている。サンプリングスイッチＳＷｐ，ＳＷｎの各々は、制御部１０３による制御に応答して、オン状態とオフ状態とを切り替える。
〔比較器〕
比較器１０２は、サンプリングノードＮｓｐにおけるアナログ電圧ＶｐとサンプリングノードＮｓｎにおけるアナログ電圧Ｖｎとを比較する。例えば、比較器１０２の出力は、アナログ電圧Ｖｐがアナログ電圧Ｖｎよりも低い場合にはローレベルになり、アナログ電圧Ｖｐがアナログ電圧Ｖｎよりも低くない場合にはハイレベルになる。
比較器１０２は、サンプリングノードＮｓｐにおけるアナログ電圧ＶｐとサンプリングノードＮｓｎにおけるアナログ電圧Ｖｎとを比較する。例えば、比較器１０２の出力は、アナログ電圧Ｖｐがアナログ電圧Ｖｎよりも低い場合にはローレベルになり、アナログ電圧Ｖｐがアナログ電圧Ｖｎよりも低くない場合にはハイレベルになる。
〔制御部〕
制御部１０３は、サンプリングクロックｆｓおよび内部クロックｆｃｋに同期して、サンプリングスイッチＳＷｐ，ＳＷｎおよび供給切替部１００ｐ，１００ｎの制御や、ビット値Ｄ５〜Ｄ０の決定を実行する。例えば、図３のように、サンプリングクロックｆｓの１周期内（詳しくは、サンプリングクロックｆｓのローレベル期間）において内部クロックｆｃｋの６個のパルスが発生する。ここでは、サンプリング期間Ｐｓは、サンプリングクロックｆｓのハイレベル期間（立ち上がりエッジから立ち下がりエッジまでの期間）によって規定される。ｎ個（ここでは、ｎ＝５）のビット決定期間Ｐ５〜Ｐ１は、サンプリングクロックｆｓの立ち下がりエッジおよび内部クロックｆｃｋの第１番目〜第５番目の立ち下がりエッジによって規定される。最下位ビット決定期間Ｐ０は、内部クロックｆｃｋの第５番目の立ち下がりエッジおよびサンプリングクロックｆｓの立ち上がりエッジによって規定される。また、ビット決定期間Ｐ５〜Ｐ１および最下位ビット決定期間Ｐ０は、それぞれ、ビット値Ｄ５〜Ｄ１およびビット値Ｄ０（最下位ビット値）に対応する。
制御部１０３は、サンプリングクロックｆｓおよび内部クロックｆｃｋに同期して、サンプリングスイッチＳＷｐ，ＳＷｎおよび供給切替部１００ｐ，１００ｎの制御や、ビット値Ｄ５〜Ｄ０の決定を実行する。例えば、図３のように、サンプリングクロックｆｓの１周期内（詳しくは、サンプリングクロックｆｓのローレベル期間）において内部クロックｆｃｋの６個のパルスが発生する。ここでは、サンプリング期間Ｐｓは、サンプリングクロックｆｓのハイレベル期間（立ち上がりエッジから立ち下がりエッジまでの期間）によって規定される。ｎ個（ここでは、ｎ＝５）のビット決定期間Ｐ５〜Ｐ１は、サンプリングクロックｆｓの立ち下がりエッジおよび内部クロックｆｃｋの第１番目〜第５番目の立ち下がりエッジによって規定される。最下位ビット決定期間Ｐ０は、内部クロックｆｃｋの第５番目の立ち下がりエッジおよびサンプリングクロックｆｓの立ち上がりエッジによって規定される。また、ビット決定期間Ｐ５〜Ｐ１および最下位ビット決定期間Ｐ０は、それぞれ、ビット値Ｄ５〜Ｄ１およびビット値Ｄ０（最下位ビット値）に対応する。
制御部１０３は、サンプリング期間Ｐｓにおいて、アップ容量１５ｕｐ〜１１ｕｐおよびアップ容量１５ｕｎ〜１１ｕｎの他端に接地電圧Ｖｓｓが供給されるとともにダウン容量１５ｄｐ〜１１ｄｐおよびダウン容量１５ｄｎ〜１１ｄｎの他端に電源電圧Ｖｄｄが供給されるように、供給切替部１００ｐ，１００ｎを制御する。
また、制御部１０３は、ビット値Ｄ５〜Ｄ０がビット値Ｄ５（ＭＳＢ：最上位ビット値）から順番に決定されるように、ビット決定期間Ｐ５〜Ｐ１および最下位ビット決定期間Ｐ０の各々において、比較器１０２による比較結果に応じてビット値Ｄ５〜Ｄ０のうちそのビット決定期間に対応するビット値を決定する。
さらに、制御部１０３は、アナログ電圧Ｖｐ，Ｖｎが互いに漸近するように、ビット決定期間Ｐ５〜Ｐ１の各々において、比較器１０２による比較結果に応じて供給切替部１００ｐ，１００ｎを制御する。詳しく説明すると、ビット決定期間Ｐ５〜Ｐ１の各々において、制御部１０３は、アナログ電圧Ｖｐがアナログ電圧Ｖｎよりも低い場合には、アップ容量１５ｕｐ〜１１ｕｐおよびダウン容量１５ｄｎ〜１１ｄｎのうちそのビット決定期間に対応するアップ容量およびダウン容量の他端に電源電圧Ｖｄｄおよび接地電圧Ｖｓｓがそれぞれ供給されるように、供給切替部１００ｐ，１００ｎを制御し、アナログ電圧Ｖｐがアナログ電圧Ｖｎよりも低くない場合には、ダウン容量１５ｄｐ〜１１ｄｐおよびアップ容量１５ｕｎ〜１１ｕｎのうちそのビット決定期間に対応するダウン容量およびアップ容量の他端に接地電圧Ｖｓｓおよび電源電圧Ｖｄｄがそれぞれ供給されるように、供給切替部１００ｐ，１００ｎを制御する。
〔動作〕
次に、図２を参照して、逐次比較型ＡＤ変換器１による動作について説明する。
次に、図２を参照して、逐次比較型ＡＤ変換器１による動作について説明する。
《ＳＴ１０１》
まず、制御部１０３は、サンプリング期間Ｐｓが開始されると、制御電圧Ｖｕｐ５〜Ｖｕｐ１および制御電圧Ｖｕｎ５〜Ｖｕｎ１を接地電圧Ｖｓｓに設定するとともに制御電圧Ｖｄｐ５〜Ｖｄｐ１および制御電圧Ｖｄｎ５〜Ｖｄｎ１を電源電圧Ｖｄｄに設定し、サンプリングスイッチＳＷｐ，ＳＷｎをオフ状態からオン状態に切り替える。
まず、制御部１０３は、サンプリング期間Ｐｓが開始されると、制御電圧Ｖｕｐ５〜Ｖｕｐ１および制御電圧Ｖｕｎ５〜Ｖｕｎ１を接地電圧Ｖｓｓに設定するとともに制御電圧Ｖｄｐ５〜Ｖｄｐ１および制御電圧Ｖｄｎ５〜Ｖｄｎ１を電源電圧Ｖｄｄに設定し、サンプリングスイッチＳＷｐ，ＳＷｎをオフ状態からオン状態に切り替える。
《ＳＴ１０２》
次に、制御部１０３は、サンプリング期間Ｐｓが終了すると、サンプリングスイッチＳＷｐ，ＳＷｎをオン状態からオフ状態に切り替える。また、制御部１０３は、６個のビット値Ｄ５〜Ｄ０のうちビット値Ｄ５（最上位ビット値）を処理対象のビット値（以下、ビット値Ｄｉと表記）として選択する。ここでは、ｉ＝５〜０ である。
次に、制御部１０３は、サンプリング期間Ｐｓが終了すると、サンプリングスイッチＳＷｐ，ＳＷｎをオン状態からオフ状態に切り替える。また、制御部１０３は、６個のビット値Ｄ５〜Ｄ０のうちビット値Ｄ５（最上位ビット値）を処理対象のビット値（以下、ビット値Ｄｉと表記）として選択する。ここでは、ｉ＝５〜０ である。
《ＳＴ１０３》
次に、制御部１０３は、ビット値Ｄｉがビット値Ｄ０（最下位ビット値）であるか否かを判定する。ビット値Ｄｉがビット値Ｄ０ではない場合には、ステップＳＴ１０４へ進み、ビット値Ｄｉがビット値Ｄ０である場合には、ステップＳＴ１０７へ進む。
次に、制御部１０３は、ビット値Ｄｉがビット値Ｄ０（最下位ビット値）であるか否かを判定する。ビット値Ｄｉがビット値Ｄ０ではない場合には、ステップＳＴ１０４へ進み、ビット値Ｄｉがビット値Ｄ０である場合には、ステップＳＴ１０７へ進む。
《ＳＴ１０４》
次に、ビット値Ｄｉに対応するビット決定期間（以下、ビット決定期間Ｐｉと表記）において、制御部１０３は、比較器１０２による比較結果に基づいて、アナログ電圧Ｖｐがアナログ電圧Ｖｎよりも低いか否かを判定する。アナログ電圧Ｖｐがアナログ電圧Ｖｎよりも低い場合には、ステップＳＴ１０５へ進み、そうでない場合には、ステップＳＴ１０６へ進む。
次に、ビット値Ｄｉに対応するビット決定期間（以下、ビット決定期間Ｐｉと表記）において、制御部１０３は、比較器１０２による比較結果に基づいて、アナログ電圧Ｖｐがアナログ電圧Ｖｎよりも低いか否かを判定する。アナログ電圧Ｖｐがアナログ電圧Ｖｎよりも低い場合には、ステップＳＴ１０５へ進み、そうでない場合には、ステップＳＴ１０６へ進む。
《ＳＴ１０５》
アナログ電圧Ｖｐがアナログ電圧Ｖｎよりも低い場合、制御部１０３は、ビット値Ｄｉを“０”に決定する。また、制御部１０３は、制御電圧Ｖｕｐ５〜Ｖｕｐ１のうちビット決定期間Ｐｉに対応する制御電圧（以下、制御電圧Ｖｕｐｉと表記）を接地電圧Ｖｓｓから電源電圧Ｖｄｄに切り替えるとともに、制御電圧Ｖｄｎ５〜Ｖｄｎ１のうちビット決定期間Ｐｉに対応する制御電圧（以下、制御電圧Ｖｄｎｉと表記）を電源電圧Ｖｄｄから接地電圧Ｖｓｓに切り替える。次に、制御部１０３は、ビット値Ｄ５〜Ｄ０のうちビット値Ｄｉの次のビット値を次の処理対象として選択する。次に、ステップＳＴ１０３へ進む。
アナログ電圧Ｖｐがアナログ電圧Ｖｎよりも低い場合、制御部１０３は、ビット値Ｄｉを“０”に決定する。また、制御部１０３は、制御電圧Ｖｕｐ５〜Ｖｕｐ１のうちビット決定期間Ｐｉに対応する制御電圧（以下、制御電圧Ｖｕｐｉと表記）を接地電圧Ｖｓｓから電源電圧Ｖｄｄに切り替えるとともに、制御電圧Ｖｄｎ５〜Ｖｄｎ１のうちビット決定期間Ｐｉに対応する制御電圧（以下、制御電圧Ｖｄｎｉと表記）を電源電圧Ｖｄｄから接地電圧Ｖｓｓに切り替える。次に、制御部１０３は、ビット値Ｄ５〜Ｄ０のうちビット値Ｄｉの次のビット値を次の処理対象として選択する。次に、ステップＳＴ１０３へ進む。
《ＳＴ１０６》
一方、アナログ電圧Ｖｐがアナログ電圧Ｖｎよりも低くない場合、制御部１０３は、ビット値Ｄｉを“１”に決定する。また、制御部１０３は、制御電圧Ｖｄｐ５〜Ｖｄｐ１のうちビット決定期間Ｐｉに対応する制御電圧（以下、制御電圧Ｖｄｐｉと表記）を電源電圧Ｖｄｄから接地電圧Ｖｓｓに切り替えるとともに、制御電圧Ｖｕｎ５〜Ｖｕｎ１のうちビット決定期間Ｐｉに対応する制御電圧（以下、制御電圧Ｖｕｎｉと表記）を接地電圧Ｖｓｓから電源電圧Ｖｄｄに切り替える。次に、制御部１０３は、ビット値Ｄ５〜Ｄ０のうちビット値Ｄｉの次のビット値を次の処理対象として選択する。次に、ステップＳＴ１０３へ進む。
一方、アナログ電圧Ｖｐがアナログ電圧Ｖｎよりも低くない場合、制御部１０３は、ビット値Ｄｉを“１”に決定する。また、制御部１０３は、制御電圧Ｖｄｐ５〜Ｖｄｐ１のうちビット決定期間Ｐｉに対応する制御電圧（以下、制御電圧Ｖｄｐｉと表記）を電源電圧Ｖｄｄから接地電圧Ｖｓｓに切り替えるとともに、制御電圧Ｖｕｎ５〜Ｖｕｎ１のうちビット決定期間Ｐｉに対応する制御電圧（以下、制御電圧Ｖｕｎｉと表記）を接地電圧Ｖｓｓから電源電圧Ｖｄｄに切り替える。次に、制御部１０３は、ビット値Ｄ５〜Ｄ０のうちビット値Ｄｉの次のビット値を次の処理対象として選択する。次に、ステップＳＴ１０３へ進む。
《ＳＴ１０７》
また、ステップＳＴ１０３においてビット値Ｄｉがビット値Ｄ０（最下位ビット値）であると判定された場合、ビット値Ｄ０に対応する最下位ビット決定期間Ｐ０において、制御部１０３は、比較器１０２による比較結果に基づいて、アナログ電圧Ｖｐがアナログ電圧Ｖｎよりも低いか否かを判定する。アナログ電圧Ｖｐがアナログ電圧Ｖｎよりも低い場合には、ステップＳＴ１０８へ進み、そうでない場合には、ステップＳＴ１０９へ進む。
また、ステップＳＴ１０３においてビット値Ｄｉがビット値Ｄ０（最下位ビット値）であると判定された場合、ビット値Ｄ０に対応する最下位ビット決定期間Ｐ０において、制御部１０３は、比較器１０２による比較結果に基づいて、アナログ電圧Ｖｐがアナログ電圧Ｖｎよりも低いか否かを判定する。アナログ電圧Ｖｐがアナログ電圧Ｖｎよりも低い場合には、ステップＳＴ１０８へ進み、そうでない場合には、ステップＳＴ１０９へ進む。
《ＳＴ１０８，ＳＴ１０９》
アナログ電圧Ｖｐがアナログ電圧Ｖｎよりも低い場合、制御部１０３は、ビット値Ｄ０を“０”に決定する（ＳＴ１０８）。一方、アナログ電圧Ｖｐがアナログ電圧Ｖｎよりも低くない場合、制御部１０３は、ビット値Ｄ０を“１”に決定する（ＳＴ１０９）。
アナログ電圧Ｖｐがアナログ電圧Ｖｎよりも低い場合、制御部１０３は、ビット値Ｄ０を“０”に決定する（ＳＴ１０８）。一方、アナログ電圧Ｖｐがアナログ電圧Ｖｎよりも低くない場合、制御部１０３は、ビット値Ｄ０を“１”に決定する（ＳＴ１０９）。
〔具体例〕
次に、図３を参照して、逐次比較型ＡＤ変換器１による動作について具体例を挙げて説明する。
次に、図３を参照して、逐次比較型ＡＤ変換器１による動作について具体例を挙げて説明する。
サンプリング期間Ｐｓが経過した後、ビット値Ｄ５（最上位ビット値）に対応するビット決定期間Ｐ５（例えば、サンプリングクロックｆｓの立ち下がりエッジから内部クロックｆｃｋの第１番目の立ち下がりエッジまでの期間）において、制御部１０３は、内部クロックｆｃｋの第１番目の立ち上がりエッジに同期して、ビット値Ｄ５を“１”に決定する。次に、制御部１０３は、内部クロックｆｃｋの第１番目の立ち下がりエッジに同期して、ビット決定期間Ｐ５に対応する制御電圧Ｖｄｐ５を電源電圧Ｖｄｄから接地電圧Ｖｓｓに切り替えるとともにビット決定期間Ｐ５に対応する制御電圧Ｖｕｎ５を接地電圧Ｖｓｓから電源電圧Ｖｄｄに切り替える。これにより、アナログ電圧Ｖｐが降下するとともにアナログ電圧Ｖｎが上昇する。
次に、ビット値Ｄ４に対応するビット決定期間Ｐ４（例えば、内部クロックｆｃｋの第１番目の立ち下がりエッジから第２番目の立ち下がりエッジまでの期間）において、制御部１０３は、内部クロックｆｃｋの第２番目の立ち上がりエッジに同期して、ビット値Ｄ４を“１”に決定する。次に、制御部１０３は、内部クロックｆｃｋの第２番目の立ち下がりエッジに同期して、ビット決定期間Ｐ４に対応する制御電圧Ｖｄｐ４を電源電圧Ｖｄｄから接地電圧Ｖｓｓに切り替えるとともにビット決定期間Ｐ４に対応する制御電圧Ｖｕｎ４を接地電圧Ｖｓｓから電源電圧Ｖｄｄに切り替える。これにより、アナログ電圧Ｖｐが降下するとともにアナログ電圧Ｖｎが上昇する。
次に、ビット値Ｄ３，Ｄ２にそれぞれ対応するビット決定期間Ｐ３，Ｐ２において、制御部１０３は、内部クロックｆｃｋの第３番目および第４番目の立ち上がりエッジに同期して、ビット値Ｄ３，Ｄ２を“０”に決定する。次に、制御部１０３は、内部クロックｆｃｋの第３番目および第４番目の立ち下がりエッジに同期して、ビット決定期間Ｐ３，Ｐ２に対応する制御電圧Ｖｕｐ３，Ｖｕｐ２を接地電圧Ｖｓｓから電源電圧Ｖｄｄに切り替えるとともにビット決定期間Ｐ３，Ｐ２に対応する制御電圧Ｖｄｎ３，Ｖｄｎ２を電源電圧Ｖｄｄから接地電圧Ｖｓｓに切り替える。これにより、アナログ電圧Ｖｐが上昇するとともにアナログ電圧Ｖｎが降下する。
次に、ビット値Ｄ１に対応するビット決定期間Ｐ１において、制御部１０３は、内部クロックｆｃｋの第５番目の立ち上がりエッジに同期して、ビット値Ｄ１を“１”に決定する。次に、制御部１０３は、内部クロックｆｃｋの第５番目の立ち下がりエッジに同期して、ビット決定期間Ｐ１に対応する制御電圧Ｖｄｐ１を電源電圧Ｖｄｄから接地電圧Ｖｓｓに切り替えるとともにビット決定期間Ｐ１に対応する制御電圧Ｖｕｎ１を接地電圧Ｖｓｓから電源電圧Ｖｄｄに切り替える。
次に、ビット値Ｄ０に対応する最下位ビット決定期間Ｐ０（例えば、内部クロックｆｃｋの第５番目の立ち下がりエッジからサンプリングクロックｆｓの立ち上がりエッジまでの期間）において、制御部１０３は、内部クロックｆｃｋの第６番目の立ち上がりエッジに同期して、ビット値Ｄ０を“１”に決定する。
〔電荷移動〕
次に、図４（ａ），図４（ｂ）を参照して、図１に示した容量ＤＡ変換器１０１ｐ，１０１ｎにおける電荷移動について説明する。ここでは、容量ＤＡ変換器１０１ｐを例に挙げて説明する。なお、図中、アップ容量１５ｕ，１４ｕは、それぞれ、アップ容量１５ｕｐ，１４ｕｐに相当し、アップ容量１０ｕは、アップ容量１３ｕｐ〜１１ｕｐの合成容量に相当し、ダウン容量１５ｄ，１４ｄは、ダウン容量１５ｄｐ，１４ｄｐに相当し、ダウン容量１０ｄは、ダウン容量１３ｄｐ〜１１ｄｐの合成容量に相当する。また、容量１５ｕ，１５ｄの容量値を“Ｃ”とすると、容量１４ｕ，１４ｄの容量値は“Ｃ／２”と表現でき、容量１０ｕ，１０ｄの容量値は“Ｃ／２”と近似的に表現できる。
次に、図４（ａ），図４（ｂ）を参照して、図１に示した容量ＤＡ変換器１０１ｐ，１０１ｎにおける電荷移動について説明する。ここでは、容量ＤＡ変換器１０１ｐを例に挙げて説明する。なお、図中、アップ容量１５ｕ，１４ｕは、それぞれ、アップ容量１５ｕｐ，１４ｕｐに相当し、アップ容量１０ｕは、アップ容量１３ｕｐ〜１１ｕｐの合成容量に相当し、ダウン容量１５ｄ，１４ｄは、ダウン容量１５ｄｐ，１４ｄｐに相当し、ダウン容量１０ｄは、ダウン容量１３ｄｐ〜１１ｄｐの合成容量に相当する。また、容量１５ｕ，１５ｄの容量値を“Ｃ”とすると、容量１４ｕ，１４ｄの容量値は“Ｃ／２”と表現でき、容量１０ｕ，１０ｄの容量値は“Ｃ／２”と近似的に表現できる。
ステップＳＴ１０２では、図４（ａ）のように、アップ容量１５ｕ，１４ｕ，１０ｕの他端には、接地電圧Ｖｓｓが印加され、ダウン容量１５ｄ，１４ｄ，１０ｄの他端には、電源電圧Ｖｄｄが印加される。次に、アナログ電圧Ｖｐがアナログ電圧Ｖｎよりも低くない場合、ステップＳＴ１０６において、ダウン容量１５ｄの他端に印加される制御電圧は、電源電圧Ｖｄｄから接地電圧Ｖｓｓに切り替えられる。この場合、図４（ｂ）のように、アップ容量１５ｕ，１４ｕ，１０ｕおよびダウン容量１５ｄ，１４ｄ，１０ｄにおいて電荷Ｑ１，Ｑ２，…，Ｑ６がそれぞれ移動し、アップ容量１５ｕ，１４ｕ，１０ｕおよびダウン容量１５ｄ，１４ｄ，１０ｄにおいて電荷が再分配される。また、制御電圧が切り替えられた後に電源電圧Ｖｄｄが印加されるダウン容量１４ｄ，１０ｄを移動する電荷Ｑ５，Ｑ６は、電荷再分配によって消費される電荷に相当する。ここで、制御電圧を切り替える前のアナログ電圧Ｖｐを“Ｖ（ｋ）”とし、制御電圧を切り替えた後のアナログ電圧Ｖｐを“Ｖ（ｋ＋１）”とすると、電荷Ｑ５，Ｑ６は、次式のように表現できる。
また、電荷Ｑ５，Ｑ６の和は、次式のように表現できる。
上式より、ステップＳＴ１０６における電荷移動量（容量ＤＡ変換器１０１ｐにおける電荷移動量）は、従来の逐次比較型ＡＤ変換器（ＳＴ９０６）における電荷移動量よりも少ない（“Ｃ・Ｖｄｄ”だけ少ない）ことがわかる。これと同様に、ステップＳＴ１０５における電荷移動量（容量ＤＡ変換器１０１ｎにおける電荷移動量）も、従来の逐次比較型ＡＤ変換器（ＳＴ９０６）における電荷移動量よりも少ない。
以上のように、容量ＤＡ変換器１０１ｐの容量アレイをアップ容量アレイ（アップ容量１５ｕｐ〜１１ｕｐ）とダウン容量アレイ（ダウン容量１５ｄｐ〜１１ｄｐ）とに分割し、アップ容量アレイおよびダウン容量アレイを個別に制御することにより、容量ＤＡ変換器１０１ｐにおける消費電力を低減できる。これと同様の原理により、容量ＤＡ変換器１０１ｎにおける消費電力も低減できる。その結果、逐次比較型ＡＤ変換器１の消費電力を低減できる。
また、従来の逐次比較型ＡＤ変換器では、アナログ信号Ｖｉｎがサンプリングされ（ＳＴ９０１，ＳＴ９０２）、内部クロックｆｃｋの第１番目のパルスに同期して制御電圧Ｖ９５が接地電圧Ｖｓｓから電源電圧Ｖｄｄに切り替えられ（ＳＴ９０３）、その後、内部クロックｆｃｋの第２番目のパルスに同期して最上位ビット値の決定および制御電圧の制御が実行される（ＳＴ９０５、または、ＳＴ９０６）。一方、図１に示した逐次比較型ＡＤ変換器１では、アナログ信号Ｖｉｎｐ，Ｖｉｎｎがサンプリングされ（ＳＴ１０１，ＳＴ１０２）、その後、内部クロックｆｃｋの第１番目のパルスに同期して最上位ビット値の決定および制御電圧の制御が実行される（ＳＴ１０５、または、ＳＴ１０６）。したがって、サンプリングクロックｆｓの１周期内における内部クロックｆｃｋのパルス数を１パルス分削減できる。これにより、逐次比較型ＡＤ変換器におけるＡＤ変換処理時間を短縮できる。
さらに、比較器１０２のコモン電圧（例えば、図３では、０．５Ｖ）を中心としてアナログ電圧Ｖｐ，Ｖｎを対称的に変化させることができる。これにより、レール・ツー・レール動作が可能となるように比較器１０２を設計しなくても良いので、比較器１０２の設計難易度を緩和できる。
また、一般的に、半導体集積回路の内部では、電源電圧のインピーダンスが最も低い。したがって、電源電圧Ｖｄｄをアップ容量１５ｕｐ〜１１ｕｐおよびアップ容量１５ｕｎ〜１１ｕｎの他端に印加することにより、電源電圧Ｖｄｄよりもインピーダンスが高い他の電圧をアップ容量１５ｕｐ〜１１ｕｐおよびアップ容量１５ｕｎ〜１１ｕｎの他端に印加する場合よりも、セトリング時間を短縮できる。
（実施形態１の変形例１）
図５に示した逐次比較型ＡＤ変換器１ａは、図１に示した容量ＤＡ変換器１０１ｐ，１０１ｎに代えて、容量ＤＡ変換器２０１ｐ，２０１ｎを備える。その他の構成は、図１に示した逐次比較型ＤＡ変換器１の構成と同様である。容量ＤＡ変換器２０１ｐ，２０１ｎは、それぞれ、図１に示した容量ＤＡ変換器１０１ｐ，１０１ｎの構成に加えて、入力容量２１ｐ，２１ｎを含む。入力容量２１ｐは、サンプリングノードＮｓｐと接地ノード（接地電圧Ｖｓｓが印加されるノード）との間に接続され、入力容量２１ｎは、サンプリングノードＮｓｎと接地ノードとの間に接続される。このように構成することにより、逐次比較型ＡＤ変換器１ａの入力レンジを調整することができる。例えば、図１に示した逐次比較型ＡＤ変換器１の入力レンジよりも狭くすることができる。具体的に説明すると、入力容量２１ｐ，２１ｎの容量値を“１２８Ｃ０”とすると、逐次比較型ＡＤ変換器１ａの入力レンジを逐次比較型ＡＤ変換器１の入力レンジの６２／（６２＋１２８）倍に設定できる。これにより、例えば、逐次比較型ＡＤ変換器１ａの入力レンジを逐次比較型ＡＤ変換器１ａの前段に設けられるサンプリングバッファ（図示せず）の線形レンジ内に収めることができる。
図５に示した逐次比較型ＡＤ変換器１ａは、図１に示した容量ＤＡ変換器１０１ｐ，１０１ｎに代えて、容量ＤＡ変換器２０１ｐ，２０１ｎを備える。その他の構成は、図１に示した逐次比較型ＤＡ変換器１の構成と同様である。容量ＤＡ変換器２０１ｐ，２０１ｎは、それぞれ、図１に示した容量ＤＡ変換器１０１ｐ，１０１ｎの構成に加えて、入力容量２１ｐ，２１ｎを含む。入力容量２１ｐは、サンプリングノードＮｓｐと接地ノード（接地電圧Ｖｓｓが印加されるノード）との間に接続され、入力容量２１ｎは、サンプリングノードＮｓｎと接地ノードとの間に接続される。このように構成することにより、逐次比較型ＡＤ変換器１ａの入力レンジを調整することができる。例えば、図１に示した逐次比較型ＡＤ変換器１の入力レンジよりも狭くすることができる。具体的に説明すると、入力容量２１ｐ，２１ｎの容量値を“１２８Ｃ０”とすると、逐次比較型ＡＤ変換器１ａの入力レンジを逐次比較型ＡＤ変換器１の入力レンジの６２／（６２＋１２８）倍に設定できる。これにより、例えば、逐次比較型ＡＤ変換器１ａの入力レンジを逐次比較型ＡＤ変換器１ａの前段に設けられるサンプリングバッファ（図示せず）の線形レンジ内に収めることができる。
（実施形態１の変形例２）
図６に示した逐次比較型ＡＤ変換器１ｂは、図１に示した容量ＤＡ変換器１０１ｐ，１０１ｎに代えて、直並列型の容量ＤＡ変換器３０１ｐ，３０１ｎを備える。また、逐次比較型ＡＤ変換器１ｂは、補正容量アレイ３１１ｐ，３１１ｎおよび容量補正部３１２ｐ，３１２ｎをさらに備える。その他の構成は、図１に示した逐次比較型ＡＤ変換器１の構成と同様である。
図６に示した逐次比較型ＡＤ変換器１ｂは、図１に示した容量ＤＡ変換器１０１ｐ，１０１ｎに代えて、直並列型の容量ＤＡ変換器３０１ｐ，３０１ｎを備える。また、逐次比較型ＡＤ変換器１ｂは、補正容量アレイ３１１ｐ，３１１ｎおよび容量補正部３１２ｐ，３１２ｎをさらに備える。その他の構成は、図１に示した逐次比較型ＡＤ変換器１の構成と同様である。
〔容量ＤＡ変換器〕
容量ＤＡ変換器３０１ｐ，３０１ｎは、それぞれ、図１に示した容量ＤＡ変換器１０１ｐ，１０１ｎの構成に加えて、結合容量３０ｐ，３０ｎを含む。
容量ＤＡ変換器３０１ｐ，３０１ｎは、それぞれ、図１に示した容量ＤＡ変換器１０１ｐ，１０１ｎの構成に加えて、結合容量３０ｐ，３０ｎを含む。
結合容量３０ｐの一端は、ｐ個（ここでは、ｐ＝２）のアップ容量１５ｕｐ，１４ｕｐおよびｐ個（ここでは、ｐ＝２）のダウン容量１５ｄｐ，１４ｄｐの一端とサンプリングノードＮｓｐとに接続される。結合容量３０ｐの他端は、ｑ個（ｐ＋ｑ＝ｎ、ここでは、ｑ＝３）個のアップ容量１３ｕｐ〜１１ｕｐおよびｑ個（ｐ＋ｑ＝ｎ、ここでは、ｑ＝３）のダウン容量１３ｄｐ〜１１ｄｐの一端に接続される。すなわち、アップ容量１３ｕｐ〜１１ｕｐおよびダウン容量１３ｄｐ〜１１ｄｐの一端は、結合容量３０ｐを介してサンプリングノードＮｓｐに接続されている。なお、ｐ個のアップ容量１５ｕｐ，１４ｕｐおよびｐ個のダウン容量１５ｄｐ，１４ｄｐは、デジタルコードの上位ｐビット（ここでは、ビット値Ｄ５，Ｄ４）にそれぞれ対応し、ｑ個のアップ容量１３ｕｐ〜１１ｕｐおよびｑ個のダウン容量１３ｄｐ〜１１ｄｐは、デジタルコードの最下位ビットを除く下位ｑビット（ここでは、ビット値Ｄ３，Ｄ２，Ｄ１）にそれぞれ対応している。
結合容量３０ｎの一端は、ｐ個（ここでは、ｐ＝２）のアップ容量１５ｕｎ，１４ｕｎおよびｐ個（ここでは、ｐ＝２）のダウン容量１５ｄｎ，１４ｄｎの一端とサンプリングノードＮｓｎとに接続される。結合容量３０ｎの他端は、ｑ個（ｐ＋ｑ＝ｎ、ここでは、ｑ＝３）個のアップ容量１３ｕｎ〜１１ｕｎおよびｑ個（ｐ＋ｑ＝ｎ、ここでは、ｑ＝３）のダウン容量１３ｄｎ〜１１ｄｎの一端に接続される。すなわち、アップ容量１３ｕｎ〜１１ｕｎおよびダウン容量１３ｄｎ〜１１ｄｎの一端は、結合容量３０ｎを介してサンプリングノードＮｓｎに接続されている。なお、ｐ個のアップ容量１５ｕｎ，１４ｕｎおよびｐ個のダウン容量１５ｄｎ，１４ｄｎは、デジタルコードの上位ｐビット（ここでは、ビット値Ｄ５，Ｄ４）にそれぞれ対応し、ｑ個のアップ容量１３ｕｎ〜１１ｕｎおよびｑ個のダウン容量１３ｄｎ〜１１ｄｎは、デジタルコードの最下位ビットを除く下位ｑビット（ここでは、ビット値Ｄ３，Ｄ２，Ｄ１）にそれぞれ対応している。
以上のように、直並列型の容量アレイを用いて容量ＤＡ変換器３０１ｐ，３０１ｎを構成することにより、直列型の容量アレイを用いて容量ＤＡ変換器を構成する場合（例えば、図１に示した容量ＤＡ変換器１０１ｐ，１０１ｎ）よりも、容量ＤＡ変換器の実装面積を削減できる。例えば、アップ容量１１ｕｐおよびダウン容量１１ｄｐの容量値を“Ｃ０”とすると、アップ容量１５ｕｐおよびダウン容量１５ｄｎの容量値を“２Ｃ０”とし、アップ容量１４ｕｐおよびダウン容量１４ｄｎの容量値を“Ｃ０”とすることができる。なお、容量ＤＡ変換器３０１ｐ，３０１ｎは、それぞれ、図５に示した入力容量２１ｐ，２１ｎをさらに含んでいても良い。
〔補正容量アレイ，容量補正部〕
補正容量アレイ３１１ｐは、複数（ここでは、４個）の補正容量３１〜３１によって構成される。補正容量アレイ３１１ｐを構成する補正容量３１〜３１の一端は、結合容量３０ｐの他端に接続される。容量補正部３１２ｐは、補正容量アレイ３１１ｐを構成する補正容量３１〜３１の他端と接地ノード（接地電圧Ｖｓｓが印加されるノード）との接続状態を切り替える。例えば、容量補正部３１２ｐは、補正容量アレイ３１１ｐを構成する補正容量３１〜３１の他端と接地ノードとの間にそれぞれ接続された複数（ここでは、４個）のスイッチＳＷ３〜ＳＷ３を含む。
補正容量アレイ３１１ｐは、複数（ここでは、４個）の補正容量３１〜３１によって構成される。補正容量アレイ３１１ｐを構成する補正容量３１〜３１の一端は、結合容量３０ｐの他端に接続される。容量補正部３１２ｐは、補正容量アレイ３１１ｐを構成する補正容量３１〜３１の他端と接地ノード（接地電圧Ｖｓｓが印加されるノード）との接続状態を切り替える。例えば、容量補正部３１２ｐは、補正容量アレイ３１１ｐを構成する補正容量３１〜３１の他端と接地ノードとの間にそれぞれ接続された複数（ここでは、４個）のスイッチＳＷ３〜ＳＷ３を含む。
補正容量アレイ３１１ｎは、複数（ここでは、４個）の補正容量３１〜３１によって構成される。補正容量アレイ３１１ｎを構成する補正容量３１〜３１の一端は、結合容量３０ｎの他端に接続される。容量補正部３１２ｎは、補正容量アレイ３１１ｎを構成する補正容量３１〜３１の他端と接地ノードとの接続状態を切り替える。例えば、容量補正部３１２ｎは、補正容量アレイ３１１ｎを構成する補正容量３１〜３１の他端と接地ノードとの間にそれぞれ接続された複数（ここでは、４個）のスイッチＳＷ３〜ＳＷ３を含む。
〔結合容量の設計および容量補正〕
次に、結合容量３０ｐ，３０ｎの設計と、補正容量アレイ３１１ｐ，３１１ｎおよび容量補正部３１２ｐ，３１２ｎを用いた容量補正について説明する。ここでは、容量ＤＡ変換器３０１ｐを例に挙げて説明する。
次に、結合容量３０ｐ，３０ｎの設計と、補正容量アレイ３１１ｐ，３１１ｎおよび容量補正部３１２ｐ，３１２ｎを用いた容量補正について説明する。ここでは、容量ＤＡ変換器３０１ｐを例に挙げて説明する。
まず、上位容量アレイ（アップ容量１５ｕｐ，１４ｕｐおよびダウン容量１５ｄｐ，１４ｄｐ）の単位容量を“Ｃｕ１”とし、上位容量アレイの共通電極に付加された寄生容量を“Ｃｐ１”とし、下位容量アレイ（アップ容量１３ｕｐ〜１１ｕｐおよびダウン容量１３ｄｐ〜１１ｄｐ）の単位容量を“Ｃｕ２”とし、下位容量アレイの共通電極に付加された寄生容量を“Ｃｐ２”とし、補正容量アレイ３１１ｐの容量値（補正容量３１〜３１のうち他端に接地ノードが接続された補正容量の合計容量値）を“Ｃｔｒｉｍ”とすると、上位容量アレイの合計容量値“ＣＴ１”および下位容量アレイの合計容量値“ＣＴ２”は、次式のようになる。
また、結合容量３０ｐの容量値を“Ｃａ”とし、上位容量アレイと結合容量３０ｐとを含む等価容量の容量値を“Ｃｅｑ１”とし、結合容量３０ｐと下位容量アレイとを含む等価容量の容量値を“Ｃｅｑ２”とすると、次式のようになる。なお、次式において、“||”は、上位容量アレイと結合容量３０ｐ（または、結合容量３０ｐと下位容量アレイ）が互いに直列に接続されていることを示している。
さらに、上位容量アレイの単位電荷量（Ｃｕ１・Ｖｄｄ）に対する電圧変動（サンプリングノードＮｓｐの電圧変動）を“ΔＶ１”とすると、次式のようになる。
この電圧変動ΔＶ１を下位容量アレイの単位容量で生じる電圧変動ΔＶ１’に換算すると、次式のようになる。
一方、下位容量アレイの単位電荷量（Ｃｕ２・Ｖｄｄ）に対する電圧変動を“ΔＶ２”とすると、次式のようになる。
この電圧変動ΔＶ２を上位容量アレイに現れる電圧変動ΔＶ２’（サンプリングノードＮｓｐの電圧変動）に換算すると、次式のようになる。
ここで、電圧変動ΔＶ１’および電圧変動ΔＶ２’は互いに等しいので、次式の関係が成り立つ。
次に、数１０の式および数１２の式を数１３の式に代入すると、次式のようになる。
上式を整理すると、次式のようになる。
次に、数７の式および数８の式を数１５の式に代入すると、次式のようになる。
上式を整理して、結合容量３０ｐの容量値Ｃａについて解くと、次式のようになる。
上式より、結合容量３０ｐの容量値Ｃａを下位容量アレイの合計容量値ＣＴ２の１／｛２ｑ（Ｃｕ２／Ｃｕ１）−１｝倍に設計することにより、下位容量アレイの電圧変動を、結合容量３０ｐを介して、サンプリングノードＮｓｐの電圧変動に等価に換算でき、容量ＤＡ変換器３０１ｐの線形性を保つことができる。
特に、上位容量アレイの単位容量と下位容量アレイの単位容量とを互いに等しい値に設計する場合（Ｃｕ１＝Ｃｕ２＝Ｃ０の場合）、次式のようになる。
具体的に説明すると、ｑ＝１〜５の場合、次式のようになる（図６の例は、ｑ＝３の場合に相当する）。
ここで、下位容量アレイの寄生容量Ｃｐ２が十分小さく“０”とみなせ、且つ、補正容量アレイの容量値Ｃｔｒｉｍが“０”である場合、結合容量３０ｐの容量値Ｃａは、ｑの値によらず常に“２Ｃ０”となる。ただし、実際には、上位容量アレイおよび下位容量アレイの各々には寄生容量が付加されるので、数１８の式が成り立つように容量補正部３１２ｐによって補正容量アレイ３１１ｐの接続状態を制御して下位容量アレイの合計容量値ＣＴ２を補正することにより、容量ＤＡ変換器３０１ｐの線形性を保つことができる。また、これと同様の原理により、容量ＤＡ変換器３０１ｎの線形性を保つことができる。その結果、逐次比較型ＡＤ変換器１ｂの線形性を改善できる。
なお、逐次比較型ＡＤ変換器１ｂは、補正容量アレイ３１１ｐ，３１１ｎおよび容量補正部３１２ｐ，３１２ｎを備えていなくても良い。
（実施形態１の変形例３）
図７に示した逐次比較型ＡＤ変換器１ｃは、図１に示した逐次比較型ＡＤ変換器１の構成に加えて、オフセット調整容量アレイ４０１ｐ，４０１ｎと、オフセット調整部４０２ｐ，４０２ｎとを備える。
図７に示した逐次比較型ＡＤ変換器１ｃは、図１に示した逐次比較型ＡＤ変換器１の構成に加えて、オフセット調整容量アレイ４０１ｐ，４０１ｎと、オフセット調整部４０２ｐ，４０２ｎとを備える。
オフセット調整容量アレイ４０１ｐは、複数（ここでは、３個）のオフセット調整容量４１〜４１によって構成される。オフセット調整容量アレイ４０１ｐを構成するオフセット調整容量４１〜４１の一端は、サンプリングノードＮｓｐに接続される。オフセット調整部４０２ｐは、外部制御に応答して、オフセット容量アレイ４０１ｐを構成するオフセット調整容量４１〜４１の他端に接地電圧Ｖｓｓおよび電源電圧Ｖｄｄのいずれか一方を供給する。例えば、オフセット調整部４０２ｐは、複数（ここでは、３個）のインバータ４２〜４２を含む。インバータ４２〜４２は、それぞれ、外部制御に応答して、接地電圧Ｖｓｓおよび電源電圧Ｖｄｄのいずれか一方を、オフセット制御電圧Ｖｏｐ１〜Ｖｏｐ３としてオフセット調整容量４１〜４１の他端に供給する。
オフセット調整容量アレイ４０１ｎは、複数（ここでは、３個）のオフセット調整容量４１〜４１によって構成される。オフセット容量アレイ４０１ｎを構成するオフセット調整容量４１〜４１の一端は、サンプリングノードＮｓｎに接続される。オフセット調整部４０２ｎは、外部制御に応答して、オフセット容量アレイ４０１ｎを構成するオフセット調整容量４１〜４１の他端に接地電圧Ｖｓｓおよび電源電圧Ｖｄｄのいずれか一方を供給する。例えば、オフセット調整部４０２ｎは、複数（ここでは、３個）のインバータ４２〜４２を含む。インバータ４２〜４２は、それぞれ、外部制御に応答して、接地電圧Ｖｓｓおよび電源電圧Ｖｄｄのいずれか一方を、オフセット制御電圧Ｖｏｎ１〜Ｖｏｎ３としてオフセット調整容量４１〜４１の他端に供給する。
以上のように構成することにより、比較器１０２のオフセットを調整する（例えば、“０”にする）ことができ、その結果、逐次比較型ＡＤ変換器１ｃのオフセットを調整する（例えば、“０”にする）ことができる。また、オフセット調整容量アレイ４０１ｐ，４０１ｎおよびオフセット調整部４０２ｐ，４０２ｎは、容量ＤＡ変換器１０１ｐ，１０１ｎに含まれる重み付け容量（アップ容量およびダウン容量）のミスマッチ補正に利用されても良い。
なお、オフセット制御電圧Ｖｏｐ１〜Ｖｏｐ３およびオフセット制御電圧Ｖｏｎ１〜Ｖｏｎ３の初期値は、全て、接地電圧Ｖｓｓ（または、電源電圧Ｖｄｄ）に設定されることが好ましい。このように設定することにより、入力レンジの調整範囲を広くすることができる。また、オフセット調整容量アレイ４０１ｐ，４０１ｎを構成するオフセット調整容量４１〜４１の容量値は、全て同一であっても良いし、重み付けされていても良い。
また、逐次比較型ＡＤ変換器１ｃは、容量ＤＡ変換器１０１ｐ，１０１ｎに代えて、図５に示した容量ＤＡ変換器２０１ｐ，２０１ｎを備えていても良い。
（実施形態１の変形例４）
図８に示した逐次比較型ＡＤ変換器１ｄは、図６に示した補正容量アレイ３１１ｐ，３１１ｎおよび容量補正部３１２ｐ，３１２ｎに代えて、オフセット調整容量アレイ４０１ｐ，４０１ｎおよびオフセット調整部４０２ｐ，４０２ｎを備える。その他の構成は、図６に示した逐次比較型ＡＤ変換器１ｂと同様である。オフセット調整容量アレイ４０１ｐを構成するオフセット調整容量４１〜４１の一端は、サンプリングノードＮｓｐに接続され、オフセット調整容量アレイ４０１ｎの構成するオフセット調整容量４１〜４１の一端は、サンプリングノードＮｓｎに接続される。このように構成することにより、比較器１０２のオフセットを調整する（例えば、“０”にする）ことができ、その結果、逐次比較型ＡＤ変換器１ｃのオフセットを調整する（例えば、“０”にする）ことができる。また、オフセット調整容量アレイ４０１ｐ，４０１ｎおよびオフセット調整部４０２ｐ，４０２ｎは、容量ＤＡ変換器３０１ｐ，３０１ｎに含まれる重み付け容量（アップ容量およびダウン容量）のミスマッチ補正に利用されても良いし、結合容量３０ｐ，３０ｎの容量値の補正に利用されても良い。
図８に示した逐次比較型ＡＤ変換器１ｄは、図６に示した補正容量アレイ３１１ｐ，３１１ｎおよび容量補正部３１２ｐ，３１２ｎに代えて、オフセット調整容量アレイ４０１ｐ，４０１ｎおよびオフセット調整部４０２ｐ，４０２ｎを備える。その他の構成は、図６に示した逐次比較型ＡＤ変換器１ｂと同様である。オフセット調整容量アレイ４０１ｐを構成するオフセット調整容量４１〜４１の一端は、サンプリングノードＮｓｐに接続され、オフセット調整容量アレイ４０１ｎの構成するオフセット調整容量４１〜４１の一端は、サンプリングノードＮｓｎに接続される。このように構成することにより、比較器１０２のオフセットを調整する（例えば、“０”にする）ことができ、その結果、逐次比較型ＡＤ変換器１ｃのオフセットを調整する（例えば、“０”にする）ことができる。また、オフセット調整容量アレイ４０１ｐ，４０１ｎおよびオフセット調整部４０２ｐ，４０２ｎは、容量ＤＡ変換器３０１ｐ，３０１ｎに含まれる重み付け容量（アップ容量およびダウン容量）のミスマッチ補正に利用されても良いし、結合容量３０ｐ，３０ｎの容量値の補正に利用されても良い。
なお、逐次比較型ＡＤ変換器１ｄは、図６に示した補正容量アレイ３１１ｐ，３１１ｎ
および容量補正部３１２ｐ，３１２ｎをさらに備えていても良い。
および容量補正部３１２ｐ，３１２ｎをさらに備えていても良い。
（実施形態２）
図９は、実施形態２による逐次比較型ＡＤ変換器２の構成例を示す。逐次比較型ＡＤ変換器２は、アナログ信号Ｖｉｎをｎ＋１個（ｎ≧２、ここでは、ｎ＝５）のビット値Ｄ５〜Ｄ０からなるデジタルコードに変換する。逐次比較型ＡＤ変換器２は、容量ＤＡ変換器１０１と、サンプリングスイッチＳＷｓと、比較器２０２と、制御部２０３とを備える。
図９は、実施形態２による逐次比較型ＡＤ変換器２の構成例を示す。逐次比較型ＡＤ変換器２は、アナログ信号Ｖｉｎをｎ＋１個（ｎ≧２、ここでは、ｎ＝５）のビット値Ｄ５〜Ｄ０からなるデジタルコードに変換する。逐次比較型ＡＤ変換器２は、容量ＤＡ変換器１０１と、サンプリングスイッチＳＷｓと、比較器２０２と、制御部２０３とを備える。
〔容量ＤＡ変換器〕
容量ＤＡ変換器１０１は、図１に示した容量ＤＡ変換器１０１ｐと同様の構成を有しており、ｎ個（ここでは、ｎ＝５）のアップ容量１５ｕ〜１１ｕと、ｎ個（ここでは、ｎ＝５）のダウン容量１５ｄ〜１１ｄと、供給切替部１００とを含む。アップ容量１５ｕ〜１１ｕおよびダウン容量１５ｄ〜１１ｄの一端は、サンプリングノードＮｓに接続される。供給切替部１００は、制御部２０３による制御に応答して、アップ容量１５ｕ〜１１ｕおよびダウン容量１５ｄ〜１１ｄの他端に接地電圧Ｖｓｓおよび電源電圧Ｖｄｄのいずれか一方を供給する。容量ＤＡ変換器１０１では、インバータ１６ｕ〜１６ｕおよびインバータ１６ｄ〜１６ｄは、制御部２０３による制御に応答して、接地電圧Ｖｓｓおよび電源電圧Ｖｄｄのいずれか一方を、制御電圧Ｖｕ５〜Ｖｕ１および制御電圧Ｖｄ５〜Ｖｄ１として、アップ容量１５ｕ〜１１ｕの他端およびダウン容量１５ｄ〜１１ｄの他端にそれぞれ供給する。
容量ＤＡ変換器１０１は、図１に示した容量ＤＡ変換器１０１ｐと同様の構成を有しており、ｎ個（ここでは、ｎ＝５）のアップ容量１５ｕ〜１１ｕと、ｎ個（ここでは、ｎ＝５）のダウン容量１５ｄ〜１１ｄと、供給切替部１００とを含む。アップ容量１５ｕ〜１１ｕおよびダウン容量１５ｄ〜１１ｄの一端は、サンプリングノードＮｓに接続される。供給切替部１００は、制御部２０３による制御に応答して、アップ容量１５ｕ〜１１ｕおよびダウン容量１５ｄ〜１１ｄの他端に接地電圧Ｖｓｓおよび電源電圧Ｖｄｄのいずれか一方を供給する。容量ＤＡ変換器１０１では、インバータ１６ｕ〜１６ｕおよびインバータ１６ｄ〜１６ｄは、制御部２０３による制御に応答して、接地電圧Ｖｓｓおよび電源電圧Ｖｄｄのいずれか一方を、制御電圧Ｖｕ５〜Ｖｕ１および制御電圧Ｖｄ５〜Ｖｄ１として、アップ容量１５ｕ〜１１ｕの他端およびダウン容量１５ｄ〜１１ｄの他端にそれぞれ供給する。
〔サンプリングスイッチ〕
サンプリングスイッチＳＷｓは、アナログ信号ＶｉｎをサンプリングノードＮｓにサンプリングするために設けられている。サンプリングスイッチＳＷｓは、制御部２０３による制御に応答して、オン状態とオフ状態とを切り替える。
サンプリングスイッチＳＷｓは、アナログ信号ＶｉｎをサンプリングノードＮｓにサンプリングするために設けられている。サンプリングスイッチＳＷｓは、制御部２０３による制御に応答して、オン状態とオフ状態とを切り替える。
〔比較器〕
比較器２０２は、比較電圧Ｖａ（例えば、０．５Ｖ）とサンプリングノードＮｓにおけるアナログ電圧Ｖ１０１とを比較する。例えば、比較器２０２の出力は、アナログ電圧Ｖ１０１が比較電圧Ｖａよりも低い場合にはローレベルになり、アナログ電圧Ｖ１０１が比較電圧Ｖａよりも低くない場合にはハイレベルになる。
比較器２０２は、比較電圧Ｖａ（例えば、０．５Ｖ）とサンプリングノードＮｓにおけるアナログ電圧Ｖ１０１とを比較する。例えば、比較器２０２の出力は、アナログ電圧Ｖ１０１が比較電圧Ｖａよりも低い場合にはローレベルになり、アナログ電圧Ｖ１０１が比較電圧Ｖａよりも低くない場合にはハイレベルになる。
〔制御部〕
制御部２０３は、サンプリングクロックｆｓおよび内部クロックｆｃｋに同期して、サンプリングスイッチＳＷｓおよび供給切替部１００の制御や、ビット値Ｄ５〜Ｄ０の決定を実行する。
制御部２０３は、サンプリングクロックｆｓおよび内部クロックｆｃｋに同期して、サンプリングスイッチＳＷｓおよび供給切替部１００の制御や、ビット値Ｄ５〜Ｄ０の決定を実行する。
制御部２０３は、サンプリング期間Ｐｓ（図３参照）において、アップ容量１５ｕ〜１１ｕの他端に接地電圧Ｖｓｓが供給されるとともにダウン容量１５ｄ〜１１ｄの他端に電源電圧Ｖｄｄが供給されるように、供給切替部１００を制御する。
また、制御部２０３は、ビット値Ｄ５〜Ｄ０がビット値Ｄ５（ＭＳＢ：最上位ビット値）から順番に決定されるように、ビット決定期間Ｐ５〜Ｐ１および最下位ビット決定期間Ｐ０（図３参照）の各々において、比較器２０２による比較結果に応じてビット値Ｄ５〜Ｄ０のうちそのビット決定期間に対応するビット値を決定する。
さらに、制御部２０３は、アナログ電圧Ｖ１０１が比較電圧Ｖａに漸近するように、ビット決定期間Ｐ５〜Ｐ１（図３参照）の各々において、比較器２０２による比較結果に応じて供給切替部１００を制御する。詳しく説明すると、ビット決定期間Ｐ５〜Ｐ１の各々において、制御部２０３は、アナログ電圧Ｖ１０１が比較電圧Ｖａよりも低い場合には、アップ容量１５ｕ〜１１ｕのうちそのビット決定期間に対応するアップ容量の他端に電源電圧Ｖｄｄが供給されるように、供給切替部１００を制御し、アナログ電圧Ｖ１０１が比較電圧Ｖａよりも低くない場合には、ダウン容量１５ｄ〜１１ｄのうちそのビット決定期間に対応するダウン容量の他端に接地電圧Ｖｓｓが供給されるように、供給切替部１００を制御する。
〔動作〕
次に、図１０を参照して、逐次比較型ＡＤ変換器２による動作について説明する。
次に、図１０を参照して、逐次比較型ＡＤ変換器２による動作について説明する。
《ＳＴ２０１》
まず、制御部２０３は、サンプリング期間Ｐｓが開始されると、制御電圧Ｖｕ５〜Ｖｕ１を接地電圧Ｖｓｓに設定するとともに制御電圧Ｖｄ５〜Ｖｄ１を電源電圧Ｖｄｄに設定し、サンプリングスイッチＳＷｓをオフ状態からオン状態に切り替える。
まず、制御部２０３は、サンプリング期間Ｐｓが開始されると、制御電圧Ｖｕ５〜Ｖｕ１を接地電圧Ｖｓｓに設定するとともに制御電圧Ｖｄ５〜Ｖｄ１を電源電圧Ｖｄｄに設定し、サンプリングスイッチＳＷｓをオフ状態からオン状態に切り替える。
《ＳＴ２０２》
次に、制御部２０３は、サンプリング期間Ｐｓが経過すると、サンプリングスイッチＳＷｓをオン状態からオフ状態に切り替える。また、制御部２０３は、６個のビット値Ｄ５〜Ｄ０のうちビット値Ｄ５（最上位ビット値）を処理対象のビット値（以下、ビット値Ｄｉと表記）として選択する。ここでは、ｉ＝５〜０ である。
次に、制御部２０３は、サンプリング期間Ｐｓが経過すると、サンプリングスイッチＳＷｓをオン状態からオフ状態に切り替える。また、制御部２０３は、６個のビット値Ｄ５〜Ｄ０のうちビット値Ｄ５（最上位ビット値）を処理対象のビット値（以下、ビット値Ｄｉと表記）として選択する。ここでは、ｉ＝５〜０ である。
《ＳＴ２０３》
次に、制御部２０３は、ビット値Ｄｉがビット値Ｄ０（最下位ビット値）であるか否かを判定する。ビット値Ｄｉがビット値Ｄ０ではない場合には、ステップＳＴ２０４へ進み、ビット値Ｄｉがビット値Ｄ０である場合には、ステップＳＴ２０７へ進む。
次に、制御部２０３は、ビット値Ｄｉがビット値Ｄ０（最下位ビット値）であるか否かを判定する。ビット値Ｄｉがビット値Ｄ０ではない場合には、ステップＳＴ２０４へ進み、ビット値Ｄｉがビット値Ｄ０である場合には、ステップＳＴ２０７へ進む。
《ＳＴ２０４》
次に、ビット値Ｄｉに対応するビット決定期間（以下、ビット決定期間Ｐｉと表記）において、制御部２０３は、比較器２０２による比較結果に基づいて、アナログ電圧Ｖ１０１が比較電圧Ｖａよりも低いか否かを判定する。アナログ電圧Ｖ１０１が比較電圧Ｖａよりも低い場合には、ステップＳＴ２０５へ進み、そうでない場合には、ステップＳＴ２０６へ進む。
次に、ビット値Ｄｉに対応するビット決定期間（以下、ビット決定期間Ｐｉと表記）において、制御部２０３は、比較器２０２による比較結果に基づいて、アナログ電圧Ｖ１０１が比較電圧Ｖａよりも低いか否かを判定する。アナログ電圧Ｖ１０１が比較電圧Ｖａよりも低い場合には、ステップＳＴ２０５へ進み、そうでない場合には、ステップＳＴ２０６へ進む。
《ＳＴ２０５》
アナログ電圧Ｖ１０１が比較電圧Ｖａよりも低い場合、制御部２０３は、ビット値Ｄｉを“０”に決定する。また、制御部２０３は、制御電圧Ｖｕ５〜Ｖｕ１のうちビット決定期間Ｐｉに対応する制御電圧（以下、制御電圧Ｖｕｉと表記）を接地電圧Ｖｓｓから電源電圧Ｖｄｄに切り替える。次に、制御部１０３は、ビット値Ｄ５〜Ｄ０のうちビット値Ｄｉの次のビット値を次の処理対象として選択する。次に、ステップＳＴ２０３へ進む。
アナログ電圧Ｖ１０１が比較電圧Ｖａよりも低い場合、制御部２０３は、ビット値Ｄｉを“０”に決定する。また、制御部２０３は、制御電圧Ｖｕ５〜Ｖｕ１のうちビット決定期間Ｐｉに対応する制御電圧（以下、制御電圧Ｖｕｉと表記）を接地電圧Ｖｓｓから電源電圧Ｖｄｄに切り替える。次に、制御部１０３は、ビット値Ｄ５〜Ｄ０のうちビット値Ｄｉの次のビット値を次の処理対象として選択する。次に、ステップＳＴ２０３へ進む。
《ＳＴ２０６》
一方、アナログ電圧Ｖ１０１が比較電圧Ｖａよりも低くない場合、制御部２０３は、ビット値Ｄｉを“１”に決定する。また、制御部２０３は、制御電圧Ｖｄ５〜Ｖｄ１のうちビット決定期間Ｐｉに対応する制御電圧（以下、制御電圧Ｖｄｉと表記）を電源電圧Ｖｄｄから接地電圧Ｖｓｓに切り替える。次に、制御部２０３は、ビット値Ｄ５〜Ｄ０のうちビット値Ｄｉの次のビット値を次の処理対象として選択する。次に、ステップＳＴ２０３へ進む。
一方、アナログ電圧Ｖ１０１が比較電圧Ｖａよりも低くない場合、制御部２０３は、ビット値Ｄｉを“１”に決定する。また、制御部２０３は、制御電圧Ｖｄ５〜Ｖｄ１のうちビット決定期間Ｐｉに対応する制御電圧（以下、制御電圧Ｖｄｉと表記）を電源電圧Ｖｄｄから接地電圧Ｖｓｓに切り替える。次に、制御部２０３は、ビット値Ｄ５〜Ｄ０のうちビット値Ｄｉの次のビット値を次の処理対象として選択する。次に、ステップＳＴ２０３へ進む。
《ＳＴ２０７》
また、ステップＳＴ２０３においてビット値Ｄｉがビット値Ｄ０（最下位ビット値）であると判定された場合、ビット値Ｄ０に対応する最下位ビット決定期間Ｐ０において、制御部２０３は、比較器２０２による比較結果に基づいて、アナログ電圧Ｖ１０１が比較電圧Ｖａよりも低いか否かを判定する。アナログ電圧Ｖ１０１が比較電圧Ｖａよりも低い場合には、ステップＳＴ２０８へ進み、そうでない場合には、ステップＳＴ２０９へ進む。
また、ステップＳＴ２０３においてビット値Ｄｉがビット値Ｄ０（最下位ビット値）であると判定された場合、ビット値Ｄ０に対応する最下位ビット決定期間Ｐ０において、制御部２０３は、比較器２０２による比較結果に基づいて、アナログ電圧Ｖ１０１が比較電圧Ｖａよりも低いか否かを判定する。アナログ電圧Ｖ１０１が比較電圧Ｖａよりも低い場合には、ステップＳＴ２０８へ進み、そうでない場合には、ステップＳＴ２０９へ進む。
《ＳＴ２０８，ＳＴ２０９》
アナログ電圧Ｖ１０１が比較電圧Ｖａよりも低い場合、制御部２０３は、ビット値Ｄ０を“０”に決定する（ＳＴ２０８）。一方、アナログ電圧Ｖ１０１が比較電圧Ｖａよりも低くない場合、制御部２０３は、ビット値Ｄ０を“１”に決定する（ＳＴ２０９）。
アナログ電圧Ｖ１０１が比較電圧Ｖａよりも低い場合、制御部２０３は、ビット値Ｄ０を“０”に決定する（ＳＴ２０８）。一方、アナログ電圧Ｖ１０１が比較電圧Ｖａよりも低くない場合、制御部２０３は、ビット値Ｄ０を“１”に決定する（ＳＴ２０９）。
以上のように、容量ＤＡ変換器１０１の容量アレイをアップ容量アレイ（アップ容量１５ｕ〜１１ｕ）とダウン容量アレイ（ダウン容量１５ｄ〜１１ｄ）とに分割し、アップ容量アレイおよびダウン容量アレイを個別に制御することにより、容量ＤＡ変換器１０１における消費電力を低減できる。その結果、逐次比較型ＡＤ変換器２の消費電力を低減できる。
また、アナログ信号Ｖｉｎがサンプリングされ（ＳＴ２０１，ＳＴ２０２）、その後、内部クロックｆｃｋの第１番目のパルスに同期して最上位ビット値の決定および制御電圧の制御が実行される（ＳＴ２０５、または、ＳＴ２０６）。したがって、サンプリングクロックｆｓの１周期内に含まれる内部クロックｆｃｋのパルス数を１パルス分削減できる。これにより、逐次比較型ＡＤ変換器２におけるＡＤ変換処理時間を短縮できる。
また、一般的に、半導体集積回路の内部では、電源電圧のインピーダンスが最も低い。したがって、電源電圧Ｖｄｄをアップ容量１５ｕ〜１１ｕの他端に印加することにより、電源電圧Ｖｄｄよりもインピーダンスが高い他の電圧をアップ容量１５ｕ〜１１ｕの他端に印加する場合よりも、セトリング時間を短縮できる。
（実施形態２の変形例１）
図１１に示した逐次比較型ＡＤ変換器２ａは、図９に示した容量ＤＡ変換器１０１に代えて、容量ＤＡ変換器２０１を備える。その他の構成は、図９に示した逐次比較型ＡＤ変換器２と同様である。容量ＤＡ変換器２０１は、図９に示した容量ＤＡ変換器１０１の構成に加えて、サンプリングノードＮｓと接地ノード（接地電圧Ｖｓｓが印加されるノード）との間に接続された入力容量２１を含む。このように構成することにより、逐次比較型ＡＤ変換器２ａの入力レンジを図９に示した逐次比較型ＡＤ変換器２の入力レンジよりも狭くすることができる。例えば、入力容量２１の容量値を“１２８Ｃ０”とすると、逐次比較型ＡＤ変換器２ａの入力レンジを逐次比較型ＡＤ変換器２の入力レンジの６２／（６２＋１２８）倍に設定できる。これにより、例えば、逐次比較型ＡＤ変換器２ａの入力レンジを逐次比較型ＡＤ変換器２ａの前段に設けられるサンプリングバッファ（図示せず）の線形レンジ内に収めることができる。
図１１に示した逐次比較型ＡＤ変換器２ａは、図９に示した容量ＤＡ変換器１０１に代えて、容量ＤＡ変換器２０１を備える。その他の構成は、図９に示した逐次比較型ＡＤ変換器２と同様である。容量ＤＡ変換器２０１は、図９に示した容量ＤＡ変換器１０１の構成に加えて、サンプリングノードＮｓと接地ノード（接地電圧Ｖｓｓが印加されるノード）との間に接続された入力容量２１を含む。このように構成することにより、逐次比較型ＡＤ変換器２ａの入力レンジを図９に示した逐次比較型ＡＤ変換器２の入力レンジよりも狭くすることができる。例えば、入力容量２１の容量値を“１２８Ｃ０”とすると、逐次比較型ＡＤ変換器２ａの入力レンジを逐次比較型ＡＤ変換器２の入力レンジの６２／（６２＋１２８）倍に設定できる。これにより、例えば、逐次比較型ＡＤ変換器２ａの入力レンジを逐次比較型ＡＤ変換器２ａの前段に設けられるサンプリングバッファ（図示せず）の線形レンジ内に収めることができる。
（実施形態２の変形例２）
図１２に示した逐次比較型ＡＤ変換器２ｂは、図９に示した逐次比較型ＡＤ変換器２の構成に加えて、オフセット調整容量アレイ４０１と、オフセット調整部４０２とを備える。オフセット調整容量アレイ４０１は、複数（ここでは、３個）のオフセット調整容量４１〜４１によって構成される。オフセット調整容量４１〜４１の一端は、サンプリングノードＮｓに接続される。オフセット調整部４０２は、外部制御に応答して、オフセット調整容量４１〜４１の他端に接地電圧Ｖｓｓおよび電源電圧Ｖｄｄのいずれか一方を供給する。例えば、オフセット調整部４２は、複数（ここでは、３個）のインバータ４２〜４２を含む。インバータ４２〜４２は、それぞれ、外部制御に応答して、接地電圧Ｖｓｓおよび電源電圧Ｖｄｄのいずれか一方を、オフセット制御電圧Ｖｏｐ１〜Ｖｏｐ３としてオフセット調整容量４１〜４１の他端に供給する。このように構成することにより、比較器２０２のオフセットを調整する（例えば、“０”にする）ことができ、その結果、逐次比較型ＡＤ変換器２ｂのオフセットを調整する（例えば、“０”にする）ことができる。また、オフセット調整容量アレイ４０１およびオフセット調整部４０２は、容量ＤＡ変換器１０１に含まれる重み付け容量（アップ容量およびダウン容量）のミスマッチ補正に利用されても良い。
図１２に示した逐次比較型ＡＤ変換器２ｂは、図９に示した逐次比較型ＡＤ変換器２の構成に加えて、オフセット調整容量アレイ４０１と、オフセット調整部４０２とを備える。オフセット調整容量アレイ４０１は、複数（ここでは、３個）のオフセット調整容量４１〜４１によって構成される。オフセット調整容量４１〜４１の一端は、サンプリングノードＮｓに接続される。オフセット調整部４０２は、外部制御に応答して、オフセット調整容量４１〜４１の他端に接地電圧Ｖｓｓおよび電源電圧Ｖｄｄのいずれか一方を供給する。例えば、オフセット調整部４２は、複数（ここでは、３個）のインバータ４２〜４２を含む。インバータ４２〜４２は、それぞれ、外部制御に応答して、接地電圧Ｖｓｓおよび電源電圧Ｖｄｄのいずれか一方を、オフセット制御電圧Ｖｏｐ１〜Ｖｏｐ３としてオフセット調整容量４１〜４１の他端に供給する。このように構成することにより、比較器２０２のオフセットを調整する（例えば、“０”にする）ことができ、その結果、逐次比較型ＡＤ変換器２ｂのオフセットを調整する（例えば、“０”にする）ことができる。また、オフセット調整容量アレイ４０１およびオフセット調整部４０２は、容量ＤＡ変換器１０１に含まれる重み付け容量（アップ容量およびダウン容量）のミスマッチ補正に利用されても良い。
（移動体無線装置）
図１３のように、逐次比較型ＡＤ変換器１，１ａ，１ｂ，１ｃ，１ｄは、移動体無線装置に適用可能である。移動体無線装置は、無線通信機能（例えば、両耳間通信機能や携帯型音声プレーヤのストリーマとの無線通信機能など）を有する補聴器などに搭載される。図１３に示した移動体無線装置は、逐次比較型ＡＤ変換器１の他に、アンテナ５１（受信部）と、ローノイズアンプ（ＬＮＡ）５２と、ゲインアンプ５３と、バッファアンプ５４と、デジタル信号処理回路（ＤＳＰ）５５とを備える。
図１３のように、逐次比較型ＡＤ変換器１，１ａ，１ｂ，１ｃ，１ｄは、移動体無線装置に適用可能である。移動体無線装置は、無線通信機能（例えば、両耳間通信機能や携帯型音声プレーヤのストリーマとの無線通信機能など）を有する補聴器などに搭載される。図１３に示した移動体無線装置は、逐次比較型ＡＤ変換器１の他に、アンテナ５１（受信部）と、ローノイズアンプ（ＬＮＡ）５２と、ゲインアンプ５３と、バッファアンプ５４と、デジタル信号処理回路（ＤＳＰ）５５とを備える。
アンテナ５１は、無線信号を受信して一対のアナログ信号Ｖｉｎｐ，Ｖｉｎｎ（微弱なアナログ信号）を出力する。ローノイズアンプ５２は、できる限りノイズを付加せずにアナログ信号Ｖｉｎｐ，Ｖｉｎｎを増幅する。ゲインアンプ５３は、ローノイズアンプ５２によって増幅されたアナログ信号Ｖｉｎｐ，Ｖｉｎｎをさらに増幅する。バッファアンプ５４は、逐次比較型ＡＤ変換器１の入力インピーダンスを変換する。逐次比較型ＡＤ変換器１は、アンテナ５１からローノイズアンプ５２，ゲインアンプ５３，およびバッファアンプ５４を経由して供給されたアナログ信号Ｖｉｎｐ，Ｖｉｎｎをデジタルコードに変換する。デジタル信号処理回路５５は、逐次比較型ＡＤ変換器１によって得られたデジタルコードを処理する。
以上のように、消費電力を低減可能な逐次比較型ＡＤ変換器を移動体無線装置に適用することにより、移動体無線装置の消費電力を低減できる。これにより、移動体無線装置に搭載された電池の寿命を延ばすことができ、移動体無線装置を長時間使用することができる。
なお、逐次比較型ＡＤ変換器２，２ａ，２ｂも、移動体無線装置に適用可能である。例えば、逐次比較型ＡＤ変換器２を図１３に示した移動体無線装置に適用する場合、アンテナ３０１は、無線信号を受信して単一のアナログ信号を出力し、逐次比較型ＡＤ変換器２は、アンテナ３０１からローノイズアンプ３０２，ゲインアンプ３０３，およびバッファアンプ３０４を経由して供給された単一のアナログ信号をデジタルコードに変換する。
以上説明したように、上述の逐次比較型ＡＤ変換器は、消費電力を低減できるので、消費電力の低減化が要求される製品（例えば、移動体無線装置）などに有用である
１，１ａ，１ｂ，１ｃ，１ｄ，２，２ａ，２ｂ 逐次比較型ＡＤ変換器
１０１ｐ，１０１ｎ，１０１ 容量ＤＡ変換器
１５ｕｐ〜１１ｕｐ，１５ｕｎ〜１１ｕｎ，１５ｕ〜１１ｕ アップ容量
１５ｄｐ〜１１ｄｐ，１５ｄｎ〜１１ｄｎ，１５ｄ〜１１ｄ ダウン容量
１００ｐ，１００ｎ，１００ 供給切替部
ＳＷｐ，ＳＷｎ，ＳＷｓ サンプリングスイッチ
１０２ 比較器
１０３ 制御部
２０１ｐ，２０１ｎ，２０１ 容量ＤＡ変換器
２１ｐ，２１ｎ，２１ 入力容量
３０１ｐ，３０１ｎ 容量ＤＡ変換器
３０ｐ，３０ｎ 結合容量
３１１ｐ，３１１ｎ 補正容量アレイ
３１ 補正容量
３１２ｐ，３１２ｎ 容量補正部
４０１ｐ，４０１ｎ，４０１ オフセット調整容量アレイ
４１ オフセット調整容量
４０２ｐ，４０２ｎ，４０２ オフセット調整部
１０１ｐ，１０１ｎ，１０１ 容量ＤＡ変換器
１５ｕｐ〜１１ｕｐ，１５ｕｎ〜１１ｕｎ，１５ｕ〜１１ｕ アップ容量
１５ｄｐ〜１１ｄｐ，１５ｄｎ〜１１ｄｎ，１５ｄ〜１１ｄ ダウン容量
１００ｐ，１００ｎ，１００ 供給切替部
ＳＷｐ，ＳＷｎ，ＳＷｓ サンプリングスイッチ
１０２ 比較器
１０３ 制御部
２０１ｐ，２０１ｎ，２０１ 容量ＤＡ変換器
２１ｐ，２１ｎ，２１ 入力容量
３０１ｐ，３０１ｎ 容量ＤＡ変換器
３０ｐ，３０ｎ 結合容量
３１１ｐ，３１１ｎ 補正容量アレイ
３１ 補正容量
３１２ｐ，３１２ｎ 容量補正部
４０１ｐ，４０１ｎ，４０１ オフセット調整容量アレイ
４１ オフセット調整容量
４０２ｐ，４０２ｎ，４０２ オフセット調整部
Claims (11)
- 電圧値が互いに相補的に変化する第１および第２のアナログ信号をｎ＋１個（ｎ≧２）のビット値からなるデジタルコードに変換する逐次比較型ＡＤ変換器であって、
それぞれの一端が第１のサンプリングノードに接続されるとともにバイナリに重み付けされた容量値をそれぞれ有するｎ個の第１アップ容量およびｎ個の第１ダウン容量と、前記ｎ個の第１アップ容量および前記ｎ個の第１ダウン容量の他端に接地電圧および電源電圧のいずれか一方を供給する第１の供給切替部とを含む第１の容量ＤＡ変換器と、
それぞれの一端が第２のサンプリングノードに接続されるとともにバイナリに重み付けされた容量値をそれぞれ有するｎ個の第２アップ容量およびｎ個の第２ダウン容量と、前記ｎ個の第２アップ容量および前記ｎ個の第２ダウン容量の他端に前記接地電圧および前記電源電圧のいずれか一方を供給する第２の供給切替部とを含む第２の容量ＤＡ変換器と、
サンプリング期間において前記第１および第２のアナログ信号を前記第１および第２のサンプリングノードにそれぞれサンプリングする第１および第２のサンプリングスイッチと、
前記第１のサンプリングノードにおける第１のアナログ電圧と前記第２のサンプリングノードにおける第２のアナログ電圧とを比較する比較器と、
前記サンプリング期間において、前記ｎ個の第１アップ容量および前記ｎ個の第２アップ容量の他端に前記接地電圧が供給されるとともに前記ｎ個の第１ダウン容量および前記ｎ個の第２ダウン容量の他端に前記電源電圧が供給されるように、前記第１および第２の供給切替部を制御し、前記ｎ＋１個のビット値が最上位ビット値から順番に決定されるように、前記ｎ＋１個のビット値のうち最下位ビット値を除くｎ個のビット値にそれぞれ対応するｎ個のビット決定期間および前記最下位ビット値に対応する最下位ビット決定期間の各々において、前記比較器による比較結果に応じて前記ｎ＋１個のビット値のうち当該ビット決定期間に対応するビット値を決定するとともに、前記第１および第２のアナログ電圧が互いに漸近するように、前記ｎ個のビット決定期間の各々において、前記比較器による比較結果に応じて前記第１および第２の供給切替部を制御する制御部とを備える
ことを特徴とする逐次比較型ＡＤ変換器。 - 請求項１において、
前記制御部は、前記ｎ個のビット決定期間の各々において、前記第１のアナログ電圧が前記第２のアナログ電圧よりも低い場合には、前記ｎ個の第１アップ容量および前記ｎ個の第２ダウン容量のうち当該ビット決定期間に対応する第１アップ容量および第２ダウン容量に前記電源電圧および前記接地電圧がそれぞれ供給されるように前記第１および第２の供給切替部を制御し、前記第１のアナログ電圧が前記第２のアナログ電圧よりも低くない場合には、前記ｎ個の第１ダウン容量および前記ｎ個の第２アップ容量のうち当該ビット決定期間に対応する第１ダウン容量および第２アップ容量に前記接地電圧および前記電源電圧がそれぞれ供給されるように前記第１および第２の供給切替部を制御する
ことを特徴とする逐次比較型ＡＤ変換器。 - 請求項１において、
前記第１の容量ＤＡ変換器は、前記第１のサンプリングノードと前記接地電圧が印加される接地ノードとの間に接続された第１の入力容量をさらに含み、
前記第２の容量ＤＡ変換器は、前記第２のサンプリングノードと前記接地ノードとの間に接続された第２の入力容量をさらに含む
ことを特徴とする逐次比較型ＡＤ変換器。 - 請求項１において、
前記第１および第２の容量ＤＡ変換器は、それぞれ、第１および第２の結合容量をさらに含み、
前記第１の結合容量の一端は、前記ｎ個の第１アップ容量および前記ｎ個の第１ダウン容量のうち前記デジタルコードの上位ｐビットにそれぞれ対応するｐ個の第１アップ容量およびｐ個の第１ダウン容量の一端と前記第１のサンプリングノードとに接続され、
前記第１の結合容量の他端は、前記ｎ個の第１アップ容量および前記ｎ個の第１ダウン容量のうち前記デジタルコードの最下位ビットを除く下位ｑビット（ｐ＋ｑ＝ｎ）にそれぞれ対応するｑ個の第１アップ容量およびｑ個の第１ダウン容量の一端に接続され、
前記ｑ個の第１アップ容量および前記ｑ個の第１ダウン容量の一端は、前記第１の結合容量を介して前記第１のサンプリングノードに接続されており、
前記第２の結合容量の一端は、前記ｎ個の第２アップ容量および前記ｎ個の第２ダウン容量のうち前記デジタルコードの上位ｐビットにそれぞれ対応するｐ個の第２アップ容量およびｐ個の第２ダウン容量の一端と前記第２のサンプリングノードとに接続され、
前記第２の結合容量の他端は、前記ｎ個の第２アップ容量および前記ｎ個の第２ダウン容量のうち前記デジタルコードの最下位ビットを除く下位ｑビットにそれぞれ対応するｑ個の第２アップ容量およびｑ個の第２ダウン容量の一端に接続され、
前記ｑ個の第２アップ容量および前記ｑ個の第２ダウン容量の一端は、前記第２の結合容量を介して前記第２のサンプリングノードに接続されている
ことを特徴とする逐次比較型ＡＤ変換器。 - 請求項４において、
それぞれの一端が前記第１の結合容量の他端に接続された複数の第１の補正容量と、
前記複数の第１の補正容量の他端と前記接地電圧が印加された接地ノードとの接続状態を切り替える第１の容量補正部と、
それぞれの一端が前記第２の結合容量の他端に接続された複数の第２の補正容量と、
前記複数の第２の補正容量の他端と前記接地ノードとの接続状態を切り替える第２の容量補正部とをさらに備える
ことを特徴とする逐次比較型ＡＤ変換器。 - 請求項４において、
それぞれの一端が前記第１の結合容量の他端に接続された複数の第１のオフセット調整容量と、
前記複数の第１のオフセット調整容量の他端に前記接地電圧および前記電源電圧のいずれか一方を供給する第１のオフセット調整部と、
それぞれの一端が前記第２の結合容量の他端に接続された複数の第２のオフセット調整容量と、
前記複数の第２のオフセット調整容量の他端に前記接地電圧および前記電源電圧のいずれか一方を供給する第２のオフセット調整部とをさらに備える
ことを特徴とする逐次比較型ＡＤ変換器。 - 請求項１において、
それぞれの一端が前記第１のサンプリングノードに接続された複数の第１のオフセット調整容量と、
前記複数の第１のオフセット調整容量の他端に前記接地電圧および前記電源電圧のいずれか一方を供給する第１のオフセット調整部と、
それぞれの一端が前記第２のサンプリングノードに接続された複数の第２のオフセット調整容量と、
前記複数の第２のオフセット調整容量の他端に前記接地電圧および前記電源電圧のいずれか一方を供給する第２のオフセット調整部とをさらに備える
ことを特徴とする逐次比較型ＡＤ変換器。 - 無線信号を受信して当該無線信号に応じた第１および第２のアナログ信号を出力する受信部と、
前記受信部からの第１および第２のアナログ信号をデジタルコードに変換する請求項１〜７のいずれか１項に記載の逐次比較型ＡＤ変換器と、
前記逐次比較型ＡＤ変換器によって得られたデジタルコードを処理するデジタル信号処理部とを備える
ことを特徴とする移動体無線装置。 - アナログ信号をｎ＋１個（ｎ≧２）のビット値からなるデジタルコードに変換する逐次比較型ＡＤ変換器であって、
それぞれの一端がサンプリングノードに接続されるとともにバイナリに重み付けされた容量値をそれぞれ有するｎ個のアップ容量およびｎ個のダウン容量と、前記ｎ個のアップ容量および前記ｎ個のダウン容量の他端に接地電圧および電源電圧のいずれか一方を供給する供給切替部とを含む容量ＤＡ変換器と、
サンプリング期間において前記アナログ信号を前記サンプリングノードにサンプリングするサンプリングスイッチと、
比較電圧と前記サンプリングノードにおけるアナログ電圧とを比較する比較器と、
前記サンプリング期間において、前記ｎ個のアップ容量の他端に前記接地電圧が供給されるとともに前記ｎ個のダウン容量の他端に前記電源電圧が供給されるように前記供給切替部を制御し、前記ｎ＋１個のビット値が最上位ビット値から順番に決定されるように、前記ｎ＋１個のビット値のうち最下位ビット値を除くｎ個のビット値にそれぞれ対応するｎ個のビット決定期間および前記最下位ビット値に対応する最下位ビット決定期間の各々において、前記比較器による比較結果に応じて前記ｎ＋１個のビット値のうち当該ビット決定期間に対応するビット値を決定するとともに、前記アナログ電圧が前記比較電圧に漸近するように、前記ｎ個のビット決定期間の各々において、前記比較器による比較結果に応じて前記供給切替部を制御する制御部とを備える
ことを特徴とする逐次比較型ＡＤ変換器。 - 請求項９において、
前記制御部は、前記ｎ個のビット決定期間の各々において、前記アナログ電圧が前記比較電圧よりも低い場合には、前記ｎ個のアップ容量のうち当該ビット決定期間に対応するアップ容量に前記電源電圧が供給されるように前記供給切替部を制御し、前記アナログ電圧が前記比較電圧よりも低くない場合には、前記ｎ個のダウン容量のうち当該ビット決定期間に対応するダウン容量に前記接地電圧が供給されるように前記供給切替部を制御する
ことを特徴とする逐次比較型ＡＤ変換器。 - 無線信号を受信して当該無線信号に応じたアナログ信号を出力する受信部と、
前記受信部からのアナログ信号をデジタルコードに変換する請求項９または１０に記載の逐次比較型ＡＤ変換器と、
前記逐次比較型ＡＤ変換器によって得られたデジタルコードを処理するデジタル信号処理部とを備える
ことを特徴とする移動体無線装置。
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