JP2011188240A - 逐次比較型ad変換器、移動体無線装置 - Google Patents
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Abstract
【課題】逐次比較型AD変換器において消費電力を低減する。
【解決手段】サンプリングスイッチ(SWp,SWn)は、サンプリング期間において、アナログ信号(Vinp,Vinn)をサンプリングノード(Nsp,Nsn)にそれぞれサンプリングする。制御部(103)は、サンプリング期間において、アップ容量(15up〜11up,15un〜11un)に接地電圧(Vss)が供給されるとともにダウン容量(15dp〜11dp,15dn〜11dn)に電源電圧(Vdd)が供給されるように、供給切替部(100p,100n)を制御する。また、制御部(103)は、アナログ電圧(Vp,Vn)が互いに漸近するように、最下位ビット値(D0)を除くビット値(D5〜D1)にそれぞれ対応するビット決定期間の各々において比較器(102)の比較結果に応じて供給切替部(100p,100n)を制御する。
【選択図】図1
【解決手段】サンプリングスイッチ(SWp,SWn)は、サンプリング期間において、アナログ信号(Vinp,Vinn)をサンプリングノード(Nsp,Nsn)にそれぞれサンプリングする。制御部(103)は、サンプリング期間において、アップ容量(15up〜11up,15un〜11un)に接地電圧(Vss)が供給されるとともにダウン容量(15dp〜11dp,15dn〜11dn)に電源電圧(Vdd)が供給されるように、供給切替部(100p,100n)を制御する。また、制御部(103)は、アナログ電圧(Vp,Vn)が互いに漸近するように、最下位ビット値(D0)を除くビット値(D5〜D1)にそれぞれ対応するビット決定期間の各々において比較器(102)の比較結果に応じて供給切替部(100p,100n)を制御する。
【選択図】図1
Description
この発明は、アナログ信号をデジタルコードに変換するAD変換器に関し、さらに詳しくは、逐次比較型AD変換器に関する。
現在、比較的簡素な回路構成で実現され、比較的安価に製造できるCMOSプロセスとの整合性が高く、且つ、中位の変換速度と中位の変換精度が実現できる製造用途の広いAD変換器として、逐次比較型AD変換器が知られている(例えば、特許文献1や非特許文献1など)。
図14は、非特許文献1に記載された逐次比較型AD変換器の構成を示す。この逐次比較型AD変換器は、アナログ信号Vinを6ビットのデジタルコード(6個のビット値D95〜D90)に変換するものであり、6個の容量95〜90と、6個のインバータからなる供給切替部901と、比較器902と、制御部903とを備える。容量95〜90の一端は、サンプリングノードNs9に接続される。容量90の容量値をC0とすると、容量91,92,93,94,95の容量値は、それぞれ、2C0,4C0,8C0,16C0,32C0となる。供給切替部901は、制御部903による制御に応答して、基準電圧Vrefおよび接地電圧Vssのいずれか一方を、制御電圧V95〜V90として容量95〜90の他端に供給する。比較器902は、アナログ電圧V901と比較電圧Vxとを比較する。制御部903は、サンプリングクロックfsおよび内部クロックfckに同期して、サンプリングスイッチSW9および供給切替部901の制御やビット値D95〜D90の決定を実行する。
次に、図15を参照して、従来の逐次比較型AD変換器による動作について説明する。
《ST901》
制御部903は、サンプリングクロックfsの立ち上がりエッジに同期して、制御電圧V95〜V90を接地電圧Vssに設定するとともに、サンプリングスイッチSW9をオフ状態からオン状態に切り替える。
制御部903は、サンプリングクロックfsの立ち上がりエッジに同期して、制御電圧V95〜V90を接地電圧Vssに設定するとともに、サンプリングスイッチSW9をオフ状態からオン状態に切り替える。
《ST902》
次に、制御部903は、サンプリングクロックfsの立ち上がりエッジに同期して、サンプリングスイッチSW9をオン状態からオフ状態に切り替える。
次に、制御部903は、サンプリングクロックfsの立ち上がりエッジに同期して、サンプリングスイッチSW9をオン状態からオフ状態に切り替える。
《ST903》
次に、制御部903は、内部クロックfckの立ち下がりエッジに同期して、制御電圧V95を接地電圧Vssから基準電圧Vrefに切り替える。また、制御部903は、ビット値D95〜D90のうちビット値D95(MSB:最上位ビット値)を処理対象のビット値(以下、ビット値Diと表記)として選択する。ここでは、i=95〜90 である。
次に、制御部903は、内部クロックfckの立ち下がりエッジに同期して、制御電圧V95を接地電圧Vssから基準電圧Vrefに切り替える。また、制御部903は、ビット値D95〜D90のうちビット値D95(MSB:最上位ビット値)を処理対象のビット値(以下、ビット値Diと表記)として選択する。ここでは、i=95〜90 である。
《ST904》
次に、制御部903は、比較器902による比較結果に基づいて、アナログ電圧V901が比較電圧Vxよりも低いか否かを判定する。アナログ電圧V901が比較電圧Vxよりも低い場合には、ステップST905へ進み、そうでない場合には、ステップST906へ進む。
次に、制御部903は、比較器902による比較結果に基づいて、アナログ電圧V901が比較電圧Vxよりも低いか否かを判定する。アナログ電圧V901が比較電圧Vxよりも低い場合には、ステップST905へ進み、そうでない場合には、ステップST906へ進む。
《ST905》
アナログ電圧V901が比較電圧Vxよりも低い場合、制御部903は、内部クロックfckの立ち上がりエッジに同期して、ビット値Diを“0”に決定する。また、制御部903は、内部クロックfckの立ち下がりエッジに同期して、制御電圧V95〜V90のうちビット値Diの次のビット値に対応する制御電圧(以下、制御電圧Vi−1と表記)を接地電圧Vssから基準電圧Vrefに切り替える。例えば、ビット値Diがビット値D95である場合、制御部903は、ビット値D94に対応する制御電圧V94を接地電圧Vssから基準電圧Vrefに切り替える。次に、制御部903は、ビット値D95〜D90のうちビット値Diの次のビット値を処理対象のビット値として選択する。次に、ステップST907へ進む。
アナログ電圧V901が比較電圧Vxよりも低い場合、制御部903は、内部クロックfckの立ち上がりエッジに同期して、ビット値Diを“0”に決定する。また、制御部903は、内部クロックfckの立ち下がりエッジに同期して、制御電圧V95〜V90のうちビット値Diの次のビット値に対応する制御電圧(以下、制御電圧Vi−1と表記)を接地電圧Vssから基準電圧Vrefに切り替える。例えば、ビット値Diがビット値D95である場合、制御部903は、ビット値D94に対応する制御電圧V94を接地電圧Vssから基準電圧Vrefに切り替える。次に、制御部903は、ビット値D95〜D90のうちビット値Diの次のビット値を処理対象のビット値として選択する。次に、ステップST907へ進む。
《ST906》
一方、アナログ電圧V901が比較電圧Vxよりも低くない場合、制御部903は、内部クロックfckの立ち上がりエッジに同期して、ビット値Diを“1”に決定する。また、制御部903は、内部クロックfckの立ち下がりエッジに同期して、制御電圧V95〜V90のうちビット値Diに対応する制御電圧(以下、制御電圧Viと表記)を基準電圧Vrefから接地電圧Vssに切り替えるとともに、制御電圧Vi−1を接地電圧Vssから基準電圧Vrefに切り替える。そして、制御部903は、ビット値D95〜D90のうちビット値Diの次のビット値を処理対象のビット値として選択する。次に、ステップST907へ進む。
一方、アナログ電圧V901が比較電圧Vxよりも低くない場合、制御部903は、内部クロックfckの立ち上がりエッジに同期して、ビット値Diを“1”に決定する。また、制御部903は、内部クロックfckの立ち下がりエッジに同期して、制御電圧V95〜V90のうちビット値Diに対応する制御電圧(以下、制御電圧Viと表記)を基準電圧Vrefから接地電圧Vssに切り替えるとともに、制御電圧Vi−1を接地電圧Vssから基準電圧Vrefに切り替える。そして、制御部903は、ビット値D95〜D90のうちビット値Diの次のビット値を処理対象のビット値として選択する。次に、ステップST907へ進む。
《ST907》
次に、制御部903は、ビット値Diがビット値D90(LSB:最下位ビット値)であるか否かを判定する。ビット値Diがビット値D90ではない場合には、ステップST904へ進み、ビット値Diがビット値D90である場合には、ステップST908へ進む。
次に、制御部903は、ビット値Diがビット値D90(LSB:最下位ビット値)であるか否かを判定する。ビット値Diがビット値D90ではない場合には、ステップST904へ進み、ビット値Diがビット値D90である場合には、ステップST908へ進む。
《ST908》
次に、制御部903は、比較器902による比較結果に基づいてアナログ電圧V901が比較電圧Vxよりも低いか否かを判定する。アナログ電圧V901が比較電圧Vxよりも低い場合には、ステップST909へ進み、そうでない場合には、ステップST910へ進む。
次に、制御部903は、比較器902による比較結果に基づいてアナログ電圧V901が比較電圧Vxよりも低いか否かを判定する。アナログ電圧V901が比較電圧Vxよりも低い場合には、ステップST909へ進み、そうでない場合には、ステップST910へ進む。
《ST909,ST910》
アナログ電圧V901が比較電圧Vxよりも低い場合、制御部903は、内部クロックfckの立ち上がりエッジに同期して、ビット値D90を“0”に決定する(ST909)。一方、アナログ電圧V901が比較電圧Vxよりも低くない場合、制御部903は、内部クロックfckの立ち上がりエッジに同期して、ビット値D90を“1”に決定する(ST910)。
アナログ電圧V901が比較電圧Vxよりも低い場合、制御部903は、内部クロックfckの立ち上がりエッジに同期して、ビット値D90を“0”に決定する(ST909)。一方、アナログ電圧V901が比較電圧Vxよりも低くない場合、制御部903は、内部クロックfckの立ち上がりエッジに同期して、ビット値D90を“1”に決定する(ST910)。
M. Van. Elzakker et al., "A 1.9μW 4.4fJ/Conversion-step 10b 1MS/s Charge-Redistribution ADC," ISSCC Dig. Tech. Papers, pp.244-245, Feb. 2008.
ここで、図16(a),図16(b)を参照して、図14に示した逐次比較型AD変換器における電荷移動について説明する。図中、容量900は、容量93〜90の合成容量に相当する。また、容量95の容量値を“2C”とすると、容量94の容量値は“C”と表現でき、容量900の容量値は“C”と近似的に表現できる。
ステップST903では、図16(a)のように、容量95の他端には、基準電圧Vrefが印加され、容量94,900の他端には、接地電圧Vssが印加されている。アナログ電圧V901が比較電圧Vxよりも低くない場合、ステップST906において、容量95の他端に印加された制御電圧V95は、基準電圧Vrefから接地電圧Vssに切り替えられ、容量94の他端に印加された制御電圧V94は、接地電圧Vssから基準電圧Vrefに切り替えられる。この場合、図16(b)のように、容量94,900,95において電荷Q1,Q2,Q3がそれぞれ移動し、容量94,95,900において電荷が再分配される。また、制御電圧が切り替えられた後に基準電圧Vrefが印加される容量94(すなわち、電荷の供給源に接続される容量94)を移動する電荷Q1は、電荷再分配によって消費される電荷に相当する。ここで、制御電圧を切り替える前のアナログ電圧V901を“V(k)”とし、制御電圧を切り替えた後のアナログ電圧V901を“V(k+1)”とすると、電荷Q1は、次式のようになる。
上式の右辺第1項は、制御電圧の切り替えによって“C・Vref”の電荷が電源から接地に移動したことを意味しており、右辺第2項は、アナログ電圧V901の変化量に応じた電荷が移動したことを意味している。すなわち、ステップST906が実行される毎に“C・Vref”の電荷が消費されることになる。
以上のように、従来の逐次比較型AD変換器では、制御電圧の切り替えによって電源から接地に電荷が移動してしまうので、逐次比較型AD変換器の消費電力を低減することが困難であった。
そこで、この発明は、消費電力を低減可能な逐次比較型AD変換器を提供することを目的とする。
この発明の1つの局面に従うと、逐次比較型AD変換器は、電圧値が互いに相補的に変化する第1および第2のアナログ信号をn+1個(n≧2)のビット値からなるデジタルコードに変換する逐次比較型AD変換器であって、それぞれの一端が第1のサンプリングノードに接続されるとともにバイナリに重み付けされた容量値をそれぞれ有するn個の第1アップ容量およびn個の第1ダウン容量と、上記n個の第1アップ容量および上記n個の第1ダウン容量の他端に接地電圧および電源電圧のいずれか一方を供給する第1の供給切替部とを含む第1の容量DA変換器と、それぞれの一端が第2のサンプリングノードに接続されるとともにバイナリに重み付けされた容量値をそれぞれ有するn個の第2アップ容量およびn個の第2ダウン容量と、上記n個の第2アップ容量および上記n個の第2ダウン容量の他端に上記接地電圧および上記電源電圧のいずれか一方を供給する第2の供給切替部とを含む第2の容量DA変換器と、サンプリング期間において上記第1および第2のアナログ信号を上記第1および第2のサンプリングノードにそれぞれサンプリングする第1および第2のサンプリングスイッチと、上記第1のサンプリングノードにおける第1のアナログ電圧と上記第2のサンプリングノードにおける第2のアナログ電圧とを比較する比較器と、上記サンプリング期間において、上記n個の第1アップ容量および上記n個の第2アップ容量の他端に上記接地電圧が供給されるとともに上記n個の第1ダウン容量および上記n個の第2ダウン容量の他端に上記電源電圧が供給されるように上記第1および第2の供給切替部を制御し、上記n+1個のビット値が最上位ビット値から順番に決定されるように、上記n+1個のビット値のうち最下位ビット値を除くn個のビット値にそれぞれ対応するn個のビット決定期間および上記最下位ビット値に対応する最下位ビット決定期間の各々において、上記比較器による比較結果に応じて上記n+1個のビット値のうち当該ビット決定期間に対応するビット値を決定するとともに、上記第1および第2のアナログ電圧が互いに漸近するように、上記n個のビット決定期間の各々において、上記比較器による比較結果に応じて上記第1および第2の供給切替部を制御する制御部とを備える。
上記逐次比較型AD変換器では、第1および第2の容量DA変換器の各々において容量アレイをアップ容量アレイ(n個のアップ容量)とダウン容量アレイ(n個のダウン容量)とに分割し、アップ容量アレイおよびダウン容量アレイを個別に制御することにより、第1および第2の容量DA変換器における消費電力を低減できる。その結果、逐次比較型AD変換器の消費電力を低減できる。
なお、上記逐次比較型AD変換器において、上記制御部は、上記n個のビット決定期間の各々において、上記第1のアナログ電圧が上記第2のアナログ電圧よりも低い場合には、上記n個の第1アップ容量および上記n個の第2ダウン容量のうちそのビット決定期間に対応する第1アップ容量および第2ダウン容量に上記電源電圧および上記接地電圧がそれぞれ供給されるように上記第1および第2の供給切替部を制御し、上記第1のアナログ電圧が上記第2のアナログ電圧よりも低くない場合には、上記n個の第1ダウン容量および上記n個の第2アップ容量のうちそのビット決定期間に対応する第1ダウン容量および第2アップ容量に上記接地電圧および上記電源電圧がそれぞれ供給されるように上記第1および第2の供給切替部を制御しても良い。
また、上記第1の容量DA変換器は、上記第1のサンプリングノードと上記接地電圧が印加される接地ノードとの間に接続された第1の入力容量をさらに含み、上記第2の容量DA変換器は、上記第2のサンプリングノードと上記接地ノードとの間に接続された第2の入力容量をさらに含んでいても良い。このように構成することにより、逐次比較型AD変換器の入力レンジを調整することができる。
なお、上記第1および第2の容量DA変換器は、それぞれ、第1および第2の結合容量をさらに含み、上記第1の結合容量の一端は、上記n個の第1アップ容量および上記n個の第1ダウン容量のうち上記デジタルコードの上位pビットにそれぞれ対応するp個の第1アップ容量およびp個の第1ダウン容量の一端と上記第1のサンプリングノードとに接続され、上記第1の結合容量の他端は、上記n個の第1アップ容量および上記n個の第1ダウン容量のうち上記デジタルコードの最下位ビットを除く下位qビット(p+q=n)にそれぞれ対応するq個の第1アップ容量およびq個の第1ダウン容量の一端に接続され、上記q個の第1アップ容量および上記q個の第1ダウン容量の一端は、上記第1の結合容量を介して上記第1のサンプリングノードに接続されており、上記第2の結合容量の一端は、上記n個の第2アップ容量および上記n個の第2ダウン容量のうち上記デジタルコードの上位pビットにそれぞれ対応するp個の第2アップ容量およびp個の第2ダウン容量の一端と上記第2のサンプリングノードとに接続され、上記第2の結合容量の他端は、上記n個の第2アップ容量および上記n個の第2ダウン容量のうち上記デジタルコードの最下位ビットを除く下位qビットにそれぞれ対応するq個の第2アップ容量およびq個の第2ダウン容量の一端に接続され、上記q個の第2アップ容量および上記q個の第2ダウン容量の一端は、上記第2の結合容量を介して上記第2のサンプリングノードに接続されていても良い。このように構成することにより、第1および第2の容量DA変換器の実装面積を削減できる。
なお、上記逐次比較型AD変換器は、それぞれの一端が上記第1の結合容量の他端に接続された複数の第1の補正容量と、上記複数の第1の補正容量の他端と上記接地電圧が印加された接地ノードとの接続状態を切り替える第1の容量補正部と、それぞれの一端が上記第2の結合容量の他端に接続された複数の第2の補正容量と、上記複数の第2の補正容量の他端と上記接地ノードとの接続状態を切り替える第2の容量補正部とをさらに備えていても良い。このように構成することにより、第1および第2の容量DA変換器の線形性を保つことができ、逐次比較型AD変換器の線形性を改善できる。
または、上記逐次比較型AD変換器は、それぞれの一端が上記第1の結合容量の他端に接続された複数の第1のオフセット調整容量と、上記複数の第1のオフセット調整容量の他端に上記接地電圧および上記電源電圧のいずれか一方を供給する第1のオフセット調整部と、それぞれの一端が上記第2の結合容量の他端に接続された複数の第2のオフセット調整容量と、上記複数の第2のオフセット調整容量の他端に上記接地電圧および上記電源電圧のいずれか一方を供給する第2のオフセット調整部とをさらに備えていても良い。このように構成することにより、比較器のオフセットを調整することができ、その結果、逐次比較型AD変換器のオフセットを調整できる。
この発明のもう1つの局面に従うと、逐次比較型AD変換器は、アナログ信号をn+1個(n≧2)のビット値からなるデジタルコードに変換する逐次比較型AD変換器であって、それぞれの一端がサンプリングノードに接続されるとともにバイナリに重み付けされた容量値をそれぞれ有するn個のアップ容量およびn個のダウン容量と、上記n個のアップ容量および上記n個のダウン容量の他端に接地電圧および電源電圧のいずれか一方を供給する供給切替部とを含む容量DA変換器と、サンプリング期間において上記アナログ信号を上記サンプリングノードにサンプリングするサンプリングスイッチと、比較電圧と上記サンプリングノードにおけるアナログ電圧とを比較する比較器と、上記サンプリング期間において、上記n個のアップ容量の他端に上記接地電圧が供給されるとともに上記n個のダウン容量の他端に上記電源電圧が供給されるように上記供給切替部を制御し、上記n+1個のビット値が最上位ビット値から順番に決定されるように、上記n+1個のビット値のうち最下位ビット値を除くn個のビット値にそれぞれ対応するn個のビット決定期間および上記最下位ビット値に対応する最下位ビット決定期間の各々において、上記比較器による比較結果に応じて上記n+1個のビット値のうち当該ビット決定期間に対応するビット値を決定するとともに、上記アナログ電圧が上記比較電圧に漸近するように、上記n個のビット決定期間の各々において、上記比較器による比較結果に応じて上記供給切替部を制御する制御部とを備える。
上記逐次比較型AD変換器では、容量DA変換器において容量アレイをアップ容量アレイ(n個のアップ容量)とダウン容量アレイ(n個のダウン容量)とに分割し、アップ容量アレイおよびダウン容量アレイを個別に制御することにより、容量DA変換器における消費電力を低減できる。その結果、逐次比較型AD変換器の消費電力を低減できる。
以上のように、逐次比較型AD変換器の消費電力を低減できる。
以下、実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
(実施形態1)
図1は、実施形態1による逐次比較型AD変換器1の構成例を示す。逐次比較型AD変換器1は、電圧値が互いに相補的に変化するアナログ信号Vinp,Vinnをn+1個(n≧2、ここでは、n=5)のビット値D5〜D0からなるデジタルコードに変換する。逐次比較型AD変換器1は、容量DA変換器101p,101nと、サンプリングスイッチSWp,SWnと、比較器102と、制御部103とを備える。
図1は、実施形態1による逐次比較型AD変換器1の構成例を示す。逐次比較型AD変換器1は、電圧値が互いに相補的に変化するアナログ信号Vinp,Vinnをn+1個(n≧2、ここでは、n=5)のビット値D5〜D0からなるデジタルコードに変換する。逐次比較型AD変換器1は、容量DA変換器101p,101nと、サンプリングスイッチSWp,SWnと、比較器102と、制御部103とを備える。
〔容量DA変換器〕
容量DA変換器101pは、n個(ここでは、n=5)のアップ容量15up〜11upと、n個(ここでは、n=5)のダウン容量15dp〜11dpと、供給切替部100pとを含む。アップ容量15up〜11upの一端は、サンプリングノードNspに接続される。アップ容量15up〜11upの容量値は、バイナリに重み付けされている。例えば、アップ容量11upの容量値をC0とすると、アップ容量12up,13up,14up,15upの容量値は、それぞれ、2C0,4C0,8C0,16C0となる。また、アップ容量15up〜11upは、それぞれ、ビット値D0(LSB:最下位ビット値)を除くビット値D5〜D1にそれぞれ対応している。ダウン容量15dp〜11dpは、アップ容量15up〜11upと同様の構成を有している。供給切替部100pは、制御部103による制御に応答して、アップ容量15up〜11upおよびダウン容量15dp〜11dpの他端に接地電圧Vss(例えば、0V)および電源電圧Vdd(例えば、1V)のいずれか一方を供給する。ここでは、供給切替部100pは、n個(ここでは、n=5)のインバータ16u〜16uと、n個(ここでは、n=5)のインバータ16d〜16dとを含む。インバータ16u〜16uおよびインバータ16d〜16dは、制御部103による制御に応答して、接地電圧Vssおよび電源電圧Vssのいずれか一方を、制御電圧Vup5〜Vup1および制御電圧Vdp5〜Vdp1として、アップ容量15up〜11upの他端およびダウン容量15dp〜11dpの他端にそれぞれ供給する。
容量DA変換器101pは、n個(ここでは、n=5)のアップ容量15up〜11upと、n個(ここでは、n=5)のダウン容量15dp〜11dpと、供給切替部100pとを含む。アップ容量15up〜11upの一端は、サンプリングノードNspに接続される。アップ容量15up〜11upの容量値は、バイナリに重み付けされている。例えば、アップ容量11upの容量値をC0とすると、アップ容量12up,13up,14up,15upの容量値は、それぞれ、2C0,4C0,8C0,16C0となる。また、アップ容量15up〜11upは、それぞれ、ビット値D0(LSB:最下位ビット値)を除くビット値D5〜D1にそれぞれ対応している。ダウン容量15dp〜11dpは、アップ容量15up〜11upと同様の構成を有している。供給切替部100pは、制御部103による制御に応答して、アップ容量15up〜11upおよびダウン容量15dp〜11dpの他端に接地電圧Vss(例えば、0V)および電源電圧Vdd(例えば、1V)のいずれか一方を供給する。ここでは、供給切替部100pは、n個(ここでは、n=5)のインバータ16u〜16uと、n個(ここでは、n=5)のインバータ16d〜16dとを含む。インバータ16u〜16uおよびインバータ16d〜16dは、制御部103による制御に応答して、接地電圧Vssおよび電源電圧Vssのいずれか一方を、制御電圧Vup5〜Vup1および制御電圧Vdp5〜Vdp1として、アップ容量15up〜11upの他端およびダウン容量15dp〜11dpの他端にそれぞれ供給する。
容量DA変換器101nは、容量DA変換器101pと同様の構成を有しており、n個(ここでは、n=5)のアップ容量15un〜11unと、n個(ここでは、n=5)のダウン容量15dn〜11dnと、供給切替部100nとを含む。アップ容量15un〜11unおよびダウン容量15dn〜11dnの一端は、サンプリングノードNsnに接続される。供給切替部100nは、制御部103による制御に応答して、アップ容量15un〜11unおよびダウン容量15dn〜11dnの他端に接地電圧Vssおよび電源電圧Vddのいずれか一方を供給する。容量DA変換器101nでは、インバータ16u〜16uおよびインバータ16d〜16dは、制御部103による制御に応答して、接地電圧Vssおよび電源電圧Vddのいずれか一方を、制御電圧Vun5〜Vun1および制御電圧Vdn5〜Vdn1として、アップ容量15un〜11unの他端およびダウン容量15dn〜11dnの他端にそれぞれ供給する。
〔サンプリングスイッチ〕
サンプリングスイッチSWp,SWnは、アナログ信号Vinp,VinnをサンプリングノードNsp,Nsnにそれぞれサンプリングするために設けられている。サンプリングスイッチSWp,SWnの各々は、制御部103による制御に応答して、オン状態とオフ状態とを切り替える。
サンプリングスイッチSWp,SWnは、アナログ信号Vinp,VinnをサンプリングノードNsp,Nsnにそれぞれサンプリングするために設けられている。サンプリングスイッチSWp,SWnの各々は、制御部103による制御に応答して、オン状態とオフ状態とを切り替える。
〔比較器〕
比較器102は、サンプリングノードNspにおけるアナログ電圧VpとサンプリングノードNsnにおけるアナログ電圧Vnとを比較する。例えば、比較器102の出力は、アナログ電圧Vpがアナログ電圧Vnよりも低い場合にはローレベルになり、アナログ電圧Vpがアナログ電圧Vnよりも低くない場合にはハイレベルになる。
比較器102は、サンプリングノードNspにおけるアナログ電圧VpとサンプリングノードNsnにおけるアナログ電圧Vnとを比較する。例えば、比較器102の出力は、アナログ電圧Vpがアナログ電圧Vnよりも低い場合にはローレベルになり、アナログ電圧Vpがアナログ電圧Vnよりも低くない場合にはハイレベルになる。
〔制御部〕
制御部103は、サンプリングクロックfsおよび内部クロックfckに同期して、サンプリングスイッチSWp,SWnおよび供給切替部100p,100nの制御や、ビット値D5〜D0の決定を実行する。例えば、図3のように、サンプリングクロックfsの1周期内(詳しくは、サンプリングクロックfsのローレベル期間)において内部クロックfckの6個のパルスが発生する。ここでは、サンプリング期間Psは、サンプリングクロックfsのハイレベル期間(立ち上がりエッジから立ち下がりエッジまでの期間)によって規定される。n個(ここでは、n=5)のビット決定期間P5〜P1は、サンプリングクロックfsの立ち下がりエッジおよび内部クロックfckの第1番目〜第5番目の立ち下がりエッジによって規定される。最下位ビット決定期間P0は、内部クロックfckの第5番目の立ち下がりエッジおよびサンプリングクロックfsの立ち上がりエッジによって規定される。また、ビット決定期間P5〜P1および最下位ビット決定期間P0は、それぞれ、ビット値D5〜D1およびビット値D0(最下位ビット値)に対応する。
制御部103は、サンプリングクロックfsおよび内部クロックfckに同期して、サンプリングスイッチSWp,SWnおよび供給切替部100p,100nの制御や、ビット値D5〜D0の決定を実行する。例えば、図3のように、サンプリングクロックfsの1周期内(詳しくは、サンプリングクロックfsのローレベル期間)において内部クロックfckの6個のパルスが発生する。ここでは、サンプリング期間Psは、サンプリングクロックfsのハイレベル期間(立ち上がりエッジから立ち下がりエッジまでの期間)によって規定される。n個(ここでは、n=5)のビット決定期間P5〜P1は、サンプリングクロックfsの立ち下がりエッジおよび内部クロックfckの第1番目〜第5番目の立ち下がりエッジによって規定される。最下位ビット決定期間P0は、内部クロックfckの第5番目の立ち下がりエッジおよびサンプリングクロックfsの立ち上がりエッジによって規定される。また、ビット決定期間P5〜P1および最下位ビット決定期間P0は、それぞれ、ビット値D5〜D1およびビット値D0(最下位ビット値)に対応する。
制御部103は、サンプリング期間Psにおいて、アップ容量15up〜11upおよびアップ容量15un〜11unの他端に接地電圧Vssが供給されるとともにダウン容量15dp〜11dpおよびダウン容量15dn〜11dnの他端に電源電圧Vddが供給されるように、供給切替部100p,100nを制御する。
また、制御部103は、ビット値D5〜D0がビット値D5(MSB:最上位ビット値)から順番に決定されるように、ビット決定期間P5〜P1および最下位ビット決定期間P0の各々において、比較器102による比較結果に応じてビット値D5〜D0のうちそのビット決定期間に対応するビット値を決定する。
さらに、制御部103は、アナログ電圧Vp,Vnが互いに漸近するように、ビット決定期間P5〜P1の各々において、比較器102による比較結果に応じて供給切替部100p,100nを制御する。詳しく説明すると、ビット決定期間P5〜P1の各々において、制御部103は、アナログ電圧Vpがアナログ電圧Vnよりも低い場合には、アップ容量15up〜11upおよびダウン容量15dn〜11dnのうちそのビット決定期間に対応するアップ容量およびダウン容量の他端に電源電圧Vddおよび接地電圧Vssがそれぞれ供給されるように、供給切替部100p,100nを制御し、アナログ電圧Vpがアナログ電圧Vnよりも低くない場合には、ダウン容量15dp〜11dpおよびアップ容量15un〜11unのうちそのビット決定期間に対応するダウン容量およびアップ容量の他端に接地電圧Vssおよび電源電圧Vddがそれぞれ供給されるように、供給切替部100p,100nを制御する。
〔動作〕
次に、図2を参照して、逐次比較型AD変換器1による動作について説明する。
次に、図2を参照して、逐次比較型AD変換器1による動作について説明する。
《ST101》
まず、制御部103は、サンプリング期間Psが開始されると、制御電圧Vup5〜Vup1および制御電圧Vun5〜Vun1を接地電圧Vssに設定するとともに制御電圧Vdp5〜Vdp1および制御電圧Vdn5〜Vdn1を電源電圧Vddに設定し、サンプリングスイッチSWp,SWnをオフ状態からオン状態に切り替える。
まず、制御部103は、サンプリング期間Psが開始されると、制御電圧Vup5〜Vup1および制御電圧Vun5〜Vun1を接地電圧Vssに設定するとともに制御電圧Vdp5〜Vdp1および制御電圧Vdn5〜Vdn1を電源電圧Vddに設定し、サンプリングスイッチSWp,SWnをオフ状態からオン状態に切り替える。
《ST102》
次に、制御部103は、サンプリング期間Psが終了すると、サンプリングスイッチSWp,SWnをオン状態からオフ状態に切り替える。また、制御部103は、6個のビット値D5〜D0のうちビット値D5(最上位ビット値)を処理対象のビット値(以下、ビット値Diと表記)として選択する。ここでは、i=5〜0 である。
次に、制御部103は、サンプリング期間Psが終了すると、サンプリングスイッチSWp,SWnをオン状態からオフ状態に切り替える。また、制御部103は、6個のビット値D5〜D0のうちビット値D5(最上位ビット値)を処理対象のビット値(以下、ビット値Diと表記)として選択する。ここでは、i=5〜0 である。
《ST103》
次に、制御部103は、ビット値Diがビット値D0(最下位ビット値)であるか否かを判定する。ビット値Diがビット値D0ではない場合には、ステップST104へ進み、ビット値Diがビット値D0である場合には、ステップST107へ進む。
次に、制御部103は、ビット値Diがビット値D0(最下位ビット値)であるか否かを判定する。ビット値Diがビット値D0ではない場合には、ステップST104へ進み、ビット値Diがビット値D0である場合には、ステップST107へ進む。
《ST104》
次に、ビット値Diに対応するビット決定期間(以下、ビット決定期間Piと表記)において、制御部103は、比較器102による比較結果に基づいて、アナログ電圧Vpがアナログ電圧Vnよりも低いか否かを判定する。アナログ電圧Vpがアナログ電圧Vnよりも低い場合には、ステップST105へ進み、そうでない場合には、ステップST106へ進む。
次に、ビット値Diに対応するビット決定期間(以下、ビット決定期間Piと表記)において、制御部103は、比較器102による比較結果に基づいて、アナログ電圧Vpがアナログ電圧Vnよりも低いか否かを判定する。アナログ電圧Vpがアナログ電圧Vnよりも低い場合には、ステップST105へ進み、そうでない場合には、ステップST106へ進む。
《ST105》
アナログ電圧Vpがアナログ電圧Vnよりも低い場合、制御部103は、ビット値Diを“0”に決定する。また、制御部103は、制御電圧Vup5〜Vup1のうちビット決定期間Piに対応する制御電圧(以下、制御電圧Vupiと表記)を接地電圧Vssから電源電圧Vddに切り替えるとともに、制御電圧Vdn5〜Vdn1のうちビット決定期間Piに対応する制御電圧(以下、制御電圧Vdniと表記)を電源電圧Vddから接地電圧Vssに切り替える。次に、制御部103は、ビット値D5〜D0のうちビット値Diの次のビット値を次の処理対象として選択する。次に、ステップST103へ進む。
アナログ電圧Vpがアナログ電圧Vnよりも低い場合、制御部103は、ビット値Diを“0”に決定する。また、制御部103は、制御電圧Vup5〜Vup1のうちビット決定期間Piに対応する制御電圧(以下、制御電圧Vupiと表記)を接地電圧Vssから電源電圧Vddに切り替えるとともに、制御電圧Vdn5〜Vdn1のうちビット決定期間Piに対応する制御電圧(以下、制御電圧Vdniと表記)を電源電圧Vddから接地電圧Vssに切り替える。次に、制御部103は、ビット値D5〜D0のうちビット値Diの次のビット値を次の処理対象として選択する。次に、ステップST103へ進む。
《ST106》
一方、アナログ電圧Vpがアナログ電圧Vnよりも低くない場合、制御部103は、ビット値Diを“1”に決定する。また、制御部103は、制御電圧Vdp5〜Vdp1のうちビット決定期間Piに対応する制御電圧(以下、制御電圧Vdpiと表記)を電源電圧Vddから接地電圧Vssに切り替えるとともに、制御電圧Vun5〜Vun1のうちビット決定期間Piに対応する制御電圧(以下、制御電圧Vuniと表記)を接地電圧Vssから電源電圧Vddに切り替える。次に、制御部103は、ビット値D5〜D0のうちビット値Diの次のビット値を次の処理対象として選択する。次に、ステップST103へ進む。
一方、アナログ電圧Vpがアナログ電圧Vnよりも低くない場合、制御部103は、ビット値Diを“1”に決定する。また、制御部103は、制御電圧Vdp5〜Vdp1のうちビット決定期間Piに対応する制御電圧(以下、制御電圧Vdpiと表記)を電源電圧Vddから接地電圧Vssに切り替えるとともに、制御電圧Vun5〜Vun1のうちビット決定期間Piに対応する制御電圧(以下、制御電圧Vuniと表記)を接地電圧Vssから電源電圧Vddに切り替える。次に、制御部103は、ビット値D5〜D0のうちビット値Diの次のビット値を次の処理対象として選択する。次に、ステップST103へ進む。
《ST107》
また、ステップST103においてビット値Diがビット値D0(最下位ビット値)であると判定された場合、ビット値D0に対応する最下位ビット決定期間P0において、制御部103は、比較器102による比較結果に基づいて、アナログ電圧Vpがアナログ電圧Vnよりも低いか否かを判定する。アナログ電圧Vpがアナログ電圧Vnよりも低い場合には、ステップST108へ進み、そうでない場合には、ステップST109へ進む。
また、ステップST103においてビット値Diがビット値D0(最下位ビット値)であると判定された場合、ビット値D0に対応する最下位ビット決定期間P0において、制御部103は、比較器102による比較結果に基づいて、アナログ電圧Vpがアナログ電圧Vnよりも低いか否かを判定する。アナログ電圧Vpがアナログ電圧Vnよりも低い場合には、ステップST108へ進み、そうでない場合には、ステップST109へ進む。
《ST108,ST109》
アナログ電圧Vpがアナログ電圧Vnよりも低い場合、制御部103は、ビット値D0を“0”に決定する(ST108)。一方、アナログ電圧Vpがアナログ電圧Vnよりも低くない場合、制御部103は、ビット値D0を“1”に決定する(ST109)。
アナログ電圧Vpがアナログ電圧Vnよりも低い場合、制御部103は、ビット値D0を“0”に決定する(ST108)。一方、アナログ電圧Vpがアナログ電圧Vnよりも低くない場合、制御部103は、ビット値D0を“1”に決定する(ST109)。
〔具体例〕
次に、図3を参照して、逐次比較型AD変換器1による動作について具体例を挙げて説明する。
次に、図3を参照して、逐次比較型AD変換器1による動作について具体例を挙げて説明する。
サンプリング期間Psが経過した後、ビット値D5(最上位ビット値)に対応するビット決定期間P5(例えば、サンプリングクロックfsの立ち下がりエッジから内部クロックfckの第1番目の立ち下がりエッジまでの期間)において、制御部103は、内部クロックfckの第1番目の立ち上がりエッジに同期して、ビット値D5を“1”に決定する。次に、制御部103は、内部クロックfckの第1番目の立ち下がりエッジに同期して、ビット決定期間P5に対応する制御電圧Vdp5を電源電圧Vddから接地電圧Vssに切り替えるとともにビット決定期間P5に対応する制御電圧Vun5を接地電圧Vssから電源電圧Vddに切り替える。これにより、アナログ電圧Vpが降下するとともにアナログ電圧Vnが上昇する。
次に、ビット値D4に対応するビット決定期間P4(例えば、内部クロックfckの第1番目の立ち下がりエッジから第2番目の立ち下がりエッジまでの期間)において、制御部103は、内部クロックfckの第2番目の立ち上がりエッジに同期して、ビット値D4を“1”に決定する。次に、制御部103は、内部クロックfckの第2番目の立ち下がりエッジに同期して、ビット決定期間P4に対応する制御電圧Vdp4を電源電圧Vddから接地電圧Vssに切り替えるとともにビット決定期間P4に対応する制御電圧Vun4を接地電圧Vssから電源電圧Vddに切り替える。これにより、アナログ電圧Vpが降下するとともにアナログ電圧Vnが上昇する。
次に、ビット値D3,D2にそれぞれ対応するビット決定期間P3,P2において、制御部103は、内部クロックfckの第3番目および第4番目の立ち上がりエッジに同期して、ビット値D3,D2を“0”に決定する。次に、制御部103は、内部クロックfckの第3番目および第4番目の立ち下がりエッジに同期して、ビット決定期間P3,P2に対応する制御電圧Vup3,Vup2を接地電圧Vssから電源電圧Vddに切り替えるとともにビット決定期間P3,P2に対応する制御電圧Vdn3,Vdn2を電源電圧Vddから接地電圧Vssに切り替える。これにより、アナログ電圧Vpが上昇するとともにアナログ電圧Vnが降下する。
次に、ビット値D1に対応するビット決定期間P1において、制御部103は、内部クロックfckの第5番目の立ち上がりエッジに同期して、ビット値D1を“1”に決定する。次に、制御部103は、内部クロックfckの第5番目の立ち下がりエッジに同期して、ビット決定期間P1に対応する制御電圧Vdp1を電源電圧Vddから接地電圧Vssに切り替えるとともにビット決定期間P1に対応する制御電圧Vun1を接地電圧Vssから電源電圧Vddに切り替える。
次に、ビット値D0に対応する最下位ビット決定期間P0(例えば、内部クロックfckの第5番目の立ち下がりエッジからサンプリングクロックfsの立ち上がりエッジまでの期間)において、制御部103は、内部クロックfckの第6番目の立ち上がりエッジに同期して、ビット値D0を“1”に決定する。
〔電荷移動〕
次に、図4(a),図4(b)を参照して、図1に示した容量DA変換器101p,101nにおける電荷移動について説明する。ここでは、容量DA変換器101pを例に挙げて説明する。なお、図中、アップ容量15u,14uは、それぞれ、アップ容量15up,14upに相当し、アップ容量10uは、アップ容量13up〜11upの合成容量に相当し、ダウン容量15d,14dは、ダウン容量15dp,14dpに相当し、ダウン容量10dは、ダウン容量13dp〜11dpの合成容量に相当する。また、容量15u,15dの容量値を“C”とすると、容量14u,14dの容量値は“C/2”と表現でき、容量10u,10dの容量値は“C/2”と近似的に表現できる。
次に、図4(a),図4(b)を参照して、図1に示した容量DA変換器101p,101nにおける電荷移動について説明する。ここでは、容量DA変換器101pを例に挙げて説明する。なお、図中、アップ容量15u,14uは、それぞれ、アップ容量15up,14upに相当し、アップ容量10uは、アップ容量13up〜11upの合成容量に相当し、ダウン容量15d,14dは、ダウン容量15dp,14dpに相当し、ダウン容量10dは、ダウン容量13dp〜11dpの合成容量に相当する。また、容量15u,15dの容量値を“C”とすると、容量14u,14dの容量値は“C/2”と表現でき、容量10u,10dの容量値は“C/2”と近似的に表現できる。
ステップST102では、図4(a)のように、アップ容量15u,14u,10uの他端には、接地電圧Vssが印加され、ダウン容量15d,14d,10dの他端には、電源電圧Vddが印加される。次に、アナログ電圧Vpがアナログ電圧Vnよりも低くない場合、ステップST106において、ダウン容量15dの他端に印加される制御電圧は、電源電圧Vddから接地電圧Vssに切り替えられる。この場合、図4(b)のように、アップ容量15u,14u,10uおよびダウン容量15d,14d,10dにおいて電荷Q1,Q2,…,Q6がそれぞれ移動し、アップ容量15u,14u,10uおよびダウン容量15d,14d,10dにおいて電荷が再分配される。また、制御電圧が切り替えられた後に電源電圧Vddが印加されるダウン容量14d,10dを移動する電荷Q5,Q6は、電荷再分配によって消費される電荷に相当する。ここで、制御電圧を切り替える前のアナログ電圧Vpを“V(k)”とし、制御電圧を切り替えた後のアナログ電圧Vpを“V(k+1)”とすると、電荷Q5,Q6は、次式のように表現できる。
また、電荷Q5,Q6の和は、次式のように表現できる。
上式より、ステップST106における電荷移動量(容量DA変換器101pにおける電荷移動量)は、従来の逐次比較型AD変換器(ST906)における電荷移動量よりも少ない(“C・Vdd”だけ少ない)ことがわかる。これと同様に、ステップST105における電荷移動量(容量DA変換器101nにおける電荷移動量)も、従来の逐次比較型AD変換器(ST906)における電荷移動量よりも少ない。
以上のように、容量DA変換器101pの容量アレイをアップ容量アレイ(アップ容量15up〜11up)とダウン容量アレイ(ダウン容量15dp〜11dp)とに分割し、アップ容量アレイおよびダウン容量アレイを個別に制御することにより、容量DA変換器101pにおける消費電力を低減できる。これと同様の原理により、容量DA変換器101nにおける消費電力も低減できる。その結果、逐次比較型AD変換器1の消費電力を低減できる。
また、従来の逐次比較型AD変換器では、アナログ信号Vinがサンプリングされ(ST901,ST902)、内部クロックfckの第1番目のパルスに同期して制御電圧V95が接地電圧Vssから電源電圧Vddに切り替えられ(ST903)、その後、内部クロックfckの第2番目のパルスに同期して最上位ビット値の決定および制御電圧の制御が実行される(ST905、または、ST906)。一方、図1に示した逐次比較型AD変換器1では、アナログ信号Vinp,Vinnがサンプリングされ(ST101,ST102)、その後、内部クロックfckの第1番目のパルスに同期して最上位ビット値の決定および制御電圧の制御が実行される(ST105、または、ST106)。したがって、サンプリングクロックfsの1周期内における内部クロックfckのパルス数を1パルス分削減できる。これにより、逐次比較型AD変換器におけるAD変換処理時間を短縮できる。
さらに、比較器102のコモン電圧(例えば、図3では、0.5V)を中心としてアナログ電圧Vp,Vnを対称的に変化させることができる。これにより、レール・ツー・レール動作が可能となるように比較器102を設計しなくても良いので、比較器102の設計難易度を緩和できる。
また、一般的に、半導体集積回路の内部では、電源電圧のインピーダンスが最も低い。したがって、電源電圧Vddをアップ容量15up〜11upおよびアップ容量15un〜11unの他端に印加することにより、電源電圧Vddよりもインピーダンスが高い他の電圧をアップ容量15up〜11upおよびアップ容量15un〜11unの他端に印加する場合よりも、セトリング時間を短縮できる。
(実施形態1の変形例1)
図5に示した逐次比較型AD変換器1aは、図1に示した容量DA変換器101p,101nに代えて、容量DA変換器201p,201nを備える。その他の構成は、図1に示した逐次比較型DA変換器1の構成と同様である。容量DA変換器201p,201nは、それぞれ、図1に示した容量DA変換器101p,101nの構成に加えて、入力容量21p,21nを含む。入力容量21pは、サンプリングノードNspと接地ノード(接地電圧Vssが印加されるノード)との間に接続され、入力容量21nは、サンプリングノードNsnと接地ノードとの間に接続される。このように構成することにより、逐次比較型AD変換器1aの入力レンジを調整することができる。例えば、図1に示した逐次比較型AD変換器1の入力レンジよりも狭くすることができる。具体的に説明すると、入力容量21p,21nの容量値を“128C0”とすると、逐次比較型AD変換器1aの入力レンジを逐次比較型AD変換器1の入力レンジの62/(62+128)倍に設定できる。これにより、例えば、逐次比較型AD変換器1aの入力レンジを逐次比較型AD変換器1aの前段に設けられるサンプリングバッファ(図示せず)の線形レンジ内に収めることができる。
図5に示した逐次比較型AD変換器1aは、図1に示した容量DA変換器101p,101nに代えて、容量DA変換器201p,201nを備える。その他の構成は、図1に示した逐次比較型DA変換器1の構成と同様である。容量DA変換器201p,201nは、それぞれ、図1に示した容量DA変換器101p,101nの構成に加えて、入力容量21p,21nを含む。入力容量21pは、サンプリングノードNspと接地ノード(接地電圧Vssが印加されるノード)との間に接続され、入力容量21nは、サンプリングノードNsnと接地ノードとの間に接続される。このように構成することにより、逐次比較型AD変換器1aの入力レンジを調整することができる。例えば、図1に示した逐次比較型AD変換器1の入力レンジよりも狭くすることができる。具体的に説明すると、入力容量21p,21nの容量値を“128C0”とすると、逐次比較型AD変換器1aの入力レンジを逐次比較型AD変換器1の入力レンジの62/(62+128)倍に設定できる。これにより、例えば、逐次比較型AD変換器1aの入力レンジを逐次比較型AD変換器1aの前段に設けられるサンプリングバッファ(図示せず)の線形レンジ内に収めることができる。
(実施形態1の変形例2)
図6に示した逐次比較型AD変換器1bは、図1に示した容量DA変換器101p,101nに代えて、直並列型の容量DA変換器301p,301nを備える。また、逐次比較型AD変換器1bは、補正容量アレイ311p,311nおよび容量補正部312p,312nをさらに備える。その他の構成は、図1に示した逐次比較型AD変換器1の構成と同様である。
図6に示した逐次比較型AD変換器1bは、図1に示した容量DA変換器101p,101nに代えて、直並列型の容量DA変換器301p,301nを備える。また、逐次比較型AD変換器1bは、補正容量アレイ311p,311nおよび容量補正部312p,312nをさらに備える。その他の構成は、図1に示した逐次比較型AD変換器1の構成と同様である。
〔容量DA変換器〕
容量DA変換器301p,301nは、それぞれ、図1に示した容量DA変換器101p,101nの構成に加えて、結合容量30p,30nを含む。
容量DA変換器301p,301nは、それぞれ、図1に示した容量DA変換器101p,101nの構成に加えて、結合容量30p,30nを含む。
結合容量30pの一端は、p個(ここでは、p=2)のアップ容量15up,14upおよびp個(ここでは、p=2)のダウン容量15dp,14dpの一端とサンプリングノードNspとに接続される。結合容量30pの他端は、q個(p+q=n、ここでは、q=3)個のアップ容量13up〜11upおよびq個(p+q=n、ここでは、q=3)のダウン容量13dp〜11dpの一端に接続される。すなわち、アップ容量13up〜11upおよびダウン容量13dp〜11dpの一端は、結合容量30pを介してサンプリングノードNspに接続されている。なお、p個のアップ容量15up,14upおよびp個のダウン容量15dp,14dpは、デジタルコードの上位pビット(ここでは、ビット値D5,D4)にそれぞれ対応し、q個のアップ容量13up〜11upおよびq個のダウン容量13dp〜11dpは、デジタルコードの最下位ビットを除く下位qビット(ここでは、ビット値D3,D2,D1)にそれぞれ対応している。
結合容量30nの一端は、p個(ここでは、p=2)のアップ容量15un,14unおよびp個(ここでは、p=2)のダウン容量15dn,14dnの一端とサンプリングノードNsnとに接続される。結合容量30nの他端は、q個(p+q=n、ここでは、q=3)個のアップ容量13un〜11unおよびq個(p+q=n、ここでは、q=3)のダウン容量13dn〜11dnの一端に接続される。すなわち、アップ容量13un〜11unおよびダウン容量13dn〜11dnの一端は、結合容量30nを介してサンプリングノードNsnに接続されている。なお、p個のアップ容量15un,14unおよびp個のダウン容量15dn,14dnは、デジタルコードの上位pビット(ここでは、ビット値D5,D4)にそれぞれ対応し、q個のアップ容量13un〜11unおよびq個のダウン容量13dn〜11dnは、デジタルコードの最下位ビットを除く下位qビット(ここでは、ビット値D3,D2,D1)にそれぞれ対応している。
以上のように、直並列型の容量アレイを用いて容量DA変換器301p,301nを構成することにより、直列型の容量アレイを用いて容量DA変換器を構成する場合(例えば、図1に示した容量DA変換器101p,101n)よりも、容量DA変換器の実装面積を削減できる。例えば、アップ容量11upおよびダウン容量11dpの容量値を“C0”とすると、アップ容量15upおよびダウン容量15dnの容量値を“2C0”とし、アップ容量14upおよびダウン容量14dnの容量値を“C0”とすることができる。なお、容量DA変換器301p,301nは、それぞれ、図5に示した入力容量21p,21nをさらに含んでいても良い。
〔補正容量アレイ,容量補正部〕
補正容量アレイ311pは、複数(ここでは、4個)の補正容量31〜31によって構成される。補正容量アレイ311pを構成する補正容量31〜31の一端は、結合容量30pの他端に接続される。容量補正部312pは、補正容量アレイ311pを構成する補正容量31〜31の他端と接地ノード(接地電圧Vssが印加されるノード)との接続状態を切り替える。例えば、容量補正部312pは、補正容量アレイ311pを構成する補正容量31〜31の他端と接地ノードとの間にそれぞれ接続された複数(ここでは、4個)のスイッチSW3〜SW3を含む。
補正容量アレイ311pは、複数(ここでは、4個)の補正容量31〜31によって構成される。補正容量アレイ311pを構成する補正容量31〜31の一端は、結合容量30pの他端に接続される。容量補正部312pは、補正容量アレイ311pを構成する補正容量31〜31の他端と接地ノード(接地電圧Vssが印加されるノード)との接続状態を切り替える。例えば、容量補正部312pは、補正容量アレイ311pを構成する補正容量31〜31の他端と接地ノードとの間にそれぞれ接続された複数(ここでは、4個)のスイッチSW3〜SW3を含む。
補正容量アレイ311nは、複数(ここでは、4個)の補正容量31〜31によって構成される。補正容量アレイ311nを構成する補正容量31〜31の一端は、結合容量30nの他端に接続される。容量補正部312nは、補正容量アレイ311nを構成する補正容量31〜31の他端と接地ノードとの接続状態を切り替える。例えば、容量補正部312nは、補正容量アレイ311nを構成する補正容量31〜31の他端と接地ノードとの間にそれぞれ接続された複数(ここでは、4個)のスイッチSW3〜SW3を含む。
〔結合容量の設計および容量補正〕
次に、結合容量30p,30nの設計と、補正容量アレイ311p,311nおよび容量補正部312p,312nを用いた容量補正について説明する。ここでは、容量DA変換器301pを例に挙げて説明する。
次に、結合容量30p,30nの設計と、補正容量アレイ311p,311nおよび容量補正部312p,312nを用いた容量補正について説明する。ここでは、容量DA変換器301pを例に挙げて説明する。
まず、上位容量アレイ(アップ容量15up,14upおよびダウン容量15dp,14dp)の単位容量を“Cu1”とし、上位容量アレイの共通電極に付加された寄生容量を“Cp1”とし、下位容量アレイ(アップ容量13up〜11upおよびダウン容量13dp〜11dp)の単位容量を“Cu2”とし、下位容量アレイの共通電極に付加された寄生容量を“Cp2”とし、補正容量アレイ311pの容量値(補正容量31〜31のうち他端に接地ノードが接続された補正容量の合計容量値)を“Ctrim”とすると、上位容量アレイの合計容量値“CT1”および下位容量アレイの合計容量値“CT2”は、次式のようになる。
また、結合容量30pの容量値を“Ca”とし、上位容量アレイと結合容量30pとを含む等価容量の容量値を“Ceq1”とし、結合容量30pと下位容量アレイとを含む等価容量の容量値を“Ceq2”とすると、次式のようになる。なお、次式において、“||”は、上位容量アレイと結合容量30p(または、結合容量30pと下位容量アレイ)が互いに直列に接続されていることを示している。
さらに、上位容量アレイの単位電荷量(Cu1・Vdd)に対する電圧変動(サンプリングノードNspの電圧変動)を“ΔV1”とすると、次式のようになる。
この電圧変動ΔV1を下位容量アレイの単位容量で生じる電圧変動ΔV1’に換算すると、次式のようになる。
一方、下位容量アレイの単位電荷量(Cu2・Vdd)に対する電圧変動を“ΔV2”とすると、次式のようになる。
この電圧変動ΔV2を上位容量アレイに現れる電圧変動ΔV2’(サンプリングノードNspの電圧変動)に換算すると、次式のようになる。
ここで、電圧変動ΔV1’および電圧変動ΔV2’は互いに等しいので、次式の関係が成り立つ。
次に、数10の式および数12の式を数13の式に代入すると、次式のようになる。
上式を整理すると、次式のようになる。
次に、数7の式および数8の式を数15の式に代入すると、次式のようになる。
上式を整理して、結合容量30pの容量値Caについて解くと、次式のようになる。
上式より、結合容量30pの容量値Caを下位容量アレイの合計容量値CT2の1/{2q(Cu2/Cu1)−1}倍に設計することにより、下位容量アレイの電圧変動を、結合容量30pを介して、サンプリングノードNspの電圧変動に等価に換算でき、容量DA変換器301pの線形性を保つことができる。
特に、上位容量アレイの単位容量と下位容量アレイの単位容量とを互いに等しい値に設計する場合(Cu1=Cu2=C0の場合)、次式のようになる。
具体的に説明すると、q=1〜5の場合、次式のようになる(図6の例は、q=3の場合に相当する)。
ここで、下位容量アレイの寄生容量Cp2が十分小さく“0”とみなせ、且つ、補正容量アレイの容量値Ctrimが“0”である場合、結合容量30pの容量値Caは、qの値によらず常に“2C0”となる。ただし、実際には、上位容量アレイおよび下位容量アレイの各々には寄生容量が付加されるので、数18の式が成り立つように容量補正部312pによって補正容量アレイ311pの接続状態を制御して下位容量アレイの合計容量値CT2を補正することにより、容量DA変換器301pの線形性を保つことができる。また、これと同様の原理により、容量DA変換器301nの線形性を保つことができる。その結果、逐次比較型AD変換器1bの線形性を改善できる。
なお、逐次比較型AD変換器1bは、補正容量アレイ311p,311nおよび容量補正部312p,312nを備えていなくても良い。
(実施形態1の変形例3)
図7に示した逐次比較型AD変換器1cは、図1に示した逐次比較型AD変換器1の構成に加えて、オフセット調整容量アレイ401p,401nと、オフセット調整部402p,402nとを備える。
図7に示した逐次比較型AD変換器1cは、図1に示した逐次比較型AD変換器1の構成に加えて、オフセット調整容量アレイ401p,401nと、オフセット調整部402p,402nとを備える。
オフセット調整容量アレイ401pは、複数(ここでは、3個)のオフセット調整容量41〜41によって構成される。オフセット調整容量アレイ401pを構成するオフセット調整容量41〜41の一端は、サンプリングノードNspに接続される。オフセット調整部402pは、外部制御に応答して、オフセット容量アレイ401pを構成するオフセット調整容量41〜41の他端に接地電圧Vssおよび電源電圧Vddのいずれか一方を供給する。例えば、オフセット調整部402pは、複数(ここでは、3個)のインバータ42〜42を含む。インバータ42〜42は、それぞれ、外部制御に応答して、接地電圧Vssおよび電源電圧Vddのいずれか一方を、オフセット制御電圧Vop1〜Vop3としてオフセット調整容量41〜41の他端に供給する。
オフセット調整容量アレイ401nは、複数(ここでは、3個)のオフセット調整容量41〜41によって構成される。オフセット容量アレイ401nを構成するオフセット調整容量41〜41の一端は、サンプリングノードNsnに接続される。オフセット調整部402nは、外部制御に応答して、オフセット容量アレイ401nを構成するオフセット調整容量41〜41の他端に接地電圧Vssおよび電源電圧Vddのいずれか一方を供給する。例えば、オフセット調整部402nは、複数(ここでは、3個)のインバータ42〜42を含む。インバータ42〜42は、それぞれ、外部制御に応答して、接地電圧Vssおよび電源電圧Vddのいずれか一方を、オフセット制御電圧Von1〜Von3としてオフセット調整容量41〜41の他端に供給する。
以上のように構成することにより、比較器102のオフセットを調整する(例えば、“0”にする)ことができ、その結果、逐次比較型AD変換器1cのオフセットを調整する(例えば、“0”にする)ことができる。また、オフセット調整容量アレイ401p,401nおよびオフセット調整部402p,402nは、容量DA変換器101p,101nに含まれる重み付け容量(アップ容量およびダウン容量)のミスマッチ補正に利用されても良い。
なお、オフセット制御電圧Vop1〜Vop3およびオフセット制御電圧Von1〜Von3の初期値は、全て、接地電圧Vss(または、電源電圧Vdd)に設定されることが好ましい。このように設定することにより、入力レンジの調整範囲を広くすることができる。また、オフセット調整容量アレイ401p,401nを構成するオフセット調整容量41〜41の容量値は、全て同一であっても良いし、重み付けされていても良い。
また、逐次比較型AD変換器1cは、容量DA変換器101p,101nに代えて、図5に示した容量DA変換器201p,201nを備えていても良い。
(実施形態1の変形例4)
図8に示した逐次比較型AD変換器1dは、図6に示した補正容量アレイ311p,311nおよび容量補正部312p,312nに代えて、オフセット調整容量アレイ401p,401nおよびオフセット調整部402p,402nを備える。その他の構成は、図6に示した逐次比較型AD変換器1bと同様である。オフセット調整容量アレイ401pを構成するオフセット調整容量41〜41の一端は、サンプリングノードNspに接続され、オフセット調整容量アレイ401nの構成するオフセット調整容量41〜41の一端は、サンプリングノードNsnに接続される。このように構成することにより、比較器102のオフセットを調整する(例えば、“0”にする)ことができ、その結果、逐次比較型AD変換器1cのオフセットを調整する(例えば、“0”にする)ことができる。また、オフセット調整容量アレイ401p,401nおよびオフセット調整部402p,402nは、容量DA変換器301p,301nに含まれる重み付け容量(アップ容量およびダウン容量)のミスマッチ補正に利用されても良いし、結合容量30p,30nの容量値の補正に利用されても良い。
図8に示した逐次比較型AD変換器1dは、図6に示した補正容量アレイ311p,311nおよび容量補正部312p,312nに代えて、オフセット調整容量アレイ401p,401nおよびオフセット調整部402p,402nを備える。その他の構成は、図6に示した逐次比較型AD変換器1bと同様である。オフセット調整容量アレイ401pを構成するオフセット調整容量41〜41の一端は、サンプリングノードNspに接続され、オフセット調整容量アレイ401nの構成するオフセット調整容量41〜41の一端は、サンプリングノードNsnに接続される。このように構成することにより、比較器102のオフセットを調整する(例えば、“0”にする)ことができ、その結果、逐次比較型AD変換器1cのオフセットを調整する(例えば、“0”にする)ことができる。また、オフセット調整容量アレイ401p,401nおよびオフセット調整部402p,402nは、容量DA変換器301p,301nに含まれる重み付け容量(アップ容量およびダウン容量)のミスマッチ補正に利用されても良いし、結合容量30p,30nの容量値の補正に利用されても良い。
なお、逐次比較型AD変換器1dは、図6に示した補正容量アレイ311p,311n
および容量補正部312p,312nをさらに備えていても良い。
および容量補正部312p,312nをさらに備えていても良い。
(実施形態2)
図9は、実施形態2による逐次比較型AD変換器2の構成例を示す。逐次比較型AD変換器2は、アナログ信号Vinをn+1個(n≧2、ここでは、n=5)のビット値D5〜D0からなるデジタルコードに変換する。逐次比較型AD変換器2は、容量DA変換器101と、サンプリングスイッチSWsと、比較器202と、制御部203とを備える。
図9は、実施形態2による逐次比較型AD変換器2の構成例を示す。逐次比較型AD変換器2は、アナログ信号Vinをn+1個(n≧2、ここでは、n=5)のビット値D5〜D0からなるデジタルコードに変換する。逐次比較型AD変換器2は、容量DA変換器101と、サンプリングスイッチSWsと、比較器202と、制御部203とを備える。
〔容量DA変換器〕
容量DA変換器101は、図1に示した容量DA変換器101pと同様の構成を有しており、n個(ここでは、n=5)のアップ容量15u〜11uと、n個(ここでは、n=5)のダウン容量15d〜11dと、供給切替部100とを含む。アップ容量15u〜11uおよびダウン容量15d〜11dの一端は、サンプリングノードNsに接続される。供給切替部100は、制御部203による制御に応答して、アップ容量15u〜11uおよびダウン容量15d〜11dの他端に接地電圧Vssおよび電源電圧Vddのいずれか一方を供給する。容量DA変換器101では、インバータ16u〜16uおよびインバータ16d〜16dは、制御部203による制御に応答して、接地電圧Vssおよび電源電圧Vddのいずれか一方を、制御電圧Vu5〜Vu1および制御電圧Vd5〜Vd1として、アップ容量15u〜11uの他端およびダウン容量15d〜11dの他端にそれぞれ供給する。
容量DA変換器101は、図1に示した容量DA変換器101pと同様の構成を有しており、n個(ここでは、n=5)のアップ容量15u〜11uと、n個(ここでは、n=5)のダウン容量15d〜11dと、供給切替部100とを含む。アップ容量15u〜11uおよびダウン容量15d〜11dの一端は、サンプリングノードNsに接続される。供給切替部100は、制御部203による制御に応答して、アップ容量15u〜11uおよびダウン容量15d〜11dの他端に接地電圧Vssおよび電源電圧Vddのいずれか一方を供給する。容量DA変換器101では、インバータ16u〜16uおよびインバータ16d〜16dは、制御部203による制御に応答して、接地電圧Vssおよび電源電圧Vddのいずれか一方を、制御電圧Vu5〜Vu1および制御電圧Vd5〜Vd1として、アップ容量15u〜11uの他端およびダウン容量15d〜11dの他端にそれぞれ供給する。
〔サンプリングスイッチ〕
サンプリングスイッチSWsは、アナログ信号VinをサンプリングノードNsにサンプリングするために設けられている。サンプリングスイッチSWsは、制御部203による制御に応答して、オン状態とオフ状態とを切り替える。
サンプリングスイッチSWsは、アナログ信号VinをサンプリングノードNsにサンプリングするために設けられている。サンプリングスイッチSWsは、制御部203による制御に応答して、オン状態とオフ状態とを切り替える。
〔比較器〕
比較器202は、比較電圧Va(例えば、0.5V)とサンプリングノードNsにおけるアナログ電圧V101とを比較する。例えば、比較器202の出力は、アナログ電圧V101が比較電圧Vaよりも低い場合にはローレベルになり、アナログ電圧V101が比較電圧Vaよりも低くない場合にはハイレベルになる。
比較器202は、比較電圧Va(例えば、0.5V)とサンプリングノードNsにおけるアナログ電圧V101とを比較する。例えば、比較器202の出力は、アナログ電圧V101が比較電圧Vaよりも低い場合にはローレベルになり、アナログ電圧V101が比較電圧Vaよりも低くない場合にはハイレベルになる。
〔制御部〕
制御部203は、サンプリングクロックfsおよび内部クロックfckに同期して、サンプリングスイッチSWsおよび供給切替部100の制御や、ビット値D5〜D0の決定を実行する。
制御部203は、サンプリングクロックfsおよび内部クロックfckに同期して、サンプリングスイッチSWsおよび供給切替部100の制御や、ビット値D5〜D0の決定を実行する。
制御部203は、サンプリング期間Ps(図3参照)において、アップ容量15u〜11uの他端に接地電圧Vssが供給されるとともにダウン容量15d〜11dの他端に電源電圧Vddが供給されるように、供給切替部100を制御する。
また、制御部203は、ビット値D5〜D0がビット値D5(MSB:最上位ビット値)から順番に決定されるように、ビット決定期間P5〜P1および最下位ビット決定期間P0(図3参照)の各々において、比較器202による比較結果に応じてビット値D5〜D0のうちそのビット決定期間に対応するビット値を決定する。
さらに、制御部203は、アナログ電圧V101が比較電圧Vaに漸近するように、ビット決定期間P5〜P1(図3参照)の各々において、比較器202による比較結果に応じて供給切替部100を制御する。詳しく説明すると、ビット決定期間P5〜P1の各々において、制御部203は、アナログ電圧V101が比較電圧Vaよりも低い場合には、アップ容量15u〜11uのうちそのビット決定期間に対応するアップ容量の他端に電源電圧Vddが供給されるように、供給切替部100を制御し、アナログ電圧V101が比較電圧Vaよりも低くない場合には、ダウン容量15d〜11dのうちそのビット決定期間に対応するダウン容量の他端に接地電圧Vssが供給されるように、供給切替部100を制御する。
〔動作〕
次に、図10を参照して、逐次比較型AD変換器2による動作について説明する。
次に、図10を参照して、逐次比較型AD変換器2による動作について説明する。
《ST201》
まず、制御部203は、サンプリング期間Psが開始されると、制御電圧Vu5〜Vu1を接地電圧Vssに設定するとともに制御電圧Vd5〜Vd1を電源電圧Vddに設定し、サンプリングスイッチSWsをオフ状態からオン状態に切り替える。
まず、制御部203は、サンプリング期間Psが開始されると、制御電圧Vu5〜Vu1を接地電圧Vssに設定するとともに制御電圧Vd5〜Vd1を電源電圧Vddに設定し、サンプリングスイッチSWsをオフ状態からオン状態に切り替える。
《ST202》
次に、制御部203は、サンプリング期間Psが経過すると、サンプリングスイッチSWsをオン状態からオフ状態に切り替える。また、制御部203は、6個のビット値D5〜D0のうちビット値D5(最上位ビット値)を処理対象のビット値(以下、ビット値Diと表記)として選択する。ここでは、i=5〜0 である。
次に、制御部203は、サンプリング期間Psが経過すると、サンプリングスイッチSWsをオン状態からオフ状態に切り替える。また、制御部203は、6個のビット値D5〜D0のうちビット値D5(最上位ビット値)を処理対象のビット値(以下、ビット値Diと表記)として選択する。ここでは、i=5〜0 である。
《ST203》
次に、制御部203は、ビット値Diがビット値D0(最下位ビット値)であるか否かを判定する。ビット値Diがビット値D0ではない場合には、ステップST204へ進み、ビット値Diがビット値D0である場合には、ステップST207へ進む。
次に、制御部203は、ビット値Diがビット値D0(最下位ビット値)であるか否かを判定する。ビット値Diがビット値D0ではない場合には、ステップST204へ進み、ビット値Diがビット値D0である場合には、ステップST207へ進む。
《ST204》
次に、ビット値Diに対応するビット決定期間(以下、ビット決定期間Piと表記)において、制御部203は、比較器202による比較結果に基づいて、アナログ電圧V101が比較電圧Vaよりも低いか否かを判定する。アナログ電圧V101が比較電圧Vaよりも低い場合には、ステップST205へ進み、そうでない場合には、ステップST206へ進む。
次に、ビット値Diに対応するビット決定期間(以下、ビット決定期間Piと表記)において、制御部203は、比較器202による比較結果に基づいて、アナログ電圧V101が比較電圧Vaよりも低いか否かを判定する。アナログ電圧V101が比較電圧Vaよりも低い場合には、ステップST205へ進み、そうでない場合には、ステップST206へ進む。
《ST205》
アナログ電圧V101が比較電圧Vaよりも低い場合、制御部203は、ビット値Diを“0”に決定する。また、制御部203は、制御電圧Vu5〜Vu1のうちビット決定期間Piに対応する制御電圧(以下、制御電圧Vuiと表記)を接地電圧Vssから電源電圧Vddに切り替える。次に、制御部103は、ビット値D5〜D0のうちビット値Diの次のビット値を次の処理対象として選択する。次に、ステップST203へ進む。
アナログ電圧V101が比較電圧Vaよりも低い場合、制御部203は、ビット値Diを“0”に決定する。また、制御部203は、制御電圧Vu5〜Vu1のうちビット決定期間Piに対応する制御電圧(以下、制御電圧Vuiと表記)を接地電圧Vssから電源電圧Vddに切り替える。次に、制御部103は、ビット値D5〜D0のうちビット値Diの次のビット値を次の処理対象として選択する。次に、ステップST203へ進む。
《ST206》
一方、アナログ電圧V101が比較電圧Vaよりも低くない場合、制御部203は、ビット値Diを“1”に決定する。また、制御部203は、制御電圧Vd5〜Vd1のうちビット決定期間Piに対応する制御電圧(以下、制御電圧Vdiと表記)を電源電圧Vddから接地電圧Vssに切り替える。次に、制御部203は、ビット値D5〜D0のうちビット値Diの次のビット値を次の処理対象として選択する。次に、ステップST203へ進む。
一方、アナログ電圧V101が比較電圧Vaよりも低くない場合、制御部203は、ビット値Diを“1”に決定する。また、制御部203は、制御電圧Vd5〜Vd1のうちビット決定期間Piに対応する制御電圧(以下、制御電圧Vdiと表記)を電源電圧Vddから接地電圧Vssに切り替える。次に、制御部203は、ビット値D5〜D0のうちビット値Diの次のビット値を次の処理対象として選択する。次に、ステップST203へ進む。
《ST207》
また、ステップST203においてビット値Diがビット値D0(最下位ビット値)であると判定された場合、ビット値D0に対応する最下位ビット決定期間P0において、制御部203は、比較器202による比較結果に基づいて、アナログ電圧V101が比較電圧Vaよりも低いか否かを判定する。アナログ電圧V101が比較電圧Vaよりも低い場合には、ステップST208へ進み、そうでない場合には、ステップST209へ進む。
また、ステップST203においてビット値Diがビット値D0(最下位ビット値)であると判定された場合、ビット値D0に対応する最下位ビット決定期間P0において、制御部203は、比較器202による比較結果に基づいて、アナログ電圧V101が比較電圧Vaよりも低いか否かを判定する。アナログ電圧V101が比較電圧Vaよりも低い場合には、ステップST208へ進み、そうでない場合には、ステップST209へ進む。
《ST208,ST209》
アナログ電圧V101が比較電圧Vaよりも低い場合、制御部203は、ビット値D0を“0”に決定する(ST208)。一方、アナログ電圧V101が比較電圧Vaよりも低くない場合、制御部203は、ビット値D0を“1”に決定する(ST209)。
アナログ電圧V101が比較電圧Vaよりも低い場合、制御部203は、ビット値D0を“0”に決定する(ST208)。一方、アナログ電圧V101が比較電圧Vaよりも低くない場合、制御部203は、ビット値D0を“1”に決定する(ST209)。
以上のように、容量DA変換器101の容量アレイをアップ容量アレイ(アップ容量15u〜11u)とダウン容量アレイ(ダウン容量15d〜11d)とに分割し、アップ容量アレイおよびダウン容量アレイを個別に制御することにより、容量DA変換器101における消費電力を低減できる。その結果、逐次比較型AD変換器2の消費電力を低減できる。
また、アナログ信号Vinがサンプリングされ(ST201,ST202)、その後、内部クロックfckの第1番目のパルスに同期して最上位ビット値の決定および制御電圧の制御が実行される(ST205、または、ST206)。したがって、サンプリングクロックfsの1周期内に含まれる内部クロックfckのパルス数を1パルス分削減できる。これにより、逐次比較型AD変換器2におけるAD変換処理時間を短縮できる。
また、一般的に、半導体集積回路の内部では、電源電圧のインピーダンスが最も低い。したがって、電源電圧Vddをアップ容量15u〜11uの他端に印加することにより、電源電圧Vddよりもインピーダンスが高い他の電圧をアップ容量15u〜11uの他端に印加する場合よりも、セトリング時間を短縮できる。
(実施形態2の変形例1)
図11に示した逐次比較型AD変換器2aは、図9に示した容量DA変換器101に代えて、容量DA変換器201を備える。その他の構成は、図9に示した逐次比較型AD変換器2と同様である。容量DA変換器201は、図9に示した容量DA変換器101の構成に加えて、サンプリングノードNsと接地ノード(接地電圧Vssが印加されるノード)との間に接続された入力容量21を含む。このように構成することにより、逐次比較型AD変換器2aの入力レンジを図9に示した逐次比較型AD変換器2の入力レンジよりも狭くすることができる。例えば、入力容量21の容量値を“128C0”とすると、逐次比較型AD変換器2aの入力レンジを逐次比較型AD変換器2の入力レンジの62/(62+128)倍に設定できる。これにより、例えば、逐次比較型AD変換器2aの入力レンジを逐次比較型AD変換器2aの前段に設けられるサンプリングバッファ(図示せず)の線形レンジ内に収めることができる。
図11に示した逐次比較型AD変換器2aは、図9に示した容量DA変換器101に代えて、容量DA変換器201を備える。その他の構成は、図9に示した逐次比較型AD変換器2と同様である。容量DA変換器201は、図9に示した容量DA変換器101の構成に加えて、サンプリングノードNsと接地ノード(接地電圧Vssが印加されるノード)との間に接続された入力容量21を含む。このように構成することにより、逐次比較型AD変換器2aの入力レンジを図9に示した逐次比較型AD変換器2の入力レンジよりも狭くすることができる。例えば、入力容量21の容量値を“128C0”とすると、逐次比較型AD変換器2aの入力レンジを逐次比較型AD変換器2の入力レンジの62/(62+128)倍に設定できる。これにより、例えば、逐次比較型AD変換器2aの入力レンジを逐次比較型AD変換器2aの前段に設けられるサンプリングバッファ(図示せず)の線形レンジ内に収めることができる。
(実施形態2の変形例2)
図12に示した逐次比較型AD変換器2bは、図9に示した逐次比較型AD変換器2の構成に加えて、オフセット調整容量アレイ401と、オフセット調整部402とを備える。オフセット調整容量アレイ401は、複数(ここでは、3個)のオフセット調整容量41〜41によって構成される。オフセット調整容量41〜41の一端は、サンプリングノードNsに接続される。オフセット調整部402は、外部制御に応答して、オフセット調整容量41〜41の他端に接地電圧Vssおよび電源電圧Vddのいずれか一方を供給する。例えば、オフセット調整部42は、複数(ここでは、3個)のインバータ42〜42を含む。インバータ42〜42は、それぞれ、外部制御に応答して、接地電圧Vssおよび電源電圧Vddのいずれか一方を、オフセット制御電圧Vop1〜Vop3としてオフセット調整容量41〜41の他端に供給する。このように構成することにより、比較器202のオフセットを調整する(例えば、“0”にする)ことができ、その結果、逐次比較型AD変換器2bのオフセットを調整する(例えば、“0”にする)ことができる。また、オフセット調整容量アレイ401およびオフセット調整部402は、容量DA変換器101に含まれる重み付け容量(アップ容量およびダウン容量)のミスマッチ補正に利用されても良い。
図12に示した逐次比較型AD変換器2bは、図9に示した逐次比較型AD変換器2の構成に加えて、オフセット調整容量アレイ401と、オフセット調整部402とを備える。オフセット調整容量アレイ401は、複数(ここでは、3個)のオフセット調整容量41〜41によって構成される。オフセット調整容量41〜41の一端は、サンプリングノードNsに接続される。オフセット調整部402は、外部制御に応答して、オフセット調整容量41〜41の他端に接地電圧Vssおよび電源電圧Vddのいずれか一方を供給する。例えば、オフセット調整部42は、複数(ここでは、3個)のインバータ42〜42を含む。インバータ42〜42は、それぞれ、外部制御に応答して、接地電圧Vssおよび電源電圧Vddのいずれか一方を、オフセット制御電圧Vop1〜Vop3としてオフセット調整容量41〜41の他端に供給する。このように構成することにより、比較器202のオフセットを調整する(例えば、“0”にする)ことができ、その結果、逐次比較型AD変換器2bのオフセットを調整する(例えば、“0”にする)ことができる。また、オフセット調整容量アレイ401およびオフセット調整部402は、容量DA変換器101に含まれる重み付け容量(アップ容量およびダウン容量)のミスマッチ補正に利用されても良い。
(移動体無線装置)
図13のように、逐次比較型AD変換器1,1a,1b,1c,1dは、移動体無線装置に適用可能である。移動体無線装置は、無線通信機能(例えば、両耳間通信機能や携帯型音声プレーヤのストリーマとの無線通信機能など)を有する補聴器などに搭載される。図13に示した移動体無線装置は、逐次比較型AD変換器1の他に、アンテナ51(受信部)と、ローノイズアンプ(LNA)52と、ゲインアンプ53と、バッファアンプ54と、デジタル信号処理回路(DSP)55とを備える。
図13のように、逐次比較型AD変換器1,1a,1b,1c,1dは、移動体無線装置に適用可能である。移動体無線装置は、無線通信機能(例えば、両耳間通信機能や携帯型音声プレーヤのストリーマとの無線通信機能など)を有する補聴器などに搭載される。図13に示した移動体無線装置は、逐次比較型AD変換器1の他に、アンテナ51(受信部)と、ローノイズアンプ(LNA)52と、ゲインアンプ53と、バッファアンプ54と、デジタル信号処理回路(DSP)55とを備える。
アンテナ51は、無線信号を受信して一対のアナログ信号Vinp,Vinn(微弱なアナログ信号)を出力する。ローノイズアンプ52は、できる限りノイズを付加せずにアナログ信号Vinp,Vinnを増幅する。ゲインアンプ53は、ローノイズアンプ52によって増幅されたアナログ信号Vinp,Vinnをさらに増幅する。バッファアンプ54は、逐次比較型AD変換器1の入力インピーダンスを変換する。逐次比較型AD変換器1は、アンテナ51からローノイズアンプ52,ゲインアンプ53,およびバッファアンプ54を経由して供給されたアナログ信号Vinp,Vinnをデジタルコードに変換する。デジタル信号処理回路55は、逐次比較型AD変換器1によって得られたデジタルコードを処理する。
以上のように、消費電力を低減可能な逐次比較型AD変換器を移動体無線装置に適用することにより、移動体無線装置の消費電力を低減できる。これにより、移動体無線装置に搭載された電池の寿命を延ばすことができ、移動体無線装置を長時間使用することができる。
なお、逐次比較型AD変換器2,2a,2bも、移動体無線装置に適用可能である。例えば、逐次比較型AD変換器2を図13に示した移動体無線装置に適用する場合、アンテナ301は、無線信号を受信して単一のアナログ信号を出力し、逐次比較型AD変換器2は、アンテナ301からローノイズアンプ302,ゲインアンプ303,およびバッファアンプ304を経由して供給された単一のアナログ信号をデジタルコードに変換する。
以上説明したように、上述の逐次比較型AD変換器は、消費電力を低減できるので、消費電力の低減化が要求される製品(例えば、移動体無線装置)などに有用である
1,1a,1b,1c,1d,2,2a,2b 逐次比較型AD変換器
101p,101n,101 容量DA変換器
15up〜11up,15un〜11un,15u〜11u アップ容量
15dp〜11dp,15dn〜11dn,15d〜11d ダウン容量
100p,100n,100 供給切替部
SWp,SWn,SWs サンプリングスイッチ
102 比較器
103 制御部
201p,201n,201 容量DA変換器
21p,21n,21 入力容量
301p,301n 容量DA変換器
30p,30n 結合容量
311p,311n 補正容量アレイ
31 補正容量
312p,312n 容量補正部
401p,401n,401 オフセット調整容量アレイ
41 オフセット調整容量
402p,402n,402 オフセット調整部
101p,101n,101 容量DA変換器
15up〜11up,15un〜11un,15u〜11u アップ容量
15dp〜11dp,15dn〜11dn,15d〜11d ダウン容量
100p,100n,100 供給切替部
SWp,SWn,SWs サンプリングスイッチ
102 比較器
103 制御部
201p,201n,201 容量DA変換器
21p,21n,21 入力容量
301p,301n 容量DA変換器
30p,30n 結合容量
311p,311n 補正容量アレイ
31 補正容量
312p,312n 容量補正部
401p,401n,401 オフセット調整容量アレイ
41 オフセット調整容量
402p,402n,402 オフセット調整部
Claims (11)
- 電圧値が互いに相補的に変化する第1および第2のアナログ信号をn+1個(n≧2)のビット値からなるデジタルコードに変換する逐次比較型AD変換器であって、
それぞれの一端が第1のサンプリングノードに接続されるとともにバイナリに重み付けされた容量値をそれぞれ有するn個の第1アップ容量およびn個の第1ダウン容量と、前記n個の第1アップ容量および前記n個の第1ダウン容量の他端に接地電圧および電源電圧のいずれか一方を供給する第1の供給切替部とを含む第1の容量DA変換器と、
それぞれの一端が第2のサンプリングノードに接続されるとともにバイナリに重み付けされた容量値をそれぞれ有するn個の第2アップ容量およびn個の第2ダウン容量と、前記n個の第2アップ容量および前記n個の第2ダウン容量の他端に前記接地電圧および前記電源電圧のいずれか一方を供給する第2の供給切替部とを含む第2の容量DA変換器と、
サンプリング期間において前記第1および第2のアナログ信号を前記第1および第2のサンプリングノードにそれぞれサンプリングする第1および第2のサンプリングスイッチと、
前記第1のサンプリングノードにおける第1のアナログ電圧と前記第2のサンプリングノードにおける第2のアナログ電圧とを比較する比較器と、
前記サンプリング期間において、前記n個の第1アップ容量および前記n個の第2アップ容量の他端に前記接地電圧が供給されるとともに前記n個の第1ダウン容量および前記n個の第2ダウン容量の他端に前記電源電圧が供給されるように、前記第1および第2の供給切替部を制御し、前記n+1個のビット値が最上位ビット値から順番に決定されるように、前記n+1個のビット値のうち最下位ビット値を除くn個のビット値にそれぞれ対応するn個のビット決定期間および前記最下位ビット値に対応する最下位ビット決定期間の各々において、前記比較器による比較結果に応じて前記n+1個のビット値のうち当該ビット決定期間に対応するビット値を決定するとともに、前記第1および第2のアナログ電圧が互いに漸近するように、前記n個のビット決定期間の各々において、前記比較器による比較結果に応じて前記第1および第2の供給切替部を制御する制御部とを備える
ことを特徴とする逐次比較型AD変換器。 - 請求項1において、
前記制御部は、前記n個のビット決定期間の各々において、前記第1のアナログ電圧が前記第2のアナログ電圧よりも低い場合には、前記n個の第1アップ容量および前記n個の第2ダウン容量のうち当該ビット決定期間に対応する第1アップ容量および第2ダウン容量に前記電源電圧および前記接地電圧がそれぞれ供給されるように前記第1および第2の供給切替部を制御し、前記第1のアナログ電圧が前記第2のアナログ電圧よりも低くない場合には、前記n個の第1ダウン容量および前記n個の第2アップ容量のうち当該ビット決定期間に対応する第1ダウン容量および第2アップ容量に前記接地電圧および前記電源電圧がそれぞれ供給されるように前記第1および第2の供給切替部を制御する
ことを特徴とする逐次比較型AD変換器。 - 請求項1において、
前記第1の容量DA変換器は、前記第1のサンプリングノードと前記接地電圧が印加される接地ノードとの間に接続された第1の入力容量をさらに含み、
前記第2の容量DA変換器は、前記第2のサンプリングノードと前記接地ノードとの間に接続された第2の入力容量をさらに含む
ことを特徴とする逐次比較型AD変換器。 - 請求項1において、
前記第1および第2の容量DA変換器は、それぞれ、第1および第2の結合容量をさらに含み、
前記第1の結合容量の一端は、前記n個の第1アップ容量および前記n個の第1ダウン容量のうち前記デジタルコードの上位pビットにそれぞれ対応するp個の第1アップ容量およびp個の第1ダウン容量の一端と前記第1のサンプリングノードとに接続され、
前記第1の結合容量の他端は、前記n個の第1アップ容量および前記n個の第1ダウン容量のうち前記デジタルコードの最下位ビットを除く下位qビット(p+q=n)にそれぞれ対応するq個の第1アップ容量およびq個の第1ダウン容量の一端に接続され、
前記q個の第1アップ容量および前記q個の第1ダウン容量の一端は、前記第1の結合容量を介して前記第1のサンプリングノードに接続されており、
前記第2の結合容量の一端は、前記n個の第2アップ容量および前記n個の第2ダウン容量のうち前記デジタルコードの上位pビットにそれぞれ対応するp個の第2アップ容量およびp個の第2ダウン容量の一端と前記第2のサンプリングノードとに接続され、
前記第2の結合容量の他端は、前記n個の第2アップ容量および前記n個の第2ダウン容量のうち前記デジタルコードの最下位ビットを除く下位qビットにそれぞれ対応するq個の第2アップ容量およびq個の第2ダウン容量の一端に接続され、
前記q個の第2アップ容量および前記q個の第2ダウン容量の一端は、前記第2の結合容量を介して前記第2のサンプリングノードに接続されている
ことを特徴とする逐次比較型AD変換器。 - 請求項4において、
それぞれの一端が前記第1の結合容量の他端に接続された複数の第1の補正容量と、
前記複数の第1の補正容量の他端と前記接地電圧が印加された接地ノードとの接続状態を切り替える第1の容量補正部と、
それぞれの一端が前記第2の結合容量の他端に接続された複数の第2の補正容量と、
前記複数の第2の補正容量の他端と前記接地ノードとの接続状態を切り替える第2の容量補正部とをさらに備える
ことを特徴とする逐次比較型AD変換器。 - 請求項4において、
それぞれの一端が前記第1の結合容量の他端に接続された複数の第1のオフセット調整容量と、
前記複数の第1のオフセット調整容量の他端に前記接地電圧および前記電源電圧のいずれか一方を供給する第1のオフセット調整部と、
それぞれの一端が前記第2の結合容量の他端に接続された複数の第2のオフセット調整容量と、
前記複数の第2のオフセット調整容量の他端に前記接地電圧および前記電源電圧のいずれか一方を供給する第2のオフセット調整部とをさらに備える
ことを特徴とする逐次比較型AD変換器。 - 請求項1において、
それぞれの一端が前記第1のサンプリングノードに接続された複数の第1のオフセット調整容量と、
前記複数の第1のオフセット調整容量の他端に前記接地電圧および前記電源電圧のいずれか一方を供給する第1のオフセット調整部と、
それぞれの一端が前記第2のサンプリングノードに接続された複数の第2のオフセット調整容量と、
前記複数の第2のオフセット調整容量の他端に前記接地電圧および前記電源電圧のいずれか一方を供給する第2のオフセット調整部とをさらに備える
ことを特徴とする逐次比較型AD変換器。 - 無線信号を受信して当該無線信号に応じた第1および第2のアナログ信号を出力する受信部と、
前記受信部からの第1および第2のアナログ信号をデジタルコードに変換する請求項1〜7のいずれか1項に記載の逐次比較型AD変換器と、
前記逐次比較型AD変換器によって得られたデジタルコードを処理するデジタル信号処理部とを備える
ことを特徴とする移動体無線装置。 - アナログ信号をn+1個(n≧2)のビット値からなるデジタルコードに変換する逐次比較型AD変換器であって、
それぞれの一端がサンプリングノードに接続されるとともにバイナリに重み付けされた容量値をそれぞれ有するn個のアップ容量およびn個のダウン容量と、前記n個のアップ容量および前記n個のダウン容量の他端に接地電圧および電源電圧のいずれか一方を供給する供給切替部とを含む容量DA変換器と、
サンプリング期間において前記アナログ信号を前記サンプリングノードにサンプリングするサンプリングスイッチと、
比較電圧と前記サンプリングノードにおけるアナログ電圧とを比較する比較器と、
前記サンプリング期間において、前記n個のアップ容量の他端に前記接地電圧が供給されるとともに前記n個のダウン容量の他端に前記電源電圧が供給されるように前記供給切替部を制御し、前記n+1個のビット値が最上位ビット値から順番に決定されるように、前記n+1個のビット値のうち最下位ビット値を除くn個のビット値にそれぞれ対応するn個のビット決定期間および前記最下位ビット値に対応する最下位ビット決定期間の各々において、前記比較器による比較結果に応じて前記n+1個のビット値のうち当該ビット決定期間に対応するビット値を決定するとともに、前記アナログ電圧が前記比較電圧に漸近するように、前記n個のビット決定期間の各々において、前記比較器による比較結果に応じて前記供給切替部を制御する制御部とを備える
ことを特徴とする逐次比較型AD変換器。 - 請求項9において、
前記制御部は、前記n個のビット決定期間の各々において、前記アナログ電圧が前記比較電圧よりも低い場合には、前記n個のアップ容量のうち当該ビット決定期間に対応するアップ容量に前記電源電圧が供給されるように前記供給切替部を制御し、前記アナログ電圧が前記比較電圧よりも低くない場合には、前記n個のダウン容量のうち当該ビット決定期間に対応するダウン容量に前記接地電圧が供給されるように前記供給切替部を制御する
ことを特徴とする逐次比較型AD変換器。 - 無線信号を受信して当該無線信号に応じたアナログ信号を出力する受信部と、
前記受信部からのアナログ信号をデジタルコードに変換する請求項9または10に記載の逐次比較型AD変換器と、
前記逐次比較型AD変換器によって得られたデジタルコードを処理するデジタル信号処理部とを備える
ことを特徴とする移動体無線装置。
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