JP5554675B2 - 逐次比較ａ／ｄ変換器 - Google Patents

Description

本発明は，逐次比較Ａ／Ｄ変換器に関する。

逐次比較アナログデジタル変換器（Ａ／Ｄ変換器）は，比較的単純な回路構成で実現することができ，ＣＭＯＳプロセスとの整合性が高く，比較的安価に製造可能であり，さらに，比較的高速な変換時間を達成できるという特徴を有する。そのため様々な用途で広く利用されている。具体的には，逐次比較Ａ／Ｄ変換器は，例えば，マイクロコントローラ（ＭＣＵ）に内蔵されるＡ／Ｄ変換回路として用いられている。

逐次比較Ａ／Ｄ変換器は，アナログ電圧をサンプリングするサンプリング回路と，内部アナログ電圧を生成するデジタルアナログ変換器（ＤＡＣ）と，サンプリング電圧と内部アナログ電圧を比較するコンパレータと，コンパレータの比較結果を格納する逐次比較レジスタ等を有する制御回路とを有する。すなわち，逐次比較Ａ／Ｄ変換器は，アナログ電圧をサンプリングし，サンプリングした電圧と内部ＤＡＣの出力電圧とが最も近くなるようにＤＡＣの入力デジタルコードを操作し，最終的なＤＡＣ入力コードをデジタル信号として出力する。そして，逐次比較では，アナログ電圧を含む区間の中間の基準電圧を内部ＤＡＣにより生成する操作を繰り返す二分探索が行われる。

また，逐次比較Ａ／Ｄ変換器は，ＤＡＣの容量素子（キャパシタ）のサイズを小さくするために，主ＤＡＣと副ＤＡＣとを有する。例えば，Ｍ＋ＮビットのＡ／Ｄ変換する場合，上位のＭビットは主ＤＡＣにより求められ，下位のＮビットは副ＤＡＣにより求められる。かかる逐次比較Ａ／Ｄ変換器は，以下の特許文献１〜１０に記載されている。

さらに，逐次比較Ａ／Ｄ変換器は，ＤＡＣの容量素子（キャパシタ）の製造ばらつきを補正するために補正ＤＡＣまたは補正容量素子（調整容量素子）を有する。この補正ＤＡＣや調整容量素子を利用して，ＤＡＣの容量素子の製造ばらつきに起因する変換誤差を抑制する。かかる自己補正逐次比較Ａ／Ｄ変換器は，以下の特許文献１１〜１４，非特許文献１〜６に記載されている。

特開2004- 32089号公報 特開2004- 80075号公報 特開2004-200926号公報 特開2005- 86550号公報 特開2007- 49637号公報 特開2007-142863号公報 米国特許第06714151号公報 米国特許第06867723号公報 米国特許第07199745号公報 米国特許第07233273号公報 特開昭59- 83418号公報 特開昭59-133728号公報 米国特許第6985101号公報 特開2009-232281号公報

塚田敏郎，高木克明，喜田祐三，永田穣，「自己校正形高精度ＭＯＳ・Ａ／Ｄ変換器」，電子通信学会論文誌（Ｃ），６６巻，１１号，１９８３ T. Tsukada, K. Takagi, Y. Kita, M. Nagata, "An automatic error cancellation technique for higher accuracy A/D converters", IEEE J. Solid-State Circuits, vol. SC-19, no. 2, 1984 H. S. Lee, D. A. Hodges, "Self-Calibration technique for A/D converters", IEEE Transactions on Circuits and Systems, Vol. CAS-30, No. 3, March ,1983 H. S. Lee, D. A. Hodges, P. R. Gray, "A Self-Calibrating 15 Bit CMOS A/D Converter", IEEE Journal of Solid-State Circuits Vol. SC-19, No. 6, December 1984 H. S. Lee, D. A. Hodges, "Accuracy Considerations in Self-Calibrating A/D Converters", IEEE Transactions on Circuits and Systems Vol. CAS-32, No. 6, June 1985 Ka Y. Leung, Kafai Leung, Douglas R. Holberg, "A Dual Low Power 1/2LSB INL 16b/1Msample/s SAR A/D Converter with on-chip Microcontroller", Asian Solid-State Circuits Conference, Digest of Technical papers, 2006

自己補正逐次比較Ａ／Ｄ変換器は，コンパレータの入力である主ＤＡＣのトップノードにおいて，補正対象の容量素子が釣り合うべき２つの状態間の誤差電圧を検出して，その誤差電圧に対応して補正コードを決定する。そして，補正コードに応じて，補正ＤＡＣの出力電圧を補正しまたは調整容量素子の容量を調整する。

しかし，この２つの状態間で，コンパレータに設けたスイッチ素子のオン，オフ動作に起因するオフセット電圧や，コンパレータが有するオフセット電圧に基づいて，誤差が発生する。このオフセット電圧は，補正精度を低下させる原因となる。

そこで，本発明の目的は，補正精度を向上させた逐次比較Ａ／Ｄ変換器を提供することにある。

逐次比較Ａ／Ｄ変換器の第１の側面は，一方の電極がトップノードに接続され２のべき乗で重み付けされた容量素子群と，前記容量素子群の他方の電極をサンプリング時にアナログ入力端子に接続し，A/D変換時に第１または第２の基準電圧のいずれかに接続するスイッチ群とを有する主DACと，
前記主DACのトップノードの電圧を比較基準電圧と比較するコンパレータと，
前記主DACの容量素子群のうち釣り合うべき容量素子対の容量誤差に応じた補正電圧を生成し，前記主DACのトップノードに供給する補正DACと，
前記主DACの前記スイッチ群を制御する内部デジタル入力と，前記補正DACの補正電圧を制御する補正コードとを生成するとともに，前記A/D変換時に上位ビットから下位ビットまでの前記コンパレータによる逐次比較結果を出力する制御回路とを有し，
前記制御回路は，前記釣り合うべき容量素子対に対応する内部デジタル入力を切替制御して当該釣り合うべき容量素子対の容量誤差を測定し，当該容量誤差から前記切替制御による測定で生じるオフセットを除去したオフセット除去容量誤差を求める。

第１の側面によれば，補正精度を向上させA/D変換精度を高めることができる。

Ａ／Ｄ変換器を内蔵するマイクロコントロールユニット１の一例を示す図である。 ８ビット逐次比較Ａ／Ｄ変換器の回路図である。 ８ビット逐次比較Ａ／Ｄ変換器の他の回路例である。 ８ビット逐次比較Ａ／Ｄ変換器の他の回路例である。 第１の実施の形態における自己補正逐次比較Ａ／Ｄ変換器の回路図である。 第１の実施の形態における逐次比較A/D変換器の容量誤差値の測定手順を示す図である。 第１の実施の形態における制御回路１０の構成図である。 第１の実施の形態における逐次比較A/D変換器の第２の容量誤差値の測定手順を示す図である。 容量主DACと容量副DACを有する逐次比較A/D変換器を示す図である。 第２の実施の形態における逐次比較A/D変換器を示す図である。 容量主DACと容量副DACを有するA/D変換器において，調整可変容量CADJを調整する手順を示した図である。 容量主DACと容量副DACを有するA/D変換器において，調整可変容量CADJを調整する手順を示した図である。 容量主DACと容量副DACを有するA/D変換器において，調整可変容量CADJを調整する第２の手順を示した図である。 容量主DACと容量副DACとを有する逐次比較A/D変換器を示す図である。 調整可変容量CADJの具体的な回路図である。 第１の実施の形態における差動構成の１５ビット自己補正逐次比較A/D変換器を示す図である。

図１は，Ａ／Ｄ変換器を内蔵するマイクロコントロールユニット１の一例を示す図である。マイクロコントロールユニット１は，アナログ電圧VINをデジタル信号Doutに変換するA/D変換器ADCと，A/D変換器ADCが変換したデジタル信号Doutを入力して所定の処理を行うCPUと，周辺リソースなどの内部回路２とを有する。CPUからのA/D変換制御信号ADC_CNTに応答して，A/D変換器ADCはアナログ信号VINをデジタル信号Doutに変換する。

また，A/D変換器ADCは，変換誤差を抑制するために補正DACや補正容量素子（調整容量素子）を有する。そして，CPUからの補正制御信号CAL_CNTに応答して，A/D変換器ADCは所定の誤差測定動作を行い測定した補正コードMCALを出力する。CPUは，測定した誤差コードMCALに基づいてA/D変換時の補正コードDCALを生成し，メモリ３などに格納する。そして，A/D変換時に適宜この補正コードDCALをA/D変換器ADCに供給する。

A/D変換器ADCが，測定誤差コードMCALから変換時の補正コードDCALを演算し，メモリに記憶するようにしてもよい。

以下，逐次比較A/D変換器について順次説明した後に，本実施の形態における逐次比較A/D変換器について詳述する。

図２は，８ビット逐次比較A/D変換器の回路図である。A/D変換器は，アナログ電圧VINをデジタル信号Doutに変換する。A/D変換器は，アナログ電圧VINをサンプリングすると共に内部デジタル信号Dinに応じてトップノードTOPの電圧を制御する内部DACを有する。

この内部DACは，複数の容量素子CO',CO〜C7からなる容量アレイを有する。各容量素子に示された括弧内の表記は容量素子の相対的な容量値1C〜128Cを示し，これらの容量素子の容量値は，２のべき乗の比率，すなわちバイナリ比率，で重み付けされている。複数の容量素子CO',CO〜C7の上端電極はトップノードTOPに共通に接続され，下端電極はスイッチSM0'，SM0〜SM7に接続される。

さらに，A/D変換器は，トップノードTOPが入力に接続されたコンパレータCMPと，コンパレータCMPの入出力間に設けられたスイッチS1とを有する。このコンパレータCMPは，インバータである。また，A/D変換器は，制御回路１０を有し，制御回路は逐次比較レジスタを内蔵する。制御回路１０は，A/D変換制御信号ADC_CNTに応答して，スイッチSW1,SM0',SM0〜SM7を制御して逐次比較制御を行い，コンパレータCMPの比較結果を集計してデジタル出力Doutを出力する。

スイッチSM0'は，入力端子VINまたはグランドGNDのいずれに接続可能であり，スイッチSM0〜SM7は，入力端子VIN，グランドGND，基準電圧VREFのいずれに接続可能である。基準電圧VREFは，電源電圧または電源電圧から生成したより安定した内部基準電圧である。たとえば，グランドGNDが０Vで，基準電圧VREFは５Vである。そして，入力されるアナログ電圧VINは，基準電圧VREFとグランドGNDとの間の電圧である。

コンパレータCMPは，例えば，基準電圧VREFとグランドGNDとを両電源とするCMOSインバータであり，スイッチSW1がオンのときは入出力端子が短絡され，トップノードTOPはコンパレータCMPの閾値電圧Vt，例えばVREF/2の電圧になる。

次に，図１の逐次比較A/D変換器の動作について説明する。最初に，サンプリング時に，コンパレータのスイッチS1をオンにし，容量アレイの下端ノードのスイッチSM0'とSM0からSM7を入力端子VINに接続する。この状態で，トップノードTOPの電位はコンパレータCMPの閾値電圧Vt（=VREF/2）となり，容量アレイの下端ノードには入力電圧VINが印加される。そして，容量アレイの各容量素子には，入力電圧VINと閾値電圧VREF/2の電圧差に応じた電荷が充電される。

サンプリングに必要な時間が経過した後，コンパレータのスイッチS1をオフにし，トップノードTOPをフローティング状態にする。すると，容量アレイには入力電圧VINに応じた電荷が蓄えられたまま保持される。

次に，制御回路１０は逐次比較を開始する。最上位ビットを求めるために，スイッチSM7を基準電圧VREF側に，スイッチSM0'とSM0'からSM6を接地GND側に接続する。すると，当初コンパレータCMPの閾値電圧付近であったトップノードTOPの電位は，VIN＞(VREF/2)の場合には下降し，VIN＜(VREF/2)の場合には上昇する。この上昇したか下降したかをコンパレータCMPによって判定し，下降した場合には最上位ビットを"1"と，上昇した場合には最上位ビットを"0"と決定する。

すなわち，最上位の容量C7の容量値が128Cであり，それ以外の容量C0’，C0-C6の合計容量値も128Cであるから，スイッチSM7を基準電圧VREF側に，スイッチSM0'とSM0'からSM6を接地GND側に接続することは，容量アレイの下端ノードに電圧VREF/2を印加した状態と等価である。したがって，入力電圧VINがVREF/2より低ければ，トップノードTOPの電位は上昇し，入力電圧VINがVREF/2より高ければ，トップノードTOPの電位は下降することが理解できる。その結果，コンパレータCMPの判定結果に応じて，トップノードの電位が下降した場合（VIN＞(VREF/2)）には最上位ビットを"1"と，上昇した場合（VIN＜(VREF/2)）には最上位ビットを"0"と決定する。

そして，スイッチSM7は判定されたビットに応じて，判定ビットが"1"の場合には基準電圧VREF側へ，判定ビットが"0"の場合には接地GND側へ接続し，以降の逐次比較動作中は固定しておく。

次に，上位から２番目のビットを求めるために，スイッチSM0'とSM0'からSM5を接地GND側に維持し，スイッチSM6を基準電圧VREF側に接続し，トップノードTOPの電位がコンパレータCMPの閾値よりも高いか低いかをコンパレータCMPで判定する。高ければ２番目のビットを"0"，低ければ"1"と決定する。

すなわち，２番目に大きな容量C6の容量値が64Cであり，それより下位の容量C0',C0-C5の合計容量値も64Cである。したがって，スイッチSM6をVREF側に，SM0',SM0-SM5をGND側に接続すると，スイッチSM7がVREF側の場合は，容量アレイの下端ノードに電圧3VREF/4を印加した状態と等価になり，スイッチSM7がGND側の場合は，容量アレイの下端ノードに電圧VREF/4を印加した状態と等価になる。つまり，２番目のビットを求める比較動作は，入力電圧VINが電圧3VREF/4より高いか低いかの判定，または入力電圧VINが電圧VREF/4より高いか低いかの判定を意味する。

そして，スイッチSM6は判定されたビットに応じて，判定ビットが"1"の場合には基準電圧VREF側へ，判定ビットが"0"の場合には接地GND側へ接続し，以降の逐次比較動作中は固定しておく。

以後，スイッチSM5からSM0まで，上記と同様の判定を行うと，入力電圧VINに応じた８ビットデジタルコードが得られる。制御回路１０は，この８ビットの判定結果に基づく各ビットの値を，デジタル出力Doutとして出力する。

上記の逐次比較A/D変換器において，インバータからなるコンパレータCMPとスイッチSWは，閾値電圧VtとトップノードTOPとを比較する比較回路と，トップノードTOPを閾値電圧Vtに接続するスイッチに代えても良い。また，基準電圧VREFとグランドGNDは，電源電圧とグランドとの間の適切な２つの基準電圧VREF+,VREF-であってもよい。以下に説明するA/D変換器も同様である。

図３は，８ビット逐次比較Ａ／Ｄ変換器の他の回路例である。図２の単一の容量アレイの内部ＤＡＣが，上位４ビット分を容量ＤＡＣ（メインデジタルアナログコンバータＭＤＡＣ）と，下位４ビット分を抵抗ＤＡＣ（サブデジタルアナログコンバータＳＤＡＣ）とになっている。それ以外の構成は，図２と同じである。

４ビットの主DACは容量素子C0', C0, C1, C2, C3と，スイッチSM0', SM0, SM1, SM2, SM3とを有する。そして，主DAC（MDAC）の最下位ビットに対応する容量素子C0'のスイッチSM0'は，入力端子VINまたは抵抗DAC(SDAC)の出力端子VSUBの何れかに接続される。他のスイッチSM0〜SM3は，入力端子VIN，基準電圧VREF，グランドGNDのいずれかに接続される。

４ビットの副DACである抵抗DAC（SDAC）は，抵抗素子R0〜R15からなる抵抗ストリングと，抵抗ストリングの接続ノードに接続されたセレクタスイッチ群SSとを有する。そして，制御回路１０からの内部デジタル信号Dinに応じてセレクタスイッチ群SSのいずれかがオンになり，抵抗DAC(SDAC)の出力端子VSUBには，内部デジタル信号Dinに応じた電圧が生成される。

図３の逐次比較A/D変換回路では，図２と同じようにビットの判定を進め，上位４ビットを決定する。その間，抵抗DACの出力端子VSUBは0Vとなるようにスイッチ群SSを制御する。すなわち，スイッチ群SSの最も下側のスイッチがオン，残りがオフになるように，制御回路１０が内部デジタル信号Dinの下位４ビットを制御する。

次に，上位から５番目のビットを求めるために，副DACの出力端子VSUBをVREF/2となるようスイッチ群SSを制御する。そして，コンパレータCMPがチッププレートTOPの電位がコンパレータCMPの閾値よりも高いか低いかを判定し，高ければ５ビット目を"0"，低ければ"1"と決定する。

次に，上位から６番目のビットを求めるために，スイッチ群SSを制御して副DACの出力端子VSUBを設定する。すなわち，出力端子VSUBの電位は，５ビット目が"0"であった場合には(1/4)*VREF，５ビット目が"1"であった場合には(3/4)*VREFとする。そして，コンパレータCMPがトップノードTOPの電位がコンパレータCMPの閾値よりも高いか低いかを判定し，高ければ６ビット目を"0"，低ければ"1"と決定する。以後，最下位ビットまで上記の動作を繰り返せば，入力電圧VINに応じた８ビットデジタルコードDoutが得られる。

図３のように，上位ビット側を容量主DAC(MDAC)，下位ビット側を抵抗副DAC(SDAC)に分割することによって，必要な容量素子の合計容量値を，256Cから16Cに減少させることができる。半導体集積回路基板上では，容量素子は比較的大きな面積を占めるので，容量素子の合計容量値を減少させることによって，基板上の面積を削減することができる。

図４は，図３の逐次比較Ａ／Ｄ変換器の変形例を示す図である。この変型例は，図３の抵抗DAC(SDAC)の１６個のスイッチ群SSを，上位２ビットに対応する４個のスイッチ群SHと，下位２ビットに対応する４個のスイッチ群SLとに分割した例である。

それに伴い，容量主DAC（MDAC）の容量素子の最下位ビットの容量素子C0'と同じ容量値を有する容量素子CSLが追加されている。また，抵抗副DAC（SDAC）内の上位スイッチ群SHにより選択された電圧は，上位の出力端子VSHに出力され，容量主DAC（MDAC）の容量素子C0'の下端ノードに印加される。また，下位スイッチ群により選択された電圧は下位の出力端子VSLに出力され，容量素子CSLの下端電極に印加される。

図４では，出力端子VSHには(1/4)*VREF 間隔で４段階の電圧が出力され，出力端子VSLには(1/16)*VREF 間隔で４段階の電圧が出力される。すなわち，抵抗副DAC(SDAC)の４ビット分のうち上位側２ビットを第１の抵抗副ＤＡＣが，下位側２ビットを第２の抵抗副ＤＡＣが生成する。

図４の逐次比較A/D変換器の逐次比較動作は，図３とほぼ同じである。サンプリング動作後の逐次比較動作では，上位４ビットの逐次比較中は，抵抗副DAC（SDAC）の出力端子VSH,VSLは共にグランドGNDに制御される。そして，下位４ビットの逐次比較中に，抵抗副DAC（SDAC）の出力端子VSH,VSLの電圧の組み合わせにより，容量素子C0'とCSLの下端電極には，１６段階の電圧が印加される。

図４の回路では，抵抗DAC（SDAC）内のスイッチ群SHとSLのスイッチの数を，図３のスイッチ群SSに比べて1/4にすることができる。そのため，スイッチによる寄生容量が削減され，抵抗DAC(SDAC)の出力端子VSH,VSLの出力電圧の時定数を低減でき，抵抗DAC(SDAC)の動作速度を向上させることができ，図３の回路に比べて高速なＡ／Ｄ変換器を実現できる。

上記の逐次比較A/D変換器において，主DACである容量DAC（MDAC）内の容量素子C0',C0-C3の容量比が理想的な１C,1C,2C,4C,8Cの関係であることがA/D変換特性を決定する重要な要因である。この容量アレイの容量値の相対精度が高くない場合は，容量素子に容量値のミスマッチが生じ，変換精度が低下し，A/D変換の分解能が悪くなる。

容量アレイは，容量値の一次の傾斜に耐えるよう点対称に配置したり，均一なエッチングを期待して余分の素子を周囲に配置したりして，相対的な容量比を正確にするためのできる限りの対策がなされる。ところが，容量アレイはシリコン基板上に平面的に配置せねばならないので，完全に理想的な配置は不可能で，システマティックなミスマッチが生じる。また，製造時には，製造工程に起因する様々なランダムなミスマッチが生じる。

そのため，上記のＡ／Ｄ変換器では，容量素子のミスマッチが障害となり，分解能は例えば１２ビットが限度である。それ以上の分解能，例えば１４ビット以上の分解能を得るためには，逐次比較A/D変換器に自己補正機能を設ける必要がある。

自己補正機能を備えた逐次比較Ａ／Ｄ変換器は，Ａ／Ｄ変換に用いるＤＡＣの他に，容量ミスマッチを補正するための補正ＤＡＣを有する。そして，Ａ／Ｄ変換を開始する前に，Ａ／Ｄ変換に用いるＤＡＣを構成する容量素子群について，釣り合うべき容量対を比較し，ミスマッチの度合い（誤差値）を補正ＤＡＣで測定する。そして，Ａ／Ｄ変換の最中には，先に測定した誤差値をもとに誤差をキャンセルするための補正値を補正ＤＡＣで発生し，Ａ／Ｄ変換に用いるＤＡＣへ補正値を加算し，容量ミスマッチに起因するＡ／Ｄ変換の誤差分を除去する。

［第１の実施の形態］
図５は，本実施の形態における自己補正逐次比較Ａ／Ｄ変換器の回路図である。自己補正が必要となる高分解能の領域のＡ／Ｄ変換器は，例えば１４ビット以上であるが，図面の簡単のために図５では８ビットに省略している。

図４の逐次比較A/D変換器と同様に，図５の逐次比較A/D変換器は，容量主DAC(MDAC)と，抵抗副DAC(SDAC)と，コンパレータCMPと，スイッチS1と，制御回路１０とを有する。抵抗副DAC(SCAC)は，抵抗R0〜R31と，スイッチ群SH，SLとを有する。

さらに，このA/D変換器は，補正DAC（CDAC）を有する。補正DAC(CDAC)は，抵抗R0〜R7と，それらの接続点に接続されたスイッチ群SCALと，出力端子VCALを有する。つまり，抵抗副DAC(SDAC)の抵抗アレイ内の抵抗R0〜R7を利用している。それに伴い，主DACのトップノードTOPに容量値１Cの容量素子CCALが設けられ，その下端ノードに補正DACの出力端子VCALが接続されている。

そして，制御回路１０は，容量主DAC(MDAC)と抵抗副DAC(SDAC)のスイッチ群を制御する逐次比較制御部10-1と，補正DAC(CDAC)のスイッチ群SCALを制御する補正回路L1とを有する。補正論理回路L1が出力する補正データDadjは，スイッチ群SCALの各スイッチのオン，オフを制御する。

図５の回路では，補正DAC(CDAC)は，(1/32)*VREF 間隔で８段階の出力電圧VCALを設定できる。即ち，補正DACは，Ａ／Ｄ変換の１ＬＳＢに対して，(1/2)LSBの分解能を持ち，また，Ａ／Ｄ変換の１ＬＳＢに対して-2LSB〜+1.5LSBの補正範囲をとる。補正の分解能を上げるためには，抵抗R0-R7を細分化する必要がある。また，補正範囲を広くするためには，抵抗の数を増やす必要がある。

制御回路１０の補正回路L1は，補正制御信号CAL_CNTに応答して，逐次比較制御部10-1の内部デジタル入力信号Dinを制御して，容量ミスマッチ測定を行い，その容量ミスマッチを補正する補正データDadjを探索する。

釣り合うべき容量対である，容量素子C3とC0',C0-C2との間の容量ミスマッチの測定は次のようにして行う。容量ミスマッチ測定の段階では，抵抗副DAC(SDAC)のスイッチ群SHとSLは動作させない。最初に，コンパレータのスイッチS1をオンにし，スイッチSM3を基準電圧VREF側に接続し，スイッチSM0'とSM0〜SM2を接地GND側に接続する。そして，補正DACのスイッチ群SCALは，補正出力VCALの電圧がVCALの出力電圧範囲の1/2となるよう設定する。例えば，抵抗R4,R3の接続点のスイッチをオンにする。スイッチS1がオンしているので，この状態では，トップノードTOPはコンパレータCMPの閾値電圧にバイアスされる。

十分に容量C0',C0-C3を充電した後，スイッチS1を開放し，スイッチSM3を接地GND側に，スイッチSM0'とSM0〜SM2をVREF側に接続する。そして，コンパレータCMPがトップノードの電位を検出する。

すると，コンパレータCMPの閾値であったトップノードTOPの電位は，容量素子C3（容量値８C）と容量素子群C2+C1+C0+C0'（容量値８C）の容量ミスマッチの度合いに応じて変化する。C3> C2+C1+C0+C0'であれば，トップノードTOPの電位は閾値から低下し，C3<C2+C1+C0+C0'であれば上昇する。

次に，補正回路L1が補正データDadjにより補正スイッチ群SCALを制御して，トップノードTOPの電位がコンパレータCMPの閾値VREF/2に最も近くなる補正データの値を，二分探索する。これにより探索された補正データDadjが，容量誤差値に対応する。

すなわち，補正回路L1は，容量素子対C3と，C0',C0-C2とのミスマッチの度合い（容量誤差値）を次のように測定する。
（１）S1:ON，SM0',SM0-SM2:GND，SM3:VREF
（２）S1:OFF，SM0',SM0-SM2:VREF，SM3：GND
（３）TOPの電位がVREF/2に最も近づくDadjを探索
以上の測定を，全ての釣り合うべき容量対に対して行う。すなわち，C2とC1+C0+C0'との間の容量誤差値，C1とC0＋C0'との間の容量誤差値, C0とC0’との間の容量誤差値について補正データDadjの測定を行う。

次に，Ａ／Ｄ変換器を行う場合には，先に測定しておいたミスマッチの値Dadjと，容量主ＤＡＣに入力されているデジタルコードDinを用いて補正量をデジタル的に算出し，その補正コードDadjを補正ＤＡＣへ入力する。補正ＤＡＣの出力電圧VCALは，結合容量CCALで容量主ＤＡＣへ結合されているので，容量主ＤＡＣの電圧に補正量が加算され，誤差分が除去される。

本実施の形態では，各容量対に対して測定した誤差値が測定誤差MCALとしてCPUに出力される。CPUは，測定誤差MCALから，A/D変換時のデジタルコードDinに対応する補正量DCALを演算してメモリ３に格納する。そして，A/D変換時に，その補正量DCALに基づいて，補正回路L1は補正コードDadjを出力する。

上記の補正コードDCALと測定補正値MCALとの関係を以下に説明する。

図５のA/D変換器の回路では，主DAC（MDAC）に４つの釣り合うべき容量対が存在する。そのそれぞれの釣り合うべき容量対の誤差の測定によって得られた結果，容量誤差値を，DM3, DM2, DM1, DM0とすると，誤差測定結果と釣り合うべき容量対と対応は，次の通りである。
DM3：C3-(C2+C1+C0+C0')
DM2：C2-(C1+C0+C0')
DM1：C1-(C0+C0')
DM0：C0-C0' （７）
Ａ／Ｄ変換時には，内部デジタル信号Din="1"になって容量素子の下端のスイッチが基準電圧VREFが印加されて各容量素子がアクティブになったときに，対応する容量の補正値を補正ＤＡＣを通して主ＤＡＣに加え，誤差をキャンセルする。各容量素子に対応する補正量は，容量対の誤差値の半分が各容量素子に対する補正量になるので，次の（８）式で計算できる。詳細は特開2009-232281号公報に記載されていて，この公報が引用により取り込まれるものとする。各容量素子に対応する補正量は，C3に対応する補正量をDC3，C2に対応する補正量をDC2，C1に対応する補正量をDC1，C0に対応する補正量DC0とする。
DC3 = 1/2*DM3
DC2 = 1/2*DM2 - 1/2*DC3
DC1 = 1/2*DM1 - 1/2*DC3 - 1/2*DC2
DC0 = 1/2*DM0 - 1/2*DC3 - 1/2*DC2 - 1/2*DC1 （８）
上記を連立して変形すると，
DC3 = 1/2*DM3
DC2 = 1/2*DM2 - 1/4 *DM3
DC1 = 1/2*DM1 - 1/8 *DM3 - 1/4*DM2
DC0 = 1/2*DM0 - 1/16*DM3 - 1/8*DM2 - 1/4*DM1 （９）
したがって，本実施の形態では，CPUが上記式（９）によって，測定された容量誤差値DM3, DM2, DM1, DM0から，各容量素子がアクティブの時に加えるべき補正値DC3,DC2,DC1,DC0を演算により求めて，メモリに格納しておく。この容量誤差値の測定と補正値の演算処理は，例えば，工場出荷時や電源投入時のキャリブレーションプロセスで行われることが好ましい。

本実施の形態では，さらに，上記の容量誤差値の測定工程において，スイッチS1のオンからオフへの動作に伴うオフセット電圧や，コンパレータCMPが本来的に有するオフセット電圧に起因する誤差を削除する。

すなわち，上記の容量誤差値の測定工程（１）と（２）の間で，スイッチS1がオンからオフに切り替えられる。スイッチS1が例えばトランスファMOSトランジスタの場合，NMOSFETならゲート電圧をHレベルからLレベルに切り替え，PMOSFETならゲート電圧をLレベルからHレベルに切り替える。この切り替え時に，ゲート・ソース間またはゲート・ドレイン間容量の電荷がトップノードTOPに流れ込み，オフセット電圧Vosとして測定した容量誤差値に含まれる。コンパレータCMPがオフセット電圧を有する場合も同様にそのオフセット電圧が容量誤差値に含まれる。

その結果，容量対間の容量誤差値DM3,DM2,DM1,DM0が，オフセット誤差を含まない真の測定値DM'とオフセット電圧Vosに相当するデータDosの和であると考えると，
DＭ3 = DＭ3' + Dos
DＭ2 = DＭ2' + Dos
DＭ1 = DＭ1' + Dos
DＭ0 = DＭ0' + Dos （１０）
（１０）式と（９）式を総合すると，
DC3 = 1/2*Dos + 1/2*DM3'
DC2 = 1/4*Dos + 1/2*DM2' - 1/4 *DM3'
DC1 = 1/8*Dos + 1/2*DM1' - 1/8 *DM3' - 1/4*DM2'
DC0 = 1/16*Dos + 1/2*DM0' - 1/16*DM3' - 1/8*DM2' - 1/4*DM1' （１１）
が得られる。即ち，各式の第１項がオフセット電圧の影響である。誤差測定時に生じたオフセット電圧の影響は，上位容量の補正値ほど大きく，それぞれの関係は２進的であることが分かる。

Ａ／Ｄ変換器の容量はもともと二進加重されていた。そのため，（１１）式の影響は直線性には影響しない。例えば，誤差測定時にオフセットが生じ，DC0に含まれるオフセットの影響が1Cに対して0.1Cであったとして試算すると，
C0 = 1C + 0.1C = 1.1C
C1 = 2C + 0.2C = 2.2C
C2 = 4C + 0.4C = 4.4C
C3 = 8C + 0.8C = 8.8C （１２）
となり，二進的な関係は崩れないことがわかる。そのため，A/D変換における直線性を悪化させることはない。

しかし，各容量素子の重み自体は変化するので，Ａ／Ｄ変換特性自体のオフセットとなって現れる。特に，絶対値測定が必要となるアプリケーションでは，Ａ／Ｄ変換特性のオフセットはできるだけ小さいことが望まれる。

そこで，本実施の形態の逐次比較A/D変換器は，上記の容量誤差値の測定工程において，オフセットを求め，上記の式（１０）または（１１）からオフセット値Dosの項を除去する。

図６は，第１の実施の形態における逐次比較A/D変換器の容量誤差値の測定手順を示す図である。図６において，各スイッチSMが接地GND側に接続される状態を"0"，基準電圧VREF側に接続される状態を"1"とする。すなわち，制御回路１０が生成するデジタル入力Dinが"0"ならスイッチSMはGND側に接続され，"1"ならVREF側に接続されることを意味する。

また，図６は，制御回路１０が，容量対C3とC2+C1+C0+C0'の容量値の差を測定する手順示す。すなわち，制御回路１０は，最初に，(a)に示したようにスイッチを制御して誤差を測定し，次に，(b)に示したようにスイッチを制御して誤差を測定する。これらの測定の過程では，スイッチS1をオンからオフに切り替える際にトップノードTOPに電荷が注入され，結果にはオフセット分が含まる。そのため，得られた２つの誤差値Ea,Ebを用いてオフセットを除去した誤差値を得る。

容量誤差値の測定工程は，次のとおりである。
図６（ａ）において，
（ST1）S1:ON，SM0',SM0-SM2:"0"=GND，SM3:"1"=VREF
（ST2）S1:OFF，SM0',SM0-SM2:"1"=VREF，SM3："0"=GND
（ST3）TOPの電位がVREF/2に最も近づくDadj（Ea）を探索
図６（ｂ）において，
（ST4）S1:ON，SM0',SM0-SM2:"1"=VREF，SM3:"0"=GND
（ST5）S1:OFF，SM0',SM0-SM2:"0"=GND，SM3："1"=VREF
（ST6）TOPの電位がVREF/2に最も近づくDadj（Eb）を探索
（ST7）(Ea-Eb)/2を演算。(Ea-Eb)/2はオフセットVosを除去した真の容量誤差値になる。

以下，図６に沿って説明する。図６(a)において，最初に，容量ＤＡＣへのデジタル入力Dinを１００００と設定し，図示されるように各スイッチSMを上記手順（ST１）の通り接続する。また，スイッチS1をオン状態にする。すると，トップノードTOPの電位はコンパレータCMPの閾値電圧(Vtとする)となる。このとき容量に蓄えられた電荷は（１）式となる。
(Vt-VREF)*C3 + Vt*(C2+C1+C0+C0') （１）
次に，スイッチS1をオフ状態にし，容量ＤＡＣへのデジタル入力Dinを０１１１１に設定すると，図示されるように各スイッチSMを上記手順（ST２）の通り接続する。その結果，容量対の差に応じてトップノードTOPの電位が変化する。変化した後の電圧をVoとすると式（１）を左辺として，次の式（２）が成り立つ。
(Vt-VREF)*C3 + Vt*(C2+C1+C0+C0') = Vo*C3 + (Vo-VREF)*(C2+C1+C0+C0') （２）
そこで，式（２）TOPの電圧変化分(Vt-Vo)について解くと，次の式（３）となる。
Vt-Vo = (C3-(C2+C1+C0+C0'))/(C3+C2+C1+C0+C0') * VREF （３）
このように，被測定容量対の容量誤差に応じたTOPに電位変化が生じるので，上記の手順（ST3）のとおり，制御回路１０内の補正回路L1が補正データDadjにより補正DAC(CDAC)のスイッチを制御して，Vt-Voの値を測定する。

ところが，実際には，スイッチS1をオフ（オープン）に切り替える際にスイッチの寄生容量からTOPへ電荷注入が生じ，コンパレータCMPによる比較の閾値はオフセットを持つ。あるいは，コンパレータCMPを差動回路で構成した場合などでは，コンパレータにはオフセットが存在する。そのため，コンパレータを用いて測定された結果にはオフセット電圧Vosが生じる。この効果を考慮して式（３）を修正し，図８の(a)の場合の誤差測定結果をEaとすると次の式（４）になる。
Ea = (C3-(C2+C1+C0+C0'))/(C3+C2+C1+C0+C0') * VREF + Vos （４）
次に，図６(b)の手順では，制御回路１０が，図８の(a)のスイッチ操作を逆に行う。つまり，
(a)では１００００→００００１，としていた操作を，
(b)では０１１１１→１００００，と相補的な操作をする。
つまり，上記の手順（ST4）(ST5)に示すとおりである。

そのようにして誤差測定を行うと，図６の(b)による誤差測定結果Ebは式（５）になる。計算手順は(a)の場合と同様である。
Eb = -(C3-(C2+C1+C0+C0'))/(C3+C2+C1+C0+C0') * VREF+ Vos （５）
この誤差測定結果Ebは，上記の手順（ST6）により補正データDadjとして検出される。

以上のように，容量対C3とC2+C1+C0+C0'に対して，(a)(b)の２通りの計測を行うことによって，式（４）と式（５）の測定結果が得られる。両者の第一項は絶対値は同一で正負が異なることに注目し，以下の計算をすると，
(Ea-Eb)/2 = (C3-(C2+C1+C0+C0'))/(C3+C2+C1+C0+C0') * VREF （６）
が得られる。つまり，式（６）の(Ea-Eb)/2は，オフセット(Vos)を除去した容量対間の容量誤差値である。

以上，最上位容量C3とそれと釣り合うべき容量(C2+C1+C0+C0')の差を計測する手順を示した。以後同様の手順を用いて，残りの釣り合うべき容量対に対して誤差を測定してゆく。そして，得られたオフセットの影響を除去した容量誤差値を用いて，CPUが，前述の式（９）による誤差補正値DC3,DC2,DC1,DC0を求めて，メモリに格納する。

そして，A/D変換時に，制御回路１０内の補正回路L1は，内部デジタル入力DinによりスイッチCMが基準電圧VREFに接続されたことに対応して，補正値DC3,DC2,DC1,DC0に対応する補正データDadjを，補正DACに出力する。それにより，容量対の誤差が解消され，A/D変換特性の直線性が改善され，より高精度なＡ／Ｄ変換を行うことができる。

なお，上記の容量誤差値の測定手順において，手順ST1〜ST3とST4〜ST6とが逆に順番で行われても良い。同様に，手順ST1,ST2が逆の順番で行われても良く，手順ST4,ST5が逆の順番で行われても良い。

図７は，第１の実施の形態における制御回路１０の構成図である。制御回路１０は，内部デジタル入力Dinを生成する回路と，補正データDadjを生成する回路とからなる。前者は，A/D変換時の逐次比較のための内部デジタル入力Dinを生成する逐次比較制御回路10-1と，キャリブレーションの時に容量対間の容量誤差値を測定するための内部デジタル入力Dinを生成する誤差測定制御回路（１）10-2とを有する。後者は，A/D変換時の逐次比較のための補正データDadjを生成する補正回路L1と，キャリブレーションの時に容量対間の容量誤差値を測定するための補正データDadjを生成する誤差測定制御回路（２）10-3とを有する。

CPUからのキャリブレーション制御信号CAL_CNTに応答して，誤差測定制御部10-2,10-3が，上記の手順ST1〜ST6を行うように内部デジタル入力Dinと補正データDadjと，スイッチS1への制御信号を生成する。例えば，誤差測定制御部10-2,10-3は，手順ST1，ST2のときにDin＝１００００→００００１を生成し，更に，手順ST3のときに二分探索法によるDadj（Ea）を生成する。さらに，手順ST4,ST5のときにDin＝０１１１１→１００００を生成し，更に，手順ST6のときに二分探索法によるDadj（Eb）を生成する。そして，Ea-Ebを測定値MCALとしてCPUに出力する。

一方，CPUからのA/D変換制御信号ADC_CNTに応答して，逐次比較制御回路10-1と誤差回路L1とが，内部デジタル入力Dinと補正データDadjと，図示しないスイッチS1への制御信号を生成する。補正データDadjは，前述の式（９）に基づきCPUにより演算された補正値DCAL（DM）と，内部デジタル入力Dinとに応じて決定される。

図８は，第１の実施の形態における逐次比較A/D変換器の第２の容量誤差値の測定手順を示す図である。図８も，容量対C3とC2+C1+C0+C0'の容量値の差を測定する手順を説明したものである。第２の容量誤差値の測定手順は，以下の通りである。
図８（ａ）において，
（ST11）S1:ON，SM0',SM0-SM2:"0"=GND，SM3:"1"=VREF
（ST12）S1:OFF，SM0',SM0-SM2:"1"=VREF，SM3："0"=GND
（ST13）TOPの電位がVREF/2に最も近づくDadj（Ea）を探索
図８（ｂ）において，（ST13）の主DACのスイッチの状態を変更せずに，
（ST14）S1:ON， SM0',SM0-SM2:"1"=VREF，SM3:"0"=GND
（ST15）S1:OFF，SM0',SM0-SM2:"1"=VREF，SM3:"0"=GND
（ST16）TOPの電位がVREF/2に最も近づくDadj（Eb）を探索
（ST17）Ea-Ebを演算。Ea-Ebはオフセットを除去した真の容量誤差値になる。

すなわち，１回目の測定（ａ）ではオフセットを含む誤差Eaを測定し，２回目の測定（ｂ）ではオフセットEbのみの測定を行う。

図８に沿って以下説明する。１回目の測定（ａ）において，スイッチS1はオンとし，内部デジタル入力Dinを以下のように制御して，手順ST11,ST12を行う。
Din＝１００００→０１１１１
そして，手順ST13で，トップノードTOPに現れた誤差値がコンパレータの閾値になる補正コードDadjを二分探知法で見つける。

図８(a)に示した手順によって測定した誤差測定結果Eaは，式（１６）のようにオフセット電圧Vosの影響を含んだものである。
Ea = (C3-(C2+C1+C0+C0'))/(C3+C2+C1+C0+C0') * VREF + Vos （１６）
次に，２回目の測定（ｂ）において，内部デジタル入力Dinを０１１１１のまま，スイッチS1をオンしてトップノードTOPを閾値Vtにバイアスした後，スイッチS1をオフする。これにより，スイッチS1のオンからオフにともなう電荷注入による電位変化がトップノードTOPに生じる。そして，手順ST16で，トップノードTOPに現れた電位変化がなくなる，つまりTOPがコンパレータの閾値Vtになる補正コードDadjを二分探知法で見つける。この得られた値Ebは，式（１７）のとおりオフセット電圧に相当する。
Eb = Vos （１７）
その後，手順ST17で，１回目の測定値Eaから，２回目の測定で得られたオフセットEbを差し引く。これにより，オフセットを含まない誤差値Ea-Ebを得る。
Ea-Eb = (C3-(C2+C1+C0+C0'))/(C3+C2+C1+C0+C0') * VREF （１８）
第２の容量誤差値の測定手順において，手順ST11,ST12において，内部デジタル入力Dinを次のように上記とは逆に変化させてもよい。
Din＝０１１１１→１００００
この場合は，その後の手順ST13〜ST16では，Din＝１００００を維持する。

さらに，第２の容量誤差値の測定手順において，手順ST11〜ST13とST14〜ST16を逆の順番で行っても良い。すなわち，最初にオフセットVosを求め，その後，オフセット付きの容量誤差値を求め，その容量誤差値からオフセットVosを減算してもよい。

上記の第２の容量誤差値の測定手順は，図７の制御回路１０内の誤差測定制御部10-2,10-3が行う。

第１の実施の形態において，補正DAC（CDAC）を抵抗アレイとスイッチ群とにより補正電圧VCALを生成する抵抗補正DACで構成した。しかし，補正DACを，後述する容量素子群とスイッチ群からなる容量DACで構成することもできる。その場合は，補正コードDadjにより補正用容量DACのスイッチ群がグランドかVREFに接続されて，補正電圧VCALがそのトップノードに生成される。そして，この補正用容量DACの補正コードの検出手順において，前述のオフセット成分を検出してキャンセルすることが行われる。

［第２の実施の形態］
第１の実施の形態では，容量主DACと抵抗副DACを有する逐次比較A/D変換器について説明した。次に，第２の実施の形態では，容量主DACと容量副DACを有する逐次比較A/D変換器について説明する。

図９は，容量主DACと容量副DACを有する逐次比較A/D変換器を示す図である。容量主DAC（MDAC）は，第１の実施の形態と同じである。すなわち，容量主DAC(MDAC)は，容量値が1C,2C,4C,8Cの関係（２のべき乗比率の重み付け）にある容量素子CM0,CM1,CM2,CM3と，それらの下端ノードに設けられたスイッチ群SM0〜SM3を有し，容量素子の上端ノードはトップノードT1に接続されている。このトップノードT1は，コンパレータCMPの入力に接続されている。容量主DAC(MDAC)は，上位４ビットの変換を行う。

一方，容量副DAC(SDAC)は，容量値が1C,1C,2C,4C,8Cの関係にある容量素子CS0',CS0,CS1,CS2,CS3と，それらの下端ノードに設けられたスイッチ群SS0',SS0〜SS3を有し，容量素子の上端ノードはトップノードT2に接続されている。このトップノードT2は，結合容量素子CCを介して，容量主DAC(MDAC)のトップノードT1に接続されている。容量副DAC(SDAC)は，下位４ビットの変換を行う。

結合容量CCは主ＤＡＣと副ＤＡＣを結合する。主DACのトップノードT1から副DACのトップノードT2を見た場合の対地容量は1Cとしなくてはならない。つまり，４ビット主DACと４ビット副DACが連続して８ビットDACとして動作するためには， 容量素子CS0',CS0〜CS3の合計容量16Cと，結合容量CCとが，トップノードT1から見て1Cになる必要がある。よって，(16C*CC)/(16C+CC) = 1Cとなる。これをCCについて解くと，CC=(16/15)Cが得られる。

一般に，半導体集積回路上では，容量DACは，抵抗DACに比べて高い精度を得やすい。その理由は，例えばポリシリコン抵抗は，ポリシリコンを堆積した後，所望の抵抗率に調整するための不純物を添加するイオン打ち込みが必要となる。そのためポリシリコン抵抗の比精度は，形状の粗さや不均一さに加えて，添加不純物の不均一さが素子のマッチングへ影響する。一方，ポリシリコン−ポリシリコン容量などに代表される容量素子では，容量値の比精度は電極間絶縁膜の粗さや不均一さは素子マッチングに影響するが，抵抗の場合のような添加不純物の不均一さに相当する悪影響がない。このように抵抗素子は，容量素子に比べてその抵抗値に直接影響する工程が多く存在し，その結果，容量素子に比べると抵抗素子は比精度が悪い。

そのため，第１の実施の形態の容量主DACと抵抗副DACの構成に比べて，第２の実施の形態の容量主DACと容量副DACの構成は，変換精度が高い。

さらに，抵抗副DACは，抵抗素子回路に常時電流が流れるのに対して，容量副DACは定常電流が流れないので低消費電力化できる。また，抵抗副DACは，抵抗素子と結合容量とによる時定数によりスイッチ切り替え後の応答速度が遅いが，容量DACは抵抗素子がないので時定数が小さくなり応答速度が速くなる利点がある。

この容量主DACと容量副DACの逐次比較A/D変換器のA/D変換動作は次の通りである。まず，サンプリング時に，スイッチS1，S2をオンにし，全てのスイッチSM0-SM3,SS0',SS0-SS3を入力端子VINに接続する。これにより，入力電圧VINに応じて電荷が全ての容量素子に充電される。このとき，トップノードT1はコンパレータCMPの閾値Vt，例えばVREF/2になる。

次に，逐次比較では，容量主DAC(MDAC)において，前述のとおり，最上位ビットから順に変換される。スイッチS1,S2をオフにし，スイッチSM3を基準電圧VREFに接続し，残りのスイッチSM0-SM2をグランドGNDに接続する。この時にトップノードT1が閾値Vtより上昇するか下降するかで，最上位ビットが０か１になる。

次に，スイッチSM3を前述の判断結果に応じて，最上位ビットが０ならグランドGNDに１なら基準電圧VREFに維持し，スイッチSM2をVREFにSM0-SM1をGNDに接続する。この時のトップノードが閾値Vtより高いか低いかで上記と同様に次のビットが判定される。同様にして，全ての上位ビットが検出される。

下位ビットの変換は，容量副DAC(SDAC)において，容量主DACと同様に行われる。

図９のＡ／Ｄ変換器では，結合容量CCを介して容量副DACを容量主DACに接続する構成において，ノードT2に寄生容量CPが存在すると，副DACのノードT2の出力電圧が減衰され，主DACと副DACの連続性が失われる欠点がある。すなわち，副DACでは，スイッチSS0’,SS0-SS3をGNDとVREFのいずれかに接続しながら，ノードT2の電位を上下させ，その電位変化を結合容量CCを介してトップノードT1に伝える。しかし，ノードT2に寄生容量CPがあると，CPの容量値が大きいほど，スイッチSS0’,SS0-SS3の接続状態によるノードT2の電位変化のノードT1への影響力が弱められてしまう。

しかし，寄生容量CPの容量値は予測することが難しく，設計の不確定要素の一つとなる。この寄生容量CPにより，下位ビット側の内部デジタル入力Dinに対するトップノードT1の電位である変換特性の傾きが小さくなり，上位ビットの変換特性と傾きが整合しない。その結果，変換特性の下位ビットと上位ビットの連続性が失われる。つまり，副DAC(SDAC)と主DAC(MDAC)との結合の度合いが理想的な度合いからずれてしまう。

また，結合容量CCを容量値 (16/15)Cに製作するのが難しい欠点がある。容量素子の容量値が整数比を保っていれば，同形状の単一の容量素子を並べて配置することで，正確なマッチングを得られていた。しかし，(16/15)Cの容量は単一の容量素子の組み合わせでは実現することができない。

図１０は，第２の実施の形態における逐次比較A/D変換器を示す図である。このA/D変換器は，図９と同様に，コンパレータCMPと，スイッチS1,S2と，容量主DAC(MDAC)と，容量副DAC(SDAC)と，結合容量CCと，制御部１０とを有する。ただし，図９と異なり，さらに，容量副DAC(SDAC)の共通ノードT2に，寄生容量CPによる影響を抑制するために，調整用の可変容量CADJを有する。この調整可変容量CADJは，制御回路１０の調整回路L1が生成する調整データDadjによりその容量値が可変設定可能である。また，結合容量CCは，(16/15)Cのｋ(k>1)倍の容量値を有する。

なお，図１０のA/D変換器は，図９と異なり，入力端子VINは，主DAC側のみ接続可能になっている。それに伴い，A/D変換時のサンプリング動作では，副DACのスイッチ群はGND側に接続される。

ただし，図９と同様に入力端子VINが副DAC側にも接続可能になっていてもよい。入力端子VINが接続される容量素子の容量値が大きいほど，変換精度は高くなるが，入力端子VIN側の高い駆動能力が要求される。

また，図１０の制御回路１０は，第１の実施の形態と同様に，図７に示した制御回路と同様の構成を有する。ただし，補正回路L1は調整回路，誤差測定制御部10-2,10-3は，結合度合い測定制御部である。また，測定した調整コードDadjは，そのままA/D変換時の調整コードとして使用される。

前述したとおり，容量副DAC(SDAC)のノードT2の寄生容量CPがゼロである理想的な状況では，結合容量CCの容量値を(16/15)Cとすることにより，４ビット主DACと４ビット副DACを合成して，合計８ビットのDACになる。つまり，理想的には，副DAC(SDAC)のスイッチSS0’,SS0-SS3を全てVREFにし主DAC(MDAC)の最下位ビットのスイッチSM0をGNDにした第１の状態と，副DAC(SDAC)のスイッチSS0’,SS0-SS3を全てGNDにし主DAC(MDAC)の最下位ビットのスイッチSM0をVREFにした第２の状態とでは，トップノードT1の電位は同じである。このような理想的な状態であれば，副DACと主DACとの容量結合の度合いが理想的で，上位ビットと下位ビットとの変換特性の直線性が保たれる。

ところが，実際には，ノードT2には対地の寄生容量CPが存在し，このCPによって副DACのノードT2の振幅が減衰されてしまうため，副DACと主DACとの容量結合の度合いが理想状態からずれてしまい，主DACと副DACの連続を保つことが難しい。

そこで，図１０のA/D変換器では，新たに調整可変容量CADJを設け，また，結合容量CCの値を(16/15)Cのk(k>1)倍に設定しておく(CC=k*(16/15)C)。CCの値をk倍することによって，主DACへの副DACの寄与の度合いはk倍に増加する。そして，主DACと副DACの連続性を保つように，つまり前述の第１，第２の状態でトップノードT1の電位が同じなるように，調整可変容量CADJの容量値を調整する。つまり，CC=k*(16/15)Cでk倍に増加した副DACの寄与の度合いを，調整した容量CADJにより適切に弱め，理想状態の寄与の度合いに調整する。そのためには，結合容量CCの容量値は，調整可変容量CADJの最小値と寄生容量CPの合成容量による副DACの減衰分を補えるような容量値に設定しておく。また，調整可変容量CADJは，A/D変換の１LSBよりも十分小さい間隔で設定可能にしておく。

上記の容量主DACと容量副DACの逐次比較A/D変換器において，調整可変容量CADJを設けることは，例えば，特開2010-45723号公報に記載され，その記載事項は本明細書に引用により取り込まれる。

図１０のA/D変換器における調整可変容量CADJを調整する手順について説明する。この調整手順は，制御回路１０内の内部デジタル入力Dinを生成する比較制御回路10-1と，調整コードDadjを生成する調整回路L1とで行われる。

副DAC(SDAC)は，フルスケールに対して，0/16, 1/16, 2/16〜16/16に設定可能なDACである。つまり，理想的には，４ビット主DACの１LSBが，４ビット副DACの16/16に対応する値と一致すれば良い。

そこでまず，制御回路１０は，スイッチS1とS2を接続し，スイッチSM0からSM3を接地GND側に接続し，スイッチSS0'とSS0からSS3をVREF側に接続する。これにより，トップノードT1は比較器CMPの閾値Vtにバイアスされ，ノードT2は0Vにバイアスされる。

次に制御回路１０は，スイッチS2とS1を開放し，次に，スイッチSM0をVREF側に，スイッチSS0'とSS0からSS3を接地GND側に接続する。つまり，副DAC側の容量素子アレイの下端ノードをVREFからGNDに低下させる。すると，副DACの寄与が過大な場合にはノードT1の電位が下降し，過小な場合には上昇する。上昇したか下降したかをコンパレータCMPで判定し，下降した場合にはCADJを大きくして寄与を低下させ，上昇した場合にはCADJを小さくして寄与を上昇させる。このとき，例えば二分探索を使って最適な調整データDadjを検出すると効率が良い。最終的に調整可変容量CADJが調整可能な最小単位まで調整が終了する。

つまり，上位ビットの容量素子CM0（1C）と，下位ビットの全ての容量素子CS0’,CS0-CS3(16C)とは，プレートノードT1からみると，同じ容量値１Cを有する。よって，これらの容量対を逆相で制御した時のプレートノードT1の電位が閾値Vtから変化しないような調整可変容量CADJの容量値を設定すればよい。

したがって，上記の調整手順のVREFとGNDの接続を逆にしても良い。すなわち，制御回路１０は，スイッチS1とS2を接続し，スイッチSM0をVREF側に接続し，スイッチSS0'とSS0からSS3をGND側に接続し，その後，スイッチS2とS1を開放し，スイッチSM0をGND側に，スイッチSS0'とSS0からSS3をVREF側に接続してもよい。また，スイッチSM1〜SM3は，上記のいずれの手順でも，GND側に維持してもVREF側に維持してもよい。

以上のように調整可変容量CADJの容量値を調整し，最終的に得られた調整値Dadjを用いてA/D変換を実行することによって，主DACの１LSBと副DACのフルスケールとを一致させることができ，主DACと副DACの連続性を実現することができる。その結果，図５に残っていた問題を解消でき，高精度なＡ／Ｄ変換器を実現できる。

上記の調整手順では，主DACの最下位ビットを担う容量CM0と副DACのフルスケール（容量CS0’,CS0〜CS3）との比較を行う。すなわち，最初に，スイッチS1とS2をオンにして容量素子を充電し，次にスイッチS1とS2を開放（オフ）し，主DACの最下位ビットを担う容量素子CM0と副DACの全容量素子の下端のスイッチを反転する。その後，ノードT1に生じた電圧変化が最小となるように調整コードDadjにより調整可変容量CADJの容量値を調整する。

しかしながら，この過程で，スイッチS1とS2を開放（オフ）した際に生じるノードT1,T2への電荷注入によって，誤差測定結果にオフセットが生じる。そのため，オフセット分は調整可変容量CADJによって調整されず，主DACと副DACの連続性を悪化させる問題がある。オフセット分を含めて調整可変容量CADJの容量値が調整されるため，A/D変換時において，主DAC側の上位ビットの最下位ビットの切り替わりの部分にオフセットによる不連続が生じ，Ａ／Ｄ変換特性を劣化させる。

また，図１０のコンパレータCMPは，説明の簡単のためにインバータとスイッチS1で構成されているが，例えば差動回路を使うことができる。しかし，差動回路が有するオフセット電圧も上記と同様に調整可変容量CADJの調整値に誤差を生じる。

そこで，第２の実施の形態における逐次比較A/D変換器では，調整可変容量CADJの調整手順において，制御回路１０が，上記のオフセット成分を検出し，調整可変容量CADJの調整値からオフセット成分を除く。

図１１，図１２は，容量主DACと容量副DACを有するA/D変換器において，調整可変容量CADJを調整する手順を示した図である。

容量CM0と容量CS0’,CS0〜CS3との比較による調整可変容量値CADJの調整値の測定工程は，次のとおりである。
図１１において，
（ST21）S1,S2:ON，SM0:"1"=VREF，SS0’,SS0-SS3:"0"=GND
（ST22）S1,S2:OFF，SM0:"10=GND，SS0’,SS0-SS3:"1"=VREF
（ST23）T1の電位がVREF/2(=Vt)に最も近づくDadj_aを探索
図１２において，
（ST24）S1,S2:ON，SM0:"0"=GND，SS0’,SS0-SS3:"1"=VREF
（ST25）S1,S2:OFF，SM0:"1"=VREF，SS0’,SS0-SS3:"0"=GND
（ST26）T1の電位がVREF/2(=Vt)に最も近づくDadj_bを探索
（ST27）（Dadj_a- Dadj_b）/2を演算。(Dadj_a- Dadj_b）/2はオフセットを除去した真の調整値になる。
なお，上記の測定工程中，主DACのスイッチSM1-SM3は，VREFまたはGNDのいずれかに維持する。

以下，図１１，１２に沿って説明する。まず最初に，図１１の手順ST21のように，制御回路１０は，スイッチS1とS2を接続（オン）し，デジタル入力Dinについて，主DACの最下位ビットを１に，副DACを０００００にセットする。すると，ノードT1の電位はコンパレータCMPの閾値電圧(Vt＝VREF/2)に，ノードT2の電位は0Vにバイアスされる。

次に，手順ST22のように，制御回路１０は，スイッチS1とS2を開放（オフ）し，主DACの最下位ビットを０に，副DACを１１１１１にセットする。するとノードT1には，主DACの最下位ビットの容量CM0重みと，副DACの最大の重みの差に応じた電位差が生じる。そして，手順ST23のように，この電位差をコンパレータCMPで検出し，電位差がゼロに近づく調整可変容量CADJの容量値（Dadj_a）を探索する。

ところが，ノードT1とT2には，スイッチS1とS2を開放する際に電荷注入が生じ，コンパレータオフセットが含まれ，調整可変容量CADJの調整値Dadjはオフセットの影響を含んだものとなる。ここで，Dadj_aがオフセットの影響を含む得られた調整値，Dadj'が真の調整値，Dosが得られた調整値に含まれるオフセットの影響分とすると（１３）式のようになる。
Dadj_a = Dadj' + Dos （１３）
この調整値Dadj_aにはオフセットの影響を含んでいるため，副ＤＡＣと主ＤＡＣの切り替わりコードに不連続が生じる。そこで，制御回路１０は，図１１の測定に加えて，図１２の測定を行う。図１２は，図１１のスイッチ制御を逆にしたものである。

図１２の手順ST24のように，制御回路１０は，スイッチS1とS2を接続（オン）し，デジタル入力Dinについて，主DACの最下位ビットを０に，副DACを１１１１１にセットする。さらに，手順ST25のように，制御回路１０は，スイッチS1,S2を開放（オフ）し，デジタル入力Dinについて，手順ST24と逆の，主DACの最下位ビットを１に，副DACを０００００にセットする。そして，手順ST26のように，ノードT1に生じた電位差をコンパレータCMPで検出し，この電位差がゼロに近づく調整可変容量CADJの容量値（Dadj_b）を探索する。

この調整値Dadj_bは（１４）式になる。
Dadj_b = -Dadj' + Dos （１４）
そして，制御回路２０は，手順ST27のように，２とおりの調整値を，以下のように計算すると，オフセットが含まれない真の調整値Dadj'が得られる。
(Dadj_a - Dadj_b)/2 = Dadj' （１５）
式（１５）のようにして求めた調整値Dadj'を用いることによって，調整可変容量CADJによる調整時におけるコンパレータオフセットの影響を除去できる。その結果，主DACと副DACの切り替わり部分の不連続性を抑制できる。結果として高い精度のA/D変換器を実現することができる。

図１３は，容量主DACと容量副DACを有するA/D変換器において，調整可変容量CADJを調整する第２の手順を示した図である。第２の手順による調整可変容量値CADJの調整値の測定工程は，次のとおりである。
図１１において，
（ST21）S1,S2:ON，SM0:"1"=VREF，SS0’,SS0-SS3:"0"=GND
（ST22）S1,S2:OFF，SM0:"0"=GND，SS0’,SS0-SS3:"1"=VREF
（ST23）T1の電位がVREF/2(=Vt)に最も近づくDadj_aを探索
図１３において，
（ST34）S1,S2:ON，SM0:"1"=VREF，SS0’,SS0-SS3:"0"=GND
（ST35）S1,S2:OFF，SM0:"1"=VREF，SS0’,SS0-SS3:"0"=GND
（ST36）T1の電位がVREF/2(=Vt)に最も近づくDadj_bを探索
（ST37）Dadj_a- Dadj_bを演算。Dadj_a- Dadj_bはオフセットを除去した真の調整値になる。
上記の測定工程中，主DACのスイッチSM1-SM3は，VREFまたはGNDのいずれかに維持する。

この手順では，制御回路１０は，図１１に示した測定をおこなって第一段階の調整可変容量CADJの調整値Dadj_aを得ておく（ST21-ST23）。

次に，制御回路１０は，図１３に示す調整を行う。最初S1とS2を接続しておき，ノードT1をコンパレータCMPの閾値Vt(=VREF/2)に，ノードT2を0Vにバイアスしておく（ST34）。次に，スイッチS1とS2を開放し，容量素子の下端のスイッチ群は変化させない（ST35）。それにより，ノードT1はオフセット成分に対応した電位だけ変化する。そこで，ノードT1が閾値Vtに近くなる調整データDadj_bを探索する（ST36）。このCADJの設定データDadj_bは，オフセットによる影響のみの成分となる。

そこで，第一段階の調整で得たオフセットを含む調整値Dadj_aから，第二段階の調整で得られたオフセットの影響のみの調整値Dadj_bを差し引けば，真の調整値Dadj’を得ることができる。得られた調整値Dadj’を使って調整可変容量CADJを調整し，Ａ／Ｄ変換を実行すれば，オフセットを除去した容量調整ができる。

上記の第２の手順は，以下でもよい。
図１２において，
（ST24）S1,S2:ON，SM0:GND，SS0’,SS0-SS3:VREF
（ST25）S1,S2:OFF，SM0:VREF，SS0’,SS0-SS3:GND
（ST26）T1の電位がVREF/2(=Vt)に最も近づくDadj_aを探索
図１３において，
（ST34）S1,S2:ON，SM0:VREF，SS0’,SS0-SS3:GND
（ST35）S1,S2:OFF，SM0:VREF，SS0’,SS0-SS3:GND
（ST36）T1の電位がVREF/2(=Vt)に最も近づくDadj_bを探索
（ST37）Dadj_a- Dadj_bを演算。Dadj_a- Dadj_bはオフセットを除去した真の調整値になる。
上記の測定工程中，主DACのスイッチSM1-SM3は，VREFまたはGNDのいずれかに維持する。

つまり，図１１と図１３を行ってもよいし，図１２，図１３を行っても良い。

さらに，上記の第２の手順では，図１３の手順を以下のようにしてもよい。
図１３において，
（ST34）S1,S2:ON，SM0:GND，SS0’,SS0-SS3:VREF
（ST35）S1,S2:OFF，SM0:GND，SS0’,SS0-SS3:VREF
（ST36）T1の電位がVREF/2(=Vt)に最も近づくDadj_bを探索
（ST37）Dadj_a- Dadj_bを演算。Dadj_a- Dadj_bはオフセットを除去した真の調整値になる。

つまり，図１３において，スイッチ群SM0，SS0’,SS0-SS3を逆の電圧に接続してもよい。

あるいは、図１３の測定においては、スイッチ群SM0，SS0’,SS0-SS3の接続先は測定結果に影響しないので、VREF側あるいは接地GNDに接続されてさえいればよい。

［第２の実施の形態の変形例］
図１４は，容量主DACと容量副DACとを有する逐次比較A/D変換器を示す図である。このA/D変換器では，容量主DAC(MDAC)に，容量素子CM0-CM3に加えて，容量値１Cの容量素子CM0’を有する。そして，容量副DAC(SDAC)は，容量素子CS0-CS3を有し，結合容量CCの容量は１Cのk倍になっている。つまり，図１４のA/D比較器は，図２の容量素子CO’と副DAC（SDAC）を，容量素子CM0’と，容量副DAC(SDAC)とそのノードT2の電圧を伝える結合容量CCに置き換えたものと等価である。ノードT2には副DACの電圧VSUBが生成されると考えられる。

図１４のA/D変換器は，図１０の容量素子CS0'とSS0'を取り外し，容量素子CM0’とSM0’を加えたものと考えることもできる。図１４では結合素子CCの容量を1Cのk倍にできる。そのため，容量素子の値を整数比とすることができるようになり，単一形状の容量素子を組み合わせによって全ての容量素子を実現できるようになる。

図１０の容量素子CS0'とSS0'は，８ビットDAC全体では最下位ビットの重みを有しているが，図１４の容量素子CS0とSS0も同じく最下位ビットの重みを持つので，A/D変換の機能的な問題はない。

図１４のA/D変換器においても，副DACのノードT2にある寄生容量CPの影響をなくすために，結合容量CCの容量値を１Cのk(>1)倍にし，調整可変容量CADJを設けている。そして，調整可変容量CADJの調整値Cadjの求め方は，前述と同じである。同様に，スイッチS1,S2のオンからオフの動作時に発生するオフセット成分の除去方法も，前述と同じである。

図１５は，調整可変容量CADJの具体的な回路図である。容量素子CADJは，図１５に示されるとおり，Nビットの場合なら，N個の容量素子Ca1-CaNを並列に有し，それらの上端ノードはノードT2に共通に接続され，下端ノードはそれぞれのスイッチに接続されている。そして，調整コードDadjに応じてそれらのスイッチがグランドGNDに接続されるか（Dadj=1），開放されるか（Dadj=0）され，調整コードDadjに応じた容量値に制御される。

容量主DACと容量副DACとを有する逐次比較A/D変換器においても，インバータからなるコンパレータCMPとスイッチSWは，閾値電圧VtとトップノードTOPとを比較する比較回路と，トップノードTOPを閾値電圧Vtに接続するスイッチに代えても良い。また，基準電圧VREFとグランドGNDは，電源電圧とグランドとの間の適切な２つの基準電圧VREF+,VREF-であってもよい。その場合，閾値電圧Vtは（VREF+＋VREF-）/2であることが好ましい。

［第３の実施の形態］
第３の実施の形態の逐次比較A/D変換器は，第２の実施の形態の容量主DACと容量副DACと結合容量CCと調整可変容量CADJとに加えて，容量主DACの釣り合うべき容量対の誤差を補正するために，第１の実施の形態の補正DACを設ける。そして，制御回路10は，調整コードとともに補正コードを検出し，A/D変換時に検出した調整コードと補正コードとを出力する。

第３の形態の逐次比較A/D変換器は，図１０及び図１４において，図５の補正DAC（GNDとVREF間の抵抗R0-R31と，スイッチ群SCALを有し，補正DACの出力電圧VCALが主DACの最下位ビットに対応する容量素子を介してトップノードT1に供給される。

［差動構成］
図１６は，第１の実施の形態における差動構成の１５ビット自己補正逐次比較A/D変換器を示す図である。図１６では，正側の回路のみ示し，負側は省略した。この差動構成のA/D変換器においても，第１の実施の形態で説明した手順により，コンパレータオフセットに起因する補正誤差を抑制できる。

図１６において，VIN+は正側アナログ入力電圧およびノードを，VIN-は負側アナログ入力電圧およびノードを，CPA, CPB, CPC, CPD, CP0', CP0からCP7は容量素子を，CC1とCC2は容量素子を，MDAC＋は８ビット容量主DACを，SDAC＋は７ビット抵抗副DACを，CDAC＋は９ビット抵抗補正DACをしめす。また，SP0', SP0からSP7はスイッチを，S1からS4はスイッチを，VREF+は正側基準電圧およびそのノードを，VREF-は負側基準電圧およびそのノードを，CMPは差動比較器を，TPはノードを示す。各容量素子のTP側のノードはトップノード，逆側のノードはボトムプレートである。抵抗副DAC（SDAC+）は，４ビットと３ビットの電圧を容量素子CP0’とCPDを介してノードTPに与える。また，補正DAC(CDAC+)は，３ビットずつの電圧を容量素子CPA,CPB,CPCを介してノードTPに与える。さらに，コンパレータCMPの両入力は，サンプリング時に，スイッチS1,S2をオンにすることで，抵抗R1で分割された共通電圧（閾値）Vt＝5/2Vにされる。

負側も正側と同様に，容量主DAC(MDAC-)，抵抗副DAC(SDAC-)，抵抗補正DAC(CDAC-)を有する。

この差動構成のA/D変換器において，自己補正は，正側と負側それぞれ行われる。例えば，容量素子CP2とその相補的な容量素子CP0’,CP0,CP1の誤差を測定する場合には，スイッチSP2より上位ビットのスイッチを固定しておき，容量素子CP2のスイッチSP2をVREF+に接続し，相補的な容量素子のスイッチSP0', SP0, SP1をVREF-へ接続し，スイッチS1からS4を接続（オン）する。その結果，ノードTPとTNは共に，抵抗R1で生成された閾値Vt=2.5Vにバイアスされる。

次に，スイッチS1からS4を開放（オフ）し，スイッチSP0'とSP0からSP2を反転する。すると，CP2とCP1+CP0+CP0'の容量差に応じた電位差がノードTPに生じる。この電位変化がゼロになるように補正DAC(CDAC＋)を操作し，容量誤差を測定する。これは前述のシングルエンドのA/D変換器の場合と同じである。

負側においても同様にして容量誤差を測定する。

ところで，図１５の例では，スイッチS1からS4を接続している間に，コンパレータCMPの出力オフセットがコンパレータＣＭＰの出力容量CC1とCC2に保存され，スイッチS1からS4を開いた比較の段階ではオフセットをキャンセルするよう動作する。また，スイッチS1とS4を開く際には，スイッチからの電荷注入を生じるが，正側と負側に注入される電荷はほぼ同じになるよう設計することにより，シングルエンドの場合に比べるとスイッチによるオフセットへの悪影響は緩和される。しかし，スイッチS1とS2，S3とS4による電荷注入の影響を完全に一致させることは不可能であり，オフセットは完全にゼロにならない。したがって，前述のオフセットをなくした容量誤差の測定手順が有効になる。

図１６の例では，補正DAC（CDAC）の1LSBの重みはA/D変換の１LSBの1/4であり，基準電圧差（VREF+-VREF-）の1/65536の電圧に相当する。したがって，基準電圧VREF+が5V，VREF-が０Vの場合では，１LSBの1/4は76uVと非常に微小である。このような非常に微小な電圧の判定をする場合には，わずかなオフセットであっても結果に悪影響を及ぼす。

そこで，前述の２通りの誤差測定を行い，得られた２つの誤差測定結果をもとにオフセットを除去した誤差値を算出する。得られた誤差値を用いてＡ／Ｄ変換器を補正することにより，高精度なＡ／Ｄ変換を実現することが可能となる。

第２の実施の形態で説明した容量主DACと容量副DACと結合容量素子CCと調整可変容量素子とを有する逐次比較A/D変換器の場合も，図１６と同様に差動構成にすることができる。そのような差動構成において，図１６と同様に，制御回路は，正側と負側とそれぞれオフセットを除去した容量誤差を求める。

以上の実施の形態をまとめると，次の付記のとおりである。

（付記１）
一方の電極がトップノードに接続され２のべき乗で重み付けされた容量素子群と，前記容量素子群の他方の電極をサンプリング時にアナログ入力端子に接続し，A/D変換時に第１または第２の基準電圧のいずれかに接続するスイッチ群とを有する主DACと，
前記主DACのトップノードの電圧を比較基準電圧と比較するコンパレータと，
前記主DACの容量素子群のうち釣り合うべき容量素子対の容量誤差に応じた補正電圧を生成し，前記主DACのトップノードに供給する補正DACと，
前記主DACの前記スイッチ群を制御する内部デジタル入力と，前記補正DACの補正電圧を制御する補正コードとを生成するとともに，前記A/D変換時に上位ビットから下位ビットまでの前記コンパレータによる逐次比較結果を出力する制御回路とを有し，
前記制御回路は，前記釣り合うべき容量素子対に対応する内部デジタル入力を切替制御して当該釣り合うべき容量素子対の容量誤差を測定し，当該容量誤差から前記切替制御による測定で生じるオフセットを除去したオフセット除去容量誤差を求める逐次比較A/D変換器。

（付記２）
付記１において，
前記制御回路は，前記切替制御を相補的に２回行って第１，第２の容量誤差を測定し，前記第１，第２の容量誤差を減算して前記オフセットを除去して前記オフセット除去容量誤差値を求める逐次比較A/D変換器。

（付記３）
付記１において，
前記制御回路は，前記切替制御を行って前記容量誤差を測定し，さらに，前記容量素子対の内部デジタル入力を変更せずに前記トップノードを前記比較基準電圧からフローティング状態に切り替えて前記オフセットを測定し，前記容量誤差からオフセットを除去して前記オフセット除去容量誤差を求める逐次比較A/D変換器。

（付記４）
付記１乃至３のいずれかにおいて，
前記制御回路は，
前記切替制御では，前記トップノードを前記比較基準電圧に接続し前記釣り合うべき容量素子対の第１の容量素子を前記第１の基準電圧に第２の容量素子を前記第２の基準電圧に接続した第１の状態から，前記トップノードをフローティングにし前記第１の容量素子を前記第２の基準電圧に接続し前記第２の容量素子を前記第１の基準電圧に接続した第２の状態に切り替え，
前記容量誤差の測定では，前記第２の状態での前記トップノードを前記比較基準電圧に近づける前記補正コードを検出する逐次比較A/D変換器。

（付記５）
付記３において，
前記制御回路は，前記オフセットの測定では，前記トップノードをフローティング状態にした時に，当該トップノードを前記比較基準電圧に近づける前記補正コードを検出する逐次比較A/D変換器。

（付記６）
付記１乃至３のいずれかにおいて，
さらに，下位ビットのA/D変換時に前記第１，第２の基準電圧を分圧した下位ビット電圧を前記主DACのトップノードに前記最下位ビットの容量値の容量素子を介して供給する副DACを有する逐次比較A/D変換器。

（付記７）
付記６において，
前記補正DACは，前記副DACの下位ビット電圧のいずれかを前記補正コードに応じて選択する逐次比較A/D変換器。

（付記８）
付記１乃至３のいずれかにおいて，
前記主DACと補正DACとを，正側と負側とに有し，
前記コンパレータは，前記正側と負側の主DACのトップノードの差動電圧を検出し，前記差動電圧が比較基準電圧の状態と比較し，
前記制御回路は，前記正側の主DACの補正コードと，前記負側の主DACの補正コードとをそれぞれ測定する逐次比較A/D変換器。

（付記９）
一方の電極が第１のトップノードに接続され２のべき乗で重み付けされた第１の容量素子群と，前記第１の容量素子群の他方の電極をサンプリング時にアナログ入力端子に接続し，A/D変換時に第１または第２の基準電圧のいずれかに接続する第１のスイッチ群とを有する主DACと，
一方の電極が第２のトップノードに接続され２のべき乗で重み付けされた第２の容量素子群と，前記第２の容量素子群の他方の電極を下位ビットのA/D変換時に第１または第２の基準電圧のいずれかに接続する第２のスイッチ群とを有する副DACと，
前記第１，第２のトップノードを結合する結合容量素子と，
前記主DACの第１のトップノードの電圧を比較基準電圧と比較するコンパレータと，
前記副DACの第２のトップノードに設けられ当該第２のトップノードの電圧変化の前記主DACの第１のトップノードへの結合度合いに応じて容量値が可変設定される調整可変容量素子と，
前記第１，第２のスイッチ群を制御する内部デジタル入力と，調整可変容量素子の容量値を可変制御する調整コードとを生成するとともに，前記A/D変換時に上位ビットから下位ビットまでの前記コンパレータによる逐次比較結果を出力する制御回路とを有し，
前記制御回路は，前記第１の容量素子群の最下位ビットに対応する容量素子と前記第２の容量素子群とに対応する内部デジタル入力を切替制御して前記結合の度合いを測定し，当該測定した結合の度合いから前記切替制御による測定で生じるオフセットを除去したオフセット除去結合度合いを求める逐次比較A/D変換器。

（付記１０）
付記９において，
前記制御回路は，前記切替制御を相補的に２回行って第１，第２の結合度合いを測定し，前記第１，第２の結合度合いを減算して前記オフセットを除去して前記オフセット除去結合度合いを求める逐次比較A/D変換器。

（付記１１）
付記９において，
前記制御回路は，前記切替制御を行って前記結合度合いを測定し，さらに，前記第１の容量素子群の最下位ビットに対応する容量素子と前記第２の容量素子群とに対応する内部デジタル入力を変更せずに前記第１のトップノードを前記比較基準電圧からフローティング状態に切り替えて前記オフセットを測定し，前記結合度合いからオフセットを除去して前記オフセット除去結合度合いを求める逐次比較A/D変換器。

（付記１２）
付記９乃至１１のいずれかにおいて，
前記制御回路は，
前記切替制御では，前記第１のトップノードを前記比較基準電圧に接続し前記第１の容量素子群の最下位ビットに対応する容量素子を前記第１の基準電圧に接続し前記第２の容量素子群を前記第２の基準電圧に接続した第１の状態から，前記第１のトップノードをフローティングにし前記第１の容量素子群の最下位ビットに対応する容量素子を前記第２の基準電圧に接続し前記第２の容量素子群を前記第１の基準電圧に接続した第２の状態に切り替え，
前記結合度合いの測定では，前記第２の状態での前記トップノードを前記比較基準電圧に近づける前記調整コードを検出する逐次比較A/D変換器。

（付記１３）
付記１１において，
前記制御回路は，前記オフセットの測定では，前記トップノードをフローティング状態にした時に，当該トップノードを前記比較基準電圧に近づける前記調整コードを検出する逐次比較A/D変換器。

（付記１４）
付記９乃至１１のいずれかにおいて，
前記主DACと副DACと結合容量素子と調整可変容量素子とを，正側と負側とに有し，
前記コンパレータは，前記正側と負側の主DACの第１のトップノードの差動電圧を検出し，前記差動電圧を前記比較基準電圧の状態と比較し，
前記制御回路は，前記正側の調整コードと，前記負側の調整コードとをそれぞれ測定する逐次比較A/D変換器。

（付記１５）
付記９乃至１１のいずれかにおいて，
さらに，前記主DACの容量素子群のうち釣り合うべき容量素子対の容量誤差に応じた補正電圧を生成し，前記主DACのトップノードに供給する補正DACを有し，
前記制御回路は，前記補正DACの補正電圧を制御する補正コードとを生成し，
前記制御回路は，前記釣り合うべき容量素子対に対応する内部デジタル入力を切替制御して測定した当該釣り合うべき容量素子対の容量誤差から，前記切替制御による測定で生じるオフセットを除去したオフセット除去容量誤差を求める逐次比較A/D変換器。

MDAC：主DAC SDAC：副DAC
CDAC：補正DAC CMP：コンパレータ
１０：制御回路

Claims (6)

1. 一方の電極がトップノードに接続され２のべき乗で重み付けされた容量素子群と，前記容量素子群の他方の電極をサンプリング時にアナログ入力端子に接続し，A/D変換時に第１または第２の基準電圧のいずれかに接続するスイッチ群とを有する主DACと，
   前記主DACのトップノードの電圧を比較基準電圧と比較するコンパレータと，
   前記主DACの容量素子群のうち釣り合うべき容量素子対の容量誤差に応じた補正電圧を生成し，前記主DACのトップノードに供給する補正DACと，
   前記主DACのスイッチ群を制御する内部デジタル入力と，前記補正DACの補正電圧を制御する補正コードとを生成するとともに，前記A/D変換時に上位ビットから下位ビットまでの前記コンパレータによる逐次比較結果を出力する制御回路とを有し，
   前記制御回路は，前記釣り合うべき容量素子対に対応する内部デジタル入力を切替制御して当該釣り合うべき容量素子対の容量誤差を測定することを，相補的に２回行って第１，第２の容量誤差を測定し，前記第１，第２の容量誤差を減算して前記容量誤差から前記切替制御による測定で生じるオフセットを除去したオフセット除去容量誤差を求める逐次比較A/D変換器。
2. 請求項１において，
   前記制御回路は，
   前記切替制御では，前記トップノードを前記比較基準電圧に接続し前記釣り合うべき容量素子対の第１の容量素子を前記第１の基準電圧に第２の容量素子を前記第２の基準電圧に接続した第１の状態から，前記トップノードをフローティングにし前記第１の容量素子を前記第２の基準電圧に接続し前記第２の容量素子を前記第１の基準電圧に接続した第２の状態に切り替え，
   前記容量誤差の測定では，前記第２の状態での前記トップノードを前記比較基準電圧に近づける前記補正コードを検出する逐次比較A/D変換器。
3. 請求項１において，
   前記主DACと補正DACとを，正側と負側とに有し，
   前記コンパレータは，前記正側と負側の主DACのトップノードの差動電圧を検出し，前
   記差動電圧が比較基準電圧の状態と比較し，
   前記制御回路は，前記正側の主DACの補正コードと，前記負側の主DACの補正コードとをそれぞれ測定する逐次比較A/D変換器。
4. 一方の電極が第１のトップノードに接続され２のべき乗で重み付けされた第１の容量素子群と，前記第１の容量素子群の他方の電極をサンプリング時にアナログ入力端子に接続し，A/D変換時に第１または第２の基準電圧のいずれかに接続する第１のスイッチ群とを
   有する主DACと，
   一方の電極が第２のトップノードに接続され２のべき乗で重み付けされた第２の容量素子群と，前記第２の容量素子群の他方の電極を下位ビットのA/D変換時に第１または第２
   の基準電圧のいずれかに接続する第２のスイッチ群とを有する副DACと，
   前記第１，第２のトップノードを結合する結合容量素子と，
   前記主DACの第１のトップノードの電圧を比較基準電圧と比較するコンパレータと，
   前記副DACの第２のトップノードに設けられ当該第２のトップノードの電圧変化の前記主DACの第１のトップノードへの結合度合いに応じて容量値が可変設定される調整可変容量素子と，
   前記第１，第２のスイッチ群を制御する内部デジタル入力と，調整可変容量素子の容量値を可変制御する調整コードとを生成するとともに，前記A/D変換時に上位ビットから下位ビットまでの前記コンパレータによる逐次比較結果を出力する制御回路とを有し，
   前記制御回路は，前記第１の容量素子群の最下位ビットに対応する容量素子と前記第２の容量素子群とに対応する内部デジタル入力を切替制御して前記結合の度合いを測定することを，相補的に２回行って第１，第２の結合度合いを測定し，前記第１，第２の結合度合いを減算して前記測定した結合の度合いから前記切替制御による測定で生じるオフセットを除去したオフセット除去結合度合いを求める逐次比較A/D変換器。
5. 請求項４において，
   前記制御回路は，
   前記切替制御では，前記第１のトップノードを前記比較基準電圧に接続し前記第１の容量素子群の最下位ビットに対応する容量素子を前記第１の基準電圧に接続し前記第２の容量素子群を前記第２の基準電圧に接続した第１の状態から，前記第１のトップノードをフローティングにし前記第１の容量素子群の最下位ビットに対応する容量素子を前記第２の基準電圧に接続し前記第２の容量素子群を前記第１の基準電圧に接続した第２の状態に切り替え，
   前記結合度合いの測定では，前記第２の状態での前記トップノードを前記比較基準電圧に近づける前記調整コードを検出する逐次比較A/D変換器。
6. 請求項４において，
   前記主DACと副DACと結合容量素子と調整可変容量素子とを，正側と負側とに有し，
   前記コンパレータは，前記正側と負側の主DACの第１のトップノードの差動電圧を検出し，前記差動電圧を前記比較基準電圧の状態と比較し，
   前記制御回路は，前記正側の調整コードと，前記負側の調整コードとをそれぞれ測定する逐次比較A/D変換器。

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