JP2007208424A - アナログデジタル変換器 - Google Patents

Abstract

【課題】アナログデジタル変換器の構成を最適化する。
【解決手段】ＡＤ変換器１００は、第１増幅回路１１と、ＡＤ変換回路１２と、ＤＡ変換回路１３と、減算回路１４と、第２増幅回路１５と、タイミング制御回路１８と、タイプ制御部３２と、出力部９８とを備える。タイプ制御部３２は、上位４ビット（Ｄ９〜Ｄ６）への変換が実行される際のＡＤ変換回路１２のタイプを、比較器にアナログ信号およびリファレンス電圧のいずれかをキャパシタを介して選択的に入力するタイプとする。一方、上位から５〜７ビット（Ｄ５〜Ｄ３）および上位から８〜１０ビットの値（Ｄ２〜Ｄ０）への変換が実行される際のＡＤ変換回路１２のタイプを、比較器にアナログ信号おびリファレンス電圧をキャパシタを介さずに固定的に入力するタイプとするように制御する。
【選択図】図１

Description

本発明は、アナログデジタル変換器に関し、特に、アナログ信号を複数回に分けてデジタル信号に変換するアナログデジタル変換器に関する。

入力されたアナログ信号をデジタル信号に変換するための回路の例として、パイプライン型ＡＤコンバータがある（例えば、特許文献１参照）。パイプライン型ＡＤコンバータは、低ビットのサブＡＤコンバータを複数段接続して構成される。入力されたアナログ信号は、それぞれのサブＡＤコンバータにより段階的にＡＤ変換される。サブＡＤコンバータは、複数の比較器を備えており、入力されたアナログ信号を参照電圧と比較することにより、アナログ信号をデジタル信号に変換する。
特開平９−２７５３４２号公報

アナログデジタル変換器において、変換精度の向上および消費電力の低減が望まれる。しかしながら、一般的に、変換精度を向上させることと消費電力を低減させることは、トレードオフの関係にある。そこで、これらを両立できるような構成の実現が課題となっている。

本発明はこうした状況を認識してなされたものであり、その目的は、アナログデジタル変換器の構成を最適化することにある。

上記課題を解決するために、本発明のある態様のアナログデジタル変換器は、入力されたアナログ信号を所定のビット数のデジタル値に変換するアナログデジタル変換器であって、アナログデジタル変換器に含まれる比較器にキャパシタを介してアナログ信号を入力させる第１のモード、および、前記アナログデジタル変換器に含まれる比較器にキャパシタを介さずにアナログ信号を入力させる第２のモードにて動作可能に構成されている。

この態様によると、第１のモードでは、入力されたアナログ信号のサンプルのタイミングを適切に決定できるので、変換精度を向上させることができる。また、第２のモードでは、容量駆動用のアンプの能力を低減することができ、消費電力を抑えることができる。したがって、これら２つのモードを適宜使い分けることにより、変換精度の向上と消費電力の低減とを両立するようにアナログデジタル変換器の構成を最適化できる。

本発明の別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、入力されたアナログ信号を、複数回に分けて所定のビット数のデジタル値に変換するアナログデジタル変換器であって、複数回の変換のうちの２回以上の変換に共用され、入力されたアナログ信号を所定のビット数より少ないビット数のデジタル値に変換する変換部と、変換部の動作を、変換部に含まれる比較器にキャパシタを介してアナログ信号を入力させる第１のタイプおよび変換部に含まれる比較器にキャパシタを介さずに入力させる第２のタイプの間で切り替える制御部とを備える。

この態様によると、変換部の動作を第１のタイプとした場合には、変換部においてアナログ信号のサンプルのタイミングを適切に決定できるので、変換精度を向上させることができる。変換部の動作を第２のタイプとした場合には、容量駆動用のアンプの能力を低減することができ、消費電力を抑えることができる。したがって、制御部において変換部の動作を第１のタイプおよび第２のタイプの間で適切に切り替えることにより、第１のタイプおよび第２のタイプのそれぞれの長所を生かしてアナログデジタル変換器の構成を最適化することができる。

変換部は、差動増幅器と、差動増幅器に対し、入力されたアナログ信号およびリファレンス電圧のいずれかをキャパシタを介して選択的に入力する第１入力経路と、差動増幅器に対し、入力されたアナログ信号およびリファレンス電圧のいずれかをキャパシタを介さずに固定的に入力する第２入力経路と、前記第１入力経路および前記第２入力経路のいずれかを前記差動増幅器の入力端子に接続するスイッチとを含んでもよい。制御部は、スイッチを制御して、差動増幅器の入力端子に接続される経路を第１入力経路と第２入力経路との間で切り替えてもよい。これによれば、変換部のタイプを第１のタイプから第２のタイプに切り替える場合に、差動増幅器を共用できるので、回路規模を削減できる。

本発明の別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、入力されたアナログ信号を、直列に接続された複数のステージにより複数回に分けて所定のビット数のデジタル値に変換するアナログデジタル変換器であって、複数のステージは、自己が有する比較器にキャパシタを介してアナログ信号を入力させる第１のタイプの変換部を含む第１ステージと、自己が有する比較器にキャパシタを介さずにアナログ信号を入力させる第２のタイプの変換部を含む第２ステージとを備える。

この態様によると、第１ステージでは、変換部においてアナログ信号のサンプルのタイミングを適切に決定できるので、変換精度を向上させることができる。第２のステージでは、容量駆動用のアンプの能力を低減でき、消費電力を抑えることができる。したがって、第１ステージと第２ステージとを適切に配列することにより、第１のタイプおよび第２のタイプのそれぞれの長所を生かしてアナログデジタル変換器の構成を最適化することができる。

第１ステージは、複数のステージのうちの最初のステージであってもよい。この場合、入力されたアナログ信号は、まず、第１ステージによりデジタル値に変換される。これにより、変換対象として入力されたアナログ信号を、第１ステージにおいて適切にサンプルすることができるのでアナログデジタル変換器の精度を高めることができる。

第１ステージに含まれる変換部は、複数回の変換のうちの２回以上の変換に共用され、２回以上の変換のうちの１回目の変換が実行された後、変換部のタイプを第１のタイプから第２のタイプに切り替える制御部をさらに備えてもよい。この場合、最初のステージに含まれる変換部を２回以上の変換に共用することで、回路規模を削減できる。また、最初のステージの変換部は、サンプル機能が重要となる１回目の変換の際に第１のタイプであり、１回目の変換の後に第２のタイプに切り替えられる。これにより、変換精度を高めつつ、消費電力を低減できる。

第１ステージに含まれる変換部は、差動増幅器と、差動増幅器に対し、入力されたアナログ信号およびリファレンス電圧のいずれかをキャパシタを介して選択的に入力する第１入力経路と、差動増幅器に対し、入力されたアナログ信号およびリファレンス電圧のいずれかをキャパシタを介さずに固定的に入力する第２入力経路と、第１入力経路および第２入力経路のいずれかを差動増幅器の入力端子に接続するスイッチとを含んでもよい。制御部は、スイッチを制御して、差動増幅器の入力端子に接続される経路を第１入力経路から第２入力経路に切り換えてもよい。これによれば、変換部のタイプを第１のタイプから第２のタイプに切り替える場合に、差動増幅器を共用できるので、回路規模を削減できる。

本発明によれば、アナログデジタル変換器の構成を最適化することができる。

実施の形態は、入力されたアナログ信号を複数回に分けて段階的にデジタル値に変換するアナログデジタル変換器（以下、「ＡＤ変換器」という。）に関する。このＡＤ変換器は、ＡＤ変換回路において入力されたアナログ信号とリファレンス電圧とを比較する際に、比較器にアナログ信号およびリファレンス電圧のいずれかをキャパシタを介して選択的に入力するタイプ（以下、「容量入力タイプ」という。）と、比較器にアナログ信号おびリファレンス電圧をキャパシタを介さずに固定的に入力するタイプ（以下、「ゲート入力タイプ」という。）とを併用する。これにより、容量入力タイプおよびゲート入力タイプのそれぞれの長所を生かしてＡＤ変換器の構成を最適化することができる。

（第１の実施の形態）
第１の実施の形態では、１つのＡＤ変換回路で上記の容量入力タイプおよびゲート入力タイプを併用する場合を説明する。図１は、第１の実施形態にかかるＡＤ変換器１００の構成を示す。ＡＤ変換器１００は、第１スイッチＳＷ１と、第２スイッチＳＷ２と、第１増幅回路１１と、ＡＤ変換回路１２と、ＤＡ変換回路１３と、減算回路１４と、第２増幅回路１５と、タイミング制御回路１８と、タイプ制御部３２と、出力部９８とを備える。

アナログ信号Ｖｉｎは、第１スイッチＳＷ１を介して、第１増幅回路１１およびＡＤ変換回路１２に入力される。第１スイッチＳＷ１のオンオフの切り換えのタイミングは、タイミング制御回路１８により与えられる。ＡＤ変換回路１２は、アナログ信号Ｖｉｎを最大４ビットのデジタル値に変換して、ＤＡ変換回路１３に出力する。ＤＡ変換回路１３は、ＡＤ変換回路１２から出力された最大４ビットのデジタル値をアナログ信号に変換する。

第１増幅回路１１は、アナログ信号Ｖｉｎを増幅する。第１増幅回路１１の増幅率は２倍である。減算回路１４は、第１増幅回路１１の出力から、ＤＡ変換回路１３の出力を減算する。ここで、ＤＡ変換回路１３から出力されたアナログ値は、第１増幅回路１１の増幅率に対応して、２倍に増幅されている。第２増幅回路１５は、減算回路１４の出力を増幅する。第２増幅回路１５の出力は、第２スイッチＳＷ２を介して第１増幅回路１１およびＡＤ変換回路１２にフィードバックされる。第２スイッチＳＷ２のオンオフの切り換えのタイミングは、タイミング制御回路１８により与えられる。なお、減算回路１４および第２増幅回路１５の代わりに、減算機能を備えた増幅回路である減算増幅回路１６を用いてもよい。これによれば、回路を簡素化できる。

第２スイッチＳＷ２を介してフィードバックされた第２増幅回路１５の出力は、第１増幅回路１１およびＡＤ変換回路１２に入力される。ＡＤ変換回路１２は、フィードバックされたアナログ値を３ビットのデジタル値に変換して、ＤＡ変換回路１３に出力する。第１増幅回路１１は、フィードバックされたアナログ値を増幅する。減算回路１４は、第１増幅回路１１の出力から、ＤＡ変換回路１３の出力を減算する。第２増幅回路１５は、減算回路１４の出力を増幅する。第２増幅回路１５の出力は、第２スイッチＳＷ２を介して第１増幅回路１１およびＡＤ変換回路１２にフィードバックされる。

第２増幅回路１５のフィードバックによる循環処理の回数は２回である。すなわち、第１の実施の形態のＡＤ変換器１００は、アナログ信号Ｖｉｎを３段階に分けて１０ビットのデジタル値に変換する。初期の段階である第１段階では、第１スイッチＳＷ１がオンされて第２スイッチＳＷ２がオフされる。第１段階において、ＡＤ変換回路１２は、最終的にＡＤ変換器１００が出力する１０ビットのデジタル値のうちの上位から１〜４ビットの値（Ｄ９〜Ｄ６）を生成する。第２段階および第３段階では、第１スイッチＳＷ１がオフされて第２スイッチＳＷ２がオンされる。第２段階および第３段階において、ＡＤ変換回路１２は、最終的にＡＤ変換器１００が出力する１０ビットのデジタル値のうちの上位から５〜７ビット（Ｄ５〜Ｄ３）の値および上位から８〜１０ビットの値（Ｄ２〜Ｄ０）を生成する。第３段階におけるＡＤ変換回路１２による変換は、最下位ビットへの変換に相当する。ＡＤ変換回路１２から順次出力されるデジタル値（Ｄ９〜Ｄ６、Ｄ５〜Ｄ３、Ｄ２〜Ｄ０）は、出力部９８に入力される。出力部９８は、入力されたデジタル値に後述する冗長レンジにもとづく補正をする。出力部９８は、補正されたデジタル値をパラレルに出力する。

第２段階および第３段階におけるＡＤ変換回路１２による変換においては、冗長レンジが設けられている。したがって、第１段階および第２段階におけるＡＤ変換回路１２による変換の結果は、第２段階および第３段階におけるＡＤ変換回路１２による変換の結果にもとづき補正可能である。一般化すれば、ある段階におけるＡＤ変換回路１２による変換の結果は、その段階よりも後の段階におけるＡＤ変換回路１２による変換の結果にもとづいて補正可能である。なお、冗長レンジにもとづく補正は公知技術なので、ここでは詳細な説明を省略している。タイプ制御部３２は、後述するように、ＡＤ変換器１００における変換の段階に応じてＡＤ変換回路１２の動作のタイプを切り替える。

図２は、図１のＡＤ変換回路１２の動作のタイプの時間的変化を示す。図１のタイプ制御部３２は、上位４ビット（Ｄ９〜Ｄ６）への変換が実行される際のＡＤ変換回路１２のタイプを容量入力タイプとする。一方、上位から５〜７ビット（Ｄ５〜Ｄ３）および上位から８〜１０ビットの値（Ｄ２〜Ｄ０）への変換が実行される際のＡＤ変換回路１２のタイプをゲート入力タイプとするように制御する。

変換対象の信号として第１スイッチＳＷ１を介して入力されるアナログ信号Ｖｉｎの大きさは、絶えず動き続けている。そのため、変換精度を向上させるためには、ＡＤ変換回路１２と第１増幅回路１１とが同じタイミングでアナログ信号Ｖｉｎをサンプルすることが重要となる。そこで、本実施の形態では、ＡＤ変換回路１２が第１スイッチＳＷ１を介して入力されるアナログ信号Ｖｉｎをデジタル値に変換する際に、ＡＤ変換回路１２の動作のタイプを容量入力タイプとしている。これにより、後述するようにスイッチのオンオフのタイミングでアナログ信号のサンプルのタイミングが決定されるので、ＡＤ変換回路１２は、第１増幅回路１１と同じタイミングでアナログ信号Ｖｉｎをサンプルすることが可能となる。したがって、ＡＤ変換器１００の変換精度を向上させることができる。また、ＡＤ変換回路１２の前段にサンプルホールド回路を設ける必要がなくなるので、回路規模を削減できる。また、容量入力タイプとすることで、比較器に含まれるトランジスタの閾値電圧にばらつきがあっても精度の高い変換が可能である。

一方、第２スイッチＳＷ２を介してフィードバックされるアナログ信号は、サンプルホールドされているために概ね一定値である。そこで、本実施の形態では、ＡＤ変換回路１２が第２スイッチＳＷ２を介して入力されるアナログ信号デジタル値に変換する際に、ＡＤ変換回路１２の動作のタイプをゲート入力タイプとしている。これにより、容量駆動用のアンプの能力を低減できるので、消費電力を抑えることができる。また、容量を介さないことにより、ＡＤ変換回路１２における比較動作を高速化できる。

図３は、図１のＡＤ変換回路１２の構成を示す。図３においては４入力比較器４２および２入力比較器４４の組を１つだけ示したが、実際にはリファレンス電圧の数だけ４入力比較器４２および２入力比較器４４の組が存在する。スイッチＳＷ７１〜ＳＷ７４は、正相側のアナログ信号（Ｖｉｎｐと表記される。）、正相側のリファレンス電圧（Ｖｒｅｆｐと表記される。）、逆相側のアナログ信号（Ｖｉｎｍと表記される。）、および逆相側のリファレンス電圧（Ｖｒｅｆｍと表記される。）を、４入力比較器４２および２入力比較器４４のいずれかに選択的に入力する。スイッチＳＷ７１〜ＳＷ７４における選択は、タイプ制御部３２からのタイプ切替信号Ｖｃｎｔ１（図示せず）により制御される。

ＡＤ変換回路１２をゲート入力タイプとして動作させる場合、スイッチＳＷ７１〜ＳＷ７４は、４入力比較器４２を選択する。ＡＤ変換回路１２を容量入力タイプとして動作させる場合、スイッチＳＷ７１〜ＳＷ７４は、２入力比較器４４を選択する。容量入力タイプの場合、正相側のアナログ信号Ｖｉｎｐおよび正相側のリファレンス電圧Ｖｒｅｆｐは、スイッチＳＷ８１を介して選択的に第１キャパシタ４６に入力される。逆相側のアナログ信号Ｖｉｎｍおよび逆相側のリファレンス電圧Ｖｒｅｆｍは、スイッチＳＷ８２を介して選択的に第２キャパシタ４８に入力される。スイッチＳＷ８３およびスイッチＳＷ８４は、２入力比較器４４が非動作期間にオンし、２入力比較器４４の比較動作時にオフする。スイッチＳＷ８３およびスイッチＳＷ８４がオンからオフに切り替わるタイミングで、その時に第１キャパシタ４６および第２キャパシタ４８に入力されている信号がサンプルされる。

図４は、図１のＡＤ変換回路１２の別の構成を示す。図４において、図３と同一または同様の構成要素には同一または同様の符号を付して適宜説明を省略する。図４においては４入力比較器４２を１つだけ示したが、実際にはリファレンス電圧の数だけ４入力比較器４２が存在する。図４の構成は、４入力比較器４２と、スイッチＳＷ７５〜ＳＷ７８と、第１ゲート入力経路５２〜第４ゲート入力経路５５と、第１選択入力経路５６と、第２選択入力経路５７と、第１キャパシタ４６と、第２キャパシタ４８と、スイッチＳＷ８１〜ＳＷ８４とを含む。

第１ゲート入力経路５２は、正相側のアナログ信号Ｖｉｎｐを固定的に入力する経路である。第２ゲート入力経路５３は、正相側のリファレンス電圧Ｖｒｅｆｐを固定的に入力する経路である。第３ゲート入力経路５４は、逆相側のアナログ信号Ｖｉｎｍを固定的に入力する経路である。第４ゲート入力経路５５は、逆相側のリファレンス電圧Ｖｒｅｆｍを固定的に入力する経路である。第１選択入力経路５６は、正相側のアナログ信号Ｖｉｎｐおよび正相側のリファレンス電圧Ｖｒｅｆｐのいずれかを第１キャパシタ４６を介して切り替えながら選択的に入力する経路である。第２選択入力経路５７は、逆相側のアナログ信号Ｖｉｎｍおよび逆相側のリファレンス電圧Ｖｒｅｆｍのいずれかを第２キャパシタ４８を介して切り替えながら選択的に入力する経路である。スイッチＳＷ７５〜ＳＷ７８は、４入力比較器４２の入力端子に接続する経路を選択するスイッチである。スイッチＳＷ７５〜ＳＷ７８における選択は、タイプ制御部３２からのタイプ切替信号Ｖｃｎｔ１（図示せず）により制御される。

ＡＤ変換回路１２をゲート入力タイプとして動作させる場合、スイッチＳＷ７５〜ＳＷ７８は、４入力比較器４２の入力端子に接続する経路として、第１ゲート入力経路５２〜第４ゲート入力経路５５を選択する。ＡＤ変換回路１２を容量入力タイプとして動作させる場合、スイッチＳＷ７５およびスイッチＳＷ７６は、４入力比較器４２の入力端子に接続する経路として、第１選択入力経路５６および第２選択入力経路５７を選択する。スイッチＳＷ７７およびＳＷ７８は、４入力比較器４２の入力端子を接地に接続する。図４の構成によれば、ＡＤ変換回路１２をゲート入力タイプとして動作させる場合およびＡＤ変換回路１２を容量入力タイプとして動作させる場合おいて、４入力比較器４２が共用される。これにより、回路規模を削減することができる。

図５は、図３および図４の４入力比較器４２の構成を示す。図５においては、４入力比較器４２における差動増幅器の部分のみを示し、差動増幅器の後段の構成については省略している。ＡＤ変換回路１２に含まれる比較器は、第１トランジスタＭ１〜第８トランジスタＭ８を含む。第１トランジスタＭ１および第２トランジスタＭ２は、Ｐチャンネル型のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。第３トランジスタＭ３〜第８トランジスタＭ８は、Ｎ型のＭＯＳＦＥＴである。

第１トランジスタＭ１および第２トランジスタＭ２のソースは電源ラインに接続される。第１トランジスタＭ１の制御端子としてのゲートおよび第２トランジスタＭ２の制御端子としてのゲートは、第１トランジスタＭ１のドレインに接続される。つまり、第１トランジスタＭ１および第２トランジスタＭ２はカレントミラー回路を構成する。第１トランジスタＭ１のドレインは、第３トランジスタＭ３のドレインおよび第５トランジスタＭ５のドレインに接続される。第２トランジスタＭ２のドレインは、第４トランジスタＭ４のドレインおよび第６トランジスタＭ６のドレインに接続される。第３トランジスタＭ３のソースおよび第４トランジスタＭ４のソースは、第７トランジスタＭ７を介して接地に接続される。第５トランジスタＭ５のソースおよび第６トランジスタＭ６のソースは、第８トランジスタＭ８を介して接地に接続される。

第７トランジスタＭ７および第８トランジスタＭ８の制御端子としてのゲートにはバイアス電圧Ｖｂｉａｓが入力される。第７トランジスタＭ７および第８トランジスタＭ８は、定電流源として動作する。第３トランジスタＭ３の制御端子としてのゲートには正相側のアナログ信号Ｖｉｎｐが入力される。第４トランジスタＭ４の制御端子としてのゲートには正相側のリファレンス電圧Ｖｒｅｆｐが入力される。第５トランジスタＭ５の制御端子としてのゲートには逆相側のアナログ信号Ｖｉｎｍが入力される。第６トランジスタＭ６の制御端子としてのゲートには逆相側のリファレンス電圧Ｖｒｅｆｍが入力される。第４トランジスタＭ４および第５トランジスタＭ５のドレインの電圧が正相側の出力となる。第３トランジスタＭ３第６トランジスタＭ６のドレインの電圧が逆相側の出力となる。

図４で説明した構成においては、ＡＤ変換回路１２がゲート入力タイプで動作する場合、４入力比較器４２の第３トランジスタＭ３および第４トランジスタＭ４のそれぞれの制御端子には、正相側のアナログ信号Ｖｉｎｐおよび正相側のリファレンス電圧Ｖｒｅｆｐがそれぞれ入力される。また、第５トランジスタＭ５および第６トランジスタＭ６のそれぞれの制御端子には、逆相側のアナログ信号Ｖｉｎｍおよび逆相側のリファレンス電圧Ｖｒｅｆｍがそれぞれ入力される。一方、ＡＤ変換回路１２が容量入力タイプで動作する場合、第３トランジスタＭ３の制御端子には正相側のアナログ信号Ｖｉｎｐおよび正相側のリファレンス電圧Ｖｒｅｆｐのいずれかが選択的に入力される。また、第４トランジスタＭ４の制御端子には逆相側のアナログ信号Ｖｉｎｍおよび逆相側のリファレンス電圧Ｖｒｅｆｍのいずれかが選択的に入力される。また、第５トランジスタＭ５および第６トランジスタＭ６の制御端子は接地に接続される。このようにすることで、４入力比較器４２を２入力の比較器としても動作させることができるので、ＡＤ変換回路１２の回路規模を削減できる。

図３で説明したように、２入力比較器４４を４入力比較器４２とは別に設ける場合、２入力比較器４４は、図５の構成において、第５トランジスタＭ５、第６トランジスタＭ６および第８トランジスタＭ８を取り除いたものを用いることができる。また、図３〜図５においてはアナログ信号が差動入力される場合を説明したが、当業者であればこれらをシングルエンドの場合にも容易に適用できることは明らかである。

以上のように構成されたＡＤ変換器１００の動作を説明する。図６は、図１のＡＤ変換器１００の動作を示すタイムチャートである。以下、図の上から順に説明する。２つの信号波形は、クロック信号ＣＬＫ１およびスイッチ信号ＣＬＫＳを示す。クロック信号ＣＬＫ１は、第１増幅回路１１、減算増幅回路１６、ＡＤ変換回路１２およびＤＡ変換回路１３の動作を制御する。スイッチ信号ＣＬＫＳは、第１スイッチＳＷ１および第２スイッチＳＷ２のオンオフを制御する。

第１スイッチＳＷ１は、スイッチ信号ＣＬＫＳがハイレベルのときオンし、スイッチ信号ＣＬＫＳがローレベルのときオフする。第２スイッチＳＷ２は、スイッチ信号ＣＬＫＳがローレベルのときオンし、スイッチ信号ＣＬＫＳがハイレベルのときオフする。

第１増幅回路１１は、クロック信号ＣＬＫ１がローレベルのときに入力されるアナログ信号を増幅して減算回路１４に出力する。第１増幅回路１１は、クロック信号ＣＬＫ１がハイレベルのときにオートゼロ動作をする。減算増幅回路１６は、クロック信号ＣＬＫ１がハイレベルのときに入力されるアナログ信号を増幅して第１増幅回路１１およびＡＤ変換回路１２に出力する。減算増幅回路１６は、クロック信号ＣＬＫ１がローレベルのときにオートゼロ動作をする。ＡＤ変換回路１２は、クロック信号ＣＬＫ１がローレベルのときに変換動作をしてデジタル値を出力し、クロック信号ＣＬＫ１がハイレベルのときにオートゼロ動作をする。ＤＡ変換回路１３は、クロック信号ＣＬＫ１がハイレベルのときにＡＤ変換回路１２の出力をアナログ値に変換し、クロック信号ＣＬＫ１がローレベルのときに不定となる。

上位４ビット（Ｄ９〜Ｄ６）への変換が実行される際のＡＤ変換回路１２のタイプは、容量入力タイプである。一方、上位から５〜７ビット（Ｄ５〜Ｄ３）および上位から８〜１０ビットの値（Ｄ２〜Ｄ０）への変換が実行される際のＡＤ変換回路１２のタイプは、ゲート入力タイプとするように制御される。タイプの切替えは、上述したタイプ制御部３２による制御にもとづく。

本実施の形態によれば、上述のように、ＡＤ変換回路１２が上位４ビット（Ｄ９〜Ｄ６）への変換を実行する際に、ＡＤ変換回路１２を容量入力タイプで動作させることで、変換精度を向上させることができる。一方、ＡＤ変換回路１２が上位から５〜７ビット（Ｄ５〜Ｄ３）および上位から８〜１０ビットの値（Ｄ２〜Ｄ０）への変換を実行する際に、ＡＤ変換回路１２をゲート入力タイプで動作させることで、消費電力を抑えることができる。したがって、変換精度の向上と消費電力の低減という２つの要望にバランスよく対応すべく、ＡＤ変換器１００の構成を最適化することができる。

（第２の実施の形態）
第１の実施の形態では、１つのＡＤ変換回路において、比較器にアナログ信号およびリファレンス電圧のいずれかをキャパシタを介して選択的に入力させる容量入力タイプと、比較器にアナログ信号おびリファレンス電圧をキャパシタを介さずに固定的に入力するゲート入力タイプ容量入力タイプおよびゲート入力タイプを併用する場合を説明した。第２の実施の形態では、複数のステージによりアナログ信号を上位ビットから順にデジタル値に変換する構成を前提とする。そして、最初のステージのＡＤ変換回路を上記の容量入力タイプとし、次のステージのＡＤ変換回路を上記のゲート入力タイプとする。これにより、第１の実施の形態と同様に、容量入力タイプおよびゲート入力タイプのそれぞれの長所を生かしてＡＤ変換器の構成を最適化することができる。

図７は、第２の実施の形態にかかるＡＤ変換器１０１の構成を示す。図７において、図１と同一または同様の構成要素には同一または同様の符号を付して適宜説明を省略する。図７のＡＤ変換器１０１は、図１に示されたサイクリック型のＡＤ変換器１００の前段に、上位４ビット（Ｄ９〜Ｄ６）および最下位２ビット（Ｄ１〜Ｄ０）を出力する回路を付加して構成される。これにより、ＡＤ変換器１０１の動作を高速化することができる。

ＡＤ変換器１０１は、図１に示されたＡＤ変換器１００の構成に加えて、第３スイッチＳＷ３と、第４スイッチＳＷ４と、第２ＡＤ変換回路２０と、第２ＤＡ変換回路２１と、第２減算回路２２と、第３増幅回路２３とを備える。ＡＤ変換器１０１において、アナログ信号Ｖｉｎは、第４スイッチＳＷ４を介して、第２ＡＤ変換回路２０に入力される。第２ＡＤ変換回路２０は、入力されたアナログ信号を最大４ビットのデジタル値に変換して、図示しないエンコーダおよび第２ＤＡ変換回路２１に出力する。第２ＤＡ変換回路２１は、第２ＡＤ変換回路２０から出力された最大４ビットのデジタル値をアナログ信号に変換する。

第２減算回路２２は、アナログ信号Ｖｉｎから、第２ＤＡ変換回路２１の出力を減算する。第３増幅回路２３は、第２減算回路２２の出力を増幅する。第３増幅回路２３の出力は、第１スイッチＳＷ１を介して第１増幅回路１１および第１ＡＤ変換回路９２に出力される。第３増幅回路２３の増幅率は２倍である。なお、第２減算回路２２および第３増幅回路２３の代わりに、減算機能を備えた増幅回路である第２減算増幅回路２４を用いてもよい。また、第２減算回路２２の前段にサンプルホールド回路を挿入してもよい。図７の例は、第２減算増幅回路２４への入力タイミングを調整して減算している。

第１ＡＤ変換回路９２は、入力されたアナログ信号を最大２ビットのデジタル値に変換して、第１ＤＡ変換回路９３に出力する。第１ＤＡ変換回路９３は、第１ＡＤ変換回路９２から出力された最大２ビットのデジタル値をアナログ信号に変換する。ここで、第１ＤＡ変換回路９３から出力されたアナログ値は、第１増幅回路１１の増幅率に対応して、２倍に増幅されている。

第１増幅回路１１は、入力されたアナログ信号をサンプリングして保持し、２倍に増幅して第１減算回路９４に出力する。第１減算回路９４は、第１増幅回路１１が出力するアナログ値から、第１ＤＡ変換回路９３から出力されたアナログ値を減算する。ここで、第１ＤＡ変換回路９３から出力されたアナログ値は、第１増幅回路１１の増幅率に対応して、２倍に増幅されている。第２増幅回路１５は、第１減算回路９４の出力を増幅する。第２増幅回路１５の増幅率は、増幅制御回路１９が出力する増幅制御信号Ｖｃｎｔ２により制御される。第２増幅回路１５の出力は、第２スイッチＳＷ２を介して第１増幅回路１１および第１ＡＤ変換回路９２にフィードバックされる。あるいは、第２増幅回路１５の出力は、第３スイッチＳＷ３を介して第２ＡＤ変換回路２０にフィードバックされる。なお、第１減算回路９４および第２増幅回路１５の代わりに、減算機能を備えた増幅回路である第１減算増幅回路９６を用いてもよい。

初期の段階である第１段階では、第４スイッチＳＷ４がオンされ、第３スイッチＳＷ３がオフされる。第１段階において、第２ＡＤ変換回路２０は、最終的にＡＤ変換器１０１が出力する１０ビットのデジタル値のうちの上位から１〜４ビット（Ｄ９〜Ｄ６）の値を生成する。第２段階では、第１スイッチＳＷ１がオンされ、第２スイッチＳＷ２がオフされる。第２段階において第１ＡＤ変換回路９２は、最終的にＡＤ変換器１０１が出力する１０ビットのデジタル値のうちの上位から５〜６ビット（Ｄ５〜Ｄ４）の値を生成する。第３段階では、第２スイッチＳＷ２がオンされ、第１スイッチＳＷ１がオフされる。第３段階において、第１ＡＤ変換回路９２は、最終的にＡＤ変換器１０１が出力する１０ビットのデジタル値のうちの上位から７〜８ビット（Ｄ３〜Ｄ２）の値を生成する。第４段階にでは、第３スイッチＳＷ３がオンされ、第４スイッチＳＷ４がオフされる。第４段階において、第２ＡＤ変換回路２０は、最終的にＡＤ変換器１０１が出力する１０ビットのデジタル値のうちの上位から９〜１０ビット（Ｄ１〜Ｄ０）の値を生成する。

第１ＡＤ変換回路９２および第２ＡＤ変換回路２０から順次出力されるデジタル値（Ｄ９〜Ｄ６、Ｄ５〜Ｄ４、Ｄ３〜Ｄ２、Ｄ１〜Ｄ０）は、出力部９８に入力される。出力部９８は、入力されたデジタル値に後述する冗長レンジにもとづく補正をする。出力部９８は、補正されたデジタル値をパラレルに出力する。

第２段階および第３段階における第１ＡＤ変換回路９２による変換と、第４段階における第２ＡＤ変換回路２０による変換とにおいては、冗長レンジが設けられている。したがって、第１段階〜第３段階における変換の結果は、第２段階〜第４段階におけるＡＤ変換回路１２による変換の結果にもとづき補正可能である。

増幅制御回路１９は、第２増幅回路１５が出力を第１ＡＤ変換回路９２および第２ＡＤ変換回路２０のいずれにフィードバックするかにより、第２増幅回路１５の増幅率を制御する。具体的には、増幅制御回路１９は、第２増幅回路１５が出力を第１ＡＤ変換回路９２にフィードバック入力する場合、第２増幅回路１５の増幅率を２倍とするように制御する。一方、増幅制御回路１９は、第２増幅回路１５が出力を第２ＡＤ変換回路２０にフィードバック入力する場合、第２増幅回路１５の増幅率を４倍とするように制御する。

本実施の形態では、図１において説明した第１の実施の形態におけるタイプ制御部３２が設けられていない。これは、本実施の形態においては第２ＡＤ変換回路２０を容量入力タイプとして固定し、第１ＡＤ変換回路９２をゲート入力タイプとして固定していることによる。本実施の形態の場合、第２ＡＤ変換回路２０の比較器としては、図３〜図５において説明した４入力比較器４２を用いることができる。また、第１ＡＤ変換回路９２の比較器としては、図５の構成において、第５トランジスタＭ５、第６トランジスタＭ６および第８トランジスタＭ８を取り除いたものを用いることができる。

以上のように構成されたＡＤ変換器１０１の全体の動作を説明する。図８は、図７のＡＤ変換器１０１の全体の動作を示すタイムチャートである。以下、図の上から順に説明する。２つの信号波形は、クロック信号ＣＬＫ１およびスイッチ信号ＣＬＫＳを示す。クロック信号ＣＬＫ１は、第１増幅回路１１、第１減算増幅回路９６、第１ＡＤ変換回路９２、第１ＤＡ変換回路９３、第２減算増幅回路２４、第２ＡＤ変換回路２０、および第２ＤＡ変換回路２１の動作を制御する。スイッチ信号ＣＬＫＳは、第１スイッチＳＷ１〜第４スイッチＳＷ４のオンオフを制御する。

第１スイッチＳＷ１および第３スイッチＳＷ３は、スイッチ信号ＣＬＫＳがハイレベルのときオンされ、スイッチ信号ＣＬＫＳがローレベルのときオフされる。第２スイッチＳＷ２および第４スイッチＳＷ４は、スイッチ信号ＣＬＫＳがローレベルのときオンされ、スイッチ信号ＣＬＫＳがハイレベルのときオフされる。

第２減算増幅回路２４は、クロック信号ＣＬＫ１がローレベルからハイレベルに遷移するつど、入力されるアナログ信号を増幅する動作とオートゼロ動作とが切り換えられる。第２ＡＤ変換回路２０は、クロック信号ＣＬＫ１がハイレベルのときに入力された変換動作をしてデジタル値を出力し、クロック信号ＣＬＫ１がローレベルのときにオートゼロ動作をする。第２ＤＡ変換回路２１は、クロック信号ＣＬＫ１がローレベルからハイレベルに遷移するつど、ＤＡ変換を実行する状態と不定の状態とが切り換えられる。

第１増幅回路１１は、クロック信号ＣＬＫ１がハイレベルのときに入力されるアナログ信号を増幅して減算回路１４に出力する。第１増幅回路１１は、クロック信号ＣＬＫ１がローレベルのときにオートゼロ動作をする。第１減算増幅回路９６は、クロック信号ＣＬＫ１がローレベルのときに入力されるアナログ信号を増幅する。第１減算増幅回路９６は、クロック信号ＣＬＫ１がハイレベルのときにオートゼロ動作をする。第１ＡＤ変換回路９２は、クロック信号ＣＬＫ１がハイレベルのときに変換動作をしてデジタル値を出力し、クロック信号ＣＬＫ１がローレベルのときにオートゼロ動作をする。第１ＤＡ変換回路９３は、クロック信号ＣＬＫ１がローレベルのときにＤＡ変換を実行し、クロック信号ＣＬＫ１がハイレベルのときに不定となる。

本実施の形態によれば、第２ＡＤ変換回路２０を容量入力タイプとして固定し、第１ＡＤ変換回路９２をゲート入力タイプとして固定しているので、上位４ビット（Ｄ９〜Ｄ６）への変換は、容量入力タイプで動作する第２ＡＤ変換回路２０においてなされる。これにより、第４スイッチＳＷ４を介して入力される変換対象の信号としてのアナログ信号Ｖｉｎが絶えず動き続けても、アナログ信号Ｖｉｎを所望のタイミングでサンプリングできるので、変換精度を向上させることができる。一方、上位から５〜６ビット（Ｄ５〜Ｄ４）および上位から７〜８ビットの値（Ｄ３〜Ｄ２）への変換は、ゲート入力タイプで動作する第１ＡＤ変換回路９２においてなされる。これにより、比較的変動が小さいアナログ信号にを変換する際の消費電力を抑えることができる。また、ＡＤ変換器１０１は、サイクリック型のＡＤ変換器の前段に、上位４ビット（Ｄ９〜Ｄ６）および最下位２ビット（Ｄ１〜Ｄ０）を出力するステージを付加して構成されるので、ＡＤ変換器１０１の変換速度を速めることができる。このように、本実施の形態によれば、変換速度を速めた構成において、変換精度の向上と消費電力の低減という２つの要望にバランスよく対応すべく、ＡＤ変換器１０１の構成を最適化することができる。

（第３の実施の形態）
第２の実施の形態では、複数のステージによりアナログ信号を上位ビットから順にデジタル値に変換する構成を前提とし、最初のステージのＡＤ変換回路を上記の容量入力タイプに固定し、次のステージのＡＤ変換回路を上記のゲート入力タイプに固定した。第３の実施の形態では、最初のステージのＡＤ変換回路において容量入力タイプおよびゲート入力タイプを併用する場合を説明する。

図９は、第３の実施の形態にかかるＡＤ変換器１０２の構成を示す。図９において、図７と同一または同様の構成要素については同一または同様の符号を付して適宜説明を省略する。図９のＡＤ変換器１０２は、図７のＡＤ変換器１０１の構成に加えて第２ＡＤ変換回路２０の動作のタイプを制御するタイプ制御部３２が設けられている。タイプ制御部３２の動作は、第１の実施の形態の場合と同様である。すなわち、本実施の形態では、第２ＡＤ変換回路２０のタイプを切り替えるために、図３あるいは図４に示した構成を用いる。タイプ制御部３２は、上位４ビット（Ｄ９〜Ｄ６）への変換が実行される際の第２ＡＤ変換回路２０のタイプを容量入力タイプとする。一方、上位から９〜１０ビットの値（Ｄ１〜Ｄ０）への変換が実行される際の第２ＡＤ変換回路２０のタイプをゲート入力タイプとするように制御する。

本実施の形態によれば、上位４ビット（Ｄ９〜Ｄ６）への変換は、容量入力タイプで動作する第２ＡＤ変換回路２０においてなされる。一方、上位から５〜６ビット（Ｄ５〜Ｄ４）および上位から７〜８ビットの値（Ｄ３〜Ｄ２）への変換は、ゲート入力タイプで動作する第１ＡＤ変換回路９２においてなされる。さらに、上位から９〜１０ビットの値（Ｄ１〜Ｄ０）への変換は、ゲート入力タイプに切り替えられた第２ＡＤ変換回路２０においてなされる。つまり、第２の実施の形態と比較して、上位から９〜１０ビットの値（Ｄ１〜Ｄ０）への変換も、ゲート入力タイプの動作によりなされる。したがって、さらなる消費電力の低減を実現できる。

上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

実施の形態においては、上位４ビットへの変換が容量入力タイプで動作するＡＤ変換回路にてなされる場合を説明したが、これには限定されない。たとえば、アナログ信号Ｖｉｎの経路にサンプルホールド回路を設けられる場合は、上位４ビットへの変換は、ゲート入力タイプで動作するＡＤ変換回路にてなされてもよい。また、冗長レンジにもとづく補正ができない最下位ビットへの変換を容量入力タイプで動作するＡＤ変換回路にて実行することにより変換精度を高めることも考えられる。要するに、各段階の変換においてゲート入力タイプおよび容量入力タイプのいずれを用いるかは、回路の設計上の条件や求められる性能、使用される状況などを考慮して判断すればよい。これによれば、回路設計の柔軟性が増す。

また、実施の形態においては、ＡＤ変換回路の動作のタイプとして容量入力タイプおよびゲート入力タイプを説明したが、ＡＤ変換回路の動作のタイプはこれらに限定されない。容量入力タイプおよびゲート入力タイプを同じ段階の変換の際に複合的に用いることもできる。たとえば、ＡＤ変換回路が複数の比較器を有する場合、ＡＤ変換回路の動作としては、複数の比較器のうちのある比較器に対してはアナログ信号およびリファレンス電圧のいずれかをキャパシタを介して選択的に入力し、複数の比較器のうちの別の比較器に対してはアナログ信号おびリファレンス電圧をキャパシタを介さずに固定的に入力する複合タイプも有効である。

実施の形態においては、ＡＤ変換回路が複数回の変換処理で共用される場合を例に説明したが、ＡＤ変換回路は複数回の変換処理で共用されなくてもよい。すなわち、アナログ信号は、直列に接続された複数のステージをフィードフォワード型で動作させることによりパイプライン処理されてもよい。

第１の実施形態にかかるＡＤ変換器の構成を示す回路図である。 図１のＡＤ変換回路の動作のタイプの時間的変化を示す図である。 図１のＡＤ変換回路の構成を示す回路図である。 図１のＡＤ変換回路の別の構成を示す回路図である。 図３および図４の４入力比較器の構成を示す回路図である。 図１のＡＤ変換器の動作を示すタイムチャートである。 第２の実施の形態にかかるＡＤ変換器の構成を示す回路図である。 図７のＡＤ変換器の全体の動作を示すタイムチャートである。 第３の実施の形態にかかるＡＤ変換器の構成を示す回路図である。

符号の説明

１１ 第１増幅回路、 １２ ＡＤ変換回路、 １３ ＤＡ変換回路、 １４ 減算回路、 １５ 第２増幅回路、 １６ 減算増幅回路、 １８ タイミング制御回路、 １９ 増幅制御回路、 ２０ 第２ＡＤ変換回路、 ２１ 第２ＤＡ変換回路、 ２２ 第２減算回路、 ２３ 第３増幅回路、 ２４ 第２減算増幅回路、 ３２ タイプ制御部、 １００ ＡＤ変換器。

Claims (6)

1. 入力されたアナログ信号を所定のビット数のデジタル値に変換するアナログデジタル変換器であって、
   前記アナログデジタル変換器に含まれる比較器にキャパシタを介してアナログ信号を入力させる第１のモード、および、前記アナログデジタル変換器に含まれる比較器にキャパシタを介さずにアナログ信号を入力させる第２のモードにて動作可能に構成されていることを特徴とするアナログデジタル変換器。
2. 入力されたアナログ信号を、複数回に分けて所定のビット数のデジタル値に変換するアナログデジタル変換器であって、
   複数回の変換のうちの２回以上の変換に共用され、入力されたアナログ信号を前記所定のビット数より少ないビット数のデジタル値に変換する変換部と、
   前記変換部の動作を、前記変換部に含まれる比較器にキャパシタを介してアナログ信号を入力させる第１のタイプおよび前記変換部に含まれる比較器にキャパシタを介さずに入力させる第２のタイプの間で切り替える制御部と、
   を備えることを特徴とするアナログデジタル変換器。
3. 入力されたアナログ信号を、直列に接続された複数のステージにより複数回に分けて所定のビット数のデジタル値に変換するアナログデジタル変換器であって、
   前記複数のステージは、
   自己が有する比較器にキャパシタを介してアナログ信号を入力させる第１のタイプの変換部を含む第１ステージと、
   自己が有する比較器にキャパシタを介さずにアナログ信号を入力させる第２のタイプの変換部を含む第２ステージと、
   を備えることを特徴とするアナログデジタル変換器。
4. 前記第１ステージは、前記複数のステージのうちの最初のステージであることを特徴とする請求項３に記載のアナログデジタル変換器。
5. 前記第１ステージに含まれる変換部は、複数回の変換のうちの２回以上の変換に共用され、
   前記２回以上の変換のうちの１回目の変換が実行された後、前記変換部のタイプを前記第１のタイプから前記第２のタイプに切り替える制御部をさらに備えることを特徴とする請求項４に記載のアナログデジタル変換器。
6. 前記第１ステージに含まれる変換部は、
   差動増幅器と、
   前記差動増幅器に対し、入力されたアナログ信号およびリファレンス電圧のいずれかをキャパシタを介して選択的に入力する第１入力経路と、
   前記差動増幅器に対し、入力されたアナログ信号およびリファレンス電圧のいずれかをキャパシタを介さずに固定的に入力する第２入力経路と、
   前記第１入力経路および前記第２入力経路のいずれかを前記差動増幅器の入力端子に接続するスイッチとを含み、
   前記制御部は、前記スイッチを制御して、前記差動増幅器の入力端子に接続される経路を前記第１入力経路から前記第２入力経路に切り替えることを特徴とする請求項５に記載のアナログデジタル変換器。
   
   

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