JP2007208424A - アナログデジタル変換器 - Google Patents
アナログデジタル変換器 Download PDFInfo
- Publication number
- JP2007208424A JP2007208424A JP2006022495A JP2006022495A JP2007208424A JP 2007208424 A JP2007208424 A JP 2007208424A JP 2006022495 A JP2006022495 A JP 2006022495A JP 2006022495 A JP2006022495 A JP 2006022495A JP 2007208424 A JP2007208424 A JP 2007208424A
- Authority
- JP
- Japan
- Prior art keywords
- input
- circuit
- conversion
- type
- analog
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/004—Reconfigurable analogue/digital or digital/analogue converters
- H03M1/005—Reconfigurable analogue/digital or digital/analogue converters among different converters types
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
- H03M1/162—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in a single stage, i.e. recirculation type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
- H03M1/164—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages
- H03M1/167—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages all stages comprising simultaneous converters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
【課題】アナログデジタル変換器の構成を最適化する。
【解決手段】AD変換器100は、第1増幅回路11と、AD変換回路12と、DA変換回路13と、減算回路14と、第2増幅回路15と、タイミング制御回路18と、タイプ制御部32と、出力部98とを備える。タイプ制御部32は、上位4ビット(D9〜D6)への変換が実行される際のAD変換回路12のタイプを、比較器にアナログ信号およびリファレンス電圧のいずれかをキャパシタを介して選択的に入力するタイプとする。一方、上位から5〜7ビット(D5〜D3)および上位から8〜10ビットの値(D2〜D0)への変換が実行される際のAD変換回路12のタイプを、比較器にアナログ信号おびリファレンス電圧をキャパシタを介さずに固定的に入力するタイプとするように制御する。
【選択図】図1
【解決手段】AD変換器100は、第1増幅回路11と、AD変換回路12と、DA変換回路13と、減算回路14と、第2増幅回路15と、タイミング制御回路18と、タイプ制御部32と、出力部98とを備える。タイプ制御部32は、上位4ビット(D9〜D6)への変換が実行される際のAD変換回路12のタイプを、比較器にアナログ信号およびリファレンス電圧のいずれかをキャパシタを介して選択的に入力するタイプとする。一方、上位から5〜7ビット(D5〜D3)および上位から8〜10ビットの値(D2〜D0)への変換が実行される際のAD変換回路12のタイプを、比較器にアナログ信号おびリファレンス電圧をキャパシタを介さずに固定的に入力するタイプとするように制御する。
【選択図】図1
Description
本発明は、アナログデジタル変換器に関し、特に、アナログ信号を複数回に分けてデジタル信号に変換するアナログデジタル変換器に関する。
入力されたアナログ信号をデジタル信号に変換するための回路の例として、パイプライン型ADコンバータがある(例えば、特許文献1参照)。パイプライン型ADコンバータは、低ビットのサブADコンバータを複数段接続して構成される。入力されたアナログ信号は、それぞれのサブADコンバータにより段階的にAD変換される。サブADコンバータは、複数の比較器を備えており、入力されたアナログ信号を参照電圧と比較することにより、アナログ信号をデジタル信号に変換する。
特開平9−275342号公報
アナログデジタル変換器において、変換精度の向上および消費電力の低減が望まれる。しかしながら、一般的に、変換精度を向上させることと消費電力を低減させることは、トレードオフの関係にある。そこで、これらを両立できるような構成の実現が課題となっている。
本発明はこうした状況を認識してなされたものであり、その目的は、アナログデジタル変換器の構成を最適化することにある。
上記課題を解決するために、本発明のある態様のアナログデジタル変換器は、入力されたアナログ信号を所定のビット数のデジタル値に変換するアナログデジタル変換器であって、アナログデジタル変換器に含まれる比較器にキャパシタを介してアナログ信号を入力させる第1のモード、および、前記アナログデジタル変換器に含まれる比較器にキャパシタを介さずにアナログ信号を入力させる第2のモードにて動作可能に構成されている。
この態様によると、第1のモードでは、入力されたアナログ信号のサンプルのタイミングを適切に決定できるので、変換精度を向上させることができる。また、第2のモードでは、容量駆動用のアンプの能力を低減することができ、消費電力を抑えることができる。したがって、これら2つのモードを適宜使い分けることにより、変換精度の向上と消費電力の低減とを両立するようにアナログデジタル変換器の構成を最適化できる。
本発明の別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、入力されたアナログ信号を、複数回に分けて所定のビット数のデジタル値に変換するアナログデジタル変換器であって、複数回の変換のうちの2回以上の変換に共用され、入力されたアナログ信号を所定のビット数より少ないビット数のデジタル値に変換する変換部と、変換部の動作を、変換部に含まれる比較器にキャパシタを介してアナログ信号を入力させる第1のタイプおよび変換部に含まれる比較器にキャパシタを介さずに入力させる第2のタイプの間で切り替える制御部とを備える。
この態様によると、変換部の動作を第1のタイプとした場合には、変換部においてアナログ信号のサンプルのタイミングを適切に決定できるので、変換精度を向上させることができる。変換部の動作を第2のタイプとした場合には、容量駆動用のアンプの能力を低減することができ、消費電力を抑えることができる。したがって、制御部において変換部の動作を第1のタイプおよび第2のタイプの間で適切に切り替えることにより、第1のタイプおよび第2のタイプのそれぞれの長所を生かしてアナログデジタル変換器の構成を最適化することができる。
変換部は、差動増幅器と、差動増幅器に対し、入力されたアナログ信号およびリファレンス電圧のいずれかをキャパシタを介して選択的に入力する第1入力経路と、差動増幅器に対し、入力されたアナログ信号およびリファレンス電圧のいずれかをキャパシタを介さずに固定的に入力する第2入力経路と、前記第1入力経路および前記第2入力経路のいずれかを前記差動増幅器の入力端子に接続するスイッチとを含んでもよい。制御部は、スイッチを制御して、差動増幅器の入力端子に接続される経路を第1入力経路と第2入力経路との間で切り替えてもよい。これによれば、変換部のタイプを第1のタイプから第2のタイプに切り替える場合に、差動増幅器を共用できるので、回路規模を削減できる。
本発明の別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、入力されたアナログ信号を、直列に接続された複数のステージにより複数回に分けて所定のビット数のデジタル値に変換するアナログデジタル変換器であって、複数のステージは、自己が有する比較器にキャパシタを介してアナログ信号を入力させる第1のタイプの変換部を含む第1ステージと、自己が有する比較器にキャパシタを介さずにアナログ信号を入力させる第2のタイプの変換部を含む第2ステージとを備える。
この態様によると、第1ステージでは、変換部においてアナログ信号のサンプルのタイミングを適切に決定できるので、変換精度を向上させることができる。第2のステージでは、容量駆動用のアンプの能力を低減でき、消費電力を抑えることができる。したがって、第1ステージと第2ステージとを適切に配列することにより、第1のタイプおよび第2のタイプのそれぞれの長所を生かしてアナログデジタル変換器の構成を最適化することができる。
第1ステージは、複数のステージのうちの最初のステージであってもよい。この場合、入力されたアナログ信号は、まず、第1ステージによりデジタル値に変換される。これにより、変換対象として入力されたアナログ信号を、第1ステージにおいて適切にサンプルすることができるのでアナログデジタル変換器の精度を高めることができる。
第1ステージに含まれる変換部は、複数回の変換のうちの2回以上の変換に共用され、2回以上の変換のうちの1回目の変換が実行された後、変換部のタイプを第1のタイプから第2のタイプに切り替える制御部をさらに備えてもよい。この場合、最初のステージに含まれる変換部を2回以上の変換に共用することで、回路規模を削減できる。また、最初のステージの変換部は、サンプル機能が重要となる1回目の変換の際に第1のタイプであり、1回目の変換の後に第2のタイプに切り替えられる。これにより、変換精度を高めつつ、消費電力を低減できる。
第1ステージに含まれる変換部は、差動増幅器と、差動増幅器に対し、入力されたアナログ信号およびリファレンス電圧のいずれかをキャパシタを介して選択的に入力する第1入力経路と、差動増幅器に対し、入力されたアナログ信号およびリファレンス電圧のいずれかをキャパシタを介さずに固定的に入力する第2入力経路と、第1入力経路および第2入力経路のいずれかを差動増幅器の入力端子に接続するスイッチとを含んでもよい。制御部は、スイッチを制御して、差動増幅器の入力端子に接続される経路を第1入力経路から第2入力経路に切り換えてもよい。これによれば、変換部のタイプを第1のタイプから第2のタイプに切り替える場合に、差動増幅器を共用できるので、回路規模を削減できる。
本発明によれば、アナログデジタル変換器の構成を最適化することができる。
実施の形態は、入力されたアナログ信号を複数回に分けて段階的にデジタル値に変換するアナログデジタル変換器(以下、「AD変換器」という。)に関する。このAD変換器は、AD変換回路において入力されたアナログ信号とリファレンス電圧とを比較する際に、比較器にアナログ信号およびリファレンス電圧のいずれかをキャパシタを介して選択的に入力するタイプ(以下、「容量入力タイプ」という。)と、比較器にアナログ信号おびリファレンス電圧をキャパシタを介さずに固定的に入力するタイプ(以下、「ゲート入力タイプ」という。)とを併用する。これにより、容量入力タイプおよびゲート入力タイプのそれぞれの長所を生かしてAD変換器の構成を最適化することができる。
(第1の実施の形態)
第1の実施の形態では、1つのAD変換回路で上記の容量入力タイプおよびゲート入力タイプを併用する場合を説明する。図1は、第1の実施形態にかかるAD変換器100の構成を示す。AD変換器100は、第1スイッチSW1と、第2スイッチSW2と、第1増幅回路11と、AD変換回路12と、DA変換回路13と、減算回路14と、第2増幅回路15と、タイミング制御回路18と、タイプ制御部32と、出力部98とを備える。
第1の実施の形態では、1つのAD変換回路で上記の容量入力タイプおよびゲート入力タイプを併用する場合を説明する。図1は、第1の実施形態にかかるAD変換器100の構成を示す。AD変換器100は、第1スイッチSW1と、第2スイッチSW2と、第1増幅回路11と、AD変換回路12と、DA変換回路13と、減算回路14と、第2増幅回路15と、タイミング制御回路18と、タイプ制御部32と、出力部98とを備える。
アナログ信号Vinは、第1スイッチSW1を介して、第1増幅回路11およびAD変換回路12に入力される。第1スイッチSW1のオンオフの切り換えのタイミングは、タイミング制御回路18により与えられる。AD変換回路12は、アナログ信号Vinを最大4ビットのデジタル値に変換して、DA変換回路13に出力する。DA変換回路13は、AD変換回路12から出力された最大4ビットのデジタル値をアナログ信号に変換する。
第1増幅回路11は、アナログ信号Vinを増幅する。第1増幅回路11の増幅率は2倍である。減算回路14は、第1増幅回路11の出力から、DA変換回路13の出力を減算する。ここで、DA変換回路13から出力されたアナログ値は、第1増幅回路11の増幅率に対応して、2倍に増幅されている。第2増幅回路15は、減算回路14の出力を増幅する。第2増幅回路15の出力は、第2スイッチSW2を介して第1増幅回路11およびAD変換回路12にフィードバックされる。第2スイッチSW2のオンオフの切り換えのタイミングは、タイミング制御回路18により与えられる。なお、減算回路14および第2増幅回路15の代わりに、減算機能を備えた増幅回路である減算増幅回路16を用いてもよい。これによれば、回路を簡素化できる。
第2スイッチSW2を介してフィードバックされた第2増幅回路15の出力は、第1増幅回路11およびAD変換回路12に入力される。AD変換回路12は、フィードバックされたアナログ値を3ビットのデジタル値に変換して、DA変換回路13に出力する。第1増幅回路11は、フィードバックされたアナログ値を増幅する。減算回路14は、第1増幅回路11の出力から、DA変換回路13の出力を減算する。第2増幅回路15は、減算回路14の出力を増幅する。第2増幅回路15の出力は、第2スイッチSW2を介して第1増幅回路11およびAD変換回路12にフィードバックされる。
第2増幅回路15のフィードバックによる循環処理の回数は2回である。すなわち、第1の実施の形態のAD変換器100は、アナログ信号Vinを3段階に分けて10ビットのデジタル値に変換する。初期の段階である第1段階では、第1スイッチSW1がオンされて第2スイッチSW2がオフされる。第1段階において、AD変換回路12は、最終的にAD変換器100が出力する10ビットのデジタル値のうちの上位から1〜4ビットの値(D9〜D6)を生成する。第2段階および第3段階では、第1スイッチSW1がオフされて第2スイッチSW2がオンされる。第2段階および第3段階において、AD変換回路12は、最終的にAD変換器100が出力する10ビットのデジタル値のうちの上位から5〜7ビット(D5〜D3)の値および上位から8〜10ビットの値(D2〜D0)を生成する。第3段階におけるAD変換回路12による変換は、最下位ビットへの変換に相当する。AD変換回路12から順次出力されるデジタル値(D9〜D6、D5〜D3、D2〜D0)は、出力部98に入力される。出力部98は、入力されたデジタル値に後述する冗長レンジにもとづく補正をする。出力部98は、補正されたデジタル値をパラレルに出力する。
第2段階および第3段階におけるAD変換回路12による変換においては、冗長レンジが設けられている。したがって、第1段階および第2段階におけるAD変換回路12による変換の結果は、第2段階および第3段階におけるAD変換回路12による変換の結果にもとづき補正可能である。一般化すれば、ある段階におけるAD変換回路12による変換の結果は、その段階よりも後の段階におけるAD変換回路12による変換の結果にもとづいて補正可能である。なお、冗長レンジにもとづく補正は公知技術なので、ここでは詳細な説明を省略している。タイプ制御部32は、後述するように、AD変換器100における変換の段階に応じてAD変換回路12の動作のタイプを切り替える。
図2は、図1のAD変換回路12の動作のタイプの時間的変化を示す。図1のタイプ制御部32は、上位4ビット(D9〜D6)への変換が実行される際のAD変換回路12のタイプを容量入力タイプとする。一方、上位から5〜7ビット(D5〜D3)および上位から8〜10ビットの値(D2〜D0)への変換が実行される際のAD変換回路12のタイプをゲート入力タイプとするように制御する。
変換対象の信号として第1スイッチSW1を介して入力されるアナログ信号Vinの大きさは、絶えず動き続けている。そのため、変換精度を向上させるためには、AD変換回路12と第1増幅回路11とが同じタイミングでアナログ信号Vinをサンプルすることが重要となる。そこで、本実施の形態では、AD変換回路12が第1スイッチSW1を介して入力されるアナログ信号Vinをデジタル値に変換する際に、AD変換回路12の動作のタイプを容量入力タイプとしている。これにより、後述するようにスイッチのオンオフのタイミングでアナログ信号のサンプルのタイミングが決定されるので、AD変換回路12は、第1増幅回路11と同じタイミングでアナログ信号Vinをサンプルすることが可能となる。したがって、AD変換器100の変換精度を向上させることができる。また、AD変換回路12の前段にサンプルホールド回路を設ける必要がなくなるので、回路規模を削減できる。また、容量入力タイプとすることで、比較器に含まれるトランジスタの閾値電圧にばらつきがあっても精度の高い変換が可能である。
一方、第2スイッチSW2を介してフィードバックされるアナログ信号は、サンプルホールドされているために概ね一定値である。そこで、本実施の形態では、AD変換回路12が第2スイッチSW2を介して入力されるアナログ信号デジタル値に変換する際に、AD変換回路12の動作のタイプをゲート入力タイプとしている。これにより、容量駆動用のアンプの能力を低減できるので、消費電力を抑えることができる。また、容量を介さないことにより、AD変換回路12における比較動作を高速化できる。
図3は、図1のAD変換回路12の構成を示す。図3においては4入力比較器42および2入力比較器44の組を1つだけ示したが、実際にはリファレンス電圧の数だけ4入力比較器42および2入力比較器44の組が存在する。スイッチSW71〜SW74は、正相側のアナログ信号(Vinpと表記される。)、正相側のリファレンス電圧(Vrefpと表記される。)、逆相側のアナログ信号(Vinmと表記される。)、および逆相側のリファレンス電圧(Vrefmと表記される。)を、4入力比較器42および2入力比較器44のいずれかに選択的に入力する。スイッチSW71〜SW74における選択は、タイプ制御部32からのタイプ切替信号Vcnt1(図示せず)により制御される。
AD変換回路12をゲート入力タイプとして動作させる場合、スイッチSW71〜SW74は、4入力比較器42を選択する。AD変換回路12を容量入力タイプとして動作させる場合、スイッチSW71〜SW74は、2入力比較器44を選択する。容量入力タイプの場合、正相側のアナログ信号Vinpおよび正相側のリファレンス電圧Vrefpは、スイッチSW81を介して選択的に第1キャパシタ46に入力される。逆相側のアナログ信号Vinmおよび逆相側のリファレンス電圧Vrefmは、スイッチSW82を介して選択的に第2キャパシタ48に入力される。スイッチSW83およびスイッチSW84は、2入力比較器44が非動作期間にオンし、2入力比較器44の比較動作時にオフする。スイッチSW83およびスイッチSW84がオンからオフに切り替わるタイミングで、その時に第1キャパシタ46および第2キャパシタ48に入力されている信号がサンプルされる。
図4は、図1のAD変換回路12の別の構成を示す。図4において、図3と同一または同様の構成要素には同一または同様の符号を付して適宜説明を省略する。図4においては4入力比較器42を1つだけ示したが、実際にはリファレンス電圧の数だけ4入力比較器42が存在する。図4の構成は、4入力比較器42と、スイッチSW75〜SW78と、第1ゲート入力経路52〜第4ゲート入力経路55と、第1選択入力経路56と、第2選択入力経路57と、第1キャパシタ46と、第2キャパシタ48と、スイッチSW81〜SW84とを含む。
第1ゲート入力経路52は、正相側のアナログ信号Vinpを固定的に入力する経路である。第2ゲート入力経路53は、正相側のリファレンス電圧Vrefpを固定的に入力する経路である。第3ゲート入力経路54は、逆相側のアナログ信号Vinmを固定的に入力する経路である。第4ゲート入力経路55は、逆相側のリファレンス電圧Vrefmを固定的に入力する経路である。第1選択入力経路56は、正相側のアナログ信号Vinpおよび正相側のリファレンス電圧Vrefpのいずれかを第1キャパシタ46を介して切り替えながら選択的に入力する経路である。第2選択入力経路57は、逆相側のアナログ信号Vinmおよび逆相側のリファレンス電圧Vrefmのいずれかを第2キャパシタ48を介して切り替えながら選択的に入力する経路である。スイッチSW75〜SW78は、4入力比較器42の入力端子に接続する経路を選択するスイッチである。スイッチSW75〜SW78における選択は、タイプ制御部32からのタイプ切替信号Vcnt1(図示せず)により制御される。
AD変換回路12をゲート入力タイプとして動作させる場合、スイッチSW75〜SW78は、4入力比較器42の入力端子に接続する経路として、第1ゲート入力経路52〜第4ゲート入力経路55を選択する。AD変換回路12を容量入力タイプとして動作させる場合、スイッチSW75およびスイッチSW76は、4入力比較器42の入力端子に接続する経路として、第1選択入力経路56および第2選択入力経路57を選択する。スイッチSW77およびSW78は、4入力比較器42の入力端子を接地に接続する。図4の構成によれば、AD変換回路12をゲート入力タイプとして動作させる場合およびAD変換回路12を容量入力タイプとして動作させる場合おいて、4入力比較器42が共用される。これにより、回路規模を削減することができる。
図5は、図3および図4の4入力比較器42の構成を示す。図5においては、4入力比較器42における差動増幅器の部分のみを示し、差動増幅器の後段の構成については省略している。AD変換回路12に含まれる比較器は、第1トランジスタM1〜第8トランジスタM8を含む。第1トランジスタM1および第2トランジスタM2は、Pチャンネル型のMOSFET(Metal Oxide Semiconductor Field Effect Transistor)である。第3トランジスタM3〜第8トランジスタM8は、N型のMOSFETである。
第1トランジスタM1および第2トランジスタM2のソースは電源ラインに接続される。第1トランジスタM1の制御端子としてのゲートおよび第2トランジスタM2の制御端子としてのゲートは、第1トランジスタM1のドレインに接続される。つまり、第1トランジスタM1および第2トランジスタM2はカレントミラー回路を構成する。第1トランジスタM1のドレインは、第3トランジスタM3のドレインおよび第5トランジスタM5のドレインに接続される。第2トランジスタM2のドレインは、第4トランジスタM4のドレインおよび第6トランジスタM6のドレインに接続される。第3トランジスタM3のソースおよび第4トランジスタM4のソースは、第7トランジスタM7を介して接地に接続される。第5トランジスタM5のソースおよび第6トランジスタM6のソースは、第8トランジスタM8を介して接地に接続される。
第7トランジスタM7および第8トランジスタM8の制御端子としてのゲートにはバイアス電圧Vbiasが入力される。第7トランジスタM7および第8トランジスタM8は、定電流源として動作する。第3トランジスタM3の制御端子としてのゲートには正相側のアナログ信号Vinpが入力される。第4トランジスタM4の制御端子としてのゲートには正相側のリファレンス電圧Vrefpが入力される。第5トランジスタM5の制御端子としてのゲートには逆相側のアナログ信号Vinmが入力される。第6トランジスタM6の制御端子としてのゲートには逆相側のリファレンス電圧Vrefmが入力される。第4トランジスタM4および第5トランジスタM5のドレインの電圧が正相側の出力となる。第3トランジスタM3第6トランジスタM6のドレインの電圧が逆相側の出力となる。
図4で説明した構成においては、AD変換回路12がゲート入力タイプで動作する場合、4入力比較器42の第3トランジスタM3および第4トランジスタM4のそれぞれの制御端子には、正相側のアナログ信号Vinpおよび正相側のリファレンス電圧Vrefpがそれぞれ入力される。また、第5トランジスタM5および第6トランジスタM6のそれぞれの制御端子には、逆相側のアナログ信号Vinmおよび逆相側のリファレンス電圧Vrefmがそれぞれ入力される。一方、AD変換回路12が容量入力タイプで動作する場合、第3トランジスタM3の制御端子には正相側のアナログ信号Vinpおよび正相側のリファレンス電圧Vrefpのいずれかが選択的に入力される。また、第4トランジスタM4の制御端子には逆相側のアナログ信号Vinmおよび逆相側のリファレンス電圧Vrefmのいずれかが選択的に入力される。また、第5トランジスタM5および第6トランジスタM6の制御端子は接地に接続される。このようにすることで、4入力比較器42を2入力の比較器としても動作させることができるので、AD変換回路12の回路規模を削減できる。
図3で説明したように、2入力比較器44を4入力比較器42とは別に設ける場合、2入力比較器44は、図5の構成において、第5トランジスタM5、第6トランジスタM6および第8トランジスタM8を取り除いたものを用いることができる。また、図3〜図5においてはアナログ信号が差動入力される場合を説明したが、当業者であればこれらをシングルエンドの場合にも容易に適用できることは明らかである。
以上のように構成されたAD変換器100の動作を説明する。図6は、図1のAD変換器100の動作を示すタイムチャートである。以下、図の上から順に説明する。2つの信号波形は、クロック信号CLK1およびスイッチ信号CLKSを示す。クロック信号CLK1は、第1増幅回路11、減算増幅回路16、AD変換回路12およびDA変換回路13の動作を制御する。スイッチ信号CLKSは、第1スイッチSW1および第2スイッチSW2のオンオフを制御する。
第1スイッチSW1は、スイッチ信号CLKSがハイレベルのときオンし、スイッチ信号CLKSがローレベルのときオフする。第2スイッチSW2は、スイッチ信号CLKSがローレベルのときオンし、スイッチ信号CLKSがハイレベルのときオフする。
第1増幅回路11は、クロック信号CLK1がローレベルのときに入力されるアナログ信号を増幅して減算回路14に出力する。第1増幅回路11は、クロック信号CLK1がハイレベルのときにオートゼロ動作をする。減算増幅回路16は、クロック信号CLK1がハイレベルのときに入力されるアナログ信号を増幅して第1増幅回路11およびAD変換回路12に出力する。減算増幅回路16は、クロック信号CLK1がローレベルのときにオートゼロ動作をする。AD変換回路12は、クロック信号CLK1がローレベルのときに変換動作をしてデジタル値を出力し、クロック信号CLK1がハイレベルのときにオートゼロ動作をする。DA変換回路13は、クロック信号CLK1がハイレベルのときにAD変換回路12の出力をアナログ値に変換し、クロック信号CLK1がローレベルのときに不定となる。
上位4ビット(D9〜D6)への変換が実行される際のAD変換回路12のタイプは、容量入力タイプである。一方、上位から5〜7ビット(D5〜D3)および上位から8〜10ビットの値(D2〜D0)への変換が実行される際のAD変換回路12のタイプは、ゲート入力タイプとするように制御される。タイプの切替えは、上述したタイプ制御部32による制御にもとづく。
本実施の形態によれば、上述のように、AD変換回路12が上位4ビット(D9〜D6)への変換を実行する際に、AD変換回路12を容量入力タイプで動作させることで、変換精度を向上させることができる。一方、AD変換回路12が上位から5〜7ビット(D5〜D3)および上位から8〜10ビットの値(D2〜D0)への変換を実行する際に、AD変換回路12をゲート入力タイプで動作させることで、消費電力を抑えることができる。したがって、変換精度の向上と消費電力の低減という2つの要望にバランスよく対応すべく、AD変換器100の構成を最適化することができる。
(第2の実施の形態)
第1の実施の形態では、1つのAD変換回路において、比較器にアナログ信号およびリファレンス電圧のいずれかをキャパシタを介して選択的に入力させる容量入力タイプと、比較器にアナログ信号おびリファレンス電圧をキャパシタを介さずに固定的に入力するゲート入力タイプ容量入力タイプおよびゲート入力タイプを併用する場合を説明した。第2の実施の形態では、複数のステージによりアナログ信号を上位ビットから順にデジタル値に変換する構成を前提とする。そして、最初のステージのAD変換回路を上記の容量入力タイプとし、次のステージのAD変換回路を上記のゲート入力タイプとする。これにより、第1の実施の形態と同様に、容量入力タイプおよびゲート入力タイプのそれぞれの長所を生かしてAD変換器の構成を最適化することができる。
第1の実施の形態では、1つのAD変換回路において、比較器にアナログ信号およびリファレンス電圧のいずれかをキャパシタを介して選択的に入力させる容量入力タイプと、比較器にアナログ信号おびリファレンス電圧をキャパシタを介さずに固定的に入力するゲート入力タイプ容量入力タイプおよびゲート入力タイプを併用する場合を説明した。第2の実施の形態では、複数のステージによりアナログ信号を上位ビットから順にデジタル値に変換する構成を前提とする。そして、最初のステージのAD変換回路を上記の容量入力タイプとし、次のステージのAD変換回路を上記のゲート入力タイプとする。これにより、第1の実施の形態と同様に、容量入力タイプおよびゲート入力タイプのそれぞれの長所を生かしてAD変換器の構成を最適化することができる。
図7は、第2の実施の形態にかかるAD変換器101の構成を示す。図7において、図1と同一または同様の構成要素には同一または同様の符号を付して適宜説明を省略する。図7のAD変換器101は、図1に示されたサイクリック型のAD変換器100の前段に、上位4ビット(D9〜D6)および最下位2ビット(D1〜D0)を出力する回路を付加して構成される。これにより、AD変換器101の動作を高速化することができる。
AD変換器101は、図1に示されたAD変換器100の構成に加えて、第3スイッチSW3と、第4スイッチSW4と、第2AD変換回路20と、第2DA変換回路21と、第2減算回路22と、第3増幅回路23とを備える。AD変換器101において、アナログ信号Vinは、第4スイッチSW4を介して、第2AD変換回路20に入力される。第2AD変換回路20は、入力されたアナログ信号を最大4ビットのデジタル値に変換して、図示しないエンコーダおよび第2DA変換回路21に出力する。第2DA変換回路21は、第2AD変換回路20から出力された最大4ビットのデジタル値をアナログ信号に変換する。
第2減算回路22は、アナログ信号Vinから、第2DA変換回路21の出力を減算する。第3増幅回路23は、第2減算回路22の出力を増幅する。第3増幅回路23の出力は、第1スイッチSW1を介して第1増幅回路11および第1AD変換回路92に出力される。第3増幅回路23の増幅率は2倍である。なお、第2減算回路22および第3増幅回路23の代わりに、減算機能を備えた増幅回路である第2減算増幅回路24を用いてもよい。また、第2減算回路22の前段にサンプルホールド回路を挿入してもよい。図7の例は、第2減算増幅回路24への入力タイミングを調整して減算している。
第1AD変換回路92は、入力されたアナログ信号を最大2ビットのデジタル値に変換して、第1DA変換回路93に出力する。第1DA変換回路93は、第1AD変換回路92から出力された最大2ビットのデジタル値をアナログ信号に変換する。ここで、第1DA変換回路93から出力されたアナログ値は、第1増幅回路11の増幅率に対応して、2倍に増幅されている。
第1増幅回路11は、入力されたアナログ信号をサンプリングして保持し、2倍に増幅して第1減算回路94に出力する。第1減算回路94は、第1増幅回路11が出力するアナログ値から、第1DA変換回路93から出力されたアナログ値を減算する。ここで、第1DA変換回路93から出力されたアナログ値は、第1増幅回路11の増幅率に対応して、2倍に増幅されている。第2増幅回路15は、第1減算回路94の出力を増幅する。第2増幅回路15の増幅率は、増幅制御回路19が出力する増幅制御信号Vcnt2により制御される。第2増幅回路15の出力は、第2スイッチSW2を介して第1増幅回路11および第1AD変換回路92にフィードバックされる。あるいは、第2増幅回路15の出力は、第3スイッチSW3を介して第2AD変換回路20にフィードバックされる。なお、第1減算回路94および第2増幅回路15の代わりに、減算機能を備えた増幅回路である第1減算増幅回路96を用いてもよい。
初期の段階である第1段階では、第4スイッチSW4がオンされ、第3スイッチSW3がオフされる。第1段階において、第2AD変換回路20は、最終的にAD変換器101が出力する10ビットのデジタル値のうちの上位から1〜4ビット(D9〜D6)の値を生成する。第2段階では、第1スイッチSW1がオンされ、第2スイッチSW2がオフされる。第2段階において第1AD変換回路92は、最終的にAD変換器101が出力する10ビットのデジタル値のうちの上位から5〜6ビット(D5〜D4)の値を生成する。第3段階では、第2スイッチSW2がオンされ、第1スイッチSW1がオフされる。第3段階において、第1AD変換回路92は、最終的にAD変換器101が出力する10ビットのデジタル値のうちの上位から7〜8ビット(D3〜D2)の値を生成する。第4段階にでは、第3スイッチSW3がオンされ、第4スイッチSW4がオフされる。第4段階において、第2AD変換回路20は、最終的にAD変換器101が出力する10ビットのデジタル値のうちの上位から9〜10ビット(D1〜D0)の値を生成する。
第1AD変換回路92および第2AD変換回路20から順次出力されるデジタル値(D9〜D6、D5〜D4、D3〜D2、D1〜D0)は、出力部98に入力される。出力部98は、入力されたデジタル値に後述する冗長レンジにもとづく補正をする。出力部98は、補正されたデジタル値をパラレルに出力する。
第2段階および第3段階における第1AD変換回路92による変換と、第4段階における第2AD変換回路20による変換とにおいては、冗長レンジが設けられている。したがって、第1段階〜第3段階における変換の結果は、第2段階〜第4段階におけるAD変換回路12による変換の結果にもとづき補正可能である。
増幅制御回路19は、第2増幅回路15が出力を第1AD変換回路92および第2AD変換回路20のいずれにフィードバックするかにより、第2増幅回路15の増幅率を制御する。具体的には、増幅制御回路19は、第2増幅回路15が出力を第1AD変換回路92にフィードバック入力する場合、第2増幅回路15の増幅率を2倍とするように制御する。一方、増幅制御回路19は、第2増幅回路15が出力を第2AD変換回路20にフィードバック入力する場合、第2増幅回路15の増幅率を4倍とするように制御する。
本実施の形態では、図1において説明した第1の実施の形態におけるタイプ制御部32が設けられていない。これは、本実施の形態においては第2AD変換回路20を容量入力タイプとして固定し、第1AD変換回路92をゲート入力タイプとして固定していることによる。本実施の形態の場合、第2AD変換回路20の比較器としては、図3〜図5において説明した4入力比較器42を用いることができる。また、第1AD変換回路92の比較器としては、図5の構成において、第5トランジスタM5、第6トランジスタM6および第8トランジスタM8を取り除いたものを用いることができる。
以上のように構成されたAD変換器101の全体の動作を説明する。図8は、図7のAD変換器101の全体の動作を示すタイムチャートである。以下、図の上から順に説明する。2つの信号波形は、クロック信号CLK1およびスイッチ信号CLKSを示す。クロック信号CLK1は、第1増幅回路11、第1減算増幅回路96、第1AD変換回路92、第1DA変換回路93、第2減算増幅回路24、第2AD変換回路20、および第2DA変換回路21の動作を制御する。スイッチ信号CLKSは、第1スイッチSW1〜第4スイッチSW4のオンオフを制御する。
第1スイッチSW1および第3スイッチSW3は、スイッチ信号CLKSがハイレベルのときオンされ、スイッチ信号CLKSがローレベルのときオフされる。第2スイッチSW2および第4スイッチSW4は、スイッチ信号CLKSがローレベルのときオンされ、スイッチ信号CLKSがハイレベルのときオフされる。
第2減算増幅回路24は、クロック信号CLK1がローレベルからハイレベルに遷移するつど、入力されるアナログ信号を増幅する動作とオートゼロ動作とが切り換えられる。第2AD変換回路20は、クロック信号CLK1がハイレベルのときに入力された変換動作をしてデジタル値を出力し、クロック信号CLK1がローレベルのときにオートゼロ動作をする。第2DA変換回路21は、クロック信号CLK1がローレベルからハイレベルに遷移するつど、DA変換を実行する状態と不定の状態とが切り換えられる。
第1増幅回路11は、クロック信号CLK1がハイレベルのときに入力されるアナログ信号を増幅して減算回路14に出力する。第1増幅回路11は、クロック信号CLK1がローレベルのときにオートゼロ動作をする。第1減算増幅回路96は、クロック信号CLK1がローレベルのときに入力されるアナログ信号を増幅する。第1減算増幅回路96は、クロック信号CLK1がハイレベルのときにオートゼロ動作をする。第1AD変換回路92は、クロック信号CLK1がハイレベルのときに変換動作をしてデジタル値を出力し、クロック信号CLK1がローレベルのときにオートゼロ動作をする。第1DA変換回路93は、クロック信号CLK1がローレベルのときにDA変換を実行し、クロック信号CLK1がハイレベルのときに不定となる。
本実施の形態によれば、第2AD変換回路20を容量入力タイプとして固定し、第1AD変換回路92をゲート入力タイプとして固定しているので、上位4ビット(D9〜D6)への変換は、容量入力タイプで動作する第2AD変換回路20においてなされる。これにより、第4スイッチSW4を介して入力される変換対象の信号としてのアナログ信号Vinが絶えず動き続けても、アナログ信号Vinを所望のタイミングでサンプリングできるので、変換精度を向上させることができる。一方、上位から5〜6ビット(D5〜D4)および上位から7〜8ビットの値(D3〜D2)への変換は、ゲート入力タイプで動作する第1AD変換回路92においてなされる。これにより、比較的変動が小さいアナログ信号にを変換する際の消費電力を抑えることができる。また、AD変換器101は、サイクリック型のAD変換器の前段に、上位4ビット(D9〜D6)および最下位2ビット(D1〜D0)を出力するステージを付加して構成されるので、AD変換器101の変換速度を速めることができる。このように、本実施の形態によれば、変換速度を速めた構成において、変換精度の向上と消費電力の低減という2つの要望にバランスよく対応すべく、AD変換器101の構成を最適化することができる。
(第3の実施の形態)
第2の実施の形態では、複数のステージによりアナログ信号を上位ビットから順にデジタル値に変換する構成を前提とし、最初のステージのAD変換回路を上記の容量入力タイプに固定し、次のステージのAD変換回路を上記のゲート入力タイプに固定した。第3の実施の形態では、最初のステージのAD変換回路において容量入力タイプおよびゲート入力タイプを併用する場合を説明する。
第2の実施の形態では、複数のステージによりアナログ信号を上位ビットから順にデジタル値に変換する構成を前提とし、最初のステージのAD変換回路を上記の容量入力タイプに固定し、次のステージのAD変換回路を上記のゲート入力タイプに固定した。第3の実施の形態では、最初のステージのAD変換回路において容量入力タイプおよびゲート入力タイプを併用する場合を説明する。
図9は、第3の実施の形態にかかるAD変換器102の構成を示す。図9において、図7と同一または同様の構成要素については同一または同様の符号を付して適宜説明を省略する。図9のAD変換器102は、図7のAD変換器101の構成に加えて第2AD変換回路20の動作のタイプを制御するタイプ制御部32が設けられている。タイプ制御部32の動作は、第1の実施の形態の場合と同様である。すなわち、本実施の形態では、第2AD変換回路20のタイプを切り替えるために、図3あるいは図4に示した構成を用いる。タイプ制御部32は、上位4ビット(D9〜D6)への変換が実行される際の第2AD変換回路20のタイプを容量入力タイプとする。一方、上位から9〜10ビットの値(D1〜D0)への変換が実行される際の第2AD変換回路20のタイプをゲート入力タイプとするように制御する。
本実施の形態によれば、上位4ビット(D9〜D6)への変換は、容量入力タイプで動作する第2AD変換回路20においてなされる。一方、上位から5〜6ビット(D5〜D4)および上位から7〜8ビットの値(D3〜D2)への変換は、ゲート入力タイプで動作する第1AD変換回路92においてなされる。さらに、上位から9〜10ビットの値(D1〜D0)への変換は、ゲート入力タイプに切り替えられた第2AD変換回路20においてなされる。つまり、第2の実施の形態と比較して、上位から9〜10ビットの値(D1〜D0)への変換も、ゲート入力タイプの動作によりなされる。したがって、さらなる消費電力の低減を実現できる。
上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
実施の形態においては、上位4ビットへの変換が容量入力タイプで動作するAD変換回路にてなされる場合を説明したが、これには限定されない。たとえば、アナログ信号Vinの経路にサンプルホールド回路を設けられる場合は、上位4ビットへの変換は、ゲート入力タイプで動作するAD変換回路にてなされてもよい。また、冗長レンジにもとづく補正ができない最下位ビットへの変換を容量入力タイプで動作するAD変換回路にて実行することにより変換精度を高めることも考えられる。要するに、各段階の変換においてゲート入力タイプおよび容量入力タイプのいずれを用いるかは、回路の設計上の条件や求められる性能、使用される状況などを考慮して判断すればよい。これによれば、回路設計の柔軟性が増す。
また、実施の形態においては、AD変換回路の動作のタイプとして容量入力タイプおよびゲート入力タイプを説明したが、AD変換回路の動作のタイプはこれらに限定されない。容量入力タイプおよびゲート入力タイプを同じ段階の変換の際に複合的に用いることもできる。たとえば、AD変換回路が複数の比較器を有する場合、AD変換回路の動作としては、複数の比較器のうちのある比較器に対してはアナログ信号およびリファレンス電圧のいずれかをキャパシタを介して選択的に入力し、複数の比較器のうちの別の比較器に対してはアナログ信号おびリファレンス電圧をキャパシタを介さずに固定的に入力する複合タイプも有効である。
実施の形態においては、AD変換回路が複数回の変換処理で共用される場合を例に説明したが、AD変換回路は複数回の変換処理で共用されなくてもよい。すなわち、アナログ信号は、直列に接続された複数のステージをフィードフォワード型で動作させることによりパイプライン処理されてもよい。
11 第1増幅回路、 12 AD変換回路、 13 DA変換回路、 14 減算回路、 15 第2増幅回路、 16 減算増幅回路、 18 タイミング制御回路、 19 増幅制御回路、 20 第2AD変換回路、 21 第2DA変換回路、 22 第2減算回路、 23 第3増幅回路、 24 第2減算増幅回路、 32 タイプ制御部、 100 AD変換器。
Claims (6)
- 入力されたアナログ信号を所定のビット数のデジタル値に変換するアナログデジタル変換器であって、
前記アナログデジタル変換器に含まれる比較器にキャパシタを介してアナログ信号を入力させる第1のモード、および、前記アナログデジタル変換器に含まれる比較器にキャパシタを介さずにアナログ信号を入力させる第2のモードにて動作可能に構成されていることを特徴とするアナログデジタル変換器。 - 入力されたアナログ信号を、複数回に分けて所定のビット数のデジタル値に変換するアナログデジタル変換器であって、
複数回の変換のうちの2回以上の変換に共用され、入力されたアナログ信号を前記所定のビット数より少ないビット数のデジタル値に変換する変換部と、
前記変換部の動作を、前記変換部に含まれる比較器にキャパシタを介してアナログ信号を入力させる第1のタイプおよび前記変換部に含まれる比較器にキャパシタを介さずに入力させる第2のタイプの間で切り替える制御部と、
を備えることを特徴とするアナログデジタル変換器。 - 入力されたアナログ信号を、直列に接続された複数のステージにより複数回に分けて所定のビット数のデジタル値に変換するアナログデジタル変換器であって、
前記複数のステージは、
自己が有する比較器にキャパシタを介してアナログ信号を入力させる第1のタイプの変換部を含む第1ステージと、
自己が有する比較器にキャパシタを介さずにアナログ信号を入力させる第2のタイプの変換部を含む第2ステージと、
を備えることを特徴とするアナログデジタル変換器。 - 前記第1ステージは、前記複数のステージのうちの最初のステージであることを特徴とする請求項3に記載のアナログデジタル変換器。
- 前記第1ステージに含まれる変換部は、複数回の変換のうちの2回以上の変換に共用され、
前記2回以上の変換のうちの1回目の変換が実行された後、前記変換部のタイプを前記第1のタイプから前記第2のタイプに切り替える制御部をさらに備えることを特徴とする請求項4に記載のアナログデジタル変換器。 - 前記第1ステージに含まれる変換部は、
差動増幅器と、
前記差動増幅器に対し、入力されたアナログ信号およびリファレンス電圧のいずれかをキャパシタを介して選択的に入力する第1入力経路と、
前記差動増幅器に対し、入力されたアナログ信号およびリファレンス電圧のいずれかをキャパシタを介さずに固定的に入力する第2入力経路と、
前記第1入力経路および前記第2入力経路のいずれかを前記差動増幅器の入力端子に接続するスイッチとを含み、
前記制御部は、前記スイッチを制御して、前記差動増幅器の入力端子に接続される経路を前記第1入力経路から前記第2入力経路に切り替えることを特徴とする請求項5に記載のアナログデジタル変換器。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006022495A JP2007208424A (ja) | 2006-01-31 | 2006-01-31 | アナログデジタル変換器 |
US11/700,245 US7405690B2 (en) | 2006-01-31 | 2007-01-31 | Analog-to-digital converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006022495A JP2007208424A (ja) | 2006-01-31 | 2006-01-31 | アナログデジタル変換器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007208424A true JP2007208424A (ja) | 2007-08-16 |
Family
ID=38367809
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006022495A Withdrawn JP2007208424A (ja) | 2006-01-31 | 2006-01-31 | アナログデジタル変換器 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7405690B2 (ja) |
JP (1) | JP2007208424A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010103582A1 (ja) * | 2009-03-09 | 2010-09-16 | パナソニック株式会社 | 差動増幅器およびそれを用いたパイプラインad変換器 |
US11495120B2 (en) * | 2018-04-10 | 2022-11-08 | Advancetrex Sensor Technologies Corp. | Universal programmable optic/acoustic signaling device with self-diagnosis |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3641523B2 (ja) | 1996-04-05 | 2005-04-20 | 株式会社ルネサステクノロジ | パイプライン型a/dコンバータ |
JP4751667B2 (ja) * | 2005-08-12 | 2011-08-17 | 富士通セミコンダクター株式会社 | 逐次比較型ad変換器。 |
JP2007208422A (ja) * | 2006-01-31 | 2007-08-16 | Sanyo Electric Co Ltd | アナログデジタル変換器 |
-
2006
- 2006-01-31 JP JP2006022495A patent/JP2007208424A/ja not_active Withdrawn
-
2007
- 2007-01-31 US US11/700,245 patent/US7405690B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US7405690B2 (en) | 2008-07-29 |
US20070188368A1 (en) | 2007-08-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100824793B1 (ko) | 기준 전압을 스스로 공급하는 파이프라인 구조의 아날로그디지털 컨버터 | |
US6879277B1 (en) | Differential pipelined analog to digital converter with successive approximation register subconverter stages | |
US7911370B2 (en) | Pipeline analog-to-digital converter with programmable gain function | |
US6914550B2 (en) | Differential pipelined analog to digital converter with successive approximation register subconverter stages using thermometer coding | |
US7224306B2 (en) | Analog-to-digital converter in which settling time of amplifier circuit is reduced | |
US7852254B1 (en) | 1-bit cell circuit used in a pipelined analog to digital converter | |
US6870495B1 (en) | Double throughput analog to digital converter | |
JP4372111B2 (ja) | アナログデジタル変換器 | |
US7283083B1 (en) | Pipelined analog-to-digital converter with mid-sampling comparison | |
US7173556B2 (en) | Amplifier circuit and analog-to-digital circuit using the same | |
JP2005269400A (ja) | 比較装置及び方法、その比較方法を利用可能なアナログデジタル変換装置、及びその比較方法に利用可能な判定装置 | |
US8203474B2 (en) | Pipeline A/D converter | |
US7847713B2 (en) | Algorithmic analog-to-digital converter | |
JP2007208424A (ja) | アナログデジタル変換器 | |
KR101162719B1 (ko) | 증폭회로 및 그를 구비한 아날로그 디지털 변환회로 | |
US11476864B2 (en) | Control circuit of pipeline ADC | |
KR101122734B1 (ko) | 캐패시터의 직렬연결을 이용한 멀티플라잉 디지털 아날로그 변환기와 이를 포함하는 파이프라인 아날로그 디지털 변환기 | |
JP2006054608A (ja) | パイプライン型アナログ/ディジタル変換器 | |
US7414563B2 (en) | Analog-to-digital converter with a plurality of conversions | |
JP4681622B2 (ja) | Ad変換器 | |
KR20100081476A (ko) | 파이프라인 아날로그-디지털 변환기 | |
US7847601B2 (en) | Comparator and pipelined ADC utilizing the same | |
JP2004357279A (ja) | アナログ−デジタル変換回路 | |
JP5565903B2 (ja) | スイッチドキャパシタ利得段 | |
KR20060088972A (ko) | 스위칭 기법의 저전력 연산증폭기를 이용한 파이프라인아날로그/디지털 변환장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20081219 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20090703 |