WO2019224900A1 - デジタルアナログ変換器、アナログデジタル変換器、信号処理装置、固体撮像装置、および駆動方法 - Google Patents
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Definitions
- the present invention relates to a digital-analog converter, an analog-digital converter, a signal processing device, a solid-state imaging device, and a driving method.
- digital-to-analog conversion that has a plurality of weighted capacitors and outputs analog signals with various voltage values based on the input analog signal (hereinafter referred to as “input signal”) and a reference voltage with a predetermined resolution.
- input signal an input analog signal
- reference voltage an output voltage
- a reference voltage an output voltage
- the reference voltage connected to each capacitor is switched, and the accumulated charges are redistributed to output analog signals with various resolutions according to the ratio of each capacitor.
- a 3-bit resolution digital-to-analog converter includes three binary weighted capacities.
- the digital-analog converter For each capacitor provided in the digital-analog converter, when the capacitance value of one capacitor is set to be one time the reference value, the capacitance value of one of the other two capacitors is doubled and the other capacitor is set. By multiplying the capacity value of 4 by 4, the binary number is weighted.
- the digital-analog converter first, charges corresponding to the input signal are accumulated in all capacitors, and when the analog signal is output, the combination of connecting each capacitor and the reference voltage is switched by a switch.
- the digital-to-analog converter with a resolution of 3 bits can change the reference voltage from 0/7 to 7 in accordance with the ratio between the total capacitance value of the capacitors connected to the reference voltage and the total capacitance value of all capacitors.
- An analog signal having a voltage value obtained by adding a voltage value of / 7 times to the voltage value of the input signal first input is output.
- analog-digital converter includes a comparator and a SAR (Successive Application Register) logic circuit in addition to the digital-analog converter.
- the analog-digital converter first, an electric charge corresponding to the input signal input to each capacitor provided in the digital-analog converter, that is, the voltage value of the analog signal to be converted into a digital value is accumulated.
- the digital-to-analog converter provided in the analog-to-digital converter adds the voltage value of the multiple of the reference voltage determined by the combination of the respective capacities connected to the reference voltage to the voltage value of the input signal to be converted.
- the analog signal is output.
- the comparator sequentially compares the voltage value of each analog signal output from the digital-analog converter according to the combination of the capacitance connected to the reference voltage and the voltage value of the reference voltage.
- the SAR logic circuit switches the voltage value of each analog signal output from the digital-to-analog converter according to the result of comparison by the comparator. That is, the SAR logic circuit controls a switch for switching a combination of connecting each capacitor and reference voltage included in the digital-analog converter.
- the SAR logic circuit controls a switch for switching a combination of connecting each capacitor and reference voltage included in the digital-analog converter.
- the voltage value of the analog signal output from the digital-analog converter and the voltage value of the reference voltage are the closest. The combination becomes a digital value representing the voltage value of the input signal to be converted.
- the switching state of the switches in the digital-analog converter when the SAR logic circuit controls the voltage value of the analog signal output from the digital-analog converter and the voltage value of the reference voltage closest to each other Is a digital value representing the voltage value of the input signal to be converted.
- Patent Document 1 realizes a successive approximation type analog-to-digital converter that converts an input signal to be converted into a digital value after adjusting the level with a double gain value.
- the digital-analog converter disclosed in Patent Document 1 has a configuration in which each of the capacitors weighted in binary numbers is divided into two and the combination of the respective capacitors is switched. For this reason, the digital-analog converter disclosed in Patent Document 1 requires a switch corresponding to each divided capacity. That is, the digital-analog converter disclosed in Patent Document 1 requires twice as many switches as the resolution of the analog signal to be output. Therefore, in the technique disclosed in Patent Document 1, the area required for forming the digital-analog converter increases. The increase in the area required to form the digital-analog converter becomes a factor that hinders the realization of miniaturization of the digital-analog converter and the successive approximation type analog-digital converter.
- the present invention has been made based on the above problems, and can be formed while suppressing an increase in area.
- a digital-to-analog converter that switches between a plurality of voltage values and outputs an analog signal.
- An object of the present invention is to provide an analog-digital converter using the converter and a driving method. Furthermore, an object of the present invention is to provide a signal processing device and a solid-state imaging device using an analog-digital converter.
- the digital-to-analog converter samples a voltage value of an input signal, and adds or subtracts a voltage value based on a reference voltage to the sampled voltage value of the input signal.
- a digital-to-analog converter that outputs an analog signal of a value with a predetermined resolution, wherein a first terminal is connected to an output node side of the analog signal, and a second terminal is a high potential side and a low potential of the reference voltage
- the connection destination of the corresponding second terminal of the capacitor is switched to or held in one of the high-potential side node and the low-potential side node
- a plurality of switches, and among the plurality of capacitors, the number of the capacitors corresponding to the resolution of the analog signal to be output is switched, and the node to which the second terminal is connected is
- the node connected to the second terminal is held and used as a gain adjustment capacitor for adjusting the gain of the voltage value based on the reference voltage to be added or subtracted.
- Capacitance is included in the voltage value generation capacitor, and the same number of main capacitors as the sub capacitors included in the voltage value generation capacitor in order from the main capacitance having the largest capacitance value among the voltage value generation capacitors.
- the gain value is changed in order from the main capacity having the smallest capacity value among the main capacity included in the gain adjustment capacity.
- the number of main capacitors according to the number is included in the voltage value generation capacitor, and the voltage value generation capacitor includes the sub capacitance of the smallest capacitance value among the sub capacitances included in the voltage value generation capacitor in order. Further, the same number of sub capacitors as the main capacitors may be included in the gain adjustment capacitor.
- a connection destination of the second terminal of at least one of the plurality of capacitors Is switched to a node different from the node connected when sampling the voltage value of the input signal by the corresponding switch, and the offset adjustment of the voltage value based on the reference voltage added or subtracted by the voltage value generation capacitor is performed. It may be used.
- the connection destination of the second terminal of at least one of the capacitors is switched to a node different from a node to be connected when offset adjustment is not performed by the corresponding switch, and addition / subtraction is performed by the voltage value generation capacitor. You may use for the offset adjustment of the voltage value based on the said reference voltage to do.
- an analog-to-digital converter includes the digital-analog converter according to any one of the first to fourth aspects and the digital input to one input terminal.
- a comparator for comparing the magnitude relationship between the voltage value of the analog signal output from the analog converter and the voltage value of the voltage to be compared input to the other input terminal, and input based on the comparison result of the comparator
- a control circuit for outputting the control signal corresponding to each of the switches provided in the digital-analog converter, while outputting a digital signal having the resolution that represents the magnitude of the voltage value of the received signal.
- a signal processing device comprising: the analog-digital converter according to the fifth aspect; and the analog-digital converter based on the digital signal output from the analog-digital converter.
- the gain value of the voltage value of the analog signal output from the digital-to-analog converter in the analog-to-digital converter to be adjusted when performing analog-to-digital conversion is determined, and the gain value is changed based on the determined result
- a signal processing circuit for outputting to the analog-to-digital converter a gain-changing signal that instructs The control signal corresponding to each of the switches provided in is generated.
- the solid-state imaging device includes a pixel array unit in which a plurality of pixels that generate photoelectric conversion signals corresponding to the amount of incident light are arranged in a two-dimensional matrix, and the pixel array unit.
- a pixel selection unit that selects each of the arranged pixels and reads out a pixel signal corresponding to the photoelectric conversion signal from the selected pixel; and the analog-digital converter according to the fifth aspect, and the analog-digital converter.
- the converter outputs the digital signal having the resolution indicating the magnitude of the voltage value of the pixel signal.
- the driving method samples a voltage value of an input signal, and adds or subtracts a voltage value based on a reference voltage to the sampled voltage value of the input signal.
- a digital-to-analog converter that outputs an analog signal with a predetermined resolution, wherein a first terminal is connected to an output node side of the analog signal, and a second terminal is connected to a high potential side and a low potential side of the reference voltage.
- a plurality of capacitors connected to one of the weights, each of which has a plurality of weights that are at least one more than the resolution of the analog signal, and correspond to each of the capacitors and correspond to the input control signal A plurality of switches that switch or hold the connection destination of the second terminal of the capacitor to one of the high potential side node and the low potential side node. And a number of the capacitors corresponding to the resolution of the analog signal to be output among a plurality of the capacitors as voltage value generation capacitors, and the corresponding switches.
- a digital-analog converter that can be formed while suppressing an increase in area and outputs an analog signal by switching in a range of a plurality of voltage values, and an analog-digital converter using the digital-analog converter And a driving method can be provided. Furthermore, according to each aspect described above, it is possible to provide a signal processing device and a solid-state imaging device using an analog-digital converter.
- FIG. 1 is a block diagram showing an example of the configuration of the digital-analog converter of the present invention.
- the digital-to-analog converter 100 shown in FIG. 1 includes a capacitor unit 110 including a plurality of capacitors C weighted in binary numbers, and a switch including a plurality of switches SW corresponding to the capacitors C included in the capacitor unit 110. Part 120.
- the digital-analog converter 100 outputs analog signals VDAC having various voltage values based on the input signal VIN, the high-potential side reference voltage VREF, and the low-potential side reference voltage VREF with a predetermined resolution. It is a digital analog converter.
- FIG. 1 shows an example of the configuration of the digital-analog converter when the reference voltage VREF on the high potential side is the reference voltage VREF and the reference voltage VREF on the low potential side is grounded (ground: GND).
- the digital-analog converter 100 adjusts the gain of the range of the voltage value of the analog signal VDAC to be output, that is, the output amplitude of the analog signal VDAC to be output by a predetermined gain value. At this time, the digital-analog converter 100 sets the voltage value of the reference voltage VREF to a predetermined multiple corresponding to the capacitance ratio of the capacitors C included in the capacitor unit 110. That is, the digital-analog converter 100 adjusts the gain of the voltage value of the reference voltage VREF to a voltage value having a predetermined magnitude.
- the digital-analog converter 100 adds / subtracts the voltage value of the reference voltage VREF whose gain is adjusted to / from the voltage value of the input signal VIN, and outputs the result as an analog signal VDAC.
- Gain adjustment of the reference voltage VREF in the digital-analog converter 100, and a multiple of the voltage value of the reference voltage VREF to be added to or subtracted from the voltage value of the input signal VIN are switched by a digital signal D which is a control signal for controlling each switch SW input from an external control circuit. That is, the digital-analog converter 100 controls the voltage value of the output analog signal VDAC by the input digital signal D.
- the digital-analog converter 100 adjusts the gain of the voltage value of the reference voltage VREF by 1 or 1/2, and adds or subtracts the voltage value of the reference voltage VREF gain-adjusted to a predetermined multiple to the voltage value of the input signal VIN.
- a 3-bit resolution digital-to-analog converter that outputs the analog signal VDAC.
- the capacity unit 110 includes a capacity C0 to a capacity C2 and a capacity CA1.
- the switch unit 120 includes a switch SWS, a switch SW0 to a switch SW2, and a switch SWA1.
- the switches SW0 to SW2 and SWA1 correspond to the capacitors C0 to C2 and the capacitor CA1, respectively. More specifically, the switch SW0 corresponds to the capacitor C0.
- the switch SW1 corresponds to the capacitor C1.
- the switch SW2 corresponds to the capacitor C2.
- the switch SWA1 corresponds to the capacitor CA1. Note that the capacitor CA1 provided in the capacitor unit 110 and the switch SWA1 provided in the switch unit 120 are capacitors and switches added in the digital-analog converter 100.
- analog signals to be output are configured by the configurations of the capacitors C0 to C2 and the capacitor CA1 provided in the capacitor unit 110, and the switches SWS, SW0 to SW2 and switch SWA1 provided in the switch unit 120.
- the gain of the voltage value range (output amplitude) of VDAC is adjusted. That is, in the digital-analog converter 100, the gain of the voltage value of the reference voltage VREF is adjusted by the configuration of each capacitor C provided in the capacitor unit 110 and each switch SW provided in the switch unit 120.
- the first terminals of the capacitors C0 to C2 and the capacitor CA1 are connected to the node side of the analog signal VDAC to be output. More specifically, the first terminals of the capacitors C0 to C2 and the capacitor CA1 are connected in parallel to the node of the analog signal VDAC to be output.
- the second terminals of the capacitors C0 to C2 and the capacitor CA1 are connected to the first terminals of the corresponding switches SW in the switch unit 120.
- FIG. 1 shows a case where each of the capacitors C0 to C2 and the capacitor CA1 provided in the capacitor unit 110 is composed of one capacitor. However, each of the capacitors C included in the capacitor unit 110 may be configured by combining some or all of the capacitors C with a plurality of capacitors.
- the first terminal of one capacitor constituting the capacitor C0 is connected to the node of the analog signal VDAC, and the second terminal of one capacitor
- the configuration may be such that the first terminal of the other capacitor is connected and the second terminal of the other capacitor is connected to the first terminal of the corresponding switch SW.
- one capacitor CS is connected in series to form the capacitor C0 and the capacitor C1 with a total of three capacitors
- the first terminal of the capacitor CS is connected to the node of the analog signal VDAC, and the first capacitor CS
- the second terminal and the first terminal of the other two capacitors may be connected, and the second terminal of the other two capacitors may be connected to the first terminal of the corresponding switch SW.
- Each of the capacities C0 to C2 and CA1 is weighted in binary numbers according to the capacity value. More specifically, when the capacitance value of the capacitor C0 is 1, the capacitance values of the capacitors C1 and C2 are 2 times and 4 times, respectively. The capacitance value of the capacitor CA1 is 1 ⁇ 2 times. Note that the weights of the capacitance values of the capacitors C0 to C2 and the capacitor CA1 may be other than binary numbers.
- the unit of the capacitance value of the capacitor C provided in the capacitor unit 110 is “Cu”.
- the capacitance value of the capacitor C0 is the reference 1Cu
- the capacitance C provided in the capacitor unit 110 is weighted in binary numbers by the capacitance value.
- the capacitance value of the capacitor C1 is 2Cu
- the capacitance value of the capacitor C2 is 4Cu
- the capacitance value of the capacitor CA1 is 0.5Cu.
- the sum of the capacitance values of all the capacitors C included in the capacitor unit 110, that is, the total capacitance value of the capacitor unit 110 is 7.5Cu.
- the switch SWS is a switch that connects (short-circuits) the input terminal of the input signal VIN and the node of the analog signal VDAC.
- the first terminal of the switch SWS is connected to the input terminal of the input signal VIN.
- the second terminal of the switch SWS is connected to the node of the analog signal VDAC in which the first terminals of the capacitors C0 to C2 and the capacitor CA1 are connected in parallel.
- a control terminal of the switch SWS is connected to an input terminal of a digital signal DS that is a control signal for controlling the switch SWS.
- the switch SWS switches the connection between the input terminal of the input signal VIN and the node of the analog signal VDAC to one of an on (short circuit) state and an off (open) state in accordance with the digital signal DS.
- Each of the switches SW0 to SW2 and the switch SWA1 causes the second terminal of the corresponding capacitor C in the capacitor unit 110 to be either one of the high potential side node and the low potential side node of the reference voltage VREF. It is a switch to connect (short circuit).
- a node on the high potential side of the reference voltage VREF is a node connected to a high potential input terminal of the reference voltage VREF, and a node on the low potential side is a node of the ground (ground: GND) potential. Is shown.
- a node on the high potential side of the reference voltage VREF is referred to as a “node of the reference voltage VREF”, and a node on the low potential side is referred to as a “ground potential node”.
- the first terminals of the switches SW0 to SW2 and the switch SWA1 are connected to the second terminals of the corresponding capacitors C.
- the second terminals of the switches SW0 to SW2 and the switch SWA1 are connected to the node of the reference voltage VREF.
- the third terminals of the switches SW0 to SW2 and the switch SWA1 are connected to the ground potential node.
- the control terminals of the switches SW0 to SW2 and SWA1 are connected to the input terminals of the corresponding digital signals D0 to D2 and digital signal DA1, which are control signals for controlling the switches SW0 to SW2 and SWA1, respectively. Has been.
- Each of the switches SW0 to SW2 and SWA1 has a node connected to the first terminal in accordance with the corresponding digital signal D0 to digital signal D2 and digital signal DA1, either of the reference voltage VREF or the ground potential. Switch to the node. That is, each of the switches SW0 to SW2 and SWA1 has the second terminals of the corresponding capacitors C0 to C2 and CA1 in accordance with the corresponding digital signal D0 to digital signal D2 and digital signal DA1, respectively. Connected to either node of reference voltage VREF or ground potential.
- the operation when the digital-analog converter 100 outputs the analog signal VDAC will be described.
- the digital-analog converter 100 first, the voltage value of the input signal VIN is sampled in all the capacitors C of the capacitors C0 to C2 and the capacitor CA1.
- the switch SWS according to the digital signal DS connects the input terminal of the input signal VIN and the node of the analog signal VDAC (short circuit state), and switches SW0 to SW2 and The switches SWA1 connect the second terminals of the capacitors C0 to C2 and the capacitor CA1 to the ground potential node.
- each of the capacitors C0 to C2 and the capacitor CA1 is charged with a charge corresponding to the potential difference between the potential of the input signal VIN and the ground potential.
- the input terminal of the input signal VIN and the node of the analog signal VDAC are disconnected (opened) by the switch SWS corresponding to the digital signal DS.
- the charged charges are held (accumulated) in each of the capacitors C0 to C2 and the capacitor CA1.
- charging and holding (accumulating) charges according to the potential difference between the potential of the input signal VIN and the ground potential in each of the capacitors C0 to C2 and the capacitor CA1 is referred to as “sampling”.
- the capacitors C0 to C2 and the capacitor CA1 are respectively The voltage value of the input signal VIN is sampled.
- the voltage value of the analog signal VDAC output from the digital-analog converter 100 is expressed by the following equation (1). Further, the charge Q sampled in the entire capacitance unit 110 is expressed by the following expression (2).
- VDAC VIN (1)
- the analog signal VDAC having a voltage value obtained by adding the voltage value of the reference voltage VREF to the voltage value of the sampled input signal VIN is output.
- the digital-analog converter 100 maintains an open state (off state) in which the input terminal of the input signal VIN and the node of the analog signal VDAC are disconnected by the switch SWS corresponding to the digital signal DS. .
- the second terminals of the capacitors C0 to C2 and the capacitor CA1 are respectively set by the switches SW0 to SW2 and the switch SWA1 corresponding to the digital signals D0 to D2 and the digital signal DA1. Connected to either node of reference voltage VREF or ground potential.
- a voltage value obtained by adding VREF to the voltage value of the sampled input signal VIN is output.
- the capacitors C0 to C2 connected to the reference voltage VREF are controlled according to the control of the input digital signal DS and the digital signals D0 to D2 and the digital signal DA1.
- the analog signal VDAC having a voltage value obtained by adding the voltage value of the reference voltage VREF that is a multiple according to the capacitance ratio of each combination of the capacitor CA1 to the voltage value of the input signal VIN is output.
- the digital-analog converter 100 switches the voltage value of the analog signal VDAC to be output according to the control of the digital signals D0 to D2 and the digital signal DA1.
- the voltage value of the analog signal VDAC output from the digital-analog converter 100 is expressed by the following expression (3).
- VDAC VIN + (W / 7.5) Cu ⁇ VREF (3)
- W is the weight of the capacitor C in which the second terminal is connected to the node of the reference voltage VREF among the capacitors C0 to C2 and the capacitor CA1.
- the digital-analog converter 100 outputs an analog signal VDAC having a 3-bit resolution by using three capacitors C as voltage value generation capacitors among the capacitors C0 to C2 and the capacitor CA1 provided in the capacitor unit 110. . More specifically, when outputting the analog signal VDAC with a gain of 1 and a resolution of 3 bits, the digital-analog converter 100 uses three capacitors C0 to C2 as voltage value generation capacitors, An analog signal VDAC having eight voltage values (output levels) obtained by adding a voltage value of (0 / 7.5) Cu to (7 / 7.5) Cu times the reference voltage VREF to the voltage value of the signal VIN is output.
- the digital-analog converter 100 outputs an analog signal VDAC with a gain of 1/2 and a resolution of 3 bits
- the three capacitors C of the capacitors C0 to C1 and the capacitor CA1 are used as voltage value generation capacitors.
- An analog signal VDAC having eight output levels is output by adding a voltage value of (0 / 7.5) Cu to (3.5 / 7.5) Cu times the reference voltage VREF to the voltage value of the input signal VIN.
- FIG. 2 shows the voltage value of the analog signal VDAC output from the digital-analog converter 100 when the gain is adjusted to 1 time.
- FIG. 3 shows the voltage value of the analog signal VDAC output from the digital-analog converter 100 when the gain is adjusted to 1/2.
- the 3-bit resolution analog signal VDAC output from the digital-to-analog converter 100 has eight output levels from output level 0 to output level 7, and the digital signal D0 to digital signal D2 and the digital signal
- the voltage value of the analog signal VDAC is shown in association with the value of DA1.
- the digital signal DS controls the switch SWS provided in the switch unit 120 and samples the voltage value of the input signal VIN in each of the capacitors C0 to C2 and the capacitor CA1 provided in the capacitor unit 110.
- This is a digital signal D to be generated. Therefore, the digital signal DS is obtained when the digital-analog converter 100 calculates the sum of the capacitance values of all capacitors C0 to C2 and CA1 and the sum of the capacitance values of the capacitors C connected to the reference voltage VREF.
- the analog signal VDAC having a voltage value obtained by adding the voltage value of the reference voltage VREF that is a multiple according to the ratio to the voltage value of the sampled input signal VIN is output, the open state (off state) of the switch SWS is maintained. .
- the digital signal DS is fixed (held) without being changed while being controlled in an open state (off state) in which the input terminal of the input signal VIN and the node of the analog signal VDAC are disconnected. ) Value. Therefore, in FIG. 2 and FIG. 3, the digital signal DS having a fixed value is not explicitly shown.
- the voltage value of the input signal VIN is sampled in each of the capacitors C0 to C2 and the capacitor CA1 provided in the capacitor unit 110.
- the nodes connected to the first terminals of the switches SW0 to SW2 and SWA1 indicate that the values of the corresponding digital signal D0 to digital signal D2 and digital signal DA1 are “0”. In some cases, the node is switched to the node of the ground potential.
- the relationship between the digital signal D and the analog signal VDAC when the digital-analog converter 100 adjusts the gain to 1 will be described with reference to FIG.
- the capacitors C0 to C2 included in the capacitor unit 110 have three. Three capacitors C are used as voltage value generation capacitors, and an analog signal VDAC having a 3-bit resolution is output. Therefore, in the digital-analog converter 100, the values of the digital signals D0 to D2 are controlled, and the value of the digital signal DA1 is fixed (held) to “0”.
- an analog signal VDAC having eight output levels is output.
- the binary code of the 3-bit digital signal D corresponding to the three capacitors C0 to C2 is the respective value of the digital signal D0 to digital signal D2, that is, the switch SW0 to switch SW2. Represents a node connected to each of the first terminals.
- a voltage value obtained by adding (VREF) is output as an analog signal VDAC of output level 1.
- VDAC VIN + (1 / 7.5) Cu ⁇ VREF (4)
- VDAC VIN + (2 / 7.5) Cu ⁇ VREF (5)
- the first terminal of the switch SW2 is connected to the node of the ground potential, and the first terminals of the switches SW1 and SW0 are Connected to the node of the reference voltage VREF.
- VDAC VIN + (3 / 7.5) Cu ⁇ VREF (6)
- the voltage value of the analog signal VDAC output from the digital-analog converter 100 is expressed by the following equation (7).
- VDAC VIN + (4 / 7.5) Cu ⁇ VREF (7)
- the first terminal of the switch SW1 is connected to the node of the ground potential, and the first terminals of the switch SW2 and the switch SW0 are respectively connected. Connected to the node of the reference voltage VREF.
- the voltage value of the analog signal VDAC output from the digital-analog converter 100 is expressed by the following equation (8).
- VDAC VIN + (5 / 7.5) Cu ⁇ VREF (8)
- the first terminal of the switch SW0 is connected to the node of the ground potential, and the first terminals of the switch SW2 and the switch SW1 are Connected to the node of the reference voltage VREF.
- VDAC VIN + (6 / 7.5) Cu ⁇ VREF (9)
- VDAC VIN + (7 / 7.5) Cu ⁇ VREF (10)
- the digital-analog converter 100 performs the input signal VIN according to the values of the input digital signal D2 to digital signal D0.
- the change width of the voltage value of the analog signal VDAC output from the digital-analog converter 100 is (1/7. 5) Cu ⁇ VREF.
- the relationship between the digital signal D and the analog signal VDAC when the digital-analog converter 100 adjusts the gain by 1/2 will be described with reference to FIG.
- the gain of the output amplitude of the analog signal VDAC output from the digital-analog converter 100 after gain adjustment is 1 ⁇ 2
- the three capacitors C0 to C1 and CA1 included in the capacitor 110 are provided.
- an analog signal VDAC having a 3-bit resolution is output. Therefore, in the digital-analog converter 100, the values of the digital signals D0 to D1 and the digital signal DA1 are controlled, and the value of the digital signal D2 is fixed (held) to “0”.
- the values of the digital signal D0 to the digital signal D1 and the digital signal DA1 corresponding to the three capacitors C that is, the capacitors C0 to C1 and the capacitor CA1 used when the gain is 1 ⁇ 2 times
- the analog signal VDAC having eight output levels is output in accordance with the value of the 3-bit digital signal D).
- the binary of the 3-bit digital signal D corresponding to the three capacitors C, that is, the capacitors C0 to C1 and the capacitor CA1 is based on the same idea as when the gain shown in FIG.
- the code represents each value of the digital signal D0 to the digital signal D1 and the digital signal DA1, that is, a node connected to the first terminal of each of the switch SW0 to the switch SW1 and the switch SWA1.
- MSB most significant bit
- LSB least significant bit
- a voltage value obtained by adding Cu ⁇ VREF) is output as an analog signal VDAC of output level 1.
- VDAC VIN + (0.5 / 7.5) Cu ⁇ VREF (11)
- VDAC VIN + (1 / 7.5) Cu ⁇ VREF (12)
- VDAC VIN + (3.5 / 7.5) Cu ⁇ VREF ... (13)
- the analog signal VDAC is output. That is, when the gain of the output amplitude of the analog signal VDAC output by adjusting the gain is 1 ⁇ 2 times, the digital-analog converter 100, as shown in FIG.
- the analog signal VDAC of 8 output levels whose difference of the voltage value of the analog signal VDAC is (0.5 / 7.5) Cu ⁇ VREF is output.
- the capacitor CA1 is added to the capacitor unit 110, and the switch SWA1 is added to the switch unit 120, thereby adjusting the gain of the voltage value range (output amplitude) of the analog signal VDAC to be output.
- the three capacitors C among the four capacitors C2 to C0 and the capacitor CA1 included in the capacitor unit 110 are used as voltage value generation capacitors, and the gain is 1 times or 1 / An analog signal VDAC with a resolution of 2 and 3 bits is output.
- the digital-analog converter 100 three of the four capacitors C included in the capacitor unit 110 are subjected to 3-bit resolution according to the switching of the corresponding switch SW after sampling the voltage value of the input signal VIN. Is used as a capacitor C for generating the voltage value of the analog signal VDAC output in step S2. In the digital-analog converter 100, the remaining one capacitor C included in the capacitor unit 110 is fixed (held) without switching the corresponding switch SW. In addition, in the digital-analog converter 100, the capacitance value of the capacitance C (capacitance CA1) added to adjust the gain of the output amplitude of the analog signal VDAC to be output is the smallest capacitance value when the gain is 1. The capacitance value is smaller than C.
- the switch SW (switch SWA1) added to adjust the gain of the output amplitude of the analog signal VDAC to be output is another switch SW used for switching the reference voltage VREF provided in the switch unit 120.
- the configuration is the same as (switch SW0 to switch SW2).
- the switch SW (switch SWA1) added in the digital-analog converter 100 is not a switch SW configured to realize special performance. That is, the digital-analog converter 100 is configured to output an analog signal VDAC that is switched in a range of a plurality of voltage values with gains adjusted to 1 or 1/2 times, but the capacitor CA1 and the switch SWA1 Is only added.
- the digital-analog converter 100 can be realized by adding fewer components. Therefore, in the digital-analog converter 100, an increase in area required for forming the digital-analog converter 100 can be suppressed.
- the voltage value of the input signal VIN is sampled after all the capacitors C included in the capacitor 110 have sampled the voltage value of the input signal VIN.
- the operation of outputting the analog signal VDAC having a voltage value obtained by adding the multiple voltage values of the reference voltage VREF corresponding to the capacitance ratio of each capacitor C provided in the capacitor unit 110 changed by the digital signal D has been described. That is, in the operation of the digital-analog converter 100 described above, first, the voltage value of the input signal VIN is sampled in all the capacitors C included in the capacitor unit 110.
- the digital-analog converter 100 includes a capacitor 110 for the analog signal VDAC to be output.
- the digital-analog converter 100 includes the capacitor unit 110 for the analog signal VDAC to be output. Further, it is possible to perform offset adjustment by adding a negative voltage value of a reference voltage VREF that is a multiple of the capacitance ratio of each capacitor C, in other words, subtracting a positive voltage value.
- the reference voltage VREF is a positive voltage.
- the voltage value of the reference voltage VREF that is a multiple according to the capacitance ratio of the capacitor C is added to the analog signal VDAC to be output.
- the offset adjustment is referred to as a first offset adjustment.
- the digital / analog converter 100 Even when the first offset adjustment is performed on the analog signal VDAC output from the digital / analog converter 100, the digital / analog converter 100 first sets all the capacitors C of the capacitors C0 to C2 and the capacitor CA1. The voltage value of the input signal VIN is sampled.
- the operation of the digital-analog converter 100 in this case is the same as the operation when the gain of the voltage value of the reference voltage VREF described above is adjusted with a predetermined gain value. Therefore, a detailed description of the sampling operation of the voltage value of the input signal VIN when the first offset adjustment is performed on the analog signal VDAC output from the digital-analog converter 100 is omitted.
- the digital-analog converter 100 samples the voltage value of the input signal VIN in all the capacitors C0 to C2 and CA1, and then sums the capacitance values of all the capacitors C0 to C2 and CA1. And an analog signal VDAC having a voltage value obtained by adding a voltage value of the reference voltage VREF that is a multiple according to the ratio of the capacitance value of the capacitor C connected to the reference voltage VREF to the voltage value of the sampled input signal VIN. Output.
- the operation of the digital-analog converter 100 in this case is the same as the operation when the gain of the voltage value of the reference voltage VREF described above is adjusted with a predetermined gain value.
- the digital-analog converter 100 maintains an open state (off state) in which the connection between the input terminal of the input signal VIN and the node of the analog signal VDAC is disconnected by the switch SWS corresponding to the digital signal DS.
- the second terminals of the capacitors C0 to C2 and the capacitor CA1 are respectively set by the switches SW0 to SW2 and the switch SWA1 corresponding to the digital signals D0 to D2 and the digital signal DA1. Connected to either node of reference voltage VREF or ground potential.
- a voltage value obtained by adding VREF to the voltage value of the sampled input signal VIN is output.
- the digital-analog converter 100 performs the first offset adjustment for the analog signal VDAC to be output, the remaining one capacitor C that is not used for the output of the analog signal VDAC having a 3-bit resolution is offset-adjusted.
- the analog signal VDAC is offset adjusted using the capacitance. More specifically, when outputting the analog signal VDAC with a gain of 1 and a resolution of 3 bits, the digital-analog converter 100 uses three capacitors C0 to C2 as voltage value generation capacitors, An analog signal VDAC having eight output levels obtained by adding a voltage value of (0 / 7.5) Cu to (7 / 7.5) Cu times the reference voltage VREF to the voltage value of the signal VIN is output.
- the capacitor CA1 that is not used for outputting the analog signal VDAC having a 3-bit resolution is used for the first offset adjustment of the analog signal VDAC.
- the digital-analog converter 100 outputs an analog signal VDAC with a gain of 1/2 and a resolution of 3 bits
- the three capacitors C of the capacitors C0 to C1 and the capacitor CA1 are used as voltage value generation capacitors.
- An analog signal VDAC having eight output levels is output by adding a voltage value of (0 / 7.5) Cu to (3.5 / 7.5) Cu times the reference voltage VREF to the voltage value of the input signal VIN.
- the capacitor C2 that is not used for outputting the analog signal VDAC having a 3-bit resolution is used for the first offset adjustment of the analog signal VDAC.
- FIG. 4 is a diagram showing voltage values of a signal (analog signal VDAC subjected to the first offset adjustment) output from the digital-analog converter 100 of the present invention.
- FIG. 4 shows the voltage value of the analog signal VDAC when the digital-analog converter 100 performs the first offset adjustment using the capacitor CA1 as the offset adjustment capacitor. Also in FIG. 4, similarly to the case where the analog signal VDAC shown in FIGS.
- the 3-bit resolution analog signal VDAC output from the digital-analog converter 100 is output from the output level 0 to
- the voltage values of the analog signal VDAC are shown in association with the values of the digital signals D0 to D2 and the digital signal DA1, with eight output levels up to the output level 7.
- the digital signal DS is controlled to an open state (off state) in which the connection between the input terminal of the input signal VIN and the node of the analog signal VDAC is disconnected in order to maintain the open state (off state) of the switch SWS. The value is fixed (held) without being changed. Accordingly, in FIG. 4 as well, when the analog signal VDAC shown in FIGS. 2 and 3 is output after gain adjustment, the digital signal DS having a fixed value is not explicitly shown.
- each of the capacitors C0 to C2 and the capacitor CA1 provided in the capacitor unit 110 is applied.
- the voltage value of the input signal VIN is sampled.
- the node connected to each first terminal in the switch SW corresponds to the corresponding digital signal D.
- the value of “0” is “0”, it is switched to the node of the ground potential, and when it is “1”, it is switched to the node of the reference voltage VREF.
- the digital-analog converter 100 When the digital-analog converter 100 outputs the analog signal VDAC that has been subjected to the first offset adjustment using the capacitor CA1 as the offset adjustment capacitor, the value of the digital signal DA1 is fixed (held) to “1”.
- the digital-analog converter 100 similarly to the case where the gain shown in FIG. 2 is 1, the digital signals D0 to digital corresponding to the three capacitors C0 to C2 used when the gain is 1 is used.
- the analog signal VDAC having eight output levels is output.
- the operation of the digital-analog converter 100 in this case is the same as that when the gain shown in FIG. However, in the operation shown in FIG.
- the digital-to-analog converter 100 outputs the analog signal VDAC having the voltage value subjected to the first offset adjustment, so that the respective digital signals D (the digital signal D2, the digital signal D1, and the digital signal) The voltage value of the analog signal VDAC output when the value of the signal D0) is different.
- the digital-to-analog converter 100 focusing on the voltage value of the analog signal VDAC subjected to the first offset adjustment output from the digital-analog converter 100, it is based on the same idea as the case where the gain shown in FIG. A description will be given using a binary code of a 3-bit digital signal D corresponding to three capacitors C0 to C2.
- Output as a zero analog signal VDAC. That is, the digital-analog converter 100 uses the capacitor CA1 as an offset adjustment capacitor, and performs the first offset adjustment analog signal VDAC that adds a voltage value of offset value (0.5 / 7.5) Cu ⁇ VREF. Is output.
- VDAC VIN + (0.5 / 7.5) Cu ⁇ VREF (14)
- the first offset adjustment is performed by adding the values.
- VDAC analog signal
- VDAC VIN + ((1 + 0.5) /7.5) Cu ⁇ VREF (15)
- the offset value using the capacitor CA1 (0.5 / 7.5) as the voltage value of the analog signal VDAC corresponding to the value of the digital signal D.
- the voltage value of Cu ⁇ VREF is added and output as an analog signal VDAC of each output level subjected to the first offset adjustment.
- VDAC VIN + ((7 + 0.5) /7.5) Cu ⁇ VREF ... (16)
- the capacitor CA1 is set to the voltage value of the analog signal VDAC corresponding to the value of the digital signal D.
- the offset value used (0.5 / 7.5) Cu ⁇ VREF is added to adjust the offset for the analog signal VDAC at each output level.
- the first offset adjustment is performed by connecting the second terminal of the capacitor CA1 to the node of the ground potential by the switch SWA1 when the digital-analog converter 100 outputs the analog signal VDAC.
- the analog signal VDAC can be output without performing the above. That is, the first offset adjustment can be canceled even while the digital-analog converter 100 is outputting the analog signal VDAC.
- the change width of the voltage value of the analog signal VDAC to be output (the voltage value of the analog signal VDAC of the output signal level before and after). (Difference) is (1 / 7.5) Cu ⁇ VREF, which is the same as when the gain shown in FIG.
- the voltage value range (output amplitude) of the analog signal VDAC output from the digital-analog converter 100 is as shown in FIG. (7 / 7.5) Cu ⁇ VREF as in the case where the gain shown in FIG.
- the capacitor C2 is used for the first offset adjustment when the digital-analog converter 100 outputs the analog signal VDAC whose gain is adjusted by a factor of 1/2.
- the operation in this case is an operation of setting the value of the digital signal D2 to “1” when the gain shown in FIG. 3 is 1 ⁇ 2 times, and is the same as the first offset adjustment using the capacitor CA1. Can think. Therefore, a detailed description of the operation for performing the first offset adjustment using the capacitor C2 on the analog signal VDAC output from the digital-analog converter 100 is omitted.
- the first offset adjustment is performed as the operation when the digital-analog converter 100 performs the offset adjustment when outputting the voltage value of the analog signal VDAC having a 3-bit resolution.
- the offset adjustment when outputting the voltage value of the analog signal VDAC having a resolution of 3 bits is not limited to the first offset adjustment.
- the digital-analog converter 100 includes a capacitor 110 for the analog signal VDAC to be output.
- the digital-analog converter 100 includes the capacitor unit 110 for the analog signal VDAC to be output. Further, it is possible to perform offset adjustment by subtracting the negative voltage value of the reference voltage VREF which is a multiple according to the capacitance ratio of each capacitor C, in other words, adding a positive voltage value.
- the reference voltage VREF is a positive voltage.
- the offset adjustment for subtracting the voltage value of the multiple of the reference voltage VREF corresponding to the capacitance ratio of each capacitor C provided in the capacitor unit 110 when sampling the voltage value of the input signal VIN is the second. This is called offset adjustment.
- the second terminal of some of the capacitors C among the capacitors C0 to C2 and the capacitor CA1 is connected to the node of the reference voltage VREF. In this state, the voltage value of the input signal VIN is sampled.
- the voltage value of the input signal VIN is sampled in a state where the second terminal of the capacitor CA1 is connected to the node of the reference voltage VREF.
- the input terminal of the input signal VIN and the node of the analog signal VDAC are connected (short-circuited) by the switch SWS corresponding to the digital signal DS, and the capacitors C0 to C2 are switched by the switches SW0 to SW2.
- Each second terminal of the capacitor C2 is connected to the node of the ground potential, and the second terminal of the capacitor CA1 is connected to the node of the reference voltage VREF by the switch SWA1.
- each of the capacitors C0 to C2 is charged with a charge corresponding to the potential difference between the potential of the input signal VIN and the ground potential, and the capacitor CA1 has the potential of the input signal VIN and the reference voltage VREF. Charge corresponding to the potential difference from the potential is charged. Thereafter, in the digital-analog converter 100, the input terminal of the input signal VIN and the node of the analog signal VDAC are disconnected (opened) by the switch SWS corresponding to the digital signal DS. As a result, in the digital-analog converter 100, the charged charges are held (accumulated) in each of the capacitors C0 to C2 and the capacitor CA1.
- the capacitors C0 to C2 and the capacitor CA1 are sampled with different voltage values.
- the voltage value of the analog signal VDAC output from the digital-analog converter 100 is expressed by the above equation (1).
- the charge Q sampled in the entire capacitance unit 110 is expressed by the following equation (17).
- the digital-analog converter 100 has eight output levels according to the value of the 3-bit digital signal D.
- An analog signal VDAC is output. That is, the digital-analog converter 100 is a multiple according to the ratio of the sum of the capacitance values of all the capacitors C0 to C2 and the capacitor CA1 to the sum of the capacitance values of the capacitor C connected to the reference voltage VREF.
- the analog signal VDAC having a voltage value obtained by adding the voltage value of the reference voltage VREF to the voltage value of the sampled input signal VIN is output.
- the operation of the digital-analog converter 100 in this case is the same as the operation when the gain of the voltage value of the reference voltage VREF described above is adjusted with a predetermined gain value. That is, the digital-analog converter 100 maintains an open state (off state) in which the connection between the input terminal of the input signal VIN and the node of the analog signal VDAC is disconnected by the switch SWS corresponding to the digital signal DS.
- the second terminals of the capacitors C0 to C2 and the capacitor CA1 are respectively set by the switches SW0 to SW2 and the switch SWA1 corresponding to the digital signals D0 to D2 and the digital signal DA1. Connected to either node of reference voltage VREF or ground potential.
- a voltage value obtained by adding VREF to the voltage value of the sampled input signal VIN is output.
- the second offset adjustment is performed on the analog signal VDAC output from the digital-analog converter 100, as described above, the potential of the input signal VIN and the reference voltage VREF are applied to the capacitor CA1 during sampling. The electric charge according to the potential difference with the potential is accumulated. For this reason, the voltage value of the second offset-adjusted analog signal VDAC output from the digital-to-analog converter 100 is obtained by connecting the second terminal of the capacitor CA1 to the ground potential node by the switch SWA1. The voltage value is reduced by a voltage value corresponding to 0.5 Cu ⁇ VREF in the second term on the right side of 17).
- the second offset adjustment can be canceled by sampling different voltage values again, that is, by re-sampling the voltage values to the respective capacitors C.
- a capacitor C (hereinafter referred to as “gain adjustment capacitor”) used for gain adjustment of the amplitude (voltage value range) of the voltage value of the analog signal VDAC to be output is used as the offset adjustment capacitor.
- the analog signal VDAC can be output without performing the second offset adjustment. That is, when the gain adjustment capacitor is used as the offset adjustment capacitor, the second offset adjustment can be canceled even while the digital-analog converter 100 is outputting the analog signal VDAC.
- the second terminal of the gain adjustment capacitor is connected to the node of the reference voltage VREF by the switch SW corresponding to the gain adjustment capacitor.
- FIG. 5 is a diagram showing voltage values of a signal (analog signal VDAC subjected to second offset adjustment) output from the digital-analog converter 100 of the present invention.
- each digital signal D controlled when the digital-analog converter 100 causes the capacitors C0 to C2 and CA1 to sample the voltage value of the input signal VIN. The value is shown.
- the value of each digital signal D is the value shown in FIG.
- FIG. 5B shows the voltage value of the analog signal VDAC when the digital-analog converter 100 performs the second offset adjustment using the capacitor CA1 as the offset adjustment capacitor.
- the 3-bit resolution analog signal VDAC output from the digital-analog converter 100 is The voltage levels of the analog signal VDAC are shown in association with the values of the digital signal D0 to the digital signal D2 and the digital signal DA1, with eight output levels from the output level 0 to the output level 7.
- the digital signal DS is controlled to an open state (off state) in which the connection between the input terminal of the input signal VIN and the node of the analog signal VDAC is disconnected in order to maintain the open state (off state) of the switch SWS.
- the value is fixed (held) without being changed. Accordingly, in FIG. 5B as well, the fixed value of the digital signal DS is not shown, as in the case where the analog signal VDAC shown in FIGS. 2 and 3 is output after gain adjustment.
- the voltage value of the input signal VIN is sampled with the second terminal of the capacitor CA1 connected to the node of the reference voltage VREF in FIG.
- the nodes connected to the first terminals of the switch SW correspond to the case where the analog signal VDAC shown in FIGS. 2 and 3 is output after gain adjustment.
- the value of the digital signal D to be switched is “0”, it is switched to the node of the ground potential, and when it is “1”, it is switched to the node of the reference voltage VREF.
- the analog signal VDAC shown in FIGS. 2 and 3 is gain-adjusted and output.
- the value of the digital signal DA1 is fixed (held) to “0”.
- the digital signals D0 to digital corresponding to the three capacitors C0 to C2 used when the gain is 1 is used.
- the analog signal VDAC having eight output levels is output.
- the operation of the digital-analog converter 100 in this case is the same as that when the gain shown in FIG. However, in the operation shown in FIG. 5B, since the digital-analog converter 100 outputs the analog signal VDAC having the voltage value subjected to the second offset adjustment, each digital signal D (digital signal D2, digital signal) The voltage value of the analog signal VDAC output at the time of the value of D1 and the digital signal D0) is different.
- each digital signal D digital signal D2, digital signal
- the voltage value of the analog signal VDAC output at the time of the value of D1 and the digital signal D0) is different.
- FIG. 5B paying attention to the voltage value of the analog signal VDAC subjected to the second offset adjustment output from the digital-analog converter 100, the same as the case where the gain shown in FIG. A description will be given using a binary code of a 3-bit digital signal D corresponding to three capacitors C0 to C2 based on the concept.
- VDAC VIN- (0.5 / 7.5) Cu ⁇ VREF ... (18)
- a second offset adjustment is performed by subtracting the value.
- VDAC analog signal
- VDAC VIN + ((1-0.5) /7.5) Cu ⁇ VREF ... (19)
- the offset value using the capacitor CA1 as the voltage value of the analog signal VDAC corresponding to the value of the digital signal D (0.5 /7.5)
- the voltage value of Cu ⁇ VREF is subtracted and output as the analog signal VDAC of each output level subjected to the second offset adjustment.
- VDAC VIN + ((7 ⁇ 0.5) /7.5) Cu ⁇ VREF ... (20)
- the capacitor CA1 is added to the voltage value of the analog signal VDAC corresponding to the value of the digital signal D.
- the offset value used (0.5 / 7.5) Cu ⁇ VREF is subtracted to adjust the offset for the analog signal VDAC at each output level.
- the change width of the voltage value of the analog signal VDAC to be output (the analog signal VDAC of the output level before and after).
- the difference between the voltage values is (1 / 7.5) Cu ⁇ VREF, which is the same as when the gain shown in FIG.
- the voltage value range (output amplitude) of the analog signal VDAC output from the digital-analog converter 100 Is (7 / 7.5) Cu ⁇ VREF as in the case where the gain shown in FIG.
- the digital-analog converter 100 an example of the operation when performing the second offset adjustment using the capacitor C other than the capacitor CA1 provided in the capacitor unit 110 as the offset adjustment capacitor will be described.
- the operation in the case where the digital-analog converter 100 performs the second offset adjustment using the capacitor C other than the capacitor CA1 provided in the capacitor unit 110 as the offset adjustment capacitor uses the capacitor CA1 described above as the offset adjustment capacitor.
- the operation is the same as that for the second offset adjustment.
- the capacitors C for sampling different voltage values are different.
- FIG. 6 is a diagram showing voltage values of a signal (analog signal VDAC subjected to second offset adjustment) output from the digital-analog converter 100 of the present invention.
- FIG. 6 shows an example in which the digital-analog converter 100 outputs the analog signal VDAC subjected to the second offset adjustment using the capacitor C2 as the offset adjustment capacitor.
- 6A each digital signal D controlled when the digital-analog converter 100 causes the capacitors C0 to C2 and CA1 to sample the voltage value of the input signal VIN. The value is shown.
- FIG. 6B shows the voltage value of the analog signal VDAC when the digital-analog converter 100 performs the second offset adjustment using the capacitor C2 as an offset adjustment capacitor. 6B, similarly to the case where the analog signal VDAC shown in FIGS.
- the 3-bit resolution analog signal VDAC output from the digital-analog converter 100 is The voltage levels of the analog signal VDAC are shown in association with the values of the digital signals D0 to D2 and the digital signal DA1, with eight output levels from output level 0 to output level 7. Also in this case, the digital signal DS is controlled to an open state (off state) in which the connection between the input terminal of the input signal VIN and the node of the analog signal VDAC is disconnected in order to maintain the open state (off state) of the switch SWS. The value is fixed (held) without being changed. Accordingly, in FIG. 6B as well, the digital signal DS having a fixed value is not clearly shown in the same manner as when the analog signal VDAC shown in FIGS. 2 and 3 is output after gain adjustment.
- the value of each digital signal D is the value shown in FIG.
- the voltage value of the input signal VIN is sampled in a state where the second terminal of the capacitor C2 is connected to the node of the reference voltage VREF.
- VDAC VIN + ((1-4) /7.5) Cu ⁇ VREF (21)
- the change width of the voltage value of the analog signal VDAC to be output (the output before and after the output).
- the difference in the voltage value of the level analog signal VDAC is (1 / 7.5) Cu ⁇ VREF, which is the same as when the gain shown in FIG.
- the digital-analog converter 100 performs the second offset adjustment using the capacitor C2 as shown in FIG. 6B, the voltage value of the analog signal VDAC output from the digital-analog converter 100 is changed.
- the range (output amplitude) is (7 / 7.5) Cu ⁇ VREF, which is the same as when the gain shown in FIG.
- FIG. 7 is a diagram showing still another voltage value of the signal (analog signal VDAC subjected to the second offset adjustment) output from the digital-analog converter 100 of the present invention.
- FIG. 7 shows an example in which the digital-analog converter 100 outputs the analog signal VDAC subjected to the second offset adjustment using the capacitor C1 as an offset adjustment capacitor.
- each digital signal D controlled when the digital-analog converter 100 samples the voltage value of the input signal VIN in each of the capacitors C0 to C2 and the capacitor CA1. The value is shown.
- FIG. 7B shows the voltage value of the analog signal VDAC when the digital-analog converter 100 performs the second offset adjustment using the capacitor C1 as the offset adjustment capacitor.
- the 3-bit resolution analog signal VDAC output from the digital-analog converter 100 is The voltage levels of the analog signal VDAC are shown in association with the values of the digital signal D0 to the digital signal D2 and the digital signal DA1, with eight output levels from the output level 0 to the output level 7.
- the digital signal DS is controlled to an open state (off state) in which the connection between the input terminal of the input signal VIN and the node of the analog signal VDAC is disconnected in order to maintain the open state (off state) of the switch SWS. The value is fixed (held) without being changed. Accordingly, in FIG. 7B as well, the digital signal DS having a fixed value is not explicitly shown, as in the case where the analog signal VDAC shown in FIGS.
- the value of each digital signal D is the value shown in FIG.
- the voltage value of the input signal VIN is sampled in a state where the second terminal of the capacitor C1 is connected to the node of the reference voltage VREF.
- VDAC VIN + ((1-2) /7.5) Cu ⁇ VREF (22)
- the change width of the voltage value of the analog signal VDAC to be output (the output before and after the output).
- the difference in the voltage value of the level analog signal VDAC is (1 / 7.5) Cu ⁇ VREF, which is the same as when the gain shown in FIG.
- the voltage value of the analog signal VDAC output from the digital-analog converter 100 is set as shown in FIG.
- the range (output amplitude) is (7 / 7.5) Cu ⁇ VREF, which is the same as when the gain shown in FIG.
- the capacitor C used in the second offset adjustment by the digital-analog converter 100 is not limited to any one capacitor C provided in the capacitor unit 110, and a plurality of capacitors C provided in the capacitor unit 110 are used.
- the second offset adjustment can be performed using the offset adjustment capacitor.
- the operation of the digital-analog converter 100 in this case can be easily considered by considering the same operation as that in the case of performing the second offset adjustment described above. Therefore, a detailed description of the operation of performing the second offset adjustment using the plurality of capacitors C provided in the capacitor unit 110 as the offset adjustment capacitors for the analog signal VDAC output from the digital-analog converter 100 is omitted.
- the digital-analog converter 100 can perform the first offset adjustment and the second offset adjustment at the same time, that is, the offset adjustment combined with the first offset adjustment and the second offset adjustment.
- the digital-analog converter 100 when performing the second offset adjustment using the capacitor C2 shown in FIG. 6 as the offset adjustment capacitor, the first capacitor CA1 shown in FIG. 4 is used as the offset adjustment capacitor.
- the value of the digital signal DA1 may be fixed (held) to “1”.
- An analog signal VDAC having an offset adjustment for subtracting the voltage value of Cu ⁇ VREF can be output.
- the operation of the digital-analog converter 100 in this case can be easily considered by combining the operation for the first offset adjustment described above with the operation for the second offset adjustment described above. it can. Therefore, a detailed description of the operation when performing the offset adjustment in combination with the first offset adjustment and the second offset adjustment on the analog signal VDAC output from the digital-analog converter 100 is omitted.
- the analog signal VDAC having a 3-bit resolution that is output by adjusting the gain by 1 or 1/2 by using the capacitor C provided in the capacitor unit 110 as the offset adjustment capacitor. Can be offset.
- the digital-analog converter 100 it is possible to realize an analog signal VDAC that is switched in a range of a plurality of voltage values that are further offset adjusted in addition to gain adjustment while suppressing an increase in area required for forming the analog signal VDAC.
- the resolution of the analog signal VDAC output from the digital-analog converter 100 is not limited to 3 bits.
- the configuration and operation can be easily considered. Therefore, a detailed description of the configuration and operation of the digital-to-analog converter having a higher resolution of the number of bits is omitted.
- the digital-analog converter 100 uses different reference voltages VREF when sampling the voltage value of the input signal VIN using three types of reference voltages VREF and when generating the voltage value of the analog signal VDAC. It may be a configuration.
- the switch unit 120 included in the digital-analog converter 100 uses each switch SW to sample the voltage value of the input signal VIN at the node of the reference voltage VREF connected to the corresponding capacitor C. It differs depending on when the voltage value of VDAC is generated.
- the gain adjustment in the digital-analog converter of the present invention is not limited to the above-mentioned 1 or 1/2 times, and the voltage value range (output amplitude) of the output analog signal VDAC is further reduced to 1 / k.
- FIG. 8 is a block diagram showing an example of the configuration of the first modification of the digital-analog converter of the present invention.
- the digital-analog converter 101 shown in FIG. 8 is a digital-analog converter that outputs an analog signal VDAC having a 3-bit resolution based on the input signal VIN and the reference voltage VREF.
- the digital-analog converter 101 includes a capacitor unit 111 including a plurality of capacitors C weighted by binary numbers, and a switch unit 121 including a plurality of switches SW corresponding to the capacitors C included in the capacitor unit 111. ing.
- the digital-to-analog converter 101 has a gain of 1 ⁇ , 1/2 ⁇ , according to a digital signal D (digital signal D0 to digital signal D2, digital signal DA1, and digital signal DA2) input from an external control circuit.
- a digital signal D digital signal D0 to digital signal D2, digital signal DA1, and digital signal DA2
- the voltage value of the reference voltage VREF which is adjusted to 1/4 times and gain-adjusted to a predetermined multiple, is added to or subtracted from the voltage value of the input signal VIN and output as an analog signal VDAC.
- the capacitor unit 111 includes capacitors C0 to C2, a capacitor CA1, and a capacitor CA2.
- the switch unit 121 includes a switch SWS, a switch SW0 to a switch SW2, a switch SWA1, and a switch SWA2.
- the switches SW0 to SW2, the switch SWA1, and the switch SWA2 correspond to the capacitors C0 to C2, the capacitor CA1, and the capacitor CA2, respectively. More specifically, the switch SW0 corresponds to the capacitor C0.
- the switch SW1 corresponds to the capacitor C1.
- the switch SW2 corresponds to the capacitor C2.
- the switch SWA1 corresponds to the capacitor CA1.
- the switch SWA2 corresponds to the capacitor CA2.
- capacitors CA1 and CA2 included in the capacitor unit 111 and the switches SWA1 and SWA2 included in the switch unit 121 are added to adjust the output amplitude of the analog signal VDAC output from the digital-analog converter 101. Capacity and switches.
- the components of the digital-analog converter 101 shown in FIG. 8 include the same components as those of the digital-analog converter 100 shown in FIG. Therefore, in the constituent elements of the digital-analog converter 101, the same reference numerals are given to the same constituent elements as the constituent elements of the digital-analog converter 100, and a detailed description of each constituent element is omitted.
- the capacitors C0 to C2 and the capacitor CA1 are connected in the same manner as the capacitors C0 to C2 and the capacitor CA1 provided in the capacitor unit 110 in the digital-analog converter 100, respectively.
- the first terminal of the capacitor CA2 is also connected in parallel to the node of the analog signal VDAC output from the digital-analog converter 101.
- the second terminal of the capacitor CA2 is connected to the first terminal of the corresponding switch SWA2 in the switch unit 121.
- Each of the capacitors C0 to C2, the capacitor CA1, and the capacitor CA2 is binary weighted according to the capacitance value. More specifically, when the capacitance value of the capacitor C0 is 1, the capacitance values of the capacitors C1 and C2 are 2 times and 4 times, respectively. The capacitance values of the capacitors CA1 and CA2 are 1 ⁇ 2 times and 1 ⁇ 4 times. Note that the weights of the capacitance values of the capacitors C0 to C2, the capacitor CA1, and the capacitor CA2 may be other than binary numbers.
- the capacitance value of the capacitor C0 is the reference 1Cu
- the capacitance value of the capacitor C1 is 2Cu
- the capacitance value of the capacitor C2 is 4Cu.
- the capacitance value of the capacitor CA1 is 0.5Cu
- the capacitance value of the capacitor CA2 is 0.25Cu.
- the sum of the capacitance values of all the capacitances C provided in the capacitance part 111 is 7.75Cu.
- Each of the switch SWS, the switch SW0 to the switch SW2, and the switch SWA1 has the same function as each of the switch SWS, the switch SW0 to the switch SW2, and the switch SWA1 provided in the switch unit 120 in the digital-analog converter 100.
- the switch SWA2 connects (short-circuits) the second terminal of the corresponding capacitor CA2 in the capacitor unit 111 to one of the high potential side node and the low potential side node of the reference voltage VREF. It is. Also in FIG. 8, similarly to FIG. 1, the node on the high potential side of the reference voltage VREF is a node connected to the input terminal on the high potential of the reference voltage VREF, and the node on the low potential side is grounded (ground: GND). A case of a potential node is shown.
- the first terminal of the switch SWA2 is connected to the second terminal of the corresponding capacitor CA2.
- the second terminal of the switch SWA2 is connected to the node of the reference voltage VREF.
- the third terminal of the switch SWA2 is connected to the ground potential node.
- a control terminal of the switch SWA2 is connected to an input terminal of a digital signal DA2 that is a control signal for controlling the switch SWA2.
- the switch SWA2 switches the node connected to the first terminal to one of the reference voltage VREF and the ground potential according to the corresponding digital signal DA2. That is, the switch SWA2 connects the second terminal of the corresponding capacitor CA2 to either the reference voltage VREF or the ground potential according to the corresponding digital signal DA2.
- the operation when the digital-analog converter 101 outputs the analog signal VDAC is basically the same as the operation of the digital-analog converter 100 except that there is an operation for adjusting the gain to 1 ⁇ 4. That is, also in the digital-analog converter 101, as in the digital-analog converter 100, first, the voltage value of the input signal VIN is sampled in all the capacitors C of the capacitors C0 to C2, the capacitor CA1, and the capacitor CA2. After that, in the digital-analog converter 101, as in the digital-analog converter 100, the sum of the capacitance values of all capacitors C0 to C2, capacitor CA1, and capacitor CA2 is connected to the reference voltage VREF.
- An analog signal VDAC having a voltage value obtained by adding the voltage value of the reference voltage VREF that is a multiple according to the ratio of the capacitance C to the total capacitance value to the voltage value of the sampled input signal VIN is output. Therefore, detailed description regarding the operation in which the digital-analog converter 101 samples the voltage value of the input signal VIN and the operation in which the digital-analog converter 101 outputs the analog signal VDAC is omitted.
- the digital-analog converter 101 uses three capacitors C among the capacitors C0 to C2, the capacitor CA1, and the capacitor CA2 included in the capacitor 111 as voltage value generation capacitors.
- An analog signal VDAC having a 3-bit resolution is output. More specifically, similarly to the digital-analog converter 100, when the digital-analog converter 101 outputs an analog signal VDAC having a gain of 1 and a resolution of 3 bits, three capacitors C0 to C2 are provided. Eight voltage values (output level) obtained by adding the voltage value of (0 / 7.75) Cu to (7 / 7.75) Cu times the reference voltage VREF to the voltage value of the input signal VIN as a voltage value generation capacitor ) Analog signal VDAC.
- the digital-analog converter 101 also outputs three capacitors C0 to C1 and CA1 when outputting an analog signal VDAC with a gain of 1/2 and 3-bit resolution. Is used as a voltage value generation capacitor, and eight output levels obtained by adding a voltage value of (0 / 7.75) Cu to (3.5 / 7.75) Cu times the reference voltage VREF to the voltage value of the input signal VIN
- the analog signal VDAC is output.
- the digital capacitor 101 uses three capacitors C, which are a capacitor C0, a capacitor CA1, and a capacitor CA2, as voltage value generation capacitors.
- the analog signal VDAC of eight output levels is output by adding the voltage value of (0 / 7.75) Cu to (1.75 / 7.75) Cu times the reference voltage VREF to the voltage value of the input signal VIN.
- the digital-to-analog converter 101 uses all of the capacitors C0 to C2, the capacitor CA1, and the capacitor CA2 as voltage value generation capacitors, and outputs an analog signal VDAC with a gain of 3/4 and a resolution of 3 bits. It can also be output.
- the digital-analog converter 101 adds eight voltages obtained by adding the voltage value of (0 / 7.75) Cu to (5.25 / 7.75) Cu times the reference voltage VREF to the voltage value of the input signal VIN.
- a level analog signal VDAC is output.
- FIG. 9 to 12 are diagrams showing voltage values of a signal (analog signal VDAC) output from the digital-analog converter 101 according to the first modification of the present invention.
- FIG. 9 shows the voltage value of the analog signal VDAC output from the digital-analog converter 101 when the gain is adjusted to 1 time.
- FIG. 10 shows the voltage value of the analog signal VDAC output from the digital-analog converter 101 when the gain is adjusted to 1 ⁇ 2.
- FIG. 11 shows the voltage value of the analog signal VDAC output from the digital-analog converter 101 when the gain is adjusted to 1 ⁇ 4.
- FIG. 9 shows the voltage value of the analog signal VDAC output from the digital-analog converter 101 when the gain is adjusted to 1 time.
- FIG. 10 shows the voltage value of the analog signal VDAC output from the digital-analog converter 101 when the gain is adjusted to 1 ⁇ 2.
- FIG. 11 shows the voltage value of the analog signal VDAC output from the digital-analog converter 101 when the gain is adjusted to 1 ⁇ 4.
- FIG. 12 shows the voltage value of the analog signal VDAC output from the digital-analog converter 101 when the gain is adjusted to 3/4. 9 to 12, the 3-bit resolution analog signal VDAC output from the digital-analog converter 101 is set to eight output levels from output level 0 to output level 7, and the digital signal D0 to digital signal D2 and digital signal The voltage value of the analog signal VDAC is shown in association with the values of DA1 and digital signal DA2.
- the digital signal DS is input to each of the capacitors C0 to C2, the capacitor CA1, and the capacitor CA2 provided in the capacitor unit 111 by controlling the switch SWS provided in the switch unit 121. It is a digital signal D for sampling the voltage value of the signal VIN. For this reason, also in the digital-analog converter 101, the digital signal DS is converted by the digital-analog converter 101 into the sum of the capacitance values of all capacitors C0 to C2, capacitor CA1, and capacitor CA2, and the reference voltage VREF.
- the analog signal VDAC having a voltage value obtained by adding the voltage value of the reference voltage VREF that is a multiple of the voltage value of the reference voltage VREF in accordance with the ratio to the sum of the capacitance values of the capacitors C connected to is sampled.
- the open state (off state) of the switch SWS is maintained. That is, also in the digital-analog converter 101, the digital signal DS is fixed without being changed while being controlled in an open state (off state) in which the connection between the input terminal of the input signal VIN and the node of the analog signal VDAC is disconnected. It is a value to keep. Accordingly, the digital signal DS having a fixed value is not explicitly shown in FIGS.
- the voltage value of the input signal VIN is sampled in each of the capacitors C0 to C2, the capacitor CA1, and the capacitor CA2 provided in the capacitor unit 111.
- the nodes connected to the first terminals of the switches SW0 to SW2, the switch SWA1, and the switch SWA2 are the corresponding digital signals D0 to D2, digital signals DA1, and digital.
- the value of the signal DA2 is “0”, the node is switched to the node of the ground potential, and when it is “1”, the node is switched to the node of the reference voltage VREF.
- the relationship between the digital signal D and the analog signal VDAC when the digital-analog converter 101 adjusts the gain to 1 will be described with reference to FIG.
- the gain of the output amplitude of the analog signal VDAC output by the digital-analog converter 101 after gain adjustment is 1
- the three capacitors C of the capacitors C0 to C2 included in the capacitor 111 are set to voltage values.
- An analog signal VDAC having a 3-bit resolution is output as a generation capacitor. Therefore, in the digital-analog converter 101, the values of the digital signals D0 to D2 are controlled, and the values of the digital signals DA1 and DA2 are fixed (held) to “0”.
- the value of the digital signal D0 to the digital signal D2 (the value of the 3-bit digital signal D) corresponding to the three capacitors C0 to C2 used when the gain is 1 is used.
- analog signals VDAC of eight output levels are output.
- a 3-bit digital signal corresponding to three capacitors C0 to C2 based on the same concept as the digital-analog converter 100 when the gain shown in FIG.
- the binary code D represents the values of the digital signals D0 to D2, that is, the nodes connected to the first terminals of the switches SW0 to SW2.
- the added voltage value is output as an analog signal VDAC of output level 1.
- VDAC VIN + (1 / 7.75) Cu ⁇ VREF ... (23)
- VDAC VIN + (7 / 7.75) Cu ⁇ VREF ... (24)
- the digital-analog converter 101 when the gain of the output amplitude of the analog signal VDAC output by adjusting the gain is 1, the input signal VIN according to the values of the input digital signal D2 to digital signal D0.
- the change width of the voltage value of the analog signal VDAC output from the digital-analog converter 101 (the difference in the voltage value of the analog signal VDAC at the output level before and after) is (1/7. 75) Cu ⁇ VREF.
- the range (output amplitude) of the voltage value of the analog signal VDAC output from the digital-analog converter 101 is (7 / 7.75) Cu ⁇ VREF.
- the relationship between the digital signal D and the analog signal VDAC when the digital-analog converter 101 adjusts the gain by a factor of 1/2 will be described with reference to FIG.
- the gain of the output amplitude of the analog signal VDAC output from the digital-analog converter 101 after gain adjustment is 1 ⁇ 2
- the three capacitors C0 to C1 and CA1 included in the capacitor 111 are provided.
- an analog signal VDAC having a 3-bit resolution is output. Therefore, in the digital-analog converter 101, the values of the digital signals D0 to D1 and the digital signal DA1 are controlled, and the values of the digital signal D2 and the digital signal DA2 are fixed (held) to “0”.
- the values of the digital signal D0 to the digital signal D1 and the digital signal DA1 corresponding to the three capacitors C ie, the capacitors C0 to C1 and the capacitor CA1 used when the gain is 1 ⁇ 2 times
- the analog signal VDAC having eight output levels is output in accordance with the value of the 3-bit digital signal D).
- the binary of the 3-bit digital signal D corresponding to three capacitors C0 to C1 and CA1 is used.
- the code represents each value of the digital signal D0 to the digital signal D1 and the digital signal DA1, that is, a node connected to the first terminal of each of the switches SW0 to SW1 and the switch SWA1.
- the largest among the three capacitors C that is, the capacitors C0 to C1 and CA1.
- VDAC VIN + (0.5 / 7.75) Cu ⁇ VREF ... (25)
- VDAC VIN + (3.5 / 7.75) Cu ⁇ VREF ... (26)
- the analog signal VDAC is output.
- the change width of the voltage value of the analog signal VDAC output from the digital-analog converter 101 (the difference in the voltage value of the analog signal VDAC of the output level before and after) is (0.5 / 7.75) Cu ⁇ VREF.
- the range (output amplitude) of the voltage value of the analog signal VDAC output from the digital-analog converter 101 is (3.5 / 7.75) Cu ⁇ VREF.
- the relationship between the digital signal D and the analog signal VDAC when the digital-analog converter 101 adjusts the gain to 1 ⁇ 4 will be described with reference to FIG.
- the capacitance C0, the capacitance CA1, and the capacitance CA2 included in the capacitance unit 111 are three.
- Three capacitors C are used as voltage value generation capacitors, and an analog signal VDAC with a 3-bit resolution is output.
- the values of the digital signal D0, the digital signal DA1, and the digital signal DA2 are controlled, and the values of the digital signal D2 and the digital signal D1 are fixed (held) to “0”.
- the values of the digital signal D0, the digital signal DA1, and the digital signal DA2 corresponding to the three capacitors C0, CA1, and CA2 used when the gain is 1/4 times.
- the analog signal VDAC having eight output levels is output. Also in the description of FIG. 11, the capacitance C0, the capacitance CA1, and the capacitance CA2 are based on the same idea as when the gain shown in FIG.
- the binary code of the 3-bit digital signal D corresponding to the three capacitors C is the respective values of the digital signal D0, the digital signal DA1, and the digital signal DA2, that is, the first values of the switches SW0, SWA1, and SWA2. 1 represents a node connected to one terminal.
- VDAC VIN + (0.25 / 7.75) Cu ⁇ VREF ... (27)
- VDAC VIN + (0.5 / 7.75) Cu ⁇ VREF ... (28)
- VDAC VIN + (1.75 / 7.75) Cu ⁇ VREF ... (29)
- the digital-analog converter 101 has values of the input digital signal D0, digital signal DA1, and digital signal DA2.
- a level analog signal VDAC is output.
- the change width of the voltage value of the analog signal VDAC output from the digital-analog converter 101 (the difference in the voltage value of the analog signal VDAC at the output level before and after) is (0.25 / 7.75) Cu ⁇ VREF.
- the range (output amplitude) of the voltage value of the analog signal VDAC output from the digital-analog converter 101 is (1.75 / 7.75) Cu ⁇ VREF.
- the relationship between the digital signal D and the analog signal VDAC when the digital-analog converter 101 adjusts the gain to 3/4 will be described with reference to FIG.
- the capacitors C0 to C2, the capacitor CA1, and the capacitor included in the capacitor 111 are provided.
- An analog signal VDAC having a 3-bit resolution is output using all the capacitors C of CA2 as voltage value generation capacitors. Therefore, in the digital-analog converter 101, the values of the digital signal D0 to the digital signal D2, the digital signal DA1, and the digital signal DA2 are controlled.
- the digital signal D0 to the digital signal D2 and the digital signal DA1 corresponding to all the capacitances C0 to C2, the capacitance CA1, and the capacitance CA2 used when the gain is 3/4 times.
- the analog signal VDAC of eight output levels according to the value of the digital signal DA2 (the value of the 5-bit digital signal D).
- 5 corresponding to all the capacitances C, that is, the capacitances C0 to C2, the capacitance CA1, and the capacitance CA2, based on the same idea as the respective gain values shown in FIGS.
- the binary code of the bit digital signal D the respective values of the digital signal D0 to digital signal D2, the digital signal DA1, and the digital signal DA2, that is, the first of each of the switch SW0 to switch SW2, the switch SWA1, and the switch SWA2.
- VDAC VIN + (0.75 / 7.75) Cu ⁇ VREF ... (30)
- VDAC VIN + (1.5 / 7.75) Cu ⁇ VREF ... (31)
- VDAC VIN + (2.25 / 7.75) Cu ⁇ VREF ... (32)
- VDAC VIN + (3 / 7.75) Cu ⁇ VREF ... (33)
- the first terminal of the switch SW2 is connected to the node of the ground potential, and the switches SW1, SW0, SWA1, and SWA2 Each first terminal is connected to a node of the reference voltage VREF.
- the value is output as an analog signal VDAC with an output level of 5.
- VDAC VIN + (3.75 / 7.75) Cu ⁇ VREF ... (34)
- the first terminals of the switch SW1, the switch SW0, and the switch SWA2 are connected to the ground potential node.
- the first terminal of SWA1 is connected to the node of reference voltage VREF.
- VDAC VIN + (4.5 / 7.75) Cu ⁇ VREF ... (35)
- the first terminals of the switch SW1 and the switch SWA1 are connected to the ground potential node, the switch SW2, the switch SW0, and the switch The first terminal of SWA2 is connected to the node of the reference voltage VREF.
- VDAC VIN + (5.25 / 7.75) Cu ⁇ VREF ... (36)
- the analog signal VDAC having eight output levels is output.
- the change width of the voltage value of the analog signal VDAC output from the digital-analog converter 101 (the difference in the voltage value of the analog signal VDAC of the output level before and after) is (0.75 / 7.75) Cu ⁇ VREF.
- the range (output amplitude) of the voltage value of the analog signal VDAC output from the digital-analog converter 101 is (5.25 / 7.75) Cu ⁇ VREF.
- the capacitor CA1 and the capacitor CA2 are added to the capacitor 111, and the switch SWA1 and the switch SWA2 are added to the switch 121, so that the voltage value range of the output analog signal VDAC ( The output amplitude is adjusted to gain.
- the digital-analog converter 101 uses three capacitors C among the five capacitors C2 to C0, the capacitor CA1, and the capacitor CA2 included in the capacitor unit 111 as voltage value generation capacitors, and gain is increased.
- An analog signal VDAC having a 3-bit resolution adjusted to 1 time, 1/2 time, or 1/4 time is output.
- the digital-to-analog converter 101 outputs each analog signal VDAC having a resolution of 3 bits with a gain adjusted to 3/4 using each capacitor C provided in the capacitor 111 as a voltage value generation capacitor.
- each capacitor C provided in the capacitor unit 111 is output with a 3-bit resolution according to switching of the corresponding switch SW after sampling the voltage value of the input signal VIN. Is used as a capacitor C for gain adjustment.
- the capacitance value of the capacitance C (capacitance CA1 and capacitance CA2) added for gain adjustment of the output amplitude of the analog signal VDAC to be output is the smallest capacitance when the gain is 1 time.
- the capacitance value is smaller than the value capacitance C.
- the switch SW switch SWA1 and switch SWA2 added for gain adjustment of the output amplitude of the analog signal VDAC to be output is used for switching the reference voltage VREF provided in the switch unit 121.
- This is the same configuration as the switch SW (switch SW0 to switch SW2).
- the switch SW (switch SWA1 and switch SWA2) added in the digital-analog converter 101 is not a switch SW configured to achieve special performance.
- the digital-analog converter 101 is configured to output the analog signal VDAC that is switched in a range of a plurality of voltage values in which the gain is adjusted to 1 to 1/4, but the capacitors CA1 and CA2 are used. Only the switch SWA1 and the switch SWA2 are added. That is, as the digital-analog converter 101 is applied to a configuration that outputs a high-resolution analog signal VDAC, the digital-analog converter 101 can be realized by adding fewer components. Therefore, in the digital-analog converter 101, an increase in area required for forming the digital-analog converter 101 can be suppressed.
- the digital-analog converter 101 In the operation when the digital-analog converter 101 outputs the analog signal VDAC, the voltage value of the input signal VIN is sampled after all the capacitors C included in the capacitor 111 have sampled the voltage value of the input signal VIN.
- the operation of outputting the analog signal VDAC having a voltage value obtained by adding the multiple voltage values of the reference voltage VREF corresponding to the capacitance ratio of each capacitor C provided in the capacitor unit 111 changed by the digital signal D has been described.
- the digital-analog converter 101 can not only adjust the gain for the output analog signal VDAC having a resolution of 3 bits but also can adjust the offset.
- the area required for forming the analog signal VDAC switched in the range of a plurality of voltage values obtained by further adjusting the offset for the gain adjustment is increased. It can be realized with restraint.
- the operation when the offset adjustment is performed on the 3-bit resolution analog signal VDAC output from the digital-analog converter 101 is the same as the operation when the digital-analog converter 100 performs offset adjustment on the analog signal VDAC. The same can be considered. Therefore, a detailed description of the operation when the digital-analog converter 101 performs offset adjustment on the analog signal VDAC is omitted.
- the resolution of the analog signal VDAC output from the digital-analog converter 101 is not limited to 3 bits, like the digital-analog converter 100.
- the configuration and operation can be easily considered. Therefore, a detailed description of the configuration and operation of the digital-to-analog converter having a higher resolution of the number of bits is omitted.
- the gain of the output amplitude of the analog signal VDAC to be output is adjusted by the added capacitor C (capacitor CA1 or capacitor CA2) and switch SW (switch SWA1 or switch SWA2).
- the output analog signal VDAC can be attenuated by a predetermined ratio of the voltage value of the reference voltage VREF.
- FIG. 13 is a block diagram showing an example of the configuration of the second modified example of the digital-analog converter of the present invention.
- the digital-to-analog converter 102 shown in FIG. 13 is a digital-to-analog converter that outputs an analog signal VDAC having a 3-bit resolution based on the input signal VIN and the reference voltage VREF.
- the digital-analog converter 102 includes a capacitor unit 110 including a plurality of capacitors C weighted by binary numbers, a switch unit 120 including a plurality of switches SW corresponding to the capacitors C included in the capacitor unit 110, and attenuation And a capacitor CAT. Similar to the digital-analog converter 100, the digital-analog converter 102 increases the gain by 1 or according to the digital signal D (digital signal D0 to digital signal D2 and digital signal DA1) input from the external control circuit. The voltage value of the reference voltage VREF adjusted to 1/2 and gain adjusted to a predetermined multiple is added to or subtracted from the voltage value of the input signal VIN and output as an analog signal VDAC.
- the components of the digital-analog converter 102 shown in FIG. 13 include the same components as those of the digital-analog converter 100 shown in FIG. Therefore, in the constituent elements of the digital-analog converter 102, the same constituent elements as those of the digital-analog converter 100 are denoted by the same reference numerals, and detailed description thereof is omitted.
- the attenuation capacity CAT is a capacity for attenuating the analog signal VDAC output from the digital-analog converter 102 by a predetermined rate.
- the first terminal of the attenuation capacitor CAT is also connected in parallel to the node of the analog signal VDAC output from the digital-analog converter 102.
- the second terminal of the attenuation capacitor CAT is connected to one of the high potential side node and the low potential side node of the reference voltage VREF.
- the attenuation capacitor CAT attenuates the analog signal VDAC output from the digital-analog converter 102 by a rate at which the overall capacitance value (total capacitance value) increases due to the capacitance value of the attenuation capacitor CAT.
- the node on the high potential side of the reference voltage VREF is a node connected to the input terminal on the high potential of the reference voltage VREF, and the node on the low potential side is grounded (grounded). : GND) potential node.
- the second terminal of the attenuation capacitor CAT is connected to the node of the ground potential.
- the capacitance value of the attenuation capacitor CAT is a capacitance value necessary to attenuate the analog signal VDAC output from the digital-analog converter 102 by a predetermined ratio. In the following description, it is assumed that the capacitance value of the attenuation capacitor CAT is pCu.
- the total of the capacitance values of all the capacitances C included in the capacitance unit 110 (the overall capacitance value of the capacitance unit 110) 7.5Cu and the capacitance value pCu of the attenuation capacitance CAT are calculated.
- the operation when the digital-analog converter 102 outputs the analog signal VDAC is basically the same as the operation of the digital-analog converter 100. That is, also in the digital-analog converter 102, as in the digital-analog converter 100, first, the voltage value of the input signal VIN is sampled in all the capacitors C of the capacitors C0 to C2, the capacitor CA1, and the attenuation capacitor CAT. .
- the entire capacitance value in the digital-analog converter 102 (the total of the capacitance values of the capacitors C0 to C2, the capacitor CA1, and the attenuation capacitor CAT)
- the analog signal VDAC having a voltage value obtained by adding the voltage value of the reference voltage VREF in a multiple according to the ratio of the capacitance value of the capacitor C connected to the reference voltage VREF to the voltage value of the sampled input signal VIN is output. To do. Therefore, detailed description regarding the operation in which the digital-analog converter 102 samples the voltage value of the input signal VIN and the operation in which the digital-analog converter 102 outputs the analog signal VDAC is omitted.
- the digital-analog converter 102 uses the three capacitors C among the capacitors C0 to C2 and the capacitor CA1 provided in the capacitor unit 110 as voltage value generation capacitors, and has a 3-bit resolution.
- the analog signal VDAC is output. More specifically, as with the digital-analog converter 100, when the digital-analog converter 102 outputs an analog signal VDAC with a gain of 1 and a resolution of 3 bits, three capacitors C0 to C2 are provided. Eight voltages that are used as voltage value generation capacitors, and are obtained by adding a voltage value of (0 / (7.5 + p)) Cu to (7 / (7.5 + p)) Cu times the reference voltage VREF to the voltage value of the input signal VIN.
- An analog signal VDAC having a value (output level) is output.
- the digital-analog converter 102 also outputs three capacitors C0 to C1 and CA1 when outputting an analog signal VDAC with a gain of 1/2 and 3-bit resolution. Is used as a voltage value generation capacitor, and the voltage value of (0 / (7.5 + p)) Cu to (3.5 / (7.5 + p)) Cu times the reference voltage VREF is added to the voltage value of the input signal VIN.
- An analog signal VDAC having eight output levels is output.
- FIG. 14 and 15 are diagrams showing voltage values of a signal (analog signal VDAC) output from the digital-analog converter 102 according to the second modification of the present invention.
- FIG. 14 shows the voltage value of the analog signal VDAC output from the digital-analog converter 102 when the gain is adjusted to 1 time.
- FIG. 15 shows the voltage value of the analog signal VDAC output from the digital-analog converter 102 when the gain is adjusted to 1 ⁇ 2.
- the 3-bit resolution analog signal VDAC output from the digital-analog converter 102 is set to eight output levels from output level 0 to output level 7, and the digital signal D0 to digital signal D2 and the digital signal are output.
- the voltage value of the analog signal VDAC is shown in association with the value of DA1.
- the digital signal DS controls the switch SWS provided in the switch unit 120, and each of the capacitors C0 to C2 and the capacitor CA1 provided in the capacitor unit 110, and the attenuation capacitor CAT. Is a digital signal D for sampling the voltage value of the input signal VIN. For this reason, also in the digital-analog converter 102, the digital signal DS is obtained by the digital-analog converter 102 as a sum of the entire capacitance value in the digital-analog converter 102 and the capacitance value of the capacitor C connected to the reference voltage VREF.
- the open state (off state) of the switch SWS is maintained.
- the digital signal DS is fixed without being changed while being controlled in an open state (off state) in which the connection between the input terminal of the input signal VIN and the node of the analog signal VDAC is disconnected. This is the value to hold. Accordingly, in FIG. 14 and FIG. 15, the digital signal DS having a fixed value is not explicitly shown.
- the nodes connected to the first terminals of the switches SW0 to SW2 and SWA1 are the values of the corresponding digital signal D0 to digital signal D2 and digital signal DA1 being “0”.
- the node is switched to the node of the ground potential, and in the case of “1”, the node is switched to the node of the reference voltage VREF.
- the relationship between the digital signal D and the analog signal VDAC when the digital-analog converter 102 adjusts the gain to 1 will be described with reference to FIG.
- the capacitors C0 to C included in the capacitor unit 110 are provided as in the digital-analog converter 100.
- An analog signal VDAC with a resolution of 3 bits is output using the three capacitors C of C2 as voltage value generation capacitors.
- the values of the digital signals D0 to D2 are controlled, and the value of the digital signal DA1 is fixed (held) to “0”.
- the values of the digital signals D0 to D2 corresponding to the three capacitors C0 to C2 used when the gain is 1 3
- the analog signal VDAC having eight output levels is output in accordance with the bit digital signal D).
- a 3-bit digital signal corresponding to three capacitors C0 to C2 is based on the same concept as that of the digital-analog converter 100 when the gain shown in FIG.
- the binary code D represents the values of the digital signals D0 to D2, that is, the nodes connected to the first terminals of the switches SW0 to SW2.
- VDAC VIN + (1 / (7.5 + p)) Cu ⁇ VREF ... (37)
- VDAC VIN + (7 / (7.5 + p)) Cu ⁇ VREF ... (38)
- the digital-analog converter 102 when the gain of the output amplitude of the analog signal VDAC output by adjusting the gain is 1, the input signal VIN according to the values of the input digital signal D2 to digital signal D0.
- the change width of the voltage value of the analog signal VDAC output from the digital-analog converter 102 (the difference in the voltage value of the analog signal VDAC at the output level before and after) is (1 / (7 .5 + p)) Cu ⁇ VREF.
- the voltage value range (output amplitude) of the analog signal VDAC output from the digital-analog converter 102 is (7 / (7.5 + p)) Cu ⁇ VREF.
- the capacitor C0 provided in the capacitor unit 110 is the same as the digital-analog converter 100.
- the analog signal VDAC having a 3-bit resolution is output.
- the digital-analog converter 102 As in the digital-analog converter 100, the values of the digital signal D0 to the digital signal D1 and the digital signal DA1 are controlled, and the value of the digital signal D2 is fixed (held) to “0”. Is done.
- the digital-analog converter 102 also has digital signals D0-digital signals corresponding to three capacitors C0 to C1 and CA1 used when the gain is 1 ⁇ 2.
- the analog signal VDAC having eight output levels is output according to the value of D1 and the value of the digital signal DA1 (value of the 3-bit digital signal D). Also in the description of FIG. 15, based on the same concept as the digital-analog converter 100 when the gain shown in FIG.
- the binary code of the 3-bit digital signal D represents the values of the digital signals D0 to D1 and the digital signal DA1, that is, the nodes connected to the first terminals of the switches SW0 to SW1 and SWA1. .
- the largest among the three capacitors C that is, the capacitors C0 to C1 and the capacitor CA1.
- VDAC VIN + (0.5 / (7.5 + p)) Cu ⁇ VREF ... (39)
- VDAC voltage value of the reference voltage
- the digital-analog converter 102 when the value of the digital signal D is “111”, the first terminals of the switch SW1, the switch SW0, and the switch SWA1 are connected to the reference voltage VREF. Connected to other nodes.
- VDAC VIN + (3.5 / (7.5 + p)) Cu ⁇ VREF ... (40)
- An analog signal VDAC having eight output levels is output.
- the change width of the voltage value of the analog signal VDAC output from the digital-analog converter 102 (the difference between the voltage values of the analog signal VDAC at the output level before and after) is (0.5 / (7.5 + p)) Cu ⁇ VREF.
- the range (output amplitude) of the voltage value of the analog signal VDAC output from the digital-analog converter 102 is (3.5 / (7.5 + p)) Cu ⁇ VREF.
- the digital-analog converter 102 similarly to the digital-analog converter 101, by adding the capacitor CA1 to the capacitor unit 110 and adding the switch SWA1 to the switch unit 120, the output amplitude of the analog signal VDAC to be output is output. To adjust the gain.
- the digital-analog converter 102 uses three capacitors C among the four capacitors C included in the capacitor unit 110 as voltage value generation capacitors, and gains are multiplied by 1 or 1 / An analog signal VDAC having a resolution of 3 bits adjusted to 2 times is output. As a result, the digital-analog converter 102 can obtain the same effects as those of the digital-analog converter 100.
- the digital-analog converter 102 is configured to attenuate the analog signal VDAC to be output by a predetermined ratio by adding an attenuation capacitor CAT.
- the digital-analog converter 102 can further adjust the gain with respect to the attenuated arbitrary output amplitude, and in order to form an analog signal VDAC that is switched in a range of a plurality of gain-adjusted voltage values. This can be realized while suppressing an increase in required area.
- the digital-analog converter 102 performs not only gain adjustment and attenuation by a predetermined ratio but also offset adjustment for the output analog signal VDAC having 3-bit resolution. Can do. Accordingly, in the digital-analog converter 102, similarly to the digital-analog converter 100, the area required for forming the analog signal VDAC that is switched in the range of a plurality of voltage values obtained by further offset adjustment for gain adjustment is increased. It can be realized with restraint.
- the operation when the offset adjustment is performed on the analog signal VDAC having a resolution of 3 bits output from the digital-analog converter 102 is the same as the operation when the offset adjustment is performed on the analog signal VDAC in the digital-analog converter 100. The same can be considered. Therefore, a detailed description of the operation when the digital-analog converter 102 performs offset adjustment on the analog signal VDAC is omitted.
- the resolution of the analog signal VDAC output from the digital-analog converter 102 is not limited to 3 bits, like the digital-analog converter 100.
- the configuration and operation can be easily considered. Therefore, a detailed description of the configuration and operation of the digital-to-analog converter having a higher resolution of the number of bits is omitted.
- the voltage value of the input signal (for example, the input signal VIN) is sampled, and the voltage value of the sampled input signal VIN is based on the reference voltage (for example, the reference voltage VREF).
- a digital-to-analog converter (for example, the digital-to-analog converter 100) that outputs an analog signal (analog signal VDAC) of a voltage value obtained by adding or subtracting a voltage value with a predetermined resolution, and the first terminal is an output node of the analog signal VDAC
- the second terminal is connected to either the high potential side (for example, the input terminal of the reference voltage VREF) or the low potential side (for example, the ground (ground: GND) potential) of the reference voltage VREF.
- each weighted eg binary weighted
- a plurality of capacitors (capacitors C) and the respective capacitors C corresponding to each of the capacitors C are connected in accordance with the input control signal (digital signal D).
- the selected number of capacitors C is used as a voltage value generating capacitor for generating a voltage value based on the reference voltage VREF to be added / subtracted by switching the node to which the second terminal is connected by the corresponding switch SW, and a plurality of capacitors C Among these, the reference voltage VRE for adding and subtracting the remaining capacitor C that is not used as the voltage value generation capacitor while holding the node to which the second terminal is connected by the corresponding switch SW.
- Used as the gain adjustment capacitor for gain adjustment of the voltage value based on the digital-to-analog converter (e.g., a digital analog converter 100) is configured.
- each capacitor C is a main capacitor (for example, a capacitor C0, a capacitor C1, a capacitor having weighted binary numbers corresponding to the resolution of the output analog signal VDAC).
- the gain value is changed in order from the largest sub capacitance of the sub capacitance included in the gain adjustment capacitance.
- Capacitance is included in the voltage value generation capacity, and gain adjustment is performed for the same number of sub capacity as the main capacity included in the voltage value generation capacity in order from the sub capacity with the smallest capacity value among the sub capacity included in the voltage value generation capacity.
- a digital-to-analog converter (for example, the digital-to-analog converter 100) included in the capacitor is configured.
- the voltage value of the input signal VIN is sampled by the corresponding switch SW at the connection destination of the second terminal of at least one of the plurality of capacitors C.
- a digital-to-analog converter (for example, the digital-to-analog converter 100) used for voltage value offset adjustment based on the reference voltage VREF that is switched to a node different from the connection node and sometimes added or subtracted by the voltage value generation capacitor is configured.
- the connection destination of the second terminal of at least one capacitor C among the plurality of capacitors C is switched to the corresponding switch.
- a digital-to-analog converter (for example, digital-to-analog conversion) that is used for voltage value offset adjustment based on a reference voltage VREF that is switched to a node different from the node to be connected when offset adjustment is not performed by SW and is added or subtracted by a voltage value generation capacitor Device 100).
- the voltage value of the input signal (for example, the input signal VIN) is sampled, and the voltage value of the sampled input signal VIN is based on the reference voltage (for example, the reference voltage VREF).
- a digital-to-analog converter (for example, digital-to-analog converter 100) that outputs an analog signal (analog signal VDAC) of a voltage value obtained by adding or subtracting a voltage value with a predetermined resolution, and the first terminal is an output node of the analog signal VDAC
- the second terminal is connected to either the high potential side (for example, the input terminal of the reference voltage VREF) or the low potential side (for example, the ground (ground: GND) potential) of the reference voltage VREF.
- each weighted (eg binary weighted) Corresponding to each of the capacitors C and the connection destination of the second terminal of the corresponding capacitor C on the high potential side according to the input control signal (digital signal D).
- a method of driving a digital-to-analog converter including a plurality of switches (switch SW) that switches to or holds one of the node and the low-potential side node.
- the number of capacitors C corresponding to the resolution of the analog signal VDAC to be output is used as a voltage value generation capacitor, and the node to which the second terminal is connected is switched by the corresponding switch SW, and addition / subtraction is performed.
- a step of generating a voltage value based on the reference voltage VREF and a remaining capacitor C that is not used as a voltage value generation capacitor among the plurality of capacitors C is used as a gain adjustment capacitor. Holding the node connected to the second terminal by the corresponding switch SW, and adjusting the gain of the voltage value based on the reference voltage VREF to be added / subtracted (for example, the digital-analog converter 100) Driving method).
- the switch unit is added.
- the voltage value of the reference voltage VREF is adjusted to 1 / k times.
- the number of capacitors C corresponding to the resolution of the analog signal VDAC to be output is used as the voltage value generation capacitor.
- an analog signal VDAC having a predetermined resolution in which the gain value of the reference voltage VREF is adjusted to 1 / k times is output. That is, in the digital-analog converter of the present invention, after sampling the voltage value of the input signal VIN, a plurality of capacitors C provided in the capacitor unit are output with a predetermined resolution corresponding to the switching of the corresponding switch SW. Used as a capacitor C for generating the voltage value of VDAC. In the digital-analog converter of the present invention, the remaining capacitor C provided in the capacitor unit is fixed (held) without switching the corresponding switch SW. Thereby, the digital-analog converter of the present invention can output the analog signal VDAC obtained by adding / subtracting the voltage value of the reference voltage VREF whose gain is adjusted to 1 / k times to the voltage value of the input signal VIN.
- the capacitance value of the capacitor C (for example, the capacitor CA1) added to adjust the gain of the output amplitude of the analog signal VDAC to be output is the smallest when the gain is 1.
- the capacitance value is smaller than the capacitance C of the capacitance value.
- the switch SW (for example, the switch SWA1) added to adjust the gain of the output amplitude of the analog signal VDAC to be output is used for switching the reference voltage VREF provided in the switch unit.
- the switch SW has a configuration similar to that of the switch SW (for example, the switch SW0 to the switch SW2).
- the switch SW (for example, the switch SWA1) added in the digital-analog converter of the present invention is not a switch SW configured to achieve special performance. That is, the digital-analog converter of the present invention has the smallest capacitance value despite the configuration that outputs the analog signal VDAC that is switched in the range of a plurality of voltage values in which the gain is adjusted from 1 to 1 / k times. It is only necessary to add a capacitor C having a capacitance value smaller than that of the capacitor C and a switch SW similar to the switch SW used for switching the reference voltage VREF.
- the digital-to-analog converter of the present invention can be realized with the addition of fewer components as it is applied to a configuration for outputting a high-resolution analog signal VDAC. Therefore, in the digital-analog converter of the present invention, an increase in area required for forming the digital-analog converter of the present invention can be suppressed.
- FIG. 16 is a block diagram showing an example of the configuration of the analog-digital converter of the present invention.
- the analog-to-digital converter 200 illustrated in FIG. 16 includes a digital-to-analog converter 100, a comparator 210, and a control circuit 220.
- the digital-analog converter 100 adds the analog signal VDAC having a 3-bit resolution obtained by adding a voltage value based on the reference voltage VREF whose gain is adjusted to 1 or 1/2 to the voltage value of the input signal VIN. Output to the comparator 210.
- the comparator 210 compares the voltage value of the analog signal VDAC output from the digital-analog converter 100 with the input voltage value of the comparison target voltage (comparison reference voltage VCOM in FIG. 16).
- the comparator 210 outputs to the control circuit 220 a digital signal VCOUT representing a comparison result corresponding to the magnitude relationship between the voltage value of the compared analog signal VDAC and the voltage value of the comparison reference voltage VCOM. More specifically, the comparator 210 is a digital signal indicating whether the voltage value of the analog signal VDAC is a voltage value equal to or higher than the voltage value of the comparison reference voltage VCOM or a voltage value lower than the comparison reference voltage VCOM.
- VCOUT is output to the control circuit 220.
- the comparator 210 when the voltage value of the analog signal VDAC is equal to or higher than the voltage value of the comparison reference voltage VCOM, the comparator 210 outputs the “High” level digital signal VCOUT to the control circuit 220. On the other hand, when the voltage value of the analog signal VDAC is lower than the comparison reference voltage VCOM, the comparator 210 outputs a “Low” level digital signal VCOUT to the control circuit 220.
- the method by which the comparator 210 compares the voltage value of the analog signal VDAC and the voltage value of the comparison reference voltage VCOM, the configuration of the comparator 210, and the like are not particularly defined.
- comparison reference voltage VCOM the number and type of comparison reference voltage VCOM are not particularly specified.
- the comparator 210 may be configured to perform a comparison operation using two types of comparison reference voltages VCOM. Further, a configuration in which a signal obtained by inverting the input signal VIN may be used as the comparison reference voltage VCOM.
- the comparison reference voltage VCOM is input to the digital-analog converter 100, and the voltage value of the analog signal VDAC output from the digital-analog converter 100 is compared with the input voltage value of the input signal VIN. Also good.
- the control circuit 220 generates a digital signal D (digital signal DS, digital signal D0 to digital signal D2, and digital signal DA1) based on the digital signal VCOUT output from the comparator 210, and generates each of the generated digital signals. D is output to the digital-analog converter 100. Each digital signal D output from the control circuit 220 is connected to a control terminal of a corresponding switch SW provided in the switch unit 120 in the digital-analog converter 100. As a result, the control circuit 220 causes the digital-analog converter 100 to operate to output the above-described 3-bit resolution analog signal VDAC.
- the control circuit 220 is a so-called SAR (Successive Application Register) logic circuit.
- the control circuit 220 sequentially determines the magnitude of the voltage value of the input signal VIN to be analog-to-digital converted based on the digital signal VCOUT output from the comparator 210.
- the control circuit 220 outputs a value representing the finally determined voltage value of the input signal VIN as a digital signal OUT as a result of analog-digital conversion of the input signal VIN by the analog-digital converter 200.
- the digital-to-analog converter 100 included in the analog-to-digital converter 200 is a digital-to-analog converter that outputs an analog signal VDAC having a 3-bit resolution. For this reason, the control circuit 220 outputs a digital signal OUT with a 3-bit resolution as a result of analog-digital conversion of the input signal VIN.
- the analog-to-digital converter 200 regarding the method and configuration for the control circuit 220 to generate the digital signal D, the direction and configuration for operating (controlling) the digital-analog converter 100, the structure of the output digital signal OUT, etc. Not specified.
- the digital signal D output from the control circuit 220 may also serve as the digital signal OUT.
- the analog-to-digital converter 200 also particularly relates to a method of switching the magnification (1 or 1/2) when the output amplitude of the analog signal VDAC output from the digital-to-analog converter 100 by the control circuit 220 is adjusted. not regulated.
- control circuit 220 may be configured to switch the magnification for gain adjustment of the output amplitude of the analog signal VDAC output from the digital-analog converter 100 in accordance with control from an external signal processing circuit.
- the number of comparisons required for the analog-digital converter 200 to perform analog-digital conversion with a desired resolution is not particularly specified.
- the digital-to-analog converter 100 and the control circuit 220 provided in the analog-to-digital converter 200 may be configured to determine one bit out of 3-bit resolution by a plurality of comparison operations. Therefore, in the digital-analog converter 100, each capacitor C in the capacitor unit 110 may be configured with a plurality of capacitors having the same capacitance value.
- the analog-digital converter 200 is configured as a successive approximation type analog-digital converter. Since the digital-analog converter 100 adjusts the gain by 1 or 1/2 and outputs the analog signal VDAC as described above, the analog-digital converter 200 increases the input / output gain by 1 or 2 times. It is configured as a successive approximation type analog-digital converter that adjusts the input signal VIN to analog-digital conversion. Therefore, the analog-to-digital converter 200 performs analog-to-digital conversion even when the same input signal VIN is converted from analog to digital depending on whether the gain of the analog signal VDAC output from the digital-to-analog converter 100 is 1 or 1/2. The value of the resulting digital signal OUT will be different.
- the magnitude of the input signal VIN is a magnitude corresponding to half the value of the output amplitude of the analog signal VDAC that is output when the gain is one.
- the gain of the analog signal VDAC output from the digital-analog converter 100 is 1, the value of the digital signal OUT is “011”.
- the gain of the analog signal VDAC output from the digital-analog converter 100 is 1 ⁇ 2, the value of the digital signal OUT is “111”.
- the control circuit 220 determines in the analog-digital conversion process one bit at a time from the most significant bit (MSB) to the least significant bit (LSB). Get.
- the control circuit 220 outputs the digital signal OUT indicating the final voltage value of the input signal VIN after obtaining the least significant bit (LSB) determination result.
- FIG. 17 is a timing chart showing an example of the operation (analog / digital conversion operation) of the analog / digital converter 200 of the present invention.
- FIG. 17 shows that the digital / analog converter 100 outputs an analog signal VDAC obtained by adjusting the gain to 1 and adding it to the voltage value of the input signal VIN. It is an example of operation
- FIG. 17 shows each signal in each operation period when the analog-digital converter 200 performs analog-digital conversion on the voltage value of the input signal VIN. More specifically, FIG. 17 shows respective signals of the digital signals D (digital signal DS, digital signal D2 to digital signal D0, digital signal DA1) output from the control circuit 220 to the digital-analog converter 100. Show. FIG. 17 shows determination completion timing of each bit in the digital signal OUT that is output as a result of analog-digital conversion by the analog-digital converter 200. FIG. 17 also shows an analog signal VDAC output from the digital-analog converter 100 to the comparator 210 in response to the digital signal D output from the control circuit 220 in comparison with the input signal VIN and the comparison reference voltage VCOM. ing. FIG. 17 shows a digital signal VCOUT as a comparison result obtained when the comparator 210 compares the voltage value of the analog signal VDAC with the voltage value of the comparison reference voltage VCOM.
- the corresponding first terminals of the switches SW2 to SW0 and the switch SWA1 are connected to the node of the ground potential.
- the comparator 210 when the voltage value of the analog signal VDAC is equal to or higher than the voltage value of the comparison reference voltage VCOM, the comparator 210 outputs the “High” level digital signal VCOUT, and the analog signal When the voltage value of VDAC is lower than the digital signal VCOUT, the “Low” level digital signal VCOUT is output.
- the digital signal DA1 corresponding to the capacitor CA1 is output during all the operation periods.
- the “Low” level is maintained and does not change, and thus the description thereof is omitted as appropriate.
- the control circuit 220 sets the digital signal DS to the “High” level, the digital signal D2 to the digital signal D0, and the digital signal DA1 to “ Set to “Low” level.
- the input terminal of the input signal VIN and the node of the analog signal VDAC are connected by the switch SWS, and the capacitors C2 to C0 and CA1 are respectively connected by the switches SW2 to SW0 and the switch SWA1.
- the second terminal is connected to the ground potential node.
- each of the capacitors C2 to C0 and the capacitor CA1 is charged with a charge corresponding to the potential difference between the potential of the input signal VIN and the ground potential. Thereafter, the control circuit 220 sets the digital signal DS to the “Low” level at the timing t1. As a result, in the digital-analog converter 100, the connection between the input terminal of the input signal VIN and the node of the analog signal VDAC is disconnected by the switch SWS. In the digital-analog converter 100, the voltage value of the input signal VIN is sampled, and the charge at the timing t1 is held in all the capacitors C2 to C0 and the capacitor CA1.
- the voltage value of the analog signal VDAC output from the digital-analog converter 100 is expressed by the above equation (1)
- the charge Q accumulated in the entire capacitance unit 110 is expressed by the above equation (2).
- the control circuit 220 first sets the digital signal D2 to the “High” level from the timing t1, and maintains each of the digital signals D1 to D0 at the “Low” level. That is, the control circuit 220 sets the value of the 3-bit digital signal D to “100”. Accordingly, in the digital-analog converter 100, the second terminal of the capacitor C2 is connected to the node of the reference voltage VREF by the switch SW2, and the second terminals of the capacitors C1 and C0 are respectively connected by the switch SW1 and the switch SW0. Is connected to a node at ground potential.
- FIG. 17 shows a state where the voltage value of the analog signal VDAC becomes the voltage value of the output level 4 (VIN + (4 / 7.5) Cu ⁇ VREF).
- the comparator 210 outputs to the control circuit 220 a digital signal VCOUT representing a comparison result obtained by comparing the voltage value of the analog signal VDAC and the voltage value of the comparison reference voltage VCOM at this time.
- FIG. 17 shows a state where the comparator 210 compares the voltage value of the analog signal VDAC with the voltage value of the comparison reference voltage VCOM and outputs the digital signal VCOUT at the timing t2.
- the control circuit 220 acquires the digital signal VCOUT, holds the value of the most significant bit BIT2 of the digital signal OUT, and outputs it. More specifically, since the voltage value of the analog signal VDAC is equal to or higher than the voltage value of the comparison reference voltage VCOM, the comparator 210 outputs the “High” level digital signal VCOUT. As a result, the control circuit 220 acquires the “High” level digital signal VCOUT, holds it as the value of the most significant bit BIT2 of the digital signal OUT, and shows how the value of the digital signal OUT changes.
- the control circuit 220 determines whether to switch the value of the digital signal D2 based on the digital signal VCOUT output from the comparator 210 at the timing t2. More specifically, when the digital signal VCOUT output from the comparator 210 is at “High” level, the control circuit 220 sets the value of the digital signal D2 to “Low” level at timing t2. On the other hand, when the digital signal VCOUT output from the comparator 210 is at the “Low” level, the control circuit 220 maintains the value of the digital signal D2 at the “High” level at the timing t2. The control circuit 220 sets the digital signal D1 to “High” level from the timing t2. The control circuit 220 maintains the digital signal D0 at the “Low” level.
- the control circuit 220 sets the value of the 3-bit digital signal D to either “010” or “110” according to the comparison result (digital signal VCOUT) at the timing t2. That is, when the digital signal VCOUT output from the comparator 210 is at “High” level, the control circuit 220 changes the voltage value of the analog signal VDAC from the timing t2 from the current voltage value (2/7. 5) Switch to the output level 2 voltage value (VIN + (2 / 7.5) Cu ⁇ VREF) expressed by the above equation (5) obtained by subtracting only the voltage value of Cu ⁇ VREF.
- the control circuit 220 changes the voltage value of the analog signal VDAC from the timing t2 to the current voltage value (2/7. 5)
- the voltage level is switched to the output level 6 voltage value (VIN + (6 / 7.5) Cu ⁇ VREF) expressed by the above equation (9) obtained by adding only the voltage value of Cu ⁇ VREF.
- the control circuit 220 sets the value of the 3-bit digital signal D to “010” from the timing t2. That is, the control circuit 220 sets the value of the digital signal D2 to the “Low” level, sets the digital signal D1 to the “High” level, and maintains the digital signal D0 at the “Low” level.
- the switch SW2 connects the second terminal of the capacitor C2 to the node of the ground potential
- the switch SW1 connects the second terminal of the capacitor C1 to the node of the reference voltage VREF.
- the second terminal of the capacitor C0 is connected to the ground potential node by SW0.
- FIG. 17 shows a state where the voltage value of the analog signal VDAC becomes a voltage value of the output level 2 (VIN + (2 / 7.5) Cu ⁇ VREF).
- the comparator 210 outputs to the control circuit 220 a digital signal VCOUT representing a comparison result obtained by comparing the voltage value of the analog signal VDAC and the voltage value of the comparison reference voltage VCOM at this time.
- the comparator 210 outputs the digital signal VCOUT of “Low” level.
- the control circuit 220 acquires the “Low” level digital signal VCOUT, holds it as the value of the bit BIT1 of the digital signal OUT, and shows how the value of the digital signal OUT changes.
- the control circuit 220 determines whether to switch the value of the digital signal D1 based on the digital signal VCOUT output from the comparator 210 at timing t3. Note that the concept for determining whether or not the control circuit 220 switches the value of the digital signal D1 is the same as that for determining whether or not to switch the value of the digital signal D2. That is, when the digital signal VCOUT output from the comparator 210 is at “High” level, the control circuit 220 sets the value of the digital signal D1 to “Low” level at timing t3. On the other hand, when the digital signal VCOUT output from the comparator 210 is at the “Low” level, the control circuit 220 maintains the value of the digital signal D1 at the “High” level at timing t3. The control circuit 220 sets the digital signal D0 to “High” level from the timing t3.
- the control circuit 220 changes the value of the 3-bit digital signal D according to the comparison result (digital signal VCOUT) at the timing t3. More specifically, when the current value of the 3-bit digital signal D is “010”, the control circuit 220 sets the value of the 3-bit digital signal D to “001” or “011” from the timing t3. To one of the values. On the other hand, when the value of the current 3-bit digital signal D is “110”, the control circuit 220 sets the value of the 3-bit digital signal D to “101” or “111” from timing t3. To the value of.
- the control circuit 220 determines that the analog signal from timing t3 is The voltage value of the output level 1 expressed by the above equation (4) obtained by subtracting the voltage value of the signal VDAC by the voltage value of (1 / 7.5) Cu ⁇ VREF from the current voltage value (VIN + (1/7. 5) Switch to Cu ⁇ VREF).
- the control circuit 220 performs analog processing from the timing t3.
- the control circuit 220 determines that the analog signal from timing t3 is present when the current value of the 3-bit digital signal D is “110” and the digital signal VCOUT output from the comparator 210 is at “High” level.
- the voltage value of the output level 5 expressed by the above formula (8) obtained by subtracting the voltage value of the signal VDAC from the current voltage value by the voltage value of (1 / 7.5) Cu ⁇ VREF (VIN + (5/7. 5) Switch to Cu ⁇ VREF).
- the control circuit 220 performs analog processing from the timing t3.
- the control circuit 220 since the current value of the 3-bit digital signal D is “010” and the digital signal VCOUT output from the comparator 210 is at the “Low” level, the control circuit 220 starts from the timing t3.
- the value of the 3-bit digital signal D is set to “011”. That is, the control circuit 220 maintains the value of the digital signal D2 at the “Low” level, maintains the digital signal D1 at the “High” level, and sets the digital signal D0 to the “High” level.
- the switch SW2 connects the second terminal of the capacitor C2 to the node of the ground potential
- the switch SW1 connects the second terminal of the capacitor C1 to the node of the reference voltage VREF.
- FIG. 17 shows a state where the voltage value of the analog signal VDAC becomes a voltage value of the output level 3 (VIN + (3 / 7.5) Cu ⁇ VREF).
- the comparator 210 outputs to the control circuit 220 a digital signal VCOUT representing a comparison result obtained by comparing the voltage value of the analog signal VDAC and the voltage value of the comparison reference voltage VCOM at this time.
- the comparator 210 outputs the digital signal VCOUT of “Low” level.
- the control circuit 220 acquires the “Low” level digital signal VCOUT, holds it as the value of the bit BIT0 of the digital signal OUT, and shows how the value of the digital signal OUT changes.
- the control circuit 220 acquires the digital signal VCOUT output from the comparator 210 one bit at a time from the most significant bit (MSB) to the least significant bit (LSB) in the comparison execution period, The value of each bit BIT of the digital signal OUT is held. Then, the control circuit 220 outputs the value of each bit BIT that is finally held as a digital signal OUT that represents the magnitude of the voltage value of the input signal VIN analog-digital converted by the analog-digital converter 200.
- the analog-digital converter 200 In the description of the operation of the analog-digital converter 200 described above, after the value of each bit BIT is held at the determination completion timing of each bit in the digital signal OUT, that is, after the value of the least significant bit BIT0 is determined, The operation of outputting the value of each bit BIT held as a digital signal OUT indicating the magnitude of the voltage value of the final input signal VIN has been described. That is, the operation in the case where the analog-digital converter 200 is an analog-digital converter that outputs the digital signal OUT in a parallel format has been described. However, the analog-digital converter 200 may be an analog-digital converter that outputs the digital signal OUT in the serial output format. In this case, the analog-to-digital converter 200 sequentially outputs the digital signal OUT representing the magnitude of the voltage value of the final input signal VIN every time the determination result of each bit BIT is obtained.
- the analog-to-digital converter 200 repeats the above-described operation during the sampling period and the operation during the comparison execution period, and sequentially converts the voltage value of the input signal VIN sequentially input from analog to digital.
- the analog-digital converter 200 starts sampling of the next input signal VIN from timing t4, and starts a comparison operation that compares the voltage value of the analog signal VDAC and the voltage value of the comparison reference voltage VCOM from timing t5. doing.
- the comparison operation is performed based on the voltage value of the next input signal VIN, and the value of each bit BIT is held according to the determination. Yes.
- the control circuit 220 acquires the digital signal VCOUT corresponding to the least significant bit (LSB) in the input signal VIN currently being analog-to-digital converted, and As long as the value of the bit BIT is held, the sampling of the next input signal VIN and the comparison operation based on the voltage value of the next input signal VIN may be started from any timing.
- FIG. 17 shows that the output of bit BIT0 from timing t4 ends during the sampling period of the next input signal VIN. For example, when the sampling period of the next input signal VIN is short The timing at which the bit BIT0 is output and the timing t5 at which the sampling of the next input signal VIN is completed and the comparison operation is started may overlap. However, the output of bit BIT0 from timing t4 does not overlap the output of bit BIT2 corresponding to the next input signal VIN.
- FIG. 18 is a timing chart showing an example of another operation (analog / digital conversion operation) of the analog / digital converter 200 of the present invention.
- the digital-analog converter 100 outputs an analog signal VDAC in which the gain is adjusted to 1/2 and added to the voltage value of the input signal VIN. It is an example of operation
- the relationship between the analog signal VDAC and the comparison reference voltage VCOM will also be described.
- a 3-bit digital signal D (digital signal D) corresponding to the three capacitors C, that is, the capacitors C0 to C1 and the capacitor CA1, used when the gain of the digital-analog converter 100 is 1 ⁇ 2 times.
- D1, digital signal D0, and digital signal DA1) will be described in binary code as appropriate.
- the control circuit 220 samples the voltage value of the input signal VIN in the sampling period, and the capacitance provided in the capacitance unit 110 in the digital-analog converter 100. Charges at timing t1 are held in all capacitors C0 to C2 and capacitor CA1.
- the operation of each component in this case is the same as the operation in the case where the voltage value of the input signal VIN is analog-digital converted with a gain value of 1 shown in FIG. Therefore, a detailed description of the operation during the sampling period when the voltage value of the input signal VIN is converted from analog to digital with a double gain value is omitted.
- the control circuit 220 first sets the digital signal D1 to the “High” level from the timing t1, and maintains the digital signal D0 and the digital signal DA1 at the “Low” level. That is, the control circuit 220 sets the value of the 3-bit digital signal D to “100”. Accordingly, in the digital-analog converter 100, the second terminal of the capacitor C1 is connected to the node of the reference voltage VREF by the switch SW1, and the second terminals of the capacitor C0 and the capacitor CA1 are respectively connected by the switch SW0 and the switch SWA1. Is connected to a node at ground potential.
- FIG. 18 shows a state where the voltage value of the analog signal VDAC becomes a voltage value of the output level 4 (VIN + (2 / 7.5) Cu ⁇ VREF).
- the comparator 210 outputs to the control circuit 220 a digital signal VCOUT representing a comparison result obtained by comparing the voltage value of the analog signal VDAC and the voltage value of the comparison reference voltage VCOM at this time.
- the comparator 210 calculates the voltage value of the analog signal VDAC at timing t2. A state in which the digital signal VCOUT is output by comparing with the voltage value of the comparison reference voltage VCOM is shown.
- the control circuit 220 acquires the digital signal VCOUT, holds the value of the most significant bit BIT2 of the digital signal OUT, and outputs it.
- the comparator 210 outputs the digital signal VCOUT of “Low” level.
- the control circuit 220 acquires the “Low” level digital signal VCOUT, holds it as the value of the most significant bit BIT2 of the digital signal OUT, and shows how the value of the digital signal OUT changes.
- the control circuit 220 determines whether to switch the value of the digital signal D1 based on the digital signal VCOUT output from the comparator 210 at timing t2.
- the concept when the control circuit 220 determines whether to switch the value of the digital signal D1 is that when the voltage value of the input signal VIN is analog-digital converted with a gain value of 1 time, the digital signal D2 or the digital signal D1. This is the same as the concept for determining whether to switch the value of. That is, when the digital signal VCOUT output from the comparator 210 is at “High” level, the control circuit 220 sets the value of the digital signal D1 to “Low” level at timing t2.
- the control circuit 220 maintains the value of the digital signal D1 at the “High” level at the timing t2.
- the control circuit 220 sets the digital signal D0 to “High” level from the timing t2. Note that the control circuit 220 maintains the digital signal DA1 at the “Low” level.
- the control circuit 220 performs analog-to-digital conversion of the voltage value of the input signal VIN with a gain value of 1 shown in FIG. 17 according to the comparison result (digital signal VCOUT) at the timing t2.
- the value of the 3-bit digital signal D is set to either “010” or “110”. That is, when the digital signal VCOUT output from the comparator 210 is at “High” level, the control circuit 220 changes the voltage value of the analog signal VDAC from the timing t2 from the current voltage value (1/7. 5) Switch to the output level 2 voltage value (VIN + (1 / 7.5) Cu ⁇ VREF) expressed by the above equation (12) obtained by subtracting only the voltage value of Cu ⁇ VREF.
- the control circuit 220 sets the voltage value of the analog signal VDAC from the timing t2 to the current voltage value (1/7. 5) Switch to a voltage value of output level 6 (VIN + (3 / 7.5) Cu ⁇ VREF) obtained by adding only the voltage value of Cu ⁇ VREF.
- the control circuit 220 sets the value of the 3-bit digital signal D to “110” from the timing t2. That is, the control circuit 220 maintains the value of the digital signal D1 at the “High” level, sets the digital signal D0 to the “High” level, and maintains the digital signal DA1 at the “Low” level.
- the switch SW1 connects the second terminal of the capacitor C1 to the node of the reference voltage VREF
- the switch SW0 connects the second terminal of the capacitor C0 to the node of the reference voltage VREF.
- FIG. 18 shows a state where the voltage value of the analog signal VDAC becomes a voltage value of the output level 6 (VIN + (3 / 7.5) Cu ⁇ VREF).
- the comparator 210 outputs to the control circuit 220 a digital signal VCOUT representing a comparison result obtained by comparing the voltage value of the analog signal VDAC and the voltage value of the comparison reference voltage VCOM at this time.
- the comparator 210 calculates the voltage value of the analog signal VDAC at timing t3. A state in which the digital signal VCOUT is output by comparing with the voltage value of the comparison reference voltage VCOM is shown.
- the control circuit 220 determines whether to switch the value of the digital signal D0 based on the digital signal VCOUT output from the comparator 210 at the timing t3.
- the control circuit 220 determines whether or not to switch the value of the digital signal D0 based on the digital signal D2 or the digital signal D1 when the voltage value of the input signal VIN is converted from analog to digital with a gain value of one. This is the same as the concept for determining whether to switch the value of.
- the control circuit 220 sets the digital signal DA1 to “High” level from the timing t3.
- the control circuit 220 performs analog-to-digital conversion of the voltage value of the input signal VIN with a gain value of 1 shown in FIG. 17 according to the comparison result (digital signal VCOUT) at the timing t3.
- the value of the 3-bit digital signal D is changed. More specifically, when the current value of the 3-bit digital signal D is “010”, the control circuit 220 sets the value of the 3-bit digital signal D to “001” or “011” from the timing t3. To one of the values. On the other hand, when the value of the current 3-bit digital signal D is “110”, the control circuit 220 sets the value of the 3-bit digital signal D to “101” or “111” from timing t3. To the value of.
- the control circuit 220 determines that the analog signal from timing t3 is The voltage value of the output level 1 expressed by the above equation (11) obtained by subtracting the voltage value of the signal VDAC from the current voltage value by the voltage value of (0.5 / 7.5) Cu ⁇ VREF (VIN + (0. 5 / 7.5) Switch to Cu ⁇ VREF).
- the control circuit 220 performs analog processing from the timing t3.
- Output level 3 voltage value (VIN + (1.5 / 7.5) Cu ⁇ VREF obtained by adding the voltage value of signal VDAC to the current voltage value by the voltage value of (0.5 / 7.5) Cu ⁇ VREF. ).
- control circuit 220 determines that the analog signal from timing t3 is present when the value of the current 3-bit digital signal D is “110” and the digital signal VCOUT output from the comparator 210 is at “High” level.
- the voltage value of the output level 5 obtained by subtracting the voltage value of the signal VDAC from the current voltage value by the voltage value of (0.5 / 7.5) Cu ⁇ VREF (VIN + (2.5 / 7.5) Cu ⁇ VREF).
- the control circuit 220 performs analog processing from timing t3.
- the control circuit 220 since the value of the current 3-bit digital signal D is “110” and the digital signal VCOUT output from the comparator 210 is at the “Low” level, the control circuit 220 starts from the timing t3.
- the value of the 3-bit digital signal D is set to “111”. That is, the control circuit 220 maintains the value of the digital signal D1 at the “High” level, maintains the digital signal D0 at the “High” level, and sets the digital signal DA1 to the “High” level.
- the switch SW1 connects the second terminal of the capacitor C1 to the node of the reference voltage VREF
- the switch SW0 connects the second terminal of the capacitor C0 to the node of the reference voltage VREF.
- the switch SWA1 connects the second terminal of the capacitor CA1 to the node of the reference voltage VREF.
- FIG. 18 shows a state where the voltage value of the analog signal VDAC becomes a voltage value of the output level 7 (VIN + (3.5 / 7.5) Cu ⁇ VREF).
- the comparator 210 outputs to the control circuit 220 a digital signal VCOUT representing a comparison result obtained by comparing the voltage value of the analog signal VDAC and the voltage value of the comparison reference voltage VCOM at this time.
- the comparator 210 calculates the voltage value of the analog signal VDAC at timing t4. A state in which the digital signal VCOUT is output by comparing with the voltage value of the comparison reference voltage VCOM is shown.
- control circuit 220 performs analog-to-digital conversion of the voltage value of the input signal VIN with a gain value of 1 even when the voltage value of the input signal VIN is converted to analog with a gain value of 2 times.
- the digital signal VCOUT output from the comparator 210 is sequentially obtained bit by bit from the most significant bit (MSB) to the least significant bit (LSB), and each bit of the digital signal OUT is acquired. Holds the value of BIT.
- control circuit 220 analog-digital converts the voltage value of the input signal VIN with a double gain value, as in the case of analog-digital conversion of the voltage value of the input signal VIN with a single gain value,
- the value of each bit BIT finally held is output as a digital signal OUT that represents the magnitude of the voltage value of the input signal VIN analog-digital converted by the analog-digital converter 200.
- the analog-to-digital converter 200 repeats the operation in the sampling period and the operation in the comparison execution period when the voltage value of the input signal VIN is analog-to-digital converted with the above-described double gain value, and the input signal sequentially input
- the voltage value of VIN is sequentially converted from analog to digital.
- the analog-digital converter 200 performs sampling of the next input signal VIN from timing t4 in the same manner as the operation when the voltage value of the input signal VIN is analog-digital converted with the gain value of 1 shown in FIG.
- the comparison operation for comparing the voltage value of the analog signal VDAC with the voltage value of the comparison reference voltage VCOM is started from the timing t5. Also in FIG.
- the next input is performed in the same manner as in the case of analog-digital conversion of the voltage value of the input signal VIN with the gain value of 1 shown in FIG.
- the comparison operation is performed based on the input signal VIN, and the value of each bit BIT is held according to the determination.
- the analog-to-digital converter 200 is similar to the case of converting the voltage value of the input signal VIN into analog to digital with a single gain value.
- the sampling operation of the next input signal VIN and the comparison operation based on the voltage value of the next input signal VIN may be started from any timing as long as the control circuit 220 holds the values of all the bits BIT. .
- the analog-to-digital converter 200 adjusts the input / output gain to 1 or 2 using the analog signal VDAC output from the digital-to-analog converter 100 and adjusted in gain to 1 or 1/2. It is configured as a successive approximation type analog-digital converter that performs analog-digital conversion of the input signal VIN.
- the digital-to-analog converter 100 used in the analog-to-digital converter 200 is configured to output the analog signal VDAC switched in a range of a plurality of voltage values adjusted for gain, but the digital-to-analog converter 100 is An increase in area required for formation can be suppressed. As a result, the analog-digital converter 200 can also be realized while suppressing an increase in area required for formation.
- the gain is adjusted by the analog-to-digital converter 200 according to the configuration of the digital-to-analog converter 100, so that the gain is adjusted to 2 times by digital signal processing with respect to the digital value OUT whose gain has been adjusted by 1 time. It is possible to suppress a decrease in S / N (Signal / Noise) characteristics and distortion characteristics rather than doing (that is, bit shifting).
- the digital-analog converter used to configure the analog-digital converter of the present invention is not limited to the digital-analog converter 100 described above. That is, the digital-analog converter used to configure the analog-digital converter of the present invention is, for example, the digital-analog converter of the present invention having any configuration described above, such as the digital-analog converter 101 or the digital-analog converter 102 described above. May be used.
- analog-digital converter 200 In the analog-digital converter 200 described above, a configuration in which one digital-analog converter 100 is provided and the analog signal VDAC output from the digital-analog converter 100 is input as one signal to be compared by the comparator 210 has been described. .
- the number of digital-to-analog converters used in the analog-to-digital converter of the present invention is not limited to one, and analog signals VDAC output by different digital-to-analog converters for both signals to be compared by the comparator. Can also be configured.
- FIG. 19 is a block diagram showing an example of the configuration of a modification of the analog-digital converter of the present invention.
- the analog-to-digital converter 201 illustrated in FIG. 19 includes two digital-to-analog converters 100 (a digital-to-analog converter 100P and a digital-to-analog converter 100N), a comparator 211, and a control circuit 221.
- the analog-digital converter 201 is an analog-digital converter that outputs a digital signal OUT with 4-bit resolution by using two digital-analog converters 100 with 3-bit resolution.
- each of the digital-analog converter 100P and the digital-analog converter 100N outputs a 3-bit resolution analog signal VDAC having a voltage value based on the reference voltage VREF gain-adjusted by 1 or 1/2.
- This is a digital-to-analog converter 100.
- the digital-to-analog converter 100P generates a 3-bit resolution analog signal VDACP obtained by adding a voltage value based on the gain-adjusted reference voltage VREF to the voltage value of the input signal VIN. Output to the input terminal.
- the digital-to-analog converter 100N adds a 3-bit resolution analog signal VDACN obtained by adding a voltage value based on the gain-adjusted reference voltage VREF to the voltage value of the comparison reference voltage VCOM. Output to the negative input terminal.
- the comparator 211 is a comparator having the same configuration as the comparator 210 shown in FIG. However, the comparator 211 receives the voltage value of the analog signal VDACP from the digital-analog converter 100P input to the positive input terminal and the voltage of the analog signal VDACN from the digital-analog converter 100N input to the negative input terminal. Compare the value. The comparator 211 outputs to the control circuit 221 a digital signal VCOUT representing a comparison result corresponding to the magnitude relationship between the voltage value of the compared analog signal VDACP and the voltage value of the analog signal VDACN.
- the comparator 211 outputs a digital signal VCOUT indicating whether the voltage value of the analog signal VDACP is equal to or higher than the voltage value of the analog signal VDACN or lower than the analog signal VDACN. Output to the control circuit 221. For example, when the voltage value of the analog signal VDACP is equal to or higher than the voltage value of the analog signal VDACN, the comparator 211 outputs the “High” level digital signal VCOUT to the control circuit 221. On the other hand, when the voltage value of the analog signal VDACP is lower than the analog signal VDACN, the comparator 211 outputs the “Low” level digital signal VCOUT to the control circuit 221.
- the method in which the comparator 211 compares the magnitude relationship between the voltage value of the analog signal VDACP and the voltage value of the analog signal VDACN, the configuration of the comparator 211, and the like are not particularly defined.
- the control circuit 221 Based on the digital signal VCOUT output from the comparator 211, the control circuit 221 generates a digital signal D corresponding to each of the digital / analog converter 100P and the digital / analog converter 100N, and generates each of the generated digital signals D. Are output to the corresponding digital-analog converter 100P or digital-analog converter 100N. More specifically, the control circuit 221 generates a digital signal DP (digital signal DSP, digital signal D0P to digital signal D2P, and digital signal DA1P) corresponding to the digital-analog converter 100P, and generates each of the generated digital signals. DP is output to the digital-analog converter 100P.
- DP digital signal DSP, digital signal D0P to digital signal D2P, and digital signal DA1P
- Each of the digital signals DP output from the control circuit 221 is connected to the corresponding control terminal of each switch SW provided in the switch unit 120 in the digital-analog converter 100P.
- the control circuit 221 causes the digital-analog converter 100P to output the above-described 3-bit analog signal VDACP.
- the control circuit 221 generates a digital signal DN (digital signal DSN, digital signal D0N to digital signal D2N, and digital signal DA1N) corresponding to the digital-analog converter 100N, and the generated digital signal DN is converted to digital analog. Output to converter 100N.
- Each of the digital signals DN output from the control circuit 221 is connected to a control terminal of a corresponding switch SW provided in the switch unit 120 in the digital-analog converter 100N.
- the control circuit 221 causes the digital-analog converter 100N to output the above-described 3-bit resolution analog signal VDACN.
- the control circuit 221 generates a digital signal DP and a digital signal DN, and the direction and configuration for operating (controlling) the digital-analog converter 100P and the digital-analog converter 100N. Is not specified.
- control circuit 221 sets the magnification for gain adjustment of the output amplitude of the analog signal VDAC output from each of the digital-analog converter 100P and the digital-analog converter 100N according to control from the external signal processing circuit. It may be configured to switch.
- the control circuit 221 is also a SAR logic circuit similar to the control circuit 220 provided in the analog-digital converter 200. Therefore, the control circuit 221 sequentially determines the difference between the voltage value of the analog signal VDACP and the voltage value of the analog signal VDACN based on the digital signal VCOUT output from the comparator 211. In other words, similarly to the control circuit 220, the control circuit 221 also sequentially determines the magnitude of the voltage value of the input signal VIN to be analog-digital converted based on the digital signal VCOUT output from the comparator 211.
- the control circuit 221 outputs a value representing the finally determined voltage value of the input signal VIN as a digital signal OUT as a result of analog-digital conversion of the input signal VIN by the analog-digital converter 201.
- the digital-analog converter 100P included in the analog-digital converter 201 is a digital-analog converter that outputs an analog signal VDACP with a resolution of 3 bits.
- the digital-analog converter 100N included in the analog-digital converter 201 is a digital-analog converter that outputs an analog signal VDACN having a 3-bit resolution. Therefore, the control circuit 221 outputs a digital signal OUT having a 4-bit resolution as a result of analog-digital conversion of the input signal VIN.
- the structure of the digital signal OUT output from the control circuit 221 is not particularly specified.
- the analog-to-digital converter 201 is also configured as a successive approximation type analog-to-digital converter, similar to the analog-to-digital converter 200.
- the digital-analog converter 100P adjusts the gain by 1 or 1/2 as described above and outputs the analog signal VDACP.
- the digital-analog converter 100N adjusts the gain to 1 or 1/2 and outputs the analog signal VDACN. Therefore, the analog-to-digital converter 201 is configured as a successive approximation type analog-to-digital converter that adjusts the input / output gain by 1 or 2 and performs analog-to-digital conversion on the input signal VIN.
- the analog-to-digital converter 201 also performs one bit from the most significant bit (MSB) to the least significant bit (LSB) when the input signal VIN is converted from analog to digital. The determination results in the analog-digital conversion process are obtained in order.
- the control circuit 221 obtains the determination result of the least significant bit (LSB)
- the final voltage value of the input signal VIN is increased.
- a digital signal OUT is output.
- the operation of the analog-digital converter 201 will be described.
- the operation when the analog-digital converter 201 performs analog-digital conversion of the voltage value of the input signal VIN with a gain value of 1 will be described.
- P the constituent elements (not shown) provided in the two digital-analog converters 100
- N the reference numerals given to the constituent elements.
- Which component is the digital-analog converter 100P or the digital-analog converter 100N.
- the capacitor C2 included in the digital-analog converter 100P is expressed as “capacitance C2P”
- the switch SW0 included in the digital-analog converter 100N is expressed as “switch SW0N”.
- a 3-bit digital signal D (digital signal D2, digital signal D1, and three bits C corresponding to three capacitors C2 to C0 used when the gain of the digital-analog converter 100 is 1) is used.
- the value of the digital signal D0) will be described in binary code as appropriate.
- the digital signal DA1 corresponding to the capacitor CA1 is output during all the operation periods. The “Low” level is maintained and does not change, and thus the description thereof is omitted as appropriate.
- the control circuit 221 sets the digital signal DSP and the digital signal DSN to the “High” level, the digital signal D2P to the digital signal D0P, and Each of the digital signal DA1P, the digital signal D2N to the digital signal D0N, and the digital signal DA1N is set to the “Low” level.
- the input terminal of the input signal VIN and the node of the analog signal VDACP are connected by the switch SWSP, and the capacitors C2P to C0P and CA1P are respectively connected by the switch SW2P to the switch SW0P and the switch SWA1P.
- the second terminal is connected to the ground potential node.
- each of capacitors C2P to C0P and capacitor CA1P is charged with a charge corresponding to the potential difference between the potential of input signal VIN and the ground potential.
- the input terminal of the comparison reference voltage VCOM and the node of the analog signal VDACN are connected by the switch SWSN, and the capacitors C2N to C0N and CA1N are respectively connected by the switch SW2N to switch SW0N and the switch SWA1N.
- the second terminal is connected to the ground potential node.
- each of the capacitors C2N to C0N and the capacitor CA1N is charged with a charge according to the potential difference between the potential of the comparison reference voltage VCOM and the ground potential.
- the control circuit 221 sets the digital signal DSP and the digital signal DSN to the “Low” level.
- the switch SWSP disconnects the input terminal of the input signal VIN and the node of the analog signal VDACP.
- the voltage value of the input signal VIN is sampled, and the charge due to the input signal VIN is held in all the capacitors C of the capacitors C2P to C0P and CA1P.
- the switch SWSN disconnects the input terminal of the comparison reference voltage VCOM and the node of the analog signal VDACN.
- the voltage value of the comparison reference voltage VCOM is sampled, and the charge by the comparison reference voltage VCOM is held in all the capacitors C of the capacitors C2N to C0N and the capacitor CA1N.
- the comparator 211 compares the voltage value of the analog signal VDACP output from the digital-analog converter 100P with the voltage value of the analog signal VDACN output from the digital-analog converter 100N.
- a digital signal VCOUT indicating the comparison result is output to the control circuit 221.
- the control circuit 221 acquires the “High” level or “Low” level digital signal VCOUT and holds it as the value of the most significant bit BIT3 of the digital signal OUT.
- control circuit 221 determines whether to switch the value of the digital signal D2P or the value of the digital signal D2N based on the digital signal VCOUT output from the comparator 211. More specifically, when the digital signal VCOUT output from the comparator 211 is at the “High” level, the control circuit 221 sets the value of the digital signal D2N to the “High” level. On the other hand, when the digital signal VCOUT output from the comparator 211 is at the “Low” level, the control circuit 221 sets the value of the digital signal D2P to the “High” level.
- the control circuit 221 changes the value of either the digital signal D2P or the digital signal D2N from “0” to “1” in accordance with the digital signal VCOUT. That is, when the digital signal VCOUT output from the comparator 211 is at the “High” level, the control circuit 221 changes the voltage value of the analog signal VDACN to the current voltage value (4 / 7.5) Cu ⁇ The voltage is switched to a voltage value (VCOM + (4 / 7.5) Cu ⁇ VREF) obtained by adding only the voltage value of VREF.
- the control circuit 221 changes the voltage value of the analog signal VDACP to the current voltage value (4 / 7.5) Cu ⁇ .
- the voltage is switched to a voltage value (VIN + (4 / 7.5) Cu ⁇ VREF) obtained by adding only the voltage value of VREF.
- the comparator 211 outputs to the control circuit 221 a digital signal VCOUT representing a comparison result obtained by comparing the voltage value of the analog signal VDACP and the voltage value of the analog signal VDACN at this time. Accordingly, the control circuit 221 acquires the “High” level or “Low” level digital signal VCOUT and holds it as the value of the bit BIT2 of the digital signal OUT.
- control circuit 221 determines whether to switch the value of the digital signal D1P or the value of the digital signal D1N based on the digital signal VCOUT output from the comparator 211. More specifically, when the digital signal VCOUT output from the comparator 211 is at the “High” level, the control circuit 221 sets the value of the digital signal D1N to the “High” level. On the other hand, when the digital signal VCOUT output from the comparator 211 is at the “Low” level, the control circuit 221 sets the value of the digital signal D1P to the “High” level.
- the control circuit 221 changes the value of either the digital signal D1P or the digital signal D1N from “0” to “1” in accordance with the digital signal VCOUT. That is, when the digital signal VCOUT output from the comparator 211 is at the “High” level, the control circuit 221 changes the voltage value of the analog signal VDACN to the current voltage value ((2 / 7.5) Cu ⁇ The voltage value is switched to the voltage value obtained by adding only the voltage value of VREF. On the other hand, when the digital signal VCOUT output from the comparator 211 is at the “Low” level, the control circuit 221 changes the voltage value of the analog signal VDACP to the current voltage value (2 / 7.5) Cu ⁇ . The voltage value is switched to the voltage value obtained by adding only the voltage value of VREF.
- the comparator 211 outputs to the control circuit 221 a digital signal VCOUT representing a comparison result obtained by comparing the voltage value of the analog signal VDACP and the voltage value of the analog signal VDACN at this time.
- the control circuit 221 acquires the digital signal VCOUT of “High” level or “Low” level and holds it as the value of the bit BIT1 of the digital signal OUT.
- the control circuit 221 determines whether to switch the value of the digital signal D0P or the value of the digital signal D0N based on the digital signal VCOUT output from the comparator 211. More specifically, the control circuit 221 sets the value of the digital signal D0N to the “High” level when the digital signal VCOUT output from the comparator 211 is at the “High” level. On the other hand, when the digital signal VCOUT output from the comparator 211 is at the “Low” level, the control circuit 221 sets the value of the digital signal D0P to the “High” level.
- the control circuit 221 changes the value of either the digital signal D0P or the digital signal D0N from “0” to “1” in accordance with the digital signal VCOUT. That is, when the digital signal VCOUT output from the comparator 211 is at “High” level, the control circuit 221 changes the voltage value of the analog signal VDACN to the current voltage value (1 / 7.5) Cu ⁇ . The voltage is switched to the voltage value obtained by adding only the voltage value of VREF. On the other hand, when the digital signal VCOUT output from the comparator 211 is at the “Low” level, the control circuit 221 changes the voltage value of the analog signal VDACP to the current voltage value (1 / 7.5) Cu ⁇ . The voltage is switched to the voltage value obtained by adding only the voltage value of VREF.
- the comparator 211 outputs to the control circuit 221 a digital signal VCOUT representing a comparison result obtained by comparing the voltage value of the analog signal VDACP and the voltage value of the analog signal VDACN at this time. Accordingly, the control circuit 221 acquires the “High” level or “Low” level digital signal VCOUT and holds it as the value of the bit BIT0 of the digital signal OUT.
- the control circuit 221 acquires the digital signal VCOUT output from the comparator 211 sequentially bit by bit from the most significant bit (MSB) to the least significant bit (LSB) in the comparison execution period, The value of each bit BIT of the digital signal OUT is held. Then, the control circuit 221 outputs the value of each bit BIT finally held as a digital signal OUT representing the magnitude of the voltage value of the input signal VIN that is analog-digital converted by the analog-digital converter 201.
- the analog-digital converter 201 repeats the above-described operation in the sampling period and the operation in the comparison execution period, and sequentially converts the voltage value of the input signal VIN that is sequentially input into analog-digital conversion.
- the analog-digital converter 201 performs sampling based on the sampling of the next input signal VIN and the voltage value of the next input signal VIN from any timing as long as the control circuit 221 holds the values of all the bits BIT. The operation may be started.
- the operation of the analog-digital converter 201 described above is an operation when the analog-digital converter 201 is an analog-digital converter that outputs a digital signal OUT in a parallel format.
- the analog-to-digital converter 201 may be an analog-to-digital converter that outputs the digital signal OUT in a serial output format, as in the above-described analog-to-digital converter 200.
- the analog-to-digital converter 201 in this case also obtains the digital signal OUT representing the magnitude of the voltage value of the final input signal VIN every time the determination result of each bit BIT is obtained. Are output sequentially.
- the control circuit 221 samples the voltage value of the input signal VIN during the sampling period.
- the operation of each component in this case is the same as that in the case of analog-digital conversion of the voltage value of the input signal VIN with a gain value of one. Therefore, a detailed description of the operation during the sampling period when the voltage value of the input signal VIN is converted from analog to digital with a double gain value is omitted.
- the comparator 211 compares the voltage value of the analog signal VDACP output from the digital-analog converter 100P with the voltage value of the analog signal VDACN output from the digital-analog converter 100N.
- a digital signal VCOUT indicating the comparison result is output to the control circuit 221.
- the control circuit 221 acquires the “High” level or “Low” level digital signal VCOUT and holds it as the value of the most significant bit BIT3 of the digital signal OUT.
- control circuit 221 determines whether to switch the value of the digital signal D1P or the value of the digital signal D1N based on the digital signal VCOUT output from the comparator 211. More specifically, when the digital signal VCOUT output from the comparator 211 is at the “High” level, the control circuit 221 sets the value of the digital signal D1N to the “High” level. On the other hand, when the digital signal VCOUT output from the comparator 211 is at the “Low” level, the control circuit 221 sets the value of the digital signal D1P to the “High” level.
- the control circuit 221 changes the value of either the digital signal D1P or the digital signal D1N from “0” to “1” in accordance with the digital signal VCOUT. That is, when the digital signal VCOUT output from the comparator 211 is at the “High” level, the control circuit 221 changes the voltage value of the analog signal VDACN to the current voltage value ((2 / 7.5) Cu ⁇ The voltage value is switched to the voltage value obtained by adding only the voltage value of VREF. On the other hand, when the digital signal VCOUT output from the comparator 211 is at the “Low” level, the control circuit 221 changes the voltage value of the analog signal VDACP to the current voltage value (2 / 7.5) Cu ⁇ . The voltage value is switched to the voltage value obtained by adding only the voltage value of VREF.
- the comparator 211 outputs to the control circuit 221 a digital signal VCOUT representing a comparison result obtained by comparing the voltage value of the analog signal VDACP and the voltage value of the analog signal VDACN at this time. Accordingly, the control circuit 221 acquires the “High” level or “Low” level digital signal VCOUT and holds it as the value of the bit BIT2 of the digital signal OUT.
- control circuit 221 changes the value of either the digital signal D0P or the digital signal D0N from “0” to “1” based on the digital signal VCOUT output from the comparator 211. Thereby, the control circuit 221 switches the voltage value of the analog signal VDACP or the analog signal VDACN to a voltage value obtained by adding the voltage value of (1 / 7.5) Cu ⁇ VREF to the current voltage value.
- the comparator 211 outputs to the control circuit 221 a digital signal VCOUT representing a comparison result obtained by comparing the voltage value of the analog signal VDACP and the voltage value of the analog signal VDACN at this time.
- the control circuit 221 acquires the digital signal VCOUT of “High” level or “Low” level and holds it as the value of the bit BIT1 of the digital signal OUT.
- control circuit 221 changes the value of either the digital signal DA1P or the digital signal DA1N from “0” to “1” based on the digital signal VCOUT output from the comparator 211. Thereby, the control circuit 221 switches the voltage value of the analog signal VDACP or the analog signal VDACN to a voltage value obtained by adding the voltage value of (0.5 / 7.5) Cu ⁇ VREF to the current voltage value.
- the comparator 211 outputs to the control circuit 221 a digital signal VCOUT representing a comparison result obtained by comparing the voltage value of the analog signal VDACP and the voltage value of the analog signal VDACN at this time. Accordingly, the control circuit 221 acquires the “High” level or “Low” level digital signal VCOUT and holds it as the value of the bit BIT0 of the digital signal OUT.
- the control circuit 221 performs analog-to-digital conversion of the voltage value of the input signal VIN with a double gain value, the control circuit 221 performs analog-to-digital conversion of the voltage value of the input signal VIN with a single gain value.
- the digital signal VCOUT output from the comparator 211 is sequentially obtained bit by bit from the most significant bit (MSB) to the least significant bit (LSB), and each bit of the digital signal OUT is acquired. Holds the value of BIT.
- the control circuit 221 performs analog-to-digital conversion of the voltage value of the input signal VIN with a double gain value, as in the case of analog-to-digital conversion of the voltage value of the input signal VIN with a single gain value.
- the value of each bit BIT finally held is output as a digital signal OUT representing the magnitude of the voltage value of the input signal VIN analog-digital converted by the analog-digital converter 201.
- the analog-digital converter 201 repeats the above-described operation in the sampling period and the operation in the comparison execution period, and sequentially converts the voltage value of the input signal VIN that is sequentially input into analog-digital conversion. Note that even when the voltage value of the input signal VIN is analog-to-digital converted with a double gain value, the analog-digital converter 201 is the same as when the voltage value of the input signal VIN is analog-digital converted with a single gain value.
- the sampling operation of the next input signal VIN and the comparison operation based on the voltage value of the next input signal VIN may be started from any timing as long as the control circuit 221 holds the values of all the bits BIT. .
- the analog-to-digital converter 201 is configured as a successive approximation type analog-to-digital converter that outputs the digital signal OUT with 4-bit resolution by using two digital-to-analog converters 100. Since each of the digital-analog converter 100P and the digital-analog converter 100N adjusts the gain by 1 or 1/2 and outputs the analog signal VDACP and the analog signal VDACN, the analog-digital converter 201 The input / output gain is adjusted to 1 or 2 times to convert the input signal VIN into an analog-to-digital converter.
- each of the digital-analog converter 100P and the digital-analog converter 100N used in the analog-digital converter 201 is configured to output the analog signal VDAC switched in a range of a plurality of voltage values adjusted for gain. Therefore, an increase in the area required for forming each digital-analog converter 100 can be suppressed. As a result, the analog-to-digital converter 201 can also be realized while suppressing an increase in the area required for forming, similarly to the analog-to-digital converter 200. In addition, the analog-to-digital converter 201 also adjusts the gain by the analog-to-digital converter 201 according to the configuration of the digital-to-analog converter 100 in the same manner as the analog-to-digital converter 200. Thus, it is possible to suppress the deterioration of the S / N characteristic and the distortion characteristic, compared to the case where the gain is adjusted twice (that is, bit-shifted) by digital signal processing.
- a digital-to-analog converter for example, the digital-to-analog converter 100
- a digital-to-analog converter for example, the digital-to-analog converter 100
- a comparator for comparing the magnitude relationship between the voltage value of the analog signal (analog signal VDAC) and the voltage value of the comparison target voltage (for example, comparison reference voltage VCOM) input to the other input terminal; Based on the comparison result of the comparator 210, a digital signal (digital signal OUT) having a resolution indicating the magnitude of the voltage value of the input signal (for example, the input signal VIN) is output, and a digital / analog converter (for example, , A control signal (de- Control circuit for generating a barrel signal D) (control circuit 220), analog-to-digital converter comprising a (e.g., analog-to-digital converter 200) is configured.
- VDAC analog signal
- VCOM comparison reference voltage
- the analog-digital converter of the present invention is configured as a successive approximation type analog-digital converter using the digital-analog converter of the present invention.
- the digital-to-analog converter of the present invention used in the analog-to-digital converter of the present invention is configured to output the analog signal VDAC switched in a range of a plurality of voltage values adjusted for gain.
- the increase in the area required for forming the digital-to-analog converter can be suppressed.
- the analog-digital converter of the present invention can also be realized while suppressing an increase in area required for formation.
- the gain is adjusted by the digital-to-analog converter according to the configuration of the digital-to-analog converter of the present invention, so that the digital value OUT whose gain has been adjusted by 1 is doubled by digital signal processing. It is possible to suppress the deterioration of the S / N characteristic and the distortion characteristic rather than adjusting the gain (that is, performing bit shift).
- FIG. 20 is a block diagram showing an example of the configuration of the signal processing apparatus of the present invention.
- a signal processing device 300 illustrated in FIG. 20 includes a digital-analog converter 100, a comparator 210, a control circuit 320, and a signal processing circuit 330.
- the digital-analog converter 100 adds the analog signal VDAC having a 3-bit resolution obtained by adding a voltage value based on the reference voltage VREF whose gain is adjusted to 1 or 1/2 to the voltage value of the input signal VIN. Output to the comparator 210.
- the comparator 210 compares the voltage value of the analog signal VDAC output from the digital-analog converter 100 with the input voltage value of the comparison reference voltage VCOM, and compares the voltage value of the analog signal VDAC. And a digital signal VCOUT representing a comparison result corresponding to the magnitude relationship between the voltage value of the comparison reference voltage VCOM and the comparison reference voltage VCOM.
- the control circuit 320 generates a digital signal D (digital signal DS, digital signal D0 to digital signal D2, and digital signal DA1) based on the digital signal VCOUT output from the comparator 210, and generates each of the generated digital signals. D is output to the digital-analog converter 100. However, the control circuit 320 sets the magnification for adjusting the gain of the output amplitude of the analog signal VDAC output from the digital-analog converter 100 according to the digital signal DG output from the signal processing circuit 330 to 1 or 1 / It is the structure switched to either one of 2 times.
- the control circuit 320 generates the digital signal D for the digital-analog converter 100 to output the analog signal VDAC whose gain is adjusted at a magnification according to the digital signal DG output from the signal processing circuit 330, and the digital analog Output to the converter 100.
- Each digital signal D output from the control circuit 220 is connected to a control terminal of a corresponding switch SW provided in the switch unit 120 in the digital-analog converter 100.
- the control circuit 320 causes the digital-analog converter 100 to output an analog signal VDAC having a 3-bit resolution that is gain-adjusted at a magnification according to the digital signal DG output from the signal processing circuit 330.
- the method and configuration in which the control circuit 320 generates the digital signal D the direction and configuration in which the digital / analog converter 100 is operated (controlled), and the like are not particularly defined.
- the control circuit 320 can also operate (control) the digital-to-analog converter 100 so as to perform offset adjustment on the analog signal VDAC to be output. For example, when the voltage value of the input signal VIN is lower than the desired voltage value range, the control circuit 320 performs offset adjustment to increase the voltage value of the input signal VIN, and the voltage value of the input signal VIN is If it is higher than the desired voltage value range, offset adjustment is performed so as to lower the voltage value of the input signal VIN.
- the method and configuration for causing the control circuit 320 to operate (control) the digital / analog converter 100 so as to perform offset adjustment are not particularly defined.
- the control circuit 320 is a SAR logic circuit similar to the control circuit 220 provided in the analog-digital converter 200. Therefore, the control circuit 320 sequentially determines the magnitude of the voltage value of the input signal VIN to be subjected to analog-digital conversion based on the digital signal VCOUT output from the comparator 210. The control circuit 320 outputs a value representing the finally determined voltage value of the input signal VIN as a digital signal OUT as a result of analog-digital conversion of the input signal VIN by the analog-digital converter. In the signal processing device 300, the digital signal OUT output from the control circuit 320 is also output to the signal processing circuit 330. In the signal processing device 300, the structure of the digital signal OUT output from the control circuit 320 is not particularly defined.
- a successive approximation type analog-digital converter similar to the analog-digital converter 200 is configured by the configuration of the digital-analog converter 100, the comparator 210, and the control circuit 320.
- the successive approximation type analog-digital converter configured in the signal processing device 300 is referred to as an “analog-digital converter 202”.
- the signal processing circuit 330 Based on the digital signal OUT output from the control circuit 320 that constitutes the analog-to-digital converter 202, the signal processing circuit 330 gains the analog signal VDAC that is gain-adjusted when the analog-to-digital converter 202 performs analog-to-digital conversion next time. Determine the value. Note that the signal processing circuit 330 may use one or more digital signals OUT to determine the gain value of the analog signal VDAC. Based on the determination result, the signal processing circuit 330 outputs a digital signal DG, which is a gain change signal instructing change (switching) of the gain value, to the control circuit 320.
- a digital signal DG which is a gain change signal instructing change (switching) of the gain value
- the signal processing circuit 330 performs analog-to-digital conversion next when the current gain is 1 and the value of the digital signal OUT indicates that the amplitude (variation range) of the input signal is small.
- the digital signal DG indicating that the gain value is switched to twice is output to the control circuit 320.
- the signal processing circuit 330 is the next gain value for analog-digital conversion.
- a digital signal DG indicating that the gain value is switched to 1 is output to the control circuit 320.
- the signal processing circuit 330 determines whether to increase or decrease the gain value when adjusting the gain of the analog signal VDAC based on the current gain value for adjusting the gain of the analog signal VDAC and the current digital signal OUT. The determination result is fed back to the control circuit 320 (that is, the analog-digital converter 202).
- the control circuit 320 that is, the analog-digital converter 202
- the signal processing circuit 330 determines whether to increase or decrease the gain value when the gain of the analog signal VDAC is adjusted based on the plurality of digital signals OUT, the previous gain value and the current digital signal OUT
- the determination result is fed back to the control circuit 320 (analog / digital converter 202).
- control circuit 320 converts the analog signal VDAC obtained by adjusting the gain of the output amplitude by one of the gain values of 1 or 1/2 according to the digital signal DG output from the signal processing circuit 330 into a digital analog signal. The output is made to the converter 100.
- the signal processing device 300 is configured as a signal processing device including the successive approximation type analog-digital converter 202. Then, as described above, the signal processing device 300 feeds back a gain value for gain adjustment with respect to the analog signal VDAC when the analog-digital converter 202 performs analog-digital conversion. As a result, the signal processing device 300 can obtain the digital signal OUT representing the magnitude of the voltage value of the input signal VIN that has been analog-to-digital converted to an optimum magnitude range.
- the digital-to-analog converter 100 used in the analog-to-digital converter 202 is configured to output an analog signal VDAC that is switched in a range of a plurality of voltage values that have been gain-adjusted. An increase in area required for formation can be suppressed. Thus, the signal processing device 300 can also be realized while suppressing an increase in the area required for formation.
- the digital-analog converter used to configure the successive approximation type analog-digital converter provided in the signal processing apparatus of the present invention is not limited to the digital-analog converter 100 described above.
- the digital-analog converter used to configure the successive approximation type analog-digital converter included in the signal processing apparatus of the present invention may be any of the above-described digital analog converter 101, digital analog converter 102, or the like. You may use the digital-analog converter of this invention of a structure.
- the configuration including the analog-digital converter 202 configured using one digital-analog converter 100 as in the case of the analog-digital converter 200 has been described.
- the number of digital-analog converters used in the analog-digital converter provided in the signal processing apparatus of the present invention is not limited to one. That is, the successive approximation type analog-digital converter provided in the signal processing apparatus of the present invention is configured by using two digital-analog converters such as the analog-digital converter 201, for example.
- a vessel may be provided.
- the analog-to-digital converter 202 is based on the analog-to-digital converter (for example, the analog-to-digital converter 202) and the digital signal (digital signal OUT) output from the analog-to-digital converter 202. Determines the gain value of the voltage value of the analog signal (analog signal VDAC) output from the digital-to-analog converter (for example, the digital-to-analog converter 100) in the analog-to-digital converter 202 that adjusts the gain at the next analog-to-digital conversion.
- VDAC analog-to-digital converter
- a signal processing circuit for outputting a gain change signal (digital signal DG) for instructing the change of the gain value based on the determined result to the analog-to-digital converter 202, and analog-to-digital conversion
- the control circuit (control circuit 320) provided in the container 202 is A signal processing device (for example, the signal processing device 300) that generates a control signal (digital signal D) corresponding to each switch (switch SW) included in the digital-analog converter 100 is configured according to the total signal DG.
- the signal processing apparatus of the present invention includes the analog-digital converter of the present invention.
- the signal processing apparatus according to the present invention feeds back a gain value for gain adjustment to the analog signal VDAC when the analog-digital converter according to the present invention performs analog-digital conversion.
- the digital-to-analog converter of the present invention used in the analog-to-digital converter of the present invention provided in the signal processing apparatus of the present invention is configured to output an analog signal VDAC switched in a range of a plurality of voltage values adjusted for gain.
- the signal processing apparatus of the present invention can also be realized while suppressing an increase in area required for formation.
- the gain is adjusted by a factor of 1 because the digital-to-analog converter of the present invention performs gain adjustment according to the configuration of the digital-to-analog converter of the present invention.
- the S / N characteristic and the distortion characteristic can be prevented from lowering than when the gain is adjusted twice (that is, bit-shifted) by digital signal processing with respect to the digital value OUT.
- FIG. 21 is a block diagram showing an example of the configuration of the solid-state imaging device of the present invention.
- a solid-state imaging device 400 illustrated in FIG. 21 includes a pixel array unit 410, a pixel selection unit 420, and an analog-digital converter 200.
- the solid-state imaging device 400 performs analog-to-digital conversion on each pixel signal (analog signal) output from each pixel arranged in the imaged pixel array unit 410 with the analog-to-digital converter 200, and converts the digital value of the pixel to the pixel value. Output sequentially as digital signal OUT.
- the solid-state imaging device 400 is a solid-state imaging device having a configuration including one analog-digital converter 200.
- the pixel array unit 410 has a plurality of pixels arranged in a two-dimensional matrix.
- Each pixel arranged in the pixel array unit 410 includes, for example, a photoelectric conversion element such as a photodiode, and the photoelectric conversion element included in each pixel has an amount of light incident within a certain accumulation time (exposure time).
- a photoelectric conversion signal corresponding to the signal is generated.
- the pixel array unit 410 outputs a pixel signal corresponding to the photoelectric conversion signal generated by each pixel to the corresponding pixel signal output line PIXOUT in accordance with the control of reading from the pixel selection unit 420.
- the pixels arranged in the pixel array unit 410 include pixels to which an on-chip color filter that transmits light in the red (R) wavelength band is attached (hereinafter referred to as “R pixels”), and green (G) wavelengths. Pixels to which on-chip color filters that transmit light in the band (hereinafter referred to as “G pixels”) and pixels to which on-chip color filters that transmit light in the blue (B) wavelength band are attached (hereinafter, referred to as “G pixels”) "B pixel”).
- Each pixel outputs a pixel signal corresponding to the generated photoelectric conversion signal to each of the corresponding pixel signal output line PIXOUT (1) to PIXOUT (n).
- the first pixel (G pixel) arranged in the pixel array unit 410 outputs a pixel signal corresponding to the generated photoelectric conversion signal to the corresponding pixel signal output line PIXOUT (1).
- the pixel selection unit 420 sequentially selects each pixel arranged in the pixel array unit 410 and reads a pixel signal from the selected pixel.
- the pixel selection unit 420 acquires the pixel signal read from the selected pixel and output to the corresponding pixel signal output line PIXOUT, and sequentially outputs the acquired pixel signal as the input signal VIN to the analog-digital converter 200.
- the pixel selection unit 420 includes components related to pixel selection and pixel signal readout, such as a vertical scanning circuit and a horizontal scanning circuit.
- the vertical scanning circuit drives the pixels arranged in the pixel array unit 410 for each row of the pixel array unit 410, and outputs a pixel signal to the pixel signal output line PIXOUT.
- the horizontal scanning circuit selects, for each column of the pixel array unit 410, the pixel signal of each row output from the respective pixels arranged in the pixel array unit 410 to the corresponding pixel signal output line PIXOUT, and selects the selected pixel signal.
- the analog-to-digital converter 200 is sequentially output to the analog-to-digital converter 200 as the input signal VIN.
- the analog-digital converter 200 sequentially outputs the input signal VIN corresponding to the pixel signal output from each pixel arranged in the pixel array unit 410 in the so-called raster order.
- the pixel selection unit 420 includes components that process the pixel signal that is an analog signal, such as a CDS circuit that suppresses noise of the pixel signal by correlated double sampling (CDS) processing. May be.
- the analog-to-digital converter 200 performs analog-to-digital conversion on the input signal VIN and outputs it as a digital signal OUT.
- the analog-digital converter 200 sequentially outputs the digital signal OUT as a result of analog-digital conversion of the input signal VIN sequentially output from the pixel selection unit 420 to the outside of the solid-state imaging device 400.
- the analog-digital converter 200 provided in the solid-state imaging device 400 uses the analog signal VDAC output by the digital-to-analog converter 100 and gain-adjusted to 1 or 1/2 as described above.
- the input signal VIN can be converted from analog to digital by adjusting the gain to 1 or 2 times.
- the analog-to-digital converter 200 performs analog-to-digital conversion by adjusting the gain to 1 or 2 times with respect to the pixel signal output from each pixel arranged in the pixel array unit 410. be able to.
- the analog-to-digital converter 200 performs gain adjustment with the same gain value for all pixel signals corresponding to the respective pixels arranged in the pixel array unit 410, and performs analog conversion. Digital conversion can be performed. For example, when a dark scene is imaged by the solid-state imaging device 400, the pixel signal output from each pixel may be reduced as a whole. In this case, in the solid-state imaging device 400, the analog-to-digital converter 200 causes the analog-to-digital conversion by performing gain adjustment with a gain value that is twice that of all the pixel signals (input signal VIN).
- the analog-to-digital converter 200 performs analog-to-digital conversion by adjusting the gain with a gain value of 1 for all the pixel signals.
- the bright scene captured by the solid-state imaging device 400 is, for example, a white scene as a whole, and when the difference in the value of the pixel signal output from each pixel is small, 2 for all the pixel signals. In some cases, it is more effective to perform gain adjustment (or offset adjustment) with a double gain value and perform analog-digital conversion.
- the analog-to-digital converter 200 performs analog-to-digital conversion by performing gain adjustment (or offset adjustment) with a double gain value for all pixel signals.
- the solid-state imaging device 400 uses analog digital The converter 200 adjusts the gain with a gain value of 1 for all the pixel signals and performs analog-digital conversion.
- the digital signal OUT when the digital signal OUT is output to the outside, the digital signal OUT obtained by analog-digital conversion of each pixel signal by performing gain adjustment with an appropriate gain value according to the captured scene is provided. Can be output.
- the pixel selection unit 420 sequentially outputs the input signals VIN corresponding to the pixel signals output from the respective pixels arranged in the pixel array unit 410 in raster order. Therefore, in the solid-state imaging device 400, each pixel signal input as the input signal VIN to the analog-to-digital converter 200 is recognized as a pixel signal output by a pixel to which an on-chip color filter is attached. be able to. Therefore, in the solid-state imaging device 400, the analog-to-digital converter 200 performs analog-to-digital conversion by adjusting the gain with a different gain value for each pixel signal corresponding to each pixel disposed in the pixel array unit 410.
- the gain adjustment is performed with a gain value that is twice as large as the pixel signal (input signal VIN) of the pixel to which the on-chip color filter having low transmission characteristics is attached to the analog-digital converter 200. Then, analog-to-digital conversion is performed, and the gain-adjustment is performed with a gain value of 1 for the pixel signals of other pixels to perform analog-to-digital conversion.
- the solid-state imaging device 400 when the digital signal OUT is output to the outside, the digital signal OUT obtained by performing the gain adjustment with an appropriate gain value according to the characteristics of each pixel and analog-digital conversion of each pixel signal Can be output. In other words, the solid-state imaging device 400 can output the digital signal OUT in which the influence due to the deviation of the characteristics of each pixel arranged in the pixel array unit 410 is suppressed.
- the reason why the solid-state imaging device 400 performs gain adjustment with a different gain value for each pixel signal is not limited to the reason that the light transmission characteristic is low only in the wavelength band of a specific color as described above. .
- gain adjustment may be performed by changing (switching) the gain value for each pixel signal.
- the solid-state imaging device 400 can output the digital signal OUT corresponding to the image subjected to white balance adjustment or hue adjustment.
- the configuration that changes (switches) the gain value that causes the analog-digital converter 200 to adjust the gain is not particularly specified.
- the solid-state imaging device 400 may be configured to switch the gain value when the analog-digital converter 200 performs gain adjustment according to control from an external signal processing circuit.
- the solid-state imaging device 400 includes a signal processing circuit (not shown) that realizes the same function as the signal processing circuit 330 included in the signal processing device 300 described above, and the analog-digital converter 200 includes a signal (not shown).
- a configuration may be employed in which a gain value for gain adjustment is switched in accordance with an instruction from the processing circuit.
- the solid-state imaging device 400 is configured as a solid-state imaging device including the successive approximation type analog-digital converter 200. Then, as described above, the solid-state imaging device 400 sequentially outputs the digital signal OUT obtained by performing the gain adjustment on the pixel signal output from each pixel arranged in the pixel array unit 410 and performing analog-digital conversion to the outside. Output. That is, in the solid-state imaging device 400, the analog / digital converter 200 adjusts the gain for the pixel signal output from each pixel arranged in the pixel array unit 410.
- the digital-to-analog converter 100 used in the analog-to-digital converter 200 provided in the solid-state imaging device 400 is configured to output the analog signal VDAC switched in a range of a plurality of voltage values adjusted for gain.
- the increase in the area required for forming the digital-analog converter 100 can be suppressed.
- a gain adjustment function can be added in a state where an increase in area necessary for providing the amplifier circuit and an increase in power consumption are suppressed.
- the analog-to-digital converter 200 provided in the solid-state imaging device 400 performs gain adjustment according to the configuration of the digital-to-analog converter 100. Therefore, in the solid-state imaging device 400, when gain adjustment is doubled with respect to the pixel signal, the gain adjustment is doubled by digital signal processing by an external signal processing circuit or the like (that is, bit shift) Than that), the deterioration of the S / N characteristic and the distortion characteristic can be suppressed. In the solid-state imaging device 400, the analog-digital converter 200 can perform gain adjustment with an appropriate gain value for each pixel signal. Thereby, in the solid-state imaging device 400, the image quality of the image to be captured can be improved.
- the configuration including the analog-digital converter 200 has been described.
- the analog-digital converter provided in the solid-state imaging device of the present invention is not limited to the analog-digital converter 200 described above. That is, the analog-digital converter provided in the solid-state imaging device of the present invention may include the analog-digital converter of the present invention having any configuration described above, such as the analog-digital converter 201 and the analog-digital converter 202 described above.
- the solid-state imaging device of the present invention may include, for example, the signal processing circuit 330 included in the signal processing device 300 described above. That is, the solid-state imaging device 400 described above may have the same configuration as the configuration including the signal processing device 300 instead of the analog-digital converter 200.
- the configuration including one analog-digital converter 200 has been described.
- the number of analog-digital converters provided in the solid-state imaging device of the present invention is not limited to one. That is, the solid-state imaging device of the present invention may include a plurality of analog-digital converters of the present invention.
- FIG. 22 is a block diagram showing an example of the configuration of a modification of the solid-state imaging device of the present invention.
- the solid-state imaging device 401 illustrated in FIG. 22 includes a pixel array unit 410, a plurality of pixel selection units 421, and a plurality of analog-digital converters 200.
- the components of the solid-state imaging device 401 shown in FIG. 22 include the same components as the components of the solid-state imaging device 400 shown in FIG. Therefore, in the constituent elements of the solid-state imaging device 401, the same reference numerals are given to the same constituent elements as the constituent elements of the solid-state imaging apparatus 400, and detailed description of each constituent element is omitted.
- the solid-state imaging device 401 performs analog-to-digital conversion on each pixel signal output from each pixel arranged in the captured pixel array unit 410, and converts the digital value of the pixel to a digital signal. Output sequentially as OUT.
- the solid-state imaging device 401 includes one corresponding analog-digital converter 200 for each predetermined pixel region (hereinafter referred to as “pixel region”) arranged in the pixel array unit 410.
- the pixel area may be, for example, pixel areas included in the same column or a plurality of columns in the pixel array unit 410 as one pixel area.
- the pixel area may be, for example, a pixel area included in a rectangular area having a predetermined number of rows and columns in the pixel array unit 410 as one pixel area.
- the pixel region may be a plurality of pixels arranged at predetermined intervals in the pixel array unit 410 as one pixel region.
- the pixel area may be, for example, each pixel arranged in the pixel array unit 410 as one pixel area.
- the pixel selection unit 421 sequentially selects each pixel arranged in the pixel array unit 410, and reads a pixel signal from the selected pixel. However, the pixel selection unit 421 sequentially reads out pixel signals from the respective pixels arranged in the corresponding pixel region in the pixel array unit 410.
- Each of the pixel selectors 421 (1) to 421 (m) obtains a pixel signal read from the selected pixel in the corresponding pixel region and output to the corresponding pixel signal output line PIXOUT, The acquired pixel signals are sequentially output to the corresponding analog-to-digital converter 200 as the input signal VIN (1) to the input signal VIN (m).
- each of the pixel selection units 421 includes components relating to pixel selection and pixel signal readout, such as a vertical scanning circuit and a horizontal scanning circuit.
- the pixel selection unit 421 may include components such as a vertical scanning circuit and a horizontal scanning circuit related to pixel selection and pixel signal readout for each pixel selection unit 421, but a plurality of pixel selection units 421 may include components such as a common vertical scanning circuit and horizontal scanning circuit. In this case, each pixel selection unit 421 acquires a pixel signal when the pixel signal is read from the corresponding pixel by a common vertical scanning circuit or horizontal scanning circuit and output to the corresponding pixel signal output line PIXOUT. .
- each of the pixel selection units 421 may be configured to include components that process pixel signals, such as a CDS circuit, similarly to the pixel selection unit 420.
- the analog-to-digital converter 200 performs analog-to-digital conversion on the input signal VIN and outputs it as a digital signal OUT.
- the analog-to-digital converter 200 performs analog-to-digital conversion on the input signal VIN sequentially output from the corresponding pixel selection unit 421 and outputs the converted signal.
- FIG. 22 shows a configuration including m (m is a natural number greater than 2 or a positive integer) analog-digital converter 200 corresponding to each of the pixel selection units 421.
- Each of the analog-to-digital converter 200 (1) to analog-to-digital converter 200 (m) has a corresponding input signal VIN (1) sequentially output by the corresponding pixel selection unit 421 (1) to pixel selection unit 421 (m).
- To digital signal OUT (1) to digital signal OUT (m) obtained as a result of analog-digital conversion of the input signal VIN (m) are sequentially output to the outside of the solid-state imaging device 401.
- the solid-state imaging device 401 is configured as a solid-state imaging device including a plurality of successive approximation type analog-digital converters 200 corresponding to pixel regions.
- the digital signal OUT obtained by performing the gain adjustment on the pixel signal output from each pixel arranged in the pixel array unit 410 and performing analog-digital conversion is obtained. Output sequentially to the outside. Accordingly, in the solid-state imaging device 401 as well as the solid-state imaging device 400, when the digital signal OUT is output to the outside, the gain is adjusted with an appropriate gain value according to the captured scene and the characteristics of each pixel.
- a digital signal OUT obtained by analog-digital conversion of each pixel signal can be output.
- the solid-state imaging device 401 can obtain the same effects as the solid-state imaging device 400.
- the gain adjustment for the pixel signal output from each pixel arranged in the pixel array unit 410 can be set to a different gain value for each analog-digital converter 200. For this reason, in the solid-state imaging device 401, when performing analog-to-digital conversion by performing gain adjustment with different gain values in pixel unit delimiters, a gain value for gain adjustment is set for each analog-to-digital converter 200. It will be better.
- the solid-state imaging device 401 it is possible to easily control the analog-to-digital converter 200 without performing control to change (switch) the gain value with respect to the same analog-to-digital converter 200.
- the configuration for changing (switching) the gain value that causes the analog-digital converter 200 to perform gain adjustment is not particularly specified.
- the pixel array unit (pixel array unit 410) in which a plurality of pixels that generate photoelectric conversion signals corresponding to the amount of incident light are arranged in a two-dimensional matrix, and the pixel array unit 410
- a pixel selection unit (for example, pixel selection unit 420) that selects each of the arranged pixels and reads out a pixel signal corresponding to the photoelectric conversion signal from the selected pixel, and an analog-digital converter (for example, analog-digital converter 200)
- the analog-to-digital converter 200 constitutes a solid-state imaging device (for example, solid-state imaging device 400) that outputs a digital signal (digital signal OUT) having a resolution that represents the magnitude of the voltage value of the pixel signal. .
- the solid-state imaging device of the present invention includes the analog-digital converter of the present invention.
- the solid-state imaging device of the present invention performs analog-to-digital conversion by adjusting the gain of the pixel signal output from each pixel arranged in the pixel array unit by the analog-digital converter of the present invention provided.
- the digital signal OUT is sequentially output to the outside.
- gain adjustment is performed with an appropriate gain value according to the captured scene and the characteristics of each pixel, and the respective pixel signals are output.
- a digital signal OUT obtained by analog-digital conversion can be output.
- the digital-analog converter of the present invention used in the analog-digital converter of the present invention provided in the solid-state imaging device of the present invention is configured to output an analog signal VDAC switched in a range of a plurality of voltage values adjusted for gain. Nevertheless, an increase in area required for forming the digital-analog converter of the present invention can be suppressed.
- the solid-state imaging device of the present invention it is possible to realize a solid-state imaging device to which a gain adjustment function is added while suppressing an increase in area required for formation and an increase in power consumption.
- the gain adjustment is performed on the pixel signal by the configuration of the digital-analog converter of the present invention. Even in this case, it is possible to suppress the deterioration of the S / N characteristic and the distortion characteristic, compared to the case where the gain adjustment is doubled (bit shift) by digital signal processing by an external signal processing circuit or the like. Thereby, in the solid-state imaging device of this invention, the image quality of the image imaged can be improved.
- an input input by switching a connection of a plurality of capacitors weighted in binary numbers (may be other than binary numbers) with a switch.
- Capacitance with a capacitance value of 1 / k times (k 2 or a multiplier of 2) in the capacitance part of the digital-to-analog converter that outputs analog signals with various voltage values based on the signal and reference voltage with a predetermined resolution.
- a switch SW corresponding to each capacitance of the 1 / k-fold capacitance value added to the capacitor unit is added to the switch unit of the digital-analog converter.
- the number of capacitors corresponding to the resolution of the analog signal to be output among the plurality of capacitors weighted by binary numbers and the added capacitors provided in the capacitor unit. Is used as a capacitor for generating a voltage value of an analog signal to be output with a resolution of the number of bits corresponding to switching of the corresponding switch after sampling the voltage value of the input signal.
- the remaining capacity that is not used as the capacity for generating the voltage value of the analog signal is fixed (held) without switching the corresponding switch, and is referred to.
- the voltage value is used as a capacitor for gain adjustment.
- the digital-analog converter can output an analog signal obtained by adding / subtracting the voltage value of the reference voltage gain-adjusted to 1 / k times the voltage value of the input signal.
- the capacity value of the capacity added to the capacity section of the digital-analog converter is smaller than the capacity value of the smallest capacity value among the plurality of capacity weighted by binary numbers. It is.
- the switch added to the switch unit of the digital-analog converter is the same as other switches (switches corresponding to a plurality of binary weighted capacitors) provided in the switch unit. It is a configuration, not a switch with a configuration that requires special performance.
- an analog signal obtained by adding the voltage value of the reference voltage gain-adjusted to a wide voltage value range from 1 to 1 / k times to the voltage value of the input signal that is, gain adjustment
- the digital-analog converter configured to output the analog signal switched in the range of the plurality of voltage values is realized, an increase in area required for forming the digital-analog converter can be suppressed.
- a successive approximation type analog-digital converter is configured using a digital-analog converter configured to output an analog signal switched in a range of a plurality of voltage values adjusted for gain. More specifically, in the embodiment of the present invention, a successive approximation type analog-to-digital converter includes a digital-to-analog converter, a comparator that compares an analog signal output from the digital-to-analog converter and a comparison reference voltage, And a control circuit that generates a digital signal for controlling each switch provided in the switch unit in the digital-analog converter based on the digital signal output from the comparator.
- the increase in the area required in order to form an analog-digital converter can be suppressed.
- a signal processing device including an analog-to-digital converter using a digital-to-analog converter configured to output an analog signal switched in a range of a plurality of voltage values adjusted for gain is configured. More specifically, in the embodiment of the present invention, the signal processing device determines the gain value when the analog signal is gain-adjusted based on the analog-digital converter and the digital signal analog-digital converted by the analog-digital converter. And a signal processing circuit. In the embodiment of the present invention, the signal processing circuit feeds back a gain value for gain adjustment for the analog signal when the analog-digital converter performs analog-digital conversion.
- a digital signal representing the magnitude of the voltage value of the input signal that has been analog-to-digital converted to an optimum magnitude range can be obtained in the signal processing apparatus.
- the solid-state imaging device is provided with an analog-to-digital converter using a digital-to-analog converter configured to output an analog signal switched within a range of a plurality of voltage values adjusted for gain.
- the analog-digital converter performs gain adjustment on the pixel signal output from the pixel and outputs a digital signal obtained by analog-digital conversion.
- the gain adjustment is performed with an appropriate gain value according to the captured scene, the characteristics of each pixel, and the like.
- a digital signal converted from analog to digital can be output.
- the embodiment of the present invention it is possible to improve the image quality of an image captured by the solid-state imaging device.
- an increase in the area required for forming the analog-digital converter in the solid-state imaging device can be suppressed, so that the solid-state imaging device can be prevented from being enlarged.
- a digital-to-analog converter that can be formed while suppressing an increase in area and outputs an analog signal by switching in a range of a plurality of voltage values, and analog-to-digital conversion using this digital-to-analog converter And a driving method can be provided. Furthermore, according to each said embodiment, the signal processing apparatus and imaging device which used the analog-digital converter can be provided.
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Abstract
入力された信号の電圧値をサンプリングし、サンプリングした入力された信号の電圧値に参照電圧に基づいた電圧値を加減算した電圧値のアナログ信号を所定の分解能で出力するデジタルアナログ変換器であって、第1の端子がアナログ信号の出力ノード側に接続され、第2の端子が参照電圧の高電位側および低電位側のいずれか一方に接続される、それぞれ重み付けされた、アナログ信号の分解能よりも少なくとも1つ多い数の複数の容量と、それぞれの容量に対応し、入力された制御信号に応じて、対応する容量の第2の端子の接続先を、高電位側のノードおよび低電位側のノードのいずれか一方のノードに切り替える、または保持する複数のスイッチと、を備え、複数の容量のうち、出力するアナログ信号の分解能に対応した数の容量を、対応するスイッチによって第2の端子の接続先のノードを切り替えて、加減算する参照電圧に基づいた電圧値を生成する電圧値生成容量として用いるとともに、複数の容量のうち、電圧値生成容量として用いない残りの容量を、対応するスイッチによって第2の端子の接続先のノードを保持して、加減算する参照電圧に基づいた電圧値のゲイン調整をするためのゲイン調整容量として用いる。
Description
本発明は、デジタルアナログ変換器、アナログデジタル変換器、信号処理装置、固体撮像装置、および駆動方法に関する。
従来から、重み付けされた複数の容量を備え、入力されたアナログ信号(以下、「入力信号」という)と参照電圧とに基づいた様々な電圧値のアナログ信号を所定の分解能で出力するデジタルアナログ変換器がある。デジタルアナログ変換器に備えたそれぞれの容量は、2進数の重み付けがされている。デジタルアナログ変換器では、それぞれの容量に接続する参照電圧を切り替え、蓄積した電荷を再配分することによって、それぞれの容量の比に応じた様々な分解能のアナログ信号を出力する。例えば、3ビットの分解能のデジタルアナログ変換器では、2進数の重み付けがされた容量を3つ備えている。デジタルアナログ変換器に備えたそれぞれの容量は、1つの容量の容量値を基準の1倍とした場合、その他の2つの容量のうち、一方の容量の容量値を2倍とし、もう一方の容量の容量値を4倍とすることによって、2進数の重み付けがされている。そして、デジタルアナログ変換器では、最初に全ての容量に入力信号に応じた電荷を蓄積しておき、アナログ信号を出力する際に、それぞれの容量と参照電圧とを接続する組み合わせをスイッチによって切り替える。これにより、3ビットの分解能のデジタルアナログ変換器は、参照電圧に接続された容量の容量値の合計と全ての容量の容量値の合計との比に応じて、参照電圧の0/7~7/7倍の電圧値を最初に入力した入力信号の電圧値に加算した電圧値のアナログ信号を出力する。
また、従来から、2進数の重み付けがされた複数の容量を備えるデジタルアナログ変換器が出力したそれぞれのアナログ信号の電圧値と基準電圧の電圧値とを逐次比較することによって、入力された変換対象の入力信号の電圧値を表すデジタル値に変換する、逐次比較型のアナログデジタル変換器が実用化されている。逐次比較型のアナログデジタル変換器(以下、単に「アナログデジタル変換器」という)は、デジタルアナログ変換器の他に、比較器とSAR(Successive Approximation Register:逐次比較レジスタ)論理回路とを備えている。アナログデジタル変換器では、最初に、デジタルアナログ変換器に備えたそれぞれの容量に入力された入力信号、つまり、デジタル値に変換する対象のアナログ信号の電圧値に応じた電荷を蓄積しておく。これにより、アナログデジタル変換器に備えたデジタルアナログ変換器は、変換対象の入力信号の電圧値に、参照電圧と接続するそれぞれの容量の組み合わせによって定まる倍数の参照電圧の電圧値を加算した電圧値のアナログ信号を出力する。アナログデジタル変換器では、比較器が、参照電圧と接続する容量の組み合わせに応じてデジタルアナログ変換器が出力したそれぞれのアナログ信号の電圧値と、基準電圧の電圧値とを逐次比較する。このとき、アナログデジタル変換器では、SAR論理回路が、比較器が比較した結果に応じて、デジタルアナログ変換器が出力するそれぞれのアナログ信号の電圧値を切り替える。つまり、SAR論理回路は、デジタルアナログ変換器に備えたそれぞれの容量と参照電圧とを接続する組み合わせを切り替えるためのスイッチを制御する。アナログデジタル変換器では、SAR論理回路が制御した容量と参照電圧とを接続するスイッチの組み合わせのうち、デジタルアナログ変換器が出力したアナログ信号の電圧値と基準電圧の電圧値とが最も近いスイッチの組み合わせが、変換対象の入力信号の電圧値を表すデジタル値となる。つまり、アナログデジタル変換器では、デジタルアナログ変換器が出力したアナログ信号の電圧値と基準電圧の電圧値とが最も近い状態にSAR論理回路が制御したときのデジタルアナログ変換器内のスイッチの切り替え状態が、変換対象の入力信号の電圧値を表すデジタル値となる。
ところで、アナログデジタル変換器に入力される変換対象の入力信号の電圧値としては、様々な大きさの電圧値が考えられる。このため、例えば、特許文献1に開示されたような構成のデジタルアナログ変換器、および逐次比較型のアナログデジタル変換器が提案されている。特許文献1に開示されたデジタルアナログ変換器では、2進数の重み付けがされたそれぞれの容量を2つに分割して構成している。特許文献1に開示されたデジタルアナログ変換器では、分割されたそれぞれの容量の両方を同時に制御することによって、従来と同様の電圧値の範囲のアナログ信号を出力することができる構成にしている。また、特許文献1に開示されたデジタルアナログ変換器では、分割されたそれぞれの容量の一方のみを制御することによって、従来よりも低い電圧値の範囲(従来の1/2の電圧値の範囲)のアナログ信号を出力することができる構成にしている。そして、特許文献1では、デジタルアナログ変換器を用いることによって、変換することができる入力信号の電圧値の範囲を広げた逐次比較型のアナログデジタル変換器を実現している。言い換えれば、特許文献1では、変換対象の入力信号を2倍のゲイン値でレベルを調整した後にデジタル値に変換する逐次比較型のアナログデジタル変換器を実現している。
しかしながら、特許文献1に開示されたデジタルアナログ変換器は、上述したように、2進数の重み付けがされたそれぞれの容量を2つに分割し、それぞれの容量の組み合わせを切り替える構成である。このため、特許文献1に開示されたデジタルアナログ変換器では、分割したそれぞれの容量に対応するスイッチが必要となる。つまり、特許文献1に開示されたデジタルアナログ変換器では、出力するアナログ信号の分解能に対して2倍の数のスイッチが必要となる。従って、特許文献1に開示された技術では、デジタルアナログ変換器を形成するために要する面積が増大する。デジタルアナログ変換器の形成に要する面積の増大は、デジタルアナログ変換器や逐次比較型のアナログデジタル変換器の小型化の実現を阻害する要因となってしまう。
本発明は、上記の課題に基づいてなされたものであり、面積の増大を抑えて形成することができる、複数の電圧値の範囲で切り替えてアナログ信号を出力するデジタルアナログ変換器、このデジタルアナログ変換器を用いたアナログデジタル変換器、および駆動方法を提供することを目的としている。さらに、本発明は、アナログデジタル変換器を用いた信号処理装置および固体撮像装置を提供することを目的としている。
本発明の第1の態様によれば、デジタルアナログ変換器は、入力された信号の電圧値をサンプリングし、サンプリングした前記入力された信号の電圧値に参照電圧に基づいた電圧値を加減算した電圧値のアナログ信号を所定の分解能で出力するデジタルアナログ変換器であって、第1の端子が前記アナログ信号の出力ノード側に接続され、第2の端子が前記参照電圧の高電位側および低電位側のいずれか一方に接続される、それぞれ重み付けされた、前記アナログ信号の前記分解能よりも少なくとも1つ多い数の複数の容量と、それぞれの前記容量に対応し、入力された制御信号に応じて、対応する前記容量の第2の端子の接続先を、前記高電位側のノードおよび前記低電位側のノードのいずれか一方のノードに切り替える、または保持する複数のスイッチと、を備え、複数の前記容量のうち、出力する前記アナログ信号の前記分解能に対応した数の前記容量を、対応する前記スイッチによって前記第2の端子の接続先のノードを切り替えて、加減算する前記参照電圧に基づいた電圧値を生成する電圧値生成容量として用いるとともに、複数の前記容量のうち、前記電圧値生成容量として用いない残りの前記容量を、対応する前記スイッチによって前記第2の端子の接続先のノードを保持して、加減算する前記参照電圧に基づいた電圧値のゲイン調整をするためのゲイン調整容量として用いる。
本発明の第2の態様によれば、上記第1の態様のデジタルアナログ変換器において、それぞれの前記容量は、出力する前記アナログ信号の前記分解能に対応した数の2進数の重み付けがされたメイン容量、および前記メイン容量の中で最も小さな容量値に対して1/k倍(k=2以上の2の乗数)の容量値のサブ容量のいずれかの容量であり、出力する前記アナログ信号の電圧値のゲイン値を下げる方向に変更する際には、前記ゲイン調整容量に含まれる前記サブ容量の中で最も大きな容量値の前記サブ容量から順に変更する前記ゲイン値に応じた数の前記サブ容量を前記電圧値生成容量に含め、前記電圧値生成容量の中で最も大きな容量値の前記メイン容量から順に前記電圧値生成容量に含めた前記サブ容量と同じ数の前記メイン容量を前記ゲイン調整容量に含め、前記ゲイン値を上げる方向に変更する際には、前記ゲイン調整容量に含まれている前記メイン容量の中で最も小さな容量値の前記メイン容量から順に変更する前記ゲイン値に応じた数の前記メイン容量を前記電圧値生成容量に含め、前記電圧値生成容量に含まれている前記サブ容量の中で最も小さな容量値の前記サブ容量から順に前記電圧値生成容量に含めた前記メイン容量と同じ数の前記サブ容量を前記ゲイン調整容量に含めてもよい。
本発明の第3の態様によれば、上記第1の態様または上記第2の態様のデジタルアナログ変換器において、複数の前記容量のうち、少なくとも1つの前記容量の前記第2の端子の接続先を、対応する前記スイッチによって、前記入力された信号の電圧値をサンプリングするときに接続するノードと異なるノードに切り替え、前記電圧値生成容量により加減算する前記参照電圧に基づいた電圧値のオフセット調整に用いてもよい。
本発明の第4の態様によれば、上記第1の態様から上記第3の態様のいずれか一態様のデジタルアナログ変換器において、前記入力された信号の電圧値をサンプリングする際に、複数の前記容量のうち、少なくとも1つの前記容量の前記第2の端子の接続先を、対応する前記スイッチによって、オフセット調整を行わないときに接続するノードと異なるノードに切り替え、前記電圧値生成容量により加減算する前記参照電圧に基づいた電圧値のオフセット調整に用いてもよい。
本発明の第5の態様によれば、アナログデジタル変換器は、上記第1の態様から上記第4の態様のいずれか一態様のデジタルアナログ変換器と、一方の入力端子に入力された前記デジタルアナログ変換器が出力したアナログ信号の電圧値と、他方の入力端子に入力された比較対象の電圧の電圧値との大小関係を比較する比較器と、前記比較器の比較結果に基づいて、入力された信号の電圧値の大きさを表す前記分解能のデジタル信号を出力するとともに、前記デジタルアナログ変換器に備えたそれぞれの前記スイッチに対応する前記制御信号を生成する制御回路と、を備える。
本発明の第6の態様によれば、信号処理装置は、上記第5の態様のアナログデジタル変換器と、前記アナログデジタル変換器から出力された前記デジタル信号に基づいて、前記アナログデジタル変換器が次にアナログデジタル変換する際にゲイン調整する前記アナログデジタル変換器内の前記デジタルアナログ変換器が出力する前記アナログ信号の電圧値のゲイン値を判定し、判定した結果に基づいて前記ゲイン値の変更を指示するゲイン変更信号を、前記アナログデジタル変換器に出力する信号処理回路と、を備え、前記アナログデジタル変換器に備えた前記制御回路は、前記ゲイン変更信号に応じて、前記デジタルアナログ変換器に備えたそれぞれの前記スイッチに対応する前記制御信号を生成する。
本発明の第7の態様によれば、固体撮像装置は、入射した光量に応じた光電変換信号を発生する複数の画素を二次元の行列状に配置した画素アレイ部と、前記画素アレイ部に配置されたそれぞれの前記画素を選択し、選択した前記画素から前記光電変換信号に応じた画素信号を読み出す画素選択部と、上記第5の態様のアナログデジタル変換器と、を備え、前記アナログデジタル変換器は、前記画素信号の電圧値の大きさを表す前記分解能の前記デジタル信号を出力する。
本発明の第8の態様によれば、駆動方法は、入力された信号の電圧値をサンプリングし、サンプリングした前記入力された信号の電圧値に参照電圧に基づいた電圧値を加減算した電圧値のアナログ信号を所定の分解能で出力するデジタルアナログ変換器であって、第1の端子が前記アナログ信号の出力ノード側に接続され、第2の端子が前記参照電圧の高電位側および低電位側のいずれか一方に接続される、それぞれ重み付けされた、前記アナログ信号の前記分解能よりも少なくとも1つ多い数の複数の容量と、それぞれの前記容量に対応し、入力された制御信号に応じて、対応する前記容量の第2の端子の接続先を、前記高電位側のノードおよび前記低電位側のノードのいずれか一方のノードに切り替える、または保持する複数のスイッチと、を備えたデジタルアナログ変換器の駆動方法であって、複数の前記容量のうち、出力する前記アナログ信号の前記分解能に対応した数の前記容量を電圧値生成容量として用い、対応する前記スイッチによって前記第2の端子の接続先のノードを切り替えて、加減算する前記参照電圧に基づいた電圧値を生成する工程と、複数の前記容量のうち、前記電圧値生成容量として用いない残りの前記容量をゲイン調整容量として用い、対応する前記スイッチによって前記第2の端子の接続先のノードを保持して、加減算する前記参照電圧に基づいた電圧値のゲイン調整をする工程と、を含む。
上記各態様によれば、面積の増大を抑えて形成することができる、複数の電圧値の範囲で切り替えてアナログ信号を出力するデジタルアナログ変換器、このデジタルアナログ変換器を用いたアナログデジタル変換器、および駆動方法を提供することができる。さらに、上記各態様によれば、アナログデジタル変換器を用いた信号処理装置および固体撮像装置を提供することができる。
(デジタルアナログ変換器)
以下、本発明の実施形態について、図面を参照して説明する。図1は、本発明のデジタルアナログ変換器の構成の一例を示したブロック図である。図1に示したデジタルアナログ変換器100は、2進数の重み付けがされた複数の容量Cを備える容量部110と、容量部110に備えたそれぞれの容量Cに対応する複数のスイッチSWを含むスイッチ部120とを備えている。デジタルアナログ変換器100は、入力された入力信号VINと、高電位側の参照電圧VREFと、低電位側の参照電圧VREFとに基づいた様々な電圧値のアナログ信号VDACを所定の分解能で出力するデジタルアナログ変換器である。図1においては、高電位側の参照電圧VREFを参照電圧VREFとし、低電位側の参照電圧VREFを接地(グラウンド:GND)とした場合のデジタルアナログ変換器の構成の一例を示している。
以下、本発明の実施形態について、図面を参照して説明する。図1は、本発明のデジタルアナログ変換器の構成の一例を示したブロック図である。図1に示したデジタルアナログ変換器100は、2進数の重み付けがされた複数の容量Cを備える容量部110と、容量部110に備えたそれぞれの容量Cに対応する複数のスイッチSWを含むスイッチ部120とを備えている。デジタルアナログ変換器100は、入力された入力信号VINと、高電位側の参照電圧VREFと、低電位側の参照電圧VREFとに基づいた様々な電圧値のアナログ信号VDACを所定の分解能で出力するデジタルアナログ変換器である。図1においては、高電位側の参照電圧VREFを参照電圧VREFとし、低電位側の参照電圧VREFを接地(グラウンド:GND)とした場合のデジタルアナログ変換器の構成の一例を示している。
デジタルアナログ変換器100は、出力するアナログ信号VDACの電圧値の範囲、つまり、出力するアナログ信号VDACの出力振幅を予め定めたゲイン値でゲイン調整する。このとき、デジタルアナログ変換器100は、参照電圧VREFの電圧値を、容量部110に備えたそれぞれの容量Cの容量比に応じた予め定めた倍数にする。つまり、デジタルアナログ変換器100は、参照電圧VREFの電圧値を予め定めた大きさの電圧値にゲイン調整する。そして、デジタルアナログ変換器100は、ゲイン調整した参照電圧VREFの電圧値を入力信号VINの電圧値に加減算して、アナログ信号VDACとして出力する。デジタルアナログ変換器100における参照電圧VREFのゲイン調整や、入力信号VINの電圧値に加減算する参照電圧VREFの電圧値の倍数(容量部110に備えたそれぞれの容量Cの容量比に応じた倍数)は、外部の制御回路から入力されたそれぞれのスイッチSWを制御する制御信号であるデジタル信号Dによって切り替えられる。つまり、デジタルアナログ変換器100は、出力するアナログ信号VDACの電圧値が、入力されたデジタル信号Dによって制御される。
デジタルアナログ変換器100は、参照電圧VREFの電圧値を1倍または1/2倍にゲイン調整し、予め定めた倍数にゲイン調整した参照電圧VREFの電圧値を入力信号VINの電圧値に加減算してアナログ信号VDACとして出力する3ビットの分解能のデジタルアナログ変換器である。
容量部110は、容量C0~容量C2および容量CA1を備える。スイッチ部120は、スイッチSWS、スイッチSW0~スイッチSW2、およびスイッチSWA1を備える。スイッチSW0~スイッチSW2およびスイッチSWA1は、容量C0~容量C2および容量CA1のそれぞれに対応する。より具体的には、スイッチSW0は、容量C0に対応する。スイッチSW1は、容量C1に対応する。スイッチSW2は、容量C2に対応する。スイッチSWA1は、容量CA1に対応する。なお、容量部110に備えた容量CA1と、スイッチ部120に備えたスイッチSWA1とは、デジタルアナログ変換器100において追加された容量およびスイッチである。デジタルアナログ変換器100では、容量部110に備えた容量C0~容量C2および容量CA1と、スイッチ部120に備えたスイッチSWS、スイッチSW0~スイッチSW2、およびスイッチSWA1との構成によって、出力するアナログ信号VDACの電圧値の範囲(出力振幅)をゲイン調整する。つまり、デジタルアナログ変換器100では、容量部110に備えたそれぞれの容量Cとスイッチ部120に備えたそれぞれのスイッチSWとの構成によって、参照電圧VREFの電圧値をゲイン調整する。
容量C0~容量C2および容量CA1のそれぞれの第1の端子は、出力するアナログ信号VDACのノード側に接続されている。より具体的には、容量C0~容量C2および容量CA1のそれぞれの第1の端子は、出力するアナログ信号VDACのノードに並列に接続されている。また、容量C0~容量C2および容量CA1のそれぞれの第2の端子は、スイッチ部120内の対応するスイッチSWの第1の端子に接続されている。なお、図1では、容量部110に備えた容量C0~容量C2および容量CA1のそれぞれの容量Cが、1つの容量で構成されている場合を示している。しかし、容量部110に備えるそれぞれの容量Cは、一部または全ての容量Cが、複数の容量を組み合わせて構成されたものであってもよい。例えば、2つの容量を直列に接続して容量C0を構成する場合、容量C0を構成する一方の容量の第1の端子がアナログ信号VDACのノードに接続され、一方の容量の第2の端子と他方の容量の第1の端子とが接続され、他方の容量の第2の端子が対応するスイッチSWの第1の端子に接続され構成であってもよい。また、例えば、1つの容量CSを直列に接続して合計3つの容量で容量C0と容量C1を構成する場合、容量CSの第1の端子がアナログ信号VDACのノードに接続され、容量CSの第2の端子と他方の2つの容量の第1の端子とが接続され、他方の2つの容量の第2の端子が対応するスイッチSWの第1の端子に接続され構成であってもよい。
容量C0~容量C2および容量CA1のそれぞれの容量Cは容量値によって、2進数の重み付けがされている。より具体的には、容量C0の容量値を1倍とした場合、容量C1および容量C2のそれぞれの容量値は、2倍、4倍である。また、容量CA1の容量値は、1/2倍である。なお、容量C0~容量C2および容量CA1のそれぞれの容量Cの容量値の重み付けは、2進数以外であってもよい。
以下の説明においては、容量部110に備えた容量Cの容量値の単位を「Cu」とする。そして、以下の説明においては、容量C0の容量値を基準の1Cuとし、容量部110に備えた容量Cが容量値によって2進数の重み付けがされているものとする。従って、容量C1の容量値は2Cuとなり、容量C2の容量値は4Cuとなる。また、容量CA1の容量値は0.5Cuとなる。容量部110に備えた全ての容量Cの容量値の合計、つまり、容量部110の全体の容量値は、7.5Cuである。
スイッチSWSは、入力信号VINの入力端子とアナログ信号VDACのノードとを接続(短絡)するスイッチである。スイッチSWSの第1の端子は、入力信号VINの入力端子に接続されている。スイッチSWSの第2の端子は、容量C0~容量C2および容量CA1のそれぞれの第1の端子が並列に接続されたアナログ信号VDACのノードに接続されている。スイッチSWSの制御端子は、スイッチSWSを制御する制御信号であるデジタル信号DSの入力端子に接続されている。スイッチSWSは、デジタル信号DSに応じて、入力信号VINの入力端子とアナログ信号VDACのノードとの接続を、オン(短絡)状態およびオフ(開放)状態のいずれか一方の状態に切り替える。
スイッチSW0~スイッチSW2およびスイッチSWA1のそれぞれは、容量部110内の対応する容量Cの第2の端子を、参照電圧VREFの高電位側のノードおよび低電位側のノードのいずれか一方のノードに接続(短絡)するスイッチである。図1においては、参照電圧VREFの高電位側のノードが参照電圧VREFの高電位の入力端子に接続されるノードであり、低電位側のノードが接地(グラウンド:GND)電位のノードである場合を示している。以下の説明においては、説明を容易にするため、参照電圧VREFの高電位側のノードを「参照電圧VREFのノード」といい、低電位側のノードを「接地電位のノード」という。
スイッチSW0~スイッチSW2およびスイッチSWA1のそれぞれの第1の端子は、対応する容量Cの第2の端子に接続されている。スイッチSW0~スイッチSW2およびスイッチSWA1のそれぞれの第2の端子は、参照電圧VREFのノードに接続されている。スイッチSW0~スイッチSW2およびスイッチSWA1のそれぞれの第3の端子は、接地電位のノードに接続されている。スイッチSW0~スイッチSW2およびスイッチSWA1のそれぞれの制御端子は、スイッチSW0~スイッチSW2およびスイッチSWA1のそれぞれを制御する制御信号である対応するデジタル信号D0~デジタル信号D2およびデジタル信号DA1の入力端子に接続されている。スイッチSW0~スイッチSW2およびスイッチSWA1のそれぞれは、対応するデジタル信号D0~デジタル信号D2およびデジタル信号DA1に応じて、第1の端子に接続するノードを、参照電圧VREFおよび接地電位のいずれか一方のノードに切り替える。つまり、スイッチSW0~スイッチSW2およびスイッチSWA1のそれぞれは、対応するデジタル信号D0~デジタル信号D2およびデジタル信号DA1に応じて、対応する容量C0~容量C2および容量CA1のそれぞれの第2の端子を、参照電圧VREFおよび接地電位のいずれか一方のノードに接続する。
ここで、デジタルアナログ変換器100がアナログ信号VDACを出力する際の動作について説明する。デジタルアナログ変換器100では、まず、容量C0~容量C2および容量CA1の全ての容量Cに、入力信号VINの電圧値をサンプリングする。
より具体的には、デジタルアナログ変換器100では、デジタル信号DSに応じたスイッチSWSによって入力信号VINの入力端子とアナログ信号VDACのノードとを接続し(短絡状態にし)、スイッチSW0~スイッチSW2およびスイッチSWA1によって容量C0~容量C2および容量CA1のそれぞれの第2の端子を接地電位のノードに接続する。これにより、デジタルアナログ変換器100では、容量C0~容量C2および容量CA1のそれぞれに、入力信号VINの電位と接地電位との電位差に応じた電荷が充電される。その後、デジタルアナログ変換器100では、デジタル信号DSに応じたスイッチSWSによって入力信号VINの入力端子とアナログ信号VDACのノードとの接続を切る(開放状態にする)。これにより、デジタルアナログ変換器100では、容量C0~容量C2および容量CA1のそれぞれに、充電された電荷が保持(蓄積)される。以下の説明においては、容量C0~容量C2および容量CA1のそれぞれに、入力信号VINの電位と接地電位との電位差に応じた電荷を充電して保持(蓄積)することを、「サンプリング」という。このようにして、デジタルアナログ変換器100では、入力されたデジタル信号DSと、デジタル信号D0~デジタル信号D2およびデジタル信号DA1との制御に応じて、容量C0~容量C2および容量CA1のそれぞれに、入力信号VINの電圧値をサンプリングする。
このときデジタルアナログ変換器100が出力するアナログ信号VDACの電圧値は、下式(1)で表される。また、容量部110の全体にサンプリングされた電荷Qは、下式(2)で表される。
VDAC=VIN ・・・(1)
Q=7.5Cu×VIN ・・・(2)
その後、デジタルアナログ変換器100では、容量C0~容量C2および容量CA1の全ての容量Cの容量値の合計と、参照電圧VREFに接続された容量Cの容量値の合計との比に応じた倍数の参照電圧VREFの電圧値を、サンプリングした入力信号VINの電圧値に加算した電圧値のアナログ信号VDACを出力する。
より具体的には、デジタルアナログ変換器100では、デジタル信号DSに応じたスイッチSWSによって入力信号VINの入力端子とアナログ信号VDACのノードとの接続が切られた開放状態(オフ状態)を維持する。そして、デジタルアナログ変換器100では、デジタル信号D0~デジタル信号D2およびデジタル信号DA1に応じたスイッチSW0~スイッチSW2およびスイッチSWA1によって、容量C0~容量C2および容量CA1のそれぞれの第2の端子を、参照電圧VREFおよび接地電位のいずれか一方のノードに接続する。これにより、デジタルアナログ変換器100では、容量C0~容量C2および容量CA1のうち、第2の端子が参照電圧VREFのノードに接続された容量Cの合計容量値の全体に対する重みに応じた参照電圧VREFを、サンプリングした入力信号VINの電圧値に加算した電圧値を出力する。このようにして、デジタルアナログ変換器100では、入力されたデジタル信号DSと、デジタル信号D0~デジタル信号D2およびデジタル信号DA1との制御に応じて、参照電圧VREFに接続された容量C0~容量C2および容量CA1のそれぞれの組み合わせの容量比に応じた倍数の参照電圧VREFの電圧値を入力信号VINの電圧値に加算した電圧値のアナログ信号VDACを出力する。言い換えれば、デジタルアナログ変換器100は、デジタル信号D0~デジタル信号D2およびデジタル信号DA1の制御に応じて、出力するアナログ信号VDACの電圧値が切り替えられる。
このときデジタルアナログ変換器100が出力するアナログ信号VDACの電圧値は、下式(3)で表される。
VDAC=VIN+(W/7.5)Cu×VREF ・・・(3)
上式(3)において、Wは、容量C0~容量C2および容量CA1のうち、第2の端子が参照電圧VREFのノードに接続された容量Cの重みである。
なお、デジタルアナログ変換器100では、容量部110に備えた容量C0~容量C2および容量CA1のうち、3つの容量Cを電圧値生成容量として用いて、3ビットの分解能のアナログ信号VDACを出力する。より具体的には、デジタルアナログ変換器100は、ゲイン1倍で3ビットの分解能のアナログ信号VDACを出力する場合、容量C0~容量C2の3つの容量Cを電圧値生成容量として用いて、入力信号VINの電圧値に参照電圧VREFの(0/7.5)Cu~(7/7.5)Cu倍の電圧値を加算した8つの電圧値(出力レベル)のアナログ信号VDACを出力する。また、デジタルアナログ変換器100は、ゲイン1/2倍で3ビットの分解能のアナログ信号VDACを出力する場合、容量C0~容量C1および容量CA1の3つの容量Cを電圧値生成容量として用いて、入力信号VINの電圧値に参照電圧VREFの(0/7.5)Cu~(3.5/7.5)Cu倍の電圧値を加算した8つの出力レベルのアナログ信号VDACを出力する。
ここで、デジタルアナログ変換器100に入力されるデジタル信号Dとデジタルアナログ変換器100が出力するアナログ信号VDACとの関係について説明する。図2および図3は、本発明のデジタルアナログ変換器100が出力する信号(アナログ信号VDAC)の電圧値を示した図である。図2には、ゲインを1倍に調整したときのデジタルアナログ変換器100が出力するアナログ信号VDACの電圧値を示している。また、図3には、ゲインを1/2倍に調整したときのデジタルアナログ変換器100が出力するアナログ信号VDACの電圧値を示している。図2および図3では、デジタルアナログ変換器100が出力する3ビットの分解能のアナログ信号VDACを、出力レベル0~出力レベル7までの8つの出力レベルとし、デジタル信号D0~デジタル信号D2およびデジタル信号DA1の値と対応付けて、アナログ信号VDACの電圧値を示している。
なお、デジタル信号DSは、上述したように、スイッチ部120に備えたスイッチSWSを制御して、容量部110に備えた容量C0~容量C2および容量CA1のそれぞれに入力信号VINの電圧値をサンプリングさせるためのデジタル信号Dである。このため、デジタル信号DSは、デジタルアナログ変換器100が、容量C0~容量C2および容量CA1の全ての容量Cの容量値の合計と、参照電圧VREFに接続された容量Cの容量値の合計との比に応じた倍数の参照電圧VREFの電圧値をサンプリングした入力信号VINの電圧値に加算した電圧値のアナログ信号VDACを出力する際には、スイッチSWSの開放状態(オフ状態)を維持する。すなわち、デジタル信号DSは、上述したように、入力信号VINの入力端子とアナログ信号VDACのノードとの接続が切られた開放状態(オフ状態)に制御したまま変更せずに固定する(保持する)値である。従って、図2および図3では、固定の値のデジタル信号DSの明示を省略している。
以下の説明においては、容量部110に備えた容量C0~容量C2および容量CA1のそれぞれに、入力信号VINの電圧値がサンプリングされているものとして説明する。そして、図2および図3では、スイッチSW0~スイッチSW2およびスイッチSWA1におけるそれぞれの第1の端子に接続するノードが、対応するデジタル信号D0~デジタル信号D2およびデジタル信号DA1の値が“0”である場合に接地電位のノードに切り替えられ、“1”である場合に参照電圧VREFのノードに切り替えられるものとする。
まず、図2を用いて、デジタルアナログ変換器100がゲインを1倍に調整したときにおける、デジタル信号Dとアナログ信号VDACとの関係について説明する。上述したように、デジタルアナログ変換器100がゲイン調整して出力するアナログ信号VDACの電圧値の範囲(出力振幅)のゲインが1倍の場合、容量部110に備えた容量C0~容量C2の3つの容量Cを電圧値生成容量として用いて、3ビットの分解能のアナログ信号VDACを出力する。このため、デジタルアナログ変換器100では、デジタル信号D0~デジタル信号D2の値が制御され、デジタル信号DA1の値が“0”に固定(保持)される。そして、デジタルアナログ変換器100では、ゲインが1倍のときに用いる容量C0~容量C2の3つの容量Cに対応するデジタル信号D0~デジタル信号D2の値、つまり、3ビットのデジタル信号Dの値に応じて、8つの出力レベルのアナログ信号VDACを出力する。図2の説明においては、容量C0~容量C2の3つの容量Cに対応する3ビットのデジタル信号Dのバイナリコードで、デジタル信号D0~デジタル信号D2のそれぞれの値、すなわち、スイッチSW0~スイッチSW2のそれぞれの第1の端子に接続するノードを表す。なお、図2の説明においては、容量C0~容量C2の3つの容量Cの中で最も大きな容量値(=4Cu)の容量C2に対応するデジタル信号D2の値を最上位ビット(Most Significant Bit:MSB)とし、最も小さな容量値(=1Cu)の容量C0に対応するデジタル信号D0の値を最下位ビット(Least Significant Bit:LSB)とする。
デジタルアナログ変換器100では、デジタル信号D(デジタル信号D2、デジタル信号D1、およびデジタル信号D0)の値が“000”のとき、スイッチSW2~スイッチSW0のそれぞれの第1の端子が、接地電位のノードに接続される。このため、デジタルアナログ変換器100は、図2に示したように、容量部110に備えた容量C2~容量C0および容量CA1の全ての容量Cにサンプリングされた入力信号VINの電圧値(=VIN)を、出力レベル0のアナログ信号VDACとして出力する。
また、デジタルアナログ変換器100では、デジタル信号Dの値が“001”のとき、スイッチSW2およびスイッチSW1のそれぞれの第1の端子が接地電位のノードに接続され、スイッチSW0の第1の端子が参照電圧VREFのノードに接続される。このため、デジタルアナログ変換器100は、サンプリングされた入力信号VINの電圧値(=VIN)に、容量部110に備えた全ての容量Cの合計の容量値(=7.5Cu)と、容量C2~容量C0の3つの容量Cの内で参照電圧VREFに接続された容量C0の容量値(=1Cu)との比に応じた参照電圧VREFの電圧値(=(1/7.5)Cu×VREF)を加算した電圧値を、出力レベル1のアナログ信号VDACとして出力する。
このときデジタルアナログ変換器100が出力するアナログ信号VDACの電圧値は、下式(4)で表される。
VDAC=VIN+(1/7.5)Cu×VREF ・・・(4)
また、デジタルアナログ変換器100では、デジタル信号Dの値が“010”のとき、スイッチSW2およびスイッチSW0のそれぞれの第1の端子が接地電位のノードに接続され、スイッチSW1の第1の端子が参照電圧VREFのノードに接続される。このため、デジタルアナログ変換器100は、入力信号VINの電圧値(=VIN)に、全ての容量Cの合計の容量値(=7.5Cu)と、参照電圧VREFに接続された容量C1の容量値(=2Cu)との比に応じた参照電圧VREFの電圧値(=(2/7.5)Cu×VREF)を加算した電圧値を、出力レベル2のアナログ信号VDACとして出力する。
このときデジタルアナログ変換器100が出力するアナログ信号VDACの電圧値は、下式(5)で表される。
VDAC=VIN+(2/7.5)Cu×VREF ・・・(5)
また、デジタルアナログ変換器100では、デジタル信号Dの値が“011”のとき、スイッチSW2の第1の端子が接地電位のノードに接続され、スイッチSW1およびスイッチSW0のそれぞれの第1の端子が参照電圧VREFのノードに接続される。このため、デジタルアナログ変換器100は、入力信号VINの電圧値(=VIN)に、全ての容量Cの合計の容量値(=7.5Cu)と、参照電圧VREFに接続された容量C1および容量C0の合計の容量値(=3Cu)との比に応じた参照電圧VREFの電圧値(=(3/7.5)Cu×VREF)を加算した電圧値を、出力レベル3のアナログ信号VDACとして出力する。
このときデジタルアナログ変換器100が出力するアナログ信号VDACの電圧値は、下式(6)で表される。
VDAC=VIN+(3/7.5)Cu×VREF ・・・(6)
また、デジタルアナログ変換器100では、デジタル信号Dの値が“100”のとき、スイッチSW1およびスイッチSW0のそれぞれの第1の端子が接地電位のノードに接続され、スイッチSW2の第1の端子が参照電圧VREFのノードに接続される。このため、デジタルアナログ変換器100は、入力信号VINの電圧値(=VIN)に、全ての容量Cの合計の容量値(=7.5Cu)と、参照電圧VREFに接続された容量C2の容量値(=4Cu)との比に応じた参照電圧VREFの電圧値(=(4/7.5)Cu×VREF)を加算した電圧値を、出力レベル4のアナログ信号VDACとして出力する。
このときデジタルアナログ変換器100が出力するアナログ信号VDACの電圧値は、下式(7)で表される。
VDAC=VIN+(4/7.5)Cu×VREF ・・・(7)
また、デジタルアナログ変換器100では、デジタル信号Dの値が“101”のとき、スイッチSW1の第1の端子が接地電位のノードに接続され、スイッチSW2およびスイッチSW0のそれぞれの第1の端子が参照電圧VREFのノードに接続される。このため、デジタルアナログ変換器100は、入力信号VINの電圧値(=VIN)に、全ての容量Cの合計の容量値(=7.5Cu)と、参照電圧VREFに接続された容量C2および容量C0の合計の容量値(=5Cu)との比に応じた参照電圧VREFの電圧値(=(5/7.5)Cu×VREF)を加算した電圧値を、出力レベル5のアナログ信号VDACとして出力する。
このときデジタルアナログ変換器100が出力するアナログ信号VDACの電圧値は、下式(8)で表される。
VDAC=VIN+(5/7.5)Cu×VREF ・・・(8)
また、デジタルアナログ変換器100では、デジタル信号Dの値が“110”のとき、スイッチSW0の第1の端子が接地電位のノードに接続され、スイッチSW2およびスイッチSW1のそれぞれの第1の端子が参照電圧VREFのノードに接続される。このため、デジタルアナログ変換器100は、入力信号VINの電圧値(=VIN)に、全ての容量Cの合計の容量値(=7.5Cu)と、参照電圧VREFに接続された容量C2および容量C1の合計の容量値(=6Cu)との比に応じた参照電圧VREFの電圧値(=(6/7.5)Cu×VREF)を加算した電圧値を、出力レベル6のアナログ信号VDACとして出力する。
このときデジタルアナログ変換器100が出力するアナログ信号VDACの電圧値は、下式(9)で表される。
VDAC=VIN+(6/7.5)Cu×VREF ・・・(9)
また、デジタルアナログ変換器100では、デジタル信号Dの値が“111”のとき、スイッチSW2~スイッチSW0のそれぞれの第1の端子が参照電圧VREFのノードに接続される。このため、デジタルアナログ変換器100は、入力信号VINの電圧値(=VIN)に、全ての容量Cの合計の容量値(=7.5Cu)と、参照電圧VREFに接続された容量C2~容量C0の合計の容量値(=7Cu)との比に応じた参照電圧VREFの電圧値(=(7/7.5)Cu×VREF)を加算した電圧値を、出力レベル7のアナログ信号VDACとして出力する。
このときデジタルアナログ変換器100が出力するアナログ信号VDACの電圧値は、下式(10)で表される。
VDAC=VIN+(7/7.5)Cu×VREF ・・・(10)
このように、デジタルアナログ変換器100は、ゲイン調整して出力するアナログ信号VDACの出力振幅のゲインが1倍の場合、入力されたデジタル信号D2~デジタル信号D0の値に応じて、入力信号VINの電圧値(=VIN)に、参照電圧VREFの(0/7.5)Cu~(7/7.5)Cu倍の電圧値を加算した、8つの出力レベルのアナログ信号VDACを出力する。ここで、デジタルアナログ変換器100が出力するアナログ信号VDACの電圧値の変化幅(前後の出力レベルのアナログ信号VDACの電圧値の差)は、図2に示したように、(1/7.5)Cu×VREFである。
なお、デジタルアナログ変換器100が出力するアナログ信号VDACの電圧値の範囲(出力振幅)は、出力レベル7のアナログ信号VDACの電圧値(=VIN+(7/7.5)Cu×VREF)と、出力レベル0のアナログ信号VDACの電圧値(=VIN)との差で表される。このため、図2においては、デジタルアナログ変換器100が出力するアナログ信号VDACの出力振幅は、(7/7.5)Cu×VREFである。
続いて、図3を用いて、デジタルアナログ変換器100がゲインを1/2倍に調整したときにおける、デジタル信号Dとアナログ信号VDACとの関係について説明する。上述したように、デジタルアナログ変換器100がゲイン調整して出力するアナログ信号VDACの出力振幅のゲインが1/2倍の場合、容量部110に備えた容量C0~容量C1および容量CA1の3つの容量Cを電圧値生成容量として用いて、3ビットの分解能のアナログ信号VDACを出力する。このため、デジタルアナログ変換器100では、デジタル信号D0~デジタル信号D1およびデジタル信号DA1の値が制御され、デジタル信号D2の値が“0”に固定(保持)される。そして、デジタルアナログ変換器100では、ゲインが1/2倍のときに用いる容量C0~容量C1および容量CA1の3つの容量Cに対応するデジタル信号D0~デジタル信号D1、およびデジタル信号DA1の値(3ビットのデジタル信号Dの値)に応じて、8つの出力レベルのアナログ信号VDACを出力する。図3の説明においては、図2に示したゲインが1倍の場合と同様の考え方に基づいて、容量C0~容量C1および容量CA1の3つの容量Cに対応する3ビットのデジタル信号Dのバイナリコードで、デジタル信号D0~デジタル信号D1およびデジタル信号DA1のそれぞれの値、すなわち、スイッチSW0~スイッチSW1およびスイッチSWA1のそれぞれの第1の端子に接続するノードを表す。なお、図3の説明においては、容量C0~容量C1および容量CA1の3つの容量Cの中で最も大きな容量値(=2Cu)の容量C1に対応するデジタル信号D1の値を最上位ビット(MSB)とし、最も小さな容量値(=0.5Cu)の容量CA1に対応するデジタル信号DA1の値を最下位ビット(LSB)とする。
デジタルアナログ変換器100では、デジタル信号D(デジタル信号D1、デジタル信号D0、およびデジタル信号DA1)の値が“000”のとき、スイッチSW1、スイッチSW0、およびスイッチSWA1のそれぞれの第1の端子が、接地電位のノードに接続される。このため、デジタルアナログ変換器100は、図3に示したように、容量部110に備えた容量C2~容量C0および容量CA1の全ての容量Cにサンプリングされた入力信号VINの電圧値(=VIN)を、出力レベル0のアナログ信号VDACとして出力する。
また、デジタルアナログ変換器100では、デジタル信号Dの値が“001”のとき、スイッチSW1およびスイッチSW0のそれぞれの第1の端子が接地電位のノードに接続され、スイッチSWA1の第1の端子が参照電圧VREFのノードに接続される。このため、デジタルアナログ変換器100は、サンプリングされた入力信号VINの電圧値(=VIN)に、容量部110に備えた全ての容量Cの合計の容量値(=7.5Cu)と、容量C1、容量C0、および容量CA1の3つの容量Cの内で参照電圧VREFに接続された容量CA1の容量値(=0.5Cu)との比に応じた参照電圧VREFの電圧値(=(0.5/7.5)Cu×VREF)を加算した電圧値を、出力レベル1のアナログ信号VDACとして出力する。
このときデジタルアナログ変換器100が出力するアナログ信号VDACの電圧値は、下式(11)で表される。
VDAC=VIN+(0.5/7.5)Cu×VREF
・・・(11)
・・・(11)
また、デジタルアナログ変換器100では、デジタル信号Dの値が“010”のとき、スイッチSW1およびスイッチSWA1のそれぞれの第1の端子が接地電位のノードに接続され、スイッチSW0の第1の端子が参照電圧VREFのノードに接続される。このため、デジタルアナログ変換器100は、入力信号VINの電圧値(=VIN)に、全ての容量Cの合計の容量値(=7.5Cu)と、参照電圧VREFに接続された容量C0の容量値(=1Cu)との比に応じた参照電圧VREFの電圧値(=(1/7.5)Cu×VREF)を加算した電圧値を、出力レベル2のアナログ信号VDACとして出力する。
このときデジタルアナログ変換器100が出力するアナログ信号VDACの電圧値は、下式(12)で表される。
VDAC=VIN+(1/7.5)Cu×VREF ・・・(12)
同様に、デジタルアナログ変換器100では、図3に示したように、デジタル信号Dの値に応じて、入力信号VINの電圧値(=VIN)に、全ての容量Cの合計の容量値(=7.5Cu)と、参照電圧VREFに接続された容量Cの合計の容量値との比に応じた参照電圧VREFの電圧値を加算した電圧値を、それぞれの出力レベルのアナログ信号VDACとして出力する。
そして、デジタルアナログ変換器100では、デジタル信号Dの値が“111”のとき、スイッチSW1、スイッチSW0、およびスイッチSWA1のそれぞれの第1の端子が参照電圧VREFのノードに接続される。このため、デジタルアナログ変換器100は、入力信号VINの電圧値(=VIN)に、全ての容量Cの合計の容量値(=7.5Cu)と、参照電圧VREFに接続された容量C1、容量C0、および容量CA1の合計の容量値(=3.5Cu)との比に応じた参照電圧VREFの電圧値(=(3.5/7.5)Cu×VREF)を加算した電圧値を、出力レベル7のアナログ信号VDACとして出力する。
このときデジタルアナログ変換器100が出力するアナログ信号VDACの電圧値は、下式(13)で表される。
VDAC=VIN+(3.5/7.5)Cu×VREF
・・・(13)
・・・(13)
このように、デジタルアナログ変換器100は、ゲイン調整して出力するアナログ信号VDACの出力振幅のゲインが1/2倍の場合、入力されたデジタル信号D0~デジタル信号D1およびデジタル信号DA1の値に応じて、入力信号VINの電圧値(=VIN)に、参照電圧VREFの(0/7.5)Cu~(3.5/7.5)Cu倍の電圧値を加算した、8つの出力レベルのアナログ信号VDACを出力する。つまり、ゲイン調整して出力するアナログ信号VDACの出力振幅のゲインが1/2倍の場合、デジタルアナログ変換器100は、図3に示したように、電圧値の変化幅(前後の出力レベルのアナログ信号VDACの電圧値の差)が(0.5/7.5)Cu×VREFである8つの出力レベルのアナログ信号VDACを出力する。
なお、上述したように、デジタルアナログ変換器100が出力するアナログ信号VDACの電圧値の範囲(出力振幅)は、出力レベル7のアナログ信号VDACの電圧値(=VIN+(3.5/7.5)Cu×VREF)と、出力レベル0のアナログ信号VDACの電圧値(=VIN)との差で表される。このため、図3においては、デジタルアナログ変換器100が出力するアナログ信号VDACの出力振幅は、(3.5/7.5)Cu×VREFである。つまり、デジタルアナログ変換器100が出力するアナログ信号VDACの出力振幅は、ゲイン1倍のときの出力振幅の(7/7.5)Cu×VREFに対して、1/2倍、すなわち、ゲインが1/2倍になる。
このように、デジタルアナログ変換器100では、容量部110に容量CA1を追加し、スイッチ部120にスイッチSWA1を追加することによって、出力するアナログ信号VDACの電圧値の範囲(出力振幅)をゲイン調整する構成にする。そして、デジタルアナログ変換器100では、容量部110に備えた容量C2~容量C0および容量CA1の4つの容量Cのうち、3つの容量Cを電圧値生成容量として用いて、ゲイン1倍または1/2倍で3ビットの分解能のアナログ信号VDACを出力する。つまり、デジタルアナログ変換器100では、容量部110に備えた4つの容量Cの内3つの容量Cを、入力信号VINの電圧値をサンプリングした後に対応するスイッチSWの切り替えに応じて3ビットの分解能で出力するアナログ信号VDACの電圧値を生成するための容量Cとして用いる。そして、デジタルアナログ変換器100では、容量部110に備えた残りの1つの容量Cを、対応するスイッチSWを切り替えずに固定(保持)する。しかも、デジタルアナログ変換器100では、出力するアナログ信号VDACの出力振幅をゲイン調整するために追加する容量C(容量CA1)の容量値は、ゲインが1倍である場合において最も小さな容量値の容量Cよりも小さい容量値である。また、デジタルアナログ変換器100では、出力するアナログ信号VDACの出力振幅をゲイン調整するために追加するスイッチSW(スイッチSWA1)は、スイッチ部120に備えた参照電圧VREFの切り替えに用いる他のスイッチSW(スイッチSW0~スイッチSW2)と同様の構成である。言い換えれば、デジタルアナログ変換器100において追加するスイッチSW(スイッチSWA1)は、特別な性能を実現する構成のスイッチSWではない。つまり、デジタルアナログ変換器100では、ゲインを1倍または1/2倍に調整した複数の電圧値の範囲で切り替えたアナログ信号VDACを出力する構成であるにもかかわらず、容量CA1とスイッチSWA1とを追加するのみである。すなわち、デジタルアナログ変換器100は、高い分解能のアナログ信号VDACを出力する構成に適用するほど、より少ない構成要素の追加のみで実現することができる。従って、デジタルアナログ変換器100では、デジタルアナログ変換器100を形成するために要する面積の増大を抑えることができる。
なお、上述したデジタルアナログ変換器100がアナログ信号VDACを出力する際の動作では、容量部110に備えた全ての容量Cに入力信号VINの電圧値をサンプリングさせた後、入力信号VINの電圧値に、デジタル信号Dによって変更される容量部110に備えたそれぞれの容量Cの容量比に応じた倍数の参照電圧VREFの電圧値を加算した電圧値のアナログ信号VDACを出力する動作について説明した。つまり、上述したデジタルアナログ変換器100の動作では、まず、容量部110に備えた全ての容量Cに入力信号VINの電圧値をサンプリングさせた。そして、上述したデジタルアナログ変換器100の動作では、全ての容量Cに入力信号VINの電圧値をサンプリングさせた後に、3ビットの分解能のアナログ信号VDACの電圧値の出力に用いない1つの容量Cの第2の端子を接地電位のノードに接続した状態に固定(保持)させた。しかしながら、デジタルアナログ変換器100では、容量部110に備えたそれぞれの容量Cに入力信号VINの電圧値をサンプリングさせるときや、その後に3ビットの分解能のアナログ信号VDACの電圧値を出力させるときに、上述したデジタルアナログ変換器100の動作と異なる動作をさせることにより、出力する3ビットの分解能のアナログ信号VDACの電圧値にオフセットをもたせることができる。つまり、デジタルアナログ変換器100では、参照電圧VREFの電圧値を予め定めたゲイン値でゲイン調整するのみではなく、デジタル信号Dの制御によって、出力するアナログ信号VDACに対してオフセット調整をすることができる。
ここで、デジタルアナログ変換器100が出力するアナログ信号VDACに対してオフセット調整をする際の動作について説明する。まず、デジタルアナログ変換器100において、3ビットの分解能のアナログ信号VDACの電圧値を出力させるときにオフセット調整をする場合の動作について説明する。
なお、参照電圧VREFの高電位側が正の電圧であり、低電位側が接地(グラウンド:GND)電位である場合、デジタルアナログ変換器100では、出力するアナログ信号VDACに対して、容量部110に備えたそれぞれの容量Cの容量比に応じた倍数の参照電圧VREFの正の電圧値を加算するオフセット調整をすることができる。一方、参照電圧VREFの高電位側が接地(グラウンド:GND)電位であり、低電位側が負の電圧である場合、デジタルアナログ変換器100では、出力するアナログ信号VDACに対して、容量部110に備えたそれぞれの容量Cの容量比に応じた倍数の参照電圧VREFの負の電圧値を加算する、言い換えれば、正の電圧値を減算するオフセット調整をすることができる。
ここでは、参照電圧VREFが正の電圧であるものとして説明する。以下の説明においては、3ビットの分解能のアナログ信号VDACの電圧値を出力させるときに、出力するアナログ信号VDACに対して容量Cの容量比に応じた倍数の参照電圧VREFの電圧値を加算するオフセット調整を、第1のオフセット調整という。
なお、デジタルアナログ変換器100が出力するアナログ信号VDACに対して第1のオフセット調整をする場合でも、デジタルアナログ変換器100は、まず、容量C0~容量C2および容量CA1の全ての容量Cに、入力信号VINの電圧値をサンプリングする。この場合のデジタルアナログ変換器100の動作は、上述した参照電圧VREFの電圧値を予め定めたゲイン値でゲイン調整する際の動作と同様である。従って、デジタルアナログ変換器100が出力するアナログ信号VDACに対して第1のオフセット調整をする場合における入力信号VINの電圧値のサンプリングの動作に関する詳細な説明は省略する。
デジタルアナログ変換器100は、容量C0~容量C2および容量CA1の全ての容量Cに入力信号VINの電圧値をサンプリングした後、容量C0~容量C2および容量CA1の全ての容量Cの容量値の合計と、参照電圧VREFに接続された容量Cの容量値の合計との比に応じた倍数の参照電圧VREFの電圧値を、サンプリングした入力信号VINの電圧値に加算した電圧値のアナログ信号VDACを出力する。この場合のデジタルアナログ変換器100の動作も、上述した参照電圧VREFの電圧値を予め定めたゲイン値でゲイン調整する際の動作と同様である。つまり、デジタルアナログ変換器100では、デジタル信号DSに応じたスイッチSWSによって入力信号VINの入力端子とアナログ信号VDACのノードとの接続が切られた開放状態(オフ状態)を維持する。そして、デジタルアナログ変換器100では、デジタル信号D0~デジタル信号D2およびデジタル信号DA1に応じたスイッチSW0~スイッチSW2およびスイッチSWA1によって、容量C0~容量C2および容量CA1のそれぞれの第2の端子を、参照電圧VREFおよび接地電位のいずれか一方のノードに接続する。これにより、デジタルアナログ変換器100では、容量C0~容量C2および容量CA1のうち、第2の端子が参照電圧VREFのノードに接続された容量Cの合計容量値の全体に対する重みに応じた参照電圧VREFを、サンプリングした入力信号VINの電圧値に加算した電圧値を出力する。
ただし、デジタルアナログ変換器100が、出力するアナログ信号VDACに対して第1のオフセット調整をする際には、3ビットの分解能のアナログ信号VDACの出力に用いない残りの1つの容量Cをオフセット調整容量として用いてアナログ信号VDACをオフセット調整する。より具体的には、デジタルアナログ変換器100は、ゲイン1倍で3ビットの分解能のアナログ信号VDACを出力する場合、容量C0~容量C2の3つの容量Cを電圧値生成容量として用いて、入力信号VINの電圧値に参照電圧VREFの(0/7.5)Cu~(7/7.5)Cu倍の電圧値を加算した8つの出力レベルのアナログ信号VDACを出力する。このとき、デジタルアナログ変換器100では、3ビットの分解能のアナログ信号VDACの出力に用いない容量CA1を、アナログ信号VDACの第1のオフセット調整に用いる。また、デジタルアナログ変換器100は、ゲイン1/2倍で3ビットの分解能のアナログ信号VDACを出力する場合、容量C0~容量C1および容量CA1の3つの容量Cを電圧値生成容量として用いて、入力信号VINの電圧値に参照電圧VREFの(0/7.5)Cu~(3.5/7.5)Cu倍の電圧値を加算した8つの出力レベルのアナログ信号VDACを出力する。このとき、デジタルアナログ変換器100では、3ビットの分解能のアナログ信号VDACの出力に用いない容量C2を、アナログ信号VDACの第1のオフセット調整に用いる。
ここで、デジタルアナログ変換器100に入力されるデジタル信号Dとデジタルアナログ変換器100が出力する第1のオフセット調整をしたアナログ信号VDACとの関係について説明する。図4は、本発明のデジタルアナログ変換器100が出力する信号(第1のオフセット調整をしたアナログ信号VDAC)の電圧値を示した図である。図4には、デジタルアナログ変換器100が、容量CA1をオフセット調整容量として用いて第1のオフセット調整をしたときのアナログ信号VDACの電圧値を示している。図4においても、図2および図3に示したアナログ信号VDACをゲイン調整して出力する場合と同様に、デジタルアナログ変換器100が出力する3ビットの分解能のアナログ信号VDACを、出力レベル0~出力レベル7までの8つの出力レベルとし、デジタル信号D0~デジタル信号D2およびデジタル信号DA1の値と対応付けて、アナログ信号VDACの電圧値を示している。この場合もデジタル信号DSは、スイッチSWSの開放状態(オフ状態)を維持するために、入力信号VINの入力端子とアナログ信号VDACのノードとの接続が切られた開放状態(オフ状態)に制御したまま変更せずに固定する(保持する)値である。従って、図4においても、図2および図3に示したアナログ信号VDACをゲイン調整して出力する場合と同様に、固定の値のデジタル信号DSの明示を省略している。
以下の説明においても、図4において、図2および図3に示したアナログ信号VDACをゲイン調整して出力する場合と同様に、容量部110に備えた容量C0~容量C2および容量CA1のそれぞれに、入力信号VINの電圧値がサンプリングされているものとして説明する。なお、図4においても、図2および図3に示したアナログ信号VDACをゲイン調整して出力する場合と同様に、スイッチSWにおけるそれぞれの第1の端子に接続するノードが、対応するデジタル信号Dの値が“0”である場合に接地電位のノードに切り替えられ、“1”である場合に参照電圧VREFのノードに切り替えられるものとする。
デジタルアナログ変換器100が、容量CA1をオフセット調整容量として用いて第1のオフセット調整をしたアナログ信号VDACを出力する場合、デジタル信号DA1の値が“1”に固定(保持)される。そして、デジタルアナログ変換器100では、図2に示したゲインが1倍の場合と同様に、ゲインが1倍のときに用いる容量C0~容量C2の3つの容量Cに対応するデジタル信号D0~デジタル信号D2の値(3ビットのデジタル信号Dの値)に応じて、8つの出力レベルのアナログ信号VDACを出力する。なお、この場合のデジタルアナログ変換器100の動作は、図2に示したゲインが1倍の場合と同様である。ただし、図4に示した動作では、デジタルアナログ変換器100が第1のオフセット調整をした電圧値のアナログ信号VDACを出力するため、それぞれのデジタル信号D(デジタル信号D2、デジタル信号D1、およびデジタル信号D0)の値のときに出力するアナログ信号VDACの電圧値が異なる。図4の説明においては、デジタルアナログ変換器100が出力する第1のオフセット調整をしたアナログ信号VDACの電圧値に着目し、図2に示したゲインが1倍の場合と同様の考え方に基づいた、容量C0~容量C2の3つの容量Cに対応する3ビットのデジタル信号Dのバイナリコードを用いて説明する。
デジタルアナログ変換器100では、デジタル信号D(デジタル信号D2、デジタル信号D1、およびデジタル信号D0)の値が“000”のとき、容量部110に備えた容量C2~容量C0および容量CA1の全ての容量Cにサンプリングされた入力信号VINの電圧値(=VIN)に、容量CA1を用いた第1のオフセット調整をして、出力レベル0のアナログ信号VDACとして出力する。より具体的には、デジタル信号Dの値が“000”のときに、デジタル信号DA1の値が“1”であることにより、スイッチSWA1の第1の端子は参照電圧VREFのノードに接続されている。このため、デジタルアナログ変換器100は、入力信号VINの電圧値(=VIN)に、全ての容量Cの合計の容量値(=7.5Cu)と、参照電圧VREFに接続された容量CA1の容量値(=0.5Cu)との比に応じた参照電圧VREFの電圧値(=(0.5/7.5)Cu×VREF)を加算した電圧値を、第1のオフセット調整をした出力レベル0のアナログ信号VDACとして出力する。つまり、デジタルアナログ変換器100は、容量CA1をオフセット調整容量として用いて、オフセット値=(0.5/7.5)Cu×VREFの電圧値を加算する第1のオフセット調整をしたアナログ信号VDACを出力する。
このときデジタルアナログ変換器100が出力する第1のオフセット調整をしたアナログ信号VDACの電圧値は、下式(14)で表される。
VDAC=VIN+(0.5/7.5)Cu×VREF
・・・(14)
・・・(14)
また、デジタルアナログ変換器100では、デジタル信号Dの値が“001”のときにも、容量CA1をオフセット調整容量として用いて、オフセット値=(0.5/7.5)Cu×VREFの電圧値を加算した第1のオフセット調整をする。このため、デジタルアナログ変換器100は、入力信号VINの電圧値(=VIN)に、全ての容量Cの合計の容量値(=7.5Cu)と、参照電圧VREFに接続された容量C0の容量値(=1Cu)との比に応じた参照電圧VREFの電圧値(=(1/7.5)Cu×VREF)を加算し、さらにオフセット値=(0.5/7.5)Cu×VREFの電圧値を加算して、第1のオフセット調整をした出力レベル1のアナログ信号VDACとして出力する。
このときデジタルアナログ変換器100が出力するアナログ信号VDACの電圧値は、下式(15)で表される。
VDAC=VIN+((1+0.5)/7.5)Cu×VREF
・・・(15)
・・・(15)
同様に、デジタルアナログ変換器100では、図4に示したように、デジタル信号Dの値に応じたアナログ信号VDACの電圧値に、容量CA1を用いたオフセット値=(0.5/7.5)Cu×VREFの電圧値を加算して、第1のオフセット調整をしたそれぞれの出力レベルのアナログ信号VDACとして出力する。
そして、デジタルアナログ変換器100では、デジタル信号Dの値が“111”のときにも、容量CA1を用いたオフセット値=(0.5/7.5)Cu×VREFの電圧値で第1のオフセット調整をする。このため、デジタルアナログ変換器100は、入力信号VINの電圧値(=VIN)に、全ての容量Cの合計の容量値(=7.5Cu)と、参照電圧VREFに接続された容量C2~容量C0の合計の容量値(=7Cu)との比に応じた参照電圧VREFの電圧値(=(7/7.5)Cu×VREF)を加算し、さらにオフセット値=(0.5/7.5)Cu×VREFの電圧値を加算して、第1のオフセット調整をした出力レベル7のアナログ信号VDACとして出力する。
このときデジタルアナログ変換器100が出力するアナログ信号VDACの電圧値は、下式(16)で表される。
VDAC=VIN+((7+0.5)/7.5)Cu×VREF
・・・(16)
・・・(16)
このように、デジタルアナログ変換器100は、アナログ信号VDACの電圧値を出力させるときに第1のオフセット調整をする場合、デジタル信号Dの値に応じたアナログ信号VDACの電圧値に、容量CA1を用いたオフセット値=(0.5/7.5)Cu×VREFの電圧値を加算して、それぞれの出力レベルのアナログ信号VDACに対してオフセット調整をする。なお、第1のオフセット調整では、デジタルアナログ変換器100がアナログ信号VDACを出力する際に、スイッチSWA1によって容量CA1の第2の端子を接地電位のノードに接続することによって、第1のオフセット調整を行わずにアナログ信号VDACを出力することができる。つまり、第1のオフセット調整は、デジタルアナログ変換器100がアナログ信号VDACを出力している途中でも解除することができる。
なお、デジタルアナログ変換器100が第1のオフセット調整をした場合でも、図4に示したように、出力するアナログ信号VDACの電圧値の変化幅(前後の出力レベルのアナログ信号VDACの電圧値の差)は、図2に示したゲインが1倍の場合と同様の(1/7.5)Cu×VREFである。また、デジタルアナログ変換器100が第1のオフセット調整をした場合でも、図4に示したように、デジタルアナログ変換器100が出力するアナログ信号VDACの電圧値の範囲(出力振幅)は、図2に示したゲインが1倍の場合と同様の(7/7.5)Cu×VREFである。
なお、デジタルアナログ変換器100が1/2倍のゲイン調整をしたアナログ信号VDACを出力する際の第1のオフセット調整は、上述したように、容量C2を用いることになる。この場合のオフセット値は、容量C2の容量値(=4Cu)に基づいた値となる。従って、デジタルアナログ変換器100は、1/2倍のゲイン調整をしたアナログ信号VDACを出力する際には、オフセット値=(4/7.5)Cu×VREFの電圧値を加算する第1のオフセット調整をすることになる。なお、この場合の動作は、図3に示したゲインが1/2倍の場合において、デジタル信号D2の値を“1”にする動作であり、容量CA1を用いた第1のオフセット調整と同様に考えることができる。従って、デジタルアナログ変換器100が出力するアナログ信号VDACに対して容量C2を用いた第1のオフセット調整をする動作に関する詳細な説明は省略する。
なお、上述した説明では、デジタルアナログ変換器100が3ビットの分解能のアナログ信号VDACの電圧値を出力させるときにオフセット調整をする場合の動作として、第1のオフセット調整を行う場合について説明した。しかしながら、デジタルアナログ変換器100では、3ビットの分解能のアナログ信号VDACの電圧値を出力させるときのオフセット調整は、第1のオフセット調整に限定されるもではない。
続いて、デジタルアナログ変換器100において、容量部110に備えたそれぞれの容量Cに入力信号VINの電圧値をサンプリングさせるときにオフセット調整をする場合の動作について説明する。
なお、参照電圧VREFの高電位側が正の電圧であり、低電位側が接地(グラウンド:GND)電位である場合、デジタルアナログ変換器100では、出力するアナログ信号VDACに対して、容量部110に備えたそれぞれの容量Cの容量比に応じた倍数の参照電圧VREFの正の電圧値を減算するオフセット調整をすることができる。一方、参照電圧VREFの高電位側が接地(グラウンド:GND)電位であり、低電位側が負の電圧である場合、デジタルアナログ変換器100では、出力するアナログ信号VDACに対して、容量部110に備えたそれぞれの容量Cの容量比に応じた倍数の参照電圧VREFの負の電圧値を減算する、言い換えれば、正の電圧値を加算するオフセット調整をすることができる。
ここでは、参照電圧VREFが正の電圧であるものとして説明する。以下の説明においては、入力信号VINの電圧値をサンプリングさせるときの容量部110に備えたそれぞれの容量Cの容量比に応じた倍数の参照電圧VREFの電圧値を減算するオフセット調整を、第2のオフセット調整という。
デジタルアナログ変換器100が出力するアナログ信号VDACに対して第2のオフセット調整をする場合、容量C0~容量C2および容量CA1のうち、一部の容量Cの第2の端子を参照電圧VREFのノードに接続した状態で入力信号VINの電圧値をサンプリングさせる。
例えば、容量CA1の第2の端子を参照電圧VREFのノードに接続した状態で入力信号VINの電圧値をサンプリングさせる。この場合、デジタルアナログ変換器100では、デジタル信号DSに応じたスイッチSWSによって入力信号VINの入力端子とアナログ信号VDACのノードとを接続し(短絡状態にし)、スイッチSW0~スイッチSW2によって容量C0~容量C2のそれぞれの第2の端子を接地電位のノードに接続し、スイッチSWA1によって容量CA1の第2の端子を参照電圧VREFのノードに接続する。これにより、デジタルアナログ変換器100では、容量C0~容量C2のそれぞれに入力信号VINの電位と接地電位との電位差に応じた電荷が充電され、容量CA1に入力信号VINの電位と参照電圧VREFの電位との電位差に応じた電荷が充電される。その後、デジタルアナログ変換器100では、デジタル信号DSに応じたスイッチSWSによって入力信号VINの入力端子とアナログ信号VDACのノードとの接続を切る(開放状態にする)。これにより、デジタルアナログ変換器100では、容量C0~容量C2および容量CA1のそれぞれに、充電された電荷が保持(蓄積)される。このようにして、デジタルアナログ変換器100では、出力するアナログ信号VDACに対して第2のオフセット調整をする場合に、入力されたデジタル信号DSと、デジタル信号D0~デジタル信号D2およびデジタル信号DA1との制御に応じて、容量C0~容量C2と容量CA1とに異なる電圧値をサンプリングさせる。
このときデジタルアナログ変換器100が出力するアナログ信号VDACの電圧値は、上式(1)で表される。一方、容量部110の全体にサンプリングされた電荷Qは、下式(17)で表される。
Q=(7.5Cu×VIN)-(0.5Cu×VREF)
・・・(17)
・・・(17)
その後、デジタルアナログ変換器100が出力するアナログ信号VDACに対して第2のオフセット調整をする場合でも、デジタルアナログ変換器100は、3ビットのデジタル信号Dの値に応じて、8つの出力レベルのアナログ信号VDACを出力する。つまり、デジタルアナログ変換器100は、容量C0~容量C2および容量CA1の全ての容量Cの容量値の合計と、参照電圧VREFに接続された容量Cの容量値の合計との比に応じた倍数の参照電圧VREFの電圧値を、サンプリングした入力信号VINの電圧値に加算した電圧値のアナログ信号VDACを出力する。この場合のデジタルアナログ変換器100の動作も、上述した参照電圧VREFの電圧値を予め定めたゲイン値でゲイン調整する際の動作と同様である。つまり、デジタルアナログ変換器100では、デジタル信号DSに応じたスイッチSWSによって入力信号VINの入力端子とアナログ信号VDACのノードとの接続が切られた開放状態(オフ状態)を維持する。そして、デジタルアナログ変換器100では、デジタル信号D0~デジタル信号D2およびデジタル信号DA1に応じたスイッチSW0~スイッチSW2およびスイッチSWA1によって、容量C0~容量C2および容量CA1のそれぞれの第2の端子を、参照電圧VREFおよび接地電位のいずれか一方のノードに接続する。これにより、デジタルアナログ変換器100では、容量C0~容量C2および容量CA1のうち、第2の端子が参照電圧VREFのノードに接続された容量Cの合計容量値の全体に対する重みに応じた参照電圧VREFを、サンプリングした入力信号VINの電圧値に加算した電圧値を出力する。
ただし、デジタルアナログ変換器100において出力するアナログ信号VDACに対して第2のオフセット調整をする際には、上述したように、サンプリングの際に、容量CA1に、入力信号VINの電位と参照電圧VREFの電位との電位差に応じた電荷を蓄積させている。このため、デジタルアナログ変換器100が出力する第2のオフセット調整をしたアナログ信号VDACの電圧値は、スイッチSWA1によって容量CA1の第2の端子を接地電位のノードに接続した時点で、上式(17)の右辺の第2項の0.5Cu×VREFに応じた分の電圧値だけ低い電圧値となる。
なお、第2のオフセット調整では、異なる電圧値を再度サンプリングする、つまり、それぞれの容量Cへの電圧値のサンプリングをし直すことによって、第2のオフセット調整を解除することができる。また、第2のオフセット調整では、出力するアナログ信号VDACの電圧値の振幅(電圧値の範囲)をゲイン調整するために用いる容量C(以下、「ゲイン調整容量」という)をオフセット調整容量として用いる場合、第2のオフセット調整を行わずにアナログ信号VDACを出力することができる。つまり、ゲイン調整容量をオフセット調整容量として用いる場合、第2のオフセット調整は、デジタルアナログ変換器100がアナログ信号VDACを出力している途中でも解除することができる。この場合、デジタルアナログ変換器100では、アナログ信号VDACを出力する際に、ゲイン調整容量に対応するスイッチSWによってゲイン調整容量の第2の端子を参照電圧VREFのノードに接続する。
ここで、デジタルアナログ変換器100に入力されるデジタル信号Dとデジタルアナログ変換器100が出力する第2のオフセット調整をしたアナログ信号VDACとの関係について説明する。図5は、本発明のデジタルアナログ変換器100が出力する信号(第2のオフセット調整をしたアナログ信号VDAC)の電圧値を示した図である。図5の(a)には、デジタルアナログ変換器100が、容量C0~容量C2および容量CA1のそれぞれの容量Cに入力信号VINの電圧値をサンプリングさせる際に制御されるそれぞれのデジタル信号Dの値を示している。デジタルアナログ変換器100では、容量CA1をオフセット調整容量として用いてアナログ信号VDACに対して第2のオフセット調整をする際に、それぞれのデジタル信号Dの値を図5の(a)に示した値にすることによって、上述したように、容量CA1の第2の端子を参照電圧VREFのノードに接続した状態で入力信号VINの電圧値をサンプリングさせる。また、図5の(b)には、デジタルアナログ変換器100が、容量CA1をオフセット調整容量として用いて第2のオフセット調整をしたときのアナログ信号VDACの電圧値を示している。図5の(b)においても、図2および図3に示したアナログ信号VDACをゲイン調整して出力する場合と同様に、デジタルアナログ変換器100が出力する3ビットの分解能のアナログ信号VDACを、出力レベル0~出力レベル7までの8つの出力レベルとし、デジタル信号D0~デジタル信号D2およびデジタル信号DA1の値と対応付けて、アナログ信号VDACの電圧値を示している。この場合もデジタル信号DSは、スイッチSWSの開放状態(オフ状態)を維持するために、入力信号VINの入力端子とアナログ信号VDACのノードとの接続が切られた開放状態(オフ状態)に制御したまま変更せずに固定する(保持する)値である。従って、図5の(b)においても、図2および図3に示したアナログ信号VDACをゲイン調整して出力する場合と同様に、固定の値のデジタル信号DSの明示を省略している。
以下の説明においては、図5の(b)において、容量CA1の第2の端子が参照電圧VREFのノードに接続された状態で入力信号VINの電圧値がサンプリングされているものとして説明する。なお、図5の(b)においても、図2および図3に示したアナログ信号VDACをゲイン調整して出力する場合と同様に、スイッチSWにおけるそれぞれの第1の端子に接続するノードが、対応するデジタル信号Dの値が“0”である場合に接地電位のノードに切り替えられ、“1”である場合に参照電圧VREFのノードに切り替えられるものとする。
デジタルアナログ変換器100が、容量CA1をオフセット調整容量として用いて第2のオフセット調整をしたアナログ信号VDACを出力する場合でも、図2および図3に示したアナログ信号VDACをゲイン調整して出力する場合と同様に、デジタル信号DA1の値は“0”に固定(保持)される。そして、デジタルアナログ変換器100では、図2に示したゲインが1倍の場合と同様に、ゲインが1倍のときに用いる容量C0~容量C2の3つの容量Cに対応するデジタル信号D0~デジタル信号D2の値(3ビットのデジタル信号Dの値)に応じて、8つの出力レベルのアナログ信号VDACを出力する。なお、この場合のデジタルアナログ変換器100の動作は、図2に示したゲインが1倍の場合と同様である。ただし、図5の(b)に示した動作では、デジタルアナログ変換器100が第2のオフセット調整をした電圧値のアナログ信号VDACを出力するため、それぞれのデジタル信号D(デジタル信号D2、デジタル信号D1、およびデジタル信号D0)の値のときに出力するアナログ信号VDACの電圧値が異なる。図5の(b)の説明においては、デジタルアナログ変換器100が出力する第2のオフセット調整をしたアナログ信号VDACの電圧値に着目し、図2に示したゲインが1倍の場合と同様の考え方に基づいた、容量C0~容量C2の3つの容量Cに対応する3ビットのデジタル信号Dのバイナリコードを用いて説明する。
デジタルアナログ変換器100では、デジタル信号D(デジタル信号D2、デジタル信号D1、およびデジタル信号D0)の値が“000”のとき、容量部110に備えた容量C2~容量C0および容量CA1の全ての容量Cにサンプリングされた入力信号VINの電圧値(=VIN)に、容量CA1を用いた第2のオフセット調整をして、出力レベル0のアナログ信号VDACとして出力する。より具体的には、デジタルアナログ変換器100は、サンプリングされた入力信号VINの電圧値(=VIN)から、全ての容量Cの合計の容量値(=7.5Cu)と、容量CA1の容量値(=0.5Cu)との比に応じた参照電圧VREFの電圧値(=(0.5/7.5)Cu×VREF)を減算した電圧値を、第2のオフセット調整をした出力レベル0のアナログ信号VDACとして出力する。つまり、デジタルアナログ変換器100は、容量CA1をオフセット調整容量として用いて、オフセット値=(0.5/7.5)Cu×VREFの電圧値を減算する第2のオフセット調整をしたアナログ信号VDACを出力する。
このときデジタルアナログ変換器100が出力する第2のオフセット調整をしたアナログ信号VDACの電圧値は、下式(18)で表される。
VDAC=VIN-(0.5/7.5)Cu×VREF
・・・(18)
・・・(18)
また、デジタルアナログ変換器100では、デジタル信号Dの値が“001”のときにも、容量CA1をオフセット調整容量として用いて、オフセット値=(0.5/7.5)Cu×VREFの電圧値を減算した第2のオフセット調整をする。このため、デジタルアナログ変換器100は、入力信号VINの電圧値(=VIN)に、全ての容量Cの合計の容量値(=7.5Cu)と、参照電圧VREFに接続された容量C0の容量値(=1Cu)との比に応じた参照電圧VREFの電圧値(=(1/7.5)Cu×VREF)を加算し、さらにオフセット値=(0.5/7.5)Cu×VREFの電圧値を減算して、第2のオフセット調整をした出力レベル1のアナログ信号VDACとして出力する。
このときデジタルアナログ変換器100が出力するアナログ信号VDACの電圧値は、下式(19)で表される。
VDAC=VIN+((1-0.5)/7.5)Cu×VREF
・・・(19)
・・・(19)
同様に、デジタルアナログ変換器100では、図5の(b)に示したように、デジタル信号Dの値に応じたアナログ信号VDACの電圧値に、容量CA1を用いたオフセット値=(0.5/7.5)Cu×VREFの電圧値を減算して、第2のオフセット調整をしたそれぞれの出力レベルのアナログ信号VDACとして出力する。
そして、デジタルアナログ変換器100では、デジタル信号Dの値が“111”のときにも、容量CA1を用いたオフセット値=(0.5/7.5)Cu×VREFの電圧値で第2のオフセット調整をする。このため、デジタルアナログ変換器100は、入力信号VINの電圧値(=VIN)に、全ての容量Cの合計の容量値(=7.5Cu)と、参照電圧VREFに接続された容量C2~容量C0の合計の容量値(=7Cu)との比に応じた参照電圧VREFの電圧値(=(7/7.5)Cu×VREF)を加算し、さらにオフセット値=(0.5/7.5)Cu×VREFの電圧値を減算して、第2のオフセット調整をした出力レベル7のアナログ信号VDACとして出力する。
このときデジタルアナログ変換器100が出力するアナログ信号VDACの電圧値は、下式(20)で表される。
VDAC=VIN+((7-0.5)/7.5)Cu×VREF
・・・(20)
・・・(20)
このように、デジタルアナログ変換器100は、アナログ信号VDACの電圧値を出力させるときに第2のオフセット調整をする場合、デジタル信号Dの値に応じたアナログ信号VDACの電圧値に、容量CA1を用いたオフセット値=(0.5/7.5)Cu×VREFの電圧値を減算して、それぞれの出力レベルのアナログ信号VDACに対してオフセット調整をする。
なお、デジタルアナログ変換器100が第2のオフセット調整をした場合でも、図5の(b)に示したように、出力するアナログ信号VDACの電圧値の変化幅(前後の出力レベルのアナログ信号VDACの電圧値の差)は、図2に示したゲインが1倍の場合と同様の(1/7.5)Cu×VREFである。また、デジタルアナログ変換器100が第2のオフセット調整をした場合でも、図5の(b)に示したように、デジタルアナログ変換器100が出力するアナログ信号VDACの電圧値の範囲(出力振幅)は、図2に示したゲインが1倍の場合と同様の(7/7.5)Cu×VREFである。
なお、上述したデジタルアナログ変換器100における第2のオフセット調整では、容量CA1をオフセット調整容量として用いてオフセット値=(0.5/7.5)Cu×VREFの電圧値を減算する場合について説明した。しかし、デジタルアナログ変換器100では、容量CA1以外の容量Cをオフセット調整容量として用いて第2のオフセット調整をすることもできる。
ここで、デジタルアナログ変換器100において、容量部110に備えた容量CA1以外の容量Cをオフセット調整容量として用いて第2のオフセット調整をする場合の動作の一例について説明する。なお、デジタルアナログ変換器100が容量部110に備えた容量CA1以外の容量Cをオフセット調整容量として用いて第2のオフセット調整をする場合の動作は、上述した容量CA1をオフセット調整容量として用いて第2のオフセット調整をする場合の動作と同様である。ただし、容量部110に備えた容量CA1以外の容量Cをオフセット調整容量として用いて第2のオフセット調整をする場合には、異なる電圧値をサンプリングさせる容量Cが異なる。以下の説明においては、デジタルアナログ変換器100が異なる電圧値をサンプリングさせる容量Cの制御と、デジタルアナログ変換器100が出力する第2のオフセット調整をしたアナログ信号VDACの電圧値に着目し、図2に示したゲインが1倍の場合と同様の考え方に基づいた、容量C0~容量C2の3つの容量Cに対応する3ビットのデジタル信号Dのバイナリコードを用いて説明する。
図6は、本発明のデジタルアナログ変換器100が出力する信号(第2のオフセット調整をしたアナログ信号VDAC)の電圧値を示した図である。図6には、デジタルアナログ変換器100が、容量C2をオフセット調整容量として用いて第2のオフセット調整をしたアナログ信号VDACを出力する場合の一例を示している。図6の(a)には、デジタルアナログ変換器100が、容量C0~容量C2および容量CA1のそれぞれの容量Cに入力信号VINの電圧値をサンプリングさせる際に制御されるそれぞれのデジタル信号Dの値を示している。また、図6の(b)には、デジタルアナログ変換器100が、容量C2をオフセット調整容量として用いて第2のオフセット調整をしたときのアナログ信号VDACの電圧値を示している。図6の(b)においても、図2および図3に示したアナログ信号VDACをゲイン調整して出力する場合と同様に、デジタルアナログ変換器100が出力する3ビットの分解能のアナログ信号VDACを、出力レベル0~出力レベル7までの8つの出力レベルとし、デジタル信号D0~デジタル信号D2およびデジタル信号DA1の値と対応付けて、アナログ信号VDACの電圧値を示している。この場合もデジタル信号DSは、スイッチSWSの開放状態(オフ状態)を維持するために、入力信号VINの入力端子とアナログ信号VDACのノードとの接続が切られた開放状態(オフ状態)に制御したまま変更せずに固定する(保持する)値である。従って、図6の(b)においても、図2および図3に示したアナログ信号VDACをゲイン調整して出力する場合と同様に、固定の値のデジタル信号DSの明示を省略している。
デジタルアナログ変換器100では、容量C2をオフセット調整容量として用いてアナログ信号VDACに対して第2のオフセット調整をする際に、それぞれのデジタル信号Dの値を図6の(a)に示した値にすることによって、上述したように、容量C2の第2の端子を参照電圧VREFのノードに接続した状態で入力信号VINの電圧値をサンプリングさせる。
その後、デジタルアナログ変換器100では、出力するアナログ信号VDACに対して、容量C2を用いたオフセット値=(4/7.5)Cu×VREFの電圧値の第2のオフセット調整をする。これにより、デジタルアナログ変換器100では、図6の(b)に示した電圧値のアナログ信号VDACを出力する。つまり、デジタルアナログ変換器100は、8つの出力レベルのそれぞれのアナログ信号VDACにおいて、オフセット値=(4/7.5)Cu×VREFの電圧値を減算する第2のオフセット調整をしたアナログ信号VDACを出力する。
例えば、デジタルアナログ変換器100では、デジタル信号Dの値が“001”のとき、容量C2をオフセット調整容量として用いて、オフセット値=(4/7.5)Cu×VREFの電圧値を減算した第2のオフセット調整をする。この場合、デジタルアナログ変換器100は、入力信号VINの電圧値(=VIN)に、全ての容量Cの合計の容量値(=7.5Cu)と、参照電圧VREFに接続された容量C0の容量値(=1Cu)との比に応じた参照電圧VREFの電圧値(=(1/7.5)Cu×VREF)を加算し、さらにオフセット値=(4/7.5)Cu×VREFの電圧値を減算して、第2のオフセット調整をした出力レベル1のアナログ信号VDACとして出力する。
このときデジタルアナログ変換器100が出力するアナログ信号VDACの電圧値は、下式(21)で表される。
VDAC=VIN+((1-4)/7.5)Cu×VREF
・・・(21)
・・・(21)
このように、デジタルアナログ変換器100は、アナログ信号VDACの電圧値を出力させるときに容量C2を用いた第2のオフセット調整をする場合、デジタル信号Dの値に応じたアナログ信号VDACの電圧値に、オフセット値=(4/7.5)Cu×VREFの電圧値を減算して、それぞれの出力レベルのアナログ信号VDACに対してオフセット調整をする。
なお、デジタルアナログ変換器100が容量C2を用いた第2のオフセット調整をした場合でも、図6の(b)に示したように、出力するアナログ信号VDACの電圧値の変化幅(前後の出力レベルのアナログ信号VDACの電圧値の差)は、図2に示したゲインが1倍の場合と同様の(1/7.5)Cu×VREFである。また、デジタルアナログ変換器100が容量C2を用いた第2のオフセット調整をした場合でも、図6の(b)に示したように、デジタルアナログ変換器100が出力するアナログ信号VDACの電圧値の範囲(出力振幅)は、図2に示したゲインが1倍の場合と同様の(7/7.5)Cu×VREFである。
図7は、本発明のデジタルアナログ変換器100が出力する信号(第2のオフセット調整をしたアナログ信号VDAC)のさらに別の電圧値を示した図である。図7には、デジタルアナログ変換器100が、容量C1をオフセット調整容量として用いて第2のオフセット調整をしたアナログ信号VDACを出力する場合の一例を示している。図7の(a)には、デジタルアナログ変換器100が、容量C0~容量C2および容量CA1のそれぞれの容量Cに入力信号VINの電圧値をサンプリングさせる際に制御されるそれぞれのデジタル信号Dの値を示している。また、図7の(b)には、デジタルアナログ変換器100が、容量C1をオフセット調整容量として用いて第2のオフセット調整をしたときのアナログ信号VDACの電圧値を示している。図7の(b)においても、図2および図3に示したアナログ信号VDACをゲイン調整して出力する場合と同様に、デジタルアナログ変換器100が出力する3ビットの分解能のアナログ信号VDACを、出力レベル0~出力レベル7までの8つの出力レベルとし、デジタル信号D0~デジタル信号D2およびデジタル信号DA1の値と対応付けて、アナログ信号VDACの電圧値を示している。この場合もデジタル信号DSは、スイッチSWSの開放状態(オフ状態)を維持するために、入力信号VINの入力端子とアナログ信号VDACのノードとの接続が切られた開放状態(オフ状態)に制御したまま変更せずに固定する(保持する)値である。従って、図7の(b)においても、図2および図3に示したアナログ信号VDACをゲイン調整して出力する場合と同様に、固定の値のデジタル信号DSの明示を省略している。
デジタルアナログ変換器100では、容量C1をオフセット調整容量として用いてアナログ信号VDACに対して第2のオフセット調整をする際に、それぞれのデジタル信号Dの値を図7の(a)に示した値にすることによって、上述したように、容量C1の第2の端子を参照電圧VREFのノードに接続した状態で入力信号VINの電圧値をサンプリングさせる。
その後、デジタルアナログ変換器100では、出力するアナログ信号VDACに対して、容量C1を用いたオフセット値=(2/7.5)Cu×VREFの電圧値の第2のオフセット調整をする。これにより、デジタルアナログ変換器100では、図7の(b)に示した電圧値のアナログ信号VDACを出力する。つまり、デジタルアナログ変換器100は、8つの出力レベルのそれぞれのアナログ信号VDACにおいて、オフセット値=(2/7.5)Cu×VREFの電圧値を減算する第2のオフセット調整をしたアナログ信号VDACを出力する。
例えば、デジタルアナログ変換器100では、デジタル信号Dの値が“001”のとき、容量C1をオフセット調整容量として用いて、オフセット値=(2/7.5)Cu×VREFの電圧値を減算した第2のオフセット調整をする。この場合、デジタルアナログ変換器100は、入力信号VINの電圧値(=VIN)に、全ての容量Cの合計の容量値(=7.5Cu)と、参照電圧VREFに接続された容量C0の容量値(=1Cu)との比に応じた参照電圧VREFの電圧値(=(1/7.5)Cu×VREF)を加算し、さらにオフセット値=(2/7.5)Cu×VREFの電圧値を減算して、第2のオフセット調整をした出力レベル1のアナログ信号VDACとして出力する。
このときデジタルアナログ変換器100が出力するアナログ信号VDACの電圧値は、下式(22)で表される。
VDAC=VIN+((1-2)/7.5)Cu×VREF
・・・(22)
・・・(22)
このように、デジタルアナログ変換器100は、アナログ信号VDACの電圧値を出力させるときに容量C1を用いた第2のオフセット調整をする場合、デジタル信号Dの値に応じたアナログ信号VDACの電圧値に、オフセット値=(2/7.5)Cu×VREFの電圧値を減算して、それぞれの出力レベルのアナログ信号VDACに対してオフセット調整をする。
なお、デジタルアナログ変換器100が容量C1を用いた第2のオフセット調整をした場合でも、図7の(b)に示したように、出力するアナログ信号VDACの電圧値の変化幅(前後の出力レベルのアナログ信号VDACの電圧値の差)は、図2に示したゲインが1倍の場合と同様の(1/7.5)Cu×VREFである。また、デジタルアナログ変換器100が容量C1を用いた第2のオフセット調整をした場合でも、図7の(b)に示したように、デジタルアナログ変換器100が出力するアナログ信号VDACの電圧値の範囲(出力振幅)は、図2に示したゲインが1倍の場合と同様の(7/7.5)Cu×VREFである。
なお、上述したデジタルアナログ変換器100における第2のオフセット調整では、容量部110に備えたいずれか1つの容量Cをオフセット調整容量として用いてオフセット値の電圧値を減算する場合について説明した。しかし、デジタルアナログ変換器100が第2のオフセット調整で用いる容量Cは、容量部110に備えたいずれか1つの容量Cに限定されるものではなく、容量部110に備えた複数の容量Cをオフセット調整容量として用いて第2のオフセット調整をすることができる。なお、この場合のデジタルアナログ変換器100の動作は、上述した第2のオフセット調整をする場合の動作と同様に考えることによって容易に考えることができる。従って、デジタルアナログ変換器100が出力するアナログ信号VDACに対して容量部110に備えた複数の容量Cをオフセット調整容量として用いて第2のオフセット調整をする動作に関する詳細な説明は省略する。
また、デジタルアナログ変換器100におけるオフセット調整では、第1のオフセット調整の方法と第2のオフセット調整の方法とを別々に説明した。しかし、デジタルアナログ変換器100では、第1のオフセット調整と第2のオフセット調整とを同時に行う、つまり、第1のオフセット調整と第2のオフセット調整と合わせたオフセット調整をすることもできる。例えば、デジタルアナログ変換器100では、図6に示した容量C2をオフセット調整容量として用いた第2のオフセット調整をする際に、図4に示した容量CA1をオフセット調整容量として用いた第1のオフセット調整と同様に、デジタル信号DA1の値を“1”に固定(保持)してもよい。この場合、デジタルアナログ変換器100では、オフセット値=(4/7.5)Cu×VREFの電圧値を減算する第2のオフセット調整と、オフセット値=(0.5/7.5)Cu×VREFの電圧値を加算する第1のオフセット調整とを合わせたオフセット調整をすることができる。つまり、デジタルアナログ変換器100では、8つの出力レベルのそれぞれのアナログ信号VDACにおいて、オフセット値=((4-0.5)/7.5)Cu×VREF=(3.5/7.5)Cu×VREFの電圧値を減算するオフセット調整をしたアナログ信号VDACを出力することができる。なお、この場合のデジタルアナログ変換器100の動作は、上述した第1のオフセット調整をする場合の動作と、上述した第2のオフセット調整をする場合の動作とを合わせることによって容易に考えることができる。従って、デジタルアナログ変換器100が出力するアナログ信号VDACに対して第1のオフセット調整と第2のオフセット調整と合わせたオフセット調整をする際の動作に関する詳細な説明は省略する。
このように、デジタルアナログ変換器100では、容量部110に備えた容量Cをオフセット調整容量として用いて、ゲインを1倍または1/2倍に調整して出力する3ビットの分解能のアナログ信号VDACの電圧値にオフセットをもたせることができる。これにより、デジタルアナログ変換器100では、ゲイン調整にさらにオフセット調整をした複数の電圧値の範囲で切り替えたアナログ信号VDACを、形成するために要する面積の増大を抑えて実現することができる。
なお、上述したデジタルアナログ変換器100では、出力するアナログ信号VDACが3ビットの分解能のアナログ信号である構成について説明した。しかし、デジタルアナログ変換器100が出力するアナログ信号VDACの分解能は、3ビットに限定されるものではない。そして、例えば、さらに多くのビット数の分解能のデジタルアナログ変換器においても、上述したデジタルアナログ変換器100の構成や動作の考え方を適用することによって、その構成や動作を容易に考えることができる。従って、さらに多くのビット数の分解能のデジタルアナログ変換器の構成や動作に関する詳細な説明は省略する。
また、上述したデジタルアナログ変換器100では、高電位側の参照電圧VREFと、低電位側の参照電圧VREF(図1においては、接地(グラウンド:GND))との2種類の参照電圧VREFとを用いてアナログ信号VDACを出力する構成について説明した。しかし、デジタルアナログ変換器100においては、アナログ信号VDACを出力するために用いる参照電圧VREFの数や種類などに関しては、特に規定しない。例えば、デジタルアナログ変換器100は、3種類の参照電圧VREFを用いて、入力信号VINの電圧値をサンプリングするときと、アナログ信号VDACの電圧値を生成するときとで、異なる参照電圧VREFを用いる構成であってもよい。この場合、デジタルアナログ変換器100に備えたスイッチ部120は、それぞれのスイッチSWによって、対応する容量Cに接続する参照電圧VREFのノードを、入力信号VINの電圧値をサンプリングするときと、アナログ信号VDACの電圧値を生成するときとで、異ならせる。
また、上述したデジタルアナログ変換器100では、ゲインを1倍または1/2倍に調整したアナログ信号VDACを出力する構成について説明した。しかし、本発明のデジタルアナログ変換器におけるゲイン調整は、上述した1倍または1/2倍に限定されるものではなく、出力するアナログ信号VDACの電圧値の範囲(出力振幅)をさらに1/k倍(k=2以上の2の乗数)までゲイン調整したアナログ信号VDACを出力する構成にすることもできる。
(デジタルアナログ変換器の第1の変形例)
ここで、出力するアナログ信号VDACの電圧値の範囲(出力振幅)を1/k倍(k=2以上の2の乗数)までゲイン調整する構成のデジタルアナログ変換器の一例として、k=4とした場合のデジタルアナログ変換器について説明する。つまり、電圧値の範囲(出力振幅)を1/4倍までゲイン調整したアナログ信号VDACを出力する構成のデジタルアナログ変換器について説明する。
ここで、出力するアナログ信号VDACの電圧値の範囲(出力振幅)を1/k倍(k=2以上の2の乗数)までゲイン調整する構成のデジタルアナログ変換器の一例として、k=4とした場合のデジタルアナログ変換器について説明する。つまり、電圧値の範囲(出力振幅)を1/4倍までゲイン調整したアナログ信号VDACを出力する構成のデジタルアナログ変換器について説明する。
図8は、本発明のデジタルアナログ変換器の第1の変形例の構成の一例を示したブロック図である。図8に示したデジタルアナログ変換器101は、入力された入力信号VINと参照電圧VREFとに基づいた3ビットの分解能のアナログ信号VDACを出力するデジタルアナログ変換器である。デジタルアナログ変換器101は、2進数の重み付けがされた複数の容量Cを備える容量部111と、容量部111に備えたそれぞれの容量Cに対応する複数のスイッチSWを含むスイッチ部121とを備えている。デジタルアナログ変換器101は、外部の制御回路から入力されたデジタル信号D(デジタル信号D0~デジタル信号D2、デジタル信号DA1、およびデジタル信号DA2)に応じて、ゲインを1倍、1/2倍、または1/4倍に調整し、予め定めた倍数にゲイン調整した参照電圧VREFの電圧値を入力信号VINの電圧値に加減算してアナログ信号VDACとして出力する。
容量部111は、容量C0~容量C2、容量CA1、および容量CA2を備える。スイッチ部121は、スイッチSWS、スイッチSW0~スイッチSW2、スイッチSWA1、およびスイッチSWA2を備える。スイッチSW0~スイッチSW2、スイッチSWA1、およびスイッチSWA2は、容量C0~容量C2、容量CA1、および容量CA2のそれぞれに対応する。より具体的には、スイッチSW0は、容量C0に対応する。スイッチSW1は、容量C1に対応する。スイッチSW2は、容量C2に対応する。スイッチSWA1は、容量CA1に対応する。スイッチSWA2は、容量CA2に対応する。なお、容量部111に備えた容量CA1および容量CA2と、スイッチ部121に備えたスイッチSWA1およびスイッチSWA2とは、デジタルアナログ変換器101において出力するアナログ信号VDACの出力振幅をゲイン調整するために追加された容量およびスイッチである。
なお、図8に示したデジタルアナログ変換器101の構成要素には、図1に示したデジタルアナログ変換器100の構成要素と同様の構成要素も含まれている。従って、デジタルアナログ変換器101の構成要素において、デジタルアナログ変換器100の構成要素と同様の構成要素には、同一の符号を付与し、それぞれの構成要素に関する詳細な説明は省略する。
容量C0~容量C2および容量CA1のそれぞれは、デジタルアナログ変換器100内の容量部110に備えた容量C0~容量C2および容量CA1のそれぞれと同様に接続されている。また、容量CA2の第1の端子も、デジタルアナログ変換器101が出力するアナログ信号VDACのノードに並列に接続されている。また、容量CA2の第2の端子は、スイッチ部121内の対応するスイッチSWA2の第1の端子に接続されている。容量C0~容量C2、容量CA1、および容量CA2のそれぞれの容量Cは容量値によって、2進数の重み付けがされている。より具体的には、容量C0の容量値を1倍とした場合、容量C1および容量C2のそれぞれの容量値は、2倍、4倍である。また、容量CA1および容量CA2の容量値は、1/2倍、1/4倍である。なお、容量C0~容量C2、容量CA1、および容量CA2のそれぞれの容量Cの容量値の重み付けは、2進数以外であってもよい。
従って、容量C0の容量値を基準の1Cuとすると、容量C1の容量値は2Cuであり、容量C2の容量値は4Cuである。また、容量CA1の容量値は0.5Cuであり、容量CA2の容量値は0.25Cuである。容量部111に備えた全ての容量Cの容量値の合計(容量部111の全体の容量値)は、7.75Cuである。
スイッチSWS、スイッチSW0~スイッチSW2、およびスイッチSWA1のそれぞれは、デジタルアナログ変換器100内のスイッチ部120に備えたスイッチSWS、スイッチSW0~スイッチSW2、およびスイッチSWA1のそれぞれと同様の機能であり、同様に接続されている。また、スイッチSWA2は、容量部111内の対応する容量CA2の第2の端子を、参照電圧VREFの高電位側のノードおよび低電位側のノードのいずれか一方のノードに接続(短絡)するスイッチである。図8においても、図1と同様に、参照電圧VREFの高電位側のノードが参照電圧VREFの高電位の入力端子に接続されるノードであり、低電位側のノードが接地(グラウンド:GND)電位のノードである場合を示している。
スイッチSWA2の第1の端子は、対応する容量CA2の第2の端子に接続されている。スイッチSWA2の第2の端子は、参照電圧VREFのノードに接続されている。スイッチSWA2の第3の端子は、接地電位のノードに接続されている。スイッチSWA2の制御端子は、スイッチSWA2を制御する制御信号であるデジタル信号DA2の入力端子に接続されている。スイッチSWA2は、対応するデジタル信号DA2に応じて、第1の端子に接続するノードを、参照電圧VREFおよび接地電位のいずれか一方のノードに切り替える。つまり、スイッチSWA2は、対応するデジタル信号DA2に応じて、対応する容量CA2の第2の端子を、参照電圧VREFおよび接地電位のいずれか一方のノードに接続する。
なお、デジタルアナログ変換器101がアナログ信号VDACを出力する際の動作は、ゲインを1/4倍に調整する動作がある以外は、基本的にデジタルアナログ変換器100の動作と同様である。つまり、デジタルアナログ変換器101においても、デジタルアナログ変換器100と同様に、まず、容量C0~容量C2、容量CA1、および容量CA2の全ての容量Cに、入力信号VINの電圧値をサンプリングする。その後、デジタルアナログ変換器101においても、デジタルアナログ変換器100と同様に、容量C0~容量C2、容量CA1、および容量CA2の全ての容量Cの容量値の合計と、参照電圧VREFに接続された容量Cの容量値の合計との比に応じた倍数の参照電圧VREFの電圧値を、サンプリングした入力信号VINの電圧値に加算した電圧値のアナログ信号VDACを出力する。従って、デジタルアナログ変換器101が入力信号VINの電圧値をサンプリングする動作、およびデジタルアナログ変換器101がアナログ信号VDACを出力する動作に関する詳細な説明は省略する。
デジタルアナログ変換器101でも、デジタルアナログ変換器100と同様に、容量部111に備えた容量C0~容量C2、容量CA1、および容量CA2のうち、3つの容量Cを電圧値生成容量として用いて、3ビットの分解能のアナログ信号VDACを出力する。より具体的には、デジタルアナログ変換器101も、デジタルアナログ変換器100と同様に、ゲイン1倍で3ビットの分解能のアナログ信号VDACを出力する場合、容量C0~容量C2の3つの容量Cを電圧値生成容量として用いて、入力信号VINの電圧値に参照電圧VREFの(0/7.75)Cu~(7/7.75)Cu倍の電圧値を加算した8つの電圧値(出力レベル)のアナログ信号VDACを出力する。また、デジタルアナログ変換器101でも、デジタルアナログ変換器100と同様に、ゲイン1/2倍で3ビットの分解能のアナログ信号VDACを出力する場合、容量C0~容量C1および容量CA1の3つの容量Cを電圧値生成容量として用いて、入力信号VINの電圧値に参照電圧VREFの(0/7.75)Cu~(3.5/7.75)Cu倍の電圧値を加算した8つの出力レベルのアナログ信号VDACを出力する。また、デジタルアナログ変換器101は、ゲイン1/4倍で3ビットの分解能のアナログ信号VDACを出力する場合、容量C0、容量CA1、および容量CA2の3つの容量Cを電圧値生成容量として用いて、入力信号VINの電圧値に参照電圧VREFの(0/7.75)Cu~(1.75/7.75)Cu倍の電圧値を加算した8つの出力レベルのアナログ信号VDACを出力する。
なお、デジタルアナログ変換器101は、容量C0~容量C2、容量CA1、および容量CA2の全ての容量Cを電圧値生成容量として用いて、ゲイン3/4倍で3ビットの分解能のアナログ信号VDACを出力することもできる。この場合、デジタルアナログ変換器101は、入力信号VINの電圧値に参照電圧VREFの(0/7.75)Cu~(5.25/7.75)Cu倍の電圧値を加算した8つの出力レベルのアナログ信号VDACを出力する。
ここで、デジタルアナログ変換器101に入力されるデジタル信号Dとデジタルアナログ変換器101が出力するアナログ信号VDACとの関係について説明する。図9~図12は、本発明の第1の変形例のデジタルアナログ変換器101が出力する信号(アナログ信号VDAC)の電圧値を示した図である。図9には、ゲインを1倍に調整したときのデジタルアナログ変換器101が出力するアナログ信号VDACの電圧値を示している。また、図10には、ゲインを1/2倍に調整したときのデジタルアナログ変換器101が出力するアナログ信号VDACの電圧値を示している。また、図11には、ゲインを1/4倍に調整したときのデジタルアナログ変換器101が出力するアナログ信号VDACの電圧値を示している。また、図12には、ゲインを3/4倍に調整したときのデジタルアナログ変換器101が出力するアナログ信号VDACの電圧値を示している。図9~図12では、デジタルアナログ変換器101が出力する3ビットの分解能のアナログ信号VDACを、出力レベル0~出力レベル7までの8つの出力レベルとし、デジタル信号D0~デジタル信号D2、デジタル信号DA1、およびデジタル信号DA2の値と対応付けて、アナログ信号VDACの電圧値を示している。
なお、デジタルアナログ変換器101においても、デジタル信号DSは、スイッチ部121に備えたスイッチSWSを制御して、容量部111に備えた容量C0~容量C2、容量CA1、および容量CA2のそれぞれに入力信号VINの電圧値をサンプリングさせるためのデジタル信号Dである。このため、デジタルアナログ変換器101においても、デジタル信号DSは、デジタルアナログ変換器101が、容量C0~容量C2、容量CA1、および容量CA2の全ての容量Cの容量値の合計と、参照電圧VREFに接続された容量Cの容量値の合計との比に応じた倍数の参照電圧VREFの電圧値をサンプリングした入力信号VINの電圧値に加算した電圧値のアナログ信号VDACを出力する際には、スイッチSWSの開放状態(オフ状態)を維持する。すなわち、デジタルアナログ変換器101においても、デジタル信号DSは、入力信号VINの入力端子とアナログ信号VDACのノードとの接続が切られた開放状態(オフ状態)に制御したまま変更せずに固定する(保持する)値である。従って、図9~図12でも、固定の値のデジタル信号DSの明示を省略している。
以下の説明においても、容量部111に備えた容量C0~容量C2、容量CA1、および容量CA2のそれぞれには、入力信号VINの電圧値がサンプリングされているものとして説明する。そして、図9~図12でも、スイッチSW0~スイッチSW2、スイッチSWA1、およびスイッチSWA2におけるそれぞれの第1の端子に接続するノードが、対応するデジタル信号D0~デジタル信号D2、デジタル信号DA1、およびデジタル信号DA2の値が“0”である場合に接地電位のノードに切り替えられ、“1”である場合に参照電圧VREFのノードに切り替えられるものとする。
まず、図9を用いて、デジタルアナログ変換器101がゲインを1倍に調整したときにおける、デジタル信号Dとアナログ信号VDACとの関係について説明する。上述したように、デジタルアナログ変換器101がゲイン調整して出力するアナログ信号VDACの出力振幅のゲインが1倍の場合、容量部111に備えた容量C0~容量C2の3つの容量Cを電圧値生成容量として用いて、3ビットの分解能のアナログ信号VDACを出力する。このため、デジタルアナログ変換器101では、デジタル信号D0~デジタル信号D2の値が制御され、デジタル信号DA1およびデジタル信号DA2の値が“0”に固定(保持)される。そして、デジタルアナログ変換器101では、ゲインが1倍のときに用いる容量C0~容量C2の3つの容量Cに対応するデジタル信号D0~デジタル信号D2の値(3ビットのデジタル信号Dの値)に応じて、8つの出力レベルのアナログ信号VDACを出力する。図9の説明においても、図2に示したゲインが1倍の場合におけるデジタルアナログ変換器100と同様の考え方に基づいて、容量C0~容量C2の3つの容量Cに対応する3ビットのデジタル信号Dのバイナリコードで、デジタル信号D0~デジタル信号D2のそれぞれの値、すなわち、スイッチSW0~スイッチSW2のそれぞれの第1の端子に接続するノードを表す。なお、図9の説明においても、図2に示したゲインが1倍の場合におけるデジタルアナログ変換器100と同様に、容量C0~容量C2の3つの容量Cの中で最も大きな容量値(=4Cu)の容量C2に対応するデジタル信号D2の値を最上位ビット(MSB)とし、最も小さな容量値(=1Cu)の容量C0に対応するデジタル信号D0の値を最下位ビット(LSB)とする。
デジタルアナログ変換器101でも、デジタル信号D(デジタル信号D2、デジタル信号D1、およびデジタル信号D0)の値が“000”のとき、スイッチSW2~スイッチSW0のそれぞれの第1の端子が、接地電位のノードに接続される。このため、デジタルアナログ変換器101も、図9に示したように、容量部111に備えた容量C0~容量C2、容量CA1、および容量CA2の全ての容量Cにサンプリングされた入力信号VINの電圧値(=VIN)を、出力レベル0のアナログ信号VDACとして出力する。
また、デジタルアナログ変換器101でも、デジタル信号Dの値が“001”のとき、スイッチSW2およびスイッチSW1のそれぞれの第1の端子が接地電位のノードに接続され、スイッチSW0の第1の端子が参照電圧VREFのノードに接続される。このため、デジタルアナログ変換器101は、入力信号VINの電圧値(=VIN)に、容量部111に備えた全ての容量Cの合計の容量値(=7.75Cu)と、容量C2~容量C0の3つの容量Cの内で参照電圧VREFに接続された容量C0の容量値(=1Cu)との比に応じた参照電圧VREFの電圧値(=(1/7.75)Cu×VREF)を加算した電圧値を、出力レベル1のアナログ信号VDACとして出力する。
このときデジタルアナログ変換器101が出力するアナログ信号VDACの電圧値は、下式(23)で表される。
VDAC=VIN+(1/7.75)Cu×VREF
・・・(23)
・・・(23)
同様に、デジタルアナログ変換器101では、図9に示したように、デジタル信号Dの値に応じて、入力信号VINの電圧値(=VIN)に、全ての容量Cの合計の容量値(=7.75Cu)と、参照電圧VREFに接続された容量Cの合計の容量値との比に応じた参照電圧VREFの電圧値を加算した電圧値を、それぞれの出力レベルのアナログ信号VDACとして出力する。
そして、デジタルアナログ変換器101でも、デジタル信号Dの値が“111”のとき、スイッチSW2~スイッチSW0のそれぞれの第1の端子が参照電圧VREFのノードに接続される。このため、デジタルアナログ変換器101は、入力信号VINの電圧値(=VIN)に、全ての容量Cの合計の容量値(=7.75Cu)と、参照電圧VREFに接続された容量C2~容量C0の合計の容量値(=7Cu)との比に応じた参照電圧VREFの電圧値(=(7/7.75)Cu×VREF)を加算した電圧値を、出力レベル7のアナログ信号VDACとして出力する。
このときデジタルアナログ変換器101が出力するアナログ信号VDACの電圧値は、下式(24)で表される。
VDAC=VIN+(7/7.75)Cu×VREF
・・・(24)
・・・(24)
このように、デジタルアナログ変換器101では、ゲイン調整して出力するアナログ信号VDACの出力振幅のゲインが1倍の場合、入力されたデジタル信号D2~デジタル信号D0の値に応じて、入力信号VINの電圧値(=VIN)に、参照電圧VREFの(0/7.75)Cu~(7/7.75)Cu倍の電圧値を加算した、8つの出力レベルのアナログ信号VDACを出力する。ここで、デジタルアナログ変換器101が出力するアナログ信号VDACの電圧値の変化幅(前後の出力レベルのアナログ信号VDACの電圧値の差)は、図9に示したように、(1/7.75)Cu×VREFである。また、デジタルアナログ変換器101が出力するアナログ信号VDACの電圧値の範囲(出力振幅)は、(7/7.75)Cu×VREFである。
続いて、図10を用いて、デジタルアナログ変換器101がゲインを1/2倍に調整したときにおける、デジタル信号Dとアナログ信号VDACとの関係について説明する。上述したように、デジタルアナログ変換器101がゲイン調整して出力するアナログ信号VDACの出力振幅のゲインが1/2倍の場合、容量部111に備えた容量C0~容量C1および容量CA1の3つの容量Cを電圧値生成容量として用いて、3ビットの分解能のアナログ信号VDACを出力する。このため、デジタルアナログ変換器101では、デジタル信号D0~デジタル信号D1およびデジタル信号DA1の値が制御され、デジタル信号D2およびデジタル信号DA2の値が“0”に固定(保持)される。そして、デジタルアナログ変換器101では、ゲインが1/2倍のときに用いる容量C0~容量C1および容量CA1の3つの容量Cに対応するデジタル信号D0~デジタル信号D1、およびデジタル信号DA1の値(3ビットのデジタル信号Dの値)に応じて、8つの出力レベルのアナログ信号VDACを出力する。図10の説明においても、図9に示したゲインが1倍の場合と同様の考え方に基づいて、容量C0~容量C1および容量CA1の3つの容量Cに対応する3ビットのデジタル信号Dのバイナリコードで、デジタル信号D0~デジタル信号D1およびデジタル信号DA1のそれぞれの値、すなわち、スイッチSW0~スイッチSW1およびスイッチSWA1のそれぞれの第1の端子に接続するノードを表す。なお、図10の説明においては、図3に示したゲインが1/2倍の場合におけるデジタルアナログ変換器100と同様に、容量C0~容量C1および容量CA1の3つの容量Cの中で最も大きな容量値(=2Cu)の容量C1に対応するデジタル信号D1の値を最上位ビット(MSB)とし、最も小さな容量値(=0.5Cu)の容量CA1に対応するデジタル信号DA1の値を最下位ビット(LSB)とする。
デジタルアナログ変換器101でも、デジタル信号D(デジタル信号D1、デジタル信号D0、およびデジタル信号DA1)の値が“000”のとき、スイッチSW1、スイッチSW0、およびスイッチSWA1のそれぞれの第1の端子が、接地電位のノードに接続される。このため、デジタルアナログ変換器101も、図10に示したように、容量部111に備えた容量C0~容量C2、容量CA1、および容量CA2の全ての容量Cにサンプリングされた入力信号VINの電圧値(=VIN)を、出力レベル0のアナログ信号VDACとして出力する。すなわち、デジタルアナログ変換器101でも、デジタルアナログ変換器100と同様に、出力するアナログ信号VDACの出力振幅をゲイン調整するゲインに関わらず、入力信号VINの電圧値(=VIN)を、出力レベル0のアナログ信号VDACとして出力する。
また、デジタルアナログ変換器101でも、デジタル信号Dの値が“001”のとき、スイッチSW1およびスイッチSW0のそれぞれの第1の端子が接地電位のノードに接続され、スイッチSWA1の第1の端子が参照電圧VREFのノードに接続される。このため、デジタルアナログ変換器101は、入力信号VINの電圧値(=VIN)に、全ての容量Cの合計の容量値(=7.75Cu)と、容量C1、容量C0、および容量CA1の3つの容量Cの内で参照電圧VREFに接続された容量CA1の容量値(=0.5Cu)との比に応じた参照電圧VREFの電圧値(=(0.5/7.75)Cu×VREF)を加算した電圧値を、出力レベル1のアナログ信号VDACとして出力する。
このときデジタルアナログ変換器101が出力するアナログ信号VDACの電圧値は、下式(25)で表される。
VDAC=VIN+(0.5/7.75)Cu×VREF
・・・(25)
・・・(25)
同様に、デジタルアナログ変換器101では、図10に示したように、デジタル信号Dの値に応じて、入力信号VINの電圧値(=VIN)に、全ての容量Cの合計の容量値(=7.75Cu)と、参照電圧VREFに接続された容量Cの合計の容量値との比に応じた参照電圧VREFの電圧値を加算した電圧値を、それぞれの出力レベルのアナログ信号VDACとして出力する。
そして、デジタルアナログ変換器101でも、デジタル信号Dの値が“111”のとき、スイッチSW1、スイッチSW0、およびスイッチSWA1のそれぞれの第1の端子が参照電圧VREFのノードに接続される。このため、デジタルアナログ変換器101は、入力信号VINの電圧値(=VIN)に、全ての容量Cの合計の容量値(=7.75Cu)と、参照電圧VREFに接続された容量C1、容量C0、および容量CA1の合計の容量値(=3.5Cu)との比に応じた参照電圧VREFの電圧値(=(3.5/7.75)Cu×VREF)を加算した電圧値を、出力レベル7のアナログ信号VDACとして出力する。
このときデジタルアナログ変換器101が出力するアナログ信号VDACの電圧値は、下式(26)で表される。
VDAC=VIN+(3.5/7.75)Cu×VREF
・・・(26)
・・・(26)
このように、デジタルアナログ変換器101は、ゲイン調整して出力するアナログ信号VDACの出力振幅のゲインが1/2倍の場合、入力されたデジタル信号D0~デジタル信号D1およびデジタル信号DA1の値に応じて、入力信号VINの電圧値(=VIN)に、参照電圧VREFの(0/7.75)Cu~(3.5/7.75)Cu倍の電圧値を加算した、8つの出力レベルのアナログ信号VDACを出力する。ここで、デジタルアナログ変換器101が出力するアナログ信号VDACの電圧値の変化幅(前後の出力レベルのアナログ信号VDACの電圧値の差)は、図10に示したように、(0.5/7.75)Cu×VREFである。また、デジタルアナログ変換器101が出力するアナログ信号VDACの電圧値の範囲(出力振幅)は、(3.5/7.75)Cu×VREFである。
続いて、図11を用いて、デジタルアナログ変換器101がゲインを1/4倍に調整したときにおける、デジタル信号Dとアナログ信号VDACとの関係について説明する。上述したように、デジタルアナログ変換器101がゲイン調整して出力するアナログ信号VDACの出力振幅のゲインが1/4倍の場合、容量部111に備えた容量C0、容量CA1、および容量CA2の3つの容量Cを電圧値生成容量として用いて、3ビットの分解能のアナログ信号VDACを出力する。このため、デジタルアナログ変換器101では、デジタル信号D0、デジタル信号DA1、およびデジタル信号DA2の値が制御され、デジタル信号D2およびデジタル信号D1の値が“0”に固定(保持)される。そして、デジタルアナログ変換器101では、ゲインが1/4倍のときに用いる容量C0、容量CA1、および容量CA2の3つの容量Cに対応するデジタル信号D0、デジタル信号DA1、およびデジタル信号DA2の値(3ビットのデジタル信号Dの値)に応じて、8つの出力レベルのアナログ信号VDACを出力する。図11の説明においても、図9に示したゲインが1倍の場合や図10に示したゲインが1/2倍の場合と同様の考え方に基づいて、容量C0、容量CA1、および容量CA2の3つの容量Cに対応する3ビットのデジタル信号Dのバイナリコードで、デジタル信号D0、デジタル信号DA1、およびデジタル信号DA2のそれぞれの値、すなわち、スイッチSW0、スイッチSWA1、およびスイッチSWA2のそれぞれの第1の端子に接続するノードを表す。なお、図11の説明においては、容量C0、容量CA1、および容量CA2の3つの容量Cの中で最も大きな容量値(=1Cu)の容量C0に対応するデジタル信号D0の値を最上位ビット(MSB)とし、最も小さな容量値(=0.25Cu)の容量CA2に対応するデジタル信号DA2の値を最下位ビット(LSB)とする。
デジタルアナログ変換器101でも、デジタル信号D(デジタル信号D0、デジタル信号DA1、およびデジタル信号DA2)の値が“000”のとき、スイッチSW0、スイッチSWA1、およびスイッチSWA2のそれぞれの第1の端子が、接地電位のノードに接続される。このため、デジタルアナログ変換器101も、図11に示したように、容量部111に備えた容量C0~容量C2、容量CA1、および容量CA2の全ての容量Cにサンプリングされた入力信号VINの電圧値(=VIN)を、出力レベル0のアナログ信号VDACとして出力する。すなわち、デジタルアナログ変換器101は、上述したように、出力するアナログ信号VDACの出力振幅をゲイン調整するゲインに関わらず、入力信号VINの電圧値(=VIN)を、出力レベル0のアナログ信号VDACとして出力する。
また、デジタルアナログ変換器101では、デジタル信号Dの値が“001”のとき、スイッチSW0およびスイッチSWA1のそれぞれの第1の端子が接地電位のノードに接続され、スイッチSWA2の第1の端子が参照電圧VREFのノードに接続される。このため、デジタルアナログ変換器101は、入力信号VINの電圧値(=VIN)に、全ての容量Cの合計の容量値(=7.75Cu)と、容量C0、容量CA1、および容量CA2の3つの容量Cの内で参照電圧VREFに接続された容量CA2の容量値(=0.25Cu)との比に応じた参照電圧VREFの電圧値(=(0.25/7.75)Cu×VREF)を加算した電圧値を、出力レベル1のアナログ信号VDACとして出力する。
このときデジタルアナログ変換器101が出力するアナログ信号VDACの電圧値は、下式(27)で表される。
VDAC=VIN+(0.25/7.75)Cu×VREF
・・・(27)
・・・(27)
また、デジタルアナログ変換器101では、デジタル信号Dの値が“010”のとき、スイッチSW0およびスイッチSWA2のそれぞれの第1の端子が接地電位のノードに接続され、スイッチSWA1の第1の端子が参照電圧VREFのノードに接続される。このため、デジタルアナログ変換器101は、入力信号VINの電圧値(=VIN)に、全ての容量Cの合計の容量値(=7.75Cu)と、参照電圧VREFに接続された容量CA1の容量値(=0.5Cu)との比に応じた参照電圧VREFの電圧値(=(0.5/7.75)Cu×VREF)を加算した電圧値を、出力レベル2のアナログ信号VDACとして出力する。
このときデジタルアナログ変換器101が出力するアナログ信号VDACの電圧値は、下式(28)で表される。
VDAC=VIN+(0.5/7.75)Cu×VREF
・・・(28)
・・・(28)
同様に、デジタルアナログ変換器101では、図11に示したように、デジタル信号Dの値に応じて、入力信号VINの電圧値(=VIN)に、全ての容量Cの合計の容量値(=7.75Cu)と、参照電圧VREFに接続された容量Cの合計の容量値との比に応じた参照電圧VREFの電圧値を加算した電圧値を、それぞれの出力レベルのアナログ信号VDACとして出力する。
そして、デジタルアナログ変換器101では、デジタル信号Dの値が“111”のとき、スイッチSW0、スイッチSWA1、およびスイッチSWA2のそれぞれの第1の端子が参照電圧VREFのノードに接続される。このため、デジタルアナログ変換器101は、入力信号VINの電圧値(=VIN)に、全ての容量Cの合計の容量値(=7.75Cu)と、参照電圧VREFに接続された容量C0、容量CA1、および容量CA2の合計の容量値(=1.75Cu)との比に応じた参照電圧VREFの電圧値(=(1.75/7.75)Cu×VREF)を加算した電圧値を、出力レベル7のアナログ信号VDACとして出力する。
このときデジタルアナログ変換器101が出力するアナログ信号VDACの電圧値は、下式(29)で表される。
VDAC=VIN+(1.75/7.75)Cu×VREF
・・・(29)
・・・(29)
このように、デジタルアナログ変換器101は、ゲイン調整して出力するアナログ信号VDACの出力振幅のゲインが1/4倍の場合、入力されたデジタル信号D0、デジタル信号DA1、およびデジタル信号DA2の値に応じて、入力信号VINの電圧値(=VIN)に、参照電圧VREFの(0/7.75)Cu~(1.75/7.75)Cu倍の電圧値を加算した、8つの出力レベルのアナログ信号VDACを出力する。ここで、デジタルアナログ変換器101が出力するアナログ信号VDACの電圧値の変化幅(前後の出力レベルのアナログ信号VDACの電圧値の差)は、図11に示したように、(0.25/7.75)Cu×VREFである。また、デジタルアナログ変換器101が出力するアナログ信号VDACの電圧値の範囲(出力振幅)は、(1.75/7.75)Cu×VREFである。
続いて、図12を用いて、デジタルアナログ変換器101がゲインを3/4倍に調整したときにおける、デジタル信号Dとアナログ信号VDACとの関係について説明する。上述したように、デジタルアナログ変換器101がゲイン調整して出力するアナログ信号VDACの出力振幅のゲインが3/4倍の場合、容量部111に備えた容量C0~容量C2、容量CA1、および容量CA2の全ての容量Cを電圧値生成容量として用いて、3ビットの分解能のアナログ信号VDACを出力する。このため、デジタルアナログ変換器101では、デジタル信号D0~デジタル信号D2、デジタル信号DA1、およびデジタル信号DA2の値が制御される。そして、デジタルアナログ変換器101では、ゲインが3/4倍のときに用いる容量C0~容量C2、容量CA1、および容量CA2の全ての容量Cに対応するデジタル信号D0~デジタル信号D2、デジタル信号DA1、およびデジタル信号DA2の値(5ビットのデジタル信号Dの値)に応じて、8つの出力レベルのアナログ信号VDACを出力する。図12の説明においても、図9~図11に示したそれぞれのゲイン値の場合と同様の考え方に基づいて、容量C0~容量C2、容量CA1、および容量CA2の全ての容量Cに対応する5ビットのデジタル信号Dのバイナリコードで、デジタル信号D0~デジタル信号D2、デジタル信号DA1、およびデジタル信号DA2のそれぞれの値、すなわち、スイッチSW0~スイッチSW2、スイッチSWA1、およびスイッチSWA2のそれぞれの第1の端子に接続するノードを表す。なお、図12の説明においては、容量C0~容量C2、容量CA1、および容量CA2の全ての容量Cの中で最も大きな容量値(=4Cu)の容量C2に対応するデジタル信号D2の値を最上位ビット(MSB)とし、最も小さな容量値(=0.25Cu)の容量CA2に対応するデジタル信号DA2の値を最下位ビット(LSB)とする。
デジタルアナログ変換器101では、デジタル信号D(デジタル信号D2、デジタル信号D1、デジタル信号D0、デジタル信号DA1、およびデジタル信号DA2)の値が“00000”のとき、スイッチSW2~スイッチSW0、スイッチSWA1、およびスイッチSWA2のそれぞれの第1の端子が、接地電位のノードに接続される。このため、デジタルアナログ変換器101は、図12に示したように、容量部111に備えた容量C0~容量C2、容量CA1、および容量CA2の全ての容量Cにサンプリングされた入力信号VINの電圧値(=VIN)を、出力レベル0のアナログ信号VDACとして出力する。すなわち、デジタルアナログ変換器101は、上述したように、出力するアナログ信号VDACの出力振幅をゲイン調整するゲインに関わらず、入力信号VINの電圧値(=VIN)を、出力レベル0のアナログ信号VDACとして出力する。
また、デジタルアナログ変換器101では、デジタル信号Dの値が“00011”のとき、スイッチSW2、スイッチSW1、およびスイッチSW0のそれぞれの第1の端子が接地電位のノードに接続され、スイッチSWA1およびスイッチSWA2の第1の端子が参照電圧VREFのノードに接続される。このため、デジタルアナログ変換器101は、入力信号VINの電圧値(=VIN)に、全ての容量Cの合計の容量値(=7.75Cu)と、参照電圧VREFに接続された容量CA1および容量CA2の合計の容量値(=0.75Cu)との比に応じた参照電圧VREFの電圧値(=(0.75/7.75)Cu×VREF)を加算した電圧値を、出力レベル1のアナログ信号VDACとして出力する。
このときデジタルアナログ変換器101が出力するアナログ信号VDACの電圧値は、下式(30)で表される。
VDAC=VIN+(0.75/7.75)Cu×VREF
・・・(30)
・・・(30)
また、デジタルアナログ変換器101では、デジタル信号Dの値が“00110”のとき、スイッチSW2、スイッチSW1、およびスイッチSWA2のそれぞれの第1の端子が接地電位のノードに接続され、スイッチSW0およびスイッチSWA1の第1の端子が参照電圧VREFのノードに接続される。このため、デジタルアナログ変換器101は、入力信号VINの電圧値(=VIN)に、全ての容量Cの合計の容量値(=7.75Cu)と、参照電圧VREFに接続された容量C0および容量CA1の合計の容量値(=1.5Cu)との比に応じた参照電圧VREFの電圧値(=(1.5/7.75)Cu×VREF)を加算した電圧値を、出力レベル2のアナログ信号VDACとして出力する。
このときデジタルアナログ変換器101が出力するアナログ信号VDACの電圧値は、下式(31)で表される。
VDAC=VIN+(1.5/7.75)Cu×VREF
・・・(31)
・・・(31)
また、デジタルアナログ変換器101では、デジタル信号Dの値が“01001”のとき、スイッチSW2、スイッチSW0、およびスイッチSWA1のそれぞれの第1の端子が接地電位のノードに接続され、スイッチSW1およびスイッチSWA2の第1の端子が参照電圧VREFのノードに接続される。このため、デジタルアナログ変換器101は、入力信号VINの電圧値(=VIN)に、全ての容量Cの合計の容量値(=7.75Cu)と、参照電圧VREFに接続された容量C1および容量CA2の合計の容量値(=2.25Cu)との比に応じた参照電圧VREFの電圧値(=(2.25/7.75)Cu×VREF)を加算した電圧値を、出力レベル3のアナログ信号VDACとして出力する。
このときデジタルアナログ変換器101が出力するアナログ信号VDACの電圧値は、下式(32)で表される。
VDAC=VIN+(2.25/7.75)Cu×VREF
・・・(32)
・・・(32)
また、デジタルアナログ変換器101では、デジタル信号Dの値が“01100”のとき、スイッチSW2、スイッチSWA1、およびスイッチSWA2のそれぞれの第1の端子が接地電位のノードに接続され、スイッチSW1およびスイッチSW0の第1の端子が参照電圧VREFのノードに接続される。このため、デジタルアナログ変換器101は、入力信号VINの電圧値(=VIN)に、全ての容量Cの合計の容量値(=7.75Cu)と、参照電圧VREFに接続された容量C1および容量C0の合計の容量値(=3Cu)との比に応じた参照電圧VREFの電圧値(=(3/7.75)Cu×VREF)を加算した電圧値を、出力レベル4のアナログ信号VDACとして出力する。
このときデジタルアナログ変換器101が出力するアナログ信号VDACの電圧値は、下式(33)で表される。
VDAC=VIN+(3/7.75)Cu×VREF
・・・(33)
・・・(33)
また、デジタルアナログ変換器101では、デジタル信号Dの値が“01111”のとき、スイッチSW2の第1の端子が接地電位のノードに接続され、スイッチSW1、スイッチSW0、スイッチSWA1、およびスイッチSWA2のそれぞれの第1の端子が参照電圧VREFのノードに接続される。このため、デジタルアナログ変換器101は、入力信号VINの電圧値(=VIN)に、全ての容量Cの合計の容量値(=7.75Cu)と、参照電圧VREFに接続された容量C1、容量C0、容量CA1、および容量CA2の合計の容量値(=3.75Cu)との比に応じた参照電圧VREFの電圧値(=(3.75/7.75)Cu×VREF)を加算した電圧値を、出力レベル5のアナログ信号VDACとして出力する。
このときデジタルアナログ変換器101が出力するアナログ信号VDACの電圧値は、下式(34)で表される。
VDAC=VIN+(3.75/7.75)Cu×VREF
・・・(34)
・・・(34)
また、デジタルアナログ変換器101では、デジタル信号Dの値が“10010”のとき、スイッチSW1、スイッチSW0、およびスイッチSWA2のそれぞれの第1の端子が接地電位のノードに接続され、スイッチSW2およびスイッチSWA1の第1の端子が参照電圧VREFのノードに接続される。このため、デジタルアナログ変換器101は、入力信号VINの電圧値(=VIN)に、全ての容量Cの合計の容量値(=7.75Cu)と、参照電圧VREFに接続された容量C2および容量CA1の合計の容量値(=4.5Cu)との比に応じた参照電圧VREFの電圧値(=(4.5/7.75)Cu×VREF)を加算した電圧値を、出力レベル6のアナログ信号VDACとして出力する。
このときデジタルアナログ変換器101が出力するアナログ信号VDACの電圧値は、下式(35)で表される。
VDAC=VIN+(4.5/7.75)Cu×VREF
・・・(35)
・・・(35)
また、デジタルアナログ変換器101では、デジタル信号Dの値が“10101”のとき、スイッチSW1およびスイッチSWA1のそれぞれの第1の端子が接地電位のノードに接続され、スイッチSW2、スイッチSW0、およびスイッチSWA2の第1の端子が参照電圧VREFのノードに接続される。このため、デジタルアナログ変換器101は、入力信号VINの電圧値(=VIN)に、全ての容量Cの合計の容量値(=7.75Cu)と、参照電圧VREFに接続された容量C2、容量C0、および容量CA2の合計の容量値(=5.25Cu)との比に応じた参照電圧VREFの電圧値(=(5.25/7.75)Cu×VREF)を加算した電圧値を、出力レベル7のアナログ信号VDACとして出力する。
このときデジタルアナログ変換器101が出力するアナログ信号VDACの電圧値は、下式(36)で表される。
VDAC=VIN+(5.25/7.75)Cu×VREF
・・・(36)
・・・(36)
このように、デジタルアナログ変換器101は、ゲイン調整して出力するアナログ信号VDACの出力振幅のゲインが3/4倍の場合、入力されたデジタル信号D0~デジタル信号D2、デジタル信号DA1、およびデジタル信号DA2の値に応じて、入力信号VINの電圧値(=VIN)に、参照電圧VREFの(0/7.75)Cu~(5.25/7.75)Cu倍の電圧値を加算した、8つの出力レベルのアナログ信号VDACを出力する。ここで、デジタルアナログ変換器101が出力するアナログ信号VDACの電圧値の変化幅(前後の出力レベルのアナログ信号VDACの電圧値の差)は、図12に示したように、(0.75/7.75)Cu×VREFである。また、デジタルアナログ変換器101が出力するアナログ信号VDACの電圧値の範囲(出力振幅)は、(5.25/7.75)Cu×VREFである。
このように、デジタルアナログ変換器101では、容量部111に容量CA1および容量CA2を追加し、スイッチ部121にスイッチSWA1およびスイッチSWA2を追加することによって、出力するアナログ信号VDACの電圧値の範囲(出力振幅)をゲイン調整する構成にする。そして、デジタルアナログ変換器101では、容量部111に備えた容量C2~容量C0、容量CA1、および容量CA2の5つの容量Cのうち、3つの容量Cを電圧値生成容量として用いて、ゲインを1倍、1/2倍、または1/4倍に調整した3ビットの分解能のアナログ信号VDACを出力する。さらに、デジタルアナログ変換器101では、容量部111に備えたそれぞれの容量Cを電圧値生成容量として用いて、ゲインを3/4倍に調整した3ビットの分解能のアナログ信号VDACを出力する。つまり、デジタルアナログ変換器101では、容量部111に備えたそれぞれの容量Cを、入力信号VINの電圧値をサンプリングした後に対応するスイッチSWの切り替えに応じて3ビットの分解能で出力するアナログ信号VDACの出力振幅をゲイン調整するための容量Cとして用いる。しかも、デジタルアナログ変換器101では、出力するアナログ信号VDACの出力振幅をゲイン調整するために追加する容量C(容量CA1および容量CA2)の容量値は、ゲインが1倍である場合において最も小さな容量値の容量Cよりも小さい容量値である。また、デジタルアナログ変換器101では、出力するアナログ信号VDACの出力振幅をゲイン調整するために追加するスイッチSW(スイッチSWA1およびスイッチSWA2)は、スイッチ部121に備えた参照電圧VREFの切り替えに用いる他のスイッチSW(スイッチSW0~スイッチSW2)と同様の構成である。言い換えれば、デジタルアナログ変換器101において追加するスイッチSW(スイッチSWA1およびスイッチSWA2)は、特別な性能を実現する構成のスイッチSWではない。つまり、デジタルアナログ変換器101では、ゲインを1倍~1/4倍までに調整した複数の電圧値の範囲で切り替えたアナログ信号VDACを出力する構成であるにもかかわらず、容量CA1および容量CA2とスイッチSWA1およびスイッチSWA2とを追加するのみである。すなわち、デジタルアナログ変換器101は、高い分解能のアナログ信号VDACを出力する構成に適用するほど、より少ない構成要素の追加のみで実現することができる。従って、デジタルアナログ変換器101では、デジタルアナログ変換器101を形成するために要する面積の増大を抑えることができる。
なお、上述したデジタルアナログ変換器101がアナログ信号VDACを出力する際の動作では、容量部111に備えた全ての容量Cに入力信号VINの電圧値をサンプリングさせた後、入力信号VINの電圧値に、デジタル信号Dによって変更される容量部111に備えたそれぞれの容量Cの容量比に応じた倍数の参照電圧VREFの電圧値を加算した電圧値のアナログ信号VDACを出力する動作について説明した。しかしながら、デジタルアナログ変換器101でも、デジタルアナログ変換器100と同様に、出力する3ビットの分解能のアナログ信号VDACに対してゲイン調整をするのみではなく、オフセット調整もすることができる。これにより、デジタルアナログ変換器101でも、デジタルアナログ変換器100と同様に、ゲイン調整にさらにオフセット調整をした複数の電圧値の範囲で切り替えたアナログ信号VDACを、形成するために要する面積の増大を抑えて実現することができる。なお、デジタルアナログ変換器101が出力する3ビットの分解能のアナログ信号VDACに対してオフセット調整をする際の動作は、デジタルアナログ変換器100においてアナログ信号VDACに対してオフセット調整をする際の動作と同様に考えることができる。従って、デジタルアナログ変換器101がアナログ信号VDACに対してオフセット調整をする際の動作に関する詳細な説明は省略する。
なお、上述したデジタルアナログ変換器101では、出力するアナログ信号VDACが3ビットの分解能のアナログ信号である構成について説明した。しかし、デジタルアナログ変換器101が出力するアナログ信号VDACの分解能は、デジタルアナログ変換器100と同様に、3ビットに限定されるものではない。そして、例えば、さらに多くのビット数の分解能のデジタルアナログ変換器においても、上述したデジタルアナログ変換器101の構成や動作の考え方を適用することによって、その構成や動作を容易に考えることができる。従って、さらに多くのビット数の分解能のデジタルアナログ変換器の構成や動作に関する詳細な説明は省略する。
なお、デジタルアナログ変換器100およびデジタルアナログ変換器101では、追加した容量C(容量CA1や容量CA2)およびスイッチSW(スイッチSWA1やスイッチSWA2)によって、出力するアナログ信号VDACの出力振幅をゲイン調整する構成について説明した。しかし、本発明のデジタルアナログ変換器では、出力するアナログ信号VDACを、参照電圧VREFの電圧値の予め定めた割合だけ減衰させる構成にすることもできる。
(デジタルアナログ変換器の第2の変形例)
ここで、出力するアナログ信号VDACを予め定めた割合だけ減衰させる構成のデジタルアナログ変換器の一例について説明する。図13は、本発明のデジタルアナログ変換器の第2の変形例の構成の一例を示したブロック図である。図13に示したデジタルアナログ変換器102は、入力された入力信号VINと参照電圧VREFとに基づいた3ビットの分解能のアナログ信号VDACを出力するデジタルアナログ変換器である。デジタルアナログ変換器102は、2進数の重み付けがされた複数の容量Cを備える容量部110と、容量部110に備えたそれぞれの容量Cに対応する複数のスイッチSWを含むスイッチ部120と、減衰容量CATとを備えている。デジタルアナログ変換器102は、デジタルアナログ変換器100と同様に、外部の制御回路から入力されたデジタル信号D(デジタル信号D0~デジタル信号D2、およびデジタル信号DA1)に応じて、ゲインを1倍または1/2倍に調整し、予め定めた倍数にゲイン調整した参照電圧VREFの電圧値を入力信号VINの電圧値に加減算してアナログ信号VDACとして出力する。
ここで、出力するアナログ信号VDACを予め定めた割合だけ減衰させる構成のデジタルアナログ変換器の一例について説明する。図13は、本発明のデジタルアナログ変換器の第2の変形例の構成の一例を示したブロック図である。図13に示したデジタルアナログ変換器102は、入力された入力信号VINと参照電圧VREFとに基づいた3ビットの分解能のアナログ信号VDACを出力するデジタルアナログ変換器である。デジタルアナログ変換器102は、2進数の重み付けがされた複数の容量Cを備える容量部110と、容量部110に備えたそれぞれの容量Cに対応する複数のスイッチSWを含むスイッチ部120と、減衰容量CATとを備えている。デジタルアナログ変換器102は、デジタルアナログ変換器100と同様に、外部の制御回路から入力されたデジタル信号D(デジタル信号D0~デジタル信号D2、およびデジタル信号DA1)に応じて、ゲインを1倍または1/2倍に調整し、予め定めた倍数にゲイン調整した参照電圧VREFの電圧値を入力信号VINの電圧値に加減算してアナログ信号VDACとして出力する。
なお、図13に示したデジタルアナログ変換器102の構成要素には、図1に示したデジタルアナログ変換器100の構成要素と同様の構成要素も含まれている。従って、デジタルアナログ変換器102の構成要素において、デジタルアナログ変換器100の構成要素と同様の構成要素には、同一の符号を付与し、それぞれの構成要素に関する詳細な説明は省略する。
減衰容量CATは、デジタルアナログ変換器102が出力するアナログ信号VDACを、予め定めた割合だけ減衰させるための容量である。減衰容量CATの第1の端子も、デジタルアナログ変換器102が出力するアナログ信号VDACのノードに並列に接続されている。また、減衰容量CATの第2の端子は、参照電圧VREFの高電位側のノードおよび低電位側のノードのいずれか一方のノードに接続される。これにより、減衰容量CATは、デジタルアナログ変換器102が出力するアナログ信号VDACを、減衰容量CATの容量値によって全体の容量値(合計の容量値)が増加する割合だけ減衰させる。図13においても、図1や図8と同様に、参照電圧VREFの高電位側のノードが参照電圧VREFの高電位の入力端子に接続されるノードであり、低電位側のノードが接地(グラウンド:GND)電位のノードである場合を示している。そして、図13に示したデジタルアナログ変換器102では、減衰容量CATの第2の端子が、接地電位のノードに接続されている。減衰容量CATの容量値は、デジタルアナログ変換器102が出力するアナログ信号VDACを予め定めた割合だけ減衰させるために必要な容量値である。以下の説明においては、減衰容量CATの容量値が、pCuであるものとする。
従って、デジタルアナログ変換器102では、容量部110に備えた全ての容量Cの容量値の合計(容量部110の全体の容量値)の7.5Cuと、減衰容量CATの容量値のpCuとを合わせた容量値(=(7.5+p)Cu)が、デジタルアナログ変換器102における全体の容量値となる。
なお、デジタルアナログ変換器102がアナログ信号VDACを出力する際の動作は、基本的にデジタルアナログ変換器100の動作と同様である。つまり、デジタルアナログ変換器102においても、デジタルアナログ変換器100と同様に、まず、容量C0~容量C2、容量CA1、および減衰容量CATの全ての容量Cに、入力信号VINの電圧値をサンプリングする。その後、デジタルアナログ変換器102においても、デジタルアナログ変換器100と同様に、デジタルアナログ変換器102における全体の容量値(容量C0~容量C2、容量CA1、および減衰容量CATの容量値の合計)と、参照電圧VREFに接続された容量Cの容量値の合計との比に応じた倍数の参照電圧VREFの電圧値を、サンプリングした入力信号VINの電圧値に加算した電圧値のアナログ信号VDACを出力する。従って、デジタルアナログ変換器102が入力信号VINの電圧値をサンプリングする動作、およびデジタルアナログ変換器102がアナログ信号VDACを出力する動作に関する詳細な説明は省略する。
デジタルアナログ変換器102でも、デジタルアナログ変換器100と同様に、容量部110に備えた容量C0~容量C2および容量CA1のうち、3つの容量Cを電圧値生成容量として用いて、3ビットの分解能のアナログ信号VDACを出力する。より具体的には、デジタルアナログ変換器102も、デジタルアナログ変換器100と同様に、ゲイン1倍で3ビットの分解能のアナログ信号VDACを出力する場合、容量C0~容量C2の3つの容量Cを電圧値生成容量として用いて、入力信号VINの電圧値に参照電圧VREFの(0/(7.5+p))Cu~(7/(7.5+p))Cu倍の電圧値を加算した8つの電圧値(出力レベル)のアナログ信号VDACを出力する。また、デジタルアナログ変換器102でも、デジタルアナログ変換器100と同様に、ゲイン1/2倍で3ビットの分解能のアナログ信号VDACを出力する場合、容量C0~容量C1および容量CA1の3つの容量Cを電圧値生成容量として用いて、入力信号VINの電圧値に参照電圧VREFの(0/(7.5+p))Cu~(3.5/(7.5+p))Cu倍の電圧値を加算した8つの出力レベルのアナログ信号VDACを出力する。
ここで、デジタルアナログ変換器102に入力されるデジタル信号Dとデジタルアナログ変換器102が出力するアナログ信号VDACとの関係について説明する。図14および図15は、本発明の第2の変形例のデジタルアナログ変換器102が出力する信号(アナログ信号VDAC)の電圧値を示した図である。図14には、ゲインを1倍に調整したときのデジタルアナログ変換器102が出力するアナログ信号VDACの電圧値を示している。また、図15には、ゲインを1/2倍に調整したときのデジタルアナログ変換器102が出力するアナログ信号VDACの電圧値を示している。図14および図15でも、デジタルアナログ変換器102が出力する3ビットの分解能のアナログ信号VDACを、出力レベル0~出力レベル7までの8つの出力レベルとし、デジタル信号D0~デジタル信号D2およびデジタル信号DA1の値と対応付けて、アナログ信号VDACの電圧値を示している。
なお、デジタルアナログ変換器102においても、デジタル信号DSは、スイッチ部120に備えたスイッチSWSを制御して、容量部110に備えた容量C0~容量C2および容量CA1と、減衰容量CATとのそれぞれに入力信号VINの電圧値をサンプリングさせるためのデジタル信号Dである。このため、デジタルアナログ変換器102においても、デジタル信号DSは、デジタルアナログ変換器102が、デジタルアナログ変換器102における全体の容量値と、参照電圧VREFに接続された容量Cの容量値の合計との比に応じた倍数の参照電圧VREFの電圧値をサンプリングした入力信号VINの電圧値に加算した電圧値のアナログ信号VDACを出力する際には、スイッチSWSの開放状態(オフ状態)を維持する。すなわち、デジタルアナログ変換器102においても、デジタル信号DSは、入力信号VINの入力端子とアナログ信号VDACのノードとの接続が切られた開放状態(オフ状態)に制御したまま変更せずに固定する(保持する)値である。従って、図14および図15でも、固定の値のデジタル信号DSの明示を省略している。
以下の説明においては、容量部110に備えた容量C0~容量C2および容量CA1と、減衰容量CATとのそれぞれに、入力信号VINの電圧値がサンプリングされているものとして説明する。そして、図14および図15でも、スイッチSW0~スイッチSW2およびスイッチSWA1におけるそれぞれの第1の端子に接続するノードが、対応するデジタル信号D0~デジタル信号D2およびデジタル信号DA1の値が“0”である場合に接地電位のノードに切り替えられ、“1”である場合に参照電圧VREFのノードに切り替えられるものとする。
まず、図14を用いて、デジタルアナログ変換器102がゲインを1倍に調整したときにおける、デジタル信号Dとアナログ信号VDACとの関係について説明する。上述したように、デジタルアナログ変換器102がゲイン調整して出力するアナログ信号VDACの出力振幅のゲインが1倍の場合、デジタルアナログ変換器100と同様に、容量部110に備えた容量C0~容量C2の3つの容量Cを電圧値生成容量として用いて、3ビットの分解能のアナログ信号VDACを出力する。このため、デジタルアナログ変換器102でも、デジタルアナログ変換器100と同様に、デジタル信号D0~デジタル信号D2の値が制御され、デジタル信号DA1の値が“0”に固定(保持)される。そして、デジタルアナログ変換器102でも、デジタルアナログ変換器100と同様に、ゲインが1倍のときに用いる容量C0~容量C2の3つの容量Cに対応するデジタル信号D0~デジタル信号D2の値(3ビットのデジタル信号Dの値)に応じて、8つの出力レベルのアナログ信号VDACを出力する。図14の説明においても、図2に示したゲインが1倍の場合におけるデジタルアナログ変換器100と同様の考え方に基づいて、容量C0~容量C2の3つの容量Cに対応する3ビットのデジタル信号Dのバイナリコードで、デジタル信号D0~デジタル信号D2のそれぞれの値、すなわち、スイッチSW0~スイッチSW2のそれぞれの第1の端子に接続するノードを表す。なお、図14の説明においても、図2に示したゲインが1倍の場合におけるデジタルアナログ変換器100と同様に、容量C0~容量C2の3つの容量Cの中で最も大きな容量値(=4Cu)の容量C2に対応するデジタル信号D2の値を最上位ビット(MSB)とし、最も小さな容量値(=1Cu)の容量C0に対応するデジタル信号D0の値を最下位ビット(LSB)とする。
デジタルアナログ変換器102でも、デジタルアナログ変換器100と同様に、デジタル信号D(デジタル信号D2、デジタル信号D1、およびデジタル信号D0)の値が“000”のとき、スイッチSW2~スイッチSW0のそれぞれの第1の端子が、接地電位のノードに接続される。このため、デジタルアナログ変換器102も、図14に示したように、容量部110に備えた容量C0~容量C2および容量CA1の全ての容量Cと、減衰容量CATとのそれぞれにサンプリングされた入力信号VINの電圧値(=VIN)を、出力レベル0のアナログ信号VDACとして出力する。
また、デジタルアナログ変換器102でも、デジタルアナログ変換器100と同様に、デジタル信号Dの値が“001”のとき、スイッチSW2およびスイッチSW1のそれぞれの第1の端子が接地電位のノードに接続され、スイッチSW0の第1の端子が参照電圧VREFのノードに接続される。このため、デジタルアナログ変換器101は、入力信号VINの電圧値(=VIN)に、デジタルアナログ変換器102における全体の容量値(=(7.5+p)Cu)と、参照電圧VREFに接続された容量C0の容量値(=1Cu)との比に応じた参照電圧VREFの電圧値(=(1/(7.5+p))Cu×VREF)を加算した電圧値を、出力レベル1のアナログ信号VDACとして出力する。
このときデジタルアナログ変換器102が出力するアナログ信号VDACの電圧値は、下式(37)で表される。
VDAC=VIN+(1/(7.5+p))Cu×VREF
・・・(37)
・・・(37)
同様に、デジタルアナログ変換器102では、図14に示したように、デジタル信号Dの値に応じて、入力信号VINの電圧値(=VIN)に、デジタルアナログ変換器102における全体の容量値(=(7.5+p)Cu)と、参照電圧VREFに接続された容量Cの合計の容量値との比に応じた参照電圧VREFの電圧値を加算した電圧値を、それぞれの出力レベルのアナログ信号VDACとして出力する。
そして、デジタルアナログ変換器102でも、デジタルアナログ変換器100と同様に、デジタル信号Dの値が“111”のとき、スイッチSW2~スイッチSW0のそれぞれの第1の端子が参照電圧VREFのノードに接続される。このため、デジタルアナログ変換器102は、入力信号VINの電圧値(=VIN)に、全体の容量値(=(7.5+p)Cu)と、参照電圧VREFに接続された容量C2~容量C0の合計の容量値(=7Cu)との比に応じた参照電圧VREFの電圧値(=(7/(7.5+p))Cu×VREF)を加算した電圧値を、出力レベル7のアナログ信号VDACとして出力する。
このときデジタルアナログ変換器102が出力するアナログ信号VDACの電圧値は、下式(38)で表される。
VDAC=VIN+(7/(7.5+p))Cu×VREF
・・・(38)
・・・(38)
このように、デジタルアナログ変換器102では、ゲイン調整して出力するアナログ信号VDACの出力振幅のゲインが1倍の場合、入力されたデジタル信号D2~デジタル信号D0の値に応じて、入力信号VINの電圧値(=VIN)に、参照電圧VREFの(0/(7.5+p))Cu~(7/(7.5+p))Cu倍の電圧値を加算した、8つの出力レベルのアナログ信号VDACを出力する。ここで、デジタルアナログ変換器102が出力するアナログ信号VDACの電圧値の変化幅(前後の出力レベルのアナログ信号VDACの電圧値の差)は、図14に示したように、(1/(7.5+p))Cu×VREFである。また、デジタルアナログ変換器102が出力するアナログ信号VDACの電圧値の範囲(出力振幅)は、(7/(7.5+p))Cu×VREFである。
続いて、図15を用いて、デジタルアナログ変換器102がゲインを1/2倍に調整したときにおける、デジタル信号Dとアナログ信号VDACとの関係について説明する。上述したように、デジタルアナログ変換器102がゲイン調整して出力するアナログ信号VDACの出力振幅のゲインが1/2倍の場合、デジタルアナログ変換器100と同様に、容量部110に備えた容量C0~容量C1および容量CA1の3つの容量Cを電圧値生成容量として用いて、3ビットの分解能のアナログ信号VDACを出力する。このため、デジタルアナログ変換器102でも、デジタルアナログ変換器100と同様に、デジタル信号D0~デジタル信号D1およびデジタル信号DA1の値が制御され、デジタル信号D2の値が“0”に固定(保持)される。そして、デジタルアナログ変換器102でも、デジタルアナログ変換器100と同様に、ゲインが1/2倍のときに用いる容量C0~容量C1および容量CA1の3つの容量Cに対応するデジタル信号D0~デジタル信号D1、およびデジタル信号DA1の値(3ビットのデジタル信号Dの値)に応じて、8つの出力レベルのアナログ信号VDACを出力する。図15の説明においても、図3に示したゲインが1/2倍の場合におけるデジタルアナログ変換器100と同様の考え方に基づいて、容量C0~容量C1および容量CA1の3つの容量Cに対応する3ビットのデジタル信号Dのバイナリコードで、デジタル信号D0~デジタル信号D1およびデジタル信号DA1のそれぞれの値、すなわち、スイッチSW0~スイッチSW1およびスイッチSWA1のそれぞれの第1の端子に接続するノードを表す。なお、図15の説明においては、図3に示したゲインが1/2倍の場合におけるデジタルアナログ変換器100と同様に、容量C0~容量C1および容量CA1の3つの容量Cの中で最も大きな容量値(=2Cu)の容量C1に対応するデジタル信号D1の値を最上位ビット(MSB)とし、最も小さな容量値(=0.5Cu)の容量CA1に対応するデジタル信号DA1の値を最下位ビット(LSB)とする。
デジタルアナログ変換器102でも、デジタルアナログ変換器100と同様に、デジタル信号D(デジタル信号D1、デジタル信号D0、およびデジタル信号DA1)の値が“000”のとき、スイッチSW1、スイッチSW0、およびスイッチSWA1のそれぞれの第1の端子が、接地電位のノードに接続される。このため、デジタルアナログ変換器102も、図15に示したように、容量部110に備えた容量C0~容量C2および容量CA1の全ての容量Cと、減衰容量CATとのそれぞれにサンプリングされた入力信号VINの電圧値(=VIN)を、出力レベル0のアナログ信号VDACとして出力する。すなわち、デジタルアナログ変換器102でも、デジタルアナログ変換器100と同様に、出力するアナログ信号VDACの出力振幅をゲイン調整するゲインに関わらず、入力信号VINの電圧値(=VIN)を、出力レベル0のアナログ信号VDACとして出力する。
また、デジタルアナログ変換器102でも、デジタルアナログ変換器100と同様に、デジタル信号Dの値が“001”のとき、スイッチSW1およびスイッチSW0のそれぞれの第1の端子が接地電位のノードに接続され、スイッチSWA1の第1の端子が参照電圧VREFのノードに接続される。このため、デジタルアナログ変換器102は、入力信号VINの電圧値(=VIN)に、デジタルアナログ変換器102における全体の容量値(=(7.5+p)Cu)と、参照電圧VREFに接続された容量CA1の容量値(=0.5Cu)との比に応じた参照電圧VREFの電圧値(=(0.5/(7.5+p))Cu×VREF)を加算した電圧値を、出力レベル1のアナログ信号VDACとして出力する。
このときデジタルアナログ変換器102が出力するアナログ信号VDACの電圧値は、下式(39)で表される。
VDAC=VIN+(0.5/(7.5+p))Cu×VREF
・・・(39)
・・・(39)
同様に、デジタルアナログ変換器102では、図15に示したように、デジタル信号Dの値に応じて、入力信号VINの電圧値(=VIN)に、デジタルアナログ変換器102における全体の容量値(=(7.5+p)Cu)と、参照電圧VREFに接続された容量Cの合計の容量値との比に応じた参照電圧VREFの電圧値を加算した電圧値を、それぞれの出力レベルのアナログ信号VDACとして出力する。
そして、デジタルアナログ変換器102でも、デジタルアナログ変換器100と同様に、デジタル信号Dの値が“111”のとき、スイッチSW1、スイッチSW0、およびスイッチSWA1のそれぞれの第1の端子が参照電圧VREFのノードに接続される。このため、デジタルアナログ変換器102は、入力信号VINの電圧値(=VIN)に、全体の容量値(=(7.5+p)Cu)と、参照電圧VREFに接続された容量C1、容量C0、および容量CA1の合計の容量値(=3.5Cu)との比に応じた参照電圧VREFの電圧値(=(3.5/(7.5+p))Cu×VREF)を加算した電圧値を、出力レベル7のアナログ信号VDACとして出力する。
このときデジタルアナログ変換器102が出力するアナログ信号VDACの電圧値は、下式(40)で表される。
VDAC=VIN+(3.5/(7.5+p))Cu×VREF
・・・(40)
・・・(40)
このように、デジタルアナログ変換器102は、ゲイン調整して出力するアナログ信号VDACの出力振幅のゲインが1/2倍の場合、入力されたデジタル信号D0~デジタル信号D1およびデジタル信号DA1の値に応じて、入力信号VINの電圧値(=VIN)に、参照電圧VREFの(0/(7.5+p))Cu~(3.5/(7.5+p))Cu倍の電圧値を加算した、8つの出力レベルのアナログ信号VDACを出力する。ここで、デジタルアナログ変換器102が出力するアナログ信号VDACの電圧値の変化幅(前後の出力レベルのアナログ信号VDACの電圧値の差)は、図15に示したように、(0.5/(7.5+p))Cu×VREFである。また、デジタルアナログ変換器102が出力するアナログ信号VDACの電圧値の範囲(出力振幅)は、(3.5/(7.5+p))Cu×VREFである。
このように、デジタルアナログ変換器102でも、デジタルアナログ変換器101と同様に、容量部110に容量CA1を追加し、スイッチ部120にスイッチSWA1を追加することによって、出力するアナログ信号VDACの出力振幅をゲイン調整する構成にする。そして、デジタルアナログ変換器102でも、デジタルアナログ変換器100と同様に、容量部110に備えた4つの容量Cの内3つの容量Cを電圧値生成容量として用いて、ゲインを1倍または1/2倍に調整した3ビットの分解能のアナログ信号VDACを出力する。これにより、デジタルアナログ変換器102でも、デジタルアナログ変換器100と同様の効果を得ることができる。
また、デジタルアナログ変換器102では、減衰容量CATを追加することによって、出力するアナログ信号VDACを予め定めた割合だけ減衰させる構成にする。これにより、デジタルアナログ変換器102では、減衰させた任意の出力振幅に対してさらにゲイン調整をすることができ、ゲイン調整した複数の電圧値の範囲で切り替えたアナログ信号VDACを、形成するために要する面積の増大を抑えて実現することができる。
なお、デジタルアナログ変換器102でも、デジタルアナログ変換器100と同様に、出力する3ビットの分解能のアナログ信号VDACに対してゲイン調整と予め定めた割合だけの減衰のみではなく、オフセット調整もすることができる。これにより、デジタルアナログ変換器102でも、デジタルアナログ変換器100と同様に、ゲイン調整にさらにオフセット調整をした複数の電圧値の範囲で切り替えたアナログ信号VDACを、形成するために要する面積の増大を抑えて実現することができる。なお、デジタルアナログ変換器102が出力する3ビットの分解能のアナログ信号VDACに対してオフセット調整をする際の動作は、デジタルアナログ変換器100においてアナログ信号VDACに対してオフセット調整をする際の動作と同様に考えることができる。従って、デジタルアナログ変換器102がアナログ信号VDACに対してオフセット調整をする際の動作に関する詳細な説明は省略する。
なお、上述したデジタルアナログ変換器102では、出力するアナログ信号VDACが3ビットの分解能のアナログ信号である構成について説明した。しかし、デジタルアナログ変換器102が出力するアナログ信号VDACの分解能は、デジタルアナログ変換器100と同様に、3ビットに限定されるものではない。そして、例えば、さらに多くのビット数の分解能のデジタルアナログ変換器においても、上述したデジタルアナログ変換器102の構成や動作の考え方を適用することによって、その構成や動作を容易に考えることができる。従って、さらに多くのビット数の分解能のデジタルアナログ変換器の構成や動作に関する詳細な説明は省略する。
本発明のデジタルアナログ変換器によれば、入力された信号(例えば、入力信号VIN)の電圧値をサンプリングし、サンプリングした入力信号VINの電圧値に参照電圧(例えば、参照電圧VREF)に基づいた電圧値を加減算した電圧値のアナログ信号(アナログ信号VDAC)を所定の分解能で出力するデジタルアナログ変換器(例えば、デジタルアナログ変換器100)であって、第1の端子がアナログ信号VDACの出力ノード側に接続され、第2の端子が参照電圧VREFの高電位側(例えば、参照電圧VREFの入力端子)および低電位側(例えば、接地(グラウンド:GND)電位)のいずれか一方に接続される、それぞれ重み付け(例えば、2進数の重み付け)された、アナログ信号VDACの分解能よりも少なくとも1つ多い数の複数の容量(容量C)と、それぞれの容量Cに対応し、入力された制御信号(デジタル信号D)に応じて、対応する容量Cの第2の端子の接続先を、高電位側のノードおよび低電位側のノードのいずれか一方のノードに切り替える、または保持する複数のスイッチ(スイッチSW)と、を備え、複数の容量Cのうち、出力するアナログ信号VDACの分解能に対応した数の容量Cを、対応するスイッチSWによって第2の端子の接続先のノードを切り替えて、加減算する参照電圧VREFに基づいた電圧値を生成する電圧値生成容量として用いるとともに、複数の容量Cのうち、電圧値生成容量として用いない残りの容量Cを、対応するスイッチSWによって第2の端子の接続先のノードを保持して、加減算する参照電圧VREFに基づいた電圧値のゲイン調整をするためのゲイン調整容量として用いる、デジタルアナログ変換器(例えば、デジタルアナログ変換器100)が構成される。
また、本発明のデジタルアナログ変換器によれば、それぞれの容量Cは、出力するアナログ信号VDACの分解能に対応した数の2進数の重み付けがされたメイン容量(例えば、容量C0、容量C1、容量C2)、およびメイン容量の中で最も小さな容量値に対して1/k倍(k=2以上の2の乗数)の容量値のサブ容量(例えば、容量CA1,容量CA2)のいずれかの容量Cであり、出力するアナログ信号VDACの電圧値のゲイン値を下げる方向に変更する際には、ゲイン調整容量に含まれるサブ容量の中で最も大きな容量値のサブ容量から順に変更するゲイン値に応じた数のサブ容量を電圧値生成容量に含め、電圧値生成容量の中で最も大きな容量値のメイン容量から順に電圧値生成容量に含めたサブ容量と同じ数のメイン容量をゲイン調整容量に含め、ゲイン値を上げる方向に変更する際には、ゲイン調整容量に含まれているメイン容量の中で最も小さな容量値のメイン容量から順に変更するゲイン値に応じた数のメイン容量を電圧値生成容量に含め、電圧値生成容量に含まれているサブ容量の中で最も小さな容量値のサブ容量から順に電圧値生成容量に含めたメイン容量と同じ数のサブ容量をゲイン調整容量に含める、デジタルアナログ変換器(例えば、デジタルアナログ変換器100)が構成される。
また、本発明のデジタルアナログ変換器によれば、複数の容量Cのうち、少なくとも1つの容量Cの第2の端子の接続先を、対応するスイッチSWによって、入力信号VINの電圧値をサンプリングするときに接続するノードと異なるノードに切り替え、電圧値生成容量により加減算する参照電圧VREFに基づいた電圧値のオフセット調整に用いる、デジタルアナログ変換器(例えば、デジタルアナログ変換器100)が構成される。
また、本発明のデジタルアナログ変換器によれば、入力信号VINの電圧値をサンプリングする際に、複数の容量Cのうち、少なくとも1つの容量Cの第2の端子の接続先を、対応するスイッチSWによって、オフセット調整を行わないときに接続するノードと異なるノードに切り替え、電圧値生成容量により加減算する参照電圧VREFに基づいた電圧値のオフセット調整に用いる、デジタルアナログ変換器(例えば、デジタルアナログ変換器100)が構成される。
また、本発明の駆動方法によれば、入力された信号(例えば、入力信号VIN)の電圧値をサンプリングし、サンプリングした入力信号VINの電圧値に参照電圧(例えば、参照電圧VREF)に基づいた電圧値を加減算した電圧値のアナログ信号(アナログ信号VDAC)を所定の分解能で出力するデジタルアナログ変換器(例えば、デジタルアナログ変換器100)であって、第1の端子がアナログ信号VDACの出力ノード側に接続され、第2の端子が参照電圧VREFの高電位側(例えば、参照電圧VREFの入力端子)および低電位側(例えば、接地(グラウンド:GND)電位)のいずれか一方に接続される、それぞれ重み付け(例えば、2進数の重み付け)された、アナログ信号VDACの分解能よりも少なくとも1つ多い数の複数の容量(容量C)と、それぞれの容量Cに対応し、入力された制御信号(デジタル信号D)に応じて、対応する容量Cの第2の端子の接続先を、高電位側のノードおよび低電位側のノードのいずれか一方のノードに切り替える、または保持する複数のスイッチ(スイッチSW)と、を備えたデジタルアナログ変換器(例えば、デジタルアナログ変換器100)の駆動方法であって、複数の容量Cのうち、出力するアナログ信号VDACの分解能に対応した数の容量Cを電圧値生成容量として用い、対応するスイッチSWによって第2の端子の接続先のノードを切り替えて、加減算する参照電圧VREFに基づいた電圧値を生成する工程と、複数の容量Cのうち、電圧値生成容量として用いない残りの容量Cをゲイン調整容量として用い、対応するスイッチSWによって第2の端子の接続先のノードを保持して、加減算する参照電圧VREFに基づいた電圧値のゲイン調整をする工程と、を含む駆動方法(例えば、デジタルアナログ変換器100の駆動方法)が構成される。
上述したように、本発明のデジタルアナログ変換器では、容量部に1/k倍(k=2以上の2の乗数)の容量値の容量C(例えば、容量CA1)を追加し、スイッチ部に対応するスイッチSW(例えば、スイッチSWA1)を追加することによって、参照電圧VREFの電圧値を1/k倍までゲイン調整する構成にする。そして、本発明のデジタルアナログ変換器では、容量部に備えた複数の容量Cおよび追加した容量Cのうち、出力するアナログ信号VDACの分解能に対応する数の容量Cを電圧値生成容量として用いて、参照電圧VREFの電圧値を1/k倍までゲイン調整した所定の分解能のアナログ信号VDACを出力する。つまり、本発明のデジタルアナログ変換器では、容量部に備えた複数の容量Cを、入力信号VINの電圧値をサンプリングした後に、対応するスイッチSWの切り替えに応じた所定の分解能で出力するアナログ信号VDACの電圧値を生成するための容量Cとして用いる。そして、本発明のデジタルアナログ変換器では、容量部に備えた残りの容量Cを、対応するスイッチSWを切り替えずに固定(保持)する。これにより、本発明のデジタルアナログ変換器では、入力信号VINの電圧値に1/k倍までゲイン調整した参照電圧VREFの電圧値を加減算したアナログ信号VDACを出力することができる。
しかも、本発明のデジタルアナログ変換器では、出力するアナログ信号VDACの出力振幅をゲイン調整するために追加する容量C(例えば、容量CA1)の容量値は、ゲインが1倍である場合において最も小さな容量値の容量Cよりも小さい容量値である。また、本発明のデジタルアナログ変換器では、出力するアナログ信号VDACの出力振幅をゲイン調整するために追加するスイッチSW(例えば、スイッチSWA1)は、スイッチ部に備えた参照電圧VREFの切り替えに用いる他のスイッチSW(例えば、スイッチSW0~スイッチSW2)と同様の構成である。言い換えれば、本発明のデジタルアナログ変換器において追加するスイッチSW(例えば、スイッチSWA1)は、特別な性能を実現する構成のスイッチSWではない。つまり、本発明のデジタルアナログ変換器では、ゲインを1倍から1/k倍まで調整した複数の電圧値の範囲で切り替えたアナログ信号VDACを出力する構成であるにもかかわらず、最も小さな容量値の容量Cよりも小さい容量値の容量Cと、参照電圧VREFの切り替えに用いるスイッチSWと同様のスイッチSWとを追加するのみである。すなわち、本発明のデジタルアナログ変換器は、高い分解能のアナログ信号VDACを出力する構成に適用するほど、より少ない構成要素の追加のみで実現することができる。従って、本発明のデジタルアナログ変換器では、本発明のデジタルアナログ変換器を形成するために要する面積の増大を抑えることができる。
(アナログデジタル変換器)
次に、本発明のデジタルアナログ変換器を用いたアナログデジタル変換器について説明する。なお、以下の説明においては、デジタルアナログ変換器100を用いたアナログデジタル変換器について説明する。図16は、本発明のアナログデジタル変換器の構成の一例を示したブロック図である。図16に示したアナログデジタル変換器200は、デジタルアナログ変換器100と、比較器210と、制御回路220とを備えている。
次に、本発明のデジタルアナログ変換器を用いたアナログデジタル変換器について説明する。なお、以下の説明においては、デジタルアナログ変換器100を用いたアナログデジタル変換器について説明する。図16は、本発明のアナログデジタル変換器の構成の一例を示したブロック図である。図16に示したアナログデジタル変換器200は、デジタルアナログ変換器100と、比較器210と、制御回路220とを備えている。
デジタルアナログ変換器100は、上述したように、1倍または1/2倍にゲイン調整した参照電圧VREFに基づいた電圧値を入力信号VINの電圧値に加算した3ビットの分解能のアナログ信号VDACを比較器210に出力する。
比較器210は、デジタルアナログ変換器100から出力されたアナログ信号VDACの電圧値と、入力された比較対象の電圧(図16では、比較基準電圧VCOM)の電圧値とを比較する。比較器210は、比較したアナログ信号VDACの電圧値と比較基準電圧VCOMの電圧値との大小関係に応じた比較結果を表すデジタル信号VCOUTを制御回路220に出力する。より具体的には、比較器210は、アナログ信号VDACの電圧値が、比較基準電圧VCOMの電圧値以上の電圧値であるか、比較基準電圧VCOMよりも低い電圧値であるかを表すデジタル信号VCOUTを制御回路220に出力する。例えば、比較器210は、アナログ信号VDACの電圧値が比較基準電圧VCOMの電圧値以上の電圧値である場合には、“High”レベルのデジタル信号VCOUTを制御回路220に出力する。一方、比較器210は、アナログ信号VDACの電圧値が比較基準電圧VCOMよりも低い電圧値である場合には、“Low”レベルのデジタル信号VCOUTを制御回路220に出力する。なお、アナログデジタル変換器200では、比較器210がアナログ信号VDACの電圧値と比較基準電圧VCOMの電圧値との大小関係を比較する方法や、比較器210の構成などに関しては、特に規定しない。
なお、比較基準電圧VCOMの数や種類などに関しては、特に規定しない。例えば、比較器210は、2種類の比較基準電圧VCOMを用いた比較動作を行う構成であってもよい。また、比較基準電圧VCOMとして入力信号VINを反転させた信号を用いる構成であってもよい。また、比較基準電圧VCOMをデジタルアナログ変換器100に入力し、デジタルアナログ変換器100から出力されたアナログ信号VDACの電圧値と、入力された入力信号VINの電圧値とを比較する構成であってもよい。
制御回路220は、比較器210から出力されたデジタル信号VCOUTに基づいて、デジタル信号D(デジタル信号DS、デジタル信号D0~デジタル信号D2、およびデジタル信号DA1)を生成し、生成したそれぞれのデジタル信号Dをデジタルアナログ変換器100に出力する。制御回路220が出力したデジタル信号Dのそれぞれは、デジタルアナログ変換器100内のスイッチ部120に備えた対応するそれぞれのスイッチSWの制御端子に接続される。これにより、制御回路220は、デジタルアナログ変換器100に、上述した3ビットの分解能のアナログ信号VDACを出力する動作をさせる。制御回路220は、いわゆる、SAR(Successive Approximation Register:逐次比較レジスタ)論理回路である。制御回路220は、比較器210から出力されたデジタル信号VCOUTに基づいてアナログデジタル変換する対象の入力信号VINの電圧値の大きさを逐次判定する。制御回路220は、最終的に判定した入力信号VINの電圧値の大きさを表す値を、アナログデジタル変換器200が入力信号VINをアナログデジタル変換した結果のデジタル信号OUTとして出力する。なお、アナログデジタル変換器200に備えたデジタルアナログ変換器100は、3ビットの分解能のアナログ信号VDACを出力するデジタルアナログ変換器である。このため、制御回路220は、入力信号VINをアナログデジタル変換した結果として、3ビットの分解能のデジタル信号OUTを出力する。
なお、アナログデジタル変換器200では、制御回路220がデジタル信号Dを生成する方法や構成、デジタルアナログ変換器100を動作させる(制御する)方向や構成、出力するデジタル信号OUTの構造などに関しては、特に規定しない。なお、アナログデジタル変換器200では、制御回路220が出力するデジタル信号Dが、デジタル信号OUTを兼ねる構成であってもよい。また、アナログデジタル変換器200では、制御回路220がデジタルアナログ変換器100において出力するアナログ信号VDACの出力振幅をゲイン調整する際の倍率(1倍または1/2倍)を切り替える方法に関しても、特に規定しない。例えば、制御回路220は、外部の信号処理回路からの制御に応じて、デジタルアナログ変換器100が出力するアナログ信号VDACの出力振幅をゲイン調整する際の倍率を切り替える構成であってもよい。なお、アナログデジタル変換器200が、所望の分解能のアナログデジタル変換を行うために要する比較回数などに関しては、特に規定しない。例えば、アナログデジタル変換器200に備えたデジタルアナログ変換器100および制御回路220が、3ビットの分解能のうちの1ビットを、複数回の比較動作によって判定する構成であってもよい。このためにデジタルアナログ変換器100は、容量部110内のそれぞれの容量Cが、同じ容量値の複数の容量で構成されていてもよい。
このような構成によって、アナログデジタル変換器200は、逐次比較型のアナログデジタル変換器として構成される。なお、デジタルアナログ変換器100は、上述したようにゲインを1倍または1/2倍に調整してアナログ信号VDACを出力するため、アナログデジタル変換器200は、入出力ゲインを1倍または2倍に調整して入力信号VINをアナログデジタル変換する逐次比較型のアナログデジタル変換器として構成される。このため、アナログデジタル変換器200では、デジタルアナログ変換器100が出力するアナログ信号VDACのゲインが1倍か1/2倍かによって、同じ入力信号VINをアナログデジタル変換した場合でも、アナログデジタル変換した結果のデジタル信号OUTの値が異なることになる。例えば、入力信号VINの大きさが、ゲイン1倍のときに出力するアナログ信号VDACの出力振幅の値の1/2に相当する大きさである場合を考える。この場合、デジタルアナログ変換器100が出力するアナログ信号VDACのゲインが1倍である場合には、デジタル信号OUTの値は“011”となる。一方、デジタルアナログ変換器100が出力するアナログ信号VDACのゲインが1/2倍である場合には、デジタル信号OUTの値は“111”となる。
アナログデジタル変換器200では、入力信号VINをアナログデジタル変換する際に、制御回路220が、最上位ビット(MSB)から最下位ビット(LSB)に向かって1ビットずつ順にアナログデジタル変換過程における判定結果を得る。そして、アナログデジタル変換器200では、制御回路220が、最下位ビット(LSB)の判定結果を得た後に、最終的な入力信号VINの電圧値の大きさを表すデジタル信号OUTを出力する。
ここで、アナログデジタル変換器200の動作について説明する。まず、アナログデジタル変換器200が1倍のゲイン値で入力信号VINの電圧値をアナログデジタル変換する場合の動作について説明する。図17は、本発明のアナログデジタル変換器200の動作(アナログデジタル変換の動作)の一例を示したタイミングチャートである。図17は、デジタルアナログ変換器100が、ゲインを1倍に調整して入力信号VINの電圧値に加算したアナログ信号VDACを出力することにより、アナログデジタル変換器200における入出力ゲインが1倍である場合の動作の一例である。
図17には、アナログデジタル変換器200が入力信号VINの電圧値をアナログデジタル変換するときのそれぞれの動作期間におけるそれぞれの信号を示している。より具体的には、図17には、制御回路220がデジタルアナログ変換器100に出力するそれぞれのデジタル信号D(デジタル信号DS、デジタル信号D2~デジタル信号D0、デジタル信号DA1)のそれぞれの信号を示している。また、図17には、アナログデジタル変換器200がアナログデジタル変換した結果として出力するデジタル信号OUTにおけるそれぞれのビットの判定完了タイミングを示している。また、図17には、デジタルアナログ変換器100が制御回路220から出力されたデジタル信号Dに応じて比較器210に出力するアナログ信号VDACを、入力信号VINおよび比較基準電圧VCOMと対比して示している。また、図17には、比較器210がアナログ信号VDACの電圧値と比較基準電圧VCOMの電圧値とを比較した比較結果のデジタル信号VCOUTを示している。
なお、図17の説明においては、デジタル信号DSが“High”レベルのときに、デジタルアナログ変換器100内のスイッチ部120に備えたスイッチSWSが短絡状態となり、デジタル信号DSが“Low”レベルのときに、スイッチSWSが開放状態となるものとする。また、図17の説明においては、デジタル信号D2~デジタル信号D0およびデジタル信号DA1が“High”レベルのときに、デジタルアナログ変換器100内のスイッチ部120に備えた対応するスイッチSW2~スイッチSW0およびスイッチSWA1のそれぞれの第1の端子が参照電圧VREFのノードに接続されるものとする。そして、デジタル信号D2~デジタル信号D0およびデジタル信号DA1が“Low”レベルのときに、対応するスイッチSW2~スイッチSW0およびスイッチSWA1のそれぞれの第1の端子が接地電位のノードに接続されるものとする。また、図17の説明においては、比較器210が、アナログ信号VDACの電圧値が比較基準電圧VCOMの電圧値以上の電圧値である場合に“High”レベルのデジタル信号VCOUTを出力し、アナログ信号VDACの電圧値がデジタル信号VCOUTよりも低い電圧値である場合に“Low”レベルのデジタル信号VCOUTを出力するものとする。
以下の説明においては、図2に示した、ゲインが1倍の場合にデジタルアナログ変換器100が出力するアナログ信号VDACの電圧値を参照し、アナログデジタル変換器200におけるそれぞれの動作期間のアナログ信号VDACと比較基準電圧VCOMとの関係も説明する。そして、以下の説明においては、ゲインが1倍のときに用いられる容量C2~容量C0の3つの容量Cに対応する3ビットのデジタル信号D(デジタル信号D2、デジタル信号D1、およびデジタル信号D0)の値を、適宜バイナリコードで説明する。なお、上述したように、デジタルアナログ変換器100が1倍のゲイン値で出力するアナログ信号VDACの出力振幅をゲイン調整する場合には、容量CA1に対応するデジタル信号DA1は、全ての動作期間において、“Low”レベルを維持して変化しないため、適宜説明を省略する。
アナログデジタル変換器200がアナログデジタル変換の動作を開始すると、まず、制御回路220は、サンプリング期間において、デジタル信号DSを“High”レベル、デジタル信号D2~デジタル信号D0およびデジタル信号DA1のそれぞれを“Low”レベルにする。これにより、デジタルアナログ変換器100では、スイッチSWSによって入力信号VINの入力端子とアナログ信号VDACのノードとが接続され、スイッチSW2~スイッチSW0およびスイッチSWA1によって容量C2~容量C0および容量CA1のそれぞれの第2の端子が接地電位のノードに接続される。そして、デジタルアナログ変換器100では、容量C2~容量C0および容量CA1のそれぞれに、入力信号VINの電位と接地電位との電位差に応じた電荷が充電される。その後、制御回路220は、タイミングt1において、デジタル信号DSを“Low”レベルにする。これにより、デジタルアナログ変換器100では、スイッチSWSによって入力信号VINの入力端子とアナログ信号VDACのノードとの接続が切られる。そして、デジタルアナログ変換器100では、入力信号VINの電圧値がサンプリングされ、容量C2~容量C0および容量CA1の全ての容量Cに、タイミングt1における電荷が保持される。
このときにデジタルアナログ変換器100が出力するアナログ信号VDACの電圧値は上式(1)で表され、容量部110の全体に蓄積された電荷Qは上式(2)で表される。
そして、制御回路220は、比較実行期間において、まず、タイミングt1から、デジタル信号D2を“High”レベルにし、デジタル信号D1~デジタル信号D0のそれぞれを“Low”レベルで維持する。つまり、制御回路220は、3ビットのデジタル信号Dの値を“100”にする。これにより、デジタルアナログ変換器100では、スイッチSW2によって容量C2の第2の端子が参照電圧VREFのノードに接続され、スイッチSW1およびスイッチSW0のそれぞれによって容量C1および容量C0のそれぞれの第2の端子が接地電位のノードに接続される。このため、デジタルアナログ変換器100が出力するアナログ信号VDACは、入力信号VINの電圧値(=VIN)に、全ての容量Cの合計の容量値(=7.5Cu)と、参照電圧VREFのノードに接続された容量C2の容量値(=4Cu)との比に応じた参照電圧VREFの電圧値(=(4/7.5)Cu×VREF)を加算した、上式(7)で表される出力レベル4の電圧値となる。図17においては、アナログ信号VDACの電圧値が、出力レベル4の電圧値(VIN+(4/7.5)Cu×VREF)になる様子を示している。
そして、比較器210は、このときのアナログ信号VDACの電圧値と比較基準電圧VCOMの電圧値とを比較した比較結果を表すデジタル信号VCOUTを制御回路220に出力する。図17においては、比較器210が、タイミングt2において、アナログ信号VDACの電圧値と比較基準電圧VCOMの電圧値とを比較してデジタル信号VCOUTを出力した様子を示している。そして、制御回路220が、デジタル信号VCOUTを取得してデジタル信号OUTの最上位ビットBIT2の値を保持し、出力している様子を示している。より具体的には、アナログ信号VDACの電圧値は比較基準電圧VCOMの電圧値以上の電圧値であるため、比較器210が“High”レベルのデジタル信号VCOUTを出力する。これにより、制御回路220が“High”レベルのデジタル信号VCOUTを取得してデジタル信号OUTの最上位ビットBIT2の値として保持し、デジタル信号OUTの値が変化した様子を示している。
なお、制御回路220は、タイミングt2において、比較器210から出力されたデジタル信号VCOUTに基づいて、デジタル信号D2の値を切り替えるか否かを決定する。より具体的には、制御回路220は、比較器210から出力されたデジタル信号VCOUTが“High”レベルである場合には、タイミングt2においてデジタル信号D2の値を“Low”レベルにする。一方、制御回路220は、比較器210から出力されたデジタル信号VCOUTが“Low”レベルである場合には、タイミングt2においてデジタル信号D2の値を“High”レベルで維持する。また、制御回路220は、タイミングt2から、デジタル信号D1を“High”レベルにする。なお、制御回路220は、デジタル信号D0を “Low”レベルで維持する。
これにより、制御回路220は、タイミングt2における比較結果(デジタル信号VCOUT)に応じて、3ビットのデジタル信号Dの値を“010”または“110”のいずれかの値にする。つまり、制御回路220は、比較器210から出力されたデジタル信号VCOUTが“High”レベルである場合には、タイミングt2からのアナログ信号VDACの電圧値を、現在の電圧値から(2/7.5)Cu×VREFの電圧値だけ減算した上式(5)で表される出力レベル2の電圧値(VIN+(2/7.5)Cu×VREF)に切り替える。一方、制御回路220は、比較器210から出力されたデジタル信号VCOUTが“Low”レベルである場合には、タイミングt2からのアナログ信号VDACの電圧値を、現在の電圧値に(2/7.5)Cu×VREFの電圧値だけ加算した上式(9)で表される出力レベル6の電圧値(VIN+(6/7.5)Cu×VREF)に切り替える。
図17においては、比較器210から出力されたデジタル信号VCOUTが“High”レベルであるため、制御回路220は、タイミングt2から、3ビットのデジタル信号Dの値を“010”にする。つまり、制御回路220は、デジタル信号D2の値を“Low”レベルにし、デジタル信号D1を“High”レベルにし、デジタル信号D0を“Low”レベルで維持する。これにより、デジタルアナログ変換器100では、スイッチSW2によって容量C2の第2の端子が接地電位のノードに接続され、スイッチSW1によって容量C1の第2の端子が参照電圧VREFのノードに接続され、スイッチSW0によって容量C0の第2の端子が接地電位のノードに接続される。このため、デジタルアナログ変換器100が出力するアナログ信号VDACは、入力信号VINの電圧値(=VIN)に、全ての容量Cの合計の容量値(=7.5Cu)と、参照電圧VREFのノードに接続された容量C1の容量値(=2Cu)との比に応じた参照電圧VREFの電圧値(=(2/7.5)Cu×VREF)を加算した、上式(5)で表される出力レベル2の電圧値となる。図17においては、アナログ信号VDACの電圧値が、出力レベル2の電圧値(VIN+(2/7.5)Cu×VREF)になる様子を示している。
そして、比較器210は、このときのアナログ信号VDACの電圧値と比較基準電圧VCOMの電圧値とを比較した比較結果を表すデジタル信号VCOUTを制御回路220に出力する。図17においては、比較器210が、タイミングt3において、アナログ信号VDACの電圧値と比較基準電圧VCOMの電圧値とを比較してデジタル信号VCOUTを出力した様子を示している。そして、制御回路220が、デジタル信号VCOUTを取得してデジタル信号OUTのビットBIT1(=最上位ビットBIT2-1)の値を保持し、出力している様子を示している。より具体的には、アナログ信号VDACの電圧値は比較基準電圧VCOMよりも低い電圧値であるため、比較器210が“Low”レベルのデジタル信号VCOUTを出力する。これにより、制御回路220が“Low”レベルのデジタル信号VCOUTを取得してデジタル信号OUTのビットBIT1の値として保持し、デジタル信号OUTの値が変化した様子を示している。
なお、制御回路220は、タイミングt3において、比較器210から出力されたデジタル信号VCOUTに基づいて、デジタル信号D1の値を切り替えるか否かを決定する。なお、制御回路220がデジタル信号D1の値を切り替えるか否かを決定する際の考え方は、デジタル信号D2の値を切り替えるか否かを決定する際の考え方と同様である。つまり、制御回路220は、比較器210から出力されたデジタル信号VCOUTが“High”レベルである場合には、タイミングt3においてデジタル信号D1の値を“Low”レベルにする。一方、制御回路220は、比較器210から出力されたデジタル信号VCOUTが“Low”レベルである場合には、タイミングt3においてデジタル信号D1の値を“High”レベルで維持する。また、制御回路220は、タイミングt3から、デジタル信号D0を“High”レベルにする。
これにより、制御回路220は、タイミングt3における比較結果(デジタル信号VCOUT)に応じて、3ビットのデジタル信号Dの値を変更する。より具体的には、制御回路220は、現在の3ビットのデジタル信号Dの値が“010”である場合には、タイミングt3から、3ビットのデジタル信号Dの値を“001”または“011”のいずれかの値にする。一方、制御回路220は、現在の3ビットのデジタル信号Dの値が“110”である場合には、タイミングt3から、3ビットのデジタル信号Dの値を“101”または“111”のいずれかの値にする。
つまり、制御回路220は、現在の3ビットのデジタル信号Dの値が“010”であり、比較器210から出力されたデジタル信号VCOUTが“High”レベルである場合には、タイミングt3からのアナログ信号VDACの電圧値を、現在の電圧値から(1/7.5)Cu×VREFの電圧値だけ減算した上式(4)で表される出力レベル1の電圧値(VIN+(1/7.5)Cu×VREF)に切り替える。一方、制御回路220は、現在の3ビットのデジタル信号Dの値が“010”であり、比較器210から出力されたデジタル信号VCOUTが“Low”レベルである場合には、タイミングt3からのアナログ信号VDACの電圧値を、現在の電圧値に(1/7.5)Cu×VREFの電圧値だけ加算した上式(6)で表される出力レベル3の電圧値(VIN+(3/7.5)Cu×VREF)に切り替える。
また、制御回路220は、現在の3ビットのデジタル信号Dの値が“110”であり、比較器210から出力されたデジタル信号VCOUTが“High”レベルである場合には、タイミングt3からのアナログ信号VDACの電圧値を、現在の電圧値から(1/7.5)Cu×VREFの電圧値だけ減算した上式(8)で表される出力レベル5の電圧値(VIN+(5/7.5)Cu×VREF)に切り替える。一方、制御回路220は、現在の3ビットのデジタル信号Dの値が“110”であり、比較器210から出力されたデジタル信号VCOUTが“Low”レベルである場合には、タイミングt3からのアナログ信号VDACの電圧値を、現在の電圧値に(1/7.5)Cu×VREFの電圧値だけ加算した上式(10)で表される出力レベル7の電圧値(VIN+(7/7.5)Cu×VREF)に切り替える。
図17においては、現在の3ビットのデジタル信号Dの値が“010”であり、比較器210から出力されたデジタル信号VCOUTが“Low”レベルであるため、制御回路220は、タイミングt3から、3ビットのデジタル信号Dの値を“011”にする。つまり、制御回路220は、デジタル信号D2の値を“Low”レベルで維持し、デジタル信号D1を“High”レベルで維持し、デジタル信号D0を“High”レベルにする。これにより、デジタルアナログ変換器100では、スイッチSW2によって容量C2の第2の端子が接地電位のノードに接続され、スイッチSW1によって容量C1の第2の端子が参照電圧VREFのノードに接続され、スイッチSW0によって容量C0の第2の端子が参照電圧VREFのノードに接続される。このため、デジタルアナログ変換器100が出力するアナログ信号VDACは、入力信号VINの電圧値(=VIN)に、全ての容量Cの合計の容量値(=7.5Cu)と、参照電圧VREFのノードに接続された容量C1および容量C0の合計の容量値(=3Cu)との比に応じた参照電圧VREFの電圧値(=(3/7.5)Cu×VREF)を加算した、上式(6)で表される出力レベル3の電圧値となる。図17においては、アナログ信号VDACの電圧値が、出力レベル3の電圧値(VIN+(3/7.5)Cu×VREF)になる様子を示している。
そして、比較器210は、このときのアナログ信号VDACの電圧値と比較基準電圧VCOMの電圧値とを比較した比較結果を表すデジタル信号VCOUTを制御回路220に出力する。図17においては、比較器210が、タイミングt4において、アナログ信号VDACの電圧値と比較基準電圧VCOMの電圧値とを比較してデジタル信号VCOUTを出力した様子を示している。そして、制御回路220が、デジタル信号VCOUTを取得してデジタル信号OUTのビットBIT0(=最上位ビットBIT2-2:アナログデジタル変換器200では最下位ビット)の値を保持し、出力している様子を示している。より具体的には、アナログ信号VDACの電圧値は比較基準電圧VCOMよりも低い電圧値であるため、比較器210が“Low”レベルのデジタル信号VCOUTを出力する。これにより、制御回路220が“Low”レベルのデジタル信号VCOUTを取得してデジタル信号OUTのビットBIT0の値として保持し、デジタル信号OUTの値が変化した様子を示している。
このようにして、制御回路220は、比較実行期間において、最上位ビット(MSB)から最下位ビット(LSB)に向かって1ビットずつ順に比較器210から出力されたデジタル信号VCOUTを取得して、デジタル信号OUTのそれぞれのビットBITの値を保持する。そして、制御回路220は、最終的に保持したそれぞれのビットBITの値を、アナログデジタル変換器200がアナログデジタル変換した入力信号VINの電圧値の大きさを表すデジタル信号OUTとして出力する。
上述したアナログデジタル変換器200の動作の説明では、デジタル信号OUTにおけるそれぞれのビットの判定完了タイミングにおいてそれぞれのビットBITの値を保持した後、つまり、最下位ビットBIT0の値が確定した後に、最終的に保持したそれぞれのビットBITの値を最終的な入力信号VINの電圧値の大きさを表すデジタル信号OUTとして出力する動作について説明した。つまり、アナログデジタル変換器200が、パラレル形式でデジタル信号OUTを出力するアナログデジタル変換器である場合の動作について説明した。しかし、アナログデジタル変換器200が、シリアル出力の形式でデジタル信号OUTを出力するアナログデジタル変換器である場合も考えられる。この場合、アナログデジタル変換器200は、最終的な入力信号VINの電圧値の大きさを表すデジタル信号OUTを、それぞれのビットBITの判定結果を得るごとに順次出力する。
以降、アナログデジタル変換器200は、上述したサンプリング期間の動作と比較実行期間の動作とを繰り返し、順次入力された入力信号VINの電圧値を順次アナログデジタル変換する。図17では、アナログデジタル変換器200が、タイミングt4から次の入力信号VINのサンプリングを開始し、タイミングt5からアナログ信号VDACの電圧値と比較基準電圧VCOMの電圧値とを比較する比較動作を開始している。そして、図17では、タイミングt5~タイミングt6までの比較実行期間において、次に入力された入力信号VINの電圧値に基づいて比較動作を行い、その判定に従ってそれぞれのビットBITの値を保持している。
なお、図17に示したように、アナログデジタル変換器200では、制御回路220が、現在アナログデジタル変換している入力信号VINにおける最下位ビット(LSB)に対応するデジタル信号VCOUTを取得して全てのビットBITの値を保持した後であれば、いかなるタイミングから次の入力信号VINのサンプリングおよび次の入力信号VINの電圧値に基づいた比較動作を開始してもよい。なお、図17では、タイミングt4からのビットBIT0の出力が、次の入力信号VINのサンプリング期間中に終了している様子を示しているが、例えば、次の入力信号VINのサンプリング期間が短い場合には、ビットBIT0を出力しているタイミングと、次の入力信号VINのサンプリングを完了して比較動作を開始するタイミングt5とが重なることもあり得る。ただし、タイミングt4からのビットBIT0の出力は、次の入力信号VINに対応するビットBIT2の出力には重ならない。
続いて、アナログデジタル変換器200が2倍のゲイン値で入力信号VINの電圧値をアナログデジタル変換する場合の動作について説明する。図18は、本発明のアナログデジタル変換器200の別の動作(アナログデジタル変換の動作)の一例を示したタイミングチャートである。図18は、デジタルアナログ変換器100が、ゲインを1/2倍に調整して入力信号VINの電圧値に加算したアナログ信号VDACを出力することにより、アナログデジタル変換器200における入出力ゲインが2倍である場合の動作の一例である。
図18にも、図17に示した1倍のゲイン値で入力信号VINの電圧値をアナログデジタル変換する場合と同様に、アナログデジタル変換器200が入力信号VINの電圧値をアナログデジタル変換するときのそれぞれの動作期間におけるそれぞれの信号を示している。なお、図18の説明においても、それぞれの信号における信号レベルの意味や、信号レベルに応じたそれぞれの構成要素の動作は、図17の説明と同様であるのとする。
以下の説明においては、図3に示した、ゲインが1/2倍の場合にデジタルアナログ変換器100が出力するアナログ信号VDACの電圧値を参照し、アナログデジタル変換器200におけるそれぞれの動作期間のアナログ信号VDACと比較基準電圧VCOMとの関係も説明する。そして、以下の説明においては、デジタルアナログ変換器100のゲインが1/2倍のときに用いられる容量C0~容量C1および容量CA1の3つの容量Cに対応する3ビットのデジタル信号D(デジタル信号D1、デジタル信号D0、およびデジタル信号DA1)の値を、適宜バイナリコードで説明する。なお、上述したように、デジタルアナログ変換器100が1/2倍のゲイン値で出力するアナログ信号VDACの出力振幅をゲイン調整する場合には、容量C2に対応するデジタル信号D2は、全ての動作期間において、“Low”レベルを維持して変化しないため、適宜説明を省略する。
アナログデジタル変換器200がアナログデジタル変換の動作を開始すると、まず、制御回路220は、サンプリング期間において、入力信号VINの電圧値がサンプリングされ、デジタルアナログ変換器100内の容量部110に備えた容量C0~容量C2および容量CA1の全ての容量Cに、タイミングt1における電荷が保持される。この場合のそれぞれの構成要素の動作は、図17に示した1倍のゲイン値で入力信号VINの電圧値をアナログデジタル変換する場合の動作と同様である。従って、2倍のゲイン値で入力信号VINの電圧値をアナログデジタル変換する場合におけるサンプリング期間の動作に関する詳細な説明は省略する。
そして、制御回路220は、比較実行期間において、まず、タイミングt1から、デジタル信号D1を“High”レベルにし、デジタル信号D0およびデジタル信号DA1のそれぞれを“Low”レベルで維持する。つまり、制御回路220は、3ビットのデジタル信号Dの値を“100”にする。これにより、デジタルアナログ変換器100では、スイッチSW1によって容量C1の第2の端子が参照電圧VREFのノードに接続され、スイッチSW0およびスイッチSWA1のそれぞれによって容量C0および容量CA1のそれぞれの第2の端子が接地電位のノードに接続される。このため、デジタルアナログ変換器100が出力するアナログ信号VDACは、入力信号VINの電圧値(=VIN)に、全ての容量Cの合計の容量値(=7.5Cu)と、参照電圧VREFのノードに接続された容量C1の容量値(=2Cu)との比に応じた参照電圧VREFの電圧値(=(2/7.5)Cu×VREF)を加算した出力レベル4の電圧値となる。図18においては、アナログ信号VDACの電圧値が、出力レベル4の電圧値(VIN+(2/7.5)Cu×VREF)になる様子を示している。
そして、比較器210は、このときのアナログ信号VDACの電圧値と比較基準電圧VCOMの電圧値とを比較した比較結果を表すデジタル信号VCOUTを制御回路220に出力する。図18においては、図17に示した1倍のゲイン値で入力信号VINの電圧値をアナログデジタル変換する場合の動作と同様に、比較器210が、タイミングt2において、アナログ信号VDACの電圧値と比較基準電圧VCOMの電圧値とを比較してデジタル信号VCOUTを出力した様子を示している。そして、制御回路220が、デジタル信号VCOUTを取得してデジタル信号OUTの最上位ビットBIT2の値を保持し、出力している様子を示している。より具体的には、アナログ信号VDACの電圧値は比較基準電圧VCOMよりも低い電圧値であるため、比較器210が“Low”レベルのデジタル信号VCOUTを出力する。これにより、制御回路220が“Low”レベルのデジタル信号VCOUTを取得してデジタル信号OUTの最上位ビットBIT2の値として保持し、デジタル信号OUTの値が変化した様子を示している。
なお、制御回路220は、タイミングt2において、比較器210から出力されたデジタル信号VCOUTに基づいて、デジタル信号D1の値を切り替えるか否かを決定する。なお、制御回路220がデジタル信号D1の値を切り替えるか否かを決定する際の考え方は、1倍のゲイン値で入力信号VINの電圧値をアナログデジタル変換する場合においてデジタル信号D2やデジタル信号D1の値を切り替えるか否かを決定する際の考え方と同様である。つまり、制御回路220は、比較器210から出力されたデジタル信号VCOUTが“High”レベルである場合には、タイミングt2においてデジタル信号D1の値を“Low”レベルにする。一方、制御回路220は、比較器210から出力されたデジタル信号VCOUTが“Low”レベルである場合には、タイミングt2においてデジタル信号D1の値を“High”レベルで維持する。また、制御回路220は、タイミングt2から、デジタル信号D0を“High”レベルにする。なお、制御回路220は、デジタル信号DA1を “Low”レベルで維持する。
これにより、制御回路220は、タイミングt2における比較結果(デジタル信号VCOUT)に応じて、図17に示した1倍のゲイン値で入力信号VINの電圧値をアナログデジタル変換する場合の動作と同様に、3ビットのデジタル信号Dの値を“010”または“110”のいずれかの値にする。つまり、制御回路220は、比較器210から出力されたデジタル信号VCOUTが“High”レベルである場合には、タイミングt2からのアナログ信号VDACの電圧値を、現在の電圧値から(1/7.5)Cu×VREFの電圧値だけ減算した上式(12)で表される出力レベル2の電圧値(VIN+(1/7.5)Cu×VREF)に切り替える。一方、制御回路220は、比較器210から出力されたデジタル信号VCOUTが“Low”レベルである場合には、タイミングt2からのアナログ信号VDACの電圧値を、現在の電圧値に(1/7.5)Cu×VREFの電圧値だけ加算した出力レベル6の電圧値(VIN+(3/7.5)Cu×VREF)に切り替える。
図18においては、比較器210から出力されたデジタル信号VCOUTが“Low”レベルであるため、制御回路220は、タイミングt2から、3ビットのデジタル信号Dの値を“110”にする。つまり、制御回路220は、デジタル信号D1の値を“High”レベルで維持し、デジタル信号D0を“High”レベルにし、デジタル信号DA1を“Low”レベルで維持する。これにより、デジタルアナログ変換器100では、スイッチSW1によって容量C1の第2の端子が参照電圧VREFのノードに接続され、スイッチSW0によって容量C0の第2の端子が参照電圧VREFのノードに接続され、スイッチSWA1によって容量CA1の第2の端子が接地電位のノードに接続される。このため、デジタルアナログ変換器100が出力するアナログ信号VDACは、入力信号VINの電圧値(=VIN)に、全ての容量Cの合計の容量値(=7.5Cu)と、参照電圧VREFのノードに接続された容量C1および容量C0の合計の容量値(=3Cu)との比に応じた参照電圧VREFの電圧値(=(3/7.5)Cu×VREF)を加算した出力レベル6の電圧値となる。図18においては、アナログ信号VDACの電圧値が、出力レベル6の電圧値(VIN+(3/7.5)Cu×VREF)になる様子を示している。
そして、比較器210は、このときのアナログ信号VDACの電圧値と比較基準電圧VCOMの電圧値とを比較した比較結果を表すデジタル信号VCOUTを制御回路220に出力する。図18においては、図17に示した1倍のゲイン値で入力信号VINの電圧値をアナログデジタル変換する場合の動作と同様に、比較器210が、タイミングt3において、アナログ信号VDACの電圧値と比較基準電圧VCOMの電圧値とを比較してデジタル信号VCOUTを出力した様子を示している。そして、制御回路220が、デジタル信号VCOUTを取得してデジタル信号OUTのビットBIT1(=最上位ビットBIT2-1)の値を保持し、タイミングt3のときに保持し、出力している様子を示している。より具体的には、アナログ信号VDACの電圧値は比較基準電圧VCOMよりも低い電圧値であるため、比較器210が“Low”レベルのデジタル信号VCOUTを出力する。これにより、制御回路220が“Low”レベルのデジタル信号VCOUTを取得してデジタル信号OUTのビットBIT1の値として保持し、デジタル信号OUTの値が変化した様子を示している。
なお、制御回路220は、タイミングt3において、比較器210から出力されたデジタル信号VCOUTに基づいて、デジタル信号D0の値を切り替えるか否かを決定する。なお、制御回路220がデジタル信号D0の値を切り替えるか否かを決定する際の考え方は、1倍のゲイン値で入力信号VINの電圧値をアナログデジタル変換する場合においてデジタル信号D2やデジタル信号D1の値を切り替えるか否かを決定する際の考え方と同様である。また、制御回路220は、タイミングt3から、デジタル信号DA1を“High”レベルにする。
これにより、制御回路220は、タイミングt3における比較結果(デジタル信号VCOUT)に応じて、図17に示した1倍のゲイン値で入力信号VINの電圧値をアナログデジタル変換する場合の動作と同様に、3ビットのデジタル信号Dの値を変更する。より具体的には、制御回路220は、現在の3ビットのデジタル信号Dの値が“010”である場合には、タイミングt3から、3ビットのデジタル信号Dの値を“001”または“011”のいずれかの値にする。一方、制御回路220は、現在の3ビットのデジタル信号Dの値が“110”である場合には、タイミングt3から、3ビットのデジタル信号Dの値を“101”または“111”のいずれかの値にする。
つまり、制御回路220は、現在の3ビットのデジタル信号Dの値が“010”であり、比較器210から出力されたデジタル信号VCOUTが“High”レベルである場合には、タイミングt3からのアナログ信号VDACの電圧値を、現在の電圧値から(0.5/7.5)Cu×VREFの電圧値だけ減算した上式(11)で表される出力レベル1の電圧値(VIN+(0.5/7.5)Cu×VREF)に切り替える。一方、制御回路220は、現在の3ビットのデジタル信号Dの値が“010”であり、比較器210から出力されたデジタル信号VCOUTが“Low”レベルである場合には、タイミングt3からのアナログ信号VDACの電圧値を、現在の電圧値に(0.5/7.5)Cu×VREFの電圧値だけ加算した出力レベル3の電圧値(VIN+(1.5/7.5)Cu×VREF)に切り替える。
また、制御回路220は、現在の3ビットのデジタル信号Dの値が“110”であり、比較器210から出力されたデジタル信号VCOUTが“High”レベルである場合には、タイミングt3からのアナログ信号VDACの電圧値を、現在の電圧値から(0.5/7.5)Cu×VREFの電圧値だけ減算した出力レベル5の電圧値(VIN+(2.5/7.5)Cu×VREF)に切り替える。一方、制御回路220は、現在の3ビットのデジタル信号Dの値が“110”であり、比較器210から出力されたデジタル信号VCOUTが“Low”レベルである場合には、タイミングt3からのアナログ信号VDACの電圧値を、現在の電圧値に(0.5/7.5)Cu×VREFの電圧値だけ加算した上式(13)で表される出力レベル7の電圧値(VIN+(3.5/7.5)Cu×VREF)に切り替える。
図18においては、現在の3ビットのデジタル信号Dの値が“110”であり、比較器210から出力されたデジタル信号VCOUTが“Low”レベルであるため、制御回路220は、タイミングt3から、3ビットのデジタル信号Dの値を“111”にする。つまり、制御回路220は、デジタル信号D1の値を“High”レベルで維持し、デジタル信号D0を“High”レベルで維持し、デジタル信号DA1を“High”レベルにする。これにより、デジタルアナログ変換器100では、スイッチSW1によって容量C1の第2の端子が参照電圧VREFのノードに接続され、スイッチSW0によって容量C0の第2の端子が参照電圧VREFのノードに接続され、スイッチSWA1によって容量CA1の第2の端子が参照電圧VREFのノードに接続される。このため、デジタルアナログ変換器100が出力するアナログ信号VDACは、入力信号VINの電圧値(=VIN)に、全ての容量Cの合計の容量値(=7.5Cu)と、参照電圧VREFのノードに接続された容量C1、容量C0、および容量CA1の合計の容量値(=3.5Cu)との比に応じた参照電圧VREFの電圧値(=(3.5/7.5)Cu×VREF)を加算した、上式(13)で表される出力レベル7の電圧値となる。図18においては、アナログ信号VDACの電圧値が、出力レベル7の電圧値(VIN+(3.5/7.5)Cu×VREF)になる様子を示している。
そして、比較器210は、このときのアナログ信号VDACの電圧値と比較基準電圧VCOMの電圧値とを比較した比較結果を表すデジタル信号VCOUTを制御回路220に出力する。図18においては、図17に示した1倍のゲイン値で入力信号VINの電圧値をアナログデジタル変換する場合の動作と同様に、比較器210が、タイミングt4において、アナログ信号VDACの電圧値と比較基準電圧VCOMの電圧値とを比較してデジタル信号VCOUTを出力した様子を示している。そして、制御回路220が、デジタル信号VCOUTを取得してデジタル信号OUTのビットBIT0(=最上位ビットBIT2-2:アナログデジタル変換器200では最下位ビット)の値を保持し、出力している様子を示している。より具体的には、アナログ信号VDACの電圧値は比較基準電圧VCOMの電圧値以上の電圧値であるため、比較器210が“High”レベルのデジタル信号VCOUTを出力する。これにより、制御回路220が“High”レベルのデジタル信号VCOUTを取得してデジタル信号OUTのビットBIT0の値として保持し、デジタル信号OUTの値が変化した様子を示している。
このようにして、制御回路220は、2倍のゲイン値で入力信号VINの電圧値をアナログデジタル変換する場合においても、1倍のゲイン値で入力信号VINの電圧値をアナログデジタル変換する場合と同様に、比較実行期間において、最上位ビット(MSB)から最下位ビット(LSB)に向かって1ビットずつ順に比較器210から出力されたデジタル信号VCOUTを取得して、デジタル信号OUTのそれぞれのビットBITの値を保持する。そして、制御回路220は、2倍のゲイン値で入力信号VINの電圧値をアナログデジタル変換する場合においても、1倍のゲイン値で入力信号VINの電圧値をアナログデジタル変換する場合と同様に、最終的に保持したそれぞれのビットBITの値を、アナログデジタル変換器200がアナログデジタル変換した入力信号VINの電圧値の大きさを表すデジタル信号OUTとして出力する。
以降、アナログデジタル変換器200は、上述した2倍のゲイン値で入力信号VINの電圧値をアナログデジタル変換する場合におけるサンプリング期間の動作と比較実行期間の動作とを繰り返し、順次入力された入力信号VINの電圧値を順次アナログデジタル変換する。図18でも、図17に示した1倍のゲイン値で入力信号VINの電圧値をアナログデジタル変換する場合の動作と同様に、アナログデジタル変換器200が、タイミングt4から次の入力信号VINのサンプリングを開始し、タイミングt5からアナログ信号VDACの電圧値と比較基準電圧VCOMの電圧値とを比較する比較動作を開始している。そして、図18でも、図17に示した1倍のゲイン値で入力信号VINの電圧値をアナログデジタル変換する場合の動作と同様に、タイミングt5~タイミングt6までの比較実行期間において、次に入力された入力信号VINに基づいて比較動作を行い、その判定に従ってそれぞれのビットBITの値を保持している。
なお、2倍のゲイン値で入力信号VINの電圧値をアナログデジタル変換する場合においても、1倍のゲイン値で入力信号VINの電圧値をアナログデジタル変換する場合と同様に、アナログデジタル変換器200は、制御回路220が全てのビットBITの値を保持した後であれば、いかなるタイミングから次の入力信号VINのサンプリングおよび次の入力信号VINの電圧値に基づいた比較動作を開始してもよい。
このように、アナログデジタル変換器200では、デジタルアナログ変換器100が出力した1倍または1/2倍にゲイン調整したアナログ信号VDACを用いて、入出力ゲインを1倍または2倍に調整して入力信号VINをアナログデジタル変換する逐次比較型のアナログデジタル変換器として構成する。ここで、アナログデジタル変換器200において用いるデジタルアナログ変換器100は、ゲイン調整をした複数の電圧値の範囲で切り替えたアナログ信号VDACを出力する構成であるにもかかわらず、デジタルアナログ変換器100を形成するために要する面積の増大を抑えることができる。このことにより、アナログデジタル変換器200も、形成するために要する面積の増大を抑えて実現することができる。アナログデジタル変換器200では、デジタルアナログ変換器100の構成によって、アナログデジタル変換器200でゲイン調整するため、1倍にゲイン調整されたデジタル値OUTに対してデジタルの信号処理で2倍にゲイン調整する(つまり、ビットシフトする)よりも、S/N(Signal/Noise)特性や歪み特性の低下を抑えることができる。
なお、上述したアナログデジタル変換器200では、デジタルアナログ変換器100を用いた構成について説明した。しかし、本発明のアナログデジタル変換器を構成するために用いるデジタルアナログ変換器は、上述したデジタルアナログ変換器100に限定されるものではない。つまり、本発明のアナログデジタル変換器を構成するために用いるデジタルアナログ変換器は、例えば、上述したデジタルアナログ変換器101やデジタルアナログ変換器102など、上述したいかなる構成の本発明のデジタルアナログ変換器を用いてもよい。
また、上述したアナログデジタル変換器200では、1つのデジタルアナログ変換器100を備え、デジタルアナログ変換器100が出力したアナログ信号VDACを、比較器210が比較する一方の信号として入力する構成について説明した。しかし、本発明のアナログデジタル変換器において用いるデジタルアナログ変換器の数は1つに限定されるものではなく、比較器が比較する両方の信号のそれぞれに異なるデジタルアナログ変換器が出力したアナログ信号VDACを入力する構成にすることもできる。
(アナログデジタル変換器の変形例)
ここで、比較器が比較する両方の信号のそれぞれに異なるデジタルアナログ変換器が出力したアナログ信号VDACを入力する構成のアナログデジタル変換器の一例について説明する。図19は、本発明のアナログデジタル変換器の変形例の構成の一例を示したブロック図である。図19に示したアナログデジタル変換器201は、2つのデジタルアナログ変換器100(デジタルアナログ変換器100Pおよびデジタルアナログ変換器100N)と、比較器211と、制御回路221とを備えている。アナログデジタル変換器201は、3ビットの分解能の2つのデジタルアナログ変換器100を用いることによって、4ビットの分解能でデジタル信号OUTを出力するアナログデジタル変換器である。
ここで、比較器が比較する両方の信号のそれぞれに異なるデジタルアナログ変換器が出力したアナログ信号VDACを入力する構成のアナログデジタル変換器の一例について説明する。図19は、本発明のアナログデジタル変換器の変形例の構成の一例を示したブロック図である。図19に示したアナログデジタル変換器201は、2つのデジタルアナログ変換器100(デジタルアナログ変換器100Pおよびデジタルアナログ変換器100N)と、比較器211と、制御回路221とを備えている。アナログデジタル変換器201は、3ビットの分解能の2つのデジタルアナログ変換器100を用いることによって、4ビットの分解能でデジタル信号OUTを出力するアナログデジタル変換器である。
デジタルアナログ変換器100Pおよびデジタルアナログ変換器100Nのそれぞれは、上述したように、1倍または1/2倍にゲイン調整した参照電圧VREFに基づいた電圧値の3ビットの分解能のアナログ信号VDACを出力するデジタルアナログ変換器100である。デジタルアナログ変換器100Pは、ゲイン調整した参照電圧VREFに基づいた電圧値を入力信号VINの電圧値に加算した3ビットの分解能のアナログ信号VDACPを比較器211の一方の入力端子(以下、「正の入力端子」とする)に出力する。デジタルアナログ変換器100Nは、ゲイン調整した参照電圧VREFに基づいた電圧値を比較基準電圧VCOMの電圧値に加算した3ビットの分解能のアナログ信号VDACNを比較器211の他方の入力端子(以下、「負の入力端子」とする)に出力する。
比較器211は、図16に示した比較器210と同じ構成の比較器である。ただし、比較器211は、正の入力端子に入力されたデジタルアナログ変換器100Pからのアナログ信号VDACPの電圧値と、負の入力端子に入力されたデジタルアナログ変換器100Nからのアナログ信号VDACNの電圧値とを比較する。比較器211は、比較したアナログ信号VDACPの電圧値とアナログ信号VDACNの電圧値との大小関係に応じた比較結果を表すデジタル信号VCOUTを制御回路221に出力する。より具体的には、比較器211は、アナログ信号VDACPの電圧値が、アナログ信号VDACNの電圧値以上の電圧値であるか、アナログ信号VDACNよりも低い電圧値であるかを表すデジタル信号VCOUTを制御回路221に出力する。例えば、比較器211は、アナログ信号VDACPの電圧値がアナログ信号VDACNの電圧値以上の電圧値である場合には、“High”レベルのデジタル信号VCOUTを制御回路221に出力する。一方、比較器211は、アナログ信号VDACPの電圧値がアナログ信号VDACNよりも低い電圧値である場合には、“Low”レベルのデジタル信号VCOUTを制御回路221に出力する。なお、アナログデジタル変換器201では、比較器211がアナログ信号VDACPの電圧値とアナログ信号VDACNの電圧値との大小関係を比較する方法や、比較器211の構成などに関しては、特に規定しない。
制御回路221は、比較器211から出力されたデジタル信号VCOUTに基づいて、デジタルアナログ変換器100Pとデジタルアナログ変換器100Nとのそれぞれに対応するデジタル信号Dを生成し、生成したそれぞれのデジタル信号Dを対応するデジタルアナログ変換器100Pまたはデジタルアナログ変換器100Nに出力する。より具体的には、制御回路221は、デジタルアナログ変換器100Pに対応するデジタル信号DP(デジタル信号DSP、デジタル信号D0P~デジタル信号D2P、およびデジタル信号DA1P)を生成し、生成したそれぞれのデジタル信号DPをデジタルアナログ変換器100Pに出力する。制御回路221が出力したデジタル信号DPのそれぞれは、デジタルアナログ変換器100P内のスイッチ部120に備えた対応するそれぞれのスイッチSWの制御端子に接続される。これにより、制御回路221は、デジタルアナログ変換器100Pに、上述した3ビットの分解能のアナログ信号VDACPを出力する動作をさせる。また、制御回路221は、デジタルアナログ変換器100Nに対応するデジタル信号DN(デジタル信号DSN、デジタル信号D0N~デジタル信号D2N、およびデジタル信号DA1N)を生成し、生成したそれぞれのデジタル信号DNをデジタルアナログ変換器100Nに出力する。制御回路221が出力したデジタル信号DNのそれぞれは、デジタルアナログ変換器100N内のスイッチ部120に備えた対応するそれぞれのスイッチSWの制御端子に接続される。これにより、制御回路221は、デジタルアナログ変換器100Nに、上述した3ビットの分解能のアナログ信号VDACNを出力する動作をさせる。
なお、アナログデジタル変換器201では、制御回路221がデジタル信号DPやデジタル信号DNを生成する方法や構成、デジタルアナログ変換器100Pやデジタルアナログ変換器100Nを動作させる(制御する)方向や構成などに関しては、特に規定しない。また、アナログデジタル変換器201では、制御回路221がデジタルアナログ変換器100Pとデジタルアナログ変換器100Nとのそれぞれにおいて出力するアナログ信号VDACの出力振幅をゲイン調整する際の倍率(1倍または1/2倍)を切り替える方法に関しても、特に規定しない。例えば、制御回路221は、外部の信号処理回路からの制御に応じて、デジタルアナログ変換器100Pとデジタルアナログ変換器100Nとのそれぞれが出力するアナログ信号VDACの出力振幅をゲイン調整する際の倍率を切り替える構成であってもよい。
制御回路221も、アナログデジタル変換器200に備えた制御回路220と同様のSAR論理回路である。従って、制御回路221は、比較器211から出力されたデジタル信号VCOUTに基づいて、アナログ信号VDACPの電圧値とアナログ信号VDACNの電圧値と差の大きさを逐次判定する。言い換えれば、制御回路221も、制御回路220と同様に、比較器211から出力されたデジタル信号VCOUTに基づいてアナログデジタル変換する対象の入力信号VINの電圧値の大きさを逐次判定する。制御回路221は、最終的に判定した入力信号VINの電圧値の大きさを表す値を、アナログデジタル変換器201が入力信号VINをアナログデジタル変換した結果のデジタル信号OUTとして出力する。なお、アナログデジタル変換器201に備えたデジタルアナログ変換器100Pは、3ビットの分解能のアナログ信号VDACPを出力するデジタルアナログ変換器である。また、アナログデジタル変換器201に備えたデジタルアナログ変換器100Nは、3ビットの分解能のアナログ信号VDACNを出力するデジタルアナログ変換器である。このため、制御回路221は、入力信号VINをアナログデジタル変換した結果として、4ビットの分解能のデジタル信号OUTを出力する。
なお、アナログデジタル変換器201では、制御回路221が出力するデジタル信号OUTの構造などに関しては、特に規定しない。
このような構成によって、アナログデジタル変換器201も、アナログデジタル変換器200と同様に、逐次比較型のアナログデジタル変換器として構成される。なお、デジタルアナログ変換器100Pは、上述したようにゲインを1倍または1/2倍に調整してアナログ信号VDACPを出力する。また、デジタルアナログ変換器100Nは、上述したように、ゲインを1倍または1/2倍に調整してアナログ信号VDACNを出力する。このため、アナログデジタル変換器201は、入出力ゲインを1倍または2倍に調整して入力信号VINをアナログデジタル変換する逐次比較型のアナログデジタル変換器として構成される。
アナログデジタル変換器201でも、アナログデジタル変換器200と同様に、入力信号VINをアナログデジタル変換する際に、制御回路221が、最上位ビット(MSB)から最下位ビット(LSB)に向かって1ビットずつ順にアナログデジタル変換過程における判定結果を得る。そして、アナログデジタル変換器201でも、アナログデジタル変換器200と同様に、制御回路221が、最下位ビット(LSB)の判定結果を得た後に、最終的な入力信号VINの電圧値の大きさを表すデジタル信号OUTを出力する。
ここで、アナログデジタル変換器201の動作について説明する。ここでは、アナログデジタル変換器201が1倍のゲイン値で入力信号VINの電圧値をアナログデジタル変換する場合の動作について説明する。なお、以下の説明において2つのデジタルアナログ変換器100に備えた不図示の構成要素のそれぞれを区別する場合には、構成要素に付与した符号に続いて「P」または「N」を示すことによって、デジタルアナログ変換器100Pまたはデジタルアナログ変換器100Nのいずれの構成要素であるのかを区別する。例えば、デジタルアナログ変換器100Pに備えた容量C2は「容量C2P」と表し、デジタルアナログ変換器100Nに備えたスイッチSW0は「スイッチSW0N」と表す。
以下の説明においては、デジタルアナログ変換器100のゲインが1倍のときに用いられる容量C2~容量C0の3つの容量Cに対応する3ビットのデジタル信号D(デジタル信号D2、デジタル信号D1、およびデジタル信号D0)の値を、適宜バイナリコードで説明する。なお、上述したように、デジタルアナログ変換器100が1倍のゲイン値で出力するアナログ信号VDACの出力振幅をゲイン調整する場合には、容量CA1に対応するデジタル信号DA1は、全ての動作期間において、“Low”レベルを維持して変化しないため、適宜説明を省略する。
アナログデジタル変換器201がアナログデジタル変換の動作を開始すると、まず、制御回路221は、サンプリング期間において、デジタル信号DSPとデジタル信号DSNとのそれぞれを“High”レベル、デジタル信号D2P~デジタル信号D0Pおよびデジタル信号DA1Pとデジタル信号D2N~デジタル信号D0Nおよびデジタル信号DA1Nのそれぞれを“Low”レベルにする。これにより、デジタルアナログ変換器100Pでは、スイッチSWSPによって入力信号VINの入力端子とアナログ信号VDACPのノードとが接続され、スイッチSW2P~スイッチSW0PおよびスイッチSWA1Pによって容量C2P~容量C0Pおよび容量CA1Pのそれぞれの第2の端子が接地電位のノードに接続される。そして、デジタルアナログ変換器100Pでは、容量C2P~容量C0Pおよび容量CA1Pのそれぞれに、入力信号VINの電位と接地電位との電位差に応じた電荷が充電される。一方、デジタルアナログ変換器100Nでは、スイッチSWSNによって比較基準電圧VCOMの入力端子とアナログ信号VDACNのノードとが接続され、スイッチSW2N~スイッチSW0NおよびスイッチSWA1Nによって容量C2N~容量C0Nおよび容量CA1Nのそれぞれの第2の端子が接地電位のノードに接続される。そして、デジタルアナログ変換器100Nでは、容量C2N~容量C0Nおよび容量CA1Nのそれぞれに、比較基準電圧VCOMの電位と接地電位との電位差に応じた電荷が充電される。
その後、制御回路221は、デジタル信号DSPとデジタル信号DSNを“Low”レベルにする。これにより、デジタルアナログ変換器100Pでは、スイッチSWSPによって入力信号VINの入力端子とアナログ信号VDACPのノードとの接続が切られる。そして、デジタルアナログ変換器100Pでは、入力信号VINの電圧値がサンプリングされ、容量C2P~容量C0Pおよび容量CA1Pの全ての容量Cに、入力信号VINによる電荷が保持される。一方、デジタルアナログ変換器100Nでは、スイッチSWSNによって比較基準電圧VCOMの入力端子とアナログ信号VDACNのノードとの接続が切られる。そして、デジタルアナログ変換器100Nでは、比較基準電圧VCOMの電圧値がサンプリングされ、容量C2N~容量C0Nおよび容量CA1Nの全ての容量Cに、比較基準電圧VCOMによる電荷が保持される。
そして、比較実行期間において、まず、比較器211は、デジタルアナログ変換器100Pから出力されたアナログ信号VDACPの電圧値と、デジタルアナログ変換器100Nから出力されたアナログ信号VDACNの電圧値とを比較した比較結果を表すデジタル信号VCOUTを制御回路221に出力する。これにより、制御回路221が“High”レベルまたは“Low”レベルのデジタル信号VCOUTを取得してデジタル信号OUTの最上位ビットBIT3の値として保持する。
なお、制御回路221は、比較器211から出力されたデジタル信号VCOUTに基づいて、デジタル信号D2Pの値を切り替えるかデジタル信号D2Nの値を切り替えるかを決定する。より具体的には、制御回路221は、比較器211から出力されたデジタル信号VCOUTが“High”レベルである場合には、デジタル信号D2Nの値を“High”レベルにする。一方、制御回路221は、比較器211から出力されたデジタル信号VCOUTが“Low”レベルである場合には、デジタル信号D2Pの値を“High”レベルにする。
これにより、制御回路221は、デジタル信号VCOUTに応じて、デジタル信号D2Pまたはデジタル信号D2Nのいずれか一方の値を“0”から“1”に変更する。つまり、制御回路221は、比較器211から出力されたデジタル信号VCOUTが“High”レベルである場合には、アナログ信号VDACNの電圧値を、現在の電圧値に(4/7.5)Cu×VREFの電圧値だけ加算した電圧値(VCOM+(4/7.5)Cu×VREF)に切り替える。一方、制御回路221は、比較器211から出力されたデジタル信号VCOUTが“Low”レベルである場合には、アナログ信号VDACPの電圧値を、現在の電圧値に(4/7.5)Cu×VREFの電圧値だけ加算した電圧値(VIN+(4/7.5)Cu×VREF)に切り替える。
そして、比較器211は、このときのアナログ信号VDACPの電圧値とアナログ信号VDACNの電圧値とを比較した比較結果を表すデジタル信号VCOUTを制御回路221に出力する。これにより、制御回路221が“High”レベルまたは“Low”レベルのデジタル信号VCOUTを取得してデジタル信号OUTのビットBIT2の値として保持する。
なお、制御回路221は、比較器211から出力されたデジタル信号VCOUTに基づいて、デジタル信号D1Pの値を切り替えるかデジタル信号D1Nの値を切り替えるかを決定する。より具体的には、制御回路221は、比較器211から出力されたデジタル信号VCOUTが“High”レベルである場合には、デジタル信号D1Nの値を“High”レベルにする。一方、制御回路221は、比較器211から出力されたデジタル信号VCOUTが“Low”レベルである場合には、デジタル信号D1Pの値を“High”レベルにする。
これにより、制御回路221は、デジタル信号VCOUTに応じて、デジタル信号D1Pまたはデジタル信号D1Nのいずれか一方の値を“0”から“1”に変更する。つまり、制御回路221は、比較器211から出力されたデジタル信号VCOUTが“High”レベルである場合には、アナログ信号VDACNの電圧値を、現在の電圧値に(2/7.5)Cu×VREFの電圧値だけ加算した電圧値に切り替える。一方、制御回路221は、比較器211から出力されたデジタル信号VCOUTが“Low”レベルである場合には、アナログ信号VDACPの電圧値を、現在の電圧値に(2/7.5)Cu×VREFの電圧値だけ加算した電圧値に切り替える。
そして、比較器211は、このときのアナログ信号VDACPの電圧値とアナログ信号VDACNの電圧値とを比較した比較結果を表すデジタル信号VCOUTを制御回路221に出力する。これにより、制御回路221が“High”レベルまたは“Low”レベルのデジタル信号VCOUTを取得してデジタル信号OUTのビットBIT1の値として保持する。
なお、制御回路221は、比較器211から出力されたデジタル信号VCOUTに基づいて、デジタル信号D0Pの値を切り替えるかデジタル信号D0Nの値を切り替えるかを決定する。より具体的には、制御回路221は、比較器211から出力されたデジタル信号VCOUTが“High”レベルである場合には、デジタル信号D0Nの値を“High”レベルにする。一方、制御回路221は、比較器211から出力されたデジタル信号VCOUTが“Low”レベルである場合には、デジタル信号D0Pの値を“High”レベルにする。
これにより、制御回路221は、デジタル信号VCOUTに応じて、デジタル信号D0Pまたはデジタル信号D0Nのいずれか一方の値を“0”から“1”に変更する。つまり、制御回路221は、比較器211から出力されたデジタル信号VCOUTが“High”レベルである場合には、アナログ信号VDACNの電圧値を、現在の電圧値に(1/7.5)Cu×VREFの電圧値だけ加算した電圧値に切り替える。一方、制御回路221は、比較器211から出力されたデジタル信号VCOUTが“Low”レベルである場合には、アナログ信号VDACPの電圧値を、現在の電圧値に(1/7.5)Cu×VREFの電圧値だけ加算した電圧値に切り替える。
そして、比較器211は、このときのアナログ信号VDACPの電圧値とアナログ信号VDACNの電圧値とを比較した比較結果を表すデジタル信号VCOUTを制御回路221に出力する。これにより、制御回路221が“High”レベルまたは“Low”レベルのデジタル信号VCOUTを取得してデジタル信号OUTのビットBIT0の値として保持する。
このようにして、制御回路221は、比較実行期間において、最上位ビット(MSB)から最下位ビット(LSB)に向かって1ビットずつ順に比較器211から出力されたデジタル信号VCOUTを取得して、デジタル信号OUTのそれぞれのビットBITの値を保持する。そして、制御回路221は、最終的に保持したそれぞれのビットBITの値を、アナログデジタル変換器201がアナログデジタル変換した入力信号VINの電圧値の大きさを表すデジタル信号OUTとして出力する。
以降、アナログデジタル変換器201は、上述したサンプリング期間の動作と比較実行期間の動作とを繰り返し、順次入力された入力信号VINの電圧値を順次アナログデジタル変換する。なお、アナログデジタル変換器201は、制御回路221が全てのビットBITの値を保持した後であれば、いかなるタイミングから次の入力信号VINのサンプリングおよび次の入力信号VINの電圧値に基づいた比較動作を開始してもよい。
なお、上述したアナログデジタル変換器201の動作の説明は、アナログデジタル変換器201がパラレル形式でデジタル信号OUTを出力するアナログデジタル変換器である場合の動作である。しかし、アナログデジタル変換器201においても、上述したアナログデジタル変換器200と同様に、シリアル出力の形式でデジタル信号OUTを出力するアナログデジタル変換器である場合も考えられる。この場合のアナログデジタル変換器201も、上述したアナログデジタル変換器200と同様に、最終的な入力信号VINの電圧値の大きさを表すデジタル信号OUTを、それぞれのビットBITの判定結果を得るごとに順次出力する。
続いて、アナログデジタル変換器201が2倍のゲイン値で入力信号VINの電圧値をアナログデジタル変換する場合の動作について説明する。以下の説明においては、デジタルアナログ変換器100のゲインが1/2倍のときに用いられる容量C0~容量C1および容量CA1の3つの容量Cに対応する3ビットのデジタル信号D(デジタル信号D1、デジタル信号D0、およびデジタル信号DA1)の値を、適宜バイナリコードで説明する。なお、上述したように、デジタルアナログ変換器100が1/2倍のゲイン値で出力するアナログ信号VDACの出力振幅をゲイン調整する場合には、容量C2に対応するデジタル信号D2は、全ての動作期間において、“Low”レベルを維持して変化しないため、適宜説明を省略する。
アナログデジタル変換器201がアナログデジタル変換の動作を開始すると、まず、制御回路221は、サンプリング期間において、入力信号VINの電圧値がサンプリングされる。この場合のそれぞれの構成要素の動作は、1倍のゲイン値で入力信号VINの電圧値をアナログデジタル変換する場合の動作と同様である。従って、2倍のゲイン値で入力信号VINの電圧値をアナログデジタル変換する場合におけるサンプリング期間の動作に関する詳細な説明は省略する。
そして、比較実行期間において、まず、比較器211は、デジタルアナログ変換器100Pから出力されたアナログ信号VDACPの電圧値と、デジタルアナログ変換器100Nから出力されたアナログ信号VDACNの電圧値とを比較した比較結果を表すデジタル信号VCOUTを制御回路221に出力する。これにより、制御回路221が“High”レベルまたは“Low”レベルのデジタル信号VCOUTを取得してデジタル信号OUTの最上位ビットBIT3の値として保持する。
なお、制御回路221は、比較器211から出力されたデジタル信号VCOUTに基づいて、デジタル信号D1Pの値を切り替えるかデジタル信号D1Nの値を切り替えるかを決定する。より具体的には、制御回路221は、比較器211から出力されたデジタル信号VCOUTが“High”レベルである場合には、デジタル信号D1Nの値を“High”レベルにする。一方、制御回路221は、比較器211から出力されたデジタル信号VCOUTが“Low”レベルである場合には、デジタル信号D1Pの値を“High”レベルにする。
これにより、制御回路221は、デジタル信号VCOUTに応じて、デジタル信号D1Pまたはデジタル信号D1Nのいずれか一方の値を“0”から“1”に変更する。つまり、制御回路221は、比較器211から出力されたデジタル信号VCOUTが“High”レベルである場合には、アナログ信号VDACNの電圧値を、現在の電圧値に(2/7.5)Cu×VREFの電圧値だけ加算した電圧値に切り替える。一方、制御回路221は、比較器211から出力されたデジタル信号VCOUTが“Low”レベルである場合には、アナログ信号VDACPの電圧値を、現在の電圧値に(2/7.5)Cu×VREFの電圧値だけ加算した電圧値に切り替える。
そして、比較器211は、このときのアナログ信号VDACPの電圧値とアナログ信号VDACNの電圧値とを比較した比較結果を表すデジタル信号VCOUTを制御回路221に出力する。これにより、制御回路221が“High”レベルまたは“Low”レベルのデジタル信号VCOUTを取得してデジタル信号OUTのビットBIT2の値として保持する。
その後、同様にして、制御回路221は、比較器211から出力されたデジタル信号VCOUTに基づいて、デジタル信号D0Pまたはデジタル信号D0Nのいずれか一方の値を“0”から“1”に変更する。これにより、制御回路221は、アナログ信号VDACPまたはアナログ信号VDACNの電圧値を、現在の電圧値に(1/7.5)Cu×VREFの電圧値だけ加算した電圧値に切り替える。
そして、比較器211は、このときのアナログ信号VDACPの電圧値とアナログ信号VDACNの電圧値とを比較した比較結果を表すデジタル信号VCOUTを制御回路221に出力する。これにより、制御回路221が“High”レベルまたは“Low”レベルのデジタル信号VCOUTを取得してデジタル信号OUTのビットBIT1の値として保持する。
その後、同様にして、制御回路221は、比較器211から出力されたデジタル信号VCOUTに基づいてデジタル信号DA1Pまたはデジタル信号DA1Nのいずれか一方の値を“0”から“1”に変更する。これにより、制御回路221は、アナログ信号VDACPまたはアナログ信号VDACNの電圧値を、現在の電圧値に(0.5/7.5)Cu×VREFの電圧値だけ加算した電圧値に切り替える。
そして、比較器211は、このときのアナログ信号VDACPの電圧値とアナログ信号VDACNの電圧値とを比較した比較結果を表すデジタル信号VCOUTを制御回路221に出力する。これにより、制御回路221が“High”レベルまたは“Low”レベルのデジタル信号VCOUTを取得してデジタル信号OUTのビットBIT0の値として保持する。
このようにして、制御回路221は、2倍のゲイン値で入力信号VINの電圧値をアナログデジタル変換する場合においても、1倍のゲイン値で入力信号VINの電圧値をアナログデジタル変換する場合と同様に、比較実行期間において、最上位ビット(MSB)から最下位ビット(LSB)に向かって1ビットずつ順に比較器211から出力されたデジタル信号VCOUTを取得して、デジタル信号OUTのそれぞれのビットBITの値を保持する。そして、制御回路221は、2倍のゲイン値で入力信号VINの電圧値をアナログデジタル変換する場合においても、1倍のゲイン値で入力信号VINの電圧値をアナログデジタル変換する場合と同様に、最終的に保持したそれぞれのビットBITの値を、アナログデジタル変換器201がアナログデジタル変換した入力信号VINの電圧値の大きさを表すデジタル信号OUTとして出力する。
以降、アナログデジタル変換器201は、上述したサンプリング期間の動作と比較実行期間の動作とを繰り返し、順次入力された入力信号VINの電圧値を順次アナログデジタル変換する。なお、2倍のゲイン値で入力信号VINの電圧値をアナログデジタル変換する場合においても、1倍のゲイン値で入力信号VINの電圧値をアナログデジタル変換する場合と同様に、アナログデジタル変換器201は、制御回路221が全てのビットBITの値を保持した後であれば、いかなるタイミングから次の入力信号VINのサンプリングおよび次の入力信号VINの電圧値に基づいた比較動作を開始してもよい。
このように、アナログデジタル変換器201では、デジタルアナログ変換器100を2つ用いることによって、4ビットの分解能でデジタル信号OUTを出力する逐次比較型のアナログデジタル変換器として構成する。なお、デジタルアナログ変換器100Pおよびデジタルアナログ変換器100Nのそれぞれは、ゲインを1倍または1/2倍に調整してアナログ信号VDACPおよびアナログ信号VDACNのそれぞれを出力するため、アナログデジタル変換器201は、入出力ゲインを1倍または2倍に調整して入力信号VINをアナログデジタル変換する逐次比較型のアナログデジタル変換器として構成される。ここで、アナログデジタル変換器201において用いるデジタルアナログ変換器100Pおよびデジタルアナログ変換器100Nのそれぞれは、ゲイン調整をした複数の電圧値の範囲で切り替えたアナログ信号VDACを出力する構成であるにもかかわらず、それぞれのデジタルアナログ変換器100を形成するために要する面積の増大を抑えることができる。このことにより、アナログデジタル変換器201も、アナログデジタル変換器200と同様に、形成するために要する面積の増大を抑えて実現することができる。しかも、アナログデジタル変換器201も、アナログデジタル変換器200と同様に、デジタルアナログ変換器100の構成によって、アナログデジタル変換器201でゲイン調整するため、1倍にゲイン調整されたデジタル値OUTに対してデジタルの信号処理で2倍にゲイン調整する(つまり、ビットシフトする)よりも、S/N特性や歪み特性の低下を抑えることができる。
本発明のアナログデジタル変換器によれば、デジタルアナログ変換器(例えば、デジタルアナログ変換器100)と、一方の入力端子に入力されたデジタルアナログ変換器(例えば、デジタルアナログ変換器100)が出力したアナログ信号(アナログ信号VDAC)の電圧値と、他方の入力端子に入力された比較対象の電圧(例えば、比較基準電圧VCOM)の電圧値との大小関係を比較する比較器(比較器210)と、比較器210の比較結果に基づいて、入力された信号(例えば、入力信号VIN)の電圧値の大きさを表す分解能のデジタル信号(デジタル信号OUT)を出力するとともに、デジタルアナログ変換器(例えば、デジタルアナログ変換器100)に備えたそれぞれのスイッチ(スイッチSW)に対応する制御信号(デジタル信号D)を生成する制御回路(制御回路220)と、を備えるアナログデジタル変換器(例えば、アナログデジタル変換器200)が構成される。
上述したように、本発明のアナログデジタル変換器では、本発明のデジタルアナログ変換器を用いて、逐次比較型のアナログデジタル変換器として構成する。ここで、本発明のアナログデジタル変換器で用いる本発明のデジタルアナログ変換器は、ゲイン調整をした複数の電圧値の範囲で切り替えたアナログ信号VDACを出力する構成であるにもかかわらず、本発明のデジタルアナログ変換器を形成するために要する面積の増大を抑えることができる。このことにより、本発明のアナログデジタル変換器も、形成するために要する面積の増大を抑えて実現することができる。本発明のアナログデジタル変換器では、本発明のデジタルアナログ変換器の構成によってデジタルアナログ変換器でゲイン調整するため、1倍にゲイン調整されたデジタル値OUTに対してデジタルの信号処理で2倍にゲイン調整する(つまり、ビットシフトする)よりも、S/N特性や歪み特性の低下を抑えることができる。
(信号処理装置)
次に、本発明のアナログデジタル変換器(逐次比較型のアナログデジタル変換器)を備えた信号処理装置について説明する。なお、以下の説明においては、デジタルアナログ変換器100を用いたアナログデジタル変換器を備えた信号処理装置について説明する。図20は、本発明の信号処理装置の構成の一例を示したブロック図である。図20に示した信号処理装置300は、デジタルアナログ変換器100と、比較器210と、制御回路320と、信号処理回路330とを備えている。
次に、本発明のアナログデジタル変換器(逐次比較型のアナログデジタル変換器)を備えた信号処理装置について説明する。なお、以下の説明においては、デジタルアナログ変換器100を用いたアナログデジタル変換器を備えた信号処理装置について説明する。図20は、本発明の信号処理装置の構成の一例を示したブロック図である。図20に示した信号処理装置300は、デジタルアナログ変換器100と、比較器210と、制御回路320と、信号処理回路330とを備えている。
デジタルアナログ変換器100は、上述したように、1倍または1/2倍にゲイン調整した参照電圧VREFに基づいた電圧値を入力信号VINの電圧値に加算した3ビットの分解能のアナログ信号VDACを比較器210に出力する。
比較器210は、上述したように、デジタルアナログ変換器100から出力されたアナログ信号VDACの電圧値と、入力された比較基準電圧VCOMの電圧値とを比較し、比較したアナログ信号VDACの電圧値と比較基準電圧VCOMの電圧値との大小関係に応じた比較結果を表すデジタル信号VCOUTを制御回路320に出力する。
制御回路320は、比較器210から出力されたデジタル信号VCOUTに基づいて、デジタル信号D(デジタル信号DS、デジタル信号D0~デジタル信号D2、およびデジタル信号DA1)を生成し、生成したそれぞれのデジタル信号Dをデジタルアナログ変換器100に出力する。ただし、制御回路320は、信号処理回路330から出力されたデジタル信号DGに応じて、デジタルアナログ変換器100が出力するアナログ信号VDACの出力振幅をゲイン調整する際の倍率を、1倍または1/2倍のいずれか一方に切り替える構成である。つまり、制御回路320は、デジタルアナログ変換器100が、信号処理回路330から出力されたデジタル信号DGに応じた倍率でゲイン調整したアナログ信号VDACを出力させるためのデジタル信号Dを生成してデジタルアナログ変換器100に出力する。制御回路220が出力したデジタル信号Dのそれぞれは、デジタルアナログ変換器100内のスイッチ部120に備えた対応するそれぞれのスイッチSWの制御端子に接続される。これにより、制御回路320は、デジタルアナログ変換器100に、信号処理回路330から出力されたデジタル信号DGに応じた倍率でゲイン調整した3ビットの分解能のアナログ信号VDACを出力する動作をさせる。なお、信号処理装置300では、制御回路320がデジタル信号Dを生成する方法や構成、デジタルアナログ変換器100を動作させる(制御する)方向や構成などに関しては、特に規定しない。
なお、制御回路320は、デジタルアナログ変換器100に、出力するアナログ信号VDACに対してオフセット調整をするように動作させる(制御する)こともできる。例えば、制御回路320は、入力信号VINの電圧値が所望の電圧値の範囲に対して低い場合には、入力信号VINの電圧値を高くするようにオフセット調整させ、入力信号VINの電圧値が所望の電圧値の範囲に対して高い場合には、入力信号VINの電圧値を低くするようにオフセット調整させる。なお、信号処理装置300では、制御回路320がデジタルアナログ変換器100にオフセット調整をするように動作させる(制御する)方法や構成などに関しては、特に規定しない。
制御回路320は、アナログデジタル変換器200に備えた制御回路220と同様のSAR論理回路である。従って、制御回路320は、比較器210から出力されたデジタル信号VCOUTに基づいてアナログデジタル変換する対象の入力信号VINの電圧値の大きさを逐次判定する。制御回路320は、最終的に判定した入力信号VINの電圧値の大きさを表す値を、アナログデジタル変換器が入力信号VINをアナログデジタル変換した結果のデジタル信号OUTとして出力する。信号処理装置300では、制御回路320が出力したデジタル信号OUTは、信号処理回路330にも出力される。なお、信号処理装置300では、制御回路320が出力するデジタル信号OUTの構造などに関しては、特に規定しない。
信号処理装置300では、デジタルアナログ変換器100と、比較器210と、制御回路320との構成によって、アナログデジタル変換器200と同様の逐次比較型のアナログデジタル変換器が構成されている。以下の説明においては、信号処理装置300に構成された逐次比較型のアナログデジタル変換器を、「アナログデジタル変換器202」という。
信号処理回路330は、アナログデジタル変換器202を構成する制御回路320から出力されたデジタル信号OUTに基づいて、アナログデジタル変換器202が次にアナログデジタル変換する際にゲイン調整するアナログ信号VDACのゲイン値を判定する。なお、信号処理回路330がアナログ信号VDACのゲイン値を判定するために用いるデジタル信号OUTは、1つであってもよいし、複数であってもよい。信号処理回路330は判定した結果に基づいて、ゲイン値の変更(切り替え)を指示するゲイン変更信号であるデジタル信号DGを、制御回路320に出力する。より具体的には、信号処理回路330は、現在のゲインが1倍であり、デジタル信号OUTの値が入力信号の振幅(変動範囲)が小さいことを示す場合には、次にアナログデジタル変換する際のゲイン値を高くすると判定し、ゲイン値を2倍に切り替えることを表すデジタル信号DGを制御回路320に出力する。一方、信号処理回路330は、現在のゲインが2倍であり、デジタル信号OUTの値が入力信号の振幅(変動範囲)が大きいことを示す場合には、次にアナログデジタル変換する際のゲイン値を低くすると判定し、ゲイン値を1倍に切り替えることを表すデジタル信号DGを制御回路320に出力する。言い換えれば、信号処理回路330は、アナログ信号VDACをゲイン調整する現在のゲイン値と現在のデジタル信号OUTとに基づいて、アナログ信号VDACをゲイン調整する際のゲイン値を上げるか下げるか判定し、判定した結果を制御回路320(つまり、アナログデジタル変換器202)にフィードバックする。なお、信号処理回路330が複数のデジタル信号OUTに基づいて、アナログ信号VDACをゲイン調整する際のゲイン値を上げるか下げるか判定する場合には、以前のゲイン値と現在までのデジタル信号OUTとに基づいて判定し、判定した結果を制御回路320(アナログデジタル変換器202)にフィードバックする。これにより、制御回路320は、信号処理回路330から出力されたデジタル信号DGに応じて、出力振幅を1倍または1/2倍のいずれか一方のゲイン値でゲイン調整したアナログ信号VDACをデジタルアナログ変換器100に出力させる。
このような構成によって、信号処理装置300は、逐次比較型のアナログデジタル変換器202を備えた信号処理装置として構成される。そして、信号処理装置300は、上述したようにアナログデジタル変換器202がアナログデジタル変換する際にアナログ信号VDACに対してゲイン調整するゲイン値をフィードバックする。これにより、信号処理装置300は、最適な大きさの範囲にアナログデジタル変換された入力信号VINの電圧値の大きさを表すデジタル信号OUTを得ることができる。ここで、アナログデジタル変換器202において用いるデジタルアナログ変換器100は、ゲイン調整をした複数の電圧値の範囲で切り替えたアナログ信号VDACを出力する構成であるにもかかわらず、デジタルアナログ変換器100を形成するために要する面積の増大を抑えることができる。このことにより、信号処理装置300も、形成するために要する面積の増大を抑えて実現することができる。
なお、上述した信号処理装置300では、デジタルアナログ変換器100を用いて構成されるアナログデジタル変換器202を備えた構成について説明した。しかし、本発明の信号処理装置に備える逐次比較型のアナログデジタル変換器を構成するために用いるデジタルアナログ変換器は、上述したデジタルアナログ変換器100に限定されるものではない。つまり、本発明の信号処理装置に備える逐次比較型のアナログデジタル変換器を構成するために用いるデジタルアナログ変換器は、例えば、上述したデジタルアナログ変換器101やデジタルアナログ変換器102など、上述したいかなる構成の本発明のデジタルアナログ変換器を用いてもよい。
また、上述した信号処理装置300では、アナログデジタル変換器200と同様に1つのデジタルアナログ変換器100を用いて構成されるアナログデジタル変換器202を備えた構成について説明した。しかし、本発明の信号処理装置に備えるアナログデジタル変換器において用いるデジタルアナログ変換器の数は1つに限定されるもではない。つまり、本発明の信号処理装置に備える逐次比較型のアナログデジタル変換器は、例えば、アナログデジタル変換器201などのように、2つのデジタルアナログ変換器を用いて構成される本発明のアナログデジタル変換器を備えてもよい。
本発明の信号処理装置によれば、アナログデジタル変換器(例えば、アナログデジタル変換器202)と、アナログデジタル変換器202から出力されたデジタル信号(デジタル信号OUT)に基づいて、アナログデジタル変換器202が次にアナログデジタル変換する際にゲイン調整するアナログデジタル変換器202内のデジタルアナログ変換器(例えば、デジタルアナログ変換器100)が出力するアナログ信号(アナログ信号VDAC)の電圧値のゲイン値を判定し、判定した結果に基づいてゲイン値の変更を指示するゲイン変更信号(デジタル信号DG)を、アナログデジタル変換器202に出力する信号処理回路(信号処理回路330)と、を備え、アナログデジタル変換器202に備えた制御回路(制御回路320)は、デジタル信号DGに応じて、デジタルアナログ変換器100に備えたそれぞれのスイッチ(スイッチSW)に対応する制御信号(デジタル信号D)を生成する、信号処理装置(例えば、信号処理装置300)が構成される。
上述したように、本発明の信号処理装置は、本発明のアナログデジタル変換器を備えて構成する。そして、本発明の信号処理装置は、備えている本発明のアナログデジタル変換器がアナログデジタル変換する際にアナログ信号VDACに対してゲイン調整するゲイン値をフィードバックする。これにより、本発明の信号処理装置では、最適な大きさの範囲にアナログデジタル変換された入力信号VINの電圧値の大きさを表すデジタル信号OUTを得ることができる。ここで、本発明の信号処理装置に備える本発明のアナログデジタル変換器において用いる本発明のデジタルアナログ変換器は、ゲイン調整をした複数の電圧値の範囲で切り替えたアナログ信号VDACを出力する構成であるにもかかわらず、本発明のデジタルアナログ変換器を形成するために要する面積の増大を抑えることができる。このことにより、本発明の信号処理装置も、形成するために要する面積の増大を抑えて実現することができる。しかも、本発明の信号処理装置に備える本発明のアナログデジタル変換器では、本発明のデジタルアナログ変換器の構成によって、本発明のデジタルアナログ変換器でゲイン調整するため、1倍にゲイン調整されたデジタル値OUTに対してデジタルの信号処理で2倍にゲイン調整する(つまり、ビットシフトする)よりも、S/N特性や歪み特性の低下を抑えることができる。
(固体撮像装置)
次に、本発明のアナログデジタル変換器(逐次比較型のアナログデジタル変換器)を備えた固体撮像装置について説明する。なお、以下の説明においては、デジタルアナログ変換器100を用いたアナログデジタル変換器200を備えた固体撮像装置について説明する。図21は、本発明の固体撮像装置の構成の一例を示したブロック図である。図21に示した固体撮像装置400は、画素アレイ部410と、画素選択部420と、アナログデジタル変換器200とを備えている。
次に、本発明のアナログデジタル変換器(逐次比較型のアナログデジタル変換器)を備えた固体撮像装置について説明する。なお、以下の説明においては、デジタルアナログ変換器100を用いたアナログデジタル変換器200を備えた固体撮像装置について説明する。図21は、本発明の固体撮像装置の構成の一例を示したブロック図である。図21に示した固体撮像装置400は、画素アレイ部410と、画素選択部420と、アナログデジタル変換器200とを備えている。
固体撮像装置400は、撮像した画素アレイ部410内に配置されている各画素から出力されたそれぞれの画素信号(アナログ信号)を、アナログデジタル変換器200でアナログデジタル変換し、画素のデジタル値をデジタル信号OUTとして順次出力する。固体撮像装置400は、1つのアナログデジタル変換器200を備えた構成の固体撮像装置である。
画素アレイ部410は、複数の画素が二次元の行列状に配置されている。画素アレイ部410に配置されているそれぞれの画素は、例えば、フォトダイオードなどの光電変換素子を備え、それぞれの画素に備えた光電変換素子は、一定の蓄積時間(露光時間)内に入射した光量に応じた光電変換信号を発生する。そして、画素アレイ部410は、画素選択部420からの読み出しの制御に従って、それぞれの画素が発生した光電変換信号に応じた画素信号を、対応する画素信号出力線PIXOUTに出力する。図21では、n個(n=2以上の自然数、正の整数)の画素が配置されている画素アレイ部410を示している。画素アレイ部410に配置された画素には、赤色(R)の波長帯域の光を透過するオンチップカラーフィルタが貼付された画素(以下、「R画素」という)と、緑色(G)の波長帯域の光を透過するオンチップカラーフィルタが貼付された画素(以下、「G画素」という)と、青色(B)の波長帯域の光を透過するオンチップカラーフィルタが貼付された画素(以下、「B画素」という)とがある。それぞれの画素は、発生した光電変換信号に応じた画素信号を、対応する画素信号出力線PIXOUT(1)~画素信号出力線PIXOUT(n)のそれぞれに出力する。例えば、画素アレイ部410に配置された1つ目の画素(G画素)は、発生した光電変換信号に応じた画素信号を、対応する画素信号出力線PIXOUT(1)に出力する。
画素選択部420は、画素アレイ部410に配置されたそれぞれの画素を順次選択し、選択した画素から画素信号を読み出す。画素選択部420は、選択した画素から読み出されて対応する画素信号出力線PIXOUTに出力された画素信号を取得し、取得した画素信号を入力信号VINとして順次、アナログデジタル変換器200に出力する。画素選択部420は、例えば、垂直走査回路や水平走査回路など、画素の選択と画素信号の読み出しに関する構成要素を備えている。垂直走査回路は、画素アレイ部410に配置された画素を画素アレイ部410の行ごとに駆動し、画素信号を画素信号出力線PIXOUTに出力させる。水平走査回路は、画素アレイ部410に配置されたそれぞれの画素から対応する画素信号出力線PIXOUTに出力されたそれぞれの行の画素信号を画素アレイ部410の列ごとに選択し、選択した画素信号を順次、入力信号VINとしてアナログデジタル変換器200に出力する。これにより、アナログデジタル変換器200には、画素アレイ部410に配置されたそれぞれの画素が出力した画素信号に対応する入力信号VINが、いわゆる、ラスター順に、順次出力される。なお、画素選択部420は、相関二重サンプリング(Correlated Double Sampling:CDS)処理によって画素信号のノイズを抑圧するCDS回路など、アナログ信号である画素信号に対して処理をする構成要素を含んで構成されてもよい。
アナログデジタル変換器200は、上述したように、入力された入力信号VINをアナログデジタル変換し、デジタル信号OUTとして出力する。アナログデジタル変換器200は、画素選択部420から順次出力された入力信号VINをアナログデジタル変換した結果のデジタル信号OUTを順次、固体撮像装置400の外部に出力する。
ここで、固体撮像装置400に備えたアナログデジタル変換器200では、上述したように、1倍または1/2倍にゲイン調整した参照電圧VREFに基づいた電圧値を入力信号VINの電圧値に加算した3ビットの分解能のアナログ信号VDACを出力するデジタルアナログ変換器100を備えている。このため、固体撮像装置400に備えたアナログデジタル変換器200は、上述したように、デジタルアナログ変換器100が出力した1倍または1/2倍にゲイン調整したアナログ信号VDACを用いて、入出力ゲインを1倍または2倍に調整して入力信号VINをアナログデジタル変換することができる。従って、固体撮像装置400では、アナログデジタル変換器200に、画素アレイ部410に配置されたそれぞれの画素から出力される画素信号に対して1倍または2倍にゲイン調整してアナログデジタル変換をさせることができる。
より具体的には、固体撮像装置400では、アナログデジタル変換器200に、画素アレイ部410に配置されたそれぞれの画素に対応する全ての画素信号に対して同じゲイン値でゲイン調整をしてアナログデジタル変換をさせることができる。例えば、固体撮像装置400において暗いシーンを撮像した場合には、それぞれの画素から出力される画素信号が全体的に小さくなることが考えられる。この場合、固体撮像装置400では、アナログデジタル変換器200に、全ての画素信号(入力信号VIN)に対して2倍のゲイン値でゲイン調整をしてアナログデジタル変換をさせる。一方、固体撮像装置400において明るいシーンを撮像した場合には、それぞれの画素から出力される画素信号が全体的に大きくなることが考えられる。この場合、固体撮像装置400では、アナログデジタル変換器200に、全ての画素信号に対して1倍のゲイン値でゲイン調整をしてアナログデジタル変換をさせる。なお、固体撮像装置400において撮像した明るいシーンが、例えば、全体的に白いシーンであり、それぞれの画素から出力される画素信号の値の差が小さい場合には、全ての画素信号に対して2倍のゲイン値でゲイン調整(またはオフセット調整)をしてアナログデジタル変換した方が有効なときもある。この場合、固体撮像装置400では、アナログデジタル変換器200に、全ての画素信号に対して2倍のゲイン値でゲイン調整(またはオフセット調整)をしてアナログデジタル変換をさせる。一方、固体撮像装置400において撮像した明るいシーンが、例えば、全体的に色が多いシーンであり、それぞれの画素から出力される画素信号の値の差が大きい場合、固体撮像装置400では、アナログデジタル変換器200に、全ての画素信号に対して1倍のゲイン値でゲイン調整をしてアナログデジタル変換をさせる。このように、固体撮像装置400では、デジタル信号OUTを外部に出力するときに、撮像したシーンに応じた適切なゲイン値でゲイン調整をしてそれぞれの画素信号をアナログデジタル変換したデジタル信号OUTを出力することができる。
また、固体撮像装置400では、上述したように、画素選択部420が、画素アレイ部410に配置されたそれぞれの画素が出力した画素信号に対応する入力信号VINをラスター順に順次出力する。従って、固体撮像装置400では、アナログデジタル変換器200に入力信号VINとして入力されるそれぞれの画素信号が、何色のオンチップカラーフィルタが貼付された画素が出力した画素信号であるかを認識することができる。このため、固体撮像装置400では、アナログデジタル変換器200に、画素アレイ部410に配置されたそれぞれの画素に対応するそれぞれの画素信号ごとに異なるゲイン値でゲイン調整をしてアナログデジタル変換をさせることもできる。例えば、画素アレイ部410に配置されたそれぞれの画素に貼付されたオンチップカラーフィルタにおいて、特定の色の波長帯域のみ光の透過特性が低いことが考えられる。この場合、固体撮像装置400では、アナログデジタル変換器200に、透過特性が低いオンチップカラーフィルタが貼付された画素の画素信号(入力信号VIN)に対しては2倍のゲイン値でゲイン調整をしてアナログデジタル変換をさせ、その他の画素の画素信号に対しては1倍のゲイン値でゲイン調整をしてアナログデジタル変換をさせる。これにより、固体撮像装置400では、デジタル信号OUTを外部に出力するときに、それぞれの画素の特性に応じた適切なゲイン値でゲイン調整をしてそれぞれの画素信号をアナログデジタル変換したデジタル信号OUTを出力することができる。言い換えれば、固体撮像装置400では、画素アレイ部410に配置されたそれぞれの画素の特性のずれによる影響が抑えられたデジタル信号OUTを出力することができる。
なお、固体撮像装置400においてそれぞれの画素信号ごとに異なるゲイン値でゲイン調整させる理由は、上述したような、特定の色の波長帯域のみ光の透過特性が低いという理由に限定されるものではない。例えば、固体撮像装置400において撮像する画像のホワイトバランス調整や色相調整をする場合に、それぞれの画素信号ごとにゲイン値を変更して(切り替えて)ゲイン調整をしてもよい。この場合、固体撮像装置400では、それぞれの画素信号に対応するデジタル信号OUTを出力するときに、ホワイトバランス調整や色相調整がされた画像に対応するデジタル信号OUTを出力することができる。
なお、固体撮像装置400では、アナログデジタル変換器200にゲイン調整をさせるゲイン値を変更する(切り替える)構成に関しては、特に規定しない。例えば、固体撮像装置400は、外部の信号処理回路からの制御に応じて、アナログデジタル変換器200がゲイン調整する際のゲイン値を切り替える構成であってもよい。また、例えば、固体撮像装置400に、上述した信号処理装置300に備えた信号処理回路330と同様の機能を実現する不図示の信号処理回路を備え、アナログデジタル変換器200が、不図示の信号処理回路からの指示に応じてゲイン調整する際のゲイン値を切り替える構成であってもよい。
このような構成によって、固体撮像装置400は、逐次比較型のアナログデジタル変換器200を備えた固体撮像装置として構成される。そして、固体撮像装置400は、上述したように、画素アレイ部410に配置されたそれぞれの画素から出力される画素信号に対してゲイン調整をしてアナログデジタル変換したデジタル信号OUTを、外部に順次出力する。つまり、固体撮像装置400では、アナログデジタル変換器200によって、画素アレイ部410に配置されたそれぞれの画素から出力される画素信号に対するゲイン調整をする。ここで、固体撮像装置400に備えたアナログデジタル変換器200において用いるデジタルアナログ変換器100は、ゲイン調整をした複数の電圧値の範囲で切り替えたアナログ信号VDACを出力する構成であるにもかかわらず、デジタルアナログ変換器100を形成するために要する面積の増大を抑えることができる。このことにより、固体撮像装置400では、画素信号に対するゲイン調整の機能をアナログデジタル変換器200の前段の回路(例えば、画素選択部420内)で実現するために増幅回路などを設ける必要がなく、増幅回路を設けるために必要な面積の増大や消費電力の増加を抑えた状態で、ゲイン調整の機能を付加することができる。しかも、固体撮像装置400に備えたアナログデジタル変換器200では、デジタルアナログ変換器100の構成によってゲイン調整をする。このため、固体撮像装置400では、画素信号に対して2倍にゲイン調整をする場合を比較すると、外部の信号処理回路などによってデジタルの信号処理で2倍にゲイン調整をする(つまり、ビットシフトする)よりも、S/N特性や歪み特性の低下を抑えることができる。また、固体撮像装置400では、アナログデジタル変換器200によって、それぞれの画素信号に対して適切なゲイン値でゲイン調整をすることができる。これにより、固体撮像装置400では、撮像する画像の画質を向上させることができる。
なお、上述した固体撮像装置400では、アナログデジタル変換器200を備えた構成について説明した。しかし、本発明の固体撮像装置に備えるアナログデジタル変換器は、上述したアナログデジタル変換器200に限定されるものではない。つまり、本発明の固体撮像装置に備えるアナログデジタル変換器は、例えば、上述したアナログデジタル変換器201やアナログデジタル変換器202など、上述したいかなる構成の本発明のアナログデジタル変換器を備えてもよい。また、本発明の固体撮像装置に、例えば、上述した信号処理装置300に備えた信号処理回路330を備えてもよい。すなわち、上述した固体撮像装置400において、アナログデジタル変換器200の代わりに信号処理装置300を備える構成と同様の構成にしてもよい。
また、上述した固体撮像装置400では、1つのアナログデジタル変換器200を備えた構成について説明した。しかし、本発明の固体撮像装置に備えるアナログデジタル変換器の数は1つに限定されるもではない。つまり、本発明の固体撮像装置に、複数の本発明のアナログデジタル変換器を備えてもよい。
(固体撮像装置の変形例)
ここで、複数のアナログデジタル変換器(逐次比較型のアナログデジタル変換器)を備えた構成の固体撮像装置の一例について説明する。なお、以下の説明においても、固体撮像装置に、デジタルアナログ変換器100を用いたアナログデジタル変換器200を備えた構成について説明する。図22は、本発明の固体撮像装置の変形例の構成の一例を示したブロック図である。図22に示した固体撮像装置401は、画素アレイ部410と、複数の画素選択部421と、複数のアナログデジタル変換器200とを備えている。
ここで、複数のアナログデジタル変換器(逐次比較型のアナログデジタル変換器)を備えた構成の固体撮像装置の一例について説明する。なお、以下の説明においても、固体撮像装置に、デジタルアナログ変換器100を用いたアナログデジタル変換器200を備えた構成について説明する。図22は、本発明の固体撮像装置の変形例の構成の一例を示したブロック図である。図22に示した固体撮像装置401は、画素アレイ部410と、複数の画素選択部421と、複数のアナログデジタル変換器200とを備えている。
なお、図22に示した固体撮像装置401の構成要素には、図21に示した固体撮像装置400の構成要素と同様の構成要素も含まれている。従って、固体撮像装置401の構成要素において、固体撮像装置400の構成要素と同様の構成要素には、同一の符号を付与し、それぞれの構成要素に関する詳細な説明は省略する。
固体撮像装置401も、固体撮像装置400と同様に、撮像した画素アレイ部410内に配置されている各画素から出力されたそれぞれの画素信号をアナログデジタル変換して、画素のデジタル値をデジタル信号OUTとして順次出力する。ただし、固体撮像装置401では、画素アレイ部410内に配置されている予め定めた画素の領域(以下、「画素領域」という)ごとに、対応する1つのアナログデジタル変換器200を備えている。ここで、画素領域は、例えば、画素アレイ部410において同じ1列または複数列に含まれる画素の領域を1つの画素領域としてもよい。また、画素領域は、例えば、画素アレイ部410における予め定めた行数および列数からなる矩形の領域に含まれる画素の領域を1つの画素領域としてもよい。さらには、画素領域は、例えば、画素アレイ部410における予め定めた間隔で配置された複数の画素を1つの画素領域としてもよい。さらには、画素領域は、例えば、画素アレイ部410に配置されたそれぞれの画素を、1つの画素領域としてもよい。
画素選択部421は、画素選択部420と同様に、画素アレイ部410に配置されたそれぞれの画素を順次選択し、選択した画素から画素信号を読み出す。ただし、画素選択部421は、画素アレイ部410における対応する画素領域内に配置されたそれぞれの画素から画素信号を順次読み出す。図22では、m個(m=2以上の自然数、正の整数)の画素選択部421を備えている構成を示している。画素選択部421(1)~画素選択部421(m)のそれぞれは、対応する画素領域内の選択した画素から読み出されて対応する画素信号出力線PIXOUTに出力された画素信号を取得し、取得した画素信号を入力信号VIN(1)~入力信号VIN(m)として順次、対応するアナログデジタル変換器200に出力する。画素選択部421のそれぞれも、画素選択部420と同様に、例えば、垂直走査回路や水平走査回路などの画素の選択と画素信号の読み出しに関する構成要素を備えている。なお、画素選択部421は、画素の選択と画素信号の読み出しに関する垂直走査回路や水平走査回路などの構成要素を、それぞれの画素選択部421ごとに備えていてもよいが、複数の画素選択部421で共通の垂直走査回路や水平走査回路などの構成要素を備えてもよい。この場合、それぞれの画素選択部421は、共通の垂直走査回路や水平走査回路によって対応する画素から画素信号が読み出されて対応する画素信号出力線PIXOUTに出力されたときに画素信号を取得する。なお、画素選択部421のそれぞれも、画素選択部420と同様に、CDS回路などの画素信号に対して処理をする構成要素を含んで構成されてもよい。
アナログデジタル変換器200は、上述したように、入力された入力信号VINをアナログデジタル変換し、デジタル信号OUTとして出力する。ただし、アナログデジタル変換器200は、対応する画素選択部421から順次出力された入力信号VINをアナログデジタル変換して出力する。図22では、画素選択部421のそれぞれに対応するm個(m=2以上の自然数、正の整数)のアナログデジタル変換器200を備えている構成を示している。アナログデジタル変換器200(1)~アナログデジタル変換器200(m)のそれぞれは、対応する画素選択部421(1)~画素選択部421(m)によって順次出力された対応する入力信号VIN(1)~入力信号VIN(m)をアナログデジタル変換した結果のデジタル信号OUT(1)~デジタル信号OUT(m)を順次、固体撮像装置401の外部に出力する。
このような構成によって、固体撮像装置401は、画素領域に対応した複数の逐次比較型のアナログデジタル変換器200を備えた固体撮像装置として構成される。そして、固体撮像装置401でも、固体撮像装置400と同様に、画素アレイ部410に配置されたそれぞれの画素から出力される画素信号に対してゲイン調整をしてアナログデジタル変換したデジタル信号OUTを、外部に順次出力する。これにより、固体撮像装置401でも、固体撮像装置400と同様に、デジタル信号OUTを外部に出力するときに、撮像したシーンやそれぞれの画素の特性に応じた適切なゲイン値でゲイン調整をしてそれぞれの画素信号をアナログデジタル変換したデジタル信号OUTを出力することができる。このことにより、固体撮像装置401でも、固体撮像装置400と同様の効果を得ることができる。しかも、固体撮像装置401では、それぞれのアナログデジタル変換器200ごとに、画素アレイ部410に配置されたそれぞれの画素から出力される画素信号に対するゲイン調整を異なるゲイン値にすることもできる。このため、固体撮像装置401では、画素領域の区切りの単位で異なるゲイン値でゲイン調整をしてアナログデジタル変換する場合には、アナログデジタル変換器200ごとにゲイン調整するためのゲイン値を設定すればよくなる。言い換えれば、固体撮像装置401では、同じアナログデジタル変換器200に対してゲイン値を変更する(切り替える)制御をせずに、それぞれアナログデジタル変換器200に対する制御を容易にすることができる。なお、固体撮像装置401でも、固体撮像装置400と同様に、アナログデジタル変換器200にゲイン調整をさせるゲイン値を変更(切り替える)構成に関しては、特に規定しない。
本発明の固体撮像装置によれば、入射した光量に応じた光電変換信号を発生する複数の画素を二次元の行列状に配置した画素アレイ部(画素アレイ部410)と、画素アレイ部410に配置されたそれぞれの画素を選択し、選択した画素から光電変換信号に応じた画素信号を読み出す画素選択部(例えば、画素選択部420)と、アナログデジタル変換器(例えば、アナログデジタル変換器200)と、を備え、アナログデジタル変換器200は、画素信号の電圧値の大きさを表す分解能のデジタル信号(デジタル信号OUT)を出力する、固体撮像装置(例えば、固体撮像装置400)が構成される。
上述したように、本発明の固体撮像装置は、本発明のアナログデジタル変換器を備えて構成する。そして、本発明の固体撮像装置は、備えている本発明のアナログデジタル変換器によって、画素アレイ部に配置されたそれぞれの画素から出力される画素信号に対してゲイン調整をしてアナログデジタル変換したデジタル信号OUTを、外部に順次出力する。これにより、本発明の固体撮像装置では、デジタル信号OUTを外部に出力するときに、撮像したシーンやそれぞれの画素の特性などに応じた適切なゲイン値でゲイン調整をしてそれぞれの画素信号をアナログデジタル変換したデジタル信号OUTを出力することができる。ここで、本発明の固体撮像装置に備えた本発明のアナログデジタル変換器において用いる本発明のデジタルアナログ変換器は、ゲイン調整をした複数の電圧値の範囲で切り替えたアナログ信号VDACを出力する構成であるにもかかわらず、本発明のデジタルアナログ変換器を形成するために要する面積の増大を抑えることができる。このことにより、本発明の固体撮像装置では、形成するために要する面積の増大や消費電力の増加を抑えた状態で、ゲイン調整の機能を付加した固体撮像装置を実現することができる。しかも、本発明の固体撮像装置に備える本発明のアナログデジタル変換器では、本発明のデジタルアナログ変換器の構成によって画素信号に対してゲイン調整をするため、同じ2倍のゲイン値でゲイン調整をする場合でも、外部の信号処理回路などによるデジタルの信号処理で2倍のゲイン調整をする(ビットシフトする)よりも、S/N特性や歪み特性の低下を抑えることができる。これにより、本発明の固体撮像装置では、撮像する画像の画質を向上させることができる。
上記に述べたように、本発明の各実施形態によれば、2進数(2進数以外であってもよい)の重み付けがされた複数の容量の接続をスイッチによって切り替えることによって、入力された入力信号と参照電圧とに基づいた様々な電圧値のアナログ信号を所定の分解能で出力するデジタルアナログ変換器の容量部に、1/k倍(k=2以上の2の乗数)の容量値の容量を少なくとも1つ追加する。また、本発明の各実施形態では、デジタルアナログ変換器のスイッチ部に、容量部に追加した1/k倍の容量値のそれぞれの容量に対応するスイッチSWを追加する。これにより、本発明の各実施形態では、参照電圧の電圧値を1/k倍までゲイン調整するデジタルアナログ変換器を構成することができる。
そして、本発明の各実施形態では、デジタルアナログ変換器において、容量部に備えた2進数の重み付けがされた複数の容量および追加した容量のうち、出力するアナログ信号の分解能に対応する数の容量を、入力信号の電圧値をサンプリングした後に、対応するスイッチの切り替えに応じたビット数の分解能で出力するアナログ信号の電圧値を生成するための容量として用いる。また、本発明の各実施形態では、デジタルアナログ変換器において、アナログ信号の電圧値を生成するための容量として用いない残りの容量を、対応するスイッチを切り替えずに固定(保持)して、参照電圧の電圧値をゲイン調整するための容量として用いる。これにより、本発明の各実施形態では、デジタルアナログ変換器において、入力信号の電圧値に1/k倍までゲイン調整した参照電圧の電圧値を加減算したアナログ信号を出力することができる。
しかも、本発明の各実施形態では、デジタルアナログ変換器の容量部に追加する容量の容量値は、2進数の重み付けがされた複数の容量の中で最も小さな容量値の容量よりも小さい容量値である。また、本発明の各実施形態では、デジタルアナログ変換器のスイッチ部に追加するスイッチは、スイッチ部に備えた他のスイッチ(2進数の重み付けがされた複数の容量に対応するスイッチ)と同様の構成であり、特別な性能を必要とする構成のスイッチではない。これにより、本発明の各実施形態では、入力信号の電圧値に1倍から1/k倍までの広い電圧値の範囲にゲイン調整した参照電圧の電圧値を加算したアナログ信号、つまり、ゲイン調整した複数の電圧値の範囲で切り替えたアナログ信号を出力する構成のデジタルアナログ変換器を実現したにもかかわらず、デジタルアナログ変換器を形成するために要する面積の増大を抑えることができる。
また、本発明の実施形態では、ゲイン調整した複数の電圧値の範囲で切り替えたアナログ信号を出力する構成のデジタルアナログ変換器を用いて、逐次比較型のアナログデジタル変換器を構成する。より具体的には、本発明の実施形態では、逐次比較型のアナログデジタル変換器に、デジタルアナログ変換器と、デジタルアナログ変換器が出力したアナログ信号と比較基準電圧とを比較する比較器と、比較器から出力されたデジタル信号に基づいてデジタルアナログ変換器内のスイッチ部に備えたそれぞれのスイッチを制御するデジタル信号を生成する制御回路とを備える。これにより、本発明の実施形態では、アナログデジタル変換器を形成するために要する面積の増大を抑えることができる。
また、本発明の実施形態では、ゲイン調整した複数の電圧値の範囲で切り替えたアナログ信号を出力する構成のデジタルアナログ変換器を用いたアナログデジタル変換器を備えた信号処理装置を構成する。より具体的には、本発明の実施形態では、信号処理装置に、アナログデジタル変換器と、アナログデジタル変換器がアナログデジタル変換したデジタル信号に基づいてアナログ信号をゲイン調整する際のゲイン値を判定する信号処理回路とを備える。そして、本発明の実施形態では、信号処理回路が、アナログデジタル変換器がアナログデジタル変換する際にアナログ信号に対してゲイン調整するゲイン値をフィードバックする。これにより、本発明の実施形態では、信号処理装置において、最適な大きさの範囲にアナログデジタル変換された入力信号の電圧値の大きさを表すデジタル信号を得ることができる。しかも、本発明の実施形態では、信号処理装置を形成するために要する面積の増大を抑えることができる。
また、本発明の実施形態では、固体撮像装置に、ゲイン調整した複数の電圧値の範囲で切り替えたアナログ信号を出力する構成のデジタルアナログ変換器を用いたアナログデジタル変換器を備える。そして、本発明の実施形態では、固体撮像装置において、画素から出力される画素信号に対してアナログデジタル変換器がゲイン調整をしてアナログデジタル変換したデジタル信号を出力する。これにより、本発明の実施形態では、固体撮像装置がデジタル信号を出力するときに、撮像したシーンやそれぞれの画素の特性などに応じた適切なゲイン値でゲイン調整をしてそれぞれの画素信号をアナログデジタル変換したデジタル信号を出力することができる。このことにより、本発明の実施形態では、固体撮像装置において撮像する画像の画質を向上させることができる。しかも、本発明の実施形態では、固体撮像装置内でアナログデジタル変換器を形成するために要する面積の増大を抑えることができるため、固体撮像装置が大型化してしまうのを抑えることができる。
以上、本発明の好ましい実施形態を説明したが、本発明はこれら実施形態およびその変形例に限定されることはない。本発明の趣旨を逸脱しない範囲で、構成の付加、省略、置換、およびその他の変更をすることができる。
また、本発明は前述した説明によって限定されることはなく、添付のクレームの範囲によってのみ限定される。
また、本発明は前述した説明によって限定されることはなく、添付のクレームの範囲によってのみ限定される。
上記各実施形態によれば、面積の増大を抑えて形成することができる、複数の電圧値の範囲で切り替えてアナログ信号を出力するデジタルアナログ変換器、このデジタルアナログ変換器を用いたアナログデジタル変換器、および駆動方法を提供することができる。さらに、上記各実施形態によれば、アナログデジタル変換器を用いた信号処理装置および撮像装置を提供することができる。
100,101,102,100P,100N デジタルアナログ変換器
110,111 容量部
120,121 スイッチ部
200,201,202 アナログデジタル変換器
210,211 比較器
220,221,320 制御回路
300 信号処理装置
330 信号処理回路
400,401 固体撮像装置
410 画素アレイ部
420,421 画素選択部
C,C0,C1,C2 容量(容量,メイン容量)
C,CA1,CA2 容量(容量,サブ容量)
SW,SW0,SW1,SW2,SWA1,SWA2 スイッチ
SW,SWS スイッチ
CAT 減衰容量
VIN 入力信号
VREF,GND 参照電圧
D,DS,D0,D1,D2,DA1,DA2,DSP,D0P,D1P,D2P,DA1P,DSN,D0N,D1N,D2N,DA1N デジタル信号(制御信号)
VDAC,VDACP,VDACN アナログ信号
VCOM 比較基準電圧(比較対象の電圧)
VCOUT デジタル信号
OUT デジタル信号
PIXOUT 画素信号出力線
110,111 容量部
120,121 スイッチ部
200,201,202 アナログデジタル変換器
210,211 比較器
220,221,320 制御回路
300 信号処理装置
330 信号処理回路
400,401 固体撮像装置
410 画素アレイ部
420,421 画素選択部
C,C0,C1,C2 容量(容量,メイン容量)
C,CA1,CA2 容量(容量,サブ容量)
SW,SW0,SW1,SW2,SWA1,SWA2 スイッチ
SW,SWS スイッチ
CAT 減衰容量
VIN 入力信号
VREF,GND 参照電圧
D,DS,D0,D1,D2,DA1,DA2,DSP,D0P,D1P,D2P,DA1P,DSN,D0N,D1N,D2N,DA1N デジタル信号(制御信号)
VDAC,VDACP,VDACN アナログ信号
VCOM 比較基準電圧(比較対象の電圧)
VCOUT デジタル信号
OUT デジタル信号
PIXOUT 画素信号出力線
Claims (8)
- 入力された信号の電圧値をサンプリングし、サンプリングした前記入力された信号の電圧値に参照電圧に基づいた電圧値を加減算した電圧値のアナログ信号を所定の分解能で出力するデジタルアナログ変換器であって、
第1の端子が前記アナログ信号の出力ノード側に接続され、第2の端子が前記参照電圧の高電位側および低電位側のいずれか一方に接続される、それぞれ重み付けされた、前記アナログ信号の前記分解能よりも少なくとも1つ多い数の複数の容量と、
それぞれの前記容量に対応し、入力された制御信号に応じて、対応する前記容量の第2の端子の接続先を、前記高電位側のノードおよび前記低電位側のノードのいずれか一方のノードに切り替える、または保持する複数のスイッチと、
を備え、
複数の前記容量のうち、出力する前記アナログ信号の前記分解能に対応した数の前記容量を、対応する前記スイッチによって前記第2の端子の接続先のノードを切り替えて、加減算する前記参照電圧に基づいた電圧値を生成する電圧値生成容量として用いるとともに、
複数の前記容量のうち、前記電圧値生成容量として用いない残りの前記容量を、対応する前記スイッチによって前記第2の端子の接続先のノードを保持して、加減算する前記参照電圧に基づいた電圧値のゲイン調整をするためのゲイン調整容量として用いる、
デジタルアナログ変換器。 - それぞれの前記容量は、
出力する前記アナログ信号の前記分解能に対応した数の2進数の重み付けがされたメイン容量、および前記メイン容量の中で最も小さな容量値に対して1/k倍(k=2以上の2の乗数)の容量値のサブ容量のいずれかの容量であり、
出力する前記アナログ信号の電圧値のゲイン値を下げる方向に変更する際には、前記ゲイン調整容量に含まれる前記サブ容量の中で最も大きな容量値の前記サブ容量から順に変更する前記ゲイン値に応じた数の前記サブ容量を前記電圧値生成容量に含め、前記電圧値生成容量の中で最も大きな容量値の前記メイン容量から順に前記電圧値生成容量に含めた前記サブ容量と同じ数の前記メイン容量を前記ゲイン調整容量に含め、
前記ゲイン値を上げる方向に変更する際には、前記ゲイン調整容量に含まれている前記メイン容量の中で最も小さな容量値の前記メイン容量から順に変更する前記ゲイン値に応じた数の前記メイン容量を前記電圧値生成容量に含め、前記電圧値生成容量に含まれている前記サブ容量の中で最も小さな容量値の前記サブ容量から順に前記電圧値生成容量に含めた前記メイン容量と同じ数の前記サブ容量を前記ゲイン調整容量に含める、
請求項1に記載のデジタルアナログ変換器。 - 複数の前記容量のうち、少なくとも1つの前記容量の前記第2の端子の接続先を、対応する前記スイッチによって、前記入力された信号の電圧値をサンプリングするときに接続するノードと異なるノードに切り替え、前記電圧値生成容量により加減算する前記参照電圧に基づいた電圧値のオフセット調整に用いる、
請求項1または請求項2に記載のデジタルアナログ変換器。 - 前記入力された信号の電圧値をサンプリングする際に、複数の前記容量のうち、少なくとも1つの前記容量の前記第2の端子の接続先を、対応する前記スイッチによって、オフセット調整を行わないときに接続するノードと異なるノードに切り替え、前記電圧値生成容量により加減算する前記参照電圧に基づいた電圧値のオフセット調整に用いる、
請求項1から請求項3のいずれか1項に記載のデジタルアナログ変換器。 - 請求項1から請求項4のいずれか1項に記載のデジタルアナログ変換器と、
一方の入力端子に入力された前記デジタルアナログ変換器が出力したアナログ信号の電圧値と、他方の入力端子に入力された比較対象の電圧の電圧値との大小関係を比較する比較器と、
前記比較器の比較結果に基づいて、入力された信号の電圧値の大きさを表す前記分解能のデジタル信号を出力するとともに、前記デジタルアナログ変換器に備えたそれぞれの前記スイッチに対応する前記制御信号を生成する制御回路と、
を備えるアナログデジタル変換器。 - 請求項5に記載のアナログデジタル変換器と、
前記アナログデジタル変換器から出力された前記デジタル信号に基づいて、前記アナログデジタル変換器が次にアナログデジタル変換する際にゲイン調整する前記アナログデジタル変換器内の前記デジタルアナログ変換器が出力する前記アナログ信号の電圧値のゲイン値を判定し、判定した結果に基づいて前記ゲイン値の変更を指示するゲイン変更信号を、前記アナログデジタル変換器に出力する信号処理回路と、
を備え、
前記アナログデジタル変換器に備えた前記制御回路は、
前記ゲイン変更信号に応じて、前記デジタルアナログ変換器に備えたそれぞれの前記スイッチに対応する前記制御信号を生成する、
信号処理装置。 - 入射した光量に応じた光電変換信号を発生する複数の画素を二次元の行列状に配置した画素アレイ部と、
前記画素アレイ部に配置されたそれぞれの前記画素を選択し、選択した前記画素から前記光電変換信号に応じた画素信号を読み出す画素選択部と、
請求項5に記載のアナログデジタル変換器と、
を備え、
前記アナログデジタル変換器は、
前記画素信号の電圧値の大きさを表す前記分解能の前記デジタル信号を出力する、
固体撮像装置。 - 入力された信号の電圧値をサンプリングし、サンプリングした前記入力された信号の電圧値に参照電圧に基づいた電圧値を加減算した電圧値のアナログ信号を所定の分解能で出力するデジタルアナログ変換器であって、第1の端子が前記アナログ信号の出力ノード側に接続され、第2の端子が前記参照電圧の高電位側および低電位側のいずれか一方に接続される、それぞれ重み付けされた、前記アナログ信号の前記分解能よりも少なくとも1つ多い数の複数の容量と、それぞれの前記容量に対応し、入力された制御信号に応じて、対応する前記容量の第2の端子の接続先を、前記高電位側のノードおよび前記低電位側のノードのいずれか一方のノードに切り替える、または保持する複数のスイッチと、を備えたデジタルアナログ変換器の駆動方法であって、
複数の前記容量のうち、出力する前記アナログ信号の前記分解能に対応した数の前記容量を電圧値生成容量として用い、対応する前記スイッチによって前記第2の端子の接続先のノードを切り替えて、加減算する前記参照電圧に基づいた電圧値を生成する工程と、
複数の前記容量のうち、前記電圧値生成容量として用いない残りの前記容量をゲイン調整容量として用い、対応する前記スイッチによって前記第2の端子の接続先のノードを保持して、加減算する前記参照電圧に基づいた電圧値のゲイン調整をする工程と、
を含む駆動方法。
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