JPH10336033A

JPH10336033A - 逐次比較型ａ／ｄ変換器

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Publication number: JPH10336033A
Application number: JP15430997A
Authority: JP
Inventors: Kokuriyou Kotobuki; 国梁寿; Kazunori Motohashi; 一則本橋; Ei Chin; 潁陳; Giyouriyou Hata; 暁凌秦; Takashi Tomatsu; 隆戸松
Original assignee: Yozan Inc
Current assignee: Yozan Inc
Priority date: 1997-05-29
Filing date: 1997-05-29
Publication date: 1998-12-18

Abstract

(57)【要約】【課題】回路規模が小さく、低消費電力、高変換精度
を実現できる逐次比較型Ａ／Ｄ変換器を提供する。【解決手段】ＣＭＯＳインバータ７は、入力電圧を所
定の基準電圧Ｖ_refと比較するものである。入力キャパ
シタ６は、アナログ入力電圧Ｖ_in’をＣＭＯＳインバー
タ７の入力部に供給する。制御回路９は、ディジタル値
を保持する複数段の出力レジスタを有し、クロック信号
ＣＬＫに応じてＣＭＯＳインバータ７の出力を入力し、
比較結果に応じて出力レジスタに保持されたディジタル
値がアナログ入力電圧の近似値に対応するように逐次制
御する。閾値制御用キャパシタ１５〜１８，閾値調整用
キャパシタ１９は、出力レジスタの各段が出力する電圧
または電源のグランド電圧を、それぞれ前記比較器７の
入力部に供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログ入力信号
をディジタルデータに変換する逐次比較型のＡ／Ｄ変換
器に関するものである。

【０００２】

【従来の技術】入力されたアナログ入力信号を所定ビッ
トのディジタルデータに変換して出力するＡ／Ｄ変換器
の性能は、主として精度と変換時間で決定される。高速
のＡ／Ｄ変換器は高精度の部品が数多く必要で、全体の
回路構成も複雑であり高価になる。そこで中速度のＡ／
Ｄ変換器は、内部にＤ／Ａ変換器を備え、このＤ／Ａ変
換器のアナログ出力電圧を制御し、このアナログ出力電
圧とサンプルホールドされた入力電圧とを比較して、差
が最も小さくなったときのＤ／Ａ変換器の出力をディジ
タル値として出力する逐次比較方式がよく使われる。

【０００３】しかしながら、従来の技術では、Ｄ／Ａ変
換器に抵抗器が用いられ、消費電力が大きく、また、半
導体チップ上に製造する場合には、回路規模が大きいと
ともに精度がよくないという問題がある。逐次比較型の
Ａ／Ｄ変換器の誤差は、比較器のオフセット電圧および
サンプルホールド回路のオフセット電圧にも原因がある
が、特に内蔵のＤ／Ａ変換器が誤差の主要因である。従
来のＡ／Ｄ変換器は、内蔵のＤ／Ａ変換器が原因となっ
て、変換の非線形性にも問題がある。また、Ａ／Ｄ変換
器に使用する比較器としても、低消費電力であることが
望ましく、かつ、ゲインが高く安定動作をするものが望
まれている。

【０００４】

【発明が解決しようとする課題】この発明は、上述した
従来技術の問題点に鑑みてなされたものであり、回路規
模が小さく、コンパクトな構成になり、かつ、低消費電
力、高変換精度を実現できる逐次比較型Ａ／Ｄ変換器を
提供することを目的とするものである。また、低消費電
力の比較器、加えてゲインが高く安定動作をする比較器
を用いた逐次比較型Ａ／Ｄ変換器を提供することを目的
とするものである。

【０００５】

【課題を解決するための手段】請求項１に記載の発明に
おいては、逐次比較型Ａ／Ｄ変換器において、入力電圧
を所定の基準電圧と比較する比較器と、アナログ入力信
号を前記比較器の入力部に供給する入力キャパシタと、
ディジタル値を保持する複数段の出力レジスタを有し所
定のタイミング信号に応じて前記比較器の出力を入力し
て前記出力レジスタに保持された前記ディジタル値が前
記アナログ入力信号の電圧レベルの近似値に対応するよ
うに逐次制御する制御部と、前記出力レジスタの各段が
出力する電圧をそれぞれ前記比較器の入力部に供給する
複数の閾値制御用キャパシタを有するものである。した
がって、比較器に実質的な閾値を設定するための回路を
キャパシタで実現するため、回路規模が小さくてすむ。
キャパシタは消費電力がほとんどなく、かつ、キャパシ
タの静電容量の比精度は、半導体製造プロセスにおいて
高精度にコントロールできるため高変換精度を実現する
ことができる。

【０００６】請求項２に記載の発明においては、請求項
１に記載の逐次比較型Ａ／Ｄ変換器において、所定電圧
を前記比較器の入力部に供給する閾値調整用キャパシタ
を有し、前記出力レジスタは、ｎビットのディジタル値
の各ビットを保持し、前記各ビットに応じた電圧レベル
を出力するｎ段のレジスタであり、複数の前記閾値制御
用キャパシタは、それぞれ前記出力レジスタの各段のビ
ットの重みに対応した静電容量を有し、前記出力レジス
タの各段が出力する電圧を前記比較器の入力部に供給す
るものである。したがって、アナログ入力信号をｎビッ
トのディジタル値に容易に変換することができる。

【０００７】請求項３に記載の発明においては、請求項
２に記載の逐次比較型Ａ／Ｄ変換器において、前記入力
キャパシタ，前記複数の閾値制御用キャパシタ，前記閾
値調整用キャパシタの蓄積電荷を放電させるリフレッシ
ュ制御手段を有するものである。したがって、リフレッ
シュ制御手段により、リーク電流等によりキャパシタに
時間経過とともに蓄積されＡ／Ｄ変換出力の誤差要因と
なる蓄積電荷を除去することができる。

【０００８】請求項４に記載の発明においては、請求項
１ないし３のいずれか１項に記載の逐次比較型Ａ／Ｄ変
換器において、前記比較器は、前記基準電圧を論理閾値
として具有するＣＭＯＳインバータである。比較器にＣ
ＭＯＳインバータを用いているため、回路規模が小さ
く、消費電力も小さくなる。

【０００９】請求項５に記載の発明においては、請求項
１ないし３のいずれか１項に記載の逐次比較型Ａ／Ｄ変
換器において、前記比較器は、差動入力型比較器であ
り、前記アナログ入力信号と前記基準電圧とが差動入力
されるものである。比較器に差動入力型比較器を用いて
いるため、基準電圧の設定変更が容易である。

【００１０】請求項６に記載の発明においては、請求項
５に記載の逐次比較型Ａ／Ｄ変換器において、前記差動
入力型比較器は、差動入力部と、該差動入力部の第１お
よび第２の出力端に接続された正帰還部と、前記第１お
よび第２の出力端を入力端とする第１および第２のバッ
ファ段と、前記第１および第２の出力端の間に接続され
両出力端の間を短絡または開放するスイッチング部を有
し、該第１，第２のバッファ段の一方の出力端を外部出
力端とし、前記スイッチング部を短絡状態から開放状態
に制御するときに差動入力の比較動作が行なわれるもの
である。したがって、比較器として用いる差動入力型比
較器の回路規模が小さく、また、正帰還部を有するため
にゲインが高く、動作の安定した比較器を実現すること
ができる。

【００１１】請求項７に記載の発明においては、請求項
６に記載の逐次比較型Ａ／Ｄ変換器において、前記差動
入力部は、第１，第２，第３のＰＭＯＳＦＥＴを有し、
前記第１，第２のＰＭＯＳＦＥＴは、出力電極の一方が
相互に接続されて前記第３のＰＭＯＳＦＥＴを介し電源
の正側に接続されたものであり、前記第３のＰＭＯＳＦ
ＥＴは、ゲート電極に所定のバイアス電圧が印加された
ものであり、前記正帰還部は、第１，第２のＮＭＯＳＦ
ＥＴを有し、第１のＮＭＯＳＦＥＴの一方の出力電極が
第２のＮＭＯＳＦＥＴのゲート電極に接続され、前記第
２のＮＭＯＳＦＥＴの一方の出力電極が前記第１のＮＭ
ＯＳＦＥＴのゲート電極に接続され、前記第１，第２の
ＮＭＯＳＦＥＴのそれぞれ他方の出力電極が前記電源の
グランド側に接続されたものであり、前記第１，第２の
バッファ段は、それぞれ、ＣＭＯＳＦＥＴであり、前記
スイッチング部は、ＮＭＯＳＦＥＴまたはＰＭＯＳＦＥ
Ｔである。したがって、比較器として用いる差動入力型
比較器の消費電力が小さくなる。また、ゲインの高い差
動入力型比較器を容易に実現することができる。差動入
力部に流す電流値を調整すれば、感度を調整することが
可能である。

【００１２】

【発明の実施の形態】図１は、本発明の逐次比較型Ａ／
Ｄ変換器の実施の一形態のブロック構成図である。図
中、１はマルチプレクサ、２は入力キャパシタ、３はＣ
ＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙｍｅｔａｌ−ｏ
ｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）インバータ、
４は帰還キャパシタ、５はスイッチ、６は入力キャパシ
タ、７はＣＭＯＳインバータ、８はスイッチ、９は制御
回路、１０〜１４はマルチプレクサ、１５〜１８は閾値
制御用キャパシタ、１９は閾値調整用キャパシタであ
る。まず、概要を先に説明する。この実施の形態のＡ／
Ｄ変換器は、アナログ入力信号の電圧を、ｎ＝４ビット
のディジタルデータに変換する回路である。１回のＡ／
Ｄ変換が完了するまでは、入力信号電圧を一定に保つ必
要があるため、あらかじめサンプルホールドされたアナ
ログ入力信号Ｖ_inが入力されるものとする。ＣＭＯＳイ
ンバータ３は、後述するように反転増幅器として動作す
る。アナログ入力信号Ｖ_inは、前段のＣＭＯＳインバー
タ３において基準電圧Ｖ_refを中心にして一旦反転し、
後段のＣＭＯＳインバータ７にアナログ入力電圧Ｖ_in’
として印加される。

【００１３】ＣＭＯＳインバータ７は、入力電圧を所定
の基準電圧Ｖ_refと比較する比較器として動作するもの
である。入力キャパシタ６は、前段のＣＭＯＳインバー
タ３の出力部のアナログ入力電圧Ｖ_in’をＣＭＯＳイン
バータ７の入力部に供給する。制御回路９は、ディジタ
ル値を保持する複数段の逐次近似レジスタ（ＳＡＲ：Ｓ
ｕｃｃｅｓｓｉｖｅＡｐｐｒｏｘｉｍａｔｉｏｎＲ
ｅｇｉｓｔｏｒ）を有し、所定のクロック信号ＣＬＫに
応じてＣＭＯＳインバータ７の出力を入力しＣＭＯＳイ
ンバータ７の比較結果に応じて、逐次近似レジスタに保
持されたディジタル値がアナログ入力電圧Ｖ_in’の近似
値に対応するように逐次制御する。閾値制御用キャパシ
タ１５〜１８は、逐次近似レジスタの各段が出力する電
圧をそれぞれ前記比較器の入力部に供給する。閾値調整
用キャパシタ１９は、電源のグランド電圧をＣＭＯＳイ
ンバータ７の入力部に供給する。

【００１４】ＣＭＯＳインバータ７は論理閾値（ロジカ
ルスレッショルド）を具有している。この論理閾値は、
出力がハイレベルになるかローレベルになるかの境目と
なる入力電圧であり、この論理閾値自体はほぼ一定であ
る。しかし、制御回路９内の逐次近似レジスタの電圧を
各段の重みに応じて静電容量が異なる閾値制御用キャパ
シタ１５〜１８に加え、ＣＭＯＳインバータ７の入力側
に供給することにより、ＣＭＯＳインバータ７に対し実
質的に複数の閾値を順次発生させるとともに、このＣＭ
ＯＳインバータ７の出力結果をディジタルデータとして
出力する。制御回路９の出力レジスタは、最上位ビット
Ｄ₃から最下位ビットＤ₀まで逐次に反転，非反転を繰
り返しながら、アナログ入力電圧Ｖ_in’をｎ＝４ビット
のディジタルデータに変換する。実質的な閾値を（２ⁿ
−１）＝１５個作れば、アナログ入力電圧Ｖ_in’を２ⁿ
＝１６の電圧領域に振り分けてｎ＝４ビットのディジタ
ルデータに変換することができる。ただ、この実施の形
態では、回路構成上、図２に示すように、Ｖ_ref／８か
ら１６Ｖ_ref／８まで、２ⁿ＝１６個の実質的な閾値を
作っている。

【００１５】キャパシタを用いているため、最初にリフ
レッシュを行い、リーク電流等によってキャパシタに蓄
積される不所望な蓄積電荷を放電させてから、比較動作
を開始する。そのためにマルチプレクサ１，１０〜１
４、スイッチ５，８を備えている。スイッチ５，８は、
複数のＭＯＳＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒｆｉｅｌｄ−ｅｆｆｅｃｔｔ
ｒａｎｓｉｓｔｏｒ）の組み合わせで実現できる。

【００１６】この実施の形態は、容量結合されたＣＭＯ
Ｓインバータ７を基本構成とするものであり、小規模で
低消費電力であるという特長がある。ＣＭＯＳインバー
タ７の構成については図８を参照して後述する。電源電
圧Ｖ_ddの１／２が論理閾値となるように設計し、これを
基準電圧Ｖ_refとする。なお、ＣＭＯＳインバータ７
は、比較器として動作させているため、ＣＭＯＳインバ
ータ７を演算増幅器を使用した比較器に置き換えること
が可能であるし、また、図９を参照して後述する差動入
力正帰還型比較器を使用することもできる。

【００１７】アナログ入力電圧Ｖ_inと基準電圧Ｖ_refと
は、マルチプレクサ１に入力される。マルチプレクサ１
は、リフレッシュ信号ＲＥＦＲＥＳＨが発生したときに
は、基準電圧Ｖ_refを出力し、それ以外のときはアナロ
グ入力信号Ｖ_inを出力する。マルチプレクサ１の出力
は、入力キャパシタ２を介してＣＭＯＳインバータ３に
入力される。このＣＭＯＳインバータ３の入出力間には
帰還キャパシタ４とスイッチ５の並列回路が接続され
る。入力キャパシタ２と帰還キャパシタ４の静電容量の
比は１：１である。ＣＭＯＳインバータ３の出力は、入
力キャパシタ６を介して比較器として動作するＣＭＯＳ
インバータ７に入力される。

【００１８】このＣＭＯＳインバータ７の入出力間には
スイッチ８が接続される。ＣＭＯＳインバータ７の出力
は、制御回路９に入力される。制御回路９はクロック信
号ＣＬＫによって逐次動作をし、制御回路９内の逐次近
似レジスタの出力は、ディジタルデータの並列出力とな
るとともに、それぞれ、マルチプレクサ１０〜１３の第
１の入力を介して閾値制御用キャパシタ１５〜１８に供
給され、ＣＭＯＳインバータ７が比較器として動作する
ときの実質的な閾値を可変設定する。マルチプレクサ１
０〜１３および、第１の入力がグランド側に接続された
マルチプレクサ１４の出力は、閾値制御用キャパシタ１
５〜１８を介してＣＭＯＳインバータ７の入力部に供給
される。マルチプレクサ１０〜１４は、リフレッシュ信
号ＲＥＦＲＥＳＨが発生したときには、基準電圧Ｖ_ref
を出力し、それ以外のときは制御回路９内の逐次近似レ
ジスタの出力電圧またはグランド電圧０を出力する。入
力キャパシタ６および閾値制御用キャパシタ１５〜１８
および閾値調整用キャパシタ１９の静電容量の比は、１
６：８：４：２：１：１としている。

【００１９】上述したブロック構成の動作について説明
する。Ａ／Ｄ変換器としての動作を開始する前にキャパ
シタのリフレッシュ動作が行われる。マルチプレクサ１
は、リフレシュ信号ＲＥＦＲＥＳＨを受けると、基準電
圧Ｖ_refを入力キャパシタ２に与えるように切り替わ
り、ＣＭＯＳインバータ３は、スイッチ５により入出力
間が短絡される。その結果、入力キャパシタ２および帰
還キャパシタ４の各蓄積電荷は０になる。また、入力キ
ャパシタ６の入力端にも基準電圧Ｖ_refを与えることに
なる。ＣＭＯＳインバータ７は、リフレシュ信号ＲＥＦ
ＲＥＳＨを受けると、スイッチ８により短絡され、マル
チプレクサ１０〜１４は、基準電圧Ｖ_refを閾値制御用
キャパシタ１５〜１８および閾値調整用キャパシタ１９
に与えるように切り替わる。その結果、各キャパシタの
蓄積電荷は０になる。

【００２０】ＣＭＯＳインバータ３の動作を説明する。
このＣＭＯＳインバータ３の具体例は、図７を参照して
後述するように、ＣＭＯＳインバータが３段縦続接続さ
れたもので、ＣＭＯＳインバータの増幅領域を用いて反
転増幅器として動作させるものである。ＣＭＯＳインバ
ータ３の入力部の電圧は、この入力部が電源からフロー
ティングされた状態にあるとき、ほぼこのＣＭＯＳイン
バータ３の論理閾値である基準電圧Ｖ_refに等しく、こ
の基準電圧Ｖ_refは電源電圧Ｖ_ddの１／２に設計されて
いる。

【００２１】入力キャパシタ２の静電容量をＣ_in、帰還
キャパシタの静電容量をＣ_fとし、アナログ入力電圧を
Ｖ_in、出力電圧をＶ_outとすると、ＣＭＯＳインバータ
３の入力部の電荷総量が０であるという条件で電荷保存
式を立てると次式のようになる。Ｃ_in（Ｖ_in−Ｖ_ref）＋Ｃ_f（Ｖ_out−Ｖ_ref）＝０（１）ここで、Ｃ_in＝Ｃ_fであるから、次式のようになる。（Ｖ_out−Ｖ_ref）＝−（Ｖ_in−Ｖ_ref）（２）

【００２２】Ｖ_in，Ｖ_outとも基準電圧Ｖ_refを基準電
位としてみれば絶対値が入力と同じで極性が反転した出
力が得られる。なお、このＣＭＯＳインバータ３に代え
て、演算増幅器を使用した反転増幅器を用いることもで
きる。また、キャパシタ結合の代わりに通常の演算増幅
器の使い方である抵抗入力、抵抗帰還型にしてもよい。
しかし、ＣＭＯＳインバータを使用し、図示のようなキ
ャパシタ結合型の方が消費電力が少ない。

【００２３】次にＣＭＯＳインバータ７の動作を説明す
る。このＣＭＯＳインバータ７の具体例は、図８を参照
して後述するように、１段のＣＭＯＳインバータを用い
るものである。ＣＭＯＳインバータ７の入力部の電圧
も、フローティング状態では、このＣＭＯＳインバータ
７の論理閾値である基準電圧Ｖ_refにほぼ等しく、電源
電圧Ｖ_ddの１／２に設計されている。入力キャパシタ６
の静電容量をＣ_in、閾値制御用キャパシタ１５〜１８、
閾値調整用キャパシタ１９の静電容量をＣ₃，Ｃ₂，Ｃ
₁，Ｃ₀，Ｃ_gとし、アナログ入力電圧をＶ_in’，制御
回路９の出力端子Ｄ₃〜Ｄ₀の出力電圧をＶ_d3〜Ｖ_d0と
する。ＣＭＯＳインバータ３の入力部の電荷総量が０で
あるという条件で電荷保存式を立てると次式のようにな
る。Ｃ_in（Ｖ_in’−Ｖ_ref）＋Ｃ₃（Ｖ_d3−Ｖ_ref）＋Ｃ₂（Ｖ_d2−Ｖ_ref）＋Ｃ₁（Ｖ_d1−Ｖ_ref）＋Ｃ₀（Ｖ_d0−Ｖ_ref）＋Ｃ_g（０ −Ｖ_ref）＝０（３）

【００２４】ここで、Ｃ_in：Ｃ₃：Ｃ₂：Ｃ₁：Ｃ₀：
Ｃ_g＝１６：８：４：２：１：１であるから、式（３）
は次式のようになる。（Ｖ_in’−Ｖ_ref）＝ −１／２（Ｖ_d3−Ｖ_ref）−１／４（Ｖ_d2−Ｖ_ref） −１／８（Ｖ_d1−Ｖ_ref）−１／１６（Ｖ_d0−Ｖ_ref） −１／１６（０−Ｖ_ref）（４）

【００２５】Ｖ_d3，Ｖ_d2，Ｖ_d1，Ｖ_d0が所定値を維持し
ているときに、アナログ入力電圧Ｖ_in’が式（４）を満
足するときには、ＣＭＯＳインバータ７は入出力ともに
基準電圧Ｖ_refを維持する。ここでアナログ入力電圧Ｖ
_in’が式（４）で決まる電圧よりもわずかでも高くなる
と、ＣＭＯＳインバータのゲインが高いため、ＣＭＯＳ
インバータ７の出力電圧は、基準電圧Ｖ_refよりも低く
なり、ほぼグランド電圧（０Ｖ）となる。逆に、アナロ
グ入力電圧Ｖ_in’が式（４）で決まる電圧よりもわずか
でも低くなると、ＣＭＯＳインバータ７の出力電圧は、
基準電圧Ｖ_refよりも高くなり、ほぼ電源電圧Ｖ_ddとな
る。したがって、上述した式（４）を満足するアナログ
入力電圧Ｖ_in’は、アナログ入力電圧に対する比較器の
実質的な閾値Ｖ_thを表すことになる。

【００２６】式（４）を整理し、実質的な閾値Ｖ_thを左
辺におくと次式のようになる。Ｖ_th＝｛３２Ｖ_ref−（８Ｖ_d3＋４Ｖ_d2＋２Ｖ_d1＋Ｖ_d0）｝／１６（５）ここで、制御回路９の出力端子Ｄ₃，Ｄ₂，Ｄ₁，Ｄ₀
は、ディジタル値が「１」のとき、各出力電圧Ｖ_d3，Ｖ
_d2，Ｖ_d1，Ｖ_d0は、電源電圧Ｖ_dd＝２Ｖ_refとなり、デ
ィジタル値が「０」のとき、グランド電圧０となるよう
にする。この２つの出力電圧レベルは、基準電圧２Ｖ
_refを中心として正負対称となる電圧レベルである。

【００２７】図２は、制御回路９により設定されるＣＭ
ＯＳインバータ７の実質的な閾値Ｖ_thを表す説明図であ
る。この図には、制御回路９がＤ₃，Ｄ₂，Ｄ₁，Ｄ₀
に出力する全てのディジタル値について、式（５）から
得られる実質的な閾値Ｖ_thを表している。Ｄ₃，Ｄ₂，
Ｄ₁，Ｄ₀＝００００のとき実質的な閾値Ｖ_thは１６Ｖ
_ref／８＝２Ｖ_ref＝Ｖ_ddであって最大値となり、
Ｄ₃，Ｄ₂，Ｄ₁，Ｄ₀＝１１１１のとき実質的な閾値
Ｖ_thはＶ_ref／８＝Ｖ_dd／１６であって、この値が最小
値であり、かつ、量子化間隔の幅、いわゆる１ＬＳＢ
（ＬｅａｓｔＳｉｇｎｉｆｉｃａｎｔＢｉｔ）に相
当する電圧となる。

【００２８】図４を参照して後述するように、制御回路
９の出力Ｄ₃，Ｄ₂，Ｄ₁，Ｄ₀の全てのビットについ
て逐次比較動作を終了したときに、Ｄ₃，Ｄ₂，Ｄ₁，
Ｄ₀＝００００である場合は、アナログ入力電圧Ｖ_in’
は、１５Ｖ_ref／８＜Ｖ_in’＜１６Ｖ_ref／８の範囲内
にある。また、Ｄ₃，Ｄ₂，Ｄ₁，Ｄ₀＝１１１１であ
る場合は、アナログ入力電圧Ｖ_in’は、０＜Ｖ_in’＜Ｖ
_ref／８の範囲内にある。このように、アナログ入力電
圧Ｖ_in’が電源電圧の全範囲０〜２Ｖ_refを１６分割さ
れた各領域のどの領域にあるかを４ビットのディジタル
値で表すことができるとともに、基準電圧Ｖ_refを中心
に正負対称に変換することができる。

【００２９】なお、アナログ入力電圧Ｖ_in’は、アナロ
グ入力電圧Ｖ_inが基準電圧Ｖ_refを基準に極性反転した
ものであるから、アナログ入力電圧Ｖ_inに対する実質的
な閾値Ｖ_thは、図２において、Ｄ₃，Ｄ₂，Ｄ₁，Ｄ₀
＝１０００，Ｖ_th＝８Ｖ_ref／８の行を中心として、上
下の行を対称的に入れ替えたものとなる。このとき、第
１行目はＶ_th＝０となる。

【００３０】図１の例では、制御回路９の出力を４ビッ
トとしたが、一般にｎビットの場合に、式（４）は、次
のように表される。Ｃ_in（Ｖ_in’−Ｖ_ref）＋Ｃ_n-1（Ｖ_d(n-1)−Ｖ_ref）＋Ｃ_n-2（Ｖ_d(n-2)−Ｖ_ref）＋・・・＋Ｃ₁（Ｖ_d1−Ｖ_ref）＋Ｃ₀（Ｖ_d0−Ｖ_ref）＋Ｃ_g（０−Ｖ_ref）＝０（６）ここで、閾値制御用キャパシタの静電容量Ｃ_n-1〜Ｃ₀
を制御回路９の出力の重みに対応したものとし、ｉを１
〜ｎの整数として、Ｃ_i-1＝２^i-1Ｃ₀，Ｃ_in＝２ⁿＣ
₀（＝Ｃ_n-1＋Ｃ_n-2＋・・・＋Ｃ₁＋Ｃ₀＋Ｃ₀），
Ｃ_g＝Ｃ₀とすると、次式のようになる。（Ｖ_in’−Ｖ_ref）＝−１／２（Ｖ_d(n-1)−Ｖ_ref）−１／４（Ｖ_d(n-2)−Ｖ _ref ）−１／８（Ｖ_d(n-3)−Ｖ_ref）・・・−１／２ⁿ（Ｖ_d0−Ｖ_ref）−１／２ⁿ（０−Ｖ_ref）＝０（７）

【００３１】この場合、制御回路９の出力Ｄ_n-1，Ｄ
_n-2，・・・，Ｄ₁，Ｄ₀が全て０で、Ｖ_d(n-1)＝Ｖ
_d(n-2)＝Ｖ_d(n-3)＝・・・Ｖ_d0＝０となるときの
Ｖ_in’、すなわち、実質的な閾値Ｖ_thは、２Ｖ_ref＝Ｖ
_ddとなる。制御回路９の出力Ｄ_n-1，Ｄ_n-2，・・・，
Ｄ₁，Ｄ₀が全て１で、Ｖ_d(n-1)＝Ｖ_d(n-2)＝Ｖ
_d(n-3)＝・・・Ｖ_d0＝２Ｖ_refとなるときのＶ_in’、
すなわち、実質的な閾値Ｖ_thは、Ｖ_ref／２^n-1＝Ｖ_dd
／２ⁿとなり、この値が量子化間隔の幅になる。

【００３２】上述した説明では、入力キャパシタ６の静
電容量Ｃ_in、閾値制御用キャパシタ１５〜１８、閾値調
整用キャパシタ１９の静電容量Ｃ₃，Ｃ₂，Ｃ₁，
Ｃ₀，Ｃ_gの比率を特定の比例関係に設定した。上述し
た設定では、０ないし電源電圧Ｖ _ddの範囲内のアナログ
入力信号の電圧と、これをＡ／Ｄ変換したディジタル値
との関係が比例関係になる。しかし、各コンデンサ間の
比率は上述した設定に限らず、所望のＡ／Ｄ変換特性に
応じて、任意に設定することができる。

【００３３】また、閾値調整用キャパシタ１９の値を調
整することにより、実質的な閾値Ｖ_thが直流的に変化
し、アナログ信号入力の電圧とディジタル出力値との対
応関係を電圧方向に移動させることができる。閾値調整
用キャパシタ１９の靜電容量を調整する代わりに、この
閾値調整用キャパシタ１９に加える所定の電圧を変える
ことによっても調整することができる。この閾値調整用
キャパシタ１９を取り除くことも可能である。

【００３４】図３は、図１に示した実施の一形態の一具
体化例を示す回路図である。図１において示したＣＭＯ
Ｓインバータ３等の前段部分は省略している。図中、図
１と同様な部分には同じ符号を付して説明を省略する。
２１はインバータ、２２〜２５はＲＳフリップフロッ
プ、２６〜２９はＤフリップフロップ、３０〜３７はＤ
フリップフロップである。なお、各フリップフロップ
は、所期の動作に必要な入出力端子のみを図示している
が、入力信号のない入力端子がある場合には、オープン
状態とはせず、電源電圧を印加するなどして誤動作のな
いようにする。

【００３５】まず、概要構成を説明する。ＳＲフリップ
フロップ２２〜２５は、マルチプレクサ１０〜１３を介
して閾値制御用キャパシタ１５〜１８に基準電圧Ｖ_ref
を供給してリフレッシュさせるためのものである。Ｄフ
リップフロップ２６〜２９は、図１に示した制御回路９
の主要部である逐次近似レジスタであり、Ａ／Ｄ変換さ
れたディジタルデータＤ₃，Ｄ₂，Ｄ₁，Ｄ₀を出力す
るとともに、マルチプレクサ１０〜１３を介して閾値制
御用キャパシタ１５〜１８に電源電圧Ｖ_dd＝２Ｖ_refま
たは０電圧を与えるためのものである。Ｄフリップフロ
ップ３０〜３７は、リップルカウンタであり、クロック
信号ＣＬＫのタイミングにより時間軸に沿ってＳＲフリ
ップフロップ２２〜２５，Ｄフリップフロップ２６〜２
９の動作を制御する。また、マルチプレクサ１４は、閾
値調整用キャパシタ１９にグランド電圧０Ｖまたはリフ
レッシュさせるための基準電圧Ｖ_refを供給するための
ものである。

【００３６】次に個々の構成について説明する。ＳＲフ
リップフロップ２２〜２５のセット端子Ｓには、リフレ
ッシュ信号ＲＥＦＲＥＳＨがインバータ２１を介して入
力される。また、ＳＲフリップフロップ２２〜２５のリ
セット端子Ｒは、Ｄフリップフロップ３０の反転Ｑ出力
端子に接続される。ＳＲフリップフロップ２２〜２５の
出力端子は、それぞれ、マルチプレクサ１０〜１３の制
御端子に接続される。

【００３７】Ｄフリップフロップ２６は少なくともセッ
トＳ端子を有する。Ｄフリップフロップ２７〜２９は、
セットＳ端子およびリセットＲ端子を有する。Ｄフリッ
プフロップ２６のセット端子Ｓ，Ｄフリップフロップ２
７〜２９のリセット端子Ｒには、リセット信号ＲＥＳＥ
Ｔが供給される。Ｄフリップフロップ２７〜２９のセッ
ト端子Ｓは、それぞれ、Ｄフリップフロップ３２，３
４，３６の各反転Ｑ出力端子に接続され、これらの接続
により、Ｄフリップフロップ２６〜２９を、それぞれ異
なる所定の時点で順次強制的に１とする。Ｄフリップフ
ロップ２６〜２９の各Ｄ入力端子には、ＣＭＯＳインバ
ータ７の出力が共通に入力される。Ｄフリップフロップ
２６〜２９のクロック入力端子ＣＫは、それぞれ、Ｄフ
リップフロップ３１，３３，３５，３７のＱ出力端子に
接続され、それぞれ異なる所定の時点で順次ＣＭＯＳイ
ンバータ７の出力を取り込む。

【００３８】Ｄフリップフロップ３０〜３６は、少なく
ともリセット端子Ｒを有し、Ｄフリップフロップ３７は
少なくともセット端子Ｓを有する。リセット信号ＲＥＳ
ＥＴにより、Ｄフリップフロップ３０〜３６はリセット
されるが、Ｄフリップフロップ３７はセットされる。Ｄ
フリップフロップ３０〜３６の各段のＱ出力端子は次段
のＤ入力端子に接続され、最終段のＤフリップフロップ
３７のＱ出力端子は、初段のＤフリップフロップ３０の
Ｄ入力端子に接続される。クロック信号ＣＬＫは、Ｄフ
リップフロップ３０〜３７に共通に入力される。リセッ
ト信号ＲＥＳＥＴによりセットされたときのＤフリップ
フロップ３７のＱ出力の「１」は、クロック信号ＣＬＫ
によって、順次、Ｄフリップフロップ３０からＤフリッ
プフロップ３７まで循環する。したがって、Ｄフリップ
フロップ３０〜３７は、リップルカウンタとなり、各段
のＱ出力，反転Ｑ出力によって、上述したＳＲフリップ
フロップ２２〜２５，Ｄフリップフロップ２６〜２９の
動作タイミングを制御する。

【００３９】図４は、図３に示した具体化回路の動作説
明図である。図中、上の部分は、アナログ入力電圧
Ｖ_in’を縦軸とし、横軸を時間としたものである。比較
器としてのＣＭＯＳインバータ７の実質的な閾値の変化
過程を全ての場合について図示するとともに、１具体例
を太線で示した。図中、下の部分は、回路各部の波形図
である。４１は実質的な閾値Ｖ_th、４２はクロック信号
ＣＬＫ，４３はリセット信号ＲＥＳＥＴ、４４〜４７は
図３に示したＤフリップフロップ３０〜３２，３７のＱ
端子の出力波形である。Ｄフリップフロップ３３〜３６
のＱ端子の出力波形については図示を省略した。また、
リフレッシュ時の動作状態は省略する。アナログ入力電
圧Ｖ_in’が１０．５Ｖ_ref／８であった場合を一例とし
て動作を具体的に説明する。

【００４０】リフレッシュ動作完了後、最初にリセット
信号ＲＥＳＥＴが「０」となる前では、重み付けコンデ
ンサ１５〜１８にはマルチプレクサ１０〜１３を介して
基準電圧Ｖ_refが印加され、重み付けコンデンサ１９に
はマルチプレクサ１４を介してグランド電圧０が印加さ
れるため、式（５）から、実質的な閾値は、Ｖ_th＝１７
Ｖ_ref／１６となっている。最初にリセット信号ＲＥＳ
ＥＴが「０」となったとき、Ｄフリップフロップ２６は
セットされ、Ｄフリップフロップ２７〜２９はリセット
され、Ｄ₃，Ｄ₂，Ｄ₁，Ｄ₀は「１０００」となる
が、マルチプレクサ１０〜１３が切り替えられないため
に実質的な閾値Ｖ_th４１は変化しない。

【００４１】リセット信号ＲＥＳＥＴが「１」に戻った
後の、最初のクロック信号ＣＬＫの立ち上がりタイミン
グでは、Ｄフリップフロップ３０の反転Ｑ出力が０と
なり、ＳＲフリップフロップ２２〜２５をリセットし、
マルチプレクサ１０〜１３が切り替えられ、Ｄ₃，
Ｄ₂，Ｄ₁，Ｄ₀＝１０００に応じて、閾値制御用キャ
パシタ１５に電源電圧Ｖ_dd＝２Ｖ_ref，閾値制御用キャ
パシタ１６〜１８にグランド電圧０が供給される。閾値
制御用キャパシタ１９については、リフレッシュ以外は
常にグランド電圧０が供給される。したがって、実質的
な閾値Ｖ_th４１は基準電圧Ｖ_refとなる。アナログ入力
電圧Ｖ_in’が１０．５Ｖ_ref／８である場合、ＣＭＯＳ
インバータ７の出力は、基準電圧Ｖ_ref未満となる。そ
の結果、Ｄフリップフロップ２６〜２９のＤ入力端子は
「０」となる。

【００４２】次のクロック信号ＣＬＫの立ち上がりタイ
ミングでは、Ｄフリップフロップ３０の反転Ｑ端子出
力が「１」になり、Ｄフリップフロップ３１のＱ出力端
子が「１」に立ち上がる。したがって、Ｄフリップフロ
ップ２６は、このときのＤ入力の値「０」を取り込む
（ラッチ）。その結果、Ｄフリップフロップ２６〜２９
の出力は「００００」となり、実質的な閾値Ｖ_th４１
は、図２に示したように１６Ｖｒｅｆ／８＝Ｖ_ddとな
り、アナログ入力電圧Ｖ_in’が１０．５Ｖ_ref／８であ
る場合、ＣＭＯＳインバータ７の出力は、基準電圧Ｖ
_refを超え、Ｄフリップフロップ２６〜２９のＤ入力端
子は「１」となる。

【００４３】クロック信号ＣＬＫの立ち上がりタイミン
グでは、Ｄフリップフロップ３１のＱ出力端子が
「０」に戻り、代わって、Ｄフリップフロップ３２の反
転Ｑ出力端子が「０」になる。したがって、Ｄフリップ
フロップ２７が新たにセットされ、Ｄフリップフロップ
２６〜２９の出力は「０１００」となり、実質的な閾値
Ｖ_th４１は、図２に示したように、１２Ｖ_ref／８とな
り、アナログ入力電圧Ｖ_in’が１０．５Ｖ_ref／８であ
る場合、ＣＭＯＳインバータ７の出力は、基準電圧Ｖ
_refを超え、Ｄフリップフロップ２６〜２９のＤ入力端
子は「１」を持続する。

【００４４】クロック信号ＣＬＫの立ち上がりタイミン
グでは、Ｄフリップフロップ３２の反転Ｑ出力端子が
「１」に戻り、代わって、Ｄフリップフロップ３３のＱ
出力端子が「１」に立ち上がる。したがって、Ｄフリッ
プフロップ２７は、このときのＤ入力の値「１」を取り
込むがこれは前の状態と変わらない。その結果、Ｄフリ
ップフロップ２６〜２９の出力は「０１００」を維持
し、実質的な閾値Ｖ_th４１は変化しない。

【００４５】クロック信号ＣＬＫの立ち上がりタイミン
グでは、Ｄフリップフロップ３３のＱ出力端子が
「０」に戻り、代わって、Ｄフリップフロップ３４の反
転Ｑ出力端子が「０」になる。したがって、Ｄフリップ
フロップ２８が新たにセットされ、Ｄフリップフロップ
２６〜２９の出力は「０１１０」となり、実質的な閾値
Ｖ_th４１は、１０Ｖ_ref／８となり、アナログ入力電圧
Ｖ_in’が１０．５Ｖ_ref／８である場合、ＣＭＯＳイン
バータ７の出力は、基準電圧Ｖ_ref未満となり、Ｄフリ
ップフロップ２６〜２９のＤ入力端子は「０」となる。

【００４６】クロック信号ＣＬＫの立ち上がりタイミン
グでは、Ｄフリップフロップ３４の反転Ｑ出力端子が
「１」に戻り、代わって、Ｄフリップフロップ３５のＱ
出力端子が「１」に立ち上がる。したがって、Ｄフリッ
プフロップ２８は、このときのＤ入力の値「０」を取り
込む。その結果、Ｄフリップフロップ２６〜２９の出力
は「０１００」に戻る。

【００４７】クロック信号ＣＬＫの立ち上がりタイミン
グでは、Ｄフリップフロップ３５のＱ出力端子が
「０」に戻り、代わって、Ｄフリップフロップ３６の反
転Ｑ出力端子が「０」になる。したがって、Ｄフリップ
フロップ２９が新たにセットされ、Ｄフリップフロップ
２６〜２９の出力は「０１０１」となり、実質的な閾値
Ｖ_th４１は、図２に示したように、１１Ｖ_ref／８とな
り、アナログ入力電圧Ｖ_in’が１０．５Ｖ_ref／８であ
る場合、ＣＭＯＳインバータ７の出力は、基準電圧Ｖ
_refを超え、Ｄフリップフロップ２６〜２９のＤ入力端
子は「１」となる。

【００４８】クロック信号ＣＬＫの立ち上がりタイミン
グでは、Ｄフリップフロップ３６の反転Ｑ出力端子が
「１」に戻り、代わって、Ｄフリップフロップ３７のＱ
出力端子が「１」に立ち上がる。したがって、Ｄフリッ
プフロップ２９は、このときのＤ入力の値「１」を取り
込む。その結果、Ｄフリップフロップ２６〜２９の出力
は「０１０１」を維持する。

【００４９】以上で１回のＡ／Ｄ変換動作が終了し、こ
のときのＤフリップフロップ２６〜２９の出力Ｄ₃，Ｄ
₂ ,Ｄ₁,Ｄ₀がＡ／Ｄ変換出力となり、ディジタルデ
ータ「０１０１」が出力される。このディジタル値は、
アナログ入力信号Ｖ_in’が、１０Ｖ_ref／８を超え１１
Ｖ_ref／８未満であることを示す。アナログ入力信号Ｖ
_in’が、０電圧以上１６Ｖ_ref／８未満の値をとるとき
に、実質的な閾値Ｖ_th４１は、図示のように１６通りの
変化態様をとる。

【００５０】次のサンプルホールドされたアナログ入力
信号Ｖ_inが図１のマルチプレクサ１に入力された後、再
び、リセット信号ＲＳＴによりリセットしてクロック信
号ＣＬＫのタイミングに応じて同様の動作が繰り返され
る。したがって、次のサンプルタイミングでサンプルホ
ールドされたアナログ入力電圧Ｖ_inを新たに入力してＡ
／Ｄ変換することができる。あるいは、一旦リフレッシ
ュ動作をさせた後に、次のアナログ入力電圧Ｖ_inを入力
してＡ／Ｄ変換するようにしてもよい。なお、Ａ／Ｄ変
換器の出力端子となるＤ₃〜Ｄ₀は、Ｄフリップフロッ
プ２６〜２９のＱ出力から取り出したが、マルチプレク
サ１０〜１３から取り出してもよい。反転Ｑ出力端子を
設けてここから取り出してもよい。

【００５１】上述したように、図３に示した回路構成で
は、ＣＭＯＳインバータ７による比較結果の取り込み
と、次ビットの判定のための次段の強制「１」セットと
を交互に異なるタイミングで行うようにしており、１度
のタイミングで、Ｄ₃，Ｄ₂，Ｄ₁，Ｄ₀の内、変化す
るとしても１ビットしか変化しない特長を有している
が、４ビットのＡ／Ｄ変換のために、比較的長い８クロ
ックサイクルを要する。しかし、クロックサイクルを短
くするように変形することは可能である。

【００５２】図５は、図３に示した具体化回路の第１の
変形例を説明するための部分的な回路図である。図中、
図３と同様な部分には同じ符号を付して説明を省略す
る。３６ａは、図３に示したＤフリップフロップ３６の
リセット端子の代わりにセット端子を備えたＤフリップ
フロップである。この変形例は、クロック信号ＣＬＫの
立ち上がりと立ち下がりとを用いたものである。ＣＭＯ
Ｓインバータ７による比較結果の取り込み（ラッチ）
は、クロック信号の立ち下がりで行うようにし、一方、
逐次近似値の次ビットの判定のために次段を強制的に
「１」にするセットをクロック信号の立ち上がりで行う
ことができる。Ｄフリップフロップ３６ａは、図３に示
したＤフリップフロップ３７のセット機能も兼ね備えて
いる。

【００５３】図６は、図３に示した具体化回路の第２の
変形例を説明するための部分的な回路図である。図中、
図３と同様な部分には同じ符号を付して説明を省略す
る。３１ａ，３３ａ，３５ａは、図３に示したＤフリッ
プフロップ３１，３３，３５に反転Ｑ出力端子を備えた
Ｄフリップフロップである。この変形例は、ＣＭＯＳイ
ンバータ７による比較結果の取り込みと、逐次近似値の
次ビットの判定のために次段を強制的に「１」にセット
することとを同時に行うものである。Ｄフリップフロッ
プの段数を５段に短縮することができる。

【００５４】クロック信号ＣＬＫの立ち上がりタイミン
グにおいては、Ｄフリップフロップ２６による比較判
定結果の取り込みと、Ｄフリップフロップ２７のセット
とを同時に行う。クロック信号ＣＬＫの立ち上がりタイ
ミングにおいては、Ｄフリップフロップ２７による比
較判定結果の取り込みと、Ｄフリップフロップ２８のセ
ットとを同時に行う。クロック信号ＣＬＫの立ち上がり
タイミングにおいては、Ｄフリップフロップ２８によ
る比較判定結果の取り込みと、Ｄフリップフロップ２９
のセットとを同時に行う。クロック信号ＣＬＫの立ち上
がりタイミングにおいては、Ｄフリップフロップ２９
による比較判定結果の取り込みを行う。

【００５５】次に、図７〜図９を参照して、図１に示し
たブロック構成図の回路要素であるＣＭＯＳインバータ
３，ＣＭＯＳインバータ７の具体例、および、ＣＭＯＳ
インバータ７に置き換え可能な比較器の具体例を説明す
る。図７は、図１に示したＣＭＯＳインバータ３の一具
体例の回路構成図である。図中、５１は入力キャパシ
タ、５２，５４，５８はＰＭＯＳＦＥＴ（ｐ−ｃｈａｎ
ｎｅｌＭＯＳＦＥＴ）、５３，５５，５９はＮＭＯＳ
ＦＥＴ（ｎ−ｃｈａｎｎｅｌＭＯＳＦＥＴ）、５６，
５７は抵抗、６０は位相調整キャパシタ、６１は帰還キ
ャパシタである。ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの３
つの対５２，５３、５４，５５、５８，５９が、それぞ
れＣＭＯＳＦＥＴ（ｃｏｍｐｌｅｍｅｎｔａｒｙＭＯ
ＳＦＥＴ）を構成し、インバータの機能を有している。
このＣＭＯＳインバータ３は、ＣＭＯＳＦＥＴのインバ
ータの出力がハイレベルからローレベル、あるいはこの
逆に遷移する領域を利用して高増幅率の増幅器として使
用するものであり、３段の縦続構成をとる。

【００５６】このように構成されたＣＭＯＳインバータ
３において、電圧増幅率が非常に大きいために入力側の
Ｂ点における電圧はほぼ一定の値となり、この電圧が基
準電圧Ｖ_refとなる。このＢ点は、入力キャパシタ５
１，帰還キャパシタ６１，ＰＭＯＳＦＥＴ５２，ＮＭＯ
ＳＦＥＴ５３によって、フローティング状態にある。し
たがって、電荷保存式が成り立ち、初期状態においてＢ
点における電荷の総量が０であるとすると、入力電圧が
印加された後においても電荷の総量は０となる。入力キ
ャパシタ５１の静電容量をＣ_in、帰還キャパシタ６１の
静電容量をＣｆとしたときに、図１を参照して説明した
ように、式（１）が成り立つ。抵抗５６，５７は増幅器
のゲインを制御するために、また、位相調整キャパシタ
６０は、ＣＭＯＳインバータの発振を防止するためのも
のである。片電源の場合、上述した基準電圧Ｖ_refは、
電源電圧Ｖ_ddの１／２として、増幅器のダイナミックレ
ンジが最大になるように設計される。正負２電源の場合
には、Ｖ_refを０電圧にすることができる。

【００５７】図８は、図１に示したＣＭＯＳインバータ
７の一具体例の回路構成図である。図中、７１はＰＭＯ
ＳＦＥＴ、７２はＮＭＯＳＦＥＴである。このＣＭＯＳ
インバータ７は、１つのＣＭＯＳＦＥＴを用いたもので
あり、ＣＭＯＳＦＥＴの出力がハイレベル，ローレベル
のいずれか一方に急激に変化する論理閾値を比較器の閾
値として使用するものである。この閾値は、基準電圧Ｖ
_refであり、片電源の場合、電源電圧Ｖ_ddの１／２に設
計される。

【００５８】図９は、図１に示したＣＭＯＳインバータ
７に置き換えることができる差動入力正帰還型比較器の
回路構成図である。図中、８１，８３，８４，８５，８
９はＰＭＯＳＦＥＴ、８２，８６，８７，８８，９０は
ＮＭＯＳＦＥＴである。この比較器は正帰還部を有する
差動入力型の比較器である。ゲインを高くとることがで
き、アナログ入力信号が閾値に近い値になったときにも
比較出力が不安定になりにくいなどの特長がある。

【００５９】全体として左右対称型に構成されている。
中心部分において、電源電圧Ｖ_ddは、ＰＭＯＳＦＥＴ８
３を介しＰＭＯＳＦＥＴ８４，８５に対して共通に供給
される。ＰＭＯＳＦＥＴ８４，８５のドレイン電極は、
それぞれＮＭＯＳＦＥＴ８７，８８の出力側のドレイン
電極に接続され、ＮＭＯＳＦＥＴ８７，８８の他方のソ
ース電極は共に電源のグランド端子に接続される。ＮＭ
ＯＳＦＥＴ８７，８８のゲート電極は、他方のＮＭＯＳ
ＦＥＴ８８，８７のドレイン電極にたすき掛けに接続さ
れる。また、ＰＭＯＳＦＥＴ８４，８５の両ドレイン電
極間には、ＮＭＯＳＦＥＴ８６が接続されている。ＰＭ
ＯＳＦＥＴ８４のドレイン電極は、左側のＰＭＯＳＦＥ
Ｔ８１，ＮＭＯＳＦＥＴ８２の一対からなるＣＭＯＳＦ
ＥＴのゲート電極に接続され、ＰＭＯＳＦＥＴ８５のド
レイン電極は、右側のＰＭＯＳＦＥＴ８９，ＮＭＯＳＦ
ＥＴ９０の一対からなるＣＭＯＳＦＥＴのゲート電極に
接続される。いずれのＣＭＯＳＦＥＴも電源電圧Ｖd_dと
電源のグランド電圧が供給される。

【００６０】上述した接続構成において、ＰＭＯＳＦＥ
Ｔ８３は、このゲート電極にバイアス電圧を印加するこ
とによって定電流制御回路となる。バイアス電圧を調整
することにより電流値を調整することができる。電流を
多くすると動作速度が速くなるので、用途に応じて動作
速度を調整することができる。ＰＭＯＳＦＥＴ８４のゲ
ート電極は、比較器の−側の入力端子となりアナログ入
力電圧Ｖ_in’が入力される。ＰＭＯＳＦＥＴ８５のゲー
ト電極は、比較器の＋側の入力端子となり基準電圧が図
示しない外部の基準電源発生回路から入力される。

【００６１】図１のＣＭＯＳインバータ７にそのまま置
き換え可能な比較器として用いる場合には、電源電圧Ｖ
_ddの１／２である基準電圧Ｖ_refが印加される。ＮＭＯ
ＳＦＥＴ８６は、スリープ用のスイッチであり、このゲ
ート電極にクロック信号ＣＬＫ２が供給される。ＮＭＯ
ＳＦＥＴ８６をＰＭＯＳＦＥＴに置き換えることも可能
である。左側のＰＭＯＳＦＥＴ８９，ＮＭＯＳＦＥＴ９
０の一対からなるＣＭＯＳＦＥＴは、バッファ段であ
り、この出力は比較器の出力端子となる。

【００６２】なお、この比較器は、図１のＣＭＯＳイン
バータ７に合わせて、入力に対して出力位相が反転する
反転出力型として使用しているが、非反転出力型とする
ことも可能である。この場合、左側のＰＭＯＳＦＥＴ８
１，ＮＭＯＳＦＥＴ８２の一対からなるＣＭＯＳＦＥＴ
から出力端子を取り出すか、アナログ入力電圧と基準電
圧を入力する入力端子を逆にすればよい。非反転出力型
として図１に示したＣＭＯＳインバータ７に置き換える
と、アナログ入力電圧Ｖ_in’が実質的な閾値Ｖ_thを超え
たときに出力電圧がハイレベルとなり、アナログ入力電
圧Ｖ_in’が実質的な閾値Ｖ_th未満のときに出力電圧がロ
ーレベルとなり、ＣＭＯＳインバータ７の場合とは逆に
なるが、制御回路９内の論理処理を一部変更するだけで
同様の逐次比較型Ａ／Ｄ変換動作をさせることができ
る。

【００６３】回路動作を説明する。最初にＮＭＯＳＦＥ
Ｔ８６のゲート電極に供給されるクロック信号がハイレ
ベルのときに、アノード電極とカソード電極間がショー
トして、動作が停止したスリープ状態にしている。この
とき、回路設計を完全な対称状態からわずかにアンバラ
ンスにすることにより、ＰＭＯＳＦＥＴ８５の出力がロ
ーレベルとなり、出力端子ＯＵＴＰＵＴがハイレベルに
なるようにしてある。バランスがとれすぎていると、中
間電位となって、電流が流れ続けて消費電力が増加する
ことになる。

【００６４】アナログ入力信号が安定して変換ができる
時期になったとき、例えば、前段のサンプルホールド回
路の出力が安定した時期になったときに、ＮＭＯＳＦＥ
Ｔ８６のゲート電極に供給されるクロック信号をローレ
ベルに変化させる。このとき、ＮＭＯＳＦＥＴ８６はオ
ープンとなり、ＰＭＯＳＦＥＴ８４のゲート電極側のア
ナログ入力電圧Ｖ_in’と、ＰＭＯＳＦＥＴ８５のゲート
電極側の基準電圧との比較動作が開始される。

【００６５】ＰＭＯＳＦＥＴ８４，８５の出力はフロー
ティング状態になり、アナログ入力電圧Ｖ_in’が基準電
圧よりもわずかに大きいときには、この差電圧により、
ＮＭＯＳＦＥＴ８２，８８間に形成された正帰還ループ
により高速度でＰＭＯＳＦＥＴ８５の出力電圧がハイレ
ベルになり、出力端子ＯＵＴＰＵＴの電圧はローレベル
となる。一方、アナログ入力電圧Ｖ_in’が基準電圧より
もわずかに低い場合には、スリープ状態と同じ状態に戻
り、比較器の出力電圧はハイレベルを維持する。なお、
左側のＰＭＯＳＦＥＴ８１，ＮＭＯＳＦＥＴ８２は、右
側のＰＭＯＳＦＥＴ８９，ＮＭＯＳＦＥＴ９０と対称配
置にするために設けたもので、これにより比較器の感度
を高めている。

【００６６】この比較器は、比較動作の前に回路をスリ
ープさせる必要があるが、正帰還をかけるために感度が
高く、微小な変化でも急激に出力変化するため、安定し
た出力信号を得ることができる。図８に示したような、
ＣＭＯＳインバータを比較器として用いた場合よりも増
幅率が高いため、アナログ入力信号が閾値近辺になると
きも安定した出力状態が得られる。なお、図１に示した
インバータ７の入出力ショート用スイッチは不要とな
る。

【００６７】図９に示した差動入力正帰還型比較器を図
３に示した具体回路のＣＭＯＳインバータ７の代わりに
用いるには、ＮＭＯＳＦＥＴ８６のゲートに印加するク
ロック信号ＣＬＫ２と図３に示したクロック信号ＣＬＫ
との位相同期関係を考慮する必要がある。クロック信号
ＣＬＫ２は、比較出力が取り込まれる前にハイレベルか
らローレベルに変化して、比較動作が行われるようにす
ればよい。

【００６８】図４に示した動作説明図においては、クロ
ック信号ＣＬＫの立ち上がりタイミング，，，
において、それぞれ、Ｄフリップフロップ２６，２７，
２８，２９がＣＭＯＳインバータ７の出力を取り込んで
いる。したがって、クロック信号ＣＬＫ２は、クロック
信号ＣＬＫの立ち上がりタイミング，，，の直
前にハイレベルからローレベルに変化して比較動作を行
い、比較出力の取り込み完了後に再びハイレベルに戻る
ようなクロック信号とすればよい。

【００６９】その一例としては、クロック信号ＣＬＫを
分周し、クロック信号ＣＬＫの立ち上がりタイミング
、の中間で立ち下がり、立ち上がりタイミング，
の中間で立ち上がり、立ち上がりタイミング，の
中間で再び立ち下がり、以後同じ周期を繰り返すものを
クロック信号をＣＬＫ２とすることができる。また、比
較動作をしないクロック信号ＣＬＫの立ち上がりタイミ
ング，，・・・において比較しても差し支えない
ため、クロック信号ＣＬＫより位相を少し進めたものを
クロック信号ＣＬＫ２としてもよい。言い換えれば、ク
ロック信号ＣＬＫ２を遅延手段で少し遅延させたものを
クロック信号ＣＬＫとしてもよい。

【００７０】上述した説明では、図９の差動入力正帰還
型比較器を、図１に示した逐次比較型Ａ／Ｄ変換器のＣ
ＭＯＳインバータ７に置き換えて使用した。しかし、こ
の差動入力正帰還型比較器は、回路構成の異なる他の逐
次比較型Ａ／Ｄ変換器の比較器、あるいは、用途を特に
限定しない一般的な比較器として用いることもできる。
スリープスイッチの制御ができれば、ゲインが高く安定
した比較動作ができる比較器を提供することができる。

【００７１】

【発明の効果】上述した説明から明らかなように、本発
明によれば、回路規模が小さくコンパクトな構成で、か
つ、低消費電力、高変換精度を実現する逐次比較型Ａ／
Ｄ変換器を得ることができる。半導体集積回路化が容易
になり、高集積回路化が要求される、例えば、ディジタ
ル移動通信の携帯端末機のディジタル信号処理に必要な
Ａ／Ｄ変換器に用いると好適である。比較器にＣＭＯＳ
インバータを用いることにより、さらに低消費電力とな
り、また、比較器にＭＯＳＦＥＴを用い正帰還部を有す
る差動入力型比較器を用いることにより、低消費電力で
ゲインが高く安定した動作をさせることが可能となる。

【図面の簡単な説明】

【図１】本発明の逐次比較型Ａ／Ｄ変換器の実施の一形
態のブロック構成図である。

【図２】制御回路により設定されるＣＭＯＳインバータ
７の実質的な閾値Ｖ_thを表す説明図である。

【図３】図１に示した実施の一形態の一具体化例を示す
回路図である。

【図４】図３に示した具体化回路の動作説明図である。

【図５】図３に示した具体化回路の第１の変形例を説明
するための部分的な回路図である。

【図６】図３に示した具体化回路の第２の変形例を説明
するための部分的な回路図である。

【図７】図１に示したＣＭＯＳインバータ３の一具体例
の回路構成図である。

【図８】図１に示したＣＭＯＳインバータ７の一具体例
の回路構成図である。

【図９】図１に示したＣＭＯＳインバータ７に置き換え
ることができる差動入力正帰還型比較器の回路構成図で
ある。

【符号の説明】

１，１０〜１４マルチプレクサ、２，６，５１入力
キャパシタ、３，７ＣＭＯＳインバータ、４，６１帰
還キャパシタ、５，８スイッチ、９制御回路、１５
〜１９閾値制御用キャパシタ、２２〜２５ＲＳフリ
ップフロップ、２６〜２９，３０〜３７，３１ａ，３３
ａ，３５ａ，３６ａＤフリップフロップ、５２，５
４，５８，７１，８１，８３，８４，８５，８９ＰＭ
ＯＳＦＥＴ、５３，５５，５９、７２，８２，８６，８
７，８８，９０ＮＭＯＳＦＥＴ、６０位相調整キャ
パシタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者秦暁凌東京都世田谷区北沢３−５−18 鷹山ビル株式会社鷹山内 (72)発明者戸松隆東京都世田谷区北沢３−５−18 鷹山ビル株式会社鷹山内

Claims

【特許請求の範囲】

【請求項１】入力電圧を所定の基準電圧と比較する比
較器と、アナログ入力信号を前記比較器の入力部に供給
する入力キャパシタと、ディジタル値を保持する複数段
の出力レジスタを有し所定のタイミング信号に応じて前
記比較器の出力を入力して前記出力レジスタに保持され
た前記ディジタル値が前記アナログ入力信号の電圧レベ
ルの近似値に対応するように逐次制御する制御部と、前
記出力レジスタの各段が出力する電圧をそれぞれ前記比
較器の入力部に供給する複数の閾値制御用キャパシタを
有することを特徴とする逐次比較型Ａ／Ｄ変換器。
【請求項２】所定電圧を前記比較器の入力部に供給す
る閾値調整用キャパシタを有し、前記出力レジスタは、
ｎビットのディジタル値の各ビットを保持し、前記各ビ
ットに応じた電圧レベルを出力するｎ段のレジスタであ
り、複数の前記閾値制御用キャパシタは、それぞれ前記
出力レジスタの各段のビットの重みに対応した静電容量
を有し、前記出力レジスタの各段が出力する電圧を前記
比較器の入力部に供給することを特徴とする請求項１に
記載の逐次比較型Ａ／Ｄ変換器。
【請求項３】前記入力キャパシタ，前記複数の閾値制
御用キャパシタ，前記閾値調整用キャパシタの蓄積電荷
を放電させるリフレッシュ制御手段を有することを特徴
とする請求項２に記載の逐次比較型Ａ／Ｄ変換器。
【請求項４】前記比較器は、前記基準電圧を論理閾値
として具有するＣＭＯＳインバータであることを特徴と
する請求項１ないし３のいずれか１項に記載の逐次比較
型Ａ／Ｄ変換器。
【請求項５】前記比較器は、差動入力型比較器であ
り、前記アナログ入力信号と前記基準電圧とが差動入力
されることを特徴とする請求項１ないし３のいずれか１
項に記載の逐次比較型Ａ／Ｄ変換器。
【請求項６】前記差動入力型比較器は、差動入力部
と、該差動入力部の第１および第２の出力端に接続され
た正帰還部と、前記第１および第２の出力端を入力端と
する第１および第２のバッファ段と、前記第１および第
２の出力端の間に接続され両出力端の間を短絡または開
放するスイッチング部を有し、該第１，第２のバッファ
段の一方の出力端を外部出力端とし、前記スイッチング
部を短絡状態から開放状態に制御するときに差動入力の
比較動作が行なわれることを特徴とする請求項５に記載
の逐次比較型Ａ／Ｄ変換器。
【請求項７】前記差動入力部は、第１，第２，第３の
ＰＭＯＳＦＥＴを有し、前記第１，第２のＰＭＯＳＦＥ
Ｔは、出力電極の一方が相互に接続されて前記第３のＰ
ＭＯＳＦＥＴを介し電源の正側に接続されたものであ
り、前記第３のＰＭＯＳＦＥＴは、ゲート電極に所定の
バイアス電圧が印加されたものであり、前記正帰還部
は、第１，第２のＮＭＯＳＦＥＴを有し、第１のＮＭＯ
ＳＦＥＴの一方の出力電極が第２のＮＭＯＳＦＥＴのゲ
ート電極に接続され、前記第２のＮＭＯＳＦＥＴの一方
の出力電極が前記第１のＮＭＯＳＦＥＴのゲート電極に
接続され、前記第１，第２のＮＭＯＳＦＥＴのそれぞれ
他方の出力電極が前記電源のグランド側に接続されたも
のであり、前記第１，第２のバッファ段は、それぞれ、
ＣＭＯＳＦＥＴであり、前記スイッチング部は、ＮＭＯ
ＳＦＥＴまたはＰＭＯＳＦＥＴであることを特徴とする
請求項６に記載の逐次比較型Ａ／Ｄ変換器。