JPH10336033A - 逐次比較型a/d変換器 - Google Patents
逐次比較型a/d変換器Info
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- JPH10336033A JPH10336033A JP15430997A JP15430997A JPH10336033A JP H10336033 A JPH10336033 A JP H10336033A JP 15430997 A JP15430997 A JP 15430997A JP 15430997 A JP15430997 A JP 15430997A JP H10336033 A JPH10336033 A JP H10336033A
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Abstract
(57)【要約】
【課題】 回路規模が小さく、低消費電力、高変換精度
を実現できる逐次比較型A/D変換器を提供する。 【解決手段】 CMOSインバータ7は、入力電圧を所
定の基準電圧Vref と比較するものである。入力キャパ
シタ6は、アナログ入力電圧Vin’をCMOSインバー
タ7の入力部に供給する。制御回路9は、ディジタル値
を保持する複数段の出力レジスタを有し、クロック信号
CLKに応じてCMOSインバータ7の出力を入力し、
比較結果に応じて出力レジスタに保持されたディジタル
値がアナログ入力電圧の近似値に対応するように逐次制
御する。閾値制御用キャパシタ15〜18,閾値調整用
キャパシタ19は、出力レジスタの各段が出力する電圧
または電源のグランド電圧を、それぞれ前記比較器7の
入力部に供給する。
を実現できる逐次比較型A/D変換器を提供する。 【解決手段】 CMOSインバータ7は、入力電圧を所
定の基準電圧Vref と比較するものである。入力キャパ
シタ6は、アナログ入力電圧Vin’をCMOSインバー
タ7の入力部に供給する。制御回路9は、ディジタル値
を保持する複数段の出力レジスタを有し、クロック信号
CLKに応じてCMOSインバータ7の出力を入力し、
比較結果に応じて出力レジスタに保持されたディジタル
値がアナログ入力電圧の近似値に対応するように逐次制
御する。閾値制御用キャパシタ15〜18,閾値調整用
キャパシタ19は、出力レジスタの各段が出力する電圧
または電源のグランド電圧を、それぞれ前記比較器7の
入力部に供給する。
Description
【0001】
【発明の属する技術分野】本発明は、アナログ入力信号
をディジタルデータに変換する逐次比較型のA/D変換
器に関するものである。
をディジタルデータに変換する逐次比較型のA/D変換
器に関するものである。
【0002】
【従来の技術】入力されたアナログ入力信号を所定ビッ
トのディジタルデータに変換して出力するA/D変換器
の性能は、主として精度と変換時間で決定される。高速
のA/D変換器は高精度の部品が数多く必要で、全体の
回路構成も複雑であり高価になる。そこで中速度のA/
D変換器は、内部にD/A変換器を備え、このD/A変
換器のアナログ出力電圧を制御し、このアナログ出力電
圧とサンプルホールドされた入力電圧とを比較して、差
が最も小さくなったときのD/A変換器の出力をディジ
タル値として出力する逐次比較方式がよく使われる。
トのディジタルデータに変換して出力するA/D変換器
の性能は、主として精度と変換時間で決定される。高速
のA/D変換器は高精度の部品が数多く必要で、全体の
回路構成も複雑であり高価になる。そこで中速度のA/
D変換器は、内部にD/A変換器を備え、このD/A変
換器のアナログ出力電圧を制御し、このアナログ出力電
圧とサンプルホールドされた入力電圧とを比較して、差
が最も小さくなったときのD/A変換器の出力をディジ
タル値として出力する逐次比較方式がよく使われる。
【0003】しかしながら、従来の技術では、D/A変
換器に抵抗器が用いられ、消費電力が大きく、また、半
導体チップ上に製造する場合には、回路規模が大きいと
ともに精度がよくないという問題がある。逐次比較型の
A/D変換器の誤差は、比較器のオフセット電圧および
サンプルホールド回路のオフセット電圧にも原因がある
が、特に内蔵のD/A変換器が誤差の主要因である。従
来のA/D変換器は、内蔵のD/A変換器が原因となっ
て、変換の非線形性にも問題がある。また、A/D変換
器に使用する比較器としても、低消費電力であることが
望ましく、かつ、ゲインが高く安定動作をするものが望
まれている。
換器に抵抗器が用いられ、消費電力が大きく、また、半
導体チップ上に製造する場合には、回路規模が大きいと
ともに精度がよくないという問題がある。逐次比較型の
A/D変換器の誤差は、比較器のオフセット電圧および
サンプルホールド回路のオフセット電圧にも原因がある
が、特に内蔵のD/A変換器が誤差の主要因である。従
来のA/D変換器は、内蔵のD/A変換器が原因となっ
て、変換の非線形性にも問題がある。また、A/D変換
器に使用する比較器としても、低消費電力であることが
望ましく、かつ、ゲインが高く安定動作をするものが望
まれている。
【0004】
【発明が解決しようとする課題】この発明は、上述した
従来技術の問題点に鑑みてなされたものであり、回路規
模が小さく、コンパクトな構成になり、かつ、低消費電
力、高変換精度を実現できる逐次比較型A/D変換器を
提供することを目的とするものである。また、低消費電
力の比較器、加えてゲインが高く安定動作をする比較器
を用いた逐次比較型A/D変換器を提供することを目的
とするものである。
従来技術の問題点に鑑みてなされたものであり、回路規
模が小さく、コンパクトな構成になり、かつ、低消費電
力、高変換精度を実現できる逐次比較型A/D変換器を
提供することを目的とするものである。また、低消費電
力の比較器、加えてゲインが高く安定動作をする比較器
を用いた逐次比較型A/D変換器を提供することを目的
とするものである。
【0005】
【課題を解決するための手段】請求項1に記載の発明に
おいては、逐次比較型A/D変換器において、入力電圧
を所定の基準電圧と比較する比較器と、アナログ入力信
号を前記比較器の入力部に供給する入力キャパシタと、
ディジタル値を保持する複数段の出力レジスタを有し所
定のタイミング信号に応じて前記比較器の出力を入力し
て前記出力レジスタに保持された前記ディジタル値が前
記アナログ入力信号の電圧レベルの近似値に対応するよ
うに逐次制御する制御部と、前記出力レジスタの各段が
出力する電圧をそれぞれ前記比較器の入力部に供給する
複数の閾値制御用キャパシタを有するものである。した
がって、比較器に実質的な閾値を設定するための回路を
キャパシタで実現するため、回路規模が小さくてすむ。
キャパシタは消費電力がほとんどなく、かつ、キャパシ
タの静電容量の比精度は、半導体製造プロセスにおいて
高精度にコントロールできるため高変換精度を実現する
ことができる。
おいては、逐次比較型A/D変換器において、入力電圧
を所定の基準電圧と比較する比較器と、アナログ入力信
号を前記比較器の入力部に供給する入力キャパシタと、
ディジタル値を保持する複数段の出力レジスタを有し所
定のタイミング信号に応じて前記比較器の出力を入力し
て前記出力レジスタに保持された前記ディジタル値が前
記アナログ入力信号の電圧レベルの近似値に対応するよ
うに逐次制御する制御部と、前記出力レジスタの各段が
出力する電圧をそれぞれ前記比較器の入力部に供給する
複数の閾値制御用キャパシタを有するものである。した
がって、比較器に実質的な閾値を設定するための回路を
キャパシタで実現するため、回路規模が小さくてすむ。
キャパシタは消費電力がほとんどなく、かつ、キャパシ
タの静電容量の比精度は、半導体製造プロセスにおいて
高精度にコントロールできるため高変換精度を実現する
ことができる。
【0006】請求項2に記載の発明においては、請求項
1に記載の逐次比較型A/D変換器において、所定電圧
を前記比較器の入力部に供給する閾値調整用キャパシタ
を有し、前記出力レジスタは、nビットのディジタル値
の各ビットを保持し、前記各ビットに応じた電圧レベル
を出力するn段のレジスタであり、複数の前記閾値制御
用キャパシタは、それぞれ前記出力レジスタの各段のビ
ットの重みに対応した静電容量を有し、前記出力レジス
タの各段が出力する電圧を前記比較器の入力部に供給す
るものである。したがって、アナログ入力信号をnビッ
トのディジタル値に容易に変換することができる。
1に記載の逐次比較型A/D変換器において、所定電圧
を前記比較器の入力部に供給する閾値調整用キャパシタ
を有し、前記出力レジスタは、nビットのディジタル値
の各ビットを保持し、前記各ビットに応じた電圧レベル
を出力するn段のレジスタであり、複数の前記閾値制御
用キャパシタは、それぞれ前記出力レジスタの各段のビ
ットの重みに対応した静電容量を有し、前記出力レジス
タの各段が出力する電圧を前記比較器の入力部に供給す
るものである。したがって、アナログ入力信号をnビッ
トのディジタル値に容易に変換することができる。
【0007】請求項3に記載の発明においては、請求項
2に記載の逐次比較型A/D変換器において、前記入力
キャパシタ,前記複数の閾値制御用キャパシタ,前記閾
値調整用キャパシタの蓄積電荷を放電させるリフレッシ
ュ制御手段を有するものである。したがって、リフレッ
シュ制御手段により、リーク電流等によりキャパシタに
時間経過とともに蓄積されA/D変換出力の誤差要因と
なる蓄積電荷を除去することができる。
2に記載の逐次比較型A/D変換器において、前記入力
キャパシタ,前記複数の閾値制御用キャパシタ,前記閾
値調整用キャパシタの蓄積電荷を放電させるリフレッシ
ュ制御手段を有するものである。したがって、リフレッ
シュ制御手段により、リーク電流等によりキャパシタに
時間経過とともに蓄積されA/D変換出力の誤差要因と
なる蓄積電荷を除去することができる。
【0008】請求項4に記載の発明においては、請求項
1ないし3のいずれか1項に記載の逐次比較型A/D変
換器において、前記比較器は、前記基準電圧を論理閾値
として具有するCMOSインバータである。比較器にC
MOSインバータを用いているため、回路規模が小さ
く、消費電力も小さくなる。
1ないし3のいずれか1項に記載の逐次比較型A/D変
換器において、前記比較器は、前記基準電圧を論理閾値
として具有するCMOSインバータである。比較器にC
MOSインバータを用いているため、回路規模が小さ
く、消費電力も小さくなる。
【0009】請求項5に記載の発明においては、請求項
1ないし3のいずれか1項に記載の逐次比較型A/D変
換器において、前記比較器は、差動入力型比較器であ
り、前記アナログ入力信号と前記基準電圧とが差動入力
されるものである。比較器に差動入力型比較器を用いて
いるため、基準電圧の設定変更が容易である。
1ないし3のいずれか1項に記載の逐次比較型A/D変
換器において、前記比較器は、差動入力型比較器であ
り、前記アナログ入力信号と前記基準電圧とが差動入力
されるものである。比較器に差動入力型比較器を用いて
いるため、基準電圧の設定変更が容易である。
【0010】請求項6に記載の発明においては、請求項
5に記載の逐次比較型A/D変換器において、前記差動
入力型比較器は、差動入力部と、該差動入力部の第1お
よび第2の出力端に接続された正帰還部と、前記第1お
よび第2の出力端を入力端とする第1および第2のバッ
ファ段と、前記第1および第2の出力端の間に接続され
両出力端の間を短絡または開放するスイッチング部を有
し、該第1,第2のバッファ段の一方の出力端を外部出
力端とし、前記スイッチング部を短絡状態から開放状態
に制御するときに差動入力の比較動作が行なわれるもの
である。したがって、比較器として用いる差動入力型比
較器の回路規模が小さく、また、正帰還部を有するため
にゲインが高く、動作の安定した比較器を実現すること
ができる。
5に記載の逐次比較型A/D変換器において、前記差動
入力型比較器は、差動入力部と、該差動入力部の第1お
よび第2の出力端に接続された正帰還部と、前記第1お
よび第2の出力端を入力端とする第1および第2のバッ
ファ段と、前記第1および第2の出力端の間に接続され
両出力端の間を短絡または開放するスイッチング部を有
し、該第1,第2のバッファ段の一方の出力端を外部出
力端とし、前記スイッチング部を短絡状態から開放状態
に制御するときに差動入力の比較動作が行なわれるもの
である。したがって、比較器として用いる差動入力型比
較器の回路規模が小さく、また、正帰還部を有するため
にゲインが高く、動作の安定した比較器を実現すること
ができる。
【0011】請求項7に記載の発明においては、請求項
6に記載の逐次比較型A/D変換器において、前記差動
入力部は、第1,第2,第3のPMOSFETを有し、
前記第1,第2のPMOSFETは、出力電極の一方が
相互に接続されて前記第3のPMOSFETを介し電源
の正側に接続されたものであり、前記第3のPMOSF
ETは、ゲート電極に所定のバイアス電圧が印加された
ものであり、前記正帰還部は、第1,第2のNMOSF
ETを有し、第1のNMOSFETの一方の出力電極が
第2のNMOSFETのゲート電極に接続され、前記第
2のNMOSFETの一方の出力電極が前記第1のNM
OSFETのゲート電極に接続され、前記第1,第2の
NMOSFETのそれぞれ他方の出力電極が前記電源の
グランド側に接続されたものであり、前記第1,第2の
バッファ段は、それぞれ、CMOSFETであり、前記
スイッチング部は、NMOSFETまたはPMOSFE
Tである。したがって、比較器として用いる差動入力型
比較器の消費電力が小さくなる。また、ゲインの高い差
動入力型比較器を容易に実現することができる。差動入
力部に流す電流値を調整すれば、感度を調整することが
可能である。
6に記載の逐次比較型A/D変換器において、前記差動
入力部は、第1,第2,第3のPMOSFETを有し、
前記第1,第2のPMOSFETは、出力電極の一方が
相互に接続されて前記第3のPMOSFETを介し電源
の正側に接続されたものであり、前記第3のPMOSF
ETは、ゲート電極に所定のバイアス電圧が印加された
ものであり、前記正帰還部は、第1,第2のNMOSF
ETを有し、第1のNMOSFETの一方の出力電極が
第2のNMOSFETのゲート電極に接続され、前記第
2のNMOSFETの一方の出力電極が前記第1のNM
OSFETのゲート電極に接続され、前記第1,第2の
NMOSFETのそれぞれ他方の出力電極が前記電源の
グランド側に接続されたものであり、前記第1,第2の
バッファ段は、それぞれ、CMOSFETであり、前記
スイッチング部は、NMOSFETまたはPMOSFE
Tである。したがって、比較器として用いる差動入力型
比較器の消費電力が小さくなる。また、ゲインの高い差
動入力型比較器を容易に実現することができる。差動入
力部に流す電流値を調整すれば、感度を調整することが
可能である。
【0012】
【発明の実施の形態】図1は、本発明の逐次比較型A/
D変換器の実施の一形態のブロック構成図である。図
中、1はマルチプレクサ、2は入力キャパシタ、3はC
MOS(complementary metal−o
xide−semiconductor)インバータ、
4は帰還キャパシタ、5はスイッチ、6は入力キャパシ
タ、7はCMOSインバータ、8はスイッチ、9は制御
回路、10〜14はマルチプレクサ、15〜18は閾値
制御用キャパシタ、19は閾値調整用キャパシタであ
る。まず、概要を先に説明する。この実施の形態のA/
D変換器は、アナログ入力信号の電圧を、n=4ビット
のディジタルデータに変換する回路である。1回のA/
D変換が完了するまでは、入力信号電圧を一定に保つ必
要があるため、あらかじめサンプルホールドされたアナ
ログ入力信号Vinが入力されるものとする。CMOSイ
ンバータ3は、後述するように反転増幅器として動作す
る。アナログ入力信号Vinは、前段のCMOSインバー
タ3において基準電圧Vref を中心にして一旦反転し、
後段のCMOSインバータ7にアナログ入力電圧Vin’
として印加される。
D変換器の実施の一形態のブロック構成図である。図
中、1はマルチプレクサ、2は入力キャパシタ、3はC
MOS(complementary metal−o
xide−semiconductor)インバータ、
4は帰還キャパシタ、5はスイッチ、6は入力キャパシ
タ、7はCMOSインバータ、8はスイッチ、9は制御
回路、10〜14はマルチプレクサ、15〜18は閾値
制御用キャパシタ、19は閾値調整用キャパシタであ
る。まず、概要を先に説明する。この実施の形態のA/
D変換器は、アナログ入力信号の電圧を、n=4ビット
のディジタルデータに変換する回路である。1回のA/
D変換が完了するまでは、入力信号電圧を一定に保つ必
要があるため、あらかじめサンプルホールドされたアナ
ログ入力信号Vinが入力されるものとする。CMOSイ
ンバータ3は、後述するように反転増幅器として動作す
る。アナログ入力信号Vinは、前段のCMOSインバー
タ3において基準電圧Vref を中心にして一旦反転し、
後段のCMOSインバータ7にアナログ入力電圧Vin’
として印加される。
【0013】CMOSインバータ7は、入力電圧を所定
の基準電圧Vref と比較する比較器として動作するもの
である。入力キャパシタ6は、前段のCMOSインバー
タ3の出力部のアナログ入力電圧Vin’をCMOSイン
バータ7の入力部に供給する。制御回路9は、ディジタ
ル値を保持する複数段の逐次近似レジスタ(SAR:S
uccessive Approximation R
egistor)を有し、所定のクロック信号CLKに
応じてCMOSインバータ7の出力を入力しCMOSイ
ンバータ7の比較結果に応じて、逐次近似レジスタに保
持されたディジタル値がアナログ入力電圧Vin’の近似
値に対応するように逐次制御する。閾値制御用キャパシ
タ15〜18は、逐次近似レジスタの各段が出力する電
圧をそれぞれ前記比較器の入力部に供給する。閾値調整
用キャパシタ19は、電源のグランド電圧をCMOSイ
ンバータ7の入力部に供給する。
の基準電圧Vref と比較する比較器として動作するもの
である。入力キャパシタ6は、前段のCMOSインバー
タ3の出力部のアナログ入力電圧Vin’をCMOSイン
バータ7の入力部に供給する。制御回路9は、ディジタ
ル値を保持する複数段の逐次近似レジスタ(SAR:S
uccessive Approximation R
egistor)を有し、所定のクロック信号CLKに
応じてCMOSインバータ7の出力を入力しCMOSイ
ンバータ7の比較結果に応じて、逐次近似レジスタに保
持されたディジタル値がアナログ入力電圧Vin’の近似
値に対応するように逐次制御する。閾値制御用キャパシ
タ15〜18は、逐次近似レジスタの各段が出力する電
圧をそれぞれ前記比較器の入力部に供給する。閾値調整
用キャパシタ19は、電源のグランド電圧をCMOSイ
ンバータ7の入力部に供給する。
【0014】CMOSインバータ7は論理閾値(ロジカ
ルスレッショルド)を具有している。この論理閾値は、
出力がハイレベルになるかローレベルになるかの境目と
なる入力電圧であり、この論理閾値自体はほぼ一定であ
る。しかし、制御回路9内の逐次近似レジスタの電圧を
各段の重みに応じて静電容量が異なる閾値制御用キャパ
シタ15〜18に加え、CMOSインバータ7の入力側
に供給することにより、CMOSインバータ7に対し実
質的に複数の閾値を順次発生させるとともに、このCM
OSインバータ7の出力結果をディジタルデータとして
出力する。制御回路9の出力レジスタは、最上位ビット
D3 から最下位ビットD0 まで逐次に反転,非反転を繰
り返しながら、アナログ入力電圧Vin’をn=4ビット
のディジタルデータに変換する。実質的な閾値を(2n
−1)=15個作れば、アナログ入力電圧Vin’を2n
=16の電圧領域に振り分けてn=4ビットのディジタ
ルデータに変換することができる。ただ、この実施の形
態では、回路構成上、図2に示すように、Vref /8か
ら16Vref /8まで、2n =16個の実質的な閾値を
作っている。
ルスレッショルド)を具有している。この論理閾値は、
出力がハイレベルになるかローレベルになるかの境目と
なる入力電圧であり、この論理閾値自体はほぼ一定であ
る。しかし、制御回路9内の逐次近似レジスタの電圧を
各段の重みに応じて静電容量が異なる閾値制御用キャパ
シタ15〜18に加え、CMOSインバータ7の入力側
に供給することにより、CMOSインバータ7に対し実
質的に複数の閾値を順次発生させるとともに、このCM
OSインバータ7の出力結果をディジタルデータとして
出力する。制御回路9の出力レジスタは、最上位ビット
D3 から最下位ビットD0 まで逐次に反転,非反転を繰
り返しながら、アナログ入力電圧Vin’をn=4ビット
のディジタルデータに変換する。実質的な閾値を(2n
−1)=15個作れば、アナログ入力電圧Vin’を2n
=16の電圧領域に振り分けてn=4ビットのディジタ
ルデータに変換することができる。ただ、この実施の形
態では、回路構成上、図2に示すように、Vref /8か
ら16Vref /8まで、2n =16個の実質的な閾値を
作っている。
【0015】キャパシタを用いているため、最初にリフ
レッシュを行い、リーク電流等によってキャパシタに蓄
積される不所望な蓄積電荷を放電させてから、比較動作
を開始する。そのためにマルチプレクサ1,10〜1
4、スイッチ5,8を備えている。スイッチ5,8は、
複数のMOSFET(metal−oxide−sem
iconductor field−effect t
ransistor)の組み合わせで実現できる。
レッシュを行い、リーク電流等によってキャパシタに蓄
積される不所望な蓄積電荷を放電させてから、比較動作
を開始する。そのためにマルチプレクサ1,10〜1
4、スイッチ5,8を備えている。スイッチ5,8は、
複数のMOSFET(metal−oxide−sem
iconductor field−effect t
ransistor)の組み合わせで実現できる。
【0016】この実施の形態は、容量結合されたCMO
Sインバータ7を基本構成とするものであり、小規模で
低消費電力であるという特長がある。CMOSインバー
タ7の構成については図8を参照して後述する。電源電
圧Vddの1/2が論理閾値となるように設計し、これを
基準電圧Vref とする。なお、CMOSインバータ7
は、比較器として動作させているため、CMOSインバ
ータ7を演算増幅器を使用した比較器に置き換えること
が可能であるし、また、図9を参照して後述する差動入
力正帰還型比較器を使用することもできる。
Sインバータ7を基本構成とするものであり、小規模で
低消費電力であるという特長がある。CMOSインバー
タ7の構成については図8を参照して後述する。電源電
圧Vddの1/2が論理閾値となるように設計し、これを
基準電圧Vref とする。なお、CMOSインバータ7
は、比較器として動作させているため、CMOSインバ
ータ7を演算増幅器を使用した比較器に置き換えること
が可能であるし、また、図9を参照して後述する差動入
力正帰還型比較器を使用することもできる。
【0017】アナログ入力電圧Vinと基準電圧Vref と
は、マルチプレクサ1に入力される。マルチプレクサ1
は、リフレッシュ信号REFRESHが発生したときに
は、基準電圧Vref を出力し、それ以外のときはアナロ
グ入力信号Vinを出力する。マルチプレクサ1の出力
は、入力キャパシタ2を介してCMOSインバータ3に
入力される。このCMOSインバータ3の入出力間には
帰還キャパシタ4とスイッチ5の並列回路が接続され
る。入力キャパシタ2と帰還キャパシタ4の静電容量の
比は1:1である。CMOSインバータ3の出力は、入
力キャパシタ6を介して比較器として動作するCMOS
インバータ7に入力される。
は、マルチプレクサ1に入力される。マルチプレクサ1
は、リフレッシュ信号REFRESHが発生したときに
は、基準電圧Vref を出力し、それ以外のときはアナロ
グ入力信号Vinを出力する。マルチプレクサ1の出力
は、入力キャパシタ2を介してCMOSインバータ3に
入力される。このCMOSインバータ3の入出力間には
帰還キャパシタ4とスイッチ5の並列回路が接続され
る。入力キャパシタ2と帰還キャパシタ4の静電容量の
比は1:1である。CMOSインバータ3の出力は、入
力キャパシタ6を介して比較器として動作するCMOS
インバータ7に入力される。
【0018】このCMOSインバータ7の入出力間には
スイッチ8が接続される。CMOSインバータ7の出力
は、制御回路9に入力される。制御回路9はクロック信
号CLKによって逐次動作をし、制御回路9内の逐次近
似レジスタの出力は、ディジタルデータの並列出力とな
るとともに、それぞれ、マルチプレクサ10〜13の第
1の入力を介して閾値制御用キャパシタ15〜18に供
給され、CMOSインバータ7が比較器として動作する
ときの実質的な閾値を可変設定する。マルチプレクサ1
0〜13および、第1の入力がグランド側に接続された
マルチプレクサ14の出力は、閾値制御用キャパシタ1
5〜18を介してCMOSインバータ7の入力部に供給
される。マルチプレクサ10〜14は、リフレッシュ信
号REFRESHが発生したときには、基準電圧Vref
を出力し、それ以外のときは制御回路9内の逐次近似レ
ジスタの出力電圧またはグランド電圧0を出力する。入
力キャパシタ6および閾値制御用キャパシタ15〜18
および閾値調整用キャパシタ19の静電容量の比は、1
6:8:4:2:1:1としている。
スイッチ8が接続される。CMOSインバータ7の出力
は、制御回路9に入力される。制御回路9はクロック信
号CLKによって逐次動作をし、制御回路9内の逐次近
似レジスタの出力は、ディジタルデータの並列出力とな
るとともに、それぞれ、マルチプレクサ10〜13の第
1の入力を介して閾値制御用キャパシタ15〜18に供
給され、CMOSインバータ7が比較器として動作する
ときの実質的な閾値を可変設定する。マルチプレクサ1
0〜13および、第1の入力がグランド側に接続された
マルチプレクサ14の出力は、閾値制御用キャパシタ1
5〜18を介してCMOSインバータ7の入力部に供給
される。マルチプレクサ10〜14は、リフレッシュ信
号REFRESHが発生したときには、基準電圧Vref
を出力し、それ以外のときは制御回路9内の逐次近似レ
ジスタの出力電圧またはグランド電圧0を出力する。入
力キャパシタ6および閾値制御用キャパシタ15〜18
および閾値調整用キャパシタ19の静電容量の比は、1
6:8:4:2:1:1としている。
【0019】上述したブロック構成の動作について説明
する。A/D変換器としての動作を開始する前にキャパ
シタのリフレッシュ動作が行われる。マルチプレクサ1
は、リフレシュ信号REFRESHを受けると、基準電
圧Vref を入力キャパシタ2に与えるように切り替わ
り、CMOSインバータ3は、スイッチ5により入出力
間が短絡される。その結果、入力キャパシタ2および帰
還キャパシタ4の各蓄積電荷は0になる。また、入力キ
ャパシタ6の入力端にも基準電圧Vref を与えることに
なる。CMOSインバータ7は、リフレシュ信号REF
RESHを受けると、スイッチ8により短絡され、マル
チプレクサ10〜14は、基準電圧Vrefを閾値制御用
キャパシタ15〜18および閾値調整用キャパシタ19
に与えるように切り替わる。その結果、各キャパシタの
蓄積電荷は0になる。
する。A/D変換器としての動作を開始する前にキャパ
シタのリフレッシュ動作が行われる。マルチプレクサ1
は、リフレシュ信号REFRESHを受けると、基準電
圧Vref を入力キャパシタ2に与えるように切り替わ
り、CMOSインバータ3は、スイッチ5により入出力
間が短絡される。その結果、入力キャパシタ2および帰
還キャパシタ4の各蓄積電荷は0になる。また、入力キ
ャパシタ6の入力端にも基準電圧Vref を与えることに
なる。CMOSインバータ7は、リフレシュ信号REF
RESHを受けると、スイッチ8により短絡され、マル
チプレクサ10〜14は、基準電圧Vrefを閾値制御用
キャパシタ15〜18および閾値調整用キャパシタ19
に与えるように切り替わる。その結果、各キャパシタの
蓄積電荷は0になる。
【0020】CMOSインバータ3の動作を説明する。
このCMOSインバータ3の具体例は、図7を参照して
後述するように、CMOSインバータが3段縦続接続さ
れたもので、CMOSインバータの増幅領域を用いて反
転増幅器として動作させるものである。CMOSインバ
ータ3の入力部の電圧は、この入力部が電源からフロー
ティングされた状態にあるとき、ほぼこのCMOSイン
バータ3の論理閾値である基準電圧Vref に等しく、こ
の基準電圧Vref は電源電圧Vddの1/2に設計されて
いる。
このCMOSインバータ3の具体例は、図7を参照して
後述するように、CMOSインバータが3段縦続接続さ
れたもので、CMOSインバータの増幅領域を用いて反
転増幅器として動作させるものである。CMOSインバ
ータ3の入力部の電圧は、この入力部が電源からフロー
ティングされた状態にあるとき、ほぼこのCMOSイン
バータ3の論理閾値である基準電圧Vref に等しく、こ
の基準電圧Vref は電源電圧Vddの1/2に設計されて
いる。
【0021】入力キャパシタ2の静電容量をCin、帰還
キャパシタの静電容量をCf とし、アナログ入力電圧を
Vin、出力電圧をVout とすると、CMOSインバータ
3の入力部の電荷総量が0であるという条件で電荷保存
式を立てると次式のようになる。 Cin(Vin−Vref )+Cf (Vout −Vref )=0 (1) ここで、Cin=Cf であるから、次式のようになる。 (Vout −Vref )=−(Vin−Vref ) (2)
キャパシタの静電容量をCf とし、アナログ入力電圧を
Vin、出力電圧をVout とすると、CMOSインバータ
3の入力部の電荷総量が0であるという条件で電荷保存
式を立てると次式のようになる。 Cin(Vin−Vref )+Cf (Vout −Vref )=0 (1) ここで、Cin=Cf であるから、次式のようになる。 (Vout −Vref )=−(Vin−Vref ) (2)
【0022】Vin,Vout とも基準電圧Vref を基準電
位としてみれば絶対値が入力と同じで極性が反転した出
力が得られる。なお、このCMOSインバータ3に代え
て、演算増幅器を使用した反転増幅器を用いることもで
きる。また、キャパシタ結合の代わりに通常の演算増幅
器の使い方である抵抗入力、抵抗帰還型にしてもよい。
しかし、CMOSインバータを使用し、図示のようなキ
ャパシタ結合型の方が消費電力が少ない。
位としてみれば絶対値が入力と同じで極性が反転した出
力が得られる。なお、このCMOSインバータ3に代え
て、演算増幅器を使用した反転増幅器を用いることもで
きる。また、キャパシタ結合の代わりに通常の演算増幅
器の使い方である抵抗入力、抵抗帰還型にしてもよい。
しかし、CMOSインバータを使用し、図示のようなキ
ャパシタ結合型の方が消費電力が少ない。
【0023】次にCMOSインバータ7の動作を説明す
る。このCMOSインバータ7の具体例は、図8を参照
して後述するように、1段のCMOSインバータを用い
るものである。CMOSインバータ7の入力部の電圧
も、フローティング状態では、このCMOSインバータ
7の論理閾値である基準電圧Vref にほぼ等しく、電源
電圧Vddの1/2に設計されている。入力キャパシタ6
の静電容量をCin、閾値制御用キャパシタ15〜18、
閾値調整用キャパシタ19の静電容量をC3 ,C2 ,C
1 ,C0 ,Cg とし、アナログ入力電圧をVin’,制御
回路9の出力端子D3 〜D0 の出力電圧をVd3〜Vd0と
する。CMOSインバータ3の入力部の電荷総量が0で
あるという条件で電荷保存式を立てると次式のようにな
る。 Cin(Vin’−Vref )+C3 (Vd3−Vref ) +C2 (Vd2−Vref ) +C1 (Vd1−Vref ) +C0 (Vd0−Vref ) +Cg (0 −Vref )=0 (3)
る。このCMOSインバータ7の具体例は、図8を参照
して後述するように、1段のCMOSインバータを用い
るものである。CMOSインバータ7の入力部の電圧
も、フローティング状態では、このCMOSインバータ
7の論理閾値である基準電圧Vref にほぼ等しく、電源
電圧Vddの1/2に設計されている。入力キャパシタ6
の静電容量をCin、閾値制御用キャパシタ15〜18、
閾値調整用キャパシタ19の静電容量をC3 ,C2 ,C
1 ,C0 ,Cg とし、アナログ入力電圧をVin’,制御
回路9の出力端子D3 〜D0 の出力電圧をVd3〜Vd0と
する。CMOSインバータ3の入力部の電荷総量が0で
あるという条件で電荷保存式を立てると次式のようにな
る。 Cin(Vin’−Vref )+C3 (Vd3−Vref ) +C2 (Vd2−Vref ) +C1 (Vd1−Vref ) +C0 (Vd0−Vref ) +Cg (0 −Vref )=0 (3)
【0024】ここで、Cin:C3 :C2 :C1 :C0 :
Cg =16:8:4:2:1:1であるから、式(3)
は次式のようになる。 (Vin’−Vref )= −1/2(Vd3−Vref )−1/4(Vd2−Vref ) −1/8(Vd1−Vref )−1/16(Vd0−Vref ) −1/16(0−Vref ) (4)
Cg =16:8:4:2:1:1であるから、式(3)
は次式のようになる。 (Vin’−Vref )= −1/2(Vd3−Vref )−1/4(Vd2−Vref ) −1/8(Vd1−Vref )−1/16(Vd0−Vref ) −1/16(0−Vref ) (4)
【0025】Vd3,Vd2,Vd1,Vd0が所定値を維持し
ているときに、アナログ入力電圧Vin’が式(4)を満
足するときには、CMOSインバータ7は入出力ともに
基準電圧Vref を維持する。ここでアナログ入力電圧V
in’が式(4)で決まる電圧よりもわずかでも高くなる
と、CMOSインバータのゲインが高いため、CMOS
インバータ7の出力電圧は、基準電圧Vref よりも低く
なり、ほぼグランド電圧(0V)となる。逆に、アナロ
グ入力電圧Vin’が式(4)で決まる電圧よりもわずか
でも低くなると、CMOSインバータ7の出力電圧は、
基準電圧Vrefよりも高くなり、ほぼ電源電圧Vddとな
る。したがって、上述した式(4)を満足するアナログ
入力電圧Vin’は、アナログ入力電圧に対する比較器の
実質的な閾値Vthを表すことになる。
ているときに、アナログ入力電圧Vin’が式(4)を満
足するときには、CMOSインバータ7は入出力ともに
基準電圧Vref を維持する。ここでアナログ入力電圧V
in’が式(4)で決まる電圧よりもわずかでも高くなる
と、CMOSインバータのゲインが高いため、CMOS
インバータ7の出力電圧は、基準電圧Vref よりも低く
なり、ほぼグランド電圧(0V)となる。逆に、アナロ
グ入力電圧Vin’が式(4)で決まる電圧よりもわずか
でも低くなると、CMOSインバータ7の出力電圧は、
基準電圧Vrefよりも高くなり、ほぼ電源電圧Vddとな
る。したがって、上述した式(4)を満足するアナログ
入力電圧Vin’は、アナログ入力電圧に対する比較器の
実質的な閾値Vthを表すことになる。
【0026】式(4)を整理し、実質的な閾値Vthを左
辺におくと次式のようになる。 Vth={32Vref −(8Vd3+4Vd2+2Vd1+Vd0)}/16 (5) ここで、制御回路9の出力端子D3 ,D2 ,D1 ,D0
は、ディジタル値が「1」のとき、各出力電圧Vd3,V
d2,Vd1,Vd0は、電源電圧Vdd=2Vref となり、デ
ィジタル値が「0」のとき、グランド電圧0となるよう
にする。この2つの出力電圧レベルは、基準電圧2V
ref を中心として正負対称となる電圧レベルである。
辺におくと次式のようになる。 Vth={32Vref −(8Vd3+4Vd2+2Vd1+Vd0)}/16 (5) ここで、制御回路9の出力端子D3 ,D2 ,D1 ,D0
は、ディジタル値が「1」のとき、各出力電圧Vd3,V
d2,Vd1,Vd0は、電源電圧Vdd=2Vref となり、デ
ィジタル値が「0」のとき、グランド電圧0となるよう
にする。この2つの出力電圧レベルは、基準電圧2V
ref を中心として正負対称となる電圧レベルである。
【0027】図2は、制御回路9により設定されるCM
OSインバータ7の実質的な閾値Vthを表す説明図であ
る。この図には、制御回路9がD3 ,D2 ,D1 ,D0
に出力する全てのディジタル値について、式(5)から
得られる実質的な閾値Vthを表している。D3 ,D2 ,
D1 ,D0 =0000のとき実質的な閾値Vthは16V
ref /8=2Vref =Vddであって最大値となり、
D3 ,D2 ,D1 ,D0 =1111のとき実質的な閾値
VthはVref /8=Vdd/16であって、この値が最小
値であり、かつ、量子化間隔の幅、いわゆる1LSB
(Least Significant Bit)に相
当する電圧となる。
OSインバータ7の実質的な閾値Vthを表す説明図であ
る。この図には、制御回路9がD3 ,D2 ,D1 ,D0
に出力する全てのディジタル値について、式(5)から
得られる実質的な閾値Vthを表している。D3 ,D2 ,
D1 ,D0 =0000のとき実質的な閾値Vthは16V
ref /8=2Vref =Vddであって最大値となり、
D3 ,D2 ,D1 ,D0 =1111のとき実質的な閾値
VthはVref /8=Vdd/16であって、この値が最小
値であり、かつ、量子化間隔の幅、いわゆる1LSB
(Least Significant Bit)に相
当する電圧となる。
【0028】図4を参照して後述するように、制御回路
9の出力D3 ,D2 ,D1 ,D0 の全てのビットについ
て逐次比較動作を終了したときに、D3 ,D2 ,D1 ,
D0=0000である場合は、アナログ入力電圧Vin’
は、15Vref /8<Vin’<16Vref /8の範囲内
にある。また、D3 ,D2 ,D1 ,D0 =1111であ
る場合は、アナログ入力電圧Vin’は、0<Vin’<V
ref /8の範囲内にある。このように、アナログ入力電
圧Vin’が電源電圧の全範囲0〜2Vref を16分割さ
れた各領域のどの領域にあるかを4ビットのディジタル
値で表すことができるとともに、基準電圧Vref を中心
に正負対称に変換することができる。
9の出力D3 ,D2 ,D1 ,D0 の全てのビットについ
て逐次比較動作を終了したときに、D3 ,D2 ,D1 ,
D0=0000である場合は、アナログ入力電圧Vin’
は、15Vref /8<Vin’<16Vref /8の範囲内
にある。また、D3 ,D2 ,D1 ,D0 =1111であ
る場合は、アナログ入力電圧Vin’は、0<Vin’<V
ref /8の範囲内にある。このように、アナログ入力電
圧Vin’が電源電圧の全範囲0〜2Vref を16分割さ
れた各領域のどの領域にあるかを4ビットのディジタル
値で表すことができるとともに、基準電圧Vref を中心
に正負対称に変換することができる。
【0029】なお、アナログ入力電圧Vin’は、アナロ
グ入力電圧Vinが基準電圧Vref を基準に極性反転した
ものであるから、アナログ入力電圧Vinに対する実質的
な閾値Vthは、図2において、D3 ,D2 ,D1 ,D0
=1000,Vth=8Vref/8の行を中心として、上
下の行を対称的に入れ替えたものとなる。このとき、第
1行目はVth=0となる。
グ入力電圧Vinが基準電圧Vref を基準に極性反転した
ものであるから、アナログ入力電圧Vinに対する実質的
な閾値Vthは、図2において、D3 ,D2 ,D1 ,D0
=1000,Vth=8Vref/8の行を中心として、上
下の行を対称的に入れ替えたものとなる。このとき、第
1行目はVth=0となる。
【0030】図1の例では、制御回路9の出力を4ビッ
トとしたが、一般にnビットの場合に、式(4)は、次
のように表される。 Cin(Vin’−Vref )+Cn-1 (Vd(n-1)−Vref ) +Cn-2 (Vd(n-2)−Vref )+・・・+C1 (Vd1−Vref ) +C0 (Vd0−Vref )+Cg (0−Vref )=0 (6) ここで、閾値制御用キャパシタの静電容量Cn-1 〜C0
を制御回路9の出力の重みに対応したものとし、iを1
〜nの整数として、Ci-1 =2i-1 C0 ,Cin=2n C
0 (=Cn-1 +Cn-2 +・・・+C1 +C0 +C0 ),
Cg =C0 とすると、次式のようになる。 (Vin’−Vref )=−1/2(Vd(n-1)−Vref )−1/4(Vd(n-2)−V ref )−1/8(Vd(n-3) −Vref )・・・−1/2n (Vd0−Vref )−1 /2n (0−Vref )=0 (7 )
トとしたが、一般にnビットの場合に、式(4)は、次
のように表される。 Cin(Vin’−Vref )+Cn-1 (Vd(n-1)−Vref ) +Cn-2 (Vd(n-2)−Vref )+・・・+C1 (Vd1−Vref ) +C0 (Vd0−Vref )+Cg (0−Vref )=0 (6) ここで、閾値制御用キャパシタの静電容量Cn-1 〜C0
を制御回路9の出力の重みに対応したものとし、iを1
〜nの整数として、Ci-1 =2i-1 C0 ,Cin=2n C
0 (=Cn-1 +Cn-2 +・・・+C1 +C0 +C0 ),
Cg =C0 とすると、次式のようになる。 (Vin’−Vref )=−1/2(Vd(n-1)−Vref )−1/4(Vd(n-2)−V ref )−1/8(Vd(n-3) −Vref )・・・−1/2n (Vd0−Vref )−1 /2n (0−Vref )=0 (7 )
【0031】この場合、制御回路9の出力Dn-1 ,D
n-2 ,・・・,D1 ,D0 が全て0で、Vd(n-1)=V
d(n-2)=Vd(n-3) =・・・Vd0=0となるときの
Vin’、すなわち、実質的な閾値Vthは、2Vref =V
ddとなる。制御回路9の出力Dn-1 ,Dn-2 ,・・・,
D1 ,D0 が全て1で、Vd(n-1)=Vd(n-2)=V
d(n-3) =・・・Vd0=2Vref となるときのVin’、
すなわち、実質的な閾値Vthは、Vref /2n-1 =Vdd
/2n となり、この値が量子化間隔の幅になる。
n-2 ,・・・,D1 ,D0 が全て0で、Vd(n-1)=V
d(n-2)=Vd(n-3) =・・・Vd0=0となるときの
Vin’、すなわち、実質的な閾値Vthは、2Vref =V
ddとなる。制御回路9の出力Dn-1 ,Dn-2 ,・・・,
D1 ,D0 が全て1で、Vd(n-1)=Vd(n-2)=V
d(n-3) =・・・Vd0=2Vref となるときのVin’、
すなわち、実質的な閾値Vthは、Vref /2n-1 =Vdd
/2n となり、この値が量子化間隔の幅になる。
【0032】上述した説明では、入力キャパシタ6の静
電容量Cin、閾値制御用キャパシタ15〜18、閾値調
整用キャパシタ19の静電容量C3 ,C2 ,C1 ,
C0 ,Cg の比率を特定の比例関係に設定した。上述し
た設定では、0ないし電源電圧V ddの範囲内のアナログ
入力信号の電圧と、これをA/D変換したディジタル値
との関係が比例関係になる。しかし、各コンデンサ間の
比率は上述した設定に限らず、所望のA/D変換特性に
応じて、任意に設定することができる。
電容量Cin、閾値制御用キャパシタ15〜18、閾値調
整用キャパシタ19の静電容量C3 ,C2 ,C1 ,
C0 ,Cg の比率を特定の比例関係に設定した。上述し
た設定では、0ないし電源電圧V ddの範囲内のアナログ
入力信号の電圧と、これをA/D変換したディジタル値
との関係が比例関係になる。しかし、各コンデンサ間の
比率は上述した設定に限らず、所望のA/D変換特性に
応じて、任意に設定することができる。
【0033】また、閾値調整用キャパシタ19の値を調
整することにより、実質的な閾値Vthが直流的に変化
し、アナログ信号入力の電圧とディジタル出力値との対
応関係を電圧方向に移動させることができる。閾値調整
用キャパシタ19の靜電容量を調整する代わりに、この
閾値調整用キャパシタ19に加える所定の電圧を変える
ことによっても調整することができる。この閾値調整用
キャパシタ19を取り除くことも可能である。
整することにより、実質的な閾値Vthが直流的に変化
し、アナログ信号入力の電圧とディジタル出力値との対
応関係を電圧方向に移動させることができる。閾値調整
用キャパシタ19の靜電容量を調整する代わりに、この
閾値調整用キャパシタ19に加える所定の電圧を変える
ことによっても調整することができる。この閾値調整用
キャパシタ19を取り除くことも可能である。
【0034】図3は、図1に示した実施の一形態の一具
体化例を示す回路図である。図1において示したCMO
Sインバータ3等の前段部分は省略している。図中、図
1と同様な部分には同じ符号を付して説明を省略する。
21はインバータ、22〜25はRSフリップフロッ
プ、26〜29はDフリップフロップ、30〜37はD
フリップフロップである。なお、各フリップフロップ
は、所期の動作に必要な入出力端子のみを図示している
が、入力信号のない入力端子がある場合には、オープン
状態とはせず、電源電圧を印加するなどして誤動作のな
いようにする。
体化例を示す回路図である。図1において示したCMO
Sインバータ3等の前段部分は省略している。図中、図
1と同様な部分には同じ符号を付して説明を省略する。
21はインバータ、22〜25はRSフリップフロッ
プ、26〜29はDフリップフロップ、30〜37はD
フリップフロップである。なお、各フリップフロップ
は、所期の動作に必要な入出力端子のみを図示している
が、入力信号のない入力端子がある場合には、オープン
状態とはせず、電源電圧を印加するなどして誤動作のな
いようにする。
【0035】まず、概要構成を説明する。SRフリップ
フロップ22〜25は、マルチプレクサ10〜13を介
して閾値制御用キャパシタ15〜18に基準電圧Vref
を供給してリフレッシュさせるためのものである。Dフ
リップフロップ26〜29は、図1に示した制御回路9
の主要部である逐次近似レジスタであり、A/D変換さ
れたディジタルデータD3 ,D2 ,D1 ,D0 を出力す
るとともに、マルチプレクサ10〜13を介して閾値制
御用キャパシタ15〜18に電源電圧Vdd=2Vref ま
たは0電圧を与えるためのものである。Dフリップフロ
ップ30〜37は、リップルカウンタであり、クロック
信号CLKのタイミングにより時間軸に沿ってSRフリ
ップフロップ22〜25,Dフリップフロップ26〜2
9の動作を制御する。また、マルチプレクサ14は、閾
値調整用キャパシタ19にグランド電圧0Vまたはリフ
レッシュさせるための基準電圧Vref を供給するための
ものである。
フロップ22〜25は、マルチプレクサ10〜13を介
して閾値制御用キャパシタ15〜18に基準電圧Vref
を供給してリフレッシュさせるためのものである。Dフ
リップフロップ26〜29は、図1に示した制御回路9
の主要部である逐次近似レジスタであり、A/D変換さ
れたディジタルデータD3 ,D2 ,D1 ,D0 を出力す
るとともに、マルチプレクサ10〜13を介して閾値制
御用キャパシタ15〜18に電源電圧Vdd=2Vref ま
たは0電圧を与えるためのものである。Dフリップフロ
ップ30〜37は、リップルカウンタであり、クロック
信号CLKのタイミングにより時間軸に沿ってSRフリ
ップフロップ22〜25,Dフリップフロップ26〜2
9の動作を制御する。また、マルチプレクサ14は、閾
値調整用キャパシタ19にグランド電圧0Vまたはリフ
レッシュさせるための基準電圧Vref を供給するための
ものである。
【0036】次に個々の構成について説明する。SRフ
リップフロップ22〜25のセット端子Sには、リフレ
ッシュ信号REFRESHがインバータ21を介して入
力される。また、SRフリップフロップ22〜25のリ
セット端子Rは、Dフリップフロップ30の反転Q出力
端子に接続される。SRフリップフロップ22〜25の
出力端子は、それぞれ、マルチプレクサ10〜13の制
御端子に接続される。
リップフロップ22〜25のセット端子Sには、リフレ
ッシュ信号REFRESHがインバータ21を介して入
力される。また、SRフリップフロップ22〜25のリ
セット端子Rは、Dフリップフロップ30の反転Q出力
端子に接続される。SRフリップフロップ22〜25の
出力端子は、それぞれ、マルチプレクサ10〜13の制
御端子に接続される。
【0037】Dフリップフロップ26は少なくともセッ
トS端子を有する。Dフリップフロップ27〜29は、
セットS端子およびリセットR端子を有する。Dフリッ
プフロップ26のセット端子S,Dフリップフロップ2
7〜29のリセット端子Rには、リセット信号RESE
Tが供給される。Dフリップフロップ27〜29のセッ
ト端子Sは、それぞれ、Dフリップフロップ32,3
4,36の各反転Q出力端子に接続され、これらの接続
により、Dフリップフロップ26〜29を、それぞれ異
なる所定の時点で順次強制的に1とする。Dフリップフ
ロップ26〜29の各D入力端子には、CMOSインバ
ータ7の出力が共通に入力される。Dフリップフロップ
26〜29のクロック入力端子CKは、それぞれ、Dフ
リップフロップ31,33,35,37のQ出力端子に
接続され、それぞれ異なる所定の時点で順次CMOSイ
ンバータ7の出力を取り込む。
トS端子を有する。Dフリップフロップ27〜29は、
セットS端子およびリセットR端子を有する。Dフリッ
プフロップ26のセット端子S,Dフリップフロップ2
7〜29のリセット端子Rには、リセット信号RESE
Tが供給される。Dフリップフロップ27〜29のセッ
ト端子Sは、それぞれ、Dフリップフロップ32,3
4,36の各反転Q出力端子に接続され、これらの接続
により、Dフリップフロップ26〜29を、それぞれ異
なる所定の時点で順次強制的に1とする。Dフリップフ
ロップ26〜29の各D入力端子には、CMOSインバ
ータ7の出力が共通に入力される。Dフリップフロップ
26〜29のクロック入力端子CKは、それぞれ、Dフ
リップフロップ31,33,35,37のQ出力端子に
接続され、それぞれ異なる所定の時点で順次CMOSイ
ンバータ7の出力を取り込む。
【0038】Dフリップフロップ30〜36は、少なく
ともリセット端子Rを有し、Dフリップフロップ37は
少なくともセット端子Sを有する。リセット信号RES
ETにより、Dフリップフロップ30〜36はリセット
されるが、Dフリップフロップ37はセットされる。D
フリップフロップ30〜36の各段のQ出力端子は次段
のD入力端子に接続され、最終段のDフリップフロップ
37のQ出力端子は、初段のDフリップフロップ30の
D入力端子に接続される。クロック信号CLKは、Dフ
リップフロップ30〜37に共通に入力される。リセッ
ト信号RESETによりセットされたときのDフリップ
フロップ37のQ出力の「1」は、クロック信号CLK
によって、順次、Dフリップフロップ30からDフリッ
プフロップ37まで循環する。したがって、Dフリップ
フロップ30〜37は、リップルカウンタとなり、各段
のQ出力,反転Q出力によって、上述したSRフリップ
フロップ22〜25,Dフリップフロップ26〜29の
動作タイミングを制御する。
ともリセット端子Rを有し、Dフリップフロップ37は
少なくともセット端子Sを有する。リセット信号RES
ETにより、Dフリップフロップ30〜36はリセット
されるが、Dフリップフロップ37はセットされる。D
フリップフロップ30〜36の各段のQ出力端子は次段
のD入力端子に接続され、最終段のDフリップフロップ
37のQ出力端子は、初段のDフリップフロップ30の
D入力端子に接続される。クロック信号CLKは、Dフ
リップフロップ30〜37に共通に入力される。リセッ
ト信号RESETによりセットされたときのDフリップ
フロップ37のQ出力の「1」は、クロック信号CLK
によって、順次、Dフリップフロップ30からDフリッ
プフロップ37まで循環する。したがって、Dフリップ
フロップ30〜37は、リップルカウンタとなり、各段
のQ出力,反転Q出力によって、上述したSRフリップ
フロップ22〜25,Dフリップフロップ26〜29の
動作タイミングを制御する。
【0039】図4は、図3に示した具体化回路の動作説
明図である。図中、上の部分は、アナログ入力電圧
Vin’を縦軸とし、横軸を時間としたものである。比較
器としてのCMOSインバータ7の実質的な閾値の変化
過程を全ての場合について図示するとともに、1具体例
を太線で示した。図中、下の部分は、回路各部の波形図
である。41は実質的な閾値Vth、42はクロック信号
CLK,43はリセット信号RESET、44〜47は
図3に示したDフリップフロップ30〜32,37のQ
端子の出力波形である。Dフリップフロップ33〜36
のQ端子の出力波形については図示を省略した。また、
リフレッシュ時の動作状態は省略する。アナログ入力電
圧Vin’が10.5Vref /8であった場合を一例とし
て動作を具体的に説明する。
明図である。図中、上の部分は、アナログ入力電圧
Vin’を縦軸とし、横軸を時間としたものである。比較
器としてのCMOSインバータ7の実質的な閾値の変化
過程を全ての場合について図示するとともに、1具体例
を太線で示した。図中、下の部分は、回路各部の波形図
である。41は実質的な閾値Vth、42はクロック信号
CLK,43はリセット信号RESET、44〜47は
図3に示したDフリップフロップ30〜32,37のQ
端子の出力波形である。Dフリップフロップ33〜36
のQ端子の出力波形については図示を省略した。また、
リフレッシュ時の動作状態は省略する。アナログ入力電
圧Vin’が10.5Vref /8であった場合を一例とし
て動作を具体的に説明する。
【0040】リフレッシュ動作完了後、最初にリセット
信号RESETが「0」となる前では、重み付けコンデ
ンサ15〜18にはマルチプレクサ10〜13を介して
基準電圧Vref が印加され、重み付けコンデンサ19に
はマルチプレクサ14を介してグランド電圧0が印加さ
れるため、式(5)から、実質的な閾値は、Vth=17
Vref /16となっている。最初にリセット信号RES
ETが「0」となったとき、Dフリップフロップ26は
セットされ、Dフリップフロップ27〜29はリセット
され、D3 ,D2 ,D1 ,D0 は「1000」となる
が、マルチプレクサ10〜13が切り替えられないため
に実質的な閾値Vth41は変化しない。
信号RESETが「0」となる前では、重み付けコンデ
ンサ15〜18にはマルチプレクサ10〜13を介して
基準電圧Vref が印加され、重み付けコンデンサ19に
はマルチプレクサ14を介してグランド電圧0が印加さ
れるため、式(5)から、実質的な閾値は、Vth=17
Vref /16となっている。最初にリセット信号RES
ETが「0」となったとき、Dフリップフロップ26は
セットされ、Dフリップフロップ27〜29はリセット
され、D3 ,D2 ,D1 ,D0 は「1000」となる
が、マルチプレクサ10〜13が切り替えられないため
に実質的な閾値Vth41は変化しない。
【0041】リセット信号RESETが「1」に戻った
後の、最初のクロック信号CLKの立ち上がりタイミン
グでは、Dフリップフロップ30の反転Q出力が0と
なり、SRフリップフロップ22〜25をリセットし、
マルチプレクサ10〜13が切り替えられ、D3 ,
D2 ,D1 ,D0 =1000に応じて、閾値制御用キャ
パシタ15に電源電圧Vdd=2Vref ,閾値制御用キャ
パシタ16〜18にグランド電圧0が供給される。閾値
制御用キャパシタ19については、リフレッシュ以外は
常にグランド電圧0が供給される。したがって、実質的
な閾値Vth41は基準電圧Vref となる。アナログ入力
電圧Vin’が10.5Vref /8である場合、CMOS
インバータ7の出力は、基準電圧Vref 未満となる。そ
の結果、Dフリップフロップ26〜29のD入力端子は
「0」となる。
後の、最初のクロック信号CLKの立ち上がりタイミン
グでは、Dフリップフロップ30の反転Q出力が0と
なり、SRフリップフロップ22〜25をリセットし、
マルチプレクサ10〜13が切り替えられ、D3 ,
D2 ,D1 ,D0 =1000に応じて、閾値制御用キャ
パシタ15に電源電圧Vdd=2Vref ,閾値制御用キャ
パシタ16〜18にグランド電圧0が供給される。閾値
制御用キャパシタ19については、リフレッシュ以外は
常にグランド電圧0が供給される。したがって、実質的
な閾値Vth41は基準電圧Vref となる。アナログ入力
電圧Vin’が10.5Vref /8である場合、CMOS
インバータ7の出力は、基準電圧Vref 未満となる。そ
の結果、Dフリップフロップ26〜29のD入力端子は
「0」となる。
【0042】次のクロック信号CLKの立ち上がりタイ
ミングでは、Dフリップフロップ30の反転Q端子出
力が「1」になり、Dフリップフロップ31のQ出力端
子が「1」に立ち上がる。したがって、Dフリップフロ
ップ26は、このときのD入力の値「0」を取り込む
(ラッチ)。その結果、Dフリップフロップ26〜29
の出力は「0000」となり、実質的な閾値Vth41
は、図2に示したように16Vref/8=Vddとな
り、アナログ入力電圧Vin’が10.5Vref /8であ
る場合、CMOSインバータ7の出力は、基準電圧V
ref を超え、Dフリップフロップ26〜29のD入力端
子は「1」となる。
ミングでは、Dフリップフロップ30の反転Q端子出
力が「1」になり、Dフリップフロップ31のQ出力端
子が「1」に立ち上がる。したがって、Dフリップフロ
ップ26は、このときのD入力の値「0」を取り込む
(ラッチ)。その結果、Dフリップフロップ26〜29
の出力は「0000」となり、実質的な閾値Vth41
は、図2に示したように16Vref/8=Vddとな
り、アナログ入力電圧Vin’が10.5Vref /8であ
る場合、CMOSインバータ7の出力は、基準電圧V
ref を超え、Dフリップフロップ26〜29のD入力端
子は「1」となる。
【0043】クロック信号CLKの立ち上がりタイミン
グでは、Dフリップフロップ31のQ出力端子が
「0」に戻り、代わって、Dフリップフロップ32の反
転Q出力端子が「0」になる。したがって、Dフリップ
フロップ27が新たにセットされ、Dフリップフロップ
26〜29の出力は「0100」となり、実質的な閾値
Vth41は、図2に示したように、12Vref /8とな
り、アナログ入力電圧Vin’が10.5Vref /8であ
る場合、CMOSインバータ7の出力は、基準電圧V
ref を超え、Dフリップフロップ26〜29のD入力端
子は「1」を持続する。
グでは、Dフリップフロップ31のQ出力端子が
「0」に戻り、代わって、Dフリップフロップ32の反
転Q出力端子が「0」になる。したがって、Dフリップ
フロップ27が新たにセットされ、Dフリップフロップ
26〜29の出力は「0100」となり、実質的な閾値
Vth41は、図2に示したように、12Vref /8とな
り、アナログ入力電圧Vin’が10.5Vref /8であ
る場合、CMOSインバータ7の出力は、基準電圧V
ref を超え、Dフリップフロップ26〜29のD入力端
子は「1」を持続する。
【0044】クロック信号CLKの立ち上がりタイミン
グでは、Dフリップフロップ32の反転Q出力端子が
「1」に戻り、代わって、Dフリップフロップ33のQ
出力端子が「1」に立ち上がる。したがって、Dフリッ
プフロップ27は、このときのD入力の値「1」を取り
込むがこれは前の状態と変わらない。その結果、Dフリ
ップフロップ26〜29の出力は「0100」を維持
し、実質的な閾値Vth41は変化しない。
グでは、Dフリップフロップ32の反転Q出力端子が
「1」に戻り、代わって、Dフリップフロップ33のQ
出力端子が「1」に立ち上がる。したがって、Dフリッ
プフロップ27は、このときのD入力の値「1」を取り
込むがこれは前の状態と変わらない。その結果、Dフリ
ップフロップ26〜29の出力は「0100」を維持
し、実質的な閾値Vth41は変化しない。
【0045】クロック信号CLKの立ち上がりタイミン
グでは、Dフリップフロップ33のQ出力端子が
「0」に戻り、代わって、Dフリップフロップ34の反
転Q出力端子が「0」になる。したがって、Dフリップ
フロップ28が新たにセットされ、Dフリップフロップ
26〜29の出力は「0110」となり、実質的な閾値
Vth41は、10Vref /8となり、アナログ入力電圧
Vin’が10.5Vref /8である場合、CMOSイン
バータ7の出力は、基準電圧Vref 未満となり、Dフリ
ップフロップ26〜29のD入力端子は「0」となる。
グでは、Dフリップフロップ33のQ出力端子が
「0」に戻り、代わって、Dフリップフロップ34の反
転Q出力端子が「0」になる。したがって、Dフリップ
フロップ28が新たにセットされ、Dフリップフロップ
26〜29の出力は「0110」となり、実質的な閾値
Vth41は、10Vref /8となり、アナログ入力電圧
Vin’が10.5Vref /8である場合、CMOSイン
バータ7の出力は、基準電圧Vref 未満となり、Dフリ
ップフロップ26〜29のD入力端子は「0」となる。
【0046】クロック信号CLKの立ち上がりタイミン
グでは、Dフリップフロップ34の反転Q出力端子が
「1」に戻り、代わって、Dフリップフロップ35のQ
出力端子が「1」に立ち上がる。したがって、Dフリッ
プフロップ28は、このときのD入力の値「0」を取り
込む。その結果、Dフリップフロップ26〜29の出力
は「0100」に戻る。
グでは、Dフリップフロップ34の反転Q出力端子が
「1」に戻り、代わって、Dフリップフロップ35のQ
出力端子が「1」に立ち上がる。したがって、Dフリッ
プフロップ28は、このときのD入力の値「0」を取り
込む。その結果、Dフリップフロップ26〜29の出力
は「0100」に戻る。
【0047】クロック信号CLKの立ち上がりタイミン
グでは、Dフリップフロップ35のQ出力端子が
「0」に戻り、代わって、Dフリップフロップ36の反
転Q出力端子が「0」になる。したがって、Dフリップ
フロップ29が新たにセットされ、Dフリップフロップ
26〜29の出力は「0101」となり、実質的な閾値
Vth41は、図2に示したように、11Vref /8とな
り、アナログ入力電圧Vin’が10.5Vref /8であ
る場合、CMOSインバータ7の出力は、基準電圧V
ref を超え、Dフリップフロップ26〜29のD入力端
子は「1」となる。
グでは、Dフリップフロップ35のQ出力端子が
「0」に戻り、代わって、Dフリップフロップ36の反
転Q出力端子が「0」になる。したがって、Dフリップ
フロップ29が新たにセットされ、Dフリップフロップ
26〜29の出力は「0101」となり、実質的な閾値
Vth41は、図2に示したように、11Vref /8とな
り、アナログ入力電圧Vin’が10.5Vref /8であ
る場合、CMOSインバータ7の出力は、基準電圧V
ref を超え、Dフリップフロップ26〜29のD入力端
子は「1」となる。
【0048】クロック信号CLKの立ち上がりタイミン
グでは、Dフリップフロップ36の反転Q出力端子が
「1」に戻り、代わって、Dフリップフロップ37のQ
出力端子が「1」に立ち上がる。したがって、Dフリッ
プフロップ29は、このときのD入力の値「1」を取り
込む。その結果、Dフリップフロップ26〜29の出力
は「0101」を維持する。
グでは、Dフリップフロップ36の反転Q出力端子が
「1」に戻り、代わって、Dフリップフロップ37のQ
出力端子が「1」に立ち上がる。したがって、Dフリッ
プフロップ29は、このときのD入力の値「1」を取り
込む。その結果、Dフリップフロップ26〜29の出力
は「0101」を維持する。
【0049】以上で1回のA/D変換動作が終了し、こ
のときのDフリップフロップ26〜29の出力D3 ,D
2 ,D1 ,D0 がA/D変換出力となり、ディジタルデ
ータ「0101」が出力される。このディジタル値は、
アナログ入力信号Vin’が、10Vref /8を超え11
Vref /8未満であることを示す。アナログ入力信号V
in’が、0電圧以上16Vref /8未満の値をとるとき
に、実質的な閾値Vth41は、図示のように16通りの
変化態様をとる。
のときのDフリップフロップ26〜29の出力D3 ,D
2 ,D1 ,D0 がA/D変換出力となり、ディジタルデ
ータ「0101」が出力される。このディジタル値は、
アナログ入力信号Vin’が、10Vref /8を超え11
Vref /8未満であることを示す。アナログ入力信号V
in’が、0電圧以上16Vref /8未満の値をとるとき
に、実質的な閾値Vth41は、図示のように16通りの
変化態様をとる。
【0050】次のサンプルホールドされたアナログ入力
信号Vinが図1のマルチプレクサ1に入力された後、再
び、リセット信号RSTによりリセットしてクロック信
号CLKのタイミングに応じて同様の動作が繰り返され
る。したがって、次のサンプルタイミングでサンプルホ
ールドされたアナログ入力電圧Vinを新たに入力してA
/D変換することができる。あるいは、一旦リフレッシ
ュ動作をさせた後に、次のアナログ入力電圧Vinを入力
してA/D変換するようにしてもよい。なお、A/D変
換器の出力端子となるD3 〜D0 は、Dフリップフロッ
プ26〜29のQ出力から取り出したが、マルチプレク
サ10〜13から取り出してもよい。反転Q出力端子を
設けてここから取り出してもよい。
信号Vinが図1のマルチプレクサ1に入力された後、再
び、リセット信号RSTによりリセットしてクロック信
号CLKのタイミングに応じて同様の動作が繰り返され
る。したがって、次のサンプルタイミングでサンプルホ
ールドされたアナログ入力電圧Vinを新たに入力してA
/D変換することができる。あるいは、一旦リフレッシ
ュ動作をさせた後に、次のアナログ入力電圧Vinを入力
してA/D変換するようにしてもよい。なお、A/D変
換器の出力端子となるD3 〜D0 は、Dフリップフロッ
プ26〜29のQ出力から取り出したが、マルチプレク
サ10〜13から取り出してもよい。反転Q出力端子を
設けてここから取り出してもよい。
【0051】上述したように、図3に示した回路構成で
は、CMOSインバータ7による比較結果の取り込み
と、次ビットの判定のための次段の強制「1」セットと
を交互に異なるタイミングで行うようにしており、1度
のタイミングで、D3 ,D2 ,D1 ,D0 の内、変化す
るとしても1ビットしか変化しない特長を有している
が、4ビットのA/D変換のために、比較的長い8クロ
ックサイクルを要する。しかし、クロックサイクルを短
くするように変形することは可能である。
は、CMOSインバータ7による比較結果の取り込み
と、次ビットの判定のための次段の強制「1」セットと
を交互に異なるタイミングで行うようにしており、1度
のタイミングで、D3 ,D2 ,D1 ,D0 の内、変化す
るとしても1ビットしか変化しない特長を有している
が、4ビットのA/D変換のために、比較的長い8クロ
ックサイクルを要する。しかし、クロックサイクルを短
くするように変形することは可能である。
【0052】図5は、図3に示した具体化回路の第1の
変形例を説明するための部分的な回路図である。図中、
図3と同様な部分には同じ符号を付して説明を省略す
る。36aは、図3に示したDフリップフロップ36の
リセット端子の代わりにセット端子を備えたDフリップ
フロップである。この変形例は、クロック信号CLKの
立ち上がりと立ち下がりとを用いたものである。CMO
Sインバータ7による比較結果の取り込み(ラッチ)
は、クロック信号の立ち下がりで行うようにし、一方、
逐次近似値の次ビットの判定のために次段を強制的に
「1」にするセットをクロック信号の立ち上がりで行う
ことができる。Dフリップフロップ36aは、図3に示
したDフリップフロップ37のセット機能も兼ね備えて
いる。
変形例を説明するための部分的な回路図である。図中、
図3と同様な部分には同じ符号を付して説明を省略す
る。36aは、図3に示したDフリップフロップ36の
リセット端子の代わりにセット端子を備えたDフリップ
フロップである。この変形例は、クロック信号CLKの
立ち上がりと立ち下がりとを用いたものである。CMO
Sインバータ7による比較結果の取り込み(ラッチ)
は、クロック信号の立ち下がりで行うようにし、一方、
逐次近似値の次ビットの判定のために次段を強制的に
「1」にするセットをクロック信号の立ち上がりで行う
ことができる。Dフリップフロップ36aは、図3に示
したDフリップフロップ37のセット機能も兼ね備えて
いる。
【0053】図6は、図3に示した具体化回路の第2の
変形例を説明するための部分的な回路図である。図中、
図3と同様な部分には同じ符号を付して説明を省略す
る。31a,33a,35aは、図3に示したDフリッ
プフロップ31,33,35に反転Q出力端子を備えた
Dフリップフロップである。この変形例は、CMOSイ
ンバータ7による比較結果の取り込みと、逐次近似値の
次ビットの判定のために次段を強制的に「1」にセット
することとを同時に行うものである。Dフリップフロッ
プの段数を5段に短縮することができる。
変形例を説明するための部分的な回路図である。図中、
図3と同様な部分には同じ符号を付して説明を省略す
る。31a,33a,35aは、図3に示したDフリッ
プフロップ31,33,35に反転Q出力端子を備えた
Dフリップフロップである。この変形例は、CMOSイ
ンバータ7による比較結果の取り込みと、逐次近似値の
次ビットの判定のために次段を強制的に「1」にセット
することとを同時に行うものである。Dフリップフロッ
プの段数を5段に短縮することができる。
【0054】クロック信号CLKの立ち上がりタイミン
グにおいては、Dフリップフロップ26による比較判
定結果の取り込みと、Dフリップフロップ27のセット
とを同時に行う。クロック信号CLKの立ち上がりタイ
ミングにおいては、Dフリップフロップ27による比
較判定結果の取り込みと、Dフリップフロップ28のセ
ットとを同時に行う。クロック信号CLKの立ち上がり
タイミングにおいては、Dフリップフロップ28によ
る比較判定結果の取り込みと、Dフリップフロップ29
のセットとを同時に行う。クロック信号CLKの立ち上
がりタイミングにおいては、Dフリップフロップ29
による比較判定結果の取り込みを行う。
グにおいては、Dフリップフロップ26による比較判
定結果の取り込みと、Dフリップフロップ27のセット
とを同時に行う。クロック信号CLKの立ち上がりタイ
ミングにおいては、Dフリップフロップ27による比
較判定結果の取り込みと、Dフリップフロップ28のセ
ットとを同時に行う。クロック信号CLKの立ち上がり
タイミングにおいては、Dフリップフロップ28によ
る比較判定結果の取り込みと、Dフリップフロップ29
のセットとを同時に行う。クロック信号CLKの立ち上
がりタイミングにおいては、Dフリップフロップ29
による比較判定結果の取り込みを行う。
【0055】次に、図7〜図9を参照して、図1に示し
たブロック構成図の回路要素であるCMOSインバータ
3,CMOSインバータ7の具体例、および、CMOS
インバータ7に置き換え可能な比較器の具体例を説明す
る。図7は、図1に示したCMOSインバータ3の一具
体例の回路構成図である。図中、51は入力キャパシ
タ、52,54,58はPMOSFET(p−chan
nel MOSFET)、53,55,59はNMOS
FET(n−channel MOSFET)、56,
57は抵抗、60は位相調整キャパシタ、61は帰還キ
ャパシタである。PMOSFETとNMOSFETの3
つの対52,53、54,55、58,59が、それぞ
れCMOSFET(complementary MO
SFET)を構成し、インバータの機能を有している。
このCMOSインバータ3は、CMOSFETのインバ
ータの出力がハイレベルからローレベル、あるいはこの
逆に遷移する領域を利用して高増幅率の増幅器として使
用するものであり、3段の縦続構成をとる。
たブロック構成図の回路要素であるCMOSインバータ
3,CMOSインバータ7の具体例、および、CMOS
インバータ7に置き換え可能な比較器の具体例を説明す
る。図7は、図1に示したCMOSインバータ3の一具
体例の回路構成図である。図中、51は入力キャパシ
タ、52,54,58はPMOSFET(p−chan
nel MOSFET)、53,55,59はNMOS
FET(n−channel MOSFET)、56,
57は抵抗、60は位相調整キャパシタ、61は帰還キ
ャパシタである。PMOSFETとNMOSFETの3
つの対52,53、54,55、58,59が、それぞ
れCMOSFET(complementary MO
SFET)を構成し、インバータの機能を有している。
このCMOSインバータ3は、CMOSFETのインバ
ータの出力がハイレベルからローレベル、あるいはこの
逆に遷移する領域を利用して高増幅率の増幅器として使
用するものであり、3段の縦続構成をとる。
【0056】このように構成されたCMOSインバータ
3において、電圧増幅率が非常に大きいために入力側の
B点における電圧はほぼ一定の値となり、この電圧が基
準電圧Vref となる。このB点は、入力キャパシタ5
1,帰還キャパシタ61,PMOSFET52,NMO
SFET53によって、フローティング状態にある。し
たがって、電荷保存式が成り立ち、初期状態においてB
点における電荷の総量が0であるとすると、入力電圧が
印加された後においても電荷の総量は0となる。入力キ
ャパシタ51の静電容量をCin、帰還キャパシタ61の
静電容量をCfとしたときに、図1を参照して説明した
ように、式(1)が成り立つ。抵抗56,57は増幅器
のゲインを制御するために、また、位相調整キャパシタ
60は、CMOSインバータの発振を防止するためのも
のである。片電源の場合、上述した基準電圧Vref は、
電源電圧Vddの1/2として、増幅器のダイナミックレ
ンジが最大になるように設計される。正負2電源の場合
には、Vref を0電圧にすることができる。
3において、電圧増幅率が非常に大きいために入力側の
B点における電圧はほぼ一定の値となり、この電圧が基
準電圧Vref となる。このB点は、入力キャパシタ5
1,帰還キャパシタ61,PMOSFET52,NMO
SFET53によって、フローティング状態にある。し
たがって、電荷保存式が成り立ち、初期状態においてB
点における電荷の総量が0であるとすると、入力電圧が
印加された後においても電荷の総量は0となる。入力キ
ャパシタ51の静電容量をCin、帰還キャパシタ61の
静電容量をCfとしたときに、図1を参照して説明した
ように、式(1)が成り立つ。抵抗56,57は増幅器
のゲインを制御するために、また、位相調整キャパシタ
60は、CMOSインバータの発振を防止するためのも
のである。片電源の場合、上述した基準電圧Vref は、
電源電圧Vddの1/2として、増幅器のダイナミックレ
ンジが最大になるように設計される。正負2電源の場合
には、Vref を0電圧にすることができる。
【0057】図8は、図1に示したCMOSインバータ
7の一具体例の回路構成図である。図中、71はPMO
SFET、72はNMOSFETである。このCMOS
インバータ7は、1つのCMOSFETを用いたもので
あり、CMOSFETの出力がハイレベル,ローレベル
のいずれか一方に急激に変化する論理閾値を比較器の閾
値として使用するものである。この閾値は、基準電圧V
ref であり、片電源の場合、電源電圧Vddの1/2に設
計される。
7の一具体例の回路構成図である。図中、71はPMO
SFET、72はNMOSFETである。このCMOS
インバータ7は、1つのCMOSFETを用いたもので
あり、CMOSFETの出力がハイレベル,ローレベル
のいずれか一方に急激に変化する論理閾値を比較器の閾
値として使用するものである。この閾値は、基準電圧V
ref であり、片電源の場合、電源電圧Vddの1/2に設
計される。
【0058】図9は、図1に示したCMOSインバータ
7に置き換えることができる差動入力正帰還型比較器の
回路構成図である。図中、81,83,84,85,8
9はPMOSFET、82,86,87,88,90は
NMOSFETである。この比較器は正帰還部を有する
差動入力型の比較器である。ゲインを高くとることがで
き、アナログ入力信号が閾値に近い値になったときにも
比較出力が不安定になりにくいなどの特長がある。
7に置き換えることができる差動入力正帰還型比較器の
回路構成図である。図中、81,83,84,85,8
9はPMOSFET、82,86,87,88,90は
NMOSFETである。この比較器は正帰還部を有する
差動入力型の比較器である。ゲインを高くとることがで
き、アナログ入力信号が閾値に近い値になったときにも
比較出力が不安定になりにくいなどの特長がある。
【0059】全体として左右対称型に構成されている。
中心部分において、電源電圧Vddは、PMOSFET8
3を介しPMOSFET84,85に対して共通に供給
される。PMOSFET84,85のドレイン電極は、
それぞれNMOSFET87,88の出力側のドレイン
電極に接続され、NMOSFET87,88の他方のソ
ース電極は共に電源のグランド端子に接続される。NM
OSFET87,88のゲート電極は、他方のNMOS
FET88,87のドレイン電極にたすき掛けに接続さ
れる。また、PMOSFET84,85の両ドレイン電
極間には、NMOSFET86が接続されている。PM
OSFET84のドレイン電極は、左側のPMOSFE
T81,NMOSFET82の一対からなるCMOSF
ETのゲート電極に接続され、PMOSFET85のド
レイン電極は、右側のPMOSFET89,NMOSF
ET90の一対からなるCMOSFETのゲート電極に
接続される。いずれのCMOSFETも電源電圧Vddと
電源のグランド電圧が供給される。
中心部分において、電源電圧Vddは、PMOSFET8
3を介しPMOSFET84,85に対して共通に供給
される。PMOSFET84,85のドレイン電極は、
それぞれNMOSFET87,88の出力側のドレイン
電極に接続され、NMOSFET87,88の他方のソ
ース電極は共に電源のグランド端子に接続される。NM
OSFET87,88のゲート電極は、他方のNMOS
FET88,87のドレイン電極にたすき掛けに接続さ
れる。また、PMOSFET84,85の両ドレイン電
極間には、NMOSFET86が接続されている。PM
OSFET84のドレイン電極は、左側のPMOSFE
T81,NMOSFET82の一対からなるCMOSF
ETのゲート電極に接続され、PMOSFET85のド
レイン電極は、右側のPMOSFET89,NMOSF
ET90の一対からなるCMOSFETのゲート電極に
接続される。いずれのCMOSFETも電源電圧Vddと
電源のグランド電圧が供給される。
【0060】上述した接続構成において、PMOSFE
T83は、このゲート電極にバイアス電圧を印加するこ
とによって定電流制御回路となる。バイアス電圧を調整
することにより電流値を調整することができる。電流を
多くすると動作速度が速くなるので、用途に応じて動作
速度を調整することができる。PMOSFET84のゲ
ート電極は、比較器の−側の入力端子となりアナログ入
力電圧Vin’が入力される。PMOSFET85のゲー
ト電極は、比較器の+側の入力端子となり基準電圧が図
示しない外部の基準電源発生回路から入力される。
T83は、このゲート電極にバイアス電圧を印加するこ
とによって定電流制御回路となる。バイアス電圧を調整
することにより電流値を調整することができる。電流を
多くすると動作速度が速くなるので、用途に応じて動作
速度を調整することができる。PMOSFET84のゲ
ート電極は、比較器の−側の入力端子となりアナログ入
力電圧Vin’が入力される。PMOSFET85のゲー
ト電極は、比較器の+側の入力端子となり基準電圧が図
示しない外部の基準電源発生回路から入力される。
【0061】図1のCMOSインバータ7にそのまま置
き換え可能な比較器として用いる場合には、電源電圧V
ddの1/2である基準電圧Vref が印加される。NMO
SFET86は、スリープ用のスイッチであり、このゲ
ート電極にクロック信号CLK2が供給される。NMO
SFET86をPMOSFETに置き換えることも可能
である。左側のPMOSFET89,NMOSFET9
0の一対からなるCMOSFETは、バッファ段であ
り、この出力は比較器の出力端子となる。
き換え可能な比較器として用いる場合には、電源電圧V
ddの1/2である基準電圧Vref が印加される。NMO
SFET86は、スリープ用のスイッチであり、このゲ
ート電極にクロック信号CLK2が供給される。NMO
SFET86をPMOSFETに置き換えることも可能
である。左側のPMOSFET89,NMOSFET9
0の一対からなるCMOSFETは、バッファ段であ
り、この出力は比較器の出力端子となる。
【0062】なお、この比較器は、図1のCMOSイン
バータ7に合わせて、入力に対して出力位相が反転する
反転出力型として使用しているが、非反転出力型とする
ことも可能である。この場合、左側のPMOSFET8
1,NMOSFET82の一対からなるCMOSFET
から出力端子を取り出すか、アナログ入力電圧と基準電
圧を入力する入力端子を逆にすればよい。非反転出力型
として図1に示したCMOSインバータ7に置き換える
と、アナログ入力電圧Vin’が実質的な閾値Vthを超え
たときに出力電圧がハイレベルとなり、アナログ入力電
圧Vin’が実質的な閾値Vth未満のときに出力電圧がロ
ーレベルとなり、CMOSインバータ7の場合とは逆に
なるが、制御回路9内の論理処理を一部変更するだけで
同様の逐次比較型A/D変換動作をさせることができ
る。
バータ7に合わせて、入力に対して出力位相が反転する
反転出力型として使用しているが、非反転出力型とする
ことも可能である。この場合、左側のPMOSFET8
1,NMOSFET82の一対からなるCMOSFET
から出力端子を取り出すか、アナログ入力電圧と基準電
圧を入力する入力端子を逆にすればよい。非反転出力型
として図1に示したCMOSインバータ7に置き換える
と、アナログ入力電圧Vin’が実質的な閾値Vthを超え
たときに出力電圧がハイレベルとなり、アナログ入力電
圧Vin’が実質的な閾値Vth未満のときに出力電圧がロ
ーレベルとなり、CMOSインバータ7の場合とは逆に
なるが、制御回路9内の論理処理を一部変更するだけで
同様の逐次比較型A/D変換動作をさせることができ
る。
【0063】回路動作を説明する。最初にNMOSFE
T86のゲート電極に供給されるクロック信号がハイレ
ベルのときに、アノード電極とカソード電極間がショー
トして、動作が停止したスリープ状態にしている。この
とき、回路設計を完全な対称状態からわずかにアンバラ
ンスにすることにより、PMOSFET85の出力がロ
ーレベルとなり、出力端子OUTPUTがハイレベルに
なるようにしてある。バランスがとれすぎていると、中
間電位となって、電流が流れ続けて消費電力が増加する
ことになる。
T86のゲート電極に供給されるクロック信号がハイレ
ベルのときに、アノード電極とカソード電極間がショー
トして、動作が停止したスリープ状態にしている。この
とき、回路設計を完全な対称状態からわずかにアンバラ
ンスにすることにより、PMOSFET85の出力がロ
ーレベルとなり、出力端子OUTPUTがハイレベルに
なるようにしてある。バランスがとれすぎていると、中
間電位となって、電流が流れ続けて消費電力が増加する
ことになる。
【0064】アナログ入力信号が安定して変換ができる
時期になったとき、例えば、前段のサンプルホールド回
路の出力が安定した時期になったときに、NMOSFE
T86のゲート電極に供給されるクロック信号をローレ
ベルに変化させる。このとき、NMOSFET86はオ
ープンとなり、PMOSFET84のゲート電極側のア
ナログ入力電圧Vin’と、PMOSFET85のゲート
電極側の基準電圧との比較動作が開始される。
時期になったとき、例えば、前段のサンプルホールド回
路の出力が安定した時期になったときに、NMOSFE
T86のゲート電極に供給されるクロック信号をローレ
ベルに変化させる。このとき、NMOSFET86はオ
ープンとなり、PMOSFET84のゲート電極側のア
ナログ入力電圧Vin’と、PMOSFET85のゲート
電極側の基準電圧との比較動作が開始される。
【0065】PMOSFET84,85の出力はフロー
ティング状態になり、アナログ入力電圧Vin’が基準電
圧よりもわずかに大きいときには、この差電圧により、
NMOSFET82,88間に形成された正帰還ループ
により高速度でPMOSFET85の出力電圧がハイレ
ベルになり、出力端子OUTPUTの電圧はローレベル
となる。一方、アナログ入力電圧Vin’が基準電圧より
もわずかに低い場合には、スリープ状態と同じ状態に戻
り、比較器の出力電圧はハイレベルを維持する。なお、
左側のPMOSFET81,NMOSFET82は、右
側のPMOSFET89,NMOSFET90と対称配
置にするために設けたもので、これにより比較器の感度
を高めている。
ティング状態になり、アナログ入力電圧Vin’が基準電
圧よりもわずかに大きいときには、この差電圧により、
NMOSFET82,88間に形成された正帰還ループ
により高速度でPMOSFET85の出力電圧がハイレ
ベルになり、出力端子OUTPUTの電圧はローレベル
となる。一方、アナログ入力電圧Vin’が基準電圧より
もわずかに低い場合には、スリープ状態と同じ状態に戻
り、比較器の出力電圧はハイレベルを維持する。なお、
左側のPMOSFET81,NMOSFET82は、右
側のPMOSFET89,NMOSFET90と対称配
置にするために設けたもので、これにより比較器の感度
を高めている。
【0066】この比較器は、比較動作の前に回路をスリ
ープさせる必要があるが、正帰還をかけるために感度が
高く、微小な変化でも急激に出力変化するため、安定し
た出力信号を得ることができる。図8に示したような、
CMOSインバータを比較器として用いた場合よりも増
幅率が高いため、アナログ入力信号が閾値近辺になると
きも安定した出力状態が得られる。なお、図1に示した
インバータ7の入出力ショート用スイッチは不要とな
る。
ープさせる必要があるが、正帰還をかけるために感度が
高く、微小な変化でも急激に出力変化するため、安定し
た出力信号を得ることができる。図8に示したような、
CMOSインバータを比較器として用いた場合よりも増
幅率が高いため、アナログ入力信号が閾値近辺になると
きも安定した出力状態が得られる。なお、図1に示した
インバータ7の入出力ショート用スイッチは不要とな
る。
【0067】図9に示した差動入力正帰還型比較器を図
3に示した具体回路のCMOSインバータ7の代わりに
用いるには、NMOSFET86のゲートに印加するク
ロック信号CLK2と図3に示したクロック信号CLK
との位相同期関係を考慮する必要がある。クロック信号
CLK2は、比較出力が取り込まれる前にハイレベルか
らローレベルに変化して、比較動作が行われるようにす
ればよい。
3に示した具体回路のCMOSインバータ7の代わりに
用いるには、NMOSFET86のゲートに印加するク
ロック信号CLK2と図3に示したクロック信号CLK
との位相同期関係を考慮する必要がある。クロック信号
CLK2は、比較出力が取り込まれる前にハイレベルか
らローレベルに変化して、比較動作が行われるようにす
ればよい。
【0068】図4に示した動作説明図においては、クロ
ック信号CLKの立ち上がりタイミング,,,
において、それぞれ、Dフリップフロップ26,27,
28,29がCMOSインバータ7の出力を取り込んで
いる。したがって、クロック信号CLK2は、クロック
信号CLKの立ち上がりタイミング,,,の直
前にハイレベルからローレベルに変化して比較動作を行
い、比較出力の取り込み完了後に再びハイレベルに戻る
ようなクロック信号とすればよい。
ック信号CLKの立ち上がりタイミング,,,
において、それぞれ、Dフリップフロップ26,27,
28,29がCMOSインバータ7の出力を取り込んで
いる。したがって、クロック信号CLK2は、クロック
信号CLKの立ち上がりタイミング,,,の直
前にハイレベルからローレベルに変化して比較動作を行
い、比較出力の取り込み完了後に再びハイレベルに戻る
ようなクロック信号とすればよい。
【0069】その一例としては、クロック信号CLKを
分周し、クロック信号CLKの立ち上がりタイミング
、の中間で立ち下がり、立ち上がりタイミング,
の中間で立ち上がり、立ち上がりタイミング,の
中間で再び立ち下がり、以後同じ周期を繰り返すものを
クロック信号をCLK2とすることができる。また、比
較動作をしないクロック信号CLKの立ち上がりタイミ
ング,,・・・において比較しても差し支えない
ため、クロック信号CLKより位相を少し進めたものを
クロック信号CLK2としてもよい。言い換えれば、ク
ロック信号CLK2を遅延手段で少し遅延させたものを
クロック信号CLKとしてもよい。
分周し、クロック信号CLKの立ち上がりタイミング
、の中間で立ち下がり、立ち上がりタイミング,
の中間で立ち上がり、立ち上がりタイミング,の
中間で再び立ち下がり、以後同じ周期を繰り返すものを
クロック信号をCLK2とすることができる。また、比
較動作をしないクロック信号CLKの立ち上がりタイミ
ング,,・・・において比較しても差し支えない
ため、クロック信号CLKより位相を少し進めたものを
クロック信号CLK2としてもよい。言い換えれば、ク
ロック信号CLK2を遅延手段で少し遅延させたものを
クロック信号CLKとしてもよい。
【0070】上述した説明では、図9の差動入力正帰還
型比較器を、図1に示した逐次比較型A/D変換器のC
MOSインバータ7に置き換えて使用した。しかし、こ
の差動入力正帰還型比較器は、回路構成の異なる他の逐
次比較型A/D変換器の比較器、あるいは、用途を特に
限定しない一般的な比較器として用いることもできる。
スリープスイッチの制御ができれば、ゲインが高く安定
した比較動作ができる比較器を提供することができる。
型比較器を、図1に示した逐次比較型A/D変換器のC
MOSインバータ7に置き換えて使用した。しかし、こ
の差動入力正帰還型比較器は、回路構成の異なる他の逐
次比較型A/D変換器の比較器、あるいは、用途を特に
限定しない一般的な比較器として用いることもできる。
スリープスイッチの制御ができれば、ゲインが高く安定
した比較動作ができる比較器を提供することができる。
【0071】
【発明の効果】上述した説明から明らかなように、本発
明によれば、回路規模が小さくコンパクトな構成で、か
つ、低消費電力、高変換精度を実現する逐次比較型A/
D変換器を得ることができる。半導体集積回路化が容易
になり、高集積回路化が要求される、例えば、ディジタ
ル移動通信の携帯端末機のディジタル信号処理に必要な
A/D変換器に用いると好適である。比較器にCMOS
インバータを用いることにより、さらに低消費電力とな
り、また、比較器にMOSFETを用い正帰還部を有す
る差動入力型比較器を用いることにより、低消費電力で
ゲインが高く安定した動作をさせることが可能となる。
明によれば、回路規模が小さくコンパクトな構成で、か
つ、低消費電力、高変換精度を実現する逐次比較型A/
D変換器を得ることができる。半導体集積回路化が容易
になり、高集積回路化が要求される、例えば、ディジタ
ル移動通信の携帯端末機のディジタル信号処理に必要な
A/D変換器に用いると好適である。比較器にCMOS
インバータを用いることにより、さらに低消費電力とな
り、また、比較器にMOSFETを用い正帰還部を有す
る差動入力型比較器を用いることにより、低消費電力で
ゲインが高く安定した動作をさせることが可能となる。
【図1】本発明の逐次比較型A/D変換器の実施の一形
態のブロック構成図である。
態のブロック構成図である。
【図2】制御回路により設定されるCMOSインバータ
7の実質的な閾値Vthを表す説明図である。
7の実質的な閾値Vthを表す説明図である。
【図3】図1に示した実施の一形態の一具体化例を示す
回路図である。
回路図である。
【図4】図3に示した具体化回路の動作説明図である。
【図5】図3に示した具体化回路の第1の変形例を説明
するための部分的な回路図である。
するための部分的な回路図である。
【図6】図3に示した具体化回路の第2の変形例を説明
するための部分的な回路図である。
するための部分的な回路図である。
【図7】図1に示したCMOSインバータ3の一具体例
の回路構成図である。
の回路構成図である。
【図8】図1に示したCMOSインバータ7の一具体例
の回路構成図である。
の回路構成図である。
【図9】図1に示したCMOSインバータ7に置き換え
ることができる差動入力正帰還型比較器の回路構成図で
ある。
ることができる差動入力正帰還型比較器の回路構成図で
ある。
1,10〜14 マルチプレクサ、2,6,51 入力
キャパシタ、3,7CMOSインバータ、4,61 帰
還キャパシタ、5,8 スイッチ、9 制御回路、15
〜19 閾値制御用キャパシタ、22〜25 RSフリ
ップフロップ、26〜29,30〜37,31a,33
a,35a,36a Dフリップフロップ、52,5
4,58,71,81,83,84,85,89 PM
OSFET、53,55,59、72,82,86,8
7,88,90 NMOSFET、60 位相調整キャ
パシタ
キャパシタ、3,7CMOSインバータ、4,61 帰
還キャパシタ、5,8 スイッチ、9 制御回路、15
〜19 閾値制御用キャパシタ、22〜25 RSフリ
ップフロップ、26〜29,30〜37,31a,33
a,35a,36a Dフリップフロップ、52,5
4,58,71,81,83,84,85,89 PM
OSFET、53,55,59、72,82,86,8
7,88,90 NMOSFET、60 位相調整キャ
パシタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 秦 暁凌 東京都世田谷区北沢3−5−18 鷹山ビル 株式会社鷹山内 (72)発明者 戸松 隆 東京都世田谷区北沢3−5−18 鷹山ビル 株式会社鷹山内
Claims (7)
- 【請求項1】 入力電圧を所定の基準電圧と比較する比
較器と、アナログ入力信号を前記比較器の入力部に供給
する入力キャパシタと、ディジタル値を保持する複数段
の出力レジスタを有し所定のタイミング信号に応じて前
記比較器の出力を入力して前記出力レジスタに保持され
た前記ディジタル値が前記アナログ入力信号の電圧レベ
ルの近似値に対応するように逐次制御する制御部と、前
記出力レジスタの各段が出力する電圧をそれぞれ前記比
較器の入力部に供給する複数の閾値制御用キャパシタを
有することを特徴とする逐次比較型A/D変換器。 - 【請求項2】 所定電圧を前記比較器の入力部に供給す
る閾値調整用キャパシタを有し、前記出力レジスタは、
nビットのディジタル値の各ビットを保持し、前記各ビ
ットに応じた電圧レベルを出力するn段のレジスタであ
り、複数の前記閾値制御用キャパシタは、それぞれ前記
出力レジスタの各段のビットの重みに対応した静電容量
を有し、前記出力レジスタの各段が出力する電圧を前記
比較器の入力部に供給することを特徴とする請求項1に
記載の逐次比較型A/D変換器。 - 【請求項3】 前記入力キャパシタ,前記複数の閾値制
御用キャパシタ,前記閾値調整用キャパシタの蓄積電荷
を放電させるリフレッシュ制御手段を有することを特徴
とする請求項2に記載の逐次比較型A/D変換器。 - 【請求項4】 前記比較器は、前記基準電圧を論理閾値
として具有するCMOSインバータであることを特徴と
する請求項1ないし3のいずれか1項に記載の逐次比較
型A/D変換器。 - 【請求項5】 前記比較器は、差動入力型比較器であ
り、前記アナログ入力信号と前記基準電圧とが差動入力
されることを特徴とする請求項1ないし3のいずれか1
項に記載の逐次比較型A/D変換器。 - 【請求項6】 前記差動入力型比較器は、差動入力部
と、該差動入力部の第1および第2の出力端に接続され
た正帰還部と、前記第1および第2の出力端を入力端と
する第1および第2のバッファ段と、前記第1および第
2の出力端の間に接続され両出力端の間を短絡または開
放するスイッチング部を有し、該第1,第2のバッファ
段の一方の出力端を外部出力端とし、前記スイッチング
部を短絡状態から開放状態に制御するときに差動入力の
比較動作が行なわれることを特徴とする請求項5に記載
の逐次比較型A/D変換器。 - 【請求項7】 前記差動入力部は、第1,第2,第3の
PMOSFETを有し、前記第1,第2のPMOSFE
Tは、出力電極の一方が相互に接続されて前記第3のP
MOSFETを介し電源の正側に接続されたものであ
り、前記第3のPMOSFETは、ゲート電極に所定の
バイアス電圧が印加されたものであり、前記正帰還部
は、第1,第2のNMOSFETを有し、第1のNMO
SFETの一方の出力電極が第2のNMOSFETのゲ
ート電極に接続され、前記第2のNMOSFETの一方
の出力電極が前記第1のNMOSFETのゲート電極に
接続され、前記第1,第2のNMOSFETのそれぞれ
他方の出力電極が前記電源のグランド側に接続されたも
のであり、前記第1,第2のバッファ段は、それぞれ、
CMOSFETであり、前記スイッチング部は、NMO
SFETまたはPMOSFETであることを特徴とする
請求項6に記載の逐次比較型A/D変換器。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15430997A JPH10336033A (ja) | 1997-05-29 | 1997-05-29 | 逐次比較型a/d変換器 |
US09/075,342 US6281831B1 (en) | 1997-05-15 | 1998-05-11 | Analog to digital converter |
DE69817443T DE69817443T2 (de) | 1997-05-15 | 1998-05-14 | Analog-Digital-Wandler |
EP98108826A EP0878913B1 (en) | 1997-05-15 | 1998-05-14 | Analog to digital converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15430997A JPH10336033A (ja) | 1997-05-29 | 1997-05-29 | 逐次比較型a/d変換器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10336033A true JPH10336033A (ja) | 1998-12-18 |
Family
ID=15581307
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15430997A Pending JPH10336033A (ja) | 1997-05-15 | 1997-05-29 | 逐次比較型a/d変換器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10336033A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7199745B2 (en) | 2005-08-12 | 2007-04-03 | Fujitsu Limited | Successive approximation A/D converter provided with a sample-hold amplifier |
CN112564650A (zh) * | 2020-12-21 | 2021-03-26 | 深圳市纽瑞芯科技有限公司 | 一种用于流水线逐次逼近型adc的残差放大器电路 |
-
1997
- 1997-05-29 JP JP15430997A patent/JPH10336033A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7199745B2 (en) | 2005-08-12 | 2007-04-03 | Fujitsu Limited | Successive approximation A/D converter provided with a sample-hold amplifier |
CN112564650A (zh) * | 2020-12-21 | 2021-03-26 | 深圳市纽瑞芯科技有限公司 | 一种用于流水线逐次逼近型adc的残差放大器电路 |
CN112564650B (zh) * | 2020-12-21 | 2023-06-16 | 深圳市纽瑞芯科技有限公司 | 一种用于流水线逐次逼近型adc的残差放大器电路 |
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