JP2005340337A - 内部電圧発生回路および半導体集積回路装置 - Google Patents
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Abstract
【解決手段】 定電流発生回路(10)からの定電流により、目標値よりも高い電圧レベルの参照電圧(Vref0)を生成し、それを抵抗分割回路(19)で抵抗分割して目標電圧レベルの基準電圧(Vref1)を生成した後、ボルテージフォロア(17)で最終基準電圧(VREF)を生成する。
【選択図】 図3
Description
図1は、この発明に従う内部電圧発生回路の構成を概略的に示す図である。図1において、内部電圧発生回路は、外部電源電圧VEXから、温度特性が補償された基準電圧VREFを生成する基準電圧発生回路1と、この基準電圧VREFを利用して、所望の電圧レベルの内部電圧VINを外部電源電圧VEXから生成する内部電圧生成回路2を含む。
抵抗分割部19は、ノードND3と接地ノードの間に直列に接続される抵抗素子R1およびR2を有し、これらの接続ノードND5から、基準電圧Vref1が生成される。抵抗素子R1およびR2は、MOSトランジスタのチャネル抵抗、ポリシリコン抵抗、拡散抵抗などの抵抗材料で構成される。抵抗素子R1は、単位抵抗をRとして、m・Rの抵抗値を有し、抵抗素子R2は、抵抗値n・Rを有する。したがって、この基準電圧Vref1と中間基準電圧Vref0aとの間には、次式で示される関係が成立する。
=n・A・Vref0/(m+n)
抵抗分割部19においては、抵抗素子R1およびR2の抵抗値の温度依存性が相殺されるため、基準電圧Vref1は、第1の基準電圧Vref0と同じ温度特性を有する。
ここで、Vgはゲート電圧を示し、logは常用対数を示し、Idはドレイン電流を示す。したがって、この場合、中間基準電圧Vref0aが、0.1V低下しており、そのドレイン電流が1桁変化する状態となっており、MOSトランジスタQ8およびQ9を流れる電流比が10:1であり、従って、次式が成立する。
I3=9・I2
カレントミラー型ボルテージフォロワ回路18を流れる電流は、I1+I2であり、従って、次式が満たされる。
したがって、分割抵抗部19に流れる電流I3の約1.3倍(=11/9倍)の電流をカレントミラー型ボルテージフォロア回路18に流すことにより、この中間基準電圧Vref0aの電圧レベル低下を補償して、第1の基準電圧Vref0および中間基準電圧Vref0aの電圧レベルを等しくすることができる(カレントミラー型ボルテージフォロワ回路18がレシオレス回路であり、利得1であり、MOSトランジスタQ8およびQ9のサイズ(チャネル幅とチャネル長の比)が等しく、またカレントミラー段のMOSトランジスタQ6およびQ7のサイズが同じとき)。
ここで、ΔVthは、抵抗素子Zrに電流を供給するためのカレントミラー型のMOSトランジスタのしきい値電圧の絶対値の差を示す。Zrは、抵抗素子の抵抗値を示す。
したがって、この場合、抵抗ZRおよびZrの温度依存性が相殺されるように、基準電圧I/V変換回路12において合成抵抗ZRの値を調整すれば、電圧変換回路17においては、特に温度特性は調整されない。すなわち、レシオレス回路として、MOSトランジスタQ11およびQ12のサイズを同じとし、またMOSトランジスタQ13およびQ14のサイズを同じとすることにより、この電圧変換回路17では、温度特性の変更は行なわれない。抵抗分割型中間電圧分圧回路15においても、温度特性の調整は行なわれないため、最終的な基準電圧VREFの温度特性は、この基準電圧I/V変換回路12における温度特性調整により実現することができる。この場合、第1の基準電圧Vref0は、目標電圧よりも高い電圧レベルに設定しているため、MOSトランジスタQ2−Q5の合成抵抗ZRを、MOSトランジスタQ2−Q5の数を多く用いて調整することができ、高精度で温度特性の調整を行なうことができる。
図4は、この発明の実施の形態2に従う内部電圧発生回路の構成を示す図である。図4においては、内部電圧生成回路2として、負電圧VBBを発生する回路が示される。この負電圧VBBは、対応のコア回路が、DRAMの場合、メモリセルアレイの基板へ印加され、また、負電圧ワード線構成の場合には、非選択ワード線または選択メインワード線(階層ワード線構成の場合)に伝達される。フラッシュメモリの場合には、この負電圧VBBは、消去または書込時に利用される。
VBB=2・VrefB−VREF…(1)
抵抗分割型検知レベル発生回路22の分圧比をnとすると、バイアス電圧VrefBは、次式で与えられる。
ただし、
n=R4/(R3+R4),0<n<1
上式(1)および(2)から、負電圧VBBは、次式(3)で与えられる。
したがって、負電圧VBBの電圧レベルは、基準電圧VREFおよび分圧比nで決定される。負電圧VBBの発生可能電圧範囲は、MOSトランジスタQ22−Q24のしきい値電圧をVthnとすると、次式で表わされる。
負電圧VBBに、温度特性を持たせる場合には、基準電圧VREFに、温度特性を持たせることにより、上式(3)に従って、負電圧VBBにも、同様の温度特性を持たせることができる。
図8は、この発明の実施の形態2の変更例の構成を概略的に示す図である。図8に示す構成においては、負電圧VBBが、ローパスフィルタ40を介してレベル検知回路20へ伝達される。このレベル検知回路20は、図4に示すレベル検知回路20と同じ構成を備える。ローパスフィルタ40は、たとえば、抵抗および容量素子で構成され、負電圧VBBの変動およびノイズ成分を除去する。これにより、レベル検知回路20において、安定に、負電圧VBBのレベルを検出することができ、不必要に、ポンプ回路26(図4参照)のポンプ動作の活性/非活性を制御することが抑制され、負電圧VBBを安定に所望の電圧レベルに維持することができる。
図9は、この発明の実施の形態3に従う内部電圧生成回路2の構成を概略的に示す図である。図9において、内部電圧生成回路2は、基準電圧発生回路1からの基準電圧VREFに基づいて昇圧電圧VPPのレベルを検出するレベル検出回路50と、レベル検出回路50の出力信号に従って選択的に活性化され、活性化時、所定の周期の内部クロック信号を発生する内部クロック発生回路52と、内部クロック発生回路52からの内部クロック信号に従って容量素子のチャージャポンプ動作を利用して昇圧電圧VPPを生成する昇圧ポンプ回路54を含む。
1/m=R6/(R5+R6)
したがって、抵抗素子R5およびR6の抵抗比を適当な値に設定することにより、所望の電圧レベルの昇圧電圧を生成することができる。また、抵抗分割回路55は、温度特性の変更は行なわないため、基準電圧VREFと同様の温度特性を有する昇圧電圧を生成することができる。抵抗分割回路55における抵抗分割比の調整のための構成としては、図5(A)および(B)に示す構成を利用することができる。
図14は、この発明の実施の形態3に従う内部電圧生成回路の変更例の構成を概略的に示す図である。図14においては、昇圧ポンプ回路54−1〜54−kが並列に設けられ、これらの昇圧ポンプ回路54−1〜54−kは、それぞれ共通に昇圧電圧伝達線72に結合される。これらの昇圧ポンプ回路54−1〜54−kそれぞれに対応して、レベル検出回路50−1〜50−kが設けられる。また、これらのレベル検出回路50−1〜50−kそれぞれに対応して内部クロック発生回路52−1〜52−kが設けられる。レベル検出回路50−1〜50−kに対して共通に基準電圧VREFが供給される。
図15は、この発明の実施の形態3の変更例2に従う昇圧電圧発生回路の構成を概略的に示す図である。図15においては、レベル検出回路50−1〜50−kそれぞれと対応の昇圧ポンプ回路54−1〜54−kの間に、内部クロック発生回路52からの内部クロック信号CLKと対応のレベル検出回路50−1〜50−kの出力信号とを受けるゲート回路74−1〜74−kが設けられる。これらのゲート回路74−1〜74−kの出力信号に従って、対応の昇圧ポンプ回路54−1〜54−kにおけるポンプ動作が制御される。この図15に示す昇圧電圧発生回路の他の構成は、図14に示す構成と同じであり、対応する部分には同一参照符号を付し、その詳細説明は省略する。
図16は、この発明の実施の形態4に従う内部電圧生成回路の構成の一例を示す図である。図16において、内部電圧生成回路2は、基準電圧発生回路1からの基準電圧VREFを分圧して0.6Vから1,2Vの範囲の参照電圧VrefFを生成する分圧回路80と、分圧回路80からの参照電圧VrefFを、さらに、分圧する分圧回路82と、分圧回路82の出力電圧VrefF/2に従って低電圧VFBを生成するドライブ回路84を含む。低電圧VFBは、0、3Vから0.6Vの範囲のレベルの電圧である。
図17は、この発明の実施の形態5に従う内部電圧生成回路2の構成を概略的に示す図である。図17において、内部電圧生成回路2は、基準電圧VREFを分圧する抵抗分割回路90と、この抵抗分割回路90の出力する参照電圧VrefDを所定値±αシフトするレベルシフタ91と、最終分圧電圧Vdivを所定値±αシフトするレベルシフタ92と、これらのレベルシフタ91および92の出力電圧をそれぞれ比較する比較回路93および94と、比較回路93の出力信号に従って外部電源ノードから出力ノード97へ電流を供給するPチャネルMOSトランジスタ95と、比較回路94の出力信号に従って、出力ノード97から接地ノードへ電流を放電するNチャネルMOSトランジスタ96を含む。
比較回路93および94としては、図16に示すPチャネルMOSトランジスタで差動段を形成する構成および図3に示すようにNチャネルMOSトランジスタで差動段を形成する構成が、その目標電圧レベルに応じて適宜選択して利用される。
このレベルシフタ91および92が、レベルシフト量が異なる場合、分圧電圧Vdivは、この基準電圧に対して次式で示される関係を満たす。
ただし、βはレベルシフタ91および92のシフト電圧の差を示す。
このMOSトランジスタNQは、ゲート絶縁膜の厚いMOSトランジスタであり、このしきい値電圧VTHNを比較的大きな値に設定することができ、出力電圧VOUTの電圧レベルを、そのしきい値電圧調整により、比較的広い範囲にわたって設定することができる。
ここで、VTHPは、MOSトランジスタPQのしきい値電圧の絶対値を表す。
図20は、この発明の実施の形態6に従う半導体集積回路装置の電源の配置を概略的に示す図である。図20において、この半導体集積回路装置は、半導体チップ100上に配置される複数のコア♯1−♯jを含む。これらのコア♯1−♯jは、ロジック、DRAM、SRAMおよび/またはフラッシュメモリなどのメモリ回路を含み、それぞれ所定の機能を実現する。
図22は、この発明の実施の形態6の変更例1に従う配線の配置を概略的に示す図である。図22において、スタンバイモジュールSBMからの電圧V1、V2およびV3をそれぞれ伝達する電圧伝達線120、121および122が、それぞれ配設される。図22においては、これらの電圧伝達線120−122は同層の配線で形成される場合を一例として示す。これらの電圧伝達線120−122の両側に同層に、接地電圧GNDに固定される配線127および128が配置され、また上層および下層に、接地電圧GNDに維持される配線125および126が配置される。
図23は、この発明の実施の形態6の変更例2に従う電圧伝達線の配置を概略的に示す図である。図23において、図22に示すシールド配線127および128に相当するシールド配線130が、上層の配線132に複数箇所でコンタクトCNTにより電気的に接続される。この上層の配線132は、図22に示すシールド用の上層配線125と同一の配線であってもよく、また異なる配線であってもよい。これらの配線130および132は、接地電圧GNDに固定される。
図24は、この発明の実施の形態6の変更例3に従う半導体集積回路装置のチップレイアウトを概略的に示す図である。この図24に示す半導体集積回路装置100においては、チップ上に、スタンバイモジュールSBMa−SBMcが分散して配置される。このチップ上には、コア♯1−コア♯jそれぞれに対応して、アクティブモジュール系回路ACM1−ACMjが配置される。コア#1−#jは、対応のアクティブモジュール系回路ACM1−ACMjとともに、それぞれ、機能ブロック(マクロ)を構成し、各機能ブロック毎(アクティブモジュール系回路毎)に内部電圧の最適化が行われる。
図25は、この発明の実施の形態7に従う電源モジュールの構成を概略的に示す図である。図25においては、プロッセサなどの所定の処理を実行するロジックLGに対する電源モジュールの構成が示される。この図25において、電源モジュールは、基準電圧発生回路1からの基準電圧VREFに従って、負電圧VBNを生成する負電圧発生回路150と、この基準電圧VREFに従って分圧動作を行なって分圧電圧VBPを生成する分圧発生回路152を含む。
Claims (19)
- 第1の基準電圧を発生する第1の基準電圧発生回路、および
前記第1の基準電圧を分圧して第2の基準電圧を発生する分圧回路を備え、前記分圧回路は、前記第1の基準電圧を受けるボルテージフォロワ接続される差動増幅器と、前記差動増幅器の出力電圧を分圧して前記第2の基準電圧を生成して出力する分圧出力回路を備える、内部電圧発生回路。 - 前記分圧出力回路は、
前記差動増幅器の出力電圧を抵抗分割する抵抗分割部と、
前記抵抗分割部の出力電圧を受けて前記第2の基準電圧を生成するボルテージフォロワ接続される出力段差動増幅回路を備える、請求項1記載の内部電圧発生回路。 - 前記第2の基準電圧に従って内部電圧のレベルを検出するレベル検出回路と、
前記レベル検出回路の出力信号に従って選択的に活性化され、活性化時、ポンプ動作により前記内部電圧を生成するポンプ電圧発生回路をさらに備える、請求項1記載の内部電圧発生回路。 - 前記レベル検出回路は、
前記第2の基準電圧を分圧する抵抗分割型検知レベル発生回路と、
前記第2の基準電圧と前記抵抗分割型検知レベル発生回路の出力電圧との差に応じた電流量を駆動する第1の電流駆動トランジスタと、
前記抵抗分割回路の出力電圧と前記内部電圧との差に応じた電流量を駆動する第2の電流駆動トランジスタと、
前記第2の電流駆動トランジスタと直列に接続されかつ前記第2の基準電圧を制御電極に受け、前記第2の電流駆動トランジスタと同じ大きさの電流を駆動する第3の電流駆動トランジスタと、
前記第1および第3の電流駆動トランジスタに同じ大きさの電流を供給する電流源とを備える、請求項3記載の内部電圧発生回路。 - 前記第1ないし第3の電流駆動トランジスタは、互いに平行移動した同一のレイアウトを有する絶縁ゲート型電界効果トランジスタである、請求項4記載の内部電圧発生回路。
- 前記ポンプ電圧発生回路は、
第1のポンプクロック信号に従って第1の内部ノードに対するチャージャポンプ動作を行なう第1の容量素子と、
第2のポンプクロック信号に従って第2の内部ノードに対するチャージャポンプ動作を行なう第2の容量素子と、
第3のポンプクロック信号に従って第3の内部ノードに対するチャージャポンプ動作を行なう第3の容量素子と、
前記第2の内部ノードの下限電圧を所定電圧にクランプするクランプ素子と、
前記第2の内部ノードの電圧に従って選択的に導通し、導通時、前記第1の内部ノードを電源電圧レベルにプリチャージする第1のトランジスタと、
前記第2の内部ノードの電圧に応答して選択的に導通し、導通時、前記第3の内部ノードを前記電源電圧レベルにプリチャージする第2のトランジスタと、
前記第1の内部ノードの電圧と前記第3の内部ノードの電圧との差に従って選択的に導通し、導通時、前記第3の内部ノードから出力ノードに電荷を供給する第3のトランジスタとを備える、請求項3記載の内部電圧発生回路。 - 前記内部電圧は、前記電源電圧よりも高い昇圧電圧であり、
前記第2のトランジスタは、バックゲートが接地電圧レベルに固定されるNチャネル絶縁ゲート型電界効果トランジスタである、請求項6記載の内部電圧発生回路。 - 前記第2の基準電圧を分圧して分圧電圧を生成する分圧電圧生成回路をさらに備える、請求項1記載の内部電圧発生回路。
- 前記分圧電圧生成回路は、
前記第2の基準電圧を抵抗分割する抵抗分割回路と、
前記抵抗分割回路の出力電圧をさらに分圧して第3の基準電圧を生成する第2の分圧回路と、
前記第2の分圧回路からの第3の基準電圧と内部電圧とを比較し、該比較結果に従って前記内部電圧のレベルを調整して前記内部電圧を生成する電圧ドライブ回路とを備える、請求項8記載の内部電圧発生回路。 - 前記第2の分圧回路は、ゲート絶縁膜の薄い薄膜トランジスタで構成される、請求項9記載の内部電圧発生回路。
- 前記分圧電圧生成回路は、
前記第2の基準電圧を抵抗分割して出力する抵抗分割回路と、
前記抵抗分割回路の出力電圧をレベルシフトする第1のレベルシフタと、
前記分圧電圧をレベルシフトする第2のレベルシフタと、
前記第2のレベルシフタの出力電圧と前記第1のレベルシフタの出力電圧とを比較し、該比較結果に従って前記分圧電圧を生成するドライブ回路とを備える、請求項8記載の内部電圧発生回路。 - 前記第1および第2のレベルシフタは、ソースフォロアモードで動作するゲート絶縁膜の厚い絶縁ゲート型電界効果トランジスタを備える、請求項11記載の内部電圧発生回路。
- 前記ドライブ回路は、前記第1および第2のレベルシフタの出力電圧を受けかつレシオが調整可能な差動段と、前記差動段へ結合され、前記差動段の駆動電流を決定する電流源とを有する比較回路と、
前記比較回路の出力信号に従って前記分圧電圧を生成するドライブ素子とを備える、請求項11記載の内部電圧発生回路。 - 同一チップ上に配置され各々が予め定められた機能を実現する複数のコア回路、
前記複数のコア回路に共通に配置される、消費電流の小さな電圧発生回路を含むスタンバイモジュール、および
前記複数のコア回路それぞれに対応して配置され、各々が前記スタンバイモジュールからの電圧に基づいて電圧を生成して対応のコア回路へ生成した電圧を供給する、消費電流の大きな電圧発生回路を含む複数のアクティブモジュールを備える、半導体集積回路装置。 - 前記スタンバイモジュールは、前記複数のコア回路のうちの1つに対応して配置され、
前記スタンバイモジュールからの電圧を残りのコア回路へ分配する配線をさらに備える、請求項14記載の半導体集積回路装置。 - 前記配線に対応して配置され、対応の配線上の電圧をバッファ処理して伝達するアナログバッファをさらに備える、請求項15記載の半導体集積回路装置。
- 前記スタンバイモジュールからの配線全てを取囲むように配置され、固定電位に維持されるシールド配線をさらに備える、請求項15記載の半導体集積回路装置。
- 前記スタンバイモジュールは、前記チップ上に分散して配置される複数のサブモジュールを備える、請求項14記載の半導体集積回路装置。
- 前記複数のコア回路は、メモリ回路およびロジック回路を含む、請求項14記載の半導体集積回路装置。
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