JP4700148B2 - 電圧駆動型バイポーラ半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、バイポーラ半導体装置の改良に関する。
【０００２】
【従来の技術】
バイポーラトランジスタは、小信号用、高周波用、電力用と幅広い用途に対応できるために最も多く使用されている半導体装置である。図１１はバイポーラトランジスタの典型的な例の側断面図である。図において、ベース電極１１２からベース領域１０３を通って、エミッタ領域１０４にベース電流を流すことにより、バイポーラトランジスタはオンとなり、コレクタＣとエミッタＥの間を電流が流れる。コレクタＣからエミッタＥに流れるコレクタ電流はベース電流により制御され、ベース電流を大きくするとオン抵抗は小さくなりコレクタ電流は大きくなる。
【０００３】
【発明が解決しようとする課題】
図１１に示すバイポーラトランジスタでは、コレクタＣからエミッタＥに流れる電流は、ベースＢからエミッタＥに流れるベース電流により制御されるが、大電流用トランジスタでは、電流増幅率が小さいため大きなベース電流を必要とし、結果として大きな駆動電力を要する。したがって、駆動電力が小さく、高耐圧かつ大容量でオン抵抗の低いバイポーラトランジスタを実現するのは困難である。
【０００４】
本発明は、少ない駆動電力で大電流を制御することができるオン抵抗が低い高耐圧半導体装置を提供することを目的としている。
【０００５】
【課題を解決するための手段】
本発明の電圧駆動型バイポーラ半導体装置は、
第１の導電型のコレクタ領域、このコレクタ領域内に形成した第２の導電型のベース領域、前記ベース領域内に形成した第１の導電型のエミッタ領域、前記コレクタ領域の一方の面に形成したコレクタ電極、及び前記エミッタ領域内に形成したエミッタ電極を有するバイポーラ半導体装置、
前記バイポーラ半導体装置のコレクタ領域内かつ前記ベース領域と間隔をあけて形成した第２の導電型の埋め込みゲート領域、前記コレクタ領域上と前記埋め込みゲート領域上に跨るように形成された第１の導電型のチャネル領域、前記チャネル領域内の一部分かつ前記埋め込みゲート領域上に形成した第１の導電型のソース領域、前記チャネル領域上と前記ソース領域上に形成されたゲート絶縁膜、及び、前記チャネル領域上と前記ソース領域上の一部に前記ゲート絶縁膜を介して形成され、前記埋め込みゲート領域に接続されたゲート電極を有する蓄積型の電圧駆動半導体装置、及び
前記ゲート電極と電気的に絶縁され、前記蓄積型の電圧駆動半導体装置のソース領域と前記バイポーラ半導体装置のベース領域とを接続するベース電極
を備え、
前記蓄積型の電圧駆動半導体装置の埋め込みゲート領域に印加するゲート電位に基づいて、前記バイポーラ半導体装置のコレクタ領域から前記蓄積型の電圧駆動半導体装置のソース領域に流入する電流を制御することによって、前記蓄積型の電圧駆動半導体装置のソース領域から前記ベース電極を介して前記ベース領域に流れる電流を制御することを特徴とする。
【０００６】
すなわち、バイポーラ半導体装置はコレクタ領域、エミッタ領域及びコレクタ領域とエミッタ領域間の導通を制御するベース領域を有し、ベース領域を駆動電力の少ない蓄積型の電圧駆動半導体装置に接続する。電圧駆動半導体装置のソース領域を、導体であるベース電極によりバイポーラ半導体装置のベース領域に接続する。
【０００７】
エミッタ領域と、蓄積型の電圧駆動半導体装置の埋め込みゲート領域にビルトイン電圧以上の電圧を印加すると、蓄積型の電圧駆動半導体装置が動作し、オンとなる。蓄積型の電圧駆動半導体装置を流れる電流は、ベース電極を介してバイポーラ半導体装置のベース領域に流入し、バイポーラ半導体装置はオン状態になる。上記の動作において、バイポーラ半導体装置のベース領域に与えられる駆動電力の大部分はバイポーラ半導体装置のコレクタに接続されている主電源からコレクタを経て供給される。従ってゲートを駆動するための電源は、蓄積型の電圧駆動半導体装置のみをオンさせるだけの小容量のものでよい。これにより、ゲート駆動電力が著しく少なく、且つオン抵抗の小さい半導体装置を実現できる。
【０００８】
本発明の他の観点の電圧駆動型バイポーラ半導体装置は、
第１の導電型のコレクタ領域、
前記コレクタ領域の一方の面に形成したコレクタ電極、
前記コレクタ領域内に形成した第２の導電型のベース領域、
前記ベース領域内に形成した第１の導電型のエミッタ領域、
前記エミッタ領域内に形成したエミッタ電極、
前記ベース領域の近傍のコレクタ領域内かつ前記ベース領域と間隔をあけて形成した第２の導電型の埋め込みゲート領域、
前記コレクタ領域上と前記埋め込みゲート領域上に跨るように形成した第１の導電型のチャネル領域、
前記チャネル領域内の一部分かつ前記埋め込みゲート領域上に形成した第１の導電型のソース領域、
前記チャネル領域上と前記ソース領域上に形成されたゲート絶縁膜、
前記チャネル領域上と前記ソース領域上の一部に前記ゲート絶縁膜を介して形成するとともに、前記埋め込みゲート領域に接続されたゲート電極、及び
前記ゲート電極と電気的に絶縁され、前記ソース領域と前記ベース領域とを接続するベース電極
を備え、
前記ゲート電極に印加するゲート電位に基づいて、前記コレクタ領域から前記チャネル領域に流入する電流を制御することによって、前記ソース領域から前記ベース電極を介して前記ベース領域に流れる電流を制御することを特徴とする。
【０００９】
本発明の更に他の観点の電圧駆動型バイポーラ半導体装置は、
高不純物濃度の第１の導電型のコレクタ領域、
前記コレクタ領域の一方の面に形成したコレクタ電極、
前記コレクタ領域の他方の面の上に形成した低不純物濃度の第１の導電型のドリフト領域、
前記ドリフト領域の前記コレクタ領域に接する面とは反対側の面の一部分に形成した第２の導電型のベース領域、
前記ベース領域内の一部分に形成した第１の導電型のエミッタ領域、
前記エミッタ領域内に形成したエミッタ電極、
前記ドリフト領域において前記ベース領域の近傍かつ前記ベース領域と間隔をあけて形成した第２の導電型の埋め込みゲート領域、
前記埋め込みゲート領域上および前記ドリフト領域上に跨るように形成した低不純物濃度の第１の導電型のチャネル領域、
前記チャネル領域内の一部分かつ前記埋め込みゲート領域上に形成した高不純物濃度の第１の導電型のソース領域、
前記チャネル領域上と前記ソース領域上に形成されたゲート絶縁膜、
前記チャネル領域上と前記ソース領域上の一部に前記ゲート絶縁膜を介して形成するとともに、前記埋め込みゲート領域に接続されたゲート電極、及び
前記ゲート電極と電気的に絶縁され、前記ソース領域と前記ベース領域とを接続するベース電極
を備え、
前記ゲート電極に印加するゲート電位に基づいて、前記コレクタ領域から前記ソース領域に流入する電流を制御することによって、前記ソース領域から前記ベース電極を介して前記ベース領域に流れる電流を制御することを特徴とする
【００１０】
上記の構成において、バイポーラ半導体装置の第１導電型のエミッタ領域を複数の領域に分割し、第２導電型のベース領域がエミッタ領域に接続されているエミッタ電極に接する構造にする。これにより、ベース電流が第１導電型のエミッタ領域を経由せずにコレクタから電圧駆動半導体装置を通ってエミッタへ流入する。低いコレクタ電圧でコレクタからエミッタに電流を流せるので、さらにコレクタ電圧の低い、すなわちオン抵抗の低い電圧駆動型バイポーラ半導体装置を実現できる。オン抵抗が同じ場合には、更に低いゲート駆動電圧で動作可能な半導体装置を実現できる。
【００１１】
本発明の更に他の観点の電圧駆動型バイポーラ半導体装置は、
高不純物濃度の第１の導電型のコレクタ領域、
前記コレクタ領域の一方の面上に形成したコレクタ電極、
前記コレクタ領域の他方の面上に形成した低不純物濃度の第１の導電型のドリフト領域、
前記ドリフト領域の前記コレクタ領域に接する面の反対面の一部分に形成した第２の導電型の埋め込みゲート領域、
前記ドリフト領域の前記埋め込みゲート領域の両側に間隔をあけて形成した第２の導電型のベース領域、
前記ベース領域上に形成した高不純物濃度の第１の導電型のエミッタ領域、
前記エミッタ領域上に設けたエミッタ電極、
前記埋め込みゲート領域上および前記ドリフト領域上に跨るように形成した低不純物濃度の第１の導電型のチャネル領域、
前記チャネル領域内の一部分かつ前記埋め込みゲート領域上に形成された高不純物濃度の第１の導電型のソース領域、
前記チャネル領域上と前記ソース領域上に形成されたゲート絶縁膜、
前記チャネル領域上と前記ソース領域上の一部に前記ゲート絶縁膜を介して形成するとともに、前記埋め込みゲート領域に接続されたゲート電極、及び
前記ゲート電極と電気的に絶縁され、中央部が前記ソース領域に接続され、両端部が前記埋め込みゲート領域の両側の前記ベース領域に接続されたベース電極、
を備え、
前記ゲート電極に印加するゲート電位に基づいて、前記コレクタ領域から前記ソース領域に流入する電流を制御することによって、前記ソース領域から前記ベース電極を介して前記ベース領域に流れる電流を制御することを特徴とする。
第１導電型のエミッタ領域を第２導電型のベース領域の上部に設けることにより、オフ時に第２導電型のベース領域の空乏層をベース領域内の全体に広げることができるので、バイポーラ半導体装置の高耐圧化が可能となる。
【００１２】
本発明の更に他の観点の電圧駆動型バイポーラ半導体装置は、
高不純物濃度の第２の導電型のアノード領域、
前記アノード領域の一方の面に形成したアノード電極、
前記アノード領域の他方の面に形成した低不純物濃度の第１の導電型のドリフト領域、
前記ドリフト領域の前記アノード領域に接する面の反対面の一部分に形成した第２の導電型のゲート領域、
前記ゲート領域内の一部分に形成した第１の導電型のカソード領域、
前記カソード領域上に形成したカソード電極、
前記ゲート領域の近傍の前記ドリフト領域内かつ前記ゲート領域と間隔をあけて形成した第２の導電型の埋め込みゲート領域、
前記埋め込みゲート領域上および前記ドリフト領域上に跨るように形成した低不純物濃度の第１の導電型のチャネル領域、
前記チャネル領域内の一部分かつ前記埋め込みゲート領域上に形成された高不純物濃度の第１の導電型のソース領域、
前記チャネル領域上と前記ソース領域上に形成されたゲート絶縁膜、
前記チャネル領域上と前記ソース領域上の一部に前記ゲート絶縁膜を介して形成するとともに、前記埋め込みゲート領域に接続されたゲート電極、及び
前記ゲート電極と電気的に絶縁され、前記ソース領域と前記ゲート領域とを接続する補助ゲート電極
を備え、
前記ゲート電極に印加するゲート電位に基づいて、前記アノード領域から前記ソース領域に流入する電流を制御することによって、前記ソース領域から前記補助ゲート電極を介して前記ゲート領域に流れる電流を制御することを特徴とする。
【００１３】
すなわち第２の導電型のアノード領域、第１の導電型のドリフト層、第２の導電型のゲート領域を有するサイリスタのゲート領域に第１の導電型のカソード領域を設け、ゲート領域を電圧駆動半導体装置のソース領域に接続する。これにより前記アノード領域とカソート領域の間を流れる電流が電圧駆動半導体装置により制御され、大電流を流したときのオン抵抗を大幅に低減できる。
【００１４】
本発明の更に他の観点の電圧駆動型バイポーラ半導体装置は、
高不純物濃度の第１の導電型のカソード領域、
前記カソード領域の一方の面に形成したカソード電極、
前記カソード領域の他方の面に形成した低不純物濃度の第２の導電型のドリフト領域、
前記ドリフト領域の前記カソード領域に接する面の反対面の一部分に形成した第１の導電型のゲート領域、
前記ゲート領域内の一部分に形成した第２の導電型のアノード領域、
前記アノード領域上に形成したアノード電極、
前記ゲート領域の近傍のドリフト領域内かつ前記ゲート領域と間隔をあけて形成した第１の導電型の埋め込みゲート領域、
前記埋め込みゲート領域上および前記ドリフト領域上に跨るように形成した低不純物濃度の第２の導電型のチャネル領域、
前記チャネル領域内の一部分かつ前記埋め込みゲート領域上に形成された高不純物濃度の第２の導電型のソース領域、
前記チャネル領域上と前記ソース領域上に形成されたゲート絶縁膜、
前記チャネル領域上と前記ソース領域上の一部に前記ゲート絶縁膜を介して形成するとともに、前記埋め込みゲート領域に接続されたゲート電極、及び
前記ゲート電極と電気的に絶縁され、前記ソース領域と前記ゲート領域とを接続するとともにゲート端子を有する補助ゲート電極
を備え、
前記ゲート電極に印加するゲート電位に基づいて、前記アノード領域から前記ソース領域に流入する電流を制御することによって、前記ゲート領域から前記補助ゲート電極を介して前記ソース領域に流れる電流を制御することを特徴とする。
【００１５】
アノード領域、カソード領域、ゲート領域を有するサイリスタのカソード領域を、補助ゲート電極でソース領域に接続することにより、補助ゲート電極を流れる電流によりアノード領域とカソード領域間の電流が制御される。
本発明の更に他の観点の電圧駆動型バイポーラ半導体装置は、
高不純物濃度の第１の導電型のコレクタ領域、前記コレクタ領域の一方の面に形成したコレクタ電極、
前記コレクタ領域の他方の面に形成した低不純物濃度の第１の導電型のドリフト領域、
前記ドリフト領域の前記カソード領域に接する面の反対面の一部分に形成した第２の導電型のベース領域、
前記ベース領域内の一部分に形成した高不純物濃度の第１の導電型の複数のエミッタ領域、
前記エミッタ領域及びベース領域に接するように形成したエミッタ電極、
前記ベース領域の上および前記ドリフト領域の上に跨るように形成した低不純物濃度の第１の導電型のチャネル領域、
前記チャネル領域の上にゲート絶縁膜を介して形成したゲート電極、
前記チャネル領域内の一部分に形成した高不純物濃度の第１の導電型のソース領域、及び
前記ソース領域と前記ベース領域とを接続するベース電極
を備え、
前記ゲート電極に印加するゲート電位に基づいて、前記コレクタ領域から前記ソース領域に流入する電流を制御することによって、前記ソース領域から前記ベース電極を介して前記ベース領域に流れる電流を制御することを特徴とする。
ベース領域の上にチャネル領域を形成しているので、構成が簡単になり、製造コストが安価になる。
【００１６】
本発明の電圧駆動型バイポーラ半導体装置の製造方法は、
高不純物濃度の第１の導電型のコレクタ領域、
前記コレクタ領域の一方の面に形成したコレクタ電極、
前記コレクタ領域の他方の面の上に形成した低不純物濃度の第１の導電型のドリフト領域、
前記ドリフト領域の前記コレクタ領域に接する面とは反対側の面の一部分に形成した第２の導電型のベース領域、
前記ベース領域内の一部分に形成した第１の導電型のエミッタ領域、
前記エミッタ領域内に形成したエミッタ電極、
前記ドリフト領域においてベース領域の近傍かつ前記ベース領域と間隔をあけて形成した第２の導電型の埋め込みゲート領域、
前記埋め込みゲート領域上および前記ドリフト領域上に跨るように形成した低不純物濃度の第１の導電型のチャネル領域、
前記チャネル領域内の一部分かつ前記埋め込みゲート領域上に形成した高不純物濃度の第１の導電型のソース領域、
前記チャネル領域上と前記ソース領域上に形成されたゲート絶縁膜、
前記チャネル領域上と前記ソース領域上の一部に前記ゲート絶縁膜を介して形成するとともに、前記埋め込みゲート領域に接続されたゲート電極、及び
前記ゲート電極と電気的に絶縁され、前記ソース領域と前記ベース領域とを接続するベース電極
を備え、
前記ゲート電極に印加するゲート電位に基づいて、前記コレクタ領域から前記ソース領域に流入する電流を制御することによって、前記ソース領域から前記ベース電極を介して前記ベース領域に流れる電流を制御することを特徴とする電圧駆動型バイポーラ半導体装置の製造方法であって、
前記コレクタ領域として機能する高不純物濃度の第１の導電型の基板の一方の面に低不純物濃度の第１の導電型のドリフト層を形成するステップ、
前記ドリフト層の表面の一部分の所定の領域に金属のイオン打込みにより、第２の導電型の前記ベース領域及び前記埋め込みゲート領域を形成するステップ、
前記ベース領域及び前記埋め込みゲート領域を形成した前記ドリフト層の上に低不純物濃度の第１の導電型のチャネル領域層を形成するステップ、
前記ベース領域上の前記チャネル領域層を除去することにより、前記埋め込みゲート領域上および前記ドリフト領域上に跨るように前記チャネル領域を形成するステップ、
前記ベース領域の一部分と前記チャネル領域の一部分とに、イオン打込みによる高不純物濃度の第１の導電型の、前記エミッタ領域とソース領域とをそれぞれ形成するステップ、
前記ベース領域、エミッタ領域、チャネル領域及びソース領域の上に絶縁膜を形成するステップ、
前記ソース領域、ベース領域、及びエミッタ領域の上のそれぞれ所定部分の前記絶縁膜を除去するステップ、
前記絶縁膜を除去した、前記ソース領域とベース領域を接続する金属膜の前記ベース電極、前記チャネル領域に絶縁膜を介して対向する前記ゲート電極及び前記エミッタ領域に接する前記エミッタ電極を金属の膜により形成するステップ、及び
前記基板の他方の面に前記コレクタ電極を金属の膜で形成するステップ
を備える。
薄膜形成技術により同一基板上に前記の各層を形成することにより、電圧駆動型バイポーラ半導体装置を一つの基板上に形成することができる。
【００１７】
【発明の実施の形態】
以下、本発明の好適な実施例を図１から図１０を参照して説明する。本発明の各実施例では、シリコンカーバイド（ＳｉＣ）基板を用いたものを例に挙げて説明しているが、基板の材料はこれに限られるものではなく、シリコンなど他の材料を用いたものにも本発明は適用可能であり、本発明の範囲に含まれる。
【００１８】
《第１実施例》
図１は、本発明の第１実施例の電圧駆動型バイポーラトランジスタのセグメントの側断面図であり、図２は平面図である。本発明の電圧駆動型バイポーラトランジスタは、図１に示すセグメントを複数個図の左右方向に並べて同一基板上に形成し、並列に接続して大電流の制御に用いる。図において、コレクタ電極２０が設けられた高不純物濃度のｎ型コレクタ領域１の厚さは約３００μｍであり、その上に形成された低不純物濃度のｎ型ドリフト層２の厚さは約５０μｍである。ｎ型ドリフト層２の表面近傍に形成された、ｐ型ベース領域３の厚さは０．５μｍから２μｍである。ｐ型埋め込みゲート領域９の厚さは０．５μｍから２μｍ程である。ｐ型埋め込みゲート領域９の面積は、ｐ型ベース領域３の面積より少ないのが望ましい。ｐ型ベース領域３に設けられた高不純物濃度のｎ型エミッタ領域４の厚さは０．１μｍから０．３μｍである。
【００１９】
ｎ型エミッタ領域４にエミッタ電極２１が設けられている。ｎ型コレクタ領域１、ｎ型ドリフト層２、ｐ型ベース領域３及びエミッタ領域４によりバイポーラトランジスタが構成されている。ｐ型埋め込みゲート領域９の上に形成されたｎ型のチャネル領域５の厚さは約０．３μｍであり、０．１μｍから０．７μｍ程度であればよい。チャネル領域５の一部分に形成されたｎ型ソース領域６の厚さは０．１μｍから０．３μｍであり、その面積は、ｐ型埋め込みゲート領域９の面積の２分の１から５分の１である。チャネル領域５の上に形成されたゲート絶縁膜７の厚さは約０．１μｍである。ゲート絶縁膜７の上にゲート電極２２が設けられている。ゲート電極２２は、後で詳しく説明する接続手段でｐ型埋め込みゲート領域９にも接続されている。ｎ型ドリフト層２，埋め込みゲート領域９，チャネル領域５、ゲート絶縁膜７及びゲート電極により蓄積型の電界効果トランジスタ（ＦＥＴ）が構成されている。
【００２０】
ｐ型埋め込みゲート領域９は、ｎ型ソース領域６より約２μｍ図の左方へ長く突出されており、その突出部の長さは１から５μｍ程度が望ましい。ｎ型ソース領域６は前記の蓄積型の電界効果トランジスタのソースとして働く。ｎ型ソース領域６とｐ型ベース領域３はベース電極２３により電気的に接続されている。ｐ型ベース領域３の上面など各領域の露出部には絶縁膜８が形成されている。本実施例のセグメントは図の紙面に垂直な方向に長いストライプ状であるが、その形状は例えば円形や四角形等であってもかまわない。
【００２１】
本実施例の電圧駆動型バイポーラトランジスタの製造方法の一例を以下に説明する。
コレクタ領域１として機能する、１０１８から１０２０atm/cm３の高不純物濃度のｎ型ＳｉＣ基板を用意し、その一方の表面（図１で上面）に１０１４から１０１６atm/cm３のＳｉＣ 低不純物濃度のｎ型ドリフト層２を気相成長法等により形成する。
【００２２】
ｎ型ドリフト層２の表面近傍に、１０１７から１０１８atm/cm３程度のｐ型ベース領域３及び埋め込みゲート領域９をアルミニウム等のイオン打ち込み等により形成し、続いてチャネル領域５のための、１０１４から１０１６atm/cm３のＳｉＣ低不純物濃度ｎ型層を気相成長法等により形成する。
チャネル領域５のみを残し、前の工程で形成したｐ型ベース領域３等の上の低不純物濃度ｎ型層を取り除く。
１０１８から１０２０atm/cm３の高不純物濃度のｎ型エミッタ領域４及びｎ型ソース領域６を窒素等のイオン打ち込み法により形成する。
【００２３】
埋め込みゲート領域９をゲートＧに接続するための埋め込みゲート電極２２Ａを形成するために、後の工程でゲート電極２２とベース電極２３を形成する部分以外のチャネル領域５を除去し、埋め込みゲート領域９を露出させる。次に全面にＳｉＯ２のゲート絶縁膜７および保護用の絶縁膜８を形成した後、ｎ型ソース領域６及びｐ型ベース領域３の端部のそれぞれ一部分の絶縁膜を取り除き、Ａｌ等金属膜を所定のマスクを用いて形成して、ベース電極２３を形成する。また同時にｎ型エミッタ領域４と、埋め込みゲート領域９の一部の絶縁膜を取り除き、Ａｌ等の金属膜を形成してそれぞれエミッタ電極２１と埋め込みゲート電極２２Ａを形成する。同時にゲート電極２２も形成する。最後に、アルミニウム、ニッケル等でＳｉＣ基板１の裏面にコレクタ電極２０を形成し、完成する。
【００２４】
図２は図１の電圧駆動型バイポーラトランジスタの平面図である。
本実施例の電圧駆動型バイポーラトランジスタの動作を以下に説明する。コレクタＣの電位がエミッタＥの電位より高い状態で、ゲートＧとエミッタＥの電位を０Ｖにすると、ｐ型埋め込みゲート領域９と、隣接するｎ型チャネル領域５の接合部から、接合部のビルトイン電圧に応じて空乏層が広がり、チャネル領域５をピンチオフにする。また、ｐ型ベース領域３とｎ型ドリフト層２との接合部、及びｐ型埋め込みゲート領域９とｎ型ドリフト層２の接合部から、コレクタ電極２０側のｎ型ドリフト層２に空乏層が広がり、エミッタＥ−コレクタＣ間の電流が遮断されるノーマリオフの状態となる。コレクタ電圧が高い場合でも、ｐ型埋め込みゲート領域９がゲート電位に保たれているため、ノーマリオフの状態が維持され高耐圧の電圧駆動型バイポーラトランジスタを実現できる。
【００２５】
コレクタＣの電位が、エミッタＥの電位に対して、ｐｎ接合のビルトイン電圧以上に高くなり、かつゲートＧの電位が、エミッタＥの電位に対して、ｐｎ接合のビルトイン電圧よりも高くなるようなゲート電圧をゲートＧに印加すると、ゲート絶縁膜７の近傍のチャネル領域５に蓄積層が形成される。電流は、コレクタＣからｎ型チャネル領域５の蓄積層を通り、ｎ型ソース領域６へ流入し、ベース電極２３を経て、ｐ型ベース領域３へ流入する。ベース領域３へ流入する電流はバイポーラトランジスタのベース電流となり、コレクタＣからｐ型ベース領域３を通ってエミッタＥに電流が流れて、バイポーラトランジスタはオンとなる。ゲートＧのゲート電圧を高くすると、ＦＥＴの電界効果にもとづく蓄積効果によりチャネル領域５の抵抗が低くなり、ベース電極２３を経てｐ型ベース領域３に流入するベース電流が増加する。その結果、オン抵抗はさらに低くなりコレクタＣ−エミッタＥ間を流れる電流は増加する。
【００２６】
本実施例の電圧駆動型バイポーラトランジスタは、ＦＥＴのゲートＧに印加するゲート電圧で駆動されるため、ゲートＧを駆動する電力は少なくてすむ。本実施例の電圧駆動型バイポーラトランジスタの耐圧は約５．６ｋＶであった。また、コレクタＣ−エミッタＥ間の抵抗とエミッタ電極の面積の積で表される特性オン抵抗は、ゲート電圧を５Ｖとした場合約１５ｍΩ・ｃｍ２であった。また、ゲート電圧を５Ｖ以上にし、ｐ型埋め込みゲート領域９からホールを注入すると、少ないホールの注入で伝導度変調が生じ、さらに低い特性オン抵抗、ひいては低いオン電圧の電圧駆動型バイポーラトランジスタが実現できる。
【００２７】
《第２実施例》
図３は、本発明の第２実施例の電圧駆動型バイポーラトランジスタのセグメントの側断面図である。図３に示す構成では、図１におけるエミッタ領域４が、複数（図３では３個）のエミッタ領域４Ａに分割されており、ｐ型ベース領域３の一部がエミッタ電極２１と接している。
【００２８】
図３において、コレクタＣの電位がエミッタＥの電位より高い状態で、ゲートＧにエミッタＥより高い電圧を印加すると、コレクタＣからチャネル領域５を通ってベース電流がｐ型ベース領域３に流れ込む。ベース電流はｎ型エミッタ領域４Ａを通らずにｐ型ベース領域３から直接エミッタＥに流入する。したがって、コレクタＣの電位がビルトイン電圧以下の場合でも、コレクタＣからエミッタＥに電流を流すことが出来るので、電圧駆動型バイポーラトランジスタのオン抵抗は低くなる。ゲートＧの電圧をさらに高くすると、チャネル領域５の空乏層が狭くなる。その結果チャネル抵抗が下がり、ベース電流が増加する。これにより、ｐ型ベース領域３内においてｎ型エミッタ領域４Ａの下方の電位が上昇する。この電位が、ｎ型エミッタ領域４Ａとｐ型ベース領域３の間のビルトイン電圧より高くなると、バイポーラトランジスタがオンする。この電圧駆動型バイポーラトランジスタにおいて、ゲート電圧を２．５Ｖと低くした場合でも、特性オン抵抗は５０ｍΩ・ｃｍ２であった。ゲート電圧を５Ｖとした場合は、実施例１と同じ約１５ｍΩ・ｃｍ２であった。
【００２９】
《第３実施例》
図４は、本発明の第３実施例の電圧駆動型バイポーラトランジスタのセグメントの側断面図である。本実施例において、ｎ型ドリフト層２の上にｐ型ベース領域３とｐ型埋め込みゲート領域９を形成した後、さらにそれらの上に低不純物濃度ｎ型層を形成する工程までは第１実施例と同じである。本実施例では、形成された低不純物濃度ｎ型層の内の、チャネル領域５、エミッタ側部領域１０及び次の工程で高不純物濃度のｎ型エミッタ領域４になされる部分を残して他の部分を除去する。次に窒素等のイオン打ち込みにより、高不純物濃度のｎ型エミッタ領域４とソース領域６を形成する。この構造により、ｎ型エミッタ領域４が接する部分のｐ型ベース領域３が第１実施例のものより厚くなる。その結果オフ時にｐ型ベース領域３に広がる空乏層がｎ型エミッタ領域４に到達して、コレクタ電圧（パンチスルー電圧）を高くすることができ、高耐圧化が図れる。本実施例の電圧駆動型バイポーラトランジスタの耐圧は、６ｋＶであった。また、ｎ型エミッタ領域４を厚くすることができるので、その抵抗を第１実施例のものの半分以下に低減することができる。
【００３０】
《第４実施例》
図５は、本発明の第４実施例の電圧駆動型バイポーラトランジスタのセグメントの側断面図である。第１実施例の構成と異なるのは、埋め込みゲート領域９の近傍のｎ型ドリフト層２にｐ型埋め込みゲートコンタクト領域１１を設け、かつその上にｐ型ゲートコンタクト領域１２を設けた点である。ｐ型ゲートコンタクト領域１２には、ゲート電極２２が接している。この構造により、オフ時に、ｐ型埋め込みゲートコンタクト領域１１とｐ型埋め込みゲート領域９との間に空乏層が広がる。これにより、コレクタＣとｎ型ソース領域６の間を、電流が流れないピンチオフ状態にすることができるので、電圧駆動型バイポーラトランジスタの高耐圧化が図れる。図６は図５のVI−VI断面図である。図６に示すように、ｐ型埋め込みゲートコンタクト領域１１とｐ型埋め込みゲート領域９との間に、ｐ型領域１１Ａを設けて両者を接続すれば、ｐ型埋め込みゲート領域９とゲート電極７とを接続するために、図１及び図２に示すように、をチャネル領域５に孔を掘ってゲート電極２２Ａを設ける必要がない。そのため、チャネル領域５の通電面積を大きくすることができ面積効率が改善される。
【００３１】
また、この構造においては、ゲートＧとチャネル領域５間の電圧がビルトイン電圧以下になるようにゲート電圧を印加すると、チャネル領域５に広がる空乏層が図の上下方向のみならず左右方向にも狭くなり、チャネル幅が広くなる。その結果低いゲート電圧でもオン抵抗が低くなる。オフ時には、チャネル領域５の全域に空乏層が拡がるので、ノーマリオフが容易に実現できる。
【００３２】
《第５実施例》
図７は、本発明の第５実施例の電圧駆動型バイポーラトランジスタの１個のセグメントとその両隣りのセグメントの一部を示す側断面図である。第５実施例においては、ｎ型ソース領域６を取り囲むようにｎ型チャネル領域５を形成している。チャネル領域５には、絶縁膜８を介して、２個のゲート電極２２Ｂ、２２Ｃが対向している。ｎ型ソース領域６に接続されたベース電極２３は、同一セグメントのｐ型ベース領域３に接続されると共に、図の左方に隣接するセグメントのｐ型ベース領域３Ａにも接続されている。同様にして、ｐ型ベース領域３の右端部には、右方に隣接するセグメントのベース電極２３Ａが接続されている。その他の構成は図４の第３実施例と同様であるので重複する説明を省略する。この構成により、チャネル領域５の面積が広がりチャネル抵抗が小さくなるため、ｎ型チャネル領域５にコレクタから流れ込む電流を大きくすることができる。また、ｐ型ベース領域３には、左右両方のベース電極２３、２３Ａからベース電流が流入するので、ｐ型ベース領域３に流れ込むベース電流を増加させることができる。その結果、バイポーラトランジスタのコレクタＣからエミッタＥに流れる電流を大きくでき、電圧駆動型バイポーラトランジスタの大電流化が実現できる。
【００３３】
《第６実施例》
図８は、本発明の第６実施例の電圧駆動型サイリスタのセグメントの側断面図である。本実施例のサイリスタは、第１実施例において用いたｎ型ＳｉＣ基板の代わりにｐ型ＳｉＣ基板を用いて構成する。サイリスタのアノード領域１３として機能する、高不純物濃度ｐ型ＳｉＣ基板を用意し、その一方の表面に１０１４から１０１６ａｔｍ／ｃｍ３の低不純物濃度のｎ型ドリフト層２を気相成長法等により形成する。アノード領域１３にはアノード電極２４が設けられている。ｐ型ゲート領域１５及び埋め込みゲート領域９をアルミニウム等のイオン打ち込みなどによって形成している。ｐ型ゲート領域１５の一部分に高不純物濃度のｎ型カソード領域１４を形成し、その上にカソード電極２５を設けている。その他の構成は第１実施例の電圧駆動型バイポーラトランジスタと同じである。ゲートＧ及びカソードＫを０Ｖとし、アノードＡに正の電圧を印加すると、ｐ型埋め込みゲート領域９とそれに接するｎ型チャネル領域５との接合部からビルトイン電圧による空乏層が広がり、チャネル領域５をピンチオフにする。また、ｐ型埋め込みゲート領域９及びｐ型ゲート領域１５とｎ型ドリフト層２とのそれぞれ接合部からアノードＡ側に空乏層が広がりこれらの接合部が電圧を分担するため、順方向電圧に対する耐電圧が高くなる。
【００３４】
また、ゲートＧ及びカソードＫを０Ｖとし、アノードＡに負の電圧を印加すると、ｐ型アノード領域１３とｎ型ドリフト層２との接合部から空乏層が広がり、逆方向電圧に対する耐電圧が高くなる。したがって、本実施例のサイリスタは順方向および逆方向ともに高い耐電圧特性を有する。
【００３５】
一方、アノードＡにビルトイン電圧以上の電圧を印加し、ゲートＧにカソードＫを基準にしてビルトイン電圧以上の電圧を印加すると、チャネル領域５内の、ゲート酸化膜７に接する部分の近傍に蓄積層が形成される。その結果アノードＡから補助ゲート電極２６を通って、ｐ型ゲート領域１５に電流が流れ、ｐ型アノード領域１３、ｎ型ドリフト層２、ｐ型ゲート領域１５、ｎ型カソード領域１４から成るのサイリスタ部分がオンとなる。ｎ型ドリフト層２内にｐ型アノード領域１３から正孔が注入されるため、伝導度変調が生じ、高電流密度領域でのオン抵抗が大幅に低減する。耐電圧５．６ｋＶのサイリスタの場合、特性オン抵抗を１０ｍΩ・ｃｍ２以下にすることができた。
【００３６】
《第７実施例》
図９は、本発明の第７実施例のゲートターンオフサイリスタ（Gate Turn Off Thyristor，以下ＧＴＯと称する）のセグメントの側断面図である。図９に示すＧＴＯは、図８に示すサイリスタの各領域におけるｎ型のものをｐ型に、ｐ型のものをｎ型に変えた構造を有している。さらにゲート電極２２に接続されたゲートＧ１と、補助ゲート電極２６に接続された補助ゲートＧ２とを備えている。ゲートＧ１、補助ゲートＧ２及びアノードＡの電位を０Ｖとし、カソードＫに負の電圧を印加すると、ｎ型埋め込みゲート領域９と、これに接するｐ型チャネル領域５との接合部からビルトイン電圧による空乏層が広がる。この空乏層により、ｐ型チャネル領域５がピンチオフとなるため、順方向の電圧に対して優れた耐電圧特性を示す。また、ゲートＧ１、補助ゲートＧ２及びアノードＡを０Ｖとし、カソードＫに正の電圧を印加すると、ｎ型カソード領域１４とｐ型ドリフト層２との接合部から空乏層が広がり、逆電圧に対して高い耐電圧性を示す。すなわち、順方向および逆方向の両方向において高耐圧が実現できる。一方、カソードＫに、逆方向のビルトイン電圧以上の電圧を印加し、ゲートＧ１にアノードＡを基準にして、ビルトイン電圧以下の負の電圧を印加すると、ＧＴＯがオンする。このときｐ型ドリフト層２内にｎ型カソード領域１４から電子が注入されるため、伝導度変調が生じ、高電流密度領域でオン抵抗が大幅に低減する。ＧＴＯがオンした状態において、ゲートＧ１の電圧を０Ｖとし、補助ゲートＧ２に逆バイアス電圧を印加し、アノードＡとカソードＫ間を流れる電流の一部を補助ゲートＧ２から引き抜くことにより、ＧＴＯをオフ状態にすることができる。
【００３７】
《第８実施例》
図１０は、本発明の第８実施例の電圧駆動型バイポーラトランジスタのセグメントの側断面図である。本実施例においてはｎ型ドリフト層２の表面近傍の大部分の領域にｐ型ベース領域３を形成している。ｐ型ベース領域３の図において右側部分に高不純物濃度の複数のｎ型エミッタ領域４Ａを形成する。前記ｐ型ベース領域３の構造を除いて、本実施例の電圧駆動型バイポーラトランジスタの構成は、図３に示す実施例２の電圧駆動型バイポーラトランジスタと同様である。本実施例では埋め込みゲート領域（図３の９）を設けていないので、図３におけるように、埋め込みゲート領域９をゲートＧに接続するための埋め込みゲート電極２２Ａを設ける必要がない。従って、チャネル領域５の面積が埋め込みゲート電極２２Ａの分だけ増加し、チップ面積の利用効率が良く、製造プロセスも簡略化できる。また、複数の分割したｎ型エミッタ領域４Ａを有し、ｐ型ベース領域３がエミッタ電極２１と接している。従ってコレクタ電位がビルトイン電圧以下のときでも、ゲートＧにビルトイン電圧以下の電圧を加えることにより、ｎ型エミッタ領域４を経ずに、コレクタＣからエミッタＥに電流が流れる。その結果オン抵抗の低い電圧駆動型バイポーラトランジスタが実現できる。
【００３８】
以上、第１から第８の実施例を説明したが、本発明はさらに多くの適用範囲を有し、他の派生構造をカバーするものである。例えば電流を制御する素子は、ＩＧＢＴ等でもよい。
前記各実施例では、ＳｉＣを用いた素子の場合のみを述べたが、本発明はシリコン、ガリウムヒ素等の他の半導体材料を用いた素子にも適用できる。特に、ダイヤモンド、ガリウムナイトライドなどのワイドギャップ半導体材料を用いた素子に有効である。
前記実施例のｎ型領域をｐ型領域に、ｐ型領域をｎ型領域に置き変える場合でも、本発明の構成を適用できる。
【００３９】
【発明の効果】
以上各実施例の説明から明らかなように、本発明の電圧駆動型バイポーラ半導体装置は、バイポーラ半導体装置のベースの駆動を蓄積型の電圧駆動半導体装置で行う。すなわち、電流を制御する半導体素子をバイポーラトランジスタなどのバイポーラ半導体装置で構成し、これを駆動する半導体素子をＦＥＴで構成する。これにより、小さいゲート駆動電力で、大電流を制御できる低いオン抵抗を有する電圧駆動型バイポーラトランジスタが実現できる。
【００４０】
前記電圧駆動半導体装置に埋め込みゲート領域を設けることにより、バイポーラ半導体装置のベース電流を増加させることができ、低いオン電圧で、大電流を通電できる。電圧遮断時に、ベース領域の電位が上昇しないため、高耐圧を実現できる。
エミッタ領域を複数の領域に分割し、ベース領域をエミッタ電極に接触させることにより、ゲート電圧がビルトイン電圧以下のときでも半導体装置をオンさせることができ、更に低いオン抵抗の電圧駆動型バイポーラ半導体装置を実現できる。
【図面の簡単な説明】
【図１】 本発明の第１実施例の電圧駆動型バイポーラトランジスタの側断面図
【図２】 第１実施例の電圧駆動型バイポーラトランジスタの電極配置を示す平面図
【図３】 本発明の第２実施例の電圧駆動型バイポーラトランジスタの側断面図
【図４】 本発明の第３実施例の電圧駆動型バイポーラトランジスタの側断面図
【図５】 本発明の第４実施例の電圧駆動型バイポーラトランジスタの側断面図
【図６】 図５のVI−VI断面例
【図７】 本発明の第５実施例の電圧駆動型バイポーラトランジスタの側断面図
【図８】 本発明の第６実施例の電圧駆動型バイポーラ半導体装置としてのサイリスタの側断面図
【図９】 本発明の第７実施例の電圧駆動型バイポーラ半導体装置としてのＧＴＯの側断面図
【図１０】 本発明の第８実施例の電圧駆動型バイポーラトランジスタの側断面図
【図１１】 従来のバイポーラトランジスタの側断面図
【符号の説明】
１：コレクタ領域
２：ドリフト層
３：ベース領域
４：エミッタ領域
４Ａ：エミッタ領域
５：チャネル領域
６：ソース領域
７：ゲート絶縁膜
８：絶縁膜
９：埋め込みゲート領域
１０：領域
１１：埋め込みゲートコンタクト領域
１２：ゲートコンタクト領域
１３：アノード領域
１４：カソード領域
１５：ゲート領域
２０：コレクタ電極
２１：エミッタ電極
２２：ゲート電極
２２Ａ：埋め込みゲート電極
２３：ベース電極
２４：アノード電極
２５：カソード電極
２６：補助ゲート電極
１０１：コレクタ領域
１０２：ドリフト層
１０３：ベース領域
１０４：エミッタ領域
１１０：コレクタ電極
１１１：エミッタ電極
１１２：ベース電極
【発明の属する技術分野】
本発明は、バイポーラ半導体装置の改良に関する。
【０００２】
【従来の技術】
バイポーラトランジスタは、小信号用、高周波用、電力用と幅広い用途に対応できるために最も多く使用されている半導体装置である。図１１はバイポーラトランジスタの典型的な例の側断面図である。図において、ベース電極１１２からベース領域１０３を通って、エミッタ領域１０４にベース電流を流すことにより、バイポーラトランジスタはオンとなり、コレクタＣとエミッタＥの間を電流が流れる。コレクタＣからエミッタＥに流れるコレクタ電流はベース電流により制御され、ベース電流を大きくするとオン抵抗は小さくなりコレクタ電流は大きくなる。
【０００３】
【発明が解決しようとする課題】
図１１に示すバイポーラトランジスタでは、コレクタＣからエミッタＥに流れる電流は、ベースＢからエミッタＥに流れるベース電流により制御されるが、大電流用トランジスタでは、電流増幅率が小さいため大きなベース電流を必要とし、結果として大きな駆動電力を要する。したがって、駆動電力が小さく、高耐圧かつ大容量でオン抵抗の低いバイポーラトランジスタを実現するのは困難である。
【０００４】
本発明は、少ない駆動電力で大電流を制御することができるオン抵抗が低い高耐圧半導体装置を提供することを目的としている。
【０００５】
【課題を解決するための手段】
本発明の電圧駆動型バイポーラ半導体装置は、
第１の導電型のコレクタ領域、このコレクタ領域内に形成した第２の導電型のベース領域、前記ベース領域内に形成した第１の導電型のエミッタ領域、前記コレクタ領域の一方の面に形成したコレクタ電極、及び前記エミッタ領域内に形成したエミッタ電極を有するバイポーラ半導体装置、
前記バイポーラ半導体装置のコレクタ領域内かつ前記ベース領域と間隔をあけて形成した第２の導電型の埋め込みゲート領域、前記コレクタ領域上と前記埋め込みゲート領域上に跨るように形成された第１の導電型のチャネル領域、前記チャネル領域内の一部分かつ前記埋め込みゲート領域上に形成した第１の導電型のソース領域、前記チャネル領域上と前記ソース領域上に形成されたゲート絶縁膜、及び、前記チャネル領域上と前記ソース領域上の一部に前記ゲート絶縁膜を介して形成され、前記埋め込みゲート領域に接続されたゲート電極を有する蓄積型の電圧駆動半導体装置、及び
前記ゲート電極と電気的に絶縁され、前記蓄積型の電圧駆動半導体装置のソース領域と前記バイポーラ半導体装置のベース領域とを接続するベース電極
を備え、
前記蓄積型の電圧駆動半導体装置の埋め込みゲート領域に印加するゲート電位に基づいて、前記バイポーラ半導体装置のコレクタ領域から前記蓄積型の電圧駆動半導体装置のソース領域に流入する電流を制御することによって、前記蓄積型の電圧駆動半導体装置のソース領域から前記ベース電極を介して前記ベース領域に流れる電流を制御することを特徴とする。
【０００６】
すなわち、バイポーラ半導体装置はコレクタ領域、エミッタ領域及びコレクタ領域とエミッタ領域間の導通を制御するベース領域を有し、ベース領域を駆動電力の少ない蓄積型の電圧駆動半導体装置に接続する。電圧駆動半導体装置のソース領域を、導体であるベース電極によりバイポーラ半導体装置のベース領域に接続する。
【０００７】
エミッタ領域と、蓄積型の電圧駆動半導体装置の埋め込みゲート領域にビルトイン電圧以上の電圧を印加すると、蓄積型の電圧駆動半導体装置が動作し、オンとなる。蓄積型の電圧駆動半導体装置を流れる電流は、ベース電極を介してバイポーラ半導体装置のベース領域に流入し、バイポーラ半導体装置はオン状態になる。上記の動作において、バイポーラ半導体装置のベース領域に与えられる駆動電力の大部分はバイポーラ半導体装置のコレクタに接続されている主電源からコレクタを経て供給される。従ってゲートを駆動するための電源は、蓄積型の電圧駆動半導体装置のみをオンさせるだけの小容量のものでよい。これにより、ゲート駆動電力が著しく少なく、且つオン抵抗の小さい半導体装置を実現できる。
【０００８】
本発明の他の観点の電圧駆動型バイポーラ半導体装置は、
第１の導電型のコレクタ領域、
前記コレクタ領域の一方の面に形成したコレクタ電極、
前記コレクタ領域内に形成した第２の導電型のベース領域、
前記ベース領域内に形成した第１の導電型のエミッタ領域、
前記エミッタ領域内に形成したエミッタ電極、
前記ベース領域の近傍のコレクタ領域内かつ前記ベース領域と間隔をあけて形成した第２の導電型の埋め込みゲート領域、
前記コレクタ領域上と前記埋め込みゲート領域上に跨るように形成した第１の導電型のチャネル領域、
前記チャネル領域内の一部分かつ前記埋め込みゲート領域上に形成した第１の導電型のソース領域、
前記チャネル領域上と前記ソース領域上に形成されたゲート絶縁膜、
前記チャネル領域上と前記ソース領域上の一部に前記ゲート絶縁膜を介して形成するとともに、前記埋め込みゲート領域に接続されたゲート電極、及び
前記ゲート電極と電気的に絶縁され、前記ソース領域と前記ベース領域とを接続するベース電極
を備え、
前記ゲート電極に印加するゲート電位に基づいて、前記コレクタ領域から前記チャネル領域に流入する電流を制御することによって、前記ソース領域から前記ベース電極を介して前記ベース領域に流れる電流を制御することを特徴とする。
【０００９】
本発明の更に他の観点の電圧駆動型バイポーラ半導体装置は、
高不純物濃度の第１の導電型のコレクタ領域、
前記コレクタ領域の一方の面に形成したコレクタ電極、
前記コレクタ領域の他方の面の上に形成した低不純物濃度の第１の導電型のドリフト領域、
前記ドリフト領域の前記コレクタ領域に接する面とは反対側の面の一部分に形成した第２の導電型のベース領域、
前記ベース領域内の一部分に形成した第１の導電型のエミッタ領域、
前記エミッタ領域内に形成したエミッタ電極、
前記ドリフト領域において前記ベース領域の近傍かつ前記ベース領域と間隔をあけて形成した第２の導電型の埋め込みゲート領域、
前記埋め込みゲート領域上および前記ドリフト領域上に跨るように形成した低不純物濃度の第１の導電型のチャネル領域、
前記チャネル領域内の一部分かつ前記埋め込みゲート領域上に形成した高不純物濃度の第１の導電型のソース領域、
前記チャネル領域上と前記ソース領域上に形成されたゲート絶縁膜、
前記チャネル領域上と前記ソース領域上の一部に前記ゲート絶縁膜を介して形成するとともに、前記埋め込みゲート領域に接続されたゲート電極、及び
前記ゲート電極と電気的に絶縁され、前記ソース領域と前記ベース領域とを接続するベース電極
を備え、
前記ゲート電極に印加するゲート電位に基づいて、前記コレクタ領域から前記ソース領域に流入する電流を制御することによって、前記ソース領域から前記ベース電極を介して前記ベース領域に流れる電流を制御することを特徴とする
【００１０】
上記の構成において、バイポーラ半導体装置の第１導電型のエミッタ領域を複数の領域に分割し、第２導電型のベース領域がエミッタ領域に接続されているエミッタ電極に接する構造にする。これにより、ベース電流が第１導電型のエミッタ領域を経由せずにコレクタから電圧駆動半導体装置を通ってエミッタへ流入する。低いコレクタ電圧でコレクタからエミッタに電流を流せるので、さらにコレクタ電圧の低い、すなわちオン抵抗の低い電圧駆動型バイポーラ半導体装置を実現できる。オン抵抗が同じ場合には、更に低いゲート駆動電圧で動作可能な半導体装置を実現できる。
【００１１】
本発明の更に他の観点の電圧駆動型バイポーラ半導体装置は、
高不純物濃度の第１の導電型のコレクタ領域、
前記コレクタ領域の一方の面上に形成したコレクタ電極、
前記コレクタ領域の他方の面上に形成した低不純物濃度の第１の導電型のドリフト領域、
前記ドリフト領域の前記コレクタ領域に接する面の反対面の一部分に形成した第２の導電型の埋め込みゲート領域、
前記ドリフト領域の前記埋め込みゲート領域の両側に間隔をあけて形成した第２の導電型のベース領域、
前記ベース領域上に形成した高不純物濃度の第１の導電型のエミッタ領域、
前記エミッタ領域上に設けたエミッタ電極、
前記埋め込みゲート領域上および前記ドリフト領域上に跨るように形成した低不純物濃度の第１の導電型のチャネル領域、
前記チャネル領域内の一部分かつ前記埋め込みゲート領域上に形成された高不純物濃度の第１の導電型のソース領域、
前記チャネル領域上と前記ソース領域上に形成されたゲート絶縁膜、
前記チャネル領域上と前記ソース領域上の一部に前記ゲート絶縁膜を介して形成するとともに、前記埋め込みゲート領域に接続されたゲート電極、及び
前記ゲート電極と電気的に絶縁され、中央部が前記ソース領域に接続され、両端部が前記埋め込みゲート領域の両側の前記ベース領域に接続されたベース電極、
を備え、
前記ゲート電極に印加するゲート電位に基づいて、前記コレクタ領域から前記ソース領域に流入する電流を制御することによって、前記ソース領域から前記ベース電極を介して前記ベース領域に流れる電流を制御することを特徴とする。
第１導電型のエミッタ領域を第２導電型のベース領域の上部に設けることにより、オフ時に第２導電型のベース領域の空乏層をベース領域内の全体に広げることができるので、バイポーラ半導体装置の高耐圧化が可能となる。
【００１２】
本発明の更に他の観点の電圧駆動型バイポーラ半導体装置は、
高不純物濃度の第２の導電型のアノード領域、
前記アノード領域の一方の面に形成したアノード電極、
前記アノード領域の他方の面に形成した低不純物濃度の第１の導電型のドリフト領域、
前記ドリフト領域の前記アノード領域に接する面の反対面の一部分に形成した第２の導電型のゲート領域、
前記ゲート領域内の一部分に形成した第１の導電型のカソード領域、
前記カソード領域上に形成したカソード電極、
前記ゲート領域の近傍の前記ドリフト領域内かつ前記ゲート領域と間隔をあけて形成した第２の導電型の埋め込みゲート領域、
前記埋め込みゲート領域上および前記ドリフト領域上に跨るように形成した低不純物濃度の第１の導電型のチャネル領域、
前記チャネル領域内の一部分かつ前記埋め込みゲート領域上に形成された高不純物濃度の第１の導電型のソース領域、
前記チャネル領域上と前記ソース領域上に形成されたゲート絶縁膜、
前記チャネル領域上と前記ソース領域上の一部に前記ゲート絶縁膜を介して形成するとともに、前記埋め込みゲート領域に接続されたゲート電極、及び
前記ゲート電極と電気的に絶縁され、前記ソース領域と前記ゲート領域とを接続する補助ゲート電極
を備え、
前記ゲート電極に印加するゲート電位に基づいて、前記アノード領域から前記ソース領域に流入する電流を制御することによって、前記ソース領域から前記補助ゲート電極を介して前記ゲート領域に流れる電流を制御することを特徴とする。
【００１３】
すなわち第２の導電型のアノード領域、第１の導電型のドリフト層、第２の導電型のゲート領域を有するサイリスタのゲート領域に第１の導電型のカソード領域を設け、ゲート領域を電圧駆動半導体装置のソース領域に接続する。これにより前記アノード領域とカソート領域の間を流れる電流が電圧駆動半導体装置により制御され、大電流を流したときのオン抵抗を大幅に低減できる。
【００１４】
本発明の更に他の観点の電圧駆動型バイポーラ半導体装置は、
高不純物濃度の第１の導電型のカソード領域、
前記カソード領域の一方の面に形成したカソード電極、
前記カソード領域の他方の面に形成した低不純物濃度の第２の導電型のドリフト領域、
前記ドリフト領域の前記カソード領域に接する面の反対面の一部分に形成した第１の導電型のゲート領域、
前記ゲート領域内の一部分に形成した第２の導電型のアノード領域、
前記アノード領域上に形成したアノード電極、
前記ゲート領域の近傍のドリフト領域内かつ前記ゲート領域と間隔をあけて形成した第１の導電型の埋め込みゲート領域、
前記埋め込みゲート領域上および前記ドリフト領域上に跨るように形成した低不純物濃度の第２の導電型のチャネル領域、
前記チャネル領域内の一部分かつ前記埋め込みゲート領域上に形成された高不純物濃度の第２の導電型のソース領域、
前記チャネル領域上と前記ソース領域上に形成されたゲート絶縁膜、
前記チャネル領域上と前記ソース領域上の一部に前記ゲート絶縁膜を介して形成するとともに、前記埋め込みゲート領域に接続されたゲート電極、及び
前記ゲート電極と電気的に絶縁され、前記ソース領域と前記ゲート領域とを接続するとともにゲート端子を有する補助ゲート電極
を備え、
前記ゲート電極に印加するゲート電位に基づいて、前記アノード領域から前記ソース領域に流入する電流を制御することによって、前記ゲート領域から前記補助ゲート電極を介して前記ソース領域に流れる電流を制御することを特徴とする。
【００１５】
アノード領域、カソード領域、ゲート領域を有するサイリスタのカソード領域を、補助ゲート電極でソース領域に接続することにより、補助ゲート電極を流れる電流によりアノード領域とカソード領域間の電流が制御される。
本発明の更に他の観点の電圧駆動型バイポーラ半導体装置は、
高不純物濃度の第１の導電型のコレクタ領域、前記コレクタ領域の一方の面に形成したコレクタ電極、
前記コレクタ領域の他方の面に形成した低不純物濃度の第１の導電型のドリフト領域、
前記ドリフト領域の前記カソード領域に接する面の反対面の一部分に形成した第２の導電型のベース領域、
前記ベース領域内の一部分に形成した高不純物濃度の第１の導電型の複数のエミッタ領域、
前記エミッタ領域及びベース領域に接するように形成したエミッタ電極、
前記ベース領域の上および前記ドリフト領域の上に跨るように形成した低不純物濃度の第１の導電型のチャネル領域、
前記チャネル領域の上にゲート絶縁膜を介して形成したゲート電極、
前記チャネル領域内の一部分に形成した高不純物濃度の第１の導電型のソース領域、及び
前記ソース領域と前記ベース領域とを接続するベース電極
を備え、
前記ゲート電極に印加するゲート電位に基づいて、前記コレクタ領域から前記ソース領域に流入する電流を制御することによって、前記ソース領域から前記ベース電極を介して前記ベース領域に流れる電流を制御することを特徴とする。
ベース領域の上にチャネル領域を形成しているので、構成が簡単になり、製造コストが安価になる。
【００１６】
本発明の電圧駆動型バイポーラ半導体装置の製造方法は、
高不純物濃度の第１の導電型のコレクタ領域、
前記コレクタ領域の一方の面に形成したコレクタ電極、
前記コレクタ領域の他方の面の上に形成した低不純物濃度の第１の導電型のドリフト領域、
前記ドリフト領域の前記コレクタ領域に接する面とは反対側の面の一部分に形成した第２の導電型のベース領域、
前記ベース領域内の一部分に形成した第１の導電型のエミッタ領域、
前記エミッタ領域内に形成したエミッタ電極、
前記ドリフト領域においてベース領域の近傍かつ前記ベース領域と間隔をあけて形成した第２の導電型の埋め込みゲート領域、
前記埋め込みゲート領域上および前記ドリフト領域上に跨るように形成した低不純物濃度の第１の導電型のチャネル領域、
前記チャネル領域内の一部分かつ前記埋め込みゲート領域上に形成した高不純物濃度の第１の導電型のソース領域、
前記チャネル領域上と前記ソース領域上に形成されたゲート絶縁膜、
前記チャネル領域上と前記ソース領域上の一部に前記ゲート絶縁膜を介して形成するとともに、前記埋め込みゲート領域に接続されたゲート電極、及び
前記ゲート電極と電気的に絶縁され、前記ソース領域と前記ベース領域とを接続するベース電極
を備え、
前記ゲート電極に印加するゲート電位に基づいて、前記コレクタ領域から前記ソース領域に流入する電流を制御することによって、前記ソース領域から前記ベース電極を介して前記ベース領域に流れる電流を制御することを特徴とする電圧駆動型バイポーラ半導体装置の製造方法であって、
前記コレクタ領域として機能する高不純物濃度の第１の導電型の基板の一方の面に低不純物濃度の第１の導電型のドリフト層を形成するステップ、
前記ドリフト層の表面の一部分の所定の領域に金属のイオン打込みにより、第２の導電型の前記ベース領域及び前記埋め込みゲート領域を形成するステップ、
前記ベース領域及び前記埋め込みゲート領域を形成した前記ドリフト層の上に低不純物濃度の第１の導電型のチャネル領域層を形成するステップ、
前記ベース領域上の前記チャネル領域層を除去することにより、前記埋め込みゲート領域上および前記ドリフト領域上に跨るように前記チャネル領域を形成するステップ、
前記ベース領域の一部分と前記チャネル領域の一部分とに、イオン打込みによる高不純物濃度の第１の導電型の、前記エミッタ領域とソース領域とをそれぞれ形成するステップ、
前記ベース領域、エミッタ領域、チャネル領域及びソース領域の上に絶縁膜を形成するステップ、
前記ソース領域、ベース領域、及びエミッタ領域の上のそれぞれ所定部分の前記絶縁膜を除去するステップ、
前記絶縁膜を除去した、前記ソース領域とベース領域を接続する金属膜の前記ベース電極、前記チャネル領域に絶縁膜を介して対向する前記ゲート電極及び前記エミッタ領域に接する前記エミッタ電極を金属の膜により形成するステップ、及び
前記基板の他方の面に前記コレクタ電極を金属の膜で形成するステップ
を備える。
薄膜形成技術により同一基板上に前記の各層を形成することにより、電圧駆動型バイポーラ半導体装置を一つの基板上に形成することができる。
【００１７】
【発明の実施の形態】
以下、本発明の好適な実施例を図１から図１０を参照して説明する。本発明の各実施例では、シリコンカーバイド（ＳｉＣ）基板を用いたものを例に挙げて説明しているが、基板の材料はこれに限られるものではなく、シリコンなど他の材料を用いたものにも本発明は適用可能であり、本発明の範囲に含まれる。
【００１８】
《第１実施例》
図１は、本発明の第１実施例の電圧駆動型バイポーラトランジスタのセグメントの側断面図であり、図２は平面図である。本発明の電圧駆動型バイポーラトランジスタは、図１に示すセグメントを複数個図の左右方向に並べて同一基板上に形成し、並列に接続して大電流の制御に用いる。図において、コレクタ電極２０が設けられた高不純物濃度のｎ型コレクタ領域１の厚さは約３００μｍであり、その上に形成された低不純物濃度のｎ型ドリフト層２の厚さは約５０μｍである。ｎ型ドリフト層２の表面近傍に形成された、ｐ型ベース領域３の厚さは０．５μｍから２μｍである。ｐ型埋め込みゲート領域９の厚さは０．５μｍから２μｍ程である。ｐ型埋め込みゲート領域９の面積は、ｐ型ベース領域３の面積より少ないのが望ましい。ｐ型ベース領域３に設けられた高不純物濃度のｎ型エミッタ領域４の厚さは０．１μｍから０．３μｍである。
【００１９】
ｎ型エミッタ領域４にエミッタ電極２１が設けられている。ｎ型コレクタ領域１、ｎ型ドリフト層２、ｐ型ベース領域３及びエミッタ領域４によりバイポーラトランジスタが構成されている。ｐ型埋め込みゲート領域９の上に形成されたｎ型のチャネル領域５の厚さは約０．３μｍであり、０．１μｍから０．７μｍ程度であればよい。チャネル領域５の一部分に形成されたｎ型ソース領域６の厚さは０．１μｍから０．３μｍであり、その面積は、ｐ型埋め込みゲート領域９の面積の２分の１から５分の１である。チャネル領域５の上に形成されたゲート絶縁膜７の厚さは約０．１μｍである。ゲート絶縁膜７の上にゲート電極２２が設けられている。ゲート電極２２は、後で詳しく説明する接続手段でｐ型埋め込みゲート領域９にも接続されている。ｎ型ドリフト層２，埋め込みゲート領域９，チャネル領域５、ゲート絶縁膜７及びゲート電極により蓄積型の電界効果トランジスタ（ＦＥＴ）が構成されている。
【００２０】
ｐ型埋め込みゲート領域９は、ｎ型ソース領域６より約２μｍ図の左方へ長く突出されており、その突出部の長さは１から５μｍ程度が望ましい。ｎ型ソース領域６は前記の蓄積型の電界効果トランジスタのソースとして働く。ｎ型ソース領域６とｐ型ベース領域３はベース電極２３により電気的に接続されている。ｐ型ベース領域３の上面など各領域の露出部には絶縁膜８が形成されている。本実施例のセグメントは図の紙面に垂直な方向に長いストライプ状であるが、その形状は例えば円形や四角形等であってもかまわない。
【００２１】
本実施例の電圧駆動型バイポーラトランジスタの製造方法の一例を以下に説明する。
コレクタ領域１として機能する、１０１８から１０２０atm/cm３の高不純物濃度のｎ型ＳｉＣ基板を用意し、その一方の表面（図１で上面）に１０１４から１０１６atm/cm３のＳｉＣ 低不純物濃度のｎ型ドリフト層２を気相成長法等により形成する。
【００２２】
ｎ型ドリフト層２の表面近傍に、１０１７から１０１８atm/cm３程度のｐ型ベース領域３及び埋め込みゲート領域９をアルミニウム等のイオン打ち込み等により形成し、続いてチャネル領域５のための、１０１４から１０１６atm/cm３のＳｉＣ低不純物濃度ｎ型層を気相成長法等により形成する。
チャネル領域５のみを残し、前の工程で形成したｐ型ベース領域３等の上の低不純物濃度ｎ型層を取り除く。
１０１８から１０２０atm/cm３の高不純物濃度のｎ型エミッタ領域４及びｎ型ソース領域６を窒素等のイオン打ち込み法により形成する。
【００２３】
埋め込みゲート領域９をゲートＧに接続するための埋め込みゲート電極２２Ａを形成するために、後の工程でゲート電極２２とベース電極２３を形成する部分以外のチャネル領域５を除去し、埋め込みゲート領域９を露出させる。次に全面にＳｉＯ２のゲート絶縁膜７および保護用の絶縁膜８を形成した後、ｎ型ソース領域６及びｐ型ベース領域３の端部のそれぞれ一部分の絶縁膜を取り除き、Ａｌ等金属膜を所定のマスクを用いて形成して、ベース電極２３を形成する。また同時にｎ型エミッタ領域４と、埋め込みゲート領域９の一部の絶縁膜を取り除き、Ａｌ等の金属膜を形成してそれぞれエミッタ電極２１と埋め込みゲート電極２２Ａを形成する。同時にゲート電極２２も形成する。最後に、アルミニウム、ニッケル等でＳｉＣ基板１の裏面にコレクタ電極２０を形成し、完成する。
【００２４】
図２は図１の電圧駆動型バイポーラトランジスタの平面図である。
本実施例の電圧駆動型バイポーラトランジスタの動作を以下に説明する。コレクタＣの電位がエミッタＥの電位より高い状態で、ゲートＧとエミッタＥの電位を０Ｖにすると、ｐ型埋め込みゲート領域９と、隣接するｎ型チャネル領域５の接合部から、接合部のビルトイン電圧に応じて空乏層が広がり、チャネル領域５をピンチオフにする。また、ｐ型ベース領域３とｎ型ドリフト層２との接合部、及びｐ型埋め込みゲート領域９とｎ型ドリフト層２の接合部から、コレクタ電極２０側のｎ型ドリフト層２に空乏層が広がり、エミッタＥ−コレクタＣ間の電流が遮断されるノーマリオフの状態となる。コレクタ電圧が高い場合でも、ｐ型埋め込みゲート領域９がゲート電位に保たれているため、ノーマリオフの状態が維持され高耐圧の電圧駆動型バイポーラトランジスタを実現できる。
【００２５】
コレクタＣの電位が、エミッタＥの電位に対して、ｐｎ接合のビルトイン電圧以上に高くなり、かつゲートＧの電位が、エミッタＥの電位に対して、ｐｎ接合のビルトイン電圧よりも高くなるようなゲート電圧をゲートＧに印加すると、ゲート絶縁膜７の近傍のチャネル領域５に蓄積層が形成される。電流は、コレクタＣからｎ型チャネル領域５の蓄積層を通り、ｎ型ソース領域６へ流入し、ベース電極２３を経て、ｐ型ベース領域３へ流入する。ベース領域３へ流入する電流はバイポーラトランジスタのベース電流となり、コレクタＣからｐ型ベース領域３を通ってエミッタＥに電流が流れて、バイポーラトランジスタはオンとなる。ゲートＧのゲート電圧を高くすると、ＦＥＴの電界効果にもとづく蓄積効果によりチャネル領域５の抵抗が低くなり、ベース電極２３を経てｐ型ベース領域３に流入するベース電流が増加する。その結果、オン抵抗はさらに低くなりコレクタＣ−エミッタＥ間を流れる電流は増加する。
【００２６】
本実施例の電圧駆動型バイポーラトランジスタは、ＦＥＴのゲートＧに印加するゲート電圧で駆動されるため、ゲートＧを駆動する電力は少なくてすむ。本実施例の電圧駆動型バイポーラトランジスタの耐圧は約５．６ｋＶであった。また、コレクタＣ−エミッタＥ間の抵抗とエミッタ電極の面積の積で表される特性オン抵抗は、ゲート電圧を５Ｖとした場合約１５ｍΩ・ｃｍ２であった。また、ゲート電圧を５Ｖ以上にし、ｐ型埋め込みゲート領域９からホールを注入すると、少ないホールの注入で伝導度変調が生じ、さらに低い特性オン抵抗、ひいては低いオン電圧の電圧駆動型バイポーラトランジスタが実現できる。
【００２７】
《第２実施例》
図３は、本発明の第２実施例の電圧駆動型バイポーラトランジスタのセグメントの側断面図である。図３に示す構成では、図１におけるエミッタ領域４が、複数（図３では３個）のエミッタ領域４Ａに分割されており、ｐ型ベース領域３の一部がエミッタ電極２１と接している。
【００２８】
図３において、コレクタＣの電位がエミッタＥの電位より高い状態で、ゲートＧにエミッタＥより高い電圧を印加すると、コレクタＣからチャネル領域５を通ってベース電流がｐ型ベース領域３に流れ込む。ベース電流はｎ型エミッタ領域４Ａを通らずにｐ型ベース領域３から直接エミッタＥに流入する。したがって、コレクタＣの電位がビルトイン電圧以下の場合でも、コレクタＣからエミッタＥに電流を流すことが出来るので、電圧駆動型バイポーラトランジスタのオン抵抗は低くなる。ゲートＧの電圧をさらに高くすると、チャネル領域５の空乏層が狭くなる。その結果チャネル抵抗が下がり、ベース電流が増加する。これにより、ｐ型ベース領域３内においてｎ型エミッタ領域４Ａの下方の電位が上昇する。この電位が、ｎ型エミッタ領域４Ａとｐ型ベース領域３の間のビルトイン電圧より高くなると、バイポーラトランジスタがオンする。この電圧駆動型バイポーラトランジスタにおいて、ゲート電圧を２．５Ｖと低くした場合でも、特性オン抵抗は５０ｍΩ・ｃｍ２であった。ゲート電圧を５Ｖとした場合は、実施例１と同じ約１５ｍΩ・ｃｍ２であった。
【００２９】
《第３実施例》
図４は、本発明の第３実施例の電圧駆動型バイポーラトランジスタのセグメントの側断面図である。本実施例において、ｎ型ドリフト層２の上にｐ型ベース領域３とｐ型埋め込みゲート領域９を形成した後、さらにそれらの上に低不純物濃度ｎ型層を形成する工程までは第１実施例と同じである。本実施例では、形成された低不純物濃度ｎ型層の内の、チャネル領域５、エミッタ側部領域１０及び次の工程で高不純物濃度のｎ型エミッタ領域４になされる部分を残して他の部分を除去する。次に窒素等のイオン打ち込みにより、高不純物濃度のｎ型エミッタ領域４とソース領域６を形成する。この構造により、ｎ型エミッタ領域４が接する部分のｐ型ベース領域３が第１実施例のものより厚くなる。その結果オフ時にｐ型ベース領域３に広がる空乏層がｎ型エミッタ領域４に到達して、コレクタ電圧（パンチスルー電圧）を高くすることができ、高耐圧化が図れる。本実施例の電圧駆動型バイポーラトランジスタの耐圧は、６ｋＶであった。また、ｎ型エミッタ領域４を厚くすることができるので、その抵抗を第１実施例のものの半分以下に低減することができる。
【００３０】
《第４実施例》
図５は、本発明の第４実施例の電圧駆動型バイポーラトランジスタのセグメントの側断面図である。第１実施例の構成と異なるのは、埋め込みゲート領域９の近傍のｎ型ドリフト層２にｐ型埋め込みゲートコンタクト領域１１を設け、かつその上にｐ型ゲートコンタクト領域１２を設けた点である。ｐ型ゲートコンタクト領域１２には、ゲート電極２２が接している。この構造により、オフ時に、ｐ型埋め込みゲートコンタクト領域１１とｐ型埋め込みゲート領域９との間に空乏層が広がる。これにより、コレクタＣとｎ型ソース領域６の間を、電流が流れないピンチオフ状態にすることができるので、電圧駆動型バイポーラトランジスタの高耐圧化が図れる。図６は図５のVI−VI断面図である。図６に示すように、ｐ型埋め込みゲートコンタクト領域１１とｐ型埋め込みゲート領域９との間に、ｐ型領域１１Ａを設けて両者を接続すれば、ｐ型埋め込みゲート領域９とゲート電極７とを接続するために、図１及び図２に示すように、をチャネル領域５に孔を掘ってゲート電極２２Ａを設ける必要がない。そのため、チャネル領域５の通電面積を大きくすることができ面積効率が改善される。
【００３１】
また、この構造においては、ゲートＧとチャネル領域５間の電圧がビルトイン電圧以下になるようにゲート電圧を印加すると、チャネル領域５に広がる空乏層が図の上下方向のみならず左右方向にも狭くなり、チャネル幅が広くなる。その結果低いゲート電圧でもオン抵抗が低くなる。オフ時には、チャネル領域５の全域に空乏層が拡がるので、ノーマリオフが容易に実現できる。
【００３２】
《第５実施例》
図７は、本発明の第５実施例の電圧駆動型バイポーラトランジスタの１個のセグメントとその両隣りのセグメントの一部を示す側断面図である。第５実施例においては、ｎ型ソース領域６を取り囲むようにｎ型チャネル領域５を形成している。チャネル領域５には、絶縁膜８を介して、２個のゲート電極２２Ｂ、２２Ｃが対向している。ｎ型ソース領域６に接続されたベース電極２３は、同一セグメントのｐ型ベース領域３に接続されると共に、図の左方に隣接するセグメントのｐ型ベース領域３Ａにも接続されている。同様にして、ｐ型ベース領域３の右端部には、右方に隣接するセグメントのベース電極２３Ａが接続されている。その他の構成は図４の第３実施例と同様であるので重複する説明を省略する。この構成により、チャネル領域５の面積が広がりチャネル抵抗が小さくなるため、ｎ型チャネル領域５にコレクタから流れ込む電流を大きくすることができる。また、ｐ型ベース領域３には、左右両方のベース電極２３、２３Ａからベース電流が流入するので、ｐ型ベース領域３に流れ込むベース電流を増加させることができる。その結果、バイポーラトランジスタのコレクタＣからエミッタＥに流れる電流を大きくでき、電圧駆動型バイポーラトランジスタの大電流化が実現できる。
【００３３】
《第６実施例》
図８は、本発明の第６実施例の電圧駆動型サイリスタのセグメントの側断面図である。本実施例のサイリスタは、第１実施例において用いたｎ型ＳｉＣ基板の代わりにｐ型ＳｉＣ基板を用いて構成する。サイリスタのアノード領域１３として機能する、高不純物濃度ｐ型ＳｉＣ基板を用意し、その一方の表面に１０１４から１０１６ａｔｍ／ｃｍ３の低不純物濃度のｎ型ドリフト層２を気相成長法等により形成する。アノード領域１３にはアノード電極２４が設けられている。ｐ型ゲート領域１５及び埋め込みゲート領域９をアルミニウム等のイオン打ち込みなどによって形成している。ｐ型ゲート領域１５の一部分に高不純物濃度のｎ型カソード領域１４を形成し、その上にカソード電極２５を設けている。その他の構成は第１実施例の電圧駆動型バイポーラトランジスタと同じである。ゲートＧ及びカソードＫを０Ｖとし、アノードＡに正の電圧を印加すると、ｐ型埋め込みゲート領域９とそれに接するｎ型チャネル領域５との接合部からビルトイン電圧による空乏層が広がり、チャネル領域５をピンチオフにする。また、ｐ型埋め込みゲート領域９及びｐ型ゲート領域１５とｎ型ドリフト層２とのそれぞれ接合部からアノードＡ側に空乏層が広がりこれらの接合部が電圧を分担するため、順方向電圧に対する耐電圧が高くなる。
【００３４】
また、ゲートＧ及びカソードＫを０Ｖとし、アノードＡに負の電圧を印加すると、ｐ型アノード領域１３とｎ型ドリフト層２との接合部から空乏層が広がり、逆方向電圧に対する耐電圧が高くなる。したがって、本実施例のサイリスタは順方向および逆方向ともに高い耐電圧特性を有する。
【００３５】
一方、アノードＡにビルトイン電圧以上の電圧を印加し、ゲートＧにカソードＫを基準にしてビルトイン電圧以上の電圧を印加すると、チャネル領域５内の、ゲート酸化膜７に接する部分の近傍に蓄積層が形成される。その結果アノードＡから補助ゲート電極２６を通って、ｐ型ゲート領域１５に電流が流れ、ｐ型アノード領域１３、ｎ型ドリフト層２、ｐ型ゲート領域１５、ｎ型カソード領域１４から成るのサイリスタ部分がオンとなる。ｎ型ドリフト層２内にｐ型アノード領域１３から正孔が注入されるため、伝導度変調が生じ、高電流密度領域でのオン抵抗が大幅に低減する。耐電圧５．６ｋＶのサイリスタの場合、特性オン抵抗を１０ｍΩ・ｃｍ２以下にすることができた。
【００３６】
《第７実施例》
図９は、本発明の第７実施例のゲートターンオフサイリスタ（Gate Turn Off Thyristor，以下ＧＴＯと称する）のセグメントの側断面図である。図９に示すＧＴＯは、図８に示すサイリスタの各領域におけるｎ型のものをｐ型に、ｐ型のものをｎ型に変えた構造を有している。さらにゲート電極２２に接続されたゲートＧ１と、補助ゲート電極２６に接続された補助ゲートＧ２とを備えている。ゲートＧ１、補助ゲートＧ２及びアノードＡの電位を０Ｖとし、カソードＫに負の電圧を印加すると、ｎ型埋め込みゲート領域９と、これに接するｐ型チャネル領域５との接合部からビルトイン電圧による空乏層が広がる。この空乏層により、ｐ型チャネル領域５がピンチオフとなるため、順方向の電圧に対して優れた耐電圧特性を示す。また、ゲートＧ１、補助ゲートＧ２及びアノードＡを０Ｖとし、カソードＫに正の電圧を印加すると、ｎ型カソード領域１４とｐ型ドリフト層２との接合部から空乏層が広がり、逆電圧に対して高い耐電圧性を示す。すなわち、順方向および逆方向の両方向において高耐圧が実現できる。一方、カソードＫに、逆方向のビルトイン電圧以上の電圧を印加し、ゲートＧ１にアノードＡを基準にして、ビルトイン電圧以下の負の電圧を印加すると、ＧＴＯがオンする。このときｐ型ドリフト層２内にｎ型カソード領域１４から電子が注入されるため、伝導度変調が生じ、高電流密度領域でオン抵抗が大幅に低減する。ＧＴＯがオンした状態において、ゲートＧ１の電圧を０Ｖとし、補助ゲートＧ２に逆バイアス電圧を印加し、アノードＡとカソードＫ間を流れる電流の一部を補助ゲートＧ２から引き抜くことにより、ＧＴＯをオフ状態にすることができる。
【００３７】
《第８実施例》
図１０は、本発明の第８実施例の電圧駆動型バイポーラトランジスタのセグメントの側断面図である。本実施例においてはｎ型ドリフト層２の表面近傍の大部分の領域にｐ型ベース領域３を形成している。ｐ型ベース領域３の図において右側部分に高不純物濃度の複数のｎ型エミッタ領域４Ａを形成する。前記ｐ型ベース領域３の構造を除いて、本実施例の電圧駆動型バイポーラトランジスタの構成は、図３に示す実施例２の電圧駆動型バイポーラトランジスタと同様である。本実施例では埋め込みゲート領域（図３の９）を設けていないので、図３におけるように、埋め込みゲート領域９をゲートＧに接続するための埋め込みゲート電極２２Ａを設ける必要がない。従って、チャネル領域５の面積が埋め込みゲート電極２２Ａの分だけ増加し、チップ面積の利用効率が良く、製造プロセスも簡略化できる。また、複数の分割したｎ型エミッタ領域４Ａを有し、ｐ型ベース領域３がエミッタ電極２１と接している。従ってコレクタ電位がビルトイン電圧以下のときでも、ゲートＧにビルトイン電圧以下の電圧を加えることにより、ｎ型エミッタ領域４を経ずに、コレクタＣからエミッタＥに電流が流れる。その結果オン抵抗の低い電圧駆動型バイポーラトランジスタが実現できる。
【００３８】
以上、第１から第８の実施例を説明したが、本発明はさらに多くの適用範囲を有し、他の派生構造をカバーするものである。例えば電流を制御する素子は、ＩＧＢＴ等でもよい。
前記各実施例では、ＳｉＣを用いた素子の場合のみを述べたが、本発明はシリコン、ガリウムヒ素等の他の半導体材料を用いた素子にも適用できる。特に、ダイヤモンド、ガリウムナイトライドなどのワイドギャップ半導体材料を用いた素子に有効である。
前記実施例のｎ型領域をｐ型領域に、ｐ型領域をｎ型領域に置き変える場合でも、本発明の構成を適用できる。
【００３９】
【発明の効果】
以上各実施例の説明から明らかなように、本発明の電圧駆動型バイポーラ半導体装置は、バイポーラ半導体装置のベースの駆動を蓄積型の電圧駆動半導体装置で行う。すなわち、電流を制御する半導体素子をバイポーラトランジスタなどのバイポーラ半導体装置で構成し、これを駆動する半導体素子をＦＥＴで構成する。これにより、小さいゲート駆動電力で、大電流を制御できる低いオン抵抗を有する電圧駆動型バイポーラトランジスタが実現できる。
【００４０】
前記電圧駆動半導体装置に埋め込みゲート領域を設けることにより、バイポーラ半導体装置のベース電流を増加させることができ、低いオン電圧で、大電流を通電できる。電圧遮断時に、ベース領域の電位が上昇しないため、高耐圧を実現できる。
エミッタ領域を複数の領域に分割し、ベース領域をエミッタ電極に接触させることにより、ゲート電圧がビルトイン電圧以下のときでも半導体装置をオンさせることができ、更に低いオン抵抗の電圧駆動型バイポーラ半導体装置を実現できる。
【図面の簡単な説明】
【図１】 本発明の第１実施例の電圧駆動型バイポーラトランジスタの側断面図
【図２】 第１実施例の電圧駆動型バイポーラトランジスタの電極配置を示す平面図
【図３】 本発明の第２実施例の電圧駆動型バイポーラトランジスタの側断面図
【図４】 本発明の第３実施例の電圧駆動型バイポーラトランジスタの側断面図
【図５】 本発明の第４実施例の電圧駆動型バイポーラトランジスタの側断面図
【図６】 図５のVI−VI断面例
【図７】 本発明の第５実施例の電圧駆動型バイポーラトランジスタの側断面図
【図８】 本発明の第６実施例の電圧駆動型バイポーラ半導体装置としてのサイリスタの側断面図
【図９】 本発明の第７実施例の電圧駆動型バイポーラ半導体装置としてのＧＴＯの側断面図
【図１０】 本発明の第８実施例の電圧駆動型バイポーラトランジスタの側断面図
【図１１】 従来のバイポーラトランジスタの側断面図
【符号の説明】
１：コレクタ領域
２：ドリフト層
３：ベース領域
４：エミッタ領域
４Ａ：エミッタ領域
５：チャネル領域
６：ソース領域
７：ゲート絶縁膜
８：絶縁膜
９：埋め込みゲート領域
１０：領域
１１：埋め込みゲートコンタクト領域
１２：ゲートコンタクト領域
１３：アノード領域
１４：カソード領域
１５：ゲート領域
２０：コレクタ電極
２１：エミッタ電極
２２：ゲート電極
２２Ａ：埋め込みゲート電極
２３：ベース電極
２４：アノード電極
２５：カソード電極
２６：補助ゲート電極
１０１：コレクタ領域
１０２：ドリフト層
１０３：ベース領域
１０４：エミッタ領域
１１０：コレクタ電極
１１１：エミッタ電極
１１２：ベース電極
Claims (12)
- 第１の導電型のコレクタ領域、このコレクタ領域内に形成した第２の導電型のベース領域、前記ベース領域内に形成した第１の導電型のエミッタ領域、前記コレクタ領域の一方の面に形成したコレクタ電極、及び前記エミッタ領域内に形成したエミッタ電極を有するバイポーラ半導体装置、
前記バイポーラ半導体装置のコレクタ領域内かつ前記ベース領域と間隔をあけて形成した第２の導電型の埋め込みゲート領域、前記コレクタ領域上と前記埋め込みゲート領域上に跨るように形成された第１の導電型のチャネル領域、前記チャネル領域内の一部分かつ前記埋め込みゲート領域上に形成した第１の導電型のソース領域、前記チャネル領域上と前記ソース領域上に形成されたゲート絶縁膜、及び、前記チャネル領域上と前記ソース領域上の一部に前記ゲート絶縁膜を介して形成され、前記埋め込みゲート領域に接続されたゲート電極を有する蓄積型の電圧駆動半導体装置、及び
前記ゲート電極と電気的に絶縁され、前記蓄積型の電圧駆動半導体装置のソース領域と前記バイポーラ半導体装置のベース領域とを接続するベース電極
を備え、
前記蓄積型の電圧駆動半導体装置の埋め込みゲート領域に印加するゲート電位に基づいて、前記バイポーラ半導体装置のコレクタ領域から前記蓄積型の電圧駆動半導体装置のソース領域に流入する電流を制御することによって、前記蓄積型の電圧駆動半導体装置のソース領域から前記ベース電極を介して前記ベース領域に流れる電流を制御することを特徴とする電圧駆動型バイポーラ半導体装置。 - 第１の導電型のコレクタ領域、
前記コレクタ領域の一方の面に形成したコレクタ電極、
前記コレクタ領域内に形成した第２の導電型のベース領域、
前記ベース領域内に形成した第１の導電型のエミッタ領域、
前記エミッタ領域内に形成したエミッタ電極、
前記ベース領域の近傍のコレクタ領域内かつ前記ベース領域と間隔をあけて形成した第２の導電型の埋め込みゲート領域、
前記コレクタ領域上と前記埋め込みゲート領域上に跨るように形成した第１の導電型のチャネル領域、
前記チャネル領域内の一部分かつ前記埋め込みゲート領域上に形成した第１の導電型のソース領域、
前記チャネル領域上と前記ソース領域上に形成されたゲート絶縁膜、
前記チャネル領域上と前記ソース領域上の一部に前記ゲート絶縁膜を介して形成するとともに、前記埋め込みゲート領域に接続されたゲート電極、及び
前記ゲート電極と電気的に絶縁され、前記ソース領域と前記ベース領域とを接続するベース電極
を備え、
前記ゲート電極に印加するゲート電位に基づいて、前記コレクタ領域から前記チャネル領域に流入する電流を制御することによって、前記ソース領域から前記ベース電極を介して前記ベース領域に流れる電流を制御することを特徴とする電圧駆動型バイポーラ半導体装置。 - 高不純物濃度の第１の導電型のコレクタ領域、
前記コレクタ領域の一方の面に形成したコレクタ電極、
前記コレクタ領域の他方の面の上に形成した低不純物濃度の第１の導電型のドリフト領域、
前記ドリフト領域の前記コレクタ領域に接する面とは反対側の面の一部分に形成した第２の導電型のベース領域、
前記ベース領域内の一部分に形成した第１の導電型のエミッタ領域、
前記エミッタ領域内に形成したエミッタ電極、
前記ドリフト領域において前記ベース領域の近傍かつ前記ベース領域と間隔をあけて形成した第２の導電型の埋め込みゲート領域、
前記埋め込みゲート領域上および前記ドリフト領域上に跨るように形成した低不純物濃度の第１の導電型のチャネル領域、
前記チャネル領域内の一部分かつ前記埋め込みゲート領域上に形成した高不純物濃度の第１の導電型のソース領域、
前記チャネル領域上と前記ソース領域上に形成されたゲート絶縁膜、
前記チャネル領域上と前記ソース領域上の一部に前記ゲート絶縁膜を介して形成するとともに、前記埋め込みゲート領域に接続されたゲート電極、及び
前記ゲート電極と電気的に絶縁され、前記ソース領域と前記ベース領域とを接続するベース電極
を備え、
前記ゲート電極に印加するゲート電位に基づいて、前記コレクタ領域から前記ソース領域に流入する電流を制御することによって、前記ソース領域から前記ベース電極を介して前記ベース領域に流れる電流を制御することを特徴とする電圧駆動型バイポーラ半導体装置。 - 前記チャネル領域を複数の領域に分割し、隣り合う各チャネル領域の間に前記埋め込みゲート領域に接続された埋め込みゲート電極を設けたことを特徴とする請求項２又は３記載の電圧駆動型バイポーラ半導体装置。
- 前記エミッタ領域を、複数の領域に分割し、前記ベース領域がエミッタ電極に接することを特徴とする請求項１、２又は３記載の電圧駆動型バイポーラ半導体装置。
- 前記ベース領域の上に、高不純物濃度の第１の導電型のエミッタ領域と低不純物濃度の第１の導電型のエミッタ領域とを形成し、前記エミッタ電極を前記高不純物濃度の第１の導電型のエミッタ領域に設けたことを特徴とする請求項１、２又は３記載の電圧駆動型バイポーラ半導体装置。
- 前記埋め込みゲート領域の近傍のドリフト領域に形成した、第２の導電型の埋め込みゲートコンタクト領域、
前記埋め込みゲートコンタクト領域に接するように形成した、第２の導電型の別のゲートコンタクト領域、及び
一部分が前記別のゲートコンタクト領域に接し、前記一部分を除く他の部分が絶縁物を介して第１の導電型のチャネル領域に対向しているゲート電極
を更に備える請求項３記載の電圧駆動型バイポーラ半導体装置。 - 高不純物濃度の第１の導電型のコレクタ領域、
前記コレクタ領域の一方の面上に形成したコレクタ電極、
前記コレクタ領域の他方の面上に形成した低不純物濃度の第１の導電型のドリフト領域、
前記ドリフト領域の前記コレクタ領域に接する面の反対面の一部分に形成した第２の導電型の埋め込みゲート領域、
前記ドリフト領域の前記埋め込みゲート領域の両側に間隔をあけて形成した第２の導電型のベース領域、
前記ベース領域上に形成した高不純物濃度の第１の導電型のエミッタ領域、
前記エミッタ領域上に設けたエミッタ電極、
前記埋め込みゲート領域上および前記ドリフト領域上に跨るように形成した低不純物濃度の第１の導電型のチャネル領域、
前記チャネル領域内の一部分かつ前記埋め込みゲート領域上に形成された高不純物濃度の第１の導電型のソース領域、
前記チャネル領域上と前記ソース領域上に形成されたゲート絶縁膜、
前記チャネル領域上と前記ソース領域上の一部に前記ゲート絶縁膜を介して形成するとともに、前記埋め込みゲート領域に接続されたゲート電極、及び
前記ゲート電極と電気的に絶縁され、中央部が前記ソース領域に接続され、両端部が前記埋め込みゲート領域の両側の前記ベース領域に接続されたベース電極、
を備え、
前記ゲート電極に印加するゲート電位に基づいて、前記コレクタ領域から前記ソース領域に流入する電流を制御することによって、前記ソース領域から前記ベース電極を介して前記ベース領域に流れる電流を制御することを特徴とする電圧駆動型バイポーラ半導体装置。 - 高不純物濃度の第２の導電型のアノード領域、
前記アノード領域の一方の面に形成したアノード電極、
前記アノード領域の他方の面に形成した低不純物濃度の第１の導電型のドリフト領域、
前記ドリフト領域の前記アノード領域に接する面の反対面の一部分に形成した第２の導電型のゲート領域、
前記ゲート領域内の一部分に形成した第１の導電型のカソード領域、
前記カソード領域上に形成したカソード電極、
前記ゲート領域の近傍の前記ドリフト領域内かつ前記ゲート領域と間隔をあけて形成した第２の導電型の埋め込みゲート領域、
前記埋め込みゲート領域上および前記ドリフト領域上に跨るように形成した低不純物濃度の第１の導電型のチャネル領域、
前記チャネル領域内の一部分かつ前記埋め込みゲート領域上に形成された高不純物濃度の第１の導電型のソース領域、
前記チャネル領域上と前記ソース領域上に形成されたゲート絶縁膜、
前記チャネル領域上と前記ソース領域上の一部に前記ゲート絶縁膜を介して形成するとともに、前記埋め込みゲート領域に接続されたゲート電極、及び
前記ゲート電極と電気的に絶縁され、前記ソース領域と前記ゲート領域とを接続する補助ゲート電極
を備え、
前記ゲート電極に印加するゲート電位に基づいて、前記アノード領域から前記ソース領域に流入する電流を制御することによって、前記ソース領域から前記補助ゲート電極を介して前記ゲート領域に流れる電流を制御することを特徴とする電圧駆動型バイポーラ半導体装置。 - 高不純物濃度の第１の導電型のカソード領域、
前記カソード領域の一方の面に形成したカソード電極、
前記カソード領域の他方の面に形成した低不純物濃度の第２の導電型のドリフト領域、
前記ドリフト領域の前記カソード領域に接する面の反対面の一部分に形成した第１の導電型のゲート領域、
前記ゲート領域内の一部分に形成した第２の導電型のアノード領域、
前記アノード領域上に形成したアノード電極、
前記ゲート領域の近傍のドリフト領域内かつ前記ゲート領域と間隔をあけて形成した第１の導電型の埋め込みゲート領域、
前記埋め込みゲート領域上および前記ドリフト領域上に跨るように形成した低不純物濃度の第２の導電型のチャネル領域、
前記チャネル領域内の一部分かつ前記埋め込みゲート領域上に形成された高不純物濃度の第２の導電型のソース領域、
前記チャネル領域上と前記ソース領域上に形成されたゲート絶縁膜、
前記チャネル領域上と前記ソース領域上の一部に前記ゲート絶縁膜を介して形成するとともに、前記埋め込みゲート領域に接続されたゲート電極、及び
前記ゲート電極と電気的に絶縁され、前記ソース領域と前記ゲート領域とを接続するとともにゲート端子を有する補助ゲート電極
を備え、
前記ゲート電極に印加するゲート電位に基づいて、前記アノード領域から前記ソース領域に流入する電流を制御することによって、前記ゲート領域から前記補助ゲート電極を介して前記ソース領域に流れる電流を制御することを特徴とする電圧駆動型バイポーラ半導体装置。 - 高不純物濃度の第１の導電型のコレクタ領域、前記コレクタ領域の一方の面に形成したコレクタ電極、
前記コレクタ領域の他方の面に形成した低不純物濃度の第１の導電型のドリフト領域、
前記ドリフト領域の前記カソード領域に接する面の反対面の一部分に形成した第２の導電型のベース領域、
前記ベース領域内の一部分に形成した高不純物濃度の第１の導電型の複数のエミッタ領域、
前記エミッタ領域及びベース領域に接するように形成したエミッタ電極、
前記ベース領域の上および前記ドリフト領域の上に跨るように形成した低不純物濃度の第１の導電型のチャネル領域、
前記チャネル領域の上にゲート絶縁膜を介して形成したゲート電極、
前記チャネル領域内の一部分に形成した高不純物濃度の第１の導電型のソース領域、及び
前記ソース領域と前記ベース領域とを接続するベース電極
を備え、
前記ゲート電極に印加するゲート電位に基づいて、前記コレクタ領域から前記ソース領域に流入する電流を制御することによって、前記ソース領域から前記ベース電極を介して前記ベース領域に流れる電流を制御することを特徴とする電圧駆動型バイポーラ半導体装置。 - 高不純物濃度の第１の導電型のコレクタ領域、
前記コレクタ領域の一方の面に形成したコレクタ電極、
前記コレクタ領域の他方の面の上に形成した低不純物濃度の第１の導電型のドリフト領域、
前記ドリフト領域の前記コレクタ領域に接する面とは反対側の面の一部分に形成した第２の導電型のベース領域、
前記ベース領域内の一部分に形成した第１の導電型のエミッタ領域、
前記エミッタ領域内に形成したエミッタ電極、
前記ドリフト領域においてベース領域の近傍かつ前記ベース領域と間隔をあけて形成した第２の導電型の埋め込みゲート領域、
前記埋め込みゲート領域上および前記ドリフト領域上に跨るように形成した低不純物濃度の第１の導電型のチャネル領域、
前記チャネル領域内の一部分かつ前記埋め込みゲート領域上に形成した高不純物濃度の第１の導電型のソース領域、
前記チャネル領域上と前記ソース領域上に形成されたゲート絶縁膜、
前記チャネル領域上と前記ソース領域上の一部に前記ゲート絶縁膜を介して形成するとともに、前記埋め込みゲート領域に接続されたゲート電極、及び
前記ゲート電極と電気的に絶縁され、前記ソース領域と前記ベース領域とを接続するベース電極
を備え、
前記ゲート電極に印加するゲート電位に基づいて、前記コレクタ領域から前記ソース領域に流入する電流を制御することによって、前記ソース領域から前記ベース電極を介して前記ベース領域に流れる電流を制御することを特徴とする電圧駆動型バイポーラ半導体装置の製造方法であって、
前記コレクタ領域として機能する高不純物濃度の第１の導電型の基板の一方の面に低不純物濃度の第１の導電型のドリフト層を形成するステップ、
前記ドリフト層の表面の一部分の所定の領域に金属のイオン打込みにより、第２の導電型の前記ベース領域及び前記埋め込みゲート領域を形成するステップ、
前記ベース領域及び前記埋め込みゲート領域を形成した前記ドリフト層の上に低不純物濃度の第１の導電型のチャネル領域層を形成するステップ、
前記ベース領域上の前記チャネル領域層を除去することにより、前記埋め込みゲート領域上および前記ドリフト領域上に跨るように前記チャネル領域を形成するステップ、
前記ベース領域の一部分と前記チャネル領域の一部分とに、イオン打込みによる高不純物濃度の第１の導電型の、前記エミッタ領域とソース領域とをそれぞれ形成するステップ、
前記ベース領域、エミッタ領域、チャネル領域及びソース領域の上に絶縁膜を形成するステップ、
前記ソース領域、ベース領域、及びエミッタ領域の上のそれぞれ所定部分の前記絶縁膜を除去するステップ、
前記絶縁膜を除去した、前記ソース領域とベース領域を接続する金属膜の前記ベース電極、前記チャネル領域に絶縁膜を介して対向する前記ゲート電極及び前記エミッタ領域に接する前記エミッタ電極を金属の膜により形成するステップ、及び
前記基板の他方の面に前記コレクタ電極を金属の膜で形成するステップ
を備える電圧駆動型バイポーラ半導体装置の製造方法。
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