JPH0738080A - 複合型半導体装置 - Google Patents
複合型半導体装置Info
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- JPH0738080A JPH0738080A JP15830993A JP15830993A JPH0738080A JP H0738080 A JPH0738080 A JP H0738080A JP 15830993 A JP15830993 A JP 15830993A JP 15830993 A JP15830993 A JP 15830993A JP H0738080 A JPH0738080 A JP H0738080A
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- layer
- semiconductor
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Abstract
(57)【要約】
【目的】 自己消弧型半導体スイッチ素子にツェナーダ
イオードを内蔵させることにより、部品点数が低減し、
小型可能にして高信頼性の複合型半導体装置を得る。 【構成】 Ｐエミッタ層１１，Ｎベース層１２，Ｐゲー
ト層１３，Ｎ+エミッタ層１４からなる自己消弧型半導
体スイッチ素子であるＳＩサイリスタ１０Ａ（又はゲー
トターンオフサイリスタ）にＰ型半導体層３１とＮ+型
半導体層３２からなるツェナーダイオード３０を内蔵さ
せる。
イオードを内蔵させることにより、部品点数が低減し、
小型可能にして高信頼性の複合型半導体装置を得る。 【構成】 Ｐエミッタ層１１，Ｎベース層１２，Ｐゲー
ト層１３，Ｎ+エミッタ層１４からなる自己消弧型半導
体スイッチ素子であるＳＩサイリスタ１０Ａ（又はゲー
トターンオフサイリスタ）にＰ型半導体層３１とＮ+型
半導体層３２からなるツェナーダイオード３０を内蔵さ
せる。
Description
【０００１】
【産業上の利用分野】本発明は複合型半導体装置に係
り、特に静電誘導型サイリスタやゲートターンオフサイ
リスタ等の自己消弧型半導体素子と定電圧ダイオードを
一体に組込んだ複合型半導体装置に関する。
り、特に静電誘導型サイリスタやゲートターンオフサイ
リスタ等の自己消弧型半導体素子と定電圧ダイオードを
一体に組込んだ複合型半導体装置に関する。
【０００２】
【従来の技術】近年、電力用半導体の分野では、応用装
置の高効率化，低騒音化の観点から、高周波化に対応で
きる半導体装置の要求が高まっている。
置の高効率化，低騒音化の観点から、高周波化に対応で
きる半導体装置の要求が高まっている。
【０００３】静電誘導型サイリスタ（ＳＩサイリスタ）
は、他の電力用半導体素子に比べて優れた高周波特性が
認められているが、ターンオフ時にゲートから大電流を
引き抜く必要があり、ゲートパワーが他の半導体素子よ
りも大きくなるという欠点があった。そこで、ＳＩサイ
リスタのカソードをｎチャンネルＭＯＳＦＥＴのソース
に直列に接続（カスコード接続）することにより、高速
のＳＩサイリスタを電圧制御型のデバイスとして簡単に
駆動できる技術が開発されている。
は、他の電力用半導体素子に比べて優れた高周波特性が
認められているが、ターンオフ時にゲートから大電流を
引き抜く必要があり、ゲートパワーが他の半導体素子よ
りも大きくなるという欠点があった。そこで、ＳＩサイ
リスタのカソードをｎチャンネルＭＯＳＦＥＴのソース
に直列に接続（カスコード接続）することにより、高速
のＳＩサイリスタを電圧制御型のデバイスとして簡単に
駆動できる技術が開発されている。
【０００４】ＳＩサイリスタ等のバイポーラ用半導体素
子とＭＯＳＦＥＴを組み合わせて電圧駆動型のデバイス
を構成する手段として、図４に示すカスコード接続や図
５に示すカスケード接続、及びこれらを併用した図６に
示すようなカスコード・カスケード接続等が提案されて
いる。
子とＭＯＳＦＥＴを組み合わせて電圧駆動型のデバイス
を構成する手段として、図４に示すカスコード接続や図
５に示すカスケード接続、及びこれらを併用した図６に
示すようなカスコード・カスケード接続等が提案されて
いる。
【０００５】図４〜図５において、１０は主自己消弧型
半導体スイッチ素子である静電誘導型サイリスタ（ＳＩ
サイリスタ）又はゲートターンオフサイリスタからなる
主デバイス、２０Ａ，２０ＢはｎチャンネルＭＯＳＦＥ
Ｔ、３０は定電圧半導体素子であるツェナーダイオード
であって、Ａはアノード端子、Ｇ1は主デバイス１０の
ゲート端子、Ｇ2はＭＯＳＦＥＴ２０Ａのゲート端子、
Ｇ3はＭＯＳＦＥＴ２０Ｂのゲート端子、ＤはＭＯＳＦ
ＥＴのドレイン、Ｓはソースで、各複合型半導体装置は
図示のように接続されている。
半導体スイッチ素子である静電誘導型サイリスタ（ＳＩ
サイリスタ）又はゲートターンオフサイリスタからなる
主デバイス、２０Ａ，２０ＢはｎチャンネルＭＯＳＦＥ
Ｔ、３０は定電圧半導体素子であるツェナーダイオード
であって、Ａはアノード端子、Ｇ1は主デバイス１０の
ゲート端子、Ｇ2はＭＯＳＦＥＴ２０Ａのゲート端子、
Ｇ3はＭＯＳＦＥＴ２０Ｂのゲート端子、ＤはＭＯＳＦ
ＥＴのドレイン、Ｓはソースで、各複合型半導体装置は
図示のように接続されている。
【０００６】
【発明が解決しようとする課題】図４のカスコード接続
において、主デバイス１０として用いられるＳＩサイリ
スタは、基本的には、ゲート電流を流さなくても点弧す
るノーマリオン型ＳＩサイリスタであり、ツェナーダイ
オード３０はターンオン時にＳＩサイリスタのゲート・
カソード間に順バイアスを印加し、ターンオン時間を短
くする目的で取付けている。
において、主デバイス１０として用いられるＳＩサイリ
スタは、基本的には、ゲート電流を流さなくても点弧す
るノーマリオン型ＳＩサイリスタであり、ツェナーダイ
オード３０はターンオン時にＳＩサイリスタのゲート・
カソード間に順バイアスを印加し、ターンオン時間を短
くする目的で取付けている。
【０００７】また、図５のカスケード接続や図６のカス
コード・カスケード接続においては、ＳＩサイリスタや
ゲートターンオフサイリスタのゲートに充分なオンゲー
ト電流を流し込む目的で、図４のものと同様に、主デバ
イス部にツェナーダイオード３０を接続している。
コード・カスケード接続においては、ＳＩサイリスタや
ゲートターンオフサイリスタのゲートに充分なオンゲー
ト電流を流し込む目的で、図４のものと同様に、主デバ
イス部にツェナーダイオード３０を接続している。
【０００８】現在の技術では、ツェナーダイオードは主
デバイスであるＳＩサイリスタやゲートターンオフサイ
リスタとは別に作製し、一般にセラミックに銅等の金属
配線を施したベース基板上に配置し、ワイヤボンディン
グにより主デバイスと電気的接続を行ってきた。
デバイスであるＳＩサイリスタやゲートターンオフサイ
リスタとは別に作製し、一般にセラミックに銅等の金属
配線を施したベース基板上に配置し、ワイヤボンディン
グにより主デバイスと電気的接続を行ってきた。
【０００９】ツェナーダイオードは特性上必要なデバイ
スであるが、ツェナーダイオードの存在により部品点数
が増加し、モジュール全体の寸法の小型化や信頼性向上
といった観点からはマイナスの要因となっている。この
ためツェナーダイオードを内蔵したＳＩサイリスタやゲ
ートターンオフサイリスタの出現が望まれるようになっ
てきている。
スであるが、ツェナーダイオードの存在により部品点数
が増加し、モジュール全体の寸法の小型化や信頼性向上
といった観点からはマイナスの要因となっている。この
ためツェナーダイオードを内蔵したＳＩサイリスタやゲ
ートターンオフサイリスタの出現が望まれるようになっ
てきている。
【００１０】本発明は上述の問題点に鑑みてなされたも
ので、その目的は自己消弧型半導体スイッチ素子にツェ
ナーダイオードを内蔵させることにより、部品点数が低
減し、モジュールの小型化と信頼性の向上を図れる複合
型半導体装置を提供することである。
ので、その目的は自己消弧型半導体スイッチ素子にツェ
ナーダイオードを内蔵させることにより、部品点数が低
減し、モジュールの小型化と信頼性の向上を図れる複合
型半導体装置を提供することである。
【００１１】
【課題を解決するための手段】本発明は、上記目的を達
成するために、所定極性の第１の半導体層を共通のベー
ス領域とし、該第１の半導体層の一方の面に該第１の半
導体層とは異極性の第２の半導体層を形成してアノード
層となし、前記第１の半導体層の他方の表面に該第１の
半導体層とは異極性の第３の半導体層を設けてゲート層
となし、この第３の半導体層とは隣接離間して前記第１
の半導体層の表面部に該第１の半導体層と同極性の第４
の半導体層を形成してカソード層となし、前記第３の半
導体層とは高抵抗半導体層で分離された第５の半導体層
を前記第３の半導体層に近接させて形成し、前記第４の
半導体層とは別の同極性の第６の半導体層を形成したこ
とを特徴とする。
成するために、所定極性の第１の半導体層を共通のベー
ス領域とし、該第１の半導体層の一方の面に該第１の半
導体層とは異極性の第２の半導体層を形成してアノード
層となし、前記第１の半導体層の他方の表面に該第１の
半導体層とは異極性の第３の半導体層を設けてゲート層
となし、この第３の半導体層とは隣接離間して前記第１
の半導体層の表面部に該第１の半導体層と同極性の第４
の半導体層を形成してカソード層となし、前記第３の半
導体層とは高抵抗半導体層で分離された第５の半導体層
を前記第３の半導体層に近接させて形成し、前記第４の
半導体層とは別の同極性の第６の半導体層を形成したこ
とを特徴とする。
【００１２】
【作用】第１の半導体層，第２の半導体層，第３の半導
体層，および第４の半導体層によって自己消弧型半導体
スイッチ素子が形成され、第５の半導体層と第６の半導
体層によってツェナーダイオードが形成される。
体層，および第４の半導体層によって自己消弧型半導体
スイッチ素子が形成され、第５の半導体層と第６の半導
体層によってツェナーダイオードが形成される。
【００１３】さらに、ツェナーダイオードを囲む２つの
拡散層の間隔を狭くすることにより、ツェナーダイオー
ド内蔵に伴う寄生デバイスの動作が抑制される。
拡散層の間隔を狭くすることにより、ツェナーダイオー
ド内蔵に伴う寄生デバイスの動作が抑制される。
【００１４】
【実施例】以下に本発明の実施例を図１〜図３を参照し
ながら説明する。
ながら説明する。
【００１５】図１は本発明の第１実施例による複合型半
導体装置を示すもので、主デバイスであるＳＩサイリス
タとツェナーダイオードを一体に組込んだものである。
導体装置を示すもので、主デバイスであるＳＩサイリス
タとツェナーダイオードを一体に組込んだものである。
【００１６】図１において、１１はＰエミッタ層（第１
のＰ型半導体層）、１２はＮベース層、１３は櫛形の形
状をしたＰ型ゲート層、１４は隣接するＰ型ゲート層１
３間に設けられたＮ+エミッタ層（第１のＮ+型半導体
層）、１５はＰエミッタ層１１の表面に設けられたアノ
ード電極、１６はＮ+エミッタ層１４の表面に設けられ
たカソード電極、１７はＰ型ゲート層１３の表面に設け
られたゲート電極、１８は酸化膜であって、これらによ
ってＳＩサイリスタ１０Ａが構成される。
のＰ型半導体層）、１２はＮベース層、１３は櫛形の形
状をしたＰ型ゲート層、１４は隣接するＰ型ゲート層１
３間に設けられたＮ+エミッタ層（第１のＮ+型半導体
層）、１５はＰエミッタ層１１の表面に設けられたアノ
ード電極、１６はＮ+エミッタ層１４の表面に設けられ
たカソード電極、１７はＰ型ゲート層１３の表面に設け
られたゲート電極、１８は酸化膜であって、これらによ
ってＳＩサイリスタ１０Ａが構成される。
【００１７】隣接するゲート層は互いにメタルあるいは
低抵抗拡散で接続されており、同様にしてＮ+型エミッ
タ層１４もメタルまたは拡散層で連結されている。
低抵抗拡散で接続されており、同様にしてＮ+型エミッ
タ層１４もメタルまたは拡散層で連結されている。
【００１８】また、図１において、３１はＰ型ゲート層
１３とは独立した（高抵抗層で分離された）別のＰ型拡
散層（第３のＰ型半導体層）、３２はＰ型拡散層１５と
近接するＰ型ゲート層１３（１３ａ）との間に上記Ｎ+
型エミッタ層１４とは独立した別のＮ+型拡散層（第２
のＮ+型半導体層）、３３はＰ型ゲート層１３（１３
ａ）とＮ+型拡散層３２とを短絡する第２のゲート電
極、３４はＰ型拡散層３１の表面に設けられた第２のゲ
ート電極であって、これらによってツェナーダイオード
３０が構成される。
１３とは独立した（高抵抗層で分離された）別のＰ型拡
散層（第３のＰ型半導体層）、３２はＰ型拡散層１５と
近接するＰ型ゲート層１３（１３ａ）との間に上記Ｎ+
型エミッタ層１４とは独立した別のＮ+型拡散層（第２
のＮ+型半導体層）、３３はＰ型ゲート層１３（１３
ａ）とＮ+型拡散層３２とを短絡する第２のゲート電
極、３４はＰ型拡散層３１の表面に設けられた第２のゲ
ート電極であって、これらによってツェナーダイオード
３０が構成される。
【００１９】すなわち、本発明の複合型半導体装置は、
ツェナーダイオードを内蔵したもので、図１の複合型半
導体装置では、ＳＩサイリスタは一般にＰ型エミッタ層
１１，Ｎベース層１２，と櫛形の形状をしたＰ型ゲート
層１３と隣接するゲートの間に設けられたＮ型のエミッ
タ層１４で構成されている。隣接するゲート層は互いに
メタルあるいは低抵抗拡散層で接続されており、Ｎ型の
エミッタ層どうしも同様にメタルまたは拡散層で連結さ
れている。本発明のＳＩサイリスタは上記Ｐ型ゲートに
隣接してＰ型ゲートとは独立した（高抵抗層で分離され
た）別のＰ型拡散層１５を設け、更にこのＰ型拡散層と
近接するＰ型ゲート層１３ａとの間に上記Ｎ型エミッタ
層とは独立した別のＮ型拡散層３２を設け、Ｐ型ゲート
層１３ａとこのＮ型拡散層を半導体表面においてメタル
で短絡し第１のゲート電極とし前記ゲートと独立したＰ
型拡散層３１に第２のゲート電極を設け、前記Ｎ型拡散
層３２とＰ型拡散層３１で構成されたツェナーダイオー
ドを用いることを特徴とする。
ツェナーダイオードを内蔵したもので、図１の複合型半
導体装置では、ＳＩサイリスタは一般にＰ型エミッタ層
１１，Ｎベース層１２，と櫛形の形状をしたＰ型ゲート
層１３と隣接するゲートの間に設けられたＮ型のエミッ
タ層１４で構成されている。隣接するゲート層は互いに
メタルあるいは低抵抗拡散層で接続されており、Ｎ型の
エミッタ層どうしも同様にメタルまたは拡散層で連結さ
れている。本発明のＳＩサイリスタは上記Ｐ型ゲートに
隣接してＰ型ゲートとは独立した（高抵抗層で分離され
た）別のＰ型拡散層１５を設け、更にこのＰ型拡散層と
近接するＰ型ゲート層１３ａとの間に上記Ｎ型エミッタ
層とは独立した別のＮ型拡散層３２を設け、Ｐ型ゲート
層１３ａとこのＮ型拡散層を半導体表面においてメタル
で短絡し第１のゲート電極とし前記ゲートと独立したＰ
型拡散層３１に第２のゲート電極を設け、前記Ｎ型拡散
層３２とＰ型拡散層３１で構成されたツェナーダイオー
ドを用いることを特徴とする。
【００２０】また、図１の半導体装置ではＰ型エミッタ
層１１およびＮ型ベース層１２とＮ+拡散層３２で構成
されるダイオードがオフ状態で導通しないように上記ゲ
ートとは異なるＰ型拡散層とそれに隣接するＰ型ゲート
層１３ａとの間隔ｄを狭くして、両方のＰ型拡散層から
広がる空乏層で、上記隣接するＰ型拡散層の間の領域
（チャネル領域）をピンチオフすることを特徴としてい
る。
層１１およびＮ型ベース層１２とＮ+拡散層３２で構成
されるダイオードがオフ状態で導通しないように上記ゲ
ートとは異なるＰ型拡散層とそれに隣接するＰ型ゲート
層１３ａとの間隔ｄを狭くして、両方のＰ型拡散層から
広がる空乏層で、上記隣接するＰ型拡散層の間の領域
（チャネル領域）をピンチオフすることを特徴としてい
る。
【００２１】図２は主デバイス１０としてゲートターン
オフサイリスタ１０Ｂを用いた他の実施例を示すもの
で、図１のものと同一又は相当部分には同一符号が付さ
れている。
オフサイリスタ１０Ｂを用いた他の実施例を示すもの
で、図１のものと同一又は相当部分には同一符号が付さ
れている。
【００２２】図２の複合型半導体装置では、Ｐ型エミッ
タ層（第１のＰ型半導体層）１１，Ｎ型ベース層，Ｐ型
ベース層（第２のＰ型半導体層）１３，Ｎ+型エミッタ
層（第１のＮ+型半導体層）１４，アノード電極１５，
カソード電極１６，ゲート電極１７によってゲートター
ンオフサイリスタ１０Ｂが構成され、Ｐ型拡散層（第３
のＰ型半導体層）３１，第２のＮ+型半導体層３２，第
２のゲート電極３３および第２のカソード電極３４によ
ってツェナーダイオード３０が構成される。
タ層（第１のＰ型半導体層）１１，Ｎ型ベース層，Ｐ型
ベース層（第２のＰ型半導体層）１３，Ｎ+型エミッタ
層（第１のＮ+型半導体層）１４，アノード電極１５，
カソード電極１６，ゲート電極１７によってゲートター
ンオフサイリスタ１０Ｂが構成され、Ｐ型拡散層（第３
のＰ型半導体層）３１，第２のＮ+型半導体層３２，第
２のゲート電極３３および第２のカソード電極３４によ
ってツェナーダイオード３０が構成される。
【００２３】図１と図２の複合型半導体装置は図３の等
価回路で表すことが出来る。従って、図４のカスコード
デバイスを作製する場合には、第１のゲート電極端子Ｇ
1は用いずに第２のゲート電極端子Ｇ2にｎチャンネルＭ
ＯＳＦＥＴのソースを接続し、主デバイス１０のカソー
ド電極Ｋを前記ＭＯＳＦＥＴのドレインに接続すればよ
い。また、図５，図６の例では第１，第２のゲート電極
端子Ｇ1，Ｇ2の両ゲート電極端子を用い、Ｇ1をカスケ
ード用ＭＯＳＦＥＴのソースに、Ｇ2をモジュールのカ
ソード端子に接続することによりモジュールの構成がで
きる。
価回路で表すことが出来る。従って、図４のカスコード
デバイスを作製する場合には、第１のゲート電極端子Ｇ
1は用いずに第２のゲート電極端子Ｇ2にｎチャンネルＭ
ＯＳＦＥＴのソースを接続し、主デバイス１０のカソー
ド電極Ｋを前記ＭＯＳＦＥＴのドレインに接続すればよ
い。また、図５，図６の例では第１，第２のゲート電極
端子Ｇ1，Ｇ2の両ゲート電極端子を用い、Ｇ1をカスケ
ード用ＭＯＳＦＥＴのソースに、Ｇ2をモジュールのカ
ソード端子に接続することによりモジュールの構成がで
きる。
【００２４】上述の各実施例による複合型半導体装置は
次のような実施態様となる。
次のような実施態様となる。
【００２５】（１）Ｐ型半導体の一方の主面にＮ型半導
体を形成し、このＮ型半導体層の上記Ｐ型半導体とは反
対側の主面に、第２のＰ型半導体層および前記Ｎ型層よ
りも濃度の高いＮ+型半導体層を交互に並べたことを特
徴とする静電誘導型サイリスタにおいて、前記第２のＰ
型半導体層とは前記Ｎ型高抵抗半導体層で分離された第
３のＰ型半導体層を第２のＰ型半導体層に近接させて形
成し、この第３のＰ型半導体層と第２のＰ型半導体層の
間の領域に上記Ｎ+型半導体層とは別の第２のＮ+型半導
体層を形成したことを特徴とする半導体装置。
体を形成し、このＮ型半導体層の上記Ｐ型半導体とは反
対側の主面に、第２のＰ型半導体層および前記Ｎ型層よ
りも濃度の高いＮ+型半導体層を交互に並べたことを特
徴とする静電誘導型サイリスタにおいて、前記第２のＰ
型半導体層とは前記Ｎ型高抵抗半導体層で分離された第
３のＰ型半導体層を第２のＰ型半導体層に近接させて形
成し、この第３のＰ型半導体層と第２のＰ型半導体層の
間の領域に上記Ｎ+型半導体層とは別の第２のＮ+型半導
体層を形成したことを特徴とする半導体装置。
【００２６】（２）上記（１）項の半導体装置において
第２のＮ+半導体層と第２のＰ型半導体層とを金属膜で
連結し、第３のＰ型半導体層表面には上記金属膜と電気
的に分離された第２の金属膜を付けたことを特徴とする
半導体装置。
第２のＮ+半導体層と第２のＰ型半導体層とを金属膜で
連結し、第３のＰ型半導体層表面には上記金属膜と電気
的に分離された第２の金属膜を付けたことを特徴とする
半導体装置。
【００２７】（３）上記（２）項の半導体装置において
上記第１の金属膜を第１のゲート電極とし、上記第２の
金属膜を第２のゲート電極としたことを特徴とした半導
体装置。
上記第１の金属膜を第１のゲート電極とし、上記第２の
金属膜を第２のゲート電極としたことを特徴とした半導
体装置。
【００２８】（４）上記第１項のＳＩサイリスタにおい
て前記第３のＰ型半導体とこれに近接する第２のＰ型半
導体層の間隔を充分に狭くして、電圧を印加しない状態
で形成される空乏層領域が両Ｐ型半導体層の間の第１の
Ｎ型半導体領域をピンチオフすることを特徴とした半導
体装置。
て前記第３のＰ型半導体とこれに近接する第２のＰ型半
導体層の間隔を充分に狭くして、電圧を印加しない状態
で形成される空乏層領域が両Ｐ型半導体層の間の第１の
Ｎ型半導体領域をピンチオフすることを特徴とした半導
体装置。
【００２９】（５）上記第１項から第４項のＳＩサイリ
スタ本体の部分をゲートターンオフサイリスタに置き換
えたことを特徴とする半導体装置。
スタ本体の部分をゲートターンオフサイリスタに置き換
えたことを特徴とする半導体装置。
【００３０】
【発明の効果】本発明は、以上の如くであって、ツェナ
ーダイオードを構成する各半導体層の形成が同時にで
き、製造プロセスを増すことなく、マスクパターンの変
更のみによりツェナーダイオードの内蔵が可能にして、
部品点数を低減でき、モジュールの小型化が可能で、高
信頼性の複合型半導体装置が得られる。
ーダイオードを構成する各半導体層の形成が同時にで
き、製造プロセスを増すことなく、マスクパターンの変
更のみによりツェナーダイオードの内蔵が可能にして、
部品点数を低減でき、モジュールの小型化が可能で、高
信頼性の複合型半導体装置が得られる。
【図１】本発明の実施例による複合型半導体装置の正断
面図。
面図。
【図２】本発明の他の実施例による複合型半導体装置の
正断面図。
正断面図。
【図３】図１又は図２の複合型半導体装置の等価回路
図。
図。
【図４】複合型半導体装置のカスコード接続図。
【図５】複合型半導体装置のカスケード接続図。
【図６】複合型半導体装置のカスコード・カスケード接
続図。
続図。
１０Ａ…静電誘導型サイリスタ（ＳＩサイリスタ） １０Ｂ…ゲートターンオフサイリスタ １１…Ｐエミッタ層 １２…Ｎベース層 １３，１３ａ…Ｐゲート層 １４…Ｎ+エミッタ層 １５…アノード電極 １６…カソード電極 １７…ゲート電極 １８…酸化膜 ３０…ツェナーダイオード ３１…Ｐ型半導体層 ３２…Ｎ+型半導体層 ３３，３４…金属膜 Ｇ1…第１のゲート電極端子 Ｇ2…第２のゲート電極端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/744 Ｈ０１Ｌ 29/74 Ｇ 7210−4Ｍ 27/06 Ｔ
Claims (4)
- 【請求項１】 所定極性の第１の半導体層（１２）を共
通のベース領域とし、該第１の半導体層の一方の面に該
第１の半導体層とは異極性の第２の半導体層（１１）を
形成してアノード層となし、前記第１の半導体層の他方
の表面に該第１の半導体層とは異極性の第３の半導体層
（１３）を設けてゲート層となし、この第３の半導体層
とは隣接離間して前記第１の半導体層の表面部に該第１
の半導体層と同極性の第４の半導体層（１４）を形成し
てカソード層となし、前記第３の半導体層とは高抵抗半
導体層で分離された第５の半導体層（３１）を前記第３
の半導体層に近接させて形成し、前記第４の半導体層と
は別の同極性の第６の半導体層（３２）を形成したこと
を特徴とする複合型半導体装置。 - 【請求項２】 請求項１の複合型半導体装置において、
前記第３の半導体層（１３ａ）と第６の半導体層（３
２）とを第１の金属膜（３３）で連結し、前記第５の半
導体層（３１）には上記第１の金属膜と電気的に分離さ
れた第２の金属膜（３４）を付けたことを特徴とする複
合型半導体装置。 - 【請求項３】 請求項２の複合型半導体装置において、
前記第１の金属膜（３３）を第１のゲート電極とし、前
記第２の金属膜（３４）を第２のゲート電極としたこと
を特徴とする複合型半導体装置。 - 【請求項４】 請求項１の複合型半導体装置において、
前記第３の半導体層（１３ａ）とこれに近接する第５の
半導体層（３１）の間隔を狭くして、電圧を印加しない
状態で形成される空乏層領域が両半導体層の第６の半導
体領域をピンチオフすることを特徴とする複合型半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15830993A JPH0738080A (ja) | 1993-06-29 | 1993-06-29 | 複合型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15830993A JPH0738080A (ja) | 1993-06-29 | 1993-06-29 | 複合型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0738080A true JPH0738080A (ja) | 1995-02-07 |
Family
ID=15668817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15830993A Pending JPH0738080A (ja) | 1993-06-29 | 1993-06-29 | 複合型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738080A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000200791A (ja) * | 1999-01-05 | 2000-07-18 | Kansai Electric Power Co Inc:The | 電圧駆動型バイポ―ラ半導体装置 |
| JP2010147083A (ja) * | 2008-12-16 | 2010-07-01 | Kansai Electric Power Co Inc:The | ゲートターンオフサイリスタ装置およびバイポーラトランジスタ装置 |
| JP2011029386A (ja) * | 2009-07-24 | 2011-02-10 | Sharp Corp | 半導体装置および電子機器 |
-
1993
- 1993-06-29 JP JP15830993A patent/JPH0738080A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000200791A (ja) * | 1999-01-05 | 2000-07-18 | Kansai Electric Power Co Inc:The | 電圧駆動型バイポ―ラ半導体装置 |
| JP2010147083A (ja) * | 2008-12-16 | 2010-07-01 | Kansai Electric Power Co Inc:The | ゲートターンオフサイリスタ装置およびバイポーラトランジスタ装置 |
| JP2011029386A (ja) * | 2009-07-24 | 2011-02-10 | Sharp Corp | 半導体装置および電子機器 |
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