JP3424579B2 - 半導体装置 - Google Patents
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/749—Thyristor-type devices, e.g. having four-zone regenerative action with turn-on by field effect
-
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-
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Description
【0001】
【発明の属する技術分野】本発明は、MOSゲートを有
するバイポーラ型の半導体装置、特にサイリスタに好適
な半導体装置に関する。
するバイポーラ型の半導体装置、特にサイリスタに好適
な半導体装置に関する。
【0002】
【背景技術および発明が解決しようとする課題】MOS
FETとサイリスタ構造を複合化したMOSサイリスタ
は、MOSゲートを用いてカソードからフローティング
エミッタ領域にエレクトロンが供給され、さらにアノー
ドからベース領域にホールが注入されることにより、素
子の内部にてサイリスタ動作を行う素子である。
FETとサイリスタ構造を複合化したMOSサイリスタ
は、MOSゲートを用いてカソードからフローティング
エミッタ領域にエレクトロンが供給され、さらにアノー
ドからベース領域にホールが注入されることにより、素
子の内部にてサイリスタ動作を行う素子である。
【0003】図11に、従来のMOSサイリスタの一例
を示す。このMOSサイリスタは、p+型エミッタ層1
0、n+型バッファ層12、n-型ベース領域14、p-
型ベース領域16、フローティングエミッタ領域22お
よびn+型不純物拡散層18a,18bを有する。さら
に、ソース領域として機能するn+型不純物拡散層18
bおよびp-型ベース領域16の表面には、ゲート絶縁
層42を介してゲート電極40が形成されている。そし
て、このゲート電極40によってMOSゲートを駆動す
ることによってサイリスタの動作を制御する。すなわ
ち、n+型不純物拡散層(ソース領域)18b、p-型ベ
ース領域16、n-型ベース領域14、n+型バッファ層
12およびp+型エミッタ層10によって、サイリスタ
動作用のIGBTが構成される。
を示す。このMOSサイリスタは、p+型エミッタ層1
0、n+型バッファ層12、n-型ベース領域14、p-
型ベース領域16、フローティングエミッタ領域22お
よびn+型不純物拡散層18a,18bを有する。さら
に、ソース領域として機能するn+型不純物拡散層18
bおよびp-型ベース領域16の表面には、ゲート絶縁
層42を介してゲート電極40が形成されている。そし
て、このゲート電極40によってMOSゲートを駆動す
ることによってサイリスタの動作を制御する。すなわ
ち、n+型不純物拡散層(ソース領域)18b、p-型ベ
ース領域16、n-型ベース領域14、n+型バッファ層
12およびp+型エミッタ層10によって、サイリスタ
動作用のIGBTが構成される。
【0004】このMOSサイリスタにおいては、サイリ
スタが動作状態となった場合に、n +型フローティング
エミッタ領域22からp-型ベース領域16にエレクト
ロンの注入が起こり、同時にp+型エミッタ層10から
n-型ベース領域14を経てp-型ベース領域16へホー
ルの注入が起こる。しかし、この構造の素子において
は、高注入状態となった場合に、n+型エミッタ領域1
8a、p-型ベース領域16、n-型ベース領域14、n
+型バッファ層12およびp+型エミッタ層10からなる
寄生サイリスタがラッチアップするとMOSゲートの制
御機能が失われ、サイリスタのオフ動作ができなくな
る。そのため、寄生サイリスタのラッチアップを防止す
るために、カソード電極50直下のp型ベース領域17
の不純物濃度を高くしたり、あるいはその拡散深さを深
くすることが行われる。しかし、寄生サイリスタのラッ
チアップを充分に防止するために、カソード電極直下の
ベース領域の不純物濃度を高くすることはプロセスの複
雑化につながり、また拡散深さを深くすることも単位セ
ルサイズが大きくなってしまうことから、安全動作領域
が狭くなる上、オン電圧も高くなる。
スタが動作状態となった場合に、n +型フローティング
エミッタ領域22からp-型ベース領域16にエレクト
ロンの注入が起こり、同時にp+型エミッタ層10から
n-型ベース領域14を経てp-型ベース領域16へホー
ルの注入が起こる。しかし、この構造の素子において
は、高注入状態となった場合に、n+型エミッタ領域1
8a、p-型ベース領域16、n-型ベース領域14、n
+型バッファ層12およびp+型エミッタ層10からなる
寄生サイリスタがラッチアップするとMOSゲートの制
御機能が失われ、サイリスタのオフ動作ができなくな
る。そのため、寄生サイリスタのラッチアップを防止す
るために、カソード電極50直下のp型ベース領域17
の不純物濃度を高くしたり、あるいはその拡散深さを深
くすることが行われる。しかし、寄生サイリスタのラッ
チアップを充分に防止するために、カソード電極直下の
ベース領域の不純物濃度を高くすることはプロセスの複
雑化につながり、また拡散深さを深くすることも単位セ
ルサイズが大きくなってしまうことから、安全動作領域
が狭くなる上、オン電圧も高くなる。
【0005】本発明の目的は、オン電圧のさらなる低
減、ならびに寄生サイリスタの動作を抑制して確実にオ
フ動作ができる、MOSゲートを含むバイポーラ型の半
導体装置を提供することにある。
減、ならびに寄生サイリスタの動作を抑制して確実にオ
フ動作ができる、MOSゲートを含むバイポーラ型の半
導体装置を提供することにある。
【0006】
【課題を解決するための手段】本発明に係る半導体装置
は、前記第1半導体層の一方の主面側に形成された第2
導電型の第2半導体層、前記第2半導体層の表面部に選
択的に形成された第1導電型の第3半導体層、前記第3
半導体層の表面部に選択的に形成された第2導電型の第
4半導体層、前記第3半導体層の表面部に前記第4半導
体層と離間して選択的に形成された第2導電型の第5半
導体層、前記第4半導体層と前記第5半導体層との間に
位置し、チャネル領域を形成しうる第1導電型の第6半
導体層、少なくとも、前記第6半導体層の表面に、ゲー
ト絶縁層を介して形成されたゲート電極、前記第3半導
体層の内部にあって、かつ、少なくとも、前記第4半導
体層および前記第6半導体層の、前記第1半導体層側の
端部あるいはその近傍に形成された絶縁層、前記第3半
導体層および前記第4半導体層の表面に形成された第1
の主電極、および前記第1半導体層の他方の主面側に形
成された第2の主電極、を含み、前記第5半導体層は、
前記絶縁層の前記第1半導体層側の面で前記第1半導体
層の主面に平行な方向に延びる延長半導体部分を有す
る。
は、前記第1半導体層の一方の主面側に形成された第2
導電型の第2半導体層、前記第2半導体層の表面部に選
択的に形成された第1導電型の第3半導体層、前記第3
半導体層の表面部に選択的に形成された第2導電型の第
4半導体層、前記第3半導体層の表面部に前記第4半導
体層と離間して選択的に形成された第2導電型の第5半
導体層、前記第4半導体層と前記第5半導体層との間に
位置し、チャネル領域を形成しうる第1導電型の第6半
導体層、少なくとも、前記第6半導体層の表面に、ゲー
ト絶縁層を介して形成されたゲート電極、前記第3半導
体層の内部にあって、かつ、少なくとも、前記第4半導
体層および前記第6半導体層の、前記第1半導体層側の
端部あるいはその近傍に形成された絶縁層、前記第3半
導体層および前記第4半導体層の表面に形成された第1
の主電極、および前記第1半導体層の他方の主面側に形
成された第2の主電極、を含み、前記第5半導体層は、
前記絶縁層の前記第1半導体層側の面で前記第1半導体
層の主面に平行な方向に延びる延長半導体部分を有す
る。
【0007】この半導体装置においては、ソース領域と
して機能する第4半導体層、チャネル領域を形成し得る
第6半導体層、ドレイン領域およびフローティングエミ
ッタ領域として機能する第5半導体層によって、MOS
トランジスタが形成される。また、第1,第2,第3お
よび第5半導体層によってサイリスタが形成される。
して機能する第4半導体層、チャネル領域を形成し得る
第6半導体層、ドレイン領域およびフローティングエミ
ッタ領域として機能する第5半導体層によって、MOS
トランジスタが形成される。また、第1,第2,第3お
よび第5半導体層によってサイリスタが形成される。
【0008】この半導体装置においては、ソース領域ま
たはエミッタ領域として機能する第4半導体層およびチ
ャネル領域を形成し得る第6半導体層の端部あるいはそ
の近傍に絶縁層を形成することにより、カソード電極と
して機能する第1の主電極の直下に存在する寄生サイリ
スタのラッチアップ動作を防止することができる。
たはエミッタ領域として機能する第4半導体層およびチ
ャネル領域を形成し得る第6半導体層の端部あるいはそ
の近傍に絶縁層を形成することにより、カソード電極と
して機能する第1の主電極の直下に存在する寄生サイリ
スタのラッチアップ動作を防止することができる。
【0009】すなわち、ソース領域またはエミッタ領域
として機能する第4半導体層およびチャネル領域を形成
し得る第6半導体層の下端領域に、好ましくは動作領域
を横切る状態で(前記第1半導体層の主面に平行な方向
に)絶縁層を形成することにより、アノード電極として
機能する第2の主電極に電圧が印加された高注入状態で
あった場合でも、前記絶縁層によって第4半導体層およ
び第6半導体層と第2半導体層とが電気的に分離される
ため、第1の主電極の下に形成される寄生サイリスタの
動作が抑制される。その結果、従来構造の素子に比べて
確実にオン・オフ動作を行うことができる。
として機能する第4半導体層およびチャネル領域を形成
し得る第6半導体層の下端領域に、好ましくは動作領域
を横切る状態で(前記第1半導体層の主面に平行な方向
に)絶縁層を形成することにより、アノード電極として
機能する第2の主電極に電圧が印加された高注入状態で
あった場合でも、前記絶縁層によって第4半導体層およ
び第6半導体層と第2半導体層とが電気的に分離される
ため、第1の主電極の下に形成される寄生サイリスタの
動作が抑制される。その結果、従来構造の素子に比べて
確実にオン・オフ動作を行うことができる。
【0010】そして、これらの作用効果に加えて、フロ
ーティングエミッタ領域として機能する第5半導体層の
一部(延長半導体部分)が、前記絶縁層の裏面(前記第
1半導体層側の面)で前記第1半導体層の主面に平行な
方向にのびる状態で形成されているため、フローティン
グエミッタ領域からのキャリアの注入経路を広くするこ
とができ、従って電流が流れやすくオン電圧を低減する
ことができる。
ーティングエミッタ領域として機能する第5半導体層の
一部(延長半導体部分)が、前記絶縁層の裏面(前記第
1半導体層側の面)で前記第1半導体層の主面に平行な
方向にのびる状態で形成されているため、フローティン
グエミッタ領域からのキャリアの注入経路を広くするこ
とができ、従って電流が流れやすくオン電圧を低減する
ことができる。
【0011】本発明に係る半導体装置は、さらに、前記
第5半導体層において、前記第6半導体層に接する高抵
抗領域が形成されることが望ましい。このように、フロ
ーティングエミッタ領域として機能する第5半導体層の
一部に高抵抗領域を形成することにより、確実にターン
オフをすることができる。すなわち、MOSゲートを有
するサイリスタをターンオフする場合には、第1導電型
のチャネル領域(第6半導体層)と第2導電型のフロー
ティングエミッタ領域(第5半導体層)とからなるpn
接合に加えられる電界を、高抵抗領域によって緩和する
ことができる。このため、チャネル領域とフローティン
グエミッタ領域とからなるpn接合にブレイクダウン電
流が流れることがなく、素子を確実にターンオフするこ
とができる。
第5半導体層において、前記第6半導体層に接する高抵
抗領域が形成されることが望ましい。このように、フロ
ーティングエミッタ領域として機能する第5半導体層の
一部に高抵抗領域を形成することにより、確実にターン
オフをすることができる。すなわち、MOSゲートを有
するサイリスタをターンオフする場合には、第1導電型
のチャネル領域(第6半導体層)と第2導電型のフロー
ティングエミッタ領域(第5半導体層)とからなるpn
接合に加えられる電界を、高抵抗領域によって緩和する
ことができる。このため、チャネル領域とフローティン
グエミッタ領域とからなるpn接合にブレイクダウン電
流が流れることがなく、素子を確実にターンオフするこ
とができる。
【0012】本発明においては、チャネル領域を形成し
得る第6半導体層のみならず、ドレイン領域(フローテ
ィングエミッタ領域)として機能する第5半導体層およ
び第3半導体層の表面にわたって広くゲート絶縁層およ
びゲート電極を形成することが望ましい。この構成によ
り、素子の表面にIGBT動作領域を作成することがで
きる。このように、素子表面部にサイリスタのフローテ
ィングエミッタ領域を形成し、さらにそのフローティン
グエミッタ領域を用いてIGBT動作領域を形成する
と、チップ面積を有効に利用することができる。
得る第6半導体層のみならず、ドレイン領域(フローテ
ィングエミッタ領域)として機能する第5半導体層およ
び第3半導体層の表面にわたって広くゲート絶縁層およ
びゲート電極を形成することが望ましい。この構成によ
り、素子の表面にIGBT動作領域を作成することがで
きる。このように、素子表面部にサイリスタのフローテ
ィングエミッタ領域を形成し、さらにそのフローティン
グエミッタ領域を用いてIGBT動作領域を形成する
と、チップ面積を有効に利用することができる。
【0013】本発明の半導体装置は、さらに、前記第5
半導体層と離間して選択的に形成された第2導電型の第
7半導体層、前記第5半導体層と前記第7半導体層との
間に位置し、チャネル領域を形成しうる第1導電型の第
8半導体層、少なくとも、前記第7半導体層に接する前
記第3半導体層の表面に、ゲート絶縁層を介して形成さ
れたゲート電極、前記第3半導体層の内部にあって、か
つ、少なくとも、前記第7半導体層および前記第8半導
体層の、前記第1半導体層側の端部あるいはその近傍に
形成され、かつ前記絶縁層に対して前記第5半導体層を
介在させて形成された他の絶縁層、および前記第7半導
体層の表面に形成された主電極、を有し、前記2つのゲ
ート電極を独立して駆動することができる。
半導体層と離間して選択的に形成された第2導電型の第
7半導体層、前記第5半導体層と前記第7半導体層との
間に位置し、チャネル領域を形成しうる第1導電型の第
8半導体層、少なくとも、前記第7半導体層に接する前
記第3半導体層の表面に、ゲート絶縁層を介して形成さ
れたゲート電極、前記第3半導体層の内部にあって、か
つ、少なくとも、前記第7半導体層および前記第8半導
体層の、前記第1半導体層側の端部あるいはその近傍に
形成され、かつ前記絶縁層に対して前記第5半導体層を
介在させて形成された他の絶縁層、および前記第7半導
体層の表面に形成された主電極、を有し、前記2つのゲ
ート電極を独立して駆動することができる。
【0014】この半導体装置においては、MOSゲート
サイリスタと異なる素子表面部にIGBT動作領域を形
成し、それぞれのゲート電極を独立して制御することに
より、MOSゲートサイリスタとIGBTを独立に制御
することができる。
サイリスタと異なる素子表面部にIGBT動作領域を形
成し、それぞれのゲート電極を独立して制御することに
より、MOSゲートサイリスタとIGBTを独立に制御
することができる。
【0015】このようにMOSゲートサイリスタとIG
BTとを異なる領域で形成している半導体装置において
は、前記第3半導体層の表面部に、前記第7半導体層と
離間して、第2導電型の第9半導体層が形成されること
が望ましい。この半導体装置においては、素子表面部に
形成されるIGBT領域にフローティングエミッタ領域
として機能する第9半導体層を形成することにより、こ
のIGBT領域の高注入状態における寄生サイリスタの
ラッチアップ動作をも防ぐことができる。
BTとを異なる領域で形成している半導体装置において
は、前記第3半導体層の表面部に、前記第7半導体層と
離間して、第2導電型の第9半導体層が形成されること
が望ましい。この半導体装置においては、素子表面部に
形成されるIGBT領域にフローティングエミッタ領域
として機能する第9半導体層を形成することにより、こ
のIGBT領域の高注入状態における寄生サイリスタの
ラッチアップ動作をも防ぐことができる。
【0016】すなわち、従来構造の半導体装置におい
て、素子表面にIGBT領域とサイリスタ領域とを分離
して形成している場合に、サイリスタモードにより素子
全体が高注入状態となった場合に、この素子表面部のI
GBT領域についても、寄生サイリスタ動作が生じてし
まう危険性があった。これに対し、この半導体装置によ
れば、第9半導体層で第2の主電極から注入されるキャ
リアが再結合によって消滅するため、寄生サイリスタの
動作を抑制することができる。
て、素子表面にIGBT領域とサイリスタ領域とを分離
して形成している場合に、サイリスタモードにより素子
全体が高注入状態となった場合に、この素子表面部のI
GBT領域についても、寄生サイリスタ動作が生じてし
まう危険性があった。これに対し、この半導体装置によ
れば、第9半導体層で第2の主電極から注入されるキャ
リアが再結合によって消滅するため、寄生サイリスタの
動作を抑制することができる。
【0017】本発明の半導体装置においては、前記第5
半導体層は、さらに以下の構成を有することが望まし
い。
半導体層は、さらに以下の構成を有することが望まし
い。
【0018】例えば、前記第5半導体層は、さらに、前
記第6半導体層に接する高抵抗領域を有することが望ま
しい。このような高抵抗領域を設けることにより、MO
Sゲートサイリスタをターンオフする場合には、第1導
電型の第6半導体層と第2導電型の第5半導体層とから
なるpn接合に加えられる電界を緩和することができ
る。このため、前記pn接合にブレイクダウン電流が流
れることを防止し、素子を確実にターンオフすることが
てきる。
記第6半導体層に接する高抵抗領域を有することが望ま
しい。このような高抵抗領域を設けることにより、MO
Sゲートサイリスタをターンオフする場合には、第1導
電型の第6半導体層と第2導電型の第5半導体層とから
なるpn接合に加えられる電界を緩和することができ
る。このため、前記pn接合にブレイクダウン電流が流
れることを防止し、素子を確実にターンオフすることが
てきる。
【0019】また、前記第5半導体層は、前記第1半導
体層の主面方向に沿って形成された半導体部分の代わり
に、ショットキーメタルからなる導電体部分を有してい
てもよい。このような導電体部分を有することにより、
pn接合に比べて順方向特性が良好となる。
体層の主面方向に沿って形成された半導体部分の代わり
に、ショットキーメタルからなる導電体部分を有してい
てもよい。このような導電体部分を有することにより、
pn接合に比べて順方向特性が良好となる。
【0020】本発明に係るいずれの半導体装置も、前記
絶縁層中に埋込み電極が形成されることが望ましい。そ
して、素子をターンオフする際に、前記埋込み電極に所
定の電位を加えることにより、第1導電型のチャネル領
域(第6半導体層)と第2導電型のフローティングエミ
ッタ領域(第5半導体層)とによって形成されるpn接
合に加えられる電界を緩和することができ、素子のター
ンオフをより確実に行うことができることである。ま
た、本発明に係る前記他の絶縁層を有する半導体装置に
おいては、前記他の絶縁層中に埋込み電極が形成される
ことも可能である。
絶縁層中に埋込み電極が形成されることが望ましい。そ
して、素子をターンオフする際に、前記埋込み電極に所
定の電位を加えることにより、第1導電型のチャネル領
域(第6半導体層)と第2導電型のフローティングエミ
ッタ領域(第5半導体層)とによって形成されるpn接
合に加えられる電界を緩和することができ、素子のター
ンオフをより確実に行うことができることである。ま
た、本発明に係る前記他の絶縁層を有する半導体装置に
おいては、前記他の絶縁層中に埋込み電極が形成される
ことも可能である。
【0021】さらに、本発明に係るいずれの半導体装置
も、前記第5半導体層の延長半導体部分は、前記絶縁層
と離間して形成され、該延長半導体部分と該絶縁層との
間に、第1導電型の半導体層が存在することが望まし
い。この第1導電型の半導体層を有することにより、前
記絶縁層の表面に存在する寄生チャネル領域(バックチ
ャネル)がアノード電位の影響により動作することを確
実に防ぐことができる。また、本発明に係る前記他の絶
縁層を有する半導体装置においては、前記第5半導体層
の延長半導体部分は、前記他の絶縁層と離間して形成さ
れ、該延長半導体部分と該他の絶縁層との間に、第1導
電型の半導体層が存在することも可能である。
も、前記第5半導体層の延長半導体部分は、前記絶縁層
と離間して形成され、該延長半導体部分と該絶縁層との
間に、第1導電型の半導体層が存在することが望まし
い。この第1導電型の半導体層を有することにより、前
記絶縁層の表面に存在する寄生チャネル領域(バックチ
ャネル)がアノード電位の影響により動作することを確
実に防ぐことができる。また、本発明に係る前記他の絶
縁層を有する半導体装置においては、前記第5半導体層
の延長半導体部分は、前記他の絶縁層と離間して形成さ
れ、該延長半導体部分と該他の絶縁層との間に、第1導
電型の半導体層が存在することも可能である。
【0022】
【発明の実施の形態】(第1の実施の形態)図1は、本
発明を適用した、MOSゲートによって制御されるサイ
リスタ(MOSゲートサイリスタ)100を模式的に示
す断面図である。
発明を適用した、MOSゲートによって制御されるサイ
リスタ(MOSゲートサイリスタ)100を模式的に示
す断面図である。
【0023】(構成)このMOSゲートサイリスタ10
0においては、低抵抗半導体基板からなるエミッタ領域
として機能するp+型アノード層(第1半導体層)10
の一方の主面上に、n+型バッファ層12が形成され、
このバッファ層12の表面にはドリフト層として機能す
るn-型ベース領域(第2半導体層)14が形成されて
いる。このn-型ベース領域14の表面部には、p-型ベ
ース領域(第3半導体層)16が形成され、このベース
領域16には、MOSFETのソース領域として機能す
るn+型不純物拡散層(第4半導体層)18が選択的に
形成されている。さらに、前記p-型ベース領域16の
表面部には、前記n+型不純物拡散層18と離れた位置
に、n+型フローティングエミッタ領域(第5半導体
層)22が選択的に形成されている。
0においては、低抵抗半導体基板からなるエミッタ領域
として機能するp+型アノード層(第1半導体層)10
の一方の主面上に、n+型バッファ層12が形成され、
このバッファ層12の表面にはドリフト層として機能す
るn-型ベース領域(第2半導体層)14が形成されて
いる。このn-型ベース領域14の表面部には、p-型ベ
ース領域(第3半導体層)16が形成され、このベース
領域16には、MOSFETのソース領域として機能す
るn+型不純物拡散層(第4半導体層)18が選択的に
形成されている。さらに、前記p-型ベース領域16の
表面部には、前記n+型不純物拡散層18と離れた位置
に、n+型フローティングエミッタ領域(第5半導体
層)22が選択的に形成されている。
【0024】このn+型フローティングエミッタ領域2
2は、前記p-型ベース領域16の表面部に形成される
第1のフローティングエミッタ領域22aと、この第1
のフローティングエミッタ領域22aの下端部に連続し
さらに前記p+型アノード層10の主面方向に沿っての
びる第2のフローティングエミッタ領域(延長半導体部
分)22bとから構成されている。
2は、前記p-型ベース領域16の表面部に形成される
第1のフローティングエミッタ領域22aと、この第1
のフローティングエミッタ領域22aの下端部に連続し
さらに前記p+型アノード層10の主面方向に沿っての
びる第2のフローティングエミッタ領域(延長半導体部
分)22bとから構成されている。
【0025】前記n+型不純物拡散層18とフローティ
ングエミッタ領域22との間のp-型ベース領域16に
は、第1のチャネル領域(第6半導体層)20aが形成
され、前記n+型フローティングエミッタ領域22とn-
型ベース領域14との間にあるp-型ベース領域16に
は第2のチャネル領域20bが形成されている。また、
前記n+型不純物拡散層18の外側には、寄生サイリス
タのラッチアップを防止するためのp+型ベース領域1
7が形成されている。
ングエミッタ領域22との間のp-型ベース領域16に
は、第1のチャネル領域(第6半導体層)20aが形成
され、前記n+型フローティングエミッタ領域22とn-
型ベース領域14との間にあるp-型ベース領域16に
は第2のチャネル領域20bが形成されている。また、
前記n+型不純物拡散層18の外側には、寄生サイリス
タのラッチアップを防止するためのp+型ベース領域1
7が形成されている。
【0026】前記n+型不純物拡散層18、第1のチャ
ネル領域20aおよびn+型フローティングエミッタ領
域22の下端部には、これらの領域とほぼ接する状態
で、かつ前記p+型アノード層10の主面方向に、絶縁
層70が形成されている。つまり、第1のチャネル領域
20aは、n+型不純物拡散層18、フローティングエ
ミッタ領域22および絶縁層70によって区画されてい
る。
ネル領域20aおよびn+型フローティングエミッタ領
域22の下端部には、これらの領域とほぼ接する状態
で、かつ前記p+型アノード層10の主面方向に、絶縁
層70が形成されている。つまり、第1のチャネル領域
20aは、n+型不純物拡散層18、フローティングエ
ミッタ領域22および絶縁層70によって区画されてい
る。
【0027】そして、n+型不純物拡散層18、第1の
チャネル領域20a、n+型フローティングエミッタ領
域22、および第2のチャネル領域20bの表面には、
ゲート絶縁層32を介してゲート電極30が形成されて
いる。また、前記n+型不純物拡散領域18およびp+型
ベース領域17の表面には、第1の主電極であるカソー
ド電極50が形成されている。また、p+型アノード層
10の他方の主面には第2の主電極であるアノード電極
60が形成されている。
チャネル領域20a、n+型フローティングエミッタ領
域22、および第2のチャネル領域20bの表面には、
ゲート絶縁層32を介してゲート電極30が形成されて
いる。また、前記n+型不純物拡散領域18およびp+型
ベース領域17の表面には、第1の主電極であるカソー
ド電極50が形成されている。また、p+型アノード層
10の他方の主面には第2の主電極であるアノード電極
60が形成されている。
【0028】このMOSゲートサイリスタ100におい
ては、n+型フローティングエミッタ領域22、p-型ベ
ース領域16、n-型ベース領域14、n+型バッファ層
12およびp+型アノード層10によって、npnpサ
イリスタが構成される。
ては、n+型フローティングエミッタ領域22、p-型ベ
ース領域16、n-型ベース領域14、n+型バッファ層
12およびp+型アノード層10によって、npnpサ
イリスタが構成される。
【0029】また、n+型不純物拡散層(ソース領域)
18、第1のチャネル領域20a、n+型フローティン
グエミッタ領域22、第2のチャネル領域20b、n-
型ベース領域14、n+型バッファ層12およびp+型ア
ノード層(エミッタ領域)10によって、IGBTが構
成される。
18、第1のチャネル領域20a、n+型フローティン
グエミッタ領域22、第2のチャネル領域20b、n-
型ベース領域14、n+型バッファ層12およびp+型ア
ノード層(エミッタ領域)10によって、IGBTが構
成される。
【0030】(動作)次に、本実施の形態に係るMOS
ゲートサイリスタ100の動作について説明する。
ゲートサイリスタ100の動作について説明する。
【0031】まず、ゲート電極30とアノード電極60
とに所定の正電圧を印加することにより、IGBTを動
作させる。IGBTの動作では、エレクトロンは、n+
型不純物拡散層18から第1のチャネル領域20aを経
てn+型フローティングエミッタ22に流れ込み、さら
にそのフローティングエミッタ領域22のゲート絶縁層
32に沿って形成されるアキミュレーション領域を流
れ、さらに第2のチャネル領域20bを経てn-型ベー
ス領域14に流れ込む。同時に、アノード電極60に正
電圧が印加されているため、ホールがp+型アノード層
10からn+型バッファ層12を経てn-型ベース領域1
4へと流れ込む。このようにして、n-型ベース領域1
4はエレクトロンとホールとによって充満され、IGB
Tは動作モードとなる。
とに所定の正電圧を印加することにより、IGBTを動
作させる。IGBTの動作では、エレクトロンは、n+
型不純物拡散層18から第1のチャネル領域20aを経
てn+型フローティングエミッタ22に流れ込み、さら
にそのフローティングエミッタ領域22のゲート絶縁層
32に沿って形成されるアキミュレーション領域を流
れ、さらに第2のチャネル領域20bを経てn-型ベー
ス領域14に流れ込む。同時に、アノード電極60に正
電圧が印加されているため、ホールがp+型アノード層
10からn+型バッファ層12を経てn-型ベース領域1
4へと流れ込む。このようにして、n-型ベース領域1
4はエレクトロンとホールとによって充満され、IGB
Tは動作モードとなる。
【0032】さらに、アノード電極60の電圧を増加さ
せることにより、p+型アノード層10から注入された
ホールはp-型ベース領域16に流れ込み、このp-型ベ
ース領域16の抵抗が低くなる。その結果、p+型アノ
ード層10、n+型バッファ層12、n-型ベース領域1
4、p-型ベース領域16およびn+型フローティングエ
ミッタ領域22からなるpnpnサイリスタがラッチア
ップの状態になり、サイリスタ動作を引き起こす。
せることにより、p+型アノード層10から注入された
ホールはp-型ベース領域16に流れ込み、このp-型ベ
ース領域16の抵抗が低くなる。その結果、p+型アノ
ード層10、n+型バッファ層12、n-型ベース領域1
4、p-型ベース領域16およびn+型フローティングエ
ミッタ領域22からなるpnpnサイリスタがラッチア
ップの状態になり、サイリスタ動作を引き起こす。
【0033】このように、IGBTはサイリスタ動作を
引き起こすためのトリガとして機能する。そして、IG
BTのMOSFET部分を、サイリスタのゲートとして
も機能するゲート電極30に沿って形成しているため、
従来構造の素子に比べてp+型アノード層10からのホ
ールの注入をより容易に促すことができ、ターンオン時
間の短い、大電流を制御できるサイリスタを実現するこ
とができる。
引き起こすためのトリガとして機能する。そして、IG
BTのMOSFET部分を、サイリスタのゲートとして
も機能するゲート電極30に沿って形成しているため、
従来構造の素子に比べてp+型アノード層10からのホ
ールの注入をより容易に促すことができ、ターンオン時
間の短い、大電流を制御できるサイリスタを実現するこ
とができる。
【0034】また、素子表面部にサイリスタのフローテ
ィングエミッタ領域22を形成し、さらにそのフローテ
ィングエミッタ領域22を用いてIGBT動作領域を形
成することにより、サイリスタとIGBTとを別の領域
に形成する場合に比べて、チップ面積を有効に利用する
ことができる。
ィングエミッタ領域22を形成し、さらにそのフローテ
ィングエミッタ領域22を用いてIGBT動作領域を形
成することにより、サイリスタとIGBTとを別の領域
に形成する場合に比べて、チップ面積を有効に利用する
ことができる。
【0035】さらに、MOSゲートサイリスタ100に
おいては、第2のフローティングエミッタ領域22bが
p+型アノード層10の主面方向に沿って延びるように
形成されているため、エレクトロンの注入経路を広くす
ることができ、オン電圧を低減できる。
おいては、第2のフローティングエミッタ領域22bが
p+型アノード層10の主面方向に沿って延びるように
形成されているため、エレクトロンの注入経路を広くす
ることができ、オン電圧を低減できる。
【0036】MOSゲートサイリスタ100をターンオ
フする場合には、ゲート電極30をオフ状態とすること
により、n+型フローティングエミッタ領域22はカソ
ード電極50から電位的に切り放され、サイリスタ動作
が停止する。
フする場合には、ゲート電極30をオフ状態とすること
により、n+型フローティングエミッタ領域22はカソ
ード電極50から電位的に切り放され、サイリスタ動作
が停止する。
【0037】本実施の形態においては、ソース領域およ
びカソード領域として機能するn+型不純物拡散層18
および第1のチャネル領域20aの下端領域に、動作領
域を横切る状態で絶縁層70を形成することにより、ア
ノード電極60に電圧が印加された高注入状態であった
場合でも、絶縁層70によって、n+型不純物拡散層1
8および第1のチャネル領域20aと、n-型ベース領
域14とが電気的に分離されるため、カソード電極50
の下に形成される寄生サイリスタの動作が抑制される。
その結果、従来構造の素子に比べて確実にオン・オフ動
作を行うことができる。この作用効果は、本発明に共通
であって、他の実施の形態でも同様であるので、他の実
施の形態では記載を省略する。
びカソード領域として機能するn+型不純物拡散層18
および第1のチャネル領域20aの下端領域に、動作領
域を横切る状態で絶縁層70を形成することにより、ア
ノード電極60に電圧が印加された高注入状態であった
場合でも、絶縁層70によって、n+型不純物拡散層1
8および第1のチャネル領域20aと、n-型ベース領
域14とが電気的に分離されるため、カソード電極50
の下に形成される寄生サイリスタの動作が抑制される。
その結果、従来構造の素子に比べて確実にオン・オフ動
作を行うことができる。この作用効果は、本発明に共通
であって、他の実施の形態でも同様であるので、他の実
施の形態では記載を省略する。
【0038】(第2の実施の形態)図2は、本発明を適
用した、MOSゲートによって制御されるMOSゲート
サイリスタ200を模式的に示す断面図である。
用した、MOSゲートによって制御されるMOSゲート
サイリスタ200を模式的に示す断面図である。
【0039】(構成)このMOSゲートサイリスタ20
0においては、アノード層として機能するp +型シリコ
ン基板からなるp+型アノード層(第1半導体層)10
の一方の主面上に、n+型バッファ層12が形成され、
このバッファ層12の表面にはドリフト領域として機能
するn-型ベース領域(第2半導体層)14が形成され
ている。前記n-型ベース領域14の表面部には、p-型
ベース領域(第3半導体層)16、および前記p-型ベ
ース領域16の周囲には、p-型ベース領域16より拡
散深さの深いp+型ベース領域17が形成されている。
p-型ベース領域16の表面部には、MOSFETのソ
ース領域として機能するn+型不純物拡散層18a(第
4半導体層),18b(第7半導体層)が選択的に形成
されている。さらに、前記p-型ベース領域16内に
は、前記n+型不純物拡散層18a,18bと離れた位
置に、n+型フローティングエミッタ領域(第5半導体
層)24が選択的に形成されている。
0においては、アノード層として機能するp +型シリコ
ン基板からなるp+型アノード層(第1半導体層)10
の一方の主面上に、n+型バッファ層12が形成され、
このバッファ層12の表面にはドリフト領域として機能
するn-型ベース領域(第2半導体層)14が形成され
ている。前記n-型ベース領域14の表面部には、p-型
ベース領域(第3半導体層)16、および前記p-型ベ
ース領域16の周囲には、p-型ベース領域16より拡
散深さの深いp+型ベース領域17が形成されている。
p-型ベース領域16の表面部には、MOSFETのソ
ース領域として機能するn+型不純物拡散層18a(第
4半導体層),18b(第7半導体層)が選択的に形成
されている。さらに、前記p-型ベース領域16内に
は、前記n+型不純物拡散層18a,18bと離れた位
置に、n+型フローティングエミッタ領域(第5半導体
層)24が選択的に形成されている。
【0040】このn+型フローティングエミッタ領域2
4は、前記p-型ベース領域16の表面部に形成される
第1のフローティングエミッタ領域24aと、この第1
のフローティングエミッタ領域24aの下端部に連続し
さらに前記p+型半導体基板10の主面方向に沿っての
びる第2のフローティングエミッタ領域(延長半導体部
分)24bとから構成されている。そして、n+型不純
物拡散層18aと第1のフローティングエミッタ領域2
4aとの間、および第1のフローティングエミッタ領域
24aとn+型不純物拡散層18bとの間に存在するp-
型ベース領域(第8半導体層)には、第1のチャネル領
域20aおよび20aがそれぞれ形成されている。ま
た、n+型不純物拡散層18bとn-型ベース領域14と
の間に存在するp+型ベース領域17には第2のチャネ
ル領域20bが形成されている。
4は、前記p-型ベース領域16の表面部に形成される
第1のフローティングエミッタ領域24aと、この第1
のフローティングエミッタ領域24aの下端部に連続し
さらに前記p+型半導体基板10の主面方向に沿っての
びる第2のフローティングエミッタ領域(延長半導体部
分)24bとから構成されている。そして、n+型不純
物拡散層18aと第1のフローティングエミッタ領域2
4aとの間、および第1のフローティングエミッタ領域
24aとn+型不純物拡散層18bとの間に存在するp-
型ベース領域(第8半導体層)には、第1のチャネル領
域20aおよび20aがそれぞれ形成されている。ま
た、n+型不純物拡散層18bとn-型ベース領域14と
の間に存在するp+型ベース領域17には第2のチャネ
ル領域20bが形成されている。
【0041】前記n+型不純物拡散層18aおよび第1
のチャネル領域20a、ならびに前記n+型不純物拡散
層18bおよび第1のチャネル領域20aの下端部に
は、これらの領域とほぼ接する状態で、前記p+型アノ
ード層10の主面方向に絶縁層70aおよび70bがそ
れぞれ形成されている。そして、一方の第1のチャネル
領域20aは、n+型不純物拡散層18a、第1のフロ
ーティングエミッタ領域24aおよび絶縁層70aによ
って区画されている。同様に、他方の第1のチャネル領
域20aは、n+型不純物拡散領域18b、第1のエミ
ッタ領域24aおよび絶縁層70bによって区画されて
いる。
のチャネル領域20a、ならびに前記n+型不純物拡散
層18bおよび第1のチャネル領域20aの下端部に
は、これらの領域とほぼ接する状態で、前記p+型アノ
ード層10の主面方向に絶縁層70aおよび70bがそ
れぞれ形成されている。そして、一方の第1のチャネル
領域20aは、n+型不純物拡散層18a、第1のフロ
ーティングエミッタ領域24aおよび絶縁層70aによ
って区画されている。同様に、他方の第1のチャネル領
域20aは、n+型不純物拡散領域18b、第1のエミ
ッタ領域24aおよび絶縁層70bによって区画されて
いる。
【0042】前記n+型不純物拡散層18a,18bお
よびp-型ベース領域16の表面には、ゲート絶縁層3
2を介して第1のゲート電極30が形成されている。さ
らに、前記n+型不純物拡散領域18bの一部、および
前記p+型ベース領域17の表面には、ゲート絶縁層4
2を介して第2のゲート電極40が形成されている。さ
らに、前記n+型不純物拡散領域18aおよびp+型ベー
ス領域17の表面、ならびに前記n+型不純物拡散層1
8bの表面に第1の主電極であるカソード電極50,5
0が形成されている。そして、前記ゲート電極30およ
び前記カソード電極50は絶縁層72によって電気的に
分離されている。また、前記p+型アノード層10の他
方の主面には第2の主電極であるアノード電極60が形
成されている。
よびp-型ベース領域16の表面には、ゲート絶縁層3
2を介して第1のゲート電極30が形成されている。さ
らに、前記n+型不純物拡散領域18bの一部、および
前記p+型ベース領域17の表面には、ゲート絶縁層4
2を介して第2のゲート電極40が形成されている。さ
らに、前記n+型不純物拡散領域18aおよびp+型ベー
ス領域17の表面、ならびに前記n+型不純物拡散層1
8bの表面に第1の主電極であるカソード電極50,5
0が形成されている。そして、前記ゲート電極30およ
び前記カソード電極50は絶縁層72によって電気的に
分離されている。また、前記p+型アノード層10の他
方の主面には第2の主電極であるアノード電極60が形
成されている。
【0043】このMOSゲートサイリスタ200におい
ては、n+型フローティングエミッタ領域24、p-型ベ
ース領域16、n-型ベース領域14、n+型バッファ層
12およびp+型アノード層10によって、npnpサ
イリスタが構成される。
ては、n+型フローティングエミッタ領域24、p-型ベ
ース領域16、n-型ベース領域14、n+型バッファ層
12およびp+型アノード層10によって、npnpサ
イリスタが構成される。
【0044】n+型不純物拡散領域(ソース領域)18
a,18b、n+型フローティングエミッタ領域(ドレ
イン領域)24、第1のゲート電極30および第1のチ
ャネル領域20a,20aによって2つのMOSFET
が構成される。そして、これらのMOSFETによっ
て、npnpサイリスタを構成するフローティングエミ
ッタ領域24にエレクトロンが供給される。
a,18b、n+型フローティングエミッタ領域(ドレ
イン領域)24、第1のゲート電極30および第1のチ
ャネル領域20a,20aによって2つのMOSFET
が構成される。そして、これらのMOSFETによっ
て、npnpサイリスタを構成するフローティングエミ
ッタ領域24にエレクトロンが供給される。
【0045】また、一方のn+型不純物拡散領域18
b、第2のチャネル領域20b、n-型ベース領域1
4、n+型バッファ層12およびp+型アノード層10に
よってIGBTが構成される。
b、第2のチャネル領域20b、n-型ベース領域1
4、n+型バッファ層12およびp+型アノード層10に
よってIGBTが構成される。
【0046】(動作)つぎに、本実施の形態に係るMO
Sゲートサイリスタ200の動作について説明する。
Sゲートサイリスタ200の動作について説明する。
【0047】このMOSゲートサイリスタ200におい
ては、第1のゲート電極30とは別に、第2のゲート電
極40を用いたIGBTを有することにより、第1のゲ
ート電極30と第2のゲート電極40とを独立して駆動
することができる。
ては、第1のゲート電極30とは別に、第2のゲート電
極40を用いたIGBTを有することにより、第1のゲ
ート電極30と第2のゲート電極40とを独立して駆動
することができる。
【0048】まず、MOSゲートサイリスタ200をタ
ーンオンさせる場合には、第2のゲート電極40をオン
させ、IGBTをオン動作させる。この状態でp+型ア
ノード層10からのホールの注入を促すことができる。
また、同時に第1のゲート電極30をオンさせ、p+型
アノード層10からのホールの注入に併せて、n+型不
純物拡散層18a,18bから第1のチャネル領域20
aを介してドレイン領域として機能するn+型フローテ
ィングエミッタ領域24にエレクトロンを注入する。こ
のフローティングエミッタ領域24は、電位が固定され
ていないため、アノード電圧の上昇によりこのフローテ
ィングエミッタ領域24の電位は高くなり、MOSFE
Tのドレインとして動作する。そして、このMOSFE
Tの動作により、フローティングエミッタ領域24の内
部にエレクトロンを注入すると共に、IGBT動作によ
りp+型アノード層10からホールが注入され、フロー
ティングエミッタ領域24直下のp-型ベース領域16
の電位障壁が低くなり、このフローティングエミッタ領
域24とp-型ベース領域16の多数キャリアによりサ
イリスタ動作が始まる。
ーンオンさせる場合には、第2のゲート電極40をオン
させ、IGBTをオン動作させる。この状態でp+型ア
ノード層10からのホールの注入を促すことができる。
また、同時に第1のゲート電極30をオンさせ、p+型
アノード層10からのホールの注入に併せて、n+型不
純物拡散層18a,18bから第1のチャネル領域20
aを介してドレイン領域として機能するn+型フローテ
ィングエミッタ領域24にエレクトロンを注入する。こ
のフローティングエミッタ領域24は、電位が固定され
ていないため、アノード電圧の上昇によりこのフローテ
ィングエミッタ領域24の電位は高くなり、MOSFE
Tのドレインとして動作する。そして、このMOSFE
Tの動作により、フローティングエミッタ領域24の内
部にエレクトロンを注入すると共に、IGBT動作によ
りp+型アノード層10からホールが注入され、フロー
ティングエミッタ領域24直下のp-型ベース領域16
の電位障壁が低くなり、このフローティングエミッタ領
域24とp-型ベース領域16の多数キャリアによりサ
イリスタ動作が始まる。
【0049】そして、サイリスタ動作時には、第2のフ
ローティングエミッタ領域24bがp+型シリコン基板
(p+型アノード層)10の主面の方向に延びる状態で
形成されているため、エレクトロンの注入経路を広くす
ることができ、したがって電流が流れやすくオン電圧を
低減できる。
ローティングエミッタ領域24bがp+型シリコン基板
(p+型アノード層)10の主面の方向に延びる状態で
形成されているため、エレクトロンの注入経路を広くす
ることができ、したがって電流が流れやすくオン電圧を
低減できる。
【0050】このように、まずIGBTをオンさせるこ
とによりサイリスタ動作を起こしやすい状態にすること
ができるため、素子のターンオン時間を短くすることが
できる。
とによりサイリスタ動作を起こしやすい状態にすること
ができるため、素子のターンオン時間を短くすることが
できる。
【0051】また、MOSゲートサイリスタ200をタ
ーンオフする場合には、第1のゲート電極30をまずオ
フ状態とすることにより、素子内部での動作をサイリス
タ動作状態からIGBT動作状態へと移管することがで
き、その後、第2のゲート電極40をオフすることによ
り、素子内部のキャリアを確実かつ短時間でオフ動作さ
せることができる。
ーンオフする場合には、第1のゲート電極30をまずオ
フ状態とすることにより、素子内部での動作をサイリス
タ動作状態からIGBT動作状態へと移管することがで
き、その後、第2のゲート電極40をオフすることによ
り、素子内部のキャリアを確実かつ短時間でオフ動作さ
せることができる。
【0052】(第3の実施の形態)図3は、本発明を適
用した、MOSゲートによって制御されるMOSゲート
サイリスタ300を模式的に示した断面図である。この
実施の形態において、図2に示す第2の実施の形態のM
OSゲートサイリスタ200と実質的に同一の部分には
同一の符号を付して、その詳細な説明は省略する。
用した、MOSゲートによって制御されるMOSゲート
サイリスタ300を模式的に示した断面図である。この
実施の形態において、図2に示す第2の実施の形態のM
OSゲートサイリスタ200と実質的に同一の部分には
同一の符号を付して、その詳細な説明は省略する。
【0053】本実施の形態においては、前記第2の実施
の形態とIGBTの構成が異なる。すなわち、前述した
第2の実施の形態においては、IGBTの寄生サイリス
タのラッチアップを防止する手段の1つとして、ソース
領域として機能するn+型不純物拡散層18bの外側
に、高濃度のp型不純物を含みかつ拡散深さの深いp+
型ベース領域17を設けている。
の形態とIGBTの構成が異なる。すなわち、前述した
第2の実施の形態においては、IGBTの寄生サイリス
タのラッチアップを防止する手段の1つとして、ソース
領域として機能するn+型不純物拡散層18bの外側
に、高濃度のp型不純物を含みかつ拡散深さの深いp+
型ベース領域17を設けている。
【0054】これに対して、本実施の形態においては、
IGBT領域に、p+型ベース領域17を設ける代わり
に、p-型ベース領域16の表面部に電気的にフローテ
ィング状態のn+型不純物拡散層(第9半導体層)26
が形成されている。このn+型不純物拡散層26は、前
記n+型不純物拡散層18bと離れた位置に形成されて
いる。n+型不純物拡散層18bとn+型不純物拡散層2
6との間には、第2のチャネル領域(第10の半導体
層)20bが形成されている。さらに、第1のチャネル
領域20aおよびn+型不純物拡散領域18bの下端部
に形成される絶縁層70bは、前記n+型不純物拡散層
26の下端まで延長して形成されている。
IGBT領域に、p+型ベース領域17を設ける代わり
に、p-型ベース領域16の表面部に電気的にフローテ
ィング状態のn+型不純物拡散層(第9半導体層)26
が形成されている。このn+型不純物拡散層26は、前
記n+型不純物拡散層18bと離れた位置に形成されて
いる。n+型不純物拡散層18bとn+型不純物拡散層2
6との間には、第2のチャネル領域(第10の半導体
層)20bが形成されている。さらに、第1のチャネル
領域20aおよびn+型不純物拡散領域18bの下端部
に形成される絶縁層70bは、前記n+型不純物拡散層
26の下端まで延長して形成されている。
【0055】このようにIGBTのチャネル領域(第2
のチャネル領域20b)にn+型不純物拡散層26を設
けることにより、IGBTの寄生サイリスタが動作する
ような高注入状態になったとしても、p+型ベース層1
0から注入されたホールは前記n+型不純物拡散層26
内でエレクトロンと再結合し、消滅する。すなわち、前
記n+型不純物拡散層26は電位を固定されていないた
め、ホールを消滅させるホールキラーの役目を有するた
め、ソース領域として機能するn+型不純物拡散層18
bにホールが流れることを抑制することができる。
のチャネル領域20b)にn+型不純物拡散層26を設
けることにより、IGBTの寄生サイリスタが動作する
ような高注入状態になったとしても、p+型ベース層1
0から注入されたホールは前記n+型不純物拡散層26
内でエレクトロンと再結合し、消滅する。すなわち、前
記n+型不純物拡散層26は電位を固定されていないた
め、ホールを消滅させるホールキラーの役目を有するた
め、ソース領域として機能するn+型不純物拡散層18
bにホールが流れることを抑制することができる。
【0056】その他の動作は、前記第2の実施の形態と
同様である。本実施の形態で特徴とするホールキラーの
ための不純物拡散層の形成は、他の実施の形態にも適用
できる。
同様である。本実施の形態で特徴とするホールキラーの
ための不純物拡散層の形成は、他の実施の形態にも適用
できる。
【0057】(第4の実施の形態)図4は、本発明を適
用した、MOSゲートによって制御されるサイリスタ
(MOSゲートサイリスタ)400を模式的に示す断面
図である。このMOSゲートサイリスタ400は、フロ
ーティングエミッタ領域の構造が前述した第1の実施の
形態に係るMOSゲートサイリスタ100と異なる。
用した、MOSゲートによって制御されるサイリスタ
(MOSゲートサイリスタ)400を模式的に示す断面
図である。このMOSゲートサイリスタ400は、フロ
ーティングエミッタ領域の構造が前述した第1の実施の
形態に係るMOSゲートサイリスタ100と異なる。
【0058】(構成)このMOSゲートサイリスタ40
0においては、低抵抗半導体基板からなるp +型アノー
ド層(第1半導体層)10の一方の主面上に、n+型バ
ッファ層12が形成され、このバッファ層12の表面に
はドリフト層として機能するn-型ベース領域(第2半
導体層)14が形成されている。このn-型ベース領域
14の表面部には、p-型ベース領域(第3半導体層)
16が形成され、このベース領域16には、MOSFE
Tのソース領域として機能するn+型不純物拡散層(第
4半導体層)18が選択的に形成されている。さらに、
前記p-型ベース領域16の表面部には、前記n+型不純
物拡散層18と離れた位置に、フローティングエミッタ
領域(第5半導体層)28が選択的に形成されている。
0においては、低抵抗半導体基板からなるp +型アノー
ド層(第1半導体層)10の一方の主面上に、n+型バ
ッファ層12が形成され、このバッファ層12の表面に
はドリフト層として機能するn-型ベース領域(第2半
導体層)14が形成されている。このn-型ベース領域
14の表面部には、p-型ベース領域(第3半導体層)
16が形成され、このベース領域16には、MOSFE
Tのソース領域として機能するn+型不純物拡散層(第
4半導体層)18が選択的に形成されている。さらに、
前記p-型ベース領域16の表面部には、前記n+型不純
物拡散層18と離れた位置に、フローティングエミッタ
領域(第5半導体層)28が選択的に形成されている。
【0059】フローティングエミッタ領域28は、p-
型ベース領域16の表面部に形成された、n+型の第1
のフローティングエミッタ領域28aと、後述する絶縁
層70の下端部においてp+型アノード層10の主面方
向に沿って形成された第2のフローティングエミッタ領
域(延長半導体部分)28bと、n-型の第3のフロー
ティングエミッタ領域28cと、から構成されている。
すなわち、この実施の形態においては、MOSFETの
チャネル領域20aに接するフローティングエミッタ領
域28の一部を、高抵抗領域で形成している点に特徴を
有する。このようにフローティングエミッタ領域28の
一部を高抵抗領域(第3のフローティングエミッタ領域
28c)で形成することにより、後に詳述するように、
素子のターンオフを確実に行うことができる。
型ベース領域16の表面部に形成された、n+型の第1
のフローティングエミッタ領域28aと、後述する絶縁
層70の下端部においてp+型アノード層10の主面方
向に沿って形成された第2のフローティングエミッタ領
域(延長半導体部分)28bと、n-型の第3のフロー
ティングエミッタ領域28cと、から構成されている。
すなわち、この実施の形態においては、MOSFETの
チャネル領域20aに接するフローティングエミッタ領
域28の一部を、高抵抗領域で形成している点に特徴を
有する。このようにフローティングエミッタ領域28の
一部を高抵抗領域(第3のフローティングエミッタ領域
28c)で形成することにより、後に詳述するように、
素子のターンオフを確実に行うことができる。
【0060】そして、前記n+型不純物拡散層18とフ
ローティングエミッタ領域28との間のp-型ベース領
域16には、第1のチャネル領域(第6半導体層)20
aが形成され、前記n+型の第1のフローティングエミ
ッタ領域28aとn-型ベース領域14との間にあるp-
型ベース領域16には第2のチャネル領域20bが形成
されている。また、前記n+型不純物拡散層18の外側
には、寄生サイリスタのラッチアップを防止するための
p+型ベース領域17が形成されている。
ローティングエミッタ領域28との間のp-型ベース領
域16には、第1のチャネル領域(第6半導体層)20
aが形成され、前記n+型の第1のフローティングエミ
ッタ領域28aとn-型ベース領域14との間にあるp-
型ベース領域16には第2のチャネル領域20bが形成
されている。また、前記n+型不純物拡散層18の外側
には、寄生サイリスタのラッチアップを防止するための
p+型ベース領域17が形成されている。
【0061】前記n+型不純物拡散層18、第1のチャ
ネル領域20aおよびn-型の第3のフローティングエ
ミッタ領域28cの下端部には、これらの領域とほぼ接
する状態で、p+型アノード層10の主面方向に絶縁層
70が形成されている。
ネル領域20aおよびn-型の第3のフローティングエ
ミッタ領域28cの下端部には、これらの領域とほぼ接
する状態で、p+型アノード層10の主面方向に絶縁層
70が形成されている。
【0062】そして、n+型不純物拡散層18、第1の
チャネル領域20a、フローティングエミッタ領域2
8、および第2のチャネル領域20bの表面には、ゲー
ト絶縁層32を介してゲート電極30が形成されてい
る。また、前記n+型不純物拡散領域18およびp+型ベ
ース領域17の表面には、第1の主電極であるカソード
電極50が形成されている。また、p+型アノード層1
0の他方の主面には第2の主電極であるアノード電極6
0が形成されている。
チャネル領域20a、フローティングエミッタ領域2
8、および第2のチャネル領域20bの表面には、ゲー
ト絶縁層32を介してゲート電極30が形成されてい
る。また、前記n+型不純物拡散領域18およびp+型ベ
ース領域17の表面には、第1の主電極であるカソード
電極50が形成されている。また、p+型アノード層1
0の他方の主面には第2の主電極であるアノード電極6
0が形成されている。
【0063】このMOSゲートサイリスタ400におい
ては、フローティングエミッタ領域28、p-型ベース
領域16、n-型ベース領域14、n+型バッファ層12
およびp+型アノード層10によって、npnpサイリ
スタが構成される。
ては、フローティングエミッタ領域28、p-型ベース
領域16、n-型ベース領域14、n+型バッファ層12
およびp+型アノード層10によって、npnpサイリ
スタが構成される。
【0064】また、n+型不純物拡散領域(ソース領
域)18、第1のチャネル領域20a、フローティング
エミッタ領域28、第2のチャネル領域20b、n-型
ベース領域14、n+型バッファ層12およびp+型アノ
ード層10によって、IGBTが構成される。
域)18、第1のチャネル領域20a、フローティング
エミッタ領域28、第2のチャネル領域20b、n-型
ベース領域14、n+型バッファ層12およびp+型アノ
ード層10によって、IGBTが構成される。
【0065】(動作)次に、本実施の形態に係るMOS
ゲートサイリスタ400の動作について説明する。
ゲートサイリスタ400の動作について説明する。
【0066】まず、ゲート電極30とアノード電極60
とに所定の正電圧を印加することにより、IGBTを動
作させる。IGBTの動作では、エレクトロンは、n+
型不純物拡散層18から第1のチャネル領域20aを経
て第2のフローティングエミッタ領域28bおよび第1
のフローティングエミッタ28bに流れ込み、さらに第
2のチャネル領域20bを経てn-型ベース領域14に
流れ込む。同時に、アノード電極60に正電圧が印加さ
れているため、ホールがp+型アノード層10からn+型
バッファ層12を経てn-型ベース領域14へと流れ込
む。このようにして、n-型ベース領域14はエレクト
ロンとホールとによって充満され、IGBTは動作モー
ドとなる。
とに所定の正電圧を印加することにより、IGBTを動
作させる。IGBTの動作では、エレクトロンは、n+
型不純物拡散層18から第1のチャネル領域20aを経
て第2のフローティングエミッタ領域28bおよび第1
のフローティングエミッタ28bに流れ込み、さらに第
2のチャネル領域20bを経てn-型ベース領域14に
流れ込む。同時に、アノード電極60に正電圧が印加さ
れているため、ホールがp+型アノード層10からn+型
バッファ層12を経てn-型ベース領域14へと流れ込
む。このようにして、n-型ベース領域14はエレクト
ロンとホールとによって充満され、IGBTは動作モー
ドとなる。
【0067】さらに、アノード電極60の電圧を増加さ
せることにより、p+型アノード層10から注入された
ホールはp-型ベース領域16に流れ込み、このp-型ベ
ース領域16の抵抗が低くなる。その結果、p+型アノ
ード層10、n+型バッファ層12およびn-型ベース領
域14、p-型ベース領域16およびn型フローティン
グエミッタ領域28からなるpnpnサイリスタがラッ
チアップの状態になり、サイリスタ動作を引き起こす。
せることにより、p+型アノード層10から注入された
ホールはp-型ベース領域16に流れ込み、このp-型ベ
ース領域16の抵抗が低くなる。その結果、p+型アノ
ード層10、n+型バッファ層12およびn-型ベース領
域14、p-型ベース領域16およびn型フローティン
グエミッタ領域28からなるpnpnサイリスタがラッ
チアップの状態になり、サイリスタ動作を引き起こす。
【0068】このように、IGBTはサイリスタ動作を
引き起こすためのトリガとして機能する。そして、IG
BTのMOSFET部分を、サイリスタのゲートとして
も機能するゲート電極30に沿って形成しているため、
従来構造の素子に比べてp+型アノード層10からのホ
ールの注入をより容易に促すことができ、ターンオン時
間の短い、大電流を制御できるサイリスタを実現するこ
とができる。
引き起こすためのトリガとして機能する。そして、IG
BTのMOSFET部分を、サイリスタのゲートとして
も機能するゲート電極30に沿って形成しているため、
従来構造の素子に比べてp+型アノード層10からのホ
ールの注入をより容易に促すことができ、ターンオン時
間の短い、大電流を制御できるサイリスタを実現するこ
とができる。
【0069】また、素子表面部にサイリスタのフローテ
ィングエミッタ領域28を形成し、さらにそのフローテ
ィングエミッタ領域28を用いてIGBT動作領域を形
成することにより、サイリスタとIGBTとを別の領域
に形成する場合に比べて、チップ面積を有効に利用する
ことができる。
ィングエミッタ領域28を形成し、さらにそのフローテ
ィングエミッタ領域28を用いてIGBT動作領域を形
成することにより、サイリスタとIGBTとを別の領域
に形成する場合に比べて、チップ面積を有効に利用する
ことができる。
【0070】MOSゲートサイリスタ400をターンオ
フする場合には、ゲート電極30をオフ状態とすること
により、フローティングエミッタ領域28はカソード電
極50から電位的に切り放され、サイリスタ動作が停止
する。
フする場合には、ゲート電極30をオフ状態とすること
により、フローティングエミッタ領域28はカソード電
極50から電位的に切り放され、サイリスタ動作が停止
する。
【0071】そして、MOSゲートサイリスタ400に
おいては、フローティングエミッタ領域28に高抵抗領
域からなる第3のフローティングエミッタ領域28cを
有することから、確実にターンオフをすることができ
る。すなわち、MOSゲートサイリスタ400をターン
オフする場合には、p型の第1のチャネル領域20aと
n型のフローティングエミッタ領域28とからなるpn
接合に加えられる電界を、高抵抗領域からなる第3のフ
ローティングエミッタ領域28cによって緩和すること
ができる。このため、第1のチャネル領域20aとn型
のフローティングエミッタ領域28とからなるpn接合
にブレイクダウン電流が流れることがなく、素子を確実
にターンオフすることができる。
おいては、フローティングエミッタ領域28に高抵抗領
域からなる第3のフローティングエミッタ領域28cを
有することから、確実にターンオフをすることができ
る。すなわち、MOSゲートサイリスタ400をターン
オフする場合には、p型の第1のチャネル領域20aと
n型のフローティングエミッタ領域28とからなるpn
接合に加えられる電界を、高抵抗領域からなる第3のフ
ローティングエミッタ領域28cによって緩和すること
ができる。このため、第1のチャネル領域20aとn型
のフローティングエミッタ領域28とからなるpn接合
にブレイクダウン電流が流れることがなく、素子を確実
にターンオフすることができる。
【0072】また、MOSゲートサイリスタ400にお
いては、フローティングエミッタ領域28を構成するn
+型の第2のフローティングエミッタ領域28bが、p+
型アノード層10の主面方向に沿って延びるように形成
されているため、エレクトロンの注入経路を広くするこ
とができ、オン電圧を低減できる。
いては、フローティングエミッタ領域28を構成するn
+型の第2のフローティングエミッタ領域28bが、p+
型アノード層10の主面方向に沿って延びるように形成
されているため、エレクトロンの注入経路を広くするこ
とができ、オン電圧を低減できる。
【0073】(第5の実施の形態)図5は、本発明を適
用した、MOSゲートによって制御されるMOSゲート
サイリスタ500を模式的に示す断面図である。この実
施の形態において、図4に示す第4の実施の形態のMO
Sゲートサイリスタ400と実質的に同一の部分には同
一の符号を付して、その詳細な説明を省略する。
用した、MOSゲートによって制御されるMOSゲート
サイリスタ500を模式的に示す断面図である。この実
施の形態において、図4に示す第4の実施の形態のMO
Sゲートサイリスタ400と実質的に同一の部分には同
一の符号を付して、その詳細な説明を省略する。
【0074】本実施の形態においては、第2のフローテ
ィングエミッタ領域28bの構造の点で、前述した第4
の実施の形態と異なる。本実施の形態においては、n-
型の第3のフローティングエミッタ領域28cの下端部
(第4のフローティングエミッタ領域28d)を絶縁層
70の下側に延びるように形成してある。
ィングエミッタ領域28bの構造の点で、前述した第4
の実施の形態と異なる。本実施の形態においては、n-
型の第3のフローティングエミッタ領域28cの下端部
(第4のフローティングエミッタ領域28d)を絶縁層
70の下側に延びるように形成してある。
【0075】本実施の形態のMOSゲートサイリスタ5
00においては、カソード電極50の下にあるp+型ベ
ース領域17に隣接するフローティングエミッタ領域2
8の部分に、高抵抗の第4のフローティングエミッタ領
域(延長半導体部分)28dを形成したことにより、p
+型ベース領域17と第4のフローティングエミッタ領
域28dとから形成される寄生ダイオードの素子耐圧を
第4の実施の形態のMOSゲートサイリスタ400より
高くすることができ、この点からも素子のターンオフを
確実にすることができる。その他の動作については、第
4の実施の形態と同様である。
00においては、カソード電極50の下にあるp+型ベ
ース領域17に隣接するフローティングエミッタ領域2
8の部分に、高抵抗の第4のフローティングエミッタ領
域(延長半導体部分)28dを形成したことにより、p
+型ベース領域17と第4のフローティングエミッタ領
域28dとから形成される寄生ダイオードの素子耐圧を
第4の実施の形態のMOSゲートサイリスタ400より
高くすることができ、この点からも素子のターンオフを
確実にすることができる。その他の動作については、第
4の実施の形態と同様である。
【0076】(第6の実施の形態)図6は、本発明を適
用した、MOSゲートによって制御されるサイリスタ
(MOSゲートサイリスタ)600を模式的に示す断面
図である。このMOSゲートサイリスタ600は、第1
の実施の形態のMOSゲートサイリスタ100と基本的
に同様の構成を有し、絶縁層70の内部に埋込み電極を
形成した点でMOSゲートサイリスタ100と異なる。
この実施の形態において、図1に示す第1の実施の形態
のMOSゲートサイリスタ100と実質的に同一の部分
には同一の符号を付して、その詳細な説明を省略する。
用した、MOSゲートによって制御されるサイリスタ
(MOSゲートサイリスタ)600を模式的に示す断面
図である。このMOSゲートサイリスタ600は、第1
の実施の形態のMOSゲートサイリスタ100と基本的
に同様の構成を有し、絶縁層70の内部に埋込み電極を
形成した点でMOSゲートサイリスタ100と異なる。
この実施の形態において、図1に示す第1の実施の形態
のMOSゲートサイリスタ100と実質的に同一の部分
には同一の符号を付して、その詳細な説明を省略する。
【0077】本実施の形態においては、絶縁層70の内
部には、埋込み電極80が形成されている。この埋込み
電極80は、図示しない導伝部によって外部端子と接続
されている。このような埋込み電極80を形成すること
により、素子のターンオフを確実に行うことができる。
部には、埋込み電極80が形成されている。この埋込み
電極80は、図示しない導伝部によって外部端子と接続
されている。このような埋込み電極80を形成すること
により、素子のターンオフを確実に行うことができる。
【0078】つまり、MOSゲートサイリスタ600を
ターンオフする場合には、ゲート電極30をオフ状態と
することにより、n+型フローティングエミッタ領域2
2はカソード電極50から電位的に切り放され、サイリ
スタ動作が停止する。
ターンオフする場合には、ゲート電極30をオフ状態と
することにより、n+型フローティングエミッタ領域2
2はカソード電極50から電位的に切り放され、サイリ
スタ動作が停止する。
【0079】そして、本実施の形態で特徴的なことは、
MOSゲートサイリスタ600をターンオフする際に
は、埋込み電極80に所定の電位、すなわち負あるいは
ゼロの電位を加えることにより、アノード電位の上昇に
よって第2のフローティングエミッタ領域22bの電位
が上昇しても、その影響を絶縁層70に与えない。その
結果、絶縁層70の表面に形成される寄生チャネル領域
(バックチャネル)がアノード電位によって動作するこ
とを防止でき、素子のターンオフをより確実に行うこと
ができることである。この埋込み電極80は、第1のチ
ャネル領域20aとn+型フローティングエミッタ領域
22とから形成されるpn接合部のみでなく、第1のチ
ャネル領域20aおよびp+型ベース領域17にわたっ
て広範囲に作成してもよい。
MOSゲートサイリスタ600をターンオフする際に
は、埋込み電極80に所定の電位、すなわち負あるいは
ゼロの電位を加えることにより、アノード電位の上昇に
よって第2のフローティングエミッタ領域22bの電位
が上昇しても、その影響を絶縁層70に与えない。その
結果、絶縁層70の表面に形成される寄生チャネル領域
(バックチャネル)がアノード電位によって動作するこ
とを防止でき、素子のターンオフをより確実に行うこと
ができることである。この埋込み電極80は、第1のチ
ャネル領域20aとn+型フローティングエミッタ領域
22とから形成されるpn接合部のみでなく、第1のチ
ャネル領域20aおよびp+型ベース領域17にわたっ
て広範囲に作成してもよい。
【0080】本実施の形態において特徴とする埋込み電
極80は、他の実施の形態においても適用できることは
もちろんである。
極80は、他の実施の形態においても適用できることは
もちろんである。
【0081】(第7の実施の形態)図7は、本発明を適
用した、MOSゲートによって制御されるMOSゲート
サイリスタ700を模式的に示す断面図である。この実
施の形態において、図2に示す第2の実施の形態のMO
Sゲートサイリスタ200と実質的に同一の部分には同
一の符号を付してその詳細な説明を省略する。
用した、MOSゲートによって制御されるMOSゲート
サイリスタ700を模式的に示す断面図である。この実
施の形態において、図2に示す第2の実施の形態のMO
Sゲートサイリスタ200と実質的に同一の部分には同
一の符号を付してその詳細な説明を省略する。
【0082】本実施の形態においては、第2のフローテ
ィングエミッタ領域(延長半導体部分)24bをn+型
不純物拡散層の代わりにショットキーメタルから形成し
た点で、前記第2の実施の形態と異なる。p-型ベース
領域16に対してショットキー接合が可能な金属として
は、例えばニッケルなどを用いることができる。このよ
うに、p-型ベース領域16にショットキー接合が形成
される金属からなる第2のフローティングエミッタ領域
24bを形成することにより、pn接合に比べて順方向
特性が良好なショットキー接合を構成することができ
る。その結果、低オン電圧を有する点でサイリスタ特性
が向上する。
ィングエミッタ領域(延長半導体部分)24bをn+型
不純物拡散層の代わりにショットキーメタルから形成し
た点で、前記第2の実施の形態と異なる。p-型ベース
領域16に対してショットキー接合が可能な金属として
は、例えばニッケルなどを用いることができる。このよ
うに、p-型ベース領域16にショットキー接合が形成
される金属からなる第2のフローティングエミッタ領域
24bを形成することにより、pn接合に比べて順方向
特性が良好なショットキー接合を構成することができ
る。その結果、低オン電圧を有する点でサイリスタ特性
が向上する。
【0083】なお、本実施の形態は、前記第2の実施の
形態のみならず、第3,第4および第6の実施の形態に
も適用できることはもちろんである。
形態のみならず、第3,第4および第6の実施の形態に
も適用できることはもちろんである。
【0084】(第8の実施の形態)図8は、本発明を適
用した、MOSゲートによって制御されるMOSゲート
サイリスタ800の一部を模式的に示す断面図である。
図8において、図2に示す第2の実施の形態に係るMO
Sゲートサイリスタ200と実質的に同一な部分には同
一の符号を付して、その詳細な説明を省略する。
用した、MOSゲートによって制御されるMOSゲート
サイリスタ800の一部を模式的に示す断面図である。
図8において、図2に示す第2の実施の形態に係るMO
Sゲートサイリスタ200と実質的に同一な部分には同
一の符号を付して、その詳細な説明を省略する。
【0085】本実施の形態において特徴的なことは、n
+型フローティングエミッタ領域24の直下に位置する
p-型ベース領域16の底部を波形に形成したことにあ
る。このようにp-型ベース領域16の底部を波形にす
ることにより、p-型ベース領域16の拡散深さが部分
的に浅くなり、この拡散深さが浅い部分ではサイリスタ
動作が生じやすく、全体として、低オン電圧を有する素
子となる利点がある。
+型フローティングエミッタ領域24の直下に位置する
p-型ベース領域16の底部を波形に形成したことにあ
る。このようにp-型ベース領域16の底部を波形にす
ることにより、p-型ベース領域16の拡散深さが部分
的に浅くなり、この拡散深さが浅い部分ではサイリスタ
動作が生じやすく、全体として、低オン電圧を有する素
子となる利点がある。
【0086】p-型ベース領域16の底部を波形にする
方法としては、例えばp型不純物をイオン注入する際
に、拡散深さを浅くする部分に比べて拡散深さを深くす
る部分のイオン注入量を多くし、その後熱処理をする方
法などによって形成することができる。
方法としては、例えばp型不純物をイオン注入する際
に、拡散深さを浅くする部分に比べて拡散深さを深くす
る部分のイオン注入量を多くし、その後熱処理をする方
法などによって形成することができる。
【0087】本実施の形態は、第2の実施の形態のみな
らず、他の実施の形態にも適用できることはもちろんで
ある。
らず、他の実施の形態にも適用できることはもちろんで
ある。
【0088】(第9の実施の形態)図9は、第1のチャ
ネル領域20aの構造例を示す斜視図である。図9にお
いて、図8に示すMOSゲートサイリスタ800と実質
的に同一な部分には同一の符号を付する。
ネル領域20aの構造例を示す斜視図である。図9にお
いて、図8に示すMOSゲートサイリスタ800と実質
的に同一な部分には同一の符号を付する。
【0089】この例においては、第1のチャネル領域2
0aを構成するp-型不純物層の平面パターンをくし形
状に形成している。チャネル領域がこのような構造を有
することにより、MOSFETのチャネル長を変えるこ
となく、チャネル幅を実質的に大きくすることができ、
MOSFETの相互コンダクタンスを高くすることがで
きる。この態様は、第1のチャネル領域のみならず他の
チャネル領域にも適用でき、かつ本発明の全ての実施の
形態に適用することができる。
0aを構成するp-型不純物層の平面パターンをくし形
状に形成している。チャネル領域がこのような構造を有
することにより、MOSFETのチャネル長を変えるこ
となく、チャネル幅を実質的に大きくすることができ、
MOSFETの相互コンダクタンスを高くすることがで
きる。この態様は、第1のチャネル領域のみならず他の
チャネル領域にも適用でき、かつ本発明の全ての実施の
形態に適用することができる。
【0090】(第10の実施の形態)図12は、本発明
を適用した、MOSゲートサイリスタ1000を模式的
に示す断面図である。このMOSゲートサイリスタ10
00は、第1の実施の形態に係るMOSゲートサイリス
タ100とよく似ており、第2のフローティングエミッ
タ領域の形成領域において異なる。図10において、図
1に示すMOSゲートサイリスタ100と実質的に同一
分には同一の符号を付する。
を適用した、MOSゲートサイリスタ1000を模式的
に示す断面図である。このMOSゲートサイリスタ10
00は、第1の実施の形態に係るMOSゲートサイリス
タ100とよく似ており、第2のフローティングエミッ
タ領域の形成領域において異なる。図10において、図
1に示すMOSゲートサイリスタ100と実質的に同一
分には同一の符号を付する。
【0091】このMOSゲートサイリスタ1000にお
いては、第2のフローティングエミッタ領域(延長半導
体部分)22bは、絶縁層70の裏面と離れて形成さ
れ、絶縁層70と第2のフローティングエミッタ領域2
2bとの間に、p型の半導体領域16bが形成されてい
る。この半導体領域16bが存在することにより、アノ
ード電位の上昇によって第2のフローティングエミッタ
領域22bの電位が上昇しても、その影響を絶縁層70
に与えない。その結果、絶縁層70の表面に形成される
寄生チャネル領域(バックチャネル)がアノード電位に
よって動作することを防止でき、素子のターンオフをよ
り確実に行うことができる。
いては、第2のフローティングエミッタ領域(延長半導
体部分)22bは、絶縁層70の裏面と離れて形成さ
れ、絶縁層70と第2のフローティングエミッタ領域2
2bとの間に、p型の半導体領域16bが形成されてい
る。この半導体領域16bが存在することにより、アノ
ード電位の上昇によって第2のフローティングエミッタ
領域22bの電位が上昇しても、その影響を絶縁層70
に与えない。その結果、絶縁層70の表面に形成される
寄生チャネル領域(バックチャネル)がアノード電位に
よって動作することを防止でき、素子のターンオフをよ
り確実に行うことができる。
【0092】本実施の形態において特徴とする構成は、
他の実施の形態においても適用できる。
他の実施の形態においても適用できる。
【0093】(絶縁層の形成方法)本発明において、絶
縁層70を形成する方法は特に制限されないが、以下に
代表的な製造方法について述べる。絶縁層を含む半導体
層は、SOI(Silicon On Insulat
or)技術を用いて実現することができる。
縁層70を形成する方法は特に制限されないが、以下に
代表的な製造方法について述べる。絶縁層を含む半導体
層は、SOI(Silicon On Insulat
or)技術を用いて実現することができる。
【0094】図10(a)はSOI基板の作成技術の1
つである、張り合わせ法を用いた絶縁層の埋め込み形成
法を示す図であり、図10(b)はSIMOX法(酸素
イオン注入法)を用いた絶縁層の埋め込み形成法を示す
図であり、図10(c)はSPE法(再結晶化法)を用
いた絶縁層の形成法を示す図である。
つである、張り合わせ法を用いた絶縁層の埋め込み形成
法を示す図であり、図10(b)はSIMOX法(酸素
イオン注入法)を用いた絶縁層の埋め込み形成法を示す
図であり、図10(c)はSPE法(再結晶化法)を用
いた絶縁層の形成法を示す図である。
【0095】図10(a)の張り合わせ法を用いた場合
は、中央にリセス(窪み)を設けた一部加工したSi基
板110とシリコン基板210とを、酸素ガス雰囲気中
で熱処理を行いながら張り合わせることで、絶縁層(S
iO2膜)510が埋め込まれたSOI基板310を形
成する。
は、中央にリセス(窪み)を設けた一部加工したSi基
板110とシリコン基板210とを、酸素ガス雰囲気中
で熱処理を行いながら張り合わせることで、絶縁層(S
iO2膜)510が埋め込まれたSOI基板310を形
成する。
【0096】すなわち、酸素ガス雰囲気中の熱処理によ
って中央のリセス部分でシリコンの酸化が促進され、S
iO2膜510が形成される。シリコンは酸化されるこ
とによって体積膨張するため、生成されたSiO2膜5
10がリセス部分を埋めることになる。これによって、
絶縁層(SiO2膜)510が埋め込まれたSOI基板
310が得られる。
って中央のリセス部分でシリコンの酸化が促進され、S
iO2膜510が形成される。シリコンは酸化されるこ
とによって体積膨張するため、生成されたSiO2膜5
10がリセス部分を埋めることになる。これによって、
絶縁層(SiO2膜)510が埋め込まれたSOI基板
310が得られる。
【0097】図10(b)のSIMOX法を用いた場合
は、シリコン基板120上にマスク材140を形成し、
選択的に酸素イオンを注入し、マスク材140を取り除
いた後、熱処理によって酸素イオンを活性化させて、シ
リコン基板120に埋め込まれた絶縁層(SiO2膜)
510を形成するものである。
は、シリコン基板120上にマスク材140を形成し、
選択的に酸素イオンを注入し、マスク材140を取り除
いた後、熱処理によって酸素イオンを活性化させて、シ
リコン基板120に埋め込まれた絶縁層(SiO2膜)
510を形成するものである。
【0098】図10(c)のSPE法(再結晶化法)を
用いた場合は、シリコン基板140上に選択的に絶縁層
510を形成しておき、多結晶シリコン層160を成膜
し、続いて熱処理を行って多結晶シリコン層160を再
結晶化して絶縁層(SiO2膜)510が埋め込まれた
SOI基板140を形成するものである。
用いた場合は、シリコン基板140上に選択的に絶縁層
510を形成しておき、多結晶シリコン層160を成膜
し、続いて熱処理を行って多結晶シリコン層160を再
結晶化して絶縁層(SiO2膜)510が埋め込まれた
SOI基板140を形成するものである。
【0099】前記実施の形態では、第1導電型としてp
型、第2導電型としてn型の半導体装置について述べた
が、この逆の導電型であってもよい。
型、第2導電型としてn型の半導体装置について述べた
が、この逆の導電型であってもよい。
【図1】本発明の第1の実施の形態に係るMOSゲート
サイリスタを模式的に示す断面図である。
サイリスタを模式的に示す断面図である。
【図2】本発明の第2の実施の形態に係るMOSゲート
サイリスタを模式的に示す断面図である。
サイリスタを模式的に示す断面図である。
【図3】本発明の第3の実施の形態に係るMOSゲート
サイリスタを模式的に示す断面図である。
サイリスタを模式的に示す断面図である。
【図4】本発明の第4の実施の形態に係るMOSゲート
サイリスタを模式的に示す断面図である。
サイリスタを模式的に示す断面図である。
【図5】本発明の第5の実施の形態に係るMOSゲート
サイリスタを模式的に示す断面図である。
サイリスタを模式的に示す断面図である。
【図6】本発明の第6の実施の形態に係るMOSゲート
サイリスタを模式的に示す断面図である。
サイリスタを模式的に示す断面図である。
【図7】本発明の第7の実施の形態に係るMOSゲート
サイリスタを模式的に示す断面図である。
サイリスタを模式的に示す断面図である。
【図8】本発明の第8の実施の形態に係るMOSゲート
サイリスタの部分を模式的に示す斜視図である。
サイリスタの部分を模式的に示す斜視図である。
【図9】本発明の半導体装置を構成するMOSFETの
チャネルパターンの例を示す斜視図である。
チャネルパターンの例を示す斜視図である。
【図10】(a)、(b)および(c)は、半導体層内
に絶縁層を形成するための手段の例を示す図である。
に絶縁層を形成するための手段の例を示す図である。
【図11】従来の半導体装置を模式的に示す断面図であ
る。
る。
【図12】本発明の第10の実施の形態に係るMOSゲ
ートサイリスタを模式的に示す断面図である。
ートサイリスタを模式的に示す断面図である。
10 p+型シリコン基板(p+型アノード層)
12 n+型バッファ層
14 n-型ベース領域
16 p-型ベース領域
17 p+型ベース領域
18,18a,18b n+型不純物拡散層
20a 第1のチャネル領域
20b 第2のチャネル領域
22,24,28 フローティングエミッタ領域
30,40 ゲート電極
32,42 絶縁膜
50 カソード電極
60 アノード電極
70,70a,70b 絶縁層
80 埋込み電極
100,200,300,400,500,600,7
00,800,1000 MOSゲートサイリスタ
00,800,1000 MOSゲートサイリスタ
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 FI
H01L 29/749 H01L 29/74 601B
(72)発明者 上杉 勉
愛知県愛知郡長久手町大字長湫字横道41
番地の1 株式会社豊田中央研究所内
(56)参考文献 特開 平5−259183(JP,A)
(58)調査した分野(Int.Cl.7,DB名)
H01L 29/78
H01L 29/74
H01L 29/749
Claims (14)
- 【請求項1】 第1導電型の第1半導体層、 前記第1半導体層の一方の主面側に形成された第2導電
型の第2半導体層、 前記第2半導体層の表面部に選択的に形成された第1導
電型の第3半導体層、 前記第3半導体層の表面部に選択的に形成された第2導
電型の第4半導体層、 前記第3半導体層の表面部に前記第4半導体層と離間し
て選択的に形成された第2導電型の第5半導体層、 前記第4半導体層と前記第5半導体層との間に位置し、
チャネル領域を形成しうる第1導電型の第6半導体層、 少なくとも、前記第6半導体層の表面に、ゲート絶縁層
を介して形成されたゲート電極、 前記第3半導体層の内部にあって、かつ、少なくとも、
前記第4半導体層および前記第6半導体層の、前記第1
半導体層側の端部あるいはその近傍に形成された絶縁
層、 前記第3半導体層および前記第4半導体層の表面に形成
された第1の主電極、および前記第1半導体層の他方の
主面側に形成された第2の主電極、を含み、 前記第5半導体層は、前記絶縁層の前記第1半導体層側
の面で前記第1半導体層の主面に平行な方向に延びる延
長半導体部分を有する半導体装置。 - 【請求項2】 請求項1において、 前記第5半導体層は、さらに、前記第6半導体層に接す
る高抵抗領域を有する半導体装置。 - 【請求項3】 請求項2において、 前記高抵抗領域は、前記絶縁層の前記第1半導体層側の
面に接する部分を有する半導体装置。 - 【請求項4】 請求項1〜3のいずれかにおいて、 前記ゲート絶縁層および前記ゲート電極は、さらに前記
第5半導体層および前記第3半導体層の表面に沿って形
成され、素子の表面部にIGBT動作領域の一部が形成
される半導体装置。 - 【請求項5】 請求項1〜3のいずれかにおいて、 さらに、前記第5半導体層と離間して選択的に形成され
た第2導電型の第7半導体層、 前記第5半導体層と前記第7半導体層との間に位置し、
チャネル領域を形成しうる第1導電型の第8半導体層、 少なくとも、前記第7半導体層に接する前記第3半導体
層の表面に、ゲート絶縁層を介して形成されたゲート電
極、 前記第3半導体層の内部にあって、かつ、少なくとも、
前記第7半導体層および前記第8半導体層の、前記第1
半導体層側の端部あるいはその近傍に形成され、かつ前
記絶縁層に対して前記第5半導体層を介在させて形成さ
れた他の絶縁層、および前記第7半導体層の表面に形成
された主電極、 を有し、前記2つのゲート電極を独立して駆動可能な半
導体装置。 - 【請求項6】 請求項5において、 前記他の絶縁層は、前記第1半導体層の主面方向に沿っ
て形成された半導体装置。 - 【請求項7】 請求項5または6において、 前記第3半導体層の表面部に、前記第7半導体層と離間
して、第2導電型の第9半導体層が形成され、前記第7
半導体層と前記第9半導体層との間にチャネル領域を形
成し得る第1導電型の第10半導体層が形成された半導
体装置。 - 【請求項8】 請求項5〜7のいずれかにおいて、 前記他の絶縁層中に埋め込み電極が形成された半導体装
置。 - 【請求項9】 請求項5〜8のいずれかにおいて、 前記第5半導体層の延長半導体部分は、前記他の絶縁層
と離間して形成され、該延長半導体部分と該他の絶縁層
との間に、第1導電型の半導体層が存在する半導体装
置。 - 【請求項10】 請求項1〜9のいずれかにおいて、 前記第3半導体層は、その底部が波形状をなし、不純物
の拡散深さが複数か所において部分的に浅い半導体装
置。 - 【請求項11】 請求項1〜10のいずれかにおいて、 前記第6半導体層は、その平面パターンがくし形状を有
する半導体装置。 - 【請求項12】 請求項1〜11のいずれかにおいて、 前記絶縁層中に埋込み電極が形成された半導体装置。
- 【請求項13】 請求項1〜12のいずれかにおいて、 前記第5半導体層の延長半導体部分は、前記絶縁層と離
間して形成され、該延長半導体部分と該絶縁層との間
に、第1導電型の半導体層が存在する半導体装置。 - 【請求項14】 請求項1において、 前記第5半導体層は、前記延長半導体部分の代わりにシ
ョットキーメタルからなる延長導電体部分を有する半導
体装置。
Priority Applications (2)
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---|---|---|---|
JP00654099A JP3424579B2 (ja) | 1998-02-27 | 1999-01-13 | 半導体装置 |
US09/258,818 US6169299B1 (en) | 1998-02-27 | 1999-02-26 | Semiconductor device |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10-64199 | 1998-02-27 | ||
JP6419998 | 1998-02-27 | ||
JP00654099A JP3424579B2 (ja) | 1998-02-27 | 1999-01-13 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
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Family
ID=26340718
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Application Number | Title | Priority Date | Filing Date |
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---|---|
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JP2001024184A (ja) * | 1999-07-05 | 2001-01-26 | Fuji Electric Co Ltd | 絶縁ゲートトランジスタおよびその製造方法 |
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DE112006000522T5 (de) * | 2005-03-03 | 2008-01-10 | Fuji Electric Holdings Co., Ltd., Kawasaki | Halbleiterbauelement und Verfahren zu dessen Herstellung |
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JP6144674B2 (ja) * | 2012-05-15 | 2017-06-07 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
CN103413826B (zh) * | 2013-08-09 | 2016-08-10 | 上海北车永电电子科技有限公司 | 平面型绝缘栅双极型晶体管及其制造方法 |
EP3047522A1 (en) * | 2013-09-20 | 2016-07-27 | ABB Technology AG | Power semiconductor device |
US10438947B2 (en) * | 2015-01-13 | 2019-10-08 | Mitsubishi Electric Corporation | Semiconductor device, manufacturing method therefor and semiconductor module |
CN113497112B (zh) * | 2020-03-19 | 2023-05-05 | 广东美的白色家电技术创新中心有限公司 | 绝缘栅双极型晶体管、智能功率器件及电子产品 |
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DE4100444A1 (de) * | 1991-01-09 | 1992-07-16 | Fraunhofer Ges Forschung | Integrierte leistungsschalterstruktur |
JP2957795B2 (ja) | 1992-03-16 | 1999-10-06 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
US5396087A (en) * | 1992-12-14 | 1995-03-07 | North Carolina State University | Insulated gate bipolar transistor with reduced susceptibility to parasitic latch-up |
US5306930A (en) * | 1992-12-14 | 1994-04-26 | North Carolina State University At Raleigh | Emitter switched thyristor with buried dielectric layer |
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DE19522161C2 (de) * | 1995-06-19 | 1998-12-24 | Siemens Ag | MOS-Halbleiterbauelement mit verbesserten Durchlaßeigenschaften |
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