JP3706267B2 - 電圧制御型半導体装置とその製法及びそれを用いた電力変換装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は大電流を制御するパワ−半導体装置に係り、特に高耐圧の電圧制御型半導体装置に関する。
【０００２】
【従来の技術】
大電流を制御するための従来の半導体装置としては、Ｓｉ（シリコン）製のパワ−半導体装置が使用されているが、Ｓｉの電気的物理的特性の限界から大幅な性能改善は困難になってきている。そこでＳｉに比べて電気的物理的特性が優れているワイドギャップ半導体材料を用いたパワー半導体装置の開発が進められている。ワイドギャップ半導体材料の代表的な例として２．９から３．２ｅＶのエネルギーギャップを持つＳｉＣ（炭化珪素）がある。このＳｉＣを用いた半導体装置の従来例を図１６および図１７に示す。図１６はＳｉＣ蓄積型電界効果トランジスタ（ＡＣＣＵＦＥＴ：Accumulation Field Effect Transistor)の断面図であり、例えば文献 IEEE Electron Device Letters, Vol.18、No.12、December 1997に開示されている。また図１７はＳｉＣ静電誘導型トランジスタの断面図であり、文献 Proceedings of IEEE International Symposium on Power Semiconductor Devices and ICs, p.149, 1997 に開示されている。
【０００３】
【発明が解決しようとする課題】
図１６に示すＳｉＣ蓄積型電界効果トランジスタは、ゲ−トＧの電圧が零であってもソースＳとドレインＤの間をオフ状態にできるという優れた機能を有する。しかしＭＯＳゲート構造であるために、ゲート絶縁膜１０４が高い電界強度で破壊されると大量の漏れ電流が発生する。このためワイドギャップ半導体であるＳｉＣ本来の、高い耐絶縁破壊電界を生かした高耐圧を実現できないという問題があり、従来のものの耐圧は約１ｋＶ以下にとどまっている。
【０００４】
図１７に示すＳｉＣ静電誘導型トランジスタはゲートＧに高い逆電圧を印加しないとオフ状態にできない。すなわち、低い逆電圧では高いオフ耐圧を実現できないという問題があった。図１７に示す例では５ｋＶのオフ耐圧を実現するためにはゲートＧに８０Ｖ以上の逆電圧を印加する必要がある。そのためＳｉＣ静電誘導型トランジスタを駆動しない時でも１００Ｖ程度の高いゲートＧ用の電圧を発生しておかなければならず、ゲート回路の消費電力が大きくなるという問題があった。
【０００５】
オン抵抗に関しては、図１６に示すＳｉＣ蓄積型電界効果トランジスタはＭＯＳゲート構造を有するために、ゲート絶縁膜１０４とＳｉＣｎ型チャネル領域１０３との界面に不完全な結晶構造が存在する。そのため電流通路となるチャネル領域１０３のチャネル移動度を大きくできずオン抵抗が高いという問題があった。図１７に示すＳｉＣ静電誘導型トランジスタでは、電流通路となるゲート領域１０９及び１１０の間のチャネル１１２Ａがｎ型ドリフト領域１１２のバルク結晶内に存在するためにゲートＧの電圧を低くして高耐圧を実現しようとすると、チャネル１１２Ａを極端に狭くしなければならず、この結果としてオン抵抗が著しく高くなってしまうという問題があった。
【０００６】
更に、ノイズに関しては、図１６のＳｉＣ蓄積型電界効果トランジスタはＭＯＳゲート構造を有するために、ゲート絶縁膜１０４とＳｉＣｎ型チャネル領域１０３との界面に不完全な結晶構造が存在する。そのため界面での電子の散乱に起因するノイズが発生するという問題があった。
また、これらのトランジスタを用いて構成した装置はトランジスタの消費電力が大きいために効率が悪く、水冷・空冷等の冷却設備も大型化するという問題があった。
【０００７】
本発明は、高耐圧で低オン抵抗・低ノイズの電圧制御半導体装置を提供することを目的とする。特にワイドギャップ半導体装置を対象とし、ゲ−ト電圧がゼロ（ノ−マリ−オフ形）もしくは低い電圧で高耐圧を達成できる半導体装置を提供することも目的とする。更に、量産性の高い半導体装置の製法と本半導体装置を用いた小型高効率の応用装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
【０００９】
上述のように、薄い活性層の上下の表面電圧制御ゲ−ト半導体領域と埋め込み電圧制御ゲ−ト半導体領域を活性領域と反対極性の半導体領域で構成し、ソ−ス領域の表面を表面電圧制御ゲ−トよりも低位置に構成することにより、高耐圧が実現出来る。特に、表面電圧制御ゲ−ト半導体領域をワイドギャップ半導体材料で構成することにより高い絶縁破壊電界に対応する高耐圧を実現出来る。ソ−ス領域の表面を表面電圧制御ゲ−ト半導体領域よりも低い位置に形成することにより、ソ−ス領域と表面電圧制御ゲ−ト半導体領域を構成する半導体領域の接触部分が少なくなり電界が緩和されるので、更に高耐圧が得られる。
【００１０】
本発明の他の観点の電圧制御型半導体装置は、第１の導電型の高不純物濃度の半導体基板、前記半導体基板の上に形成した、低不純物濃度の第１の導電型のドリフト層、前記ドリフト層の両端部領域において、前記ドリフト層の表面を含む内部領域に形成した、第２の導電型の埋め込み電圧制御ゲート半導体領域、前記両埋め込み電圧制御ゲート半導体領域の各々の上面の一部分を含み、前記ドリフト層の中央領域の表面に形成した第１の導電型の、厚みが前記ドリフト層より薄い活性領域、前記活性領域の両端部に隣接して前記埋め込み電圧制御ゲート半導体領域の上に形成した第１の導電型のソース領域、前記ソース領域の、前記活性領域と反対側に隣接して前記埋め込み電圧制御ゲート半導体領域の上に形成した、第２の導電型のゲートコンタクト半導体領域、前記ソース領域に形成したソース電極、前記活性領域の表面に形成した、第２の導電型の表面電圧制御ゲート半導体領域、前記表面電圧制御ゲート半導体領域および前記ゲートコンタクト半導体領域に形成したゲート電極、及び前記半導体基板の、前記ドリフト層を有する面の反対面に形成したドレイン電極を備え、前記ソース領域は、その表面が、前記表面電圧制御ゲート半導体領域の表面よりも低い位置になり、かつ両者の端部が同位置になるように構成されていることを特徴とする。
【００１１】
さらに、薄い活性領域の両端のソ−ス領域を、その底面が表面電圧制御ゲ−ト半導体領域の底面よりも低い位置で且つ端部が同位置になるように、埋め込み電圧制御ゲ−ト半導体領域上に形成することによって低オン抵抗が実現出来る。ソ−ス領域と埋め込み電圧制御ゲ−ト半導体領域の間またはソ−ス領域の端と表面電圧制御ゲ−ト半導体領域の端の間に活性領域と同程度の不純物濃度の半導体領域が存在するとソ−ス抵抗が増大する。ソ−ス間距離を縮めて静電誘導現象が支配的になるようにするとこのソ−ス抵抗の半導体装置全体の抵抗に占める割合が大きくなるのでこの効果は大きい。また、少数キャリアが注入される電圧制御サイリスタ等の半導体装置では伝導度変調によってドリフト領域や活性領域の抵抗が大幅に低減されるので、このソ−ス抵抗の半導体装置全体の抵抗に占める割合が大きくなる。従ってソ−ス領域の底面を低い位置で且つ端部が表面電圧制御ゲ−ト端部と同位置になるようにしてこの半導体領域を減らすことによる効果は大きい。
【００１２】
本発明の他の観点の電圧制御型半導体装置は、第２の導電型の高不純物濃度の半導体基板、前記半導体基板の上に形成した、低不純物濃度の第１の導電型のドリフト層、前記ドリフト層の両端部領域において、前記ドリフト層の表面を含む内部領域に形成した、第２の導電型の埋め込み電圧制御ゲート半導体領域、前記両埋め込み電圧制御ゲート半導体領域の各々の上面の一部分を含み、前記ドリフト層の中央領域の表面に形成した第１の導電型の、厚みが前記ドリフト層より薄い活性領域、前記活性領域の両端部に隣接して前記埋め込み電圧制御ゲート半導体領域の上に形成した第１の導電型のカソード領域、前記埋め込み電圧制御ゲート半導体領域の各々の上面の端部領域において、前記カソード領域の端部近傍に形成した、第２の導電型のゲートコンタクト半導体領域、前記カソード領域に接して形成したカソード電極、前記活性領域の表面に形成した、第２の導電型の表面電圧制御ゲート半導体領域、前記表面電圧制御ゲート半導体領域に形成したゲート電極、及び前記半導体基板の、前記ドリフト層を有する面の反対面に形成したアノード電極を備え、前記カソード領域は、その表面が、前記表面電圧制御ゲート半導体領域の表面よりも低い位置になり、かつ両者の端部が同位置になるよう構成されていることを特徴とする。
この構成により低いＯＮ抵抗と高耐圧が得られる。
【００１３】
さらに表面電圧制御ゲ−ト半導体領域を活性領域と反対極性の半導体領域で構成し、且つカソード領域の底面が表面電圧制御ゲ−ト半導体領域の底面よりも低い位置で且つ端部が同位置になるようにしたことにより低ノイズ化を実現出来る。特に、本構成では表面電圧制御ゲート半導体領域形成時の拡散により接合が活性領域内部に形成されので結晶構造が均一になりノイズを低減出来る。また、カソード領域と埋め込み電圧制御ゲート半導体領域との間または表面電圧制御ゲート半導体領域の端との間に存在する半導体領域は熱雑音を発生するが、カソード領域の底面が表面電圧制御ゲ−ト半導体領域の底面よりも低い位置で且つ端部が同位置になるようにし上記の半導体領域を減らすことにより熱雑音の発生領域が低減し低ノイズ化が実現出来る。
【００１４】
本発明の他の観点の電圧制御型半導体装置は、第１の導電型の高不純物濃度の半導体基板、前記半導体基板の上に形成した、低不純物濃度の第２の導電型のドリフト層、前記ドリフト層の表面を含む内部領域において、中央部に所定の間隔を設けて形成した、第１の導電型の埋め込み電圧制御ゲート半導体領域、両埋め込み電圧制御ゲート半導体領域の各々の上面の一部分を含み前記ドリフト層の中央領域の表面に形成した第２の導電型の、厚みが前記ドリフト層より薄い活性領域、前記活性領域の両端部に隣接して形成した第２の導電型のアノード領域、前記埋め込み電圧制御ゲート半導体領域の各々の上面の端部領域において、前記アノード領域に接するように形成した、第２の導電型のゲートコンタクト半導体領域、前記アノード領域に接して形成したアノード電極、前記活性領域の表面に形成した、第１の導電型の表面電圧制御ゲート半導体領域、前記表面電圧制御ゲート半導体領域に接して形成したゲート電極、及び前記半導体基板の、前記ドリフト層を有する面の反対面に形成したカソード電極を備え、前記アノード領域は、その表面が、前記表面電圧制御ゲート半導体領域の表面よりも低い位置になり、かつ両者の端部が同位置になるように構成されていることを特徴とする。
この構成により低いＯＮ抵抗と高耐圧が得られる。
本発明の他の観点の電圧制御型半導体装置は、第１の導電型の高不純物濃度の半導体基板、前記半導体基板の上に形成した、低不純物濃度の第１の導電型のドリフト層、前記ドリフト層の両端部領域において、前記ドリフト層の表面を含む内部領域に形成した、第２の導電型の埋め込み電圧制御ゲート半導体領域、前記両埋め込み電圧制御ゲート半導体領域の各々の上面の一部分を含み、前記ドリフト層の中央領域の表面に形成した第１の導電型の、厚みが前記ドリフト層より薄い活性領域、前記活性領域の両端部に隣接して前記埋め込み電圧制御ゲート半導体領域の上に形成した第１の導電型のソース領域、前記ソース領域の、前記活性領域とは反対の側に隣接して前記埋め込み電圧制御ゲート半導体領域の上に形成した、第２の導電型のゲートコンタクト半導体領域、前記ソース領域に形成したソース電極、前記活性領域の表面に形成した、第２の導電型の表面電圧制御ゲート半導体領域、前記表面電圧制御ゲート半導体領域および前記ゲートコンタクト半導体領域にそれぞれ形成したゲート電極、及び前記半導体基板の、前記ドリフト層を有する面の反対面に形成したドレイン電極を備え、前記ソース領域は、その表面が、前記表面電圧制御ゲート半導体領域の表面よりも低い位置になり、かつ両者の端部が同位置になるように構成されており、前記第２の導電型のゲートコンタクト半導体領域と第１の導電型のソース領域との間に、活性領域が介在することを特徴とする電圧制御型半導体装置。
【００１５】
本発明の電圧制御型半導体装置の製造方法は、第１の導電型の高不純物濃度の半導体基板の上に低不純物濃度の第１の導電型のドリフト層を形成するステップ、前記ドリフト層の両端部領域において、前記ドリフト層の表面を含む内部領域に第２の導電型の埋め込み電圧制御ゲート半導体領域を形成するステップ、前記両埋め込み電圧制御ゲート半導体領域の各々の上面を含み、前記ドリフト層の中央領域の表面に第１の導電型の、厚みが前記ドリフト層より薄い活性領域を形成するステップ、前記活性領域の表面を含む内部領域の端部近傍に第１の導電型の２つのソース領域を形成するステップ、前記埋め込み電圧制御ゲート半導体領域の各々の上面の端部領域において、前記ソース領域の外側の端部近傍に第２の導電型のゲートコンタクト半導体領域を形成するステップ、前記ソース領域に接してソース電極を形成するステップ、前記活性領域の表面に、第２の導電型の表面電圧制御ゲート半導体領域を形成するステップ、前記表面電圧制御ゲート半導体領域に接してゲート電極を形成するステップ、及び前記半導体基板の、前記ドリフト層を有する面の反対面にドレイン電極を形成するステップ、を備え、前記ソース領域は、その表面が、前記表面電圧制御ゲート半導体領域の表面よりも低い位置になり、かつ両者の端部が同位置になるように構成されることを特徴とする。
この製造方法では、半導体形成技術を用いているので、量産性にすぐれ、安価に半導体装置を製造することができる。
【００１６】
【発明の実施の形態】
以下に、本発明の好適な実施例を図１から図１５を参照して説明する。
【００１７】
《第１実施例》
図１は本発明の第１実施例の耐圧５ｋＶのＳｉＣ接合型電界効果トランジスタのセグメントの断面図である。このセグメントは図１の紙面に垂直な方向に長いストライプ状である。このセグメントを図１の左右方向に複数個連結して形成することにより、大容量のＳｉＣ接合型電界効果トランジスタが構成される複数のセグメントを連結する構成は第２ないし第９実施例においても同様である。図１において、厚さ約３５０μｍの、高不純物濃度のｎ型のＳｉＣのドレイン領域１の上に厚さ約５０μｍの低不純物濃度のｎ型のＳｉＣのドリフト層２が形成されている。図１のII−II断面図である図２に示すように、ドリフト層２の上面の中央部を除く両端部の領域に長方形のｐ型ＳｉＣの埋め込み電圧制御ゲート半導体領域５が形成されており、その厚さの最適値は０．７μｍであるが、０．３μｍから３．０μｍの範囲にあればよい。埋め込み電圧制御ゲート半導体領域５の上面、及びドリフト層２の露出部にｎ型の活性領域３が形成されており、その最適厚さは約０．７μｍである。活性領域３の厚さは０．２μｍから３．０μｍの範囲にあればよい。活性領域３の表面領域の両端部には、ソース電極２２に接続されているｎ型ＳｉＣのソース領域４がそれぞれ形成されており、その厚さは０．２μｍであるが、０．１μｍから０．５μｍ程度でもよい。ｎ型活性領域３の上にはｐ型表面電圧制御ゲート半導体領域７が形成されている。その厚さは０．３μｍ程度である。
【００１８】
ｎ型ソース領域４とｎ型活性領域３との接合面は、ｐ型表面電圧制御ゲート半導体領域７とｎ型活性領域３との接合面より低位置のドレイン領域１に近い位置にある。ｐ型の埋め込み電圧制御ゲート半導体領域５は、ｎ型のソース領域４より１μｍ程度中央部へ突出しているのが望ましいが、０．５μｍ以上突出していればよい。両側のｐ型の埋め込み電圧制御ゲート半導体領域５の間隔は２μｍが最適であるが、１μｍないし５μｍであればよい。ｐ型ゲートコンタクト半導体領域６が、ｐ型の埋め込み電圧制御ゲート半導体領域５の上の端部領域に形成され、埋め込み電圧制御ゲート半導体領域５と、その上に形成されるｐ型の表面電圧制御ゲート半導体領域１６とを接続している。ゲートコンタクト半導体領域６は、図３に示すように、ソース領域４から所定距離離れていてもよく、また図４に示すように、ソース領域４に接していてもよい。また、片側が接して他方の側が離れていてもよい。なお、埋め込み電圧制御ゲート半導体領域５とゲートコンタクト半導体領域６は図の紙面に垂直方向に連続する帯状であってもよい。表面電圧制御ゲート半導体領域１６にはゲート電極２３が設けられている。ｎ型ソース領域４を除くｎ型の活性領域３上に形成されたｐ型表面電圧制御ゲート半導体領域７には、ゲート電極２３が設けられている。表面に保護層７０を設けるのが望ましい。本実施例では、ＳｉＣ接合型電界効果トランジスタの形状は紙面に垂直な方向に長いストライプ状であるが、その形状は例えば円形や四角形等であってもかまわない。
【００１９】
本実施例の接合型電界効果トランジスタの製造方法の一例を、図５及び図６の断面図を用いて説明する。
図５の（ａ）に示すように、まず、ｎ型のドレイン領域１として機能する厚さ約３５０μｍのｎ型ＳｉＣ基板上に、厚さ約５０μｍのｎ型のドリフト層２をエピタキシャル成長法等により形成する。次に、図５の（ｂ）に示すように、ドリフト層２の中央部を除いてｐ型の埋め込み電圧制御ゲート半導体領域５をアルミニウム等のイオン打ち込み等により形成する。さらに図５の（ｃ）に示すように、ドリフト層２の中央部と埋め込み電圧制御ゲート半導体領域５の上に薄いｎ型の活性領域３を形成する。そして図５の（ｄ）に示すように、両端部において、ｐ型埋め込み電圧制御ゲート半導体領域５に達するｐ型ゲートコンタクト半導体領域６を、アルミニウムのイオン打ち込み法等により形成する。その上に薄いｐ型表面電圧制御ゲート半導体領域７をエピタキシャル成長法等の薄膜形成法により形成する。
【００２０】
次に、ｐ型表面電圧制御ゲート半導体領域７の上にマスクを形成し、ホトリソ技術でエッチング加工して図６の（ａ）に示すように所定の形状の表面電圧制御ゲート半導体領域７及び１６を得る。この表面電圧制御ゲート半導体領域７及び１６をマスクとして利用するセルフアラインにより、図６の（ｂ）に示すように、ｎ型ソース領域４を窒素等のイオン打ち込み法や拡散法などにより形成する。ｎ型ソース領域４は必ずしもｐ型ゲートコンタクト半導体領域６に接触している必要はない。最後に図６の（ｃ）に示すように、ｐ型表面電圧制御ゲート半導体領域７及び１６の上にゲート電極２３を形成する。またｎ型ソース領域４の上にソース電極２２を形成する。さらに、ｎ型ドレイン領域１にドレイン電極２１を形成して完成する。
【００２１】
本実施例のＳｉＣ接合型電界効果トランジスタでは、ドレインＤの電位がソースＳの電位より高い状態で、ゲートＧとソースＳ間の電位を０Ｖにすると、ｐ型埋め込み電圧制御ゲート半導体領域５及びｐ型表面電圧制御ゲート半導体領域７と、これらの領域に接するｎ型活性領域３の接合部からビルトイン電圧に対応した空乏層が広がり、ｎ型活性領域３をピンチオフ状態にできる。その結果、ソースＳとドレインＤ間の電流を遮断することができノーマリオフとなる。ｎ型ソース領域４の表面をｐ型表面電圧制御ゲート半導体領域７の表面よりも低い位置に構成しているので、ｎ型ソース領域４とｐ型表面電圧制御ゲート半導体領域７との接触部が少なくなる。この接続部は高電界となる部分であるが、これを減らすことにより高電界部分を少なくでき、高耐圧のＳｉＣ接合型電界効果トランジスタを実現できる。
【００２２】
ドレインＤの電位をソースＳの電位より高くし、かつゲートＧに、ソースＳを基準としてビルトイン電圧以下の電圧を印加する。その結果ｐ型埋め込み電圧制御ゲート半導体領域５とｐ型表面電圧制御ゲート半導体領域７の間のｎ型活性領域３内の空乏層が狭くなる。電流はドレインから両ｐ型埋め込み電圧制御ゲート半導体領域５の間を通り、ｎ型活性領域３を経て、ソースＳに流れ込む。本実施例ではｎ型ソース領域４をｎ型活性領域３にセルフアラインにより形成しているので、矢印Ｊで示すｐ型表面電圧制御ゲート半導体領域７の端部とｎ型ソース領域４の端部は段違いとなり、両端部間にｎ型の半導体領域が存在しない。これにより、ｎ型ソース領域４の、ｎ型活性領域３に接する縦の壁面部分の抵抗が減少し、オン抵抗が低くなる。もしｎ型の半導体領域が存在するとノイズ源となることを発明者は見いだしており、このｎ型の半導体領域をなくすことにより低ノイズ化も実現できる。更に、ｎ型ソース領域４の、ｎ型活性領域３に接する底面をｐ型表面電圧制御ゲート半導体領域７の底面より低い位置にした結果、ｎ型ソース領域４の下のｎ型の半導体領域が薄くなり更にオン抵抗を減らしかつノイズを減らすことができる。
【００２３】
この実施例の接合型電界効果トランジスタの耐圧は約５．５ｋＶである。オン抵抗は、ゲート電圧を２．５Ｖとしたとき、約７５ｍΩｃｍ2と非常に低い値であった。ノイズも１０-9Ｖ2／Ｈｚ以下と非常に低い値であった。また、ゲートＧのゲート電圧をビルトイン電圧（ＳｉＣでは約２．５Ｖ）以下の値にするため、ゲートＧには空乏層の容量による電流しか流れず、駆動電力を低く抑えることができる。また、ｎ型活性領域３の厚さや不純物濃度によりトランジスタがノーマリオフとならない場合でも、小さいゲート電圧でｐ型埋め込み電圧制御ゲート半導体領域５及びｐ型表面電圧制御ゲート半導体領域７とｎ型活性領域３との接合部から空乏層が広がる。その結果、ｎ型活性領域３がピンチオフし駆動電力を低く抑えつつ高耐圧を実現できる。
【００２４】
本実施例では、ｎ型ソース領域４をセルフアラインにより形成することにより、ｐ型表面電圧制御ゲート半導体領域７端部とｎ型ソース領域４端部の間にｎ型の半導体領域が存在しない。これにより低オン抵抗化と低ノイズ化を同時に達成できるとともに、高い量産性が得られる。また、図５の（ｃ）と図５の（ｄ）の工程は逆にしてもよい。本製造方法に関しては本発明の本質を損ねることなく各種の変形ができるものである。
【００２５】
《第２実施例》
図７は本発明の第２実施例の接合型電界効果トランジスタのセグメントの断面図である。図７において、第２実施例の接合型電界効果トランジスタは、ｎ型ソース領域４がｎ型活性領域３を貫通して、その底面がｐ型埋め込み電圧制御ゲート半導体領域５と接するように構成されている。従って、ｎ型ソース領域４とｐ型埋め込み電圧制御ゲート半導体領域５の間にはｎ型活性領域３は存在しない。その他の構成は第１実施例と同じであるので重複する説明は省略する。ｎ型ソース領域４とｐ型埋め込み電圧制御ゲート半導体領域５の間に活性領域３が存在すると熱雑音が発生するが、本実施例では前記のように両者間に活性領域３がないので熱雑音は発生せず、さらに低ノイズ化が実現できた。また、ｎ型ソース領域４の体積が大きいので、ソース抵抗も小さくなり、更にオン抵抗が減少した。本実施例の接合型電界効果トランジスタの耐圧は約５．３ｋＶである。オン抵抗は、ゲート電圧を２．５Ｖとしたとき約６５ｍΩｃｍ2であり、低い値であった。ノイズも４×１０-10Ｖ2／Ｈｚ以下と極めて低い値であった。
【００２６】
《第３実施例》
図８は、本発明の第３実施例のＳｉＣ接合型電界効果トランジスタのセグメントの断面図である。本実施例では、図７に示す第２実施例の接合型電界効果トランジスタの隣り合う両ｐ型埋め込み電圧制御ゲート半導体領域５の間に、ｐ型の第２埋め込み電圧制御ゲート半導体領域８を設けている。この領域は複数あってもよい。図８の（ａ）の断面図（ｂ）に示すように、第２埋め込み電圧制御ゲート半導体領域８は図のようにｐ型埋め込みゲート半導体領域５とｐ型領域８Ａで部分的に接続されている。その他の構成は第２実施例のものと同じであるので重複する説明は省略する。オフの時には、第２埋め込み電圧制御ゲート半導体領域８とｎ型ドリフト層２との接合部から、ｐ型埋め込み電圧制御ゲート半導体領域５及びドレイン領域１の方向に空乏層が広がる。それによりＳｉＣ接合型電界効果トランジスタの高耐圧化が図れる。オンの時には、第２埋め込み電圧制御ゲート半導体領域８とｐ型埋め込み電圧制御ゲート半導体領域５との間に電流の通路となる複数のチャネルがあるため、オン抵抗が減少する。本実施例のものでは、耐圧は６．２ｋＶであり、オン抵抗は７８ｍΩｃｍ2であった。
【００２７】
《第４実施例》
図９は、本発明の第４実施例のＳｉＣ静電誘導型トランジスタのセグメントの断面図である。本実施例では、第２実施例の図７に示す接合型電界効果トランジスタのｐ型表面電圧制御ゲート半導体領域７とｐ型埋め込み電圧制御ゲート半導体領域５に挟まれた活性領域３の幅を減少する。上記活性領域３の幅の減少にともなって、セグメントの図の左右方向の幅も減少する。また対向する両埋め込み電圧制御ゲート半導体領域５の間隔も狭くすることにより、耐圧を向上できる。あるいは低いゲート電圧でも電流を遮断できる。活性領域３の幅を減らすことにより、活性領域３の抵抗が減少する。
【００２８】
接合型電界効果トランジスタでは、オン時に活性領域３を電流が流れると、活性領域３の中央部の電位が、その領域の抵抗に比例して高くなる。流れる電流が大きくなると、さらにその電位が高くなり、ｐ型表面電圧制御ゲート半導体領域７及びｐ型埋め電圧制御ゲート半導体領域５と逆バイアスになり、それらの接合から空乏層が広がり、電流通路であるチャネルが狭くなり電流が飽和する。しかし、本実施例のようにｐ型表面電圧制御ゲート半導体領域７とｐ型埋め込み電圧制御ゲート半導体領域５に挟まれた活性領域３の幅を狭くし抵抗を減らすと、活性領域３の中央部の電位上昇が抑えられ、空乏層がチャネルに広がらないため、オン電流の飽和が起きない静電誘導型トランジスタとなる。本実施例の構造では、チャネル抵抗が小さいので、ソースＳとドレインＤ間の抵抗全体に占めるソース抵抗の割合が大きくなる。そこでｎ型ソース領域４の底面をｐ型埋め込み電圧制御ゲート半導体領域５に接するように形成することにより、ソース抵抗を小さくできる。例えばオン抵抗を５７ｍΩｃｍ2程度に低くすることができる。また、隣り合うｐ型埋め込み電圧制御ゲート半導体領域５の間隔を更に狭くすることにより、オフ時にｐ型埋め込み電圧制御ゲート半導体領域５とｎ型ドリフト層２との接合部から空乏層がドレイン領域１の方に広がる。この空乏層が電圧を分担するので耐圧が向上する。本実施例の場合、耐圧は６．２ｋＶで、オン抵抗は４８ｍΩｃｍ2であった。
【００２９】
《第５実施例》
図１０は、本発明の第５実施例のＳｉＣ静電誘導型トランジスタのセグメントの断面図である。本実施例では、第４実施例の図９における活性領域３の中央部にｐ型領域９を設けている。その他の構成は第４実施例のものと同じであるので、重複する説明は省略する。このように構成することにより、ｐ型埋め込み電圧制御ゲート半導体領域５及びｐ型表面電圧制御ゲート半導体領域７とｎ型活性領域３の接合から活性領域３内に空乏層が広がる。さらにｐ型領域９とｎ型活性領域３との接合部からも空乏層が広がるため、ゲート電圧が零又は低い場合でもｎ型活性領域３をピンチオフにすることができ、ＳｉＣ静電誘導型トランジスタの高耐圧化が図れる。本実施例の場合、耐圧は５．９ｋＶで、オン抵抗は４３ｍΩｃｍ2であった。
【００３０】
《第６実施例》
図１１は、本発明の第６実施例のＳｉＣ接合型電界効果サイリスタのセグメントの断面図である。図において、アノード領域１１として機能する１０18から１０20ａｔｍ／ｃｍ3の高不純物濃度のｐ型ＳｉＣの基板に、１０13から１０16ａｔｍ／ｃｍ３の低不純物濃度のｎ型ドリフト層２を気相成長法等により形成する。ドリフト層２の上に、前記第２実施例の場合と同様に、ｐ型の埋め込み電圧制御ゲート半導体領域５を形成する。同様にしてｎ型活性領域３、ｐ型ゲートコンタクト半導体領域６、ｐ型表面電圧制御ゲート半導体領域７、１６及びｎ型のカソード領域１４を順次形成する。ｎ型のカソード領域１４の底部は電圧制御ゲート半導体領域５に接している。カソード領域１４にカソード電極２５、ｐ型表面電圧制御ゲート半導体領域７、及びｐ型ゲートコンタクト領域１６にゲート電極２３を設ける。最後に、アノード領域１１にアノード電極２４を設ける。
【００３１】
ゲートＧ及びカソードＫを０Ｖとし、アノードＡに正の電圧を印加すると、ｐ型埋め込み電圧制御ゲート半導体領域５及びｐ型表面電圧制御ゲート半導体領域７との間のｎ型活性領域３にビルトイン電圧に基づく空乏層が広がり、ｎ型活性領域３をピンチオフ状態にする。これにより、順方向電圧に対する耐電圧性が生じる。ゲートＧ及びカソードＫを０Ｖとし、アノードＡに負の電圧を印加すると、ｐ型アノード領域１１とドリフト層２との接合部から空乏層が広がり、逆方向電圧に対する耐電圧性が生じる。したがって、本実施例のＳｉＣサイリスタは順方向及び逆方向ともに高耐圧を実現できる。
【００３２】
アノードＡにビルトイン電圧以上の正の電圧を印加し、ゲートＧにカソードＫを基準にしてビルトイン電圧以下の正の電圧を印加すると、ｐ型埋め込み電圧制御ゲート半導体領域５とｐ型表面電圧制御ゲート半導体領域７との間のｎ型活性領域３内の空乏層の領域が狭くなり、アノードＡから、隣り合う両ｐ型埋め込み電圧制御ゲート半導体領域５の間を通り、ｎ型活性領域３、ｎ型カソード領域１４を経て、カソードＫに至る電流が流れる。この時、ｐ型アノード領域１１からｎ型ドリフト層２内及びｎ型活性領域３に少数キャリアである正孔が注入されるため、伝導度変調が生じオン抵抗が大幅に低減する。また、ｎ型カソード領域１４をｐ型埋め込み電圧制御ゲート半導体領域５に接触させているため、カソードＫとドリフト層２との間のカソード抵抗を小さくでき、大きな電流密度においてもカソード損失を小さくすることができる。カソード抵抗が小さいのでノイズも少ない。耐電圧５．３ｋＶのサイリスタの場合では、電流立ち上がり後のオン抵抗を６ｍΩｃｍ2以下にすることができた。
【００３３】
《第７実施例》
図１２は、本発明の第７実施例の、ＳｉＣを用いた静電誘導型サイリスタのセグメントの断面図である。本実施例のサイリスタは、第６実施例の図１１に示すサイリスタの極性を反転しており、チャネルはｐ型である。ｎ型表面電圧制御ゲート半導体領域３８とｎ型埋め込み電圧制御ゲート３５に挟まれた活性領域３３の幅を縮小し、両ｐ型アノード領域３１の間の距離を縮めることにより、チャネル抵抗を小さくして、オン電流の飽和を起こさない静電誘導現象が生じるようにしている。本構造では、チャネル抵抗が小さいので、ｐ型アノード領域３１の抵抗であるアノード抵抗の、アノードＡとカソードＫ間の抵抗に占める割合が大きくなる。本実施例ではｐ型アノード領域３１の底面がｎ型埋め込み電圧制御ゲート半導体領域３５に接しているので、アノード抵抗を小さくすることができる。本実施例のサイリスタの場合ｎ型カソード領域３４からｐ型ドリフト層３２に少数キャリアの電子が注入されるので、ｐ型ドリフト層３２やｐ型活性領域３３の抵抗が大幅に低減される。従って相対的にアノード抵抗の比率が大きくなるが、前記のようにアノード抵抗を小さくすることがカソードＫとアノードＡ間の抵抗の低減に寄与する。また、隣り合うｎ型埋め込み電圧制御ゲート半導体領域３５の間隔を狭くすることにより、オフ時にｎ型埋め込み電圧制御ゲート半導体領域３５とｐ型ドリフト層３２との接合部から空乏層がカソードＫの方に広がって電圧を分担するので、耐圧が高くなる。
【００３４】
本実施例では、ｐ型ドリフト層３２とｐ型活性領域３３の不純物濃度を５×１０14ａｔｍ／ｃｍ3、厚さをそれぞれ１５０μｍと１．２μｍにしている。本実施例のサイリスタの耐圧はゲートＧの電圧が０Ｖのとき、順方向及び逆方向とも１５０００Ｖ以上である。また立ち上がり後のオン抵抗は、ゲート電圧が２．５Ｖのとき３２ｍΩｃｍ2と非常に小さな値にすることができた。本実施例では、ｐ型基板はその抵抗を低くできないという、現状のＳｉＣ技術の問題点にかんがみ、抵抗の低いｎ型基板を用いている。その結果オン時において、オン電圧を低くくできるという効果が得られる。オン電圧はたとえば、１００Ａ／ｃｍ2 の電流密度で４．４Ｖであり極めて低い値になった。
【００３５】
《第８実施例》
図１３は、本発明の第８実施例の、ＳｉＣを用いた接合型電界効果トランジスタのセグメントの断面図である。本実施例のトランジスタは、図１の第１実施例の接合型電界効果トランジスタと同じ構成において、ｐ型表面電圧制御ゲート半導体領域７及びｎ型ソース領域４の上にソース電極４０を設けている。ゲート電極２３は、ｐ型の表面電圧制御ゲート半導体領域１６の上に形成している。その他の構成は第１実施例のものと同じである。本実施例では、ソース電極４０の面積を大きくすることができるので、ソース電極４０の抵抗を大幅に低減することができるという特徴がある。
【００３６】
《第９実施例》
図１４は、本発明の第９実施例の、ＳｉＣを用いた静電誘導型トランジスタのセグメントの断面図である。本実施例のトランジスタは、図９の第４実施例の静電誘導型トランジスタの中央部に、ｐ型の第３埋め込み電圧制御ゲート半導体領域１０、ｎ型ソース領域４４及びソース電極４２を設けている。ｎ型ソース領域４４の両側には、ｎ型活性領域４３が設けられ、その上にそれぞれのゲート電極４６が設けられている。各ｐ型埋め込み電圧制御ゲート半導体領域５と、ｐ型第３埋め込み電圧制御ゲート半導体領域１０の間隔は約２μｍである。この構造にすることにより、全領域に対する、ｎ型活性領域４３とソース領域４４からなる領域の割合を大きくでき、低損失化が実現できる。本実施例では、耐電圧５．３ｋＶで、オン抵抗が６９ｍΩｃｍ2のトランジスタが得られた。
【００３７】
《第１０実施例》
図１５は、本発明の各実施例を適用したＳｉＣ静電誘導型トランジスタと、ＳｉＣダイオードを用いて、電力用インバータ装置を構成した例を示す回路図である。６個の静電誘導型トランジスタＳＷ１１、ＳＷ１２、ＳＷ２１、ＳＷ２２、ＳＷ３１、ＳＷ３２およびダイオードＤ１１、Ｄ１２、Ｄ２１、Ｄ２２、Ｄ３１、Ｄ３２により直流を三相交流に変換する。本インバータ装置は、一対の直流入力端子５１及び５２、並びに三相交流の相数に等しい３個の交流出力端子６１、６２及び６３を備えている。直流入力端子５１、５２に直流電源を接続し、静電誘導型トランジスタＳＷ１１、ＳＷ１２、ＳＷ２１、ＳＷ２２、ＳＷ３１、ＳＷ３２をスイッチング動作させることにより、直流電力を交流電力に変換して交流出力端子６１、６２、６３に出力する。直流入力端子５１、５２間には、直列接続された静電誘導型トランジスタＳＷ１１とＳＷ１２、ＳＷ２１とＳＷ２２、ＳＷ３１とＳＷ３２の各両端子が接続される。各静電誘導型トランジスタＳＷ１１とＳＷ１２、ＳＷ２１とＳＷ２２、ＳＷ３１とＳＷ３２の組における２個の静電誘導型トランジスタの接続点から交流出力端子６１、６２、６３がそれぞれ取り出される。
高耐圧インバータ装置に本発明による半導体装置を適用することにより半導体装置を高耐圧化できるので、直流電力が高くても半導体装置の直列数が少なくてすむ。さらに半導体装置は、高耐圧でも低損失である。したがって、高耐圧インバータ装置のコンパクト化、低損失化、低ノイズ化を達成できる。したがって、インバータ装置を用いたシステムの低コスト、高効率化が実現できる。本発明は、インバータ装置以外にも、スイッチング電源、整流器などの電力変換装置に適用できるものである。
【００３８】
本発明はさらに多くの適用範囲あるいは派生構造をカバーするものである。
前記各実施例では、ＳｉＣを用いた素子の場合のみを例に挙げて述べたが、本発明は、特に、ダイヤモンド、ガリウムナイトライドなどのワイドギャップ半導体材料を用いた半導体素子に有効に適用できる。
前記第１ないし第８実施例では、ドリフト層２がｎ型の素子の場合について述べたが、ドリフト層２がｐ型の素子の場合には、他の要素のｎ型領域をｐ型領域に、ｐ型領域をｎ型領域に置き変えることにより、本発明の構成を適用できる。
【００３９】
【発明の効果】
以上各実施例について詳細に説明したところから明らかなように、本発明の電圧制御型半導体装置では、薄い活性領域の上面に表面電圧制御ゲート半導体領域を設け、活性領域の下面の中央部に電流通路を有する埋め込み電圧制御ゲート半導体領域を設けている。薄い活性領域の両端部に、表面電圧制御ゲート半導体領域よりもその表面と底面がそれぞれ低位置でかつ端部が同位置になるソース領域を形成することにより、高耐圧、低オン抵抗・低ノイズの電圧制御型半導体装置を実現できる。
また、表面電圧制御ゲート半導体領域を先に形成することにより、セルフアラインによりソース領域を形成でき、量産性がよくなる。
【図面の簡単な説明】
【図１】本発明の第１実施例の接合型電界効果トランジスタの断面図
【図２】図１のII−II断面図
【図３】図２のIII−III断面図
【図４】第１実施例の他の例の接合型電界効果トランジスタの断面図
【図５】本発明の第１実施例の接合型電界効果トランジスタの製造方法の前半の工程を示す断面図
【図６】本発明の第１実施例の接合型電界効果トランジスタの製造方法の後半の工程を示す断面図
【図７】本発明の第２実施例の接合型電界効果トランジスタの断面図
【図８】（ａ）は本発明の第３実施例の接合型電界効果トランジスタの断面図
（ｂ）は（ａ）のｂ−ｂ断面図
【図９】本発明の第４実施例の静電誘導型トランジスタの断面図
【図１０】本発明の第５実施例の静電誘導型トランジスタの断面図
【図１１】本発明の第６実施例の接合型電界効果サイリスタの断面図
【図１２】本発明の第７実施例の静電誘導型サイリスタの断面図
【図１３】本発明の第８実施例の接合型電界効果トランジスタの断面図
【図１４】本発明の第９実施例の静電誘導型トランジスタの断面図
【図１５】本発明の半導体装置を用いた第１０実施例の電力用インバータの回路図
【図１６】従来の蓄積型電界効果トランジスタＡＣＣＵＦＥＴの断面図
【図１７】従来の静電誘導型トランジスタの断面図
【符号の説明】
１ ドレイン領域
２ ドリフト層
３ 活性領域
４ ソース領域
５ 埋め込み電圧制御ゲート半導体領域
６、１６ ゲートコンタクト半導体領域
７ 表面電圧制御ゲート半導体領域
８ 第２埋め込み電圧制御ゲート半導体領域
９ ｐ型領域
１０ 第３埋め込み電圧制御ゲート半導体領域
１１ アノード領域
１４ カソード領域
２１ ドレイン電極
２２ ソース電極
２３ ゲート電極
２４ アノード電極
２５ カソード電極
３１ アノード領域
３２ ドリフト層
３３ 活性領域
３４ カソード領域
３５ 埋め込み電圧制御ゲート半導体領域
３６、３８ ゲートコンタクト半導体領域
３７ 表面電圧制御ゲート半導体領域
４２ ソース電極
４３ ｎ型活性領域
４４ ソース領域
４６ ゲート電極
５１、５２ 直流入力端子
６１、６２、６３ 交流出力端子
ＳＷ１１、ＳＷ１２、ＳＷ２１、ＳＷ２２、ＳＷ３１、ＳＷ３２ 静電誘導型トランジスタ
Ｄ１１、Ｄ１２、Ｄ２１、Ｄ２２、Ｄ３１、Ｄ３２ ダイオード
１０１：ドレイン領域
１０２：ドリフト層
１０３：チャネル層
１０４： ゲート絶縁膜
１０５： ゲート電極
１０６： ドレイン電極
１０７： ソース電極
１０８： 埋め込み領域
１０９、１１０：ゲート領域
１１２：ｎ型領域
１１２Ａ：チャネル
Ａ： アノード
Ｄ： ドレイン
Ｇ： ゲート
Ｋ： カソード
Ｓ： ソース
【産業上の利用分野】
本発明は大電流を制御するパワ−半導体装置に係り、特に高耐圧の電圧制御型半導体装置に関する。
【０００２】
【従来の技術】
大電流を制御するための従来の半導体装置としては、Ｓｉ（シリコン）製のパワ−半導体装置が使用されているが、Ｓｉの電気的物理的特性の限界から大幅な性能改善は困難になってきている。そこでＳｉに比べて電気的物理的特性が優れているワイドギャップ半導体材料を用いたパワー半導体装置の開発が進められている。ワイドギャップ半導体材料の代表的な例として２．９から３．２ｅＶのエネルギーギャップを持つＳｉＣ（炭化珪素）がある。このＳｉＣを用いた半導体装置の従来例を図１６および図１７に示す。図１６はＳｉＣ蓄積型電界効果トランジスタ（ＡＣＣＵＦＥＴ：Accumulation Field Effect Transistor)の断面図であり、例えば文献 IEEE Electron Device Letters, Vol.18、No.12、December 1997に開示されている。また図１７はＳｉＣ静電誘導型トランジスタの断面図であり、文献 Proceedings of IEEE International Symposium on Power Semiconductor Devices and ICs, p.149, 1997 に開示されている。
【０００３】
【発明が解決しようとする課題】
図１６に示すＳｉＣ蓄積型電界効果トランジスタは、ゲ−トＧの電圧が零であってもソースＳとドレインＤの間をオフ状態にできるという優れた機能を有する。しかしＭＯＳゲート構造であるために、ゲート絶縁膜１０４が高い電界強度で破壊されると大量の漏れ電流が発生する。このためワイドギャップ半導体であるＳｉＣ本来の、高い耐絶縁破壊電界を生かした高耐圧を実現できないという問題があり、従来のものの耐圧は約１ｋＶ以下にとどまっている。
【０００４】
図１７に示すＳｉＣ静電誘導型トランジスタはゲートＧに高い逆電圧を印加しないとオフ状態にできない。すなわち、低い逆電圧では高いオフ耐圧を実現できないという問題があった。図１７に示す例では５ｋＶのオフ耐圧を実現するためにはゲートＧに８０Ｖ以上の逆電圧を印加する必要がある。そのためＳｉＣ静電誘導型トランジスタを駆動しない時でも１００Ｖ程度の高いゲートＧ用の電圧を発生しておかなければならず、ゲート回路の消費電力が大きくなるという問題があった。
【０００５】
オン抵抗に関しては、図１６に示すＳｉＣ蓄積型電界効果トランジスタはＭＯＳゲート構造を有するために、ゲート絶縁膜１０４とＳｉＣｎ型チャネル領域１０３との界面に不完全な結晶構造が存在する。そのため電流通路となるチャネル領域１０３のチャネル移動度を大きくできずオン抵抗が高いという問題があった。図１７に示すＳｉＣ静電誘導型トランジスタでは、電流通路となるゲート領域１０９及び１１０の間のチャネル１１２Ａがｎ型ドリフト領域１１２のバルク結晶内に存在するためにゲートＧの電圧を低くして高耐圧を実現しようとすると、チャネル１１２Ａを極端に狭くしなければならず、この結果としてオン抵抗が著しく高くなってしまうという問題があった。
【０００６】
更に、ノイズに関しては、図１６のＳｉＣ蓄積型電界効果トランジスタはＭＯＳゲート構造を有するために、ゲート絶縁膜１０４とＳｉＣｎ型チャネル領域１０３との界面に不完全な結晶構造が存在する。そのため界面での電子の散乱に起因するノイズが発生するという問題があった。
また、これらのトランジスタを用いて構成した装置はトランジスタの消費電力が大きいために効率が悪く、水冷・空冷等の冷却設備も大型化するという問題があった。
【０００７】
本発明は、高耐圧で低オン抵抗・低ノイズの電圧制御半導体装置を提供することを目的とする。特にワイドギャップ半導体装置を対象とし、ゲ−ト電圧がゼロ（ノ−マリ−オフ形）もしくは低い電圧で高耐圧を達成できる半導体装置を提供することも目的とする。更に、量産性の高い半導体装置の製法と本半導体装置を用いた小型高効率の応用装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
【０００９】
上述のように、薄い活性層の上下の表面電圧制御ゲ−ト半導体領域と埋め込み電圧制御ゲ−ト半導体領域を活性領域と反対極性の半導体領域で構成し、ソ−ス領域の表面を表面電圧制御ゲ−トよりも低位置に構成することにより、高耐圧が実現出来る。特に、表面電圧制御ゲ−ト半導体領域をワイドギャップ半導体材料で構成することにより高い絶縁破壊電界に対応する高耐圧を実現出来る。ソ−ス領域の表面を表面電圧制御ゲ−ト半導体領域よりも低い位置に形成することにより、ソ−ス領域と表面電圧制御ゲ−ト半導体領域を構成する半導体領域の接触部分が少なくなり電界が緩和されるので、更に高耐圧が得られる。
【００１０】
本発明の他の観点の電圧制御型半導体装置は、第１の導電型の高不純物濃度の半導体基板、前記半導体基板の上に形成した、低不純物濃度の第１の導電型のドリフト層、前記ドリフト層の両端部領域において、前記ドリフト層の表面を含む内部領域に形成した、第２の導電型の埋め込み電圧制御ゲート半導体領域、前記両埋め込み電圧制御ゲート半導体領域の各々の上面の一部分を含み、前記ドリフト層の中央領域の表面に形成した第１の導電型の、厚みが前記ドリフト層より薄い活性領域、前記活性領域の両端部に隣接して前記埋め込み電圧制御ゲート半導体領域の上に形成した第１の導電型のソース領域、前記ソース領域の、前記活性領域と反対側に隣接して前記埋め込み電圧制御ゲート半導体領域の上に形成した、第２の導電型のゲートコンタクト半導体領域、前記ソース領域に形成したソース電極、前記活性領域の表面に形成した、第２の導電型の表面電圧制御ゲート半導体領域、前記表面電圧制御ゲート半導体領域および前記ゲートコンタクト半導体領域に形成したゲート電極、及び前記半導体基板の、前記ドリフト層を有する面の反対面に形成したドレイン電極を備え、前記ソース領域は、その表面が、前記表面電圧制御ゲート半導体領域の表面よりも低い位置になり、かつ両者の端部が同位置になるように構成されていることを特徴とする。
【００１１】
さらに、薄い活性領域の両端のソ−ス領域を、その底面が表面電圧制御ゲ−ト半導体領域の底面よりも低い位置で且つ端部が同位置になるように、埋め込み電圧制御ゲ−ト半導体領域上に形成することによって低オン抵抗が実現出来る。ソ−ス領域と埋め込み電圧制御ゲ−ト半導体領域の間またはソ−ス領域の端と表面電圧制御ゲ−ト半導体領域の端の間に活性領域と同程度の不純物濃度の半導体領域が存在するとソ−ス抵抗が増大する。ソ−ス間距離を縮めて静電誘導現象が支配的になるようにするとこのソ−ス抵抗の半導体装置全体の抵抗に占める割合が大きくなるのでこの効果は大きい。また、少数キャリアが注入される電圧制御サイリスタ等の半導体装置では伝導度変調によってドリフト領域や活性領域の抵抗が大幅に低減されるので、このソ−ス抵抗の半導体装置全体の抵抗に占める割合が大きくなる。従ってソ−ス領域の底面を低い位置で且つ端部が表面電圧制御ゲ−ト端部と同位置になるようにしてこの半導体領域を減らすことによる効果は大きい。
【００１２】
本発明の他の観点の電圧制御型半導体装置は、第２の導電型の高不純物濃度の半導体基板、前記半導体基板の上に形成した、低不純物濃度の第１の導電型のドリフト層、前記ドリフト層の両端部領域において、前記ドリフト層の表面を含む内部領域に形成した、第２の導電型の埋め込み電圧制御ゲート半導体領域、前記両埋め込み電圧制御ゲート半導体領域の各々の上面の一部分を含み、前記ドリフト層の中央領域の表面に形成した第１の導電型の、厚みが前記ドリフト層より薄い活性領域、前記活性領域の両端部に隣接して前記埋め込み電圧制御ゲート半導体領域の上に形成した第１の導電型のカソード領域、前記埋め込み電圧制御ゲート半導体領域の各々の上面の端部領域において、前記カソード領域の端部近傍に形成した、第２の導電型のゲートコンタクト半導体領域、前記カソード領域に接して形成したカソード電極、前記活性領域の表面に形成した、第２の導電型の表面電圧制御ゲート半導体領域、前記表面電圧制御ゲート半導体領域に形成したゲート電極、及び前記半導体基板の、前記ドリフト層を有する面の反対面に形成したアノード電極を備え、前記カソード領域は、その表面が、前記表面電圧制御ゲート半導体領域の表面よりも低い位置になり、かつ両者の端部が同位置になるよう構成されていることを特徴とする。
この構成により低いＯＮ抵抗と高耐圧が得られる。
【００１３】
さらに表面電圧制御ゲ−ト半導体領域を活性領域と反対極性の半導体領域で構成し、且つカソード領域の底面が表面電圧制御ゲ−ト半導体領域の底面よりも低い位置で且つ端部が同位置になるようにしたことにより低ノイズ化を実現出来る。特に、本構成では表面電圧制御ゲート半導体領域形成時の拡散により接合が活性領域内部に形成されので結晶構造が均一になりノイズを低減出来る。また、カソード領域と埋め込み電圧制御ゲート半導体領域との間または表面電圧制御ゲート半導体領域の端との間に存在する半導体領域は熱雑音を発生するが、カソード領域の底面が表面電圧制御ゲ−ト半導体領域の底面よりも低い位置で且つ端部が同位置になるようにし上記の半導体領域を減らすことにより熱雑音の発生領域が低減し低ノイズ化が実現出来る。
【００１４】
本発明の他の観点の電圧制御型半導体装置は、第１の導電型の高不純物濃度の半導体基板、前記半導体基板の上に形成した、低不純物濃度の第２の導電型のドリフト層、前記ドリフト層の表面を含む内部領域において、中央部に所定の間隔を設けて形成した、第１の導電型の埋め込み電圧制御ゲート半導体領域、両埋め込み電圧制御ゲート半導体領域の各々の上面の一部分を含み前記ドリフト層の中央領域の表面に形成した第２の導電型の、厚みが前記ドリフト層より薄い活性領域、前記活性領域の両端部に隣接して形成した第２の導電型のアノード領域、前記埋め込み電圧制御ゲート半導体領域の各々の上面の端部領域において、前記アノード領域に接するように形成した、第２の導電型のゲートコンタクト半導体領域、前記アノード領域に接して形成したアノード電極、前記活性領域の表面に形成した、第１の導電型の表面電圧制御ゲート半導体領域、前記表面電圧制御ゲート半導体領域に接して形成したゲート電極、及び前記半導体基板の、前記ドリフト層を有する面の反対面に形成したカソード電極を備え、前記アノード領域は、その表面が、前記表面電圧制御ゲート半導体領域の表面よりも低い位置になり、かつ両者の端部が同位置になるように構成されていることを特徴とする。
この構成により低いＯＮ抵抗と高耐圧が得られる。
本発明の他の観点の電圧制御型半導体装置は、第１の導電型の高不純物濃度の半導体基板、前記半導体基板の上に形成した、低不純物濃度の第１の導電型のドリフト層、前記ドリフト層の両端部領域において、前記ドリフト層の表面を含む内部領域に形成した、第２の導電型の埋め込み電圧制御ゲート半導体領域、前記両埋め込み電圧制御ゲート半導体領域の各々の上面の一部分を含み、前記ドリフト層の中央領域の表面に形成した第１の導電型の、厚みが前記ドリフト層より薄い活性領域、前記活性領域の両端部に隣接して前記埋め込み電圧制御ゲート半導体領域の上に形成した第１の導電型のソース領域、前記ソース領域の、前記活性領域とは反対の側に隣接して前記埋め込み電圧制御ゲート半導体領域の上に形成した、第２の導電型のゲートコンタクト半導体領域、前記ソース領域に形成したソース電極、前記活性領域の表面に形成した、第２の導電型の表面電圧制御ゲート半導体領域、前記表面電圧制御ゲート半導体領域および前記ゲートコンタクト半導体領域にそれぞれ形成したゲート電極、及び前記半導体基板の、前記ドリフト層を有する面の反対面に形成したドレイン電極を備え、前記ソース領域は、その表面が、前記表面電圧制御ゲート半導体領域の表面よりも低い位置になり、かつ両者の端部が同位置になるように構成されており、前記第２の導電型のゲートコンタクト半導体領域と第１の導電型のソース領域との間に、活性領域が介在することを特徴とする電圧制御型半導体装置。
【００１５】
本発明の電圧制御型半導体装置の製造方法は、第１の導電型の高不純物濃度の半導体基板の上に低不純物濃度の第１の導電型のドリフト層を形成するステップ、前記ドリフト層の両端部領域において、前記ドリフト層の表面を含む内部領域に第２の導電型の埋め込み電圧制御ゲート半導体領域を形成するステップ、前記両埋め込み電圧制御ゲート半導体領域の各々の上面を含み、前記ドリフト層の中央領域の表面に第１の導電型の、厚みが前記ドリフト層より薄い活性領域を形成するステップ、前記活性領域の表面を含む内部領域の端部近傍に第１の導電型の２つのソース領域を形成するステップ、前記埋め込み電圧制御ゲート半導体領域の各々の上面の端部領域において、前記ソース領域の外側の端部近傍に第２の導電型のゲートコンタクト半導体領域を形成するステップ、前記ソース領域に接してソース電極を形成するステップ、前記活性領域の表面に、第２の導電型の表面電圧制御ゲート半導体領域を形成するステップ、前記表面電圧制御ゲート半導体領域に接してゲート電極を形成するステップ、及び前記半導体基板の、前記ドリフト層を有する面の反対面にドレイン電極を形成するステップ、を備え、前記ソース領域は、その表面が、前記表面電圧制御ゲート半導体領域の表面よりも低い位置になり、かつ両者の端部が同位置になるように構成されることを特徴とする。
この製造方法では、半導体形成技術を用いているので、量産性にすぐれ、安価に半導体装置を製造することができる。
【００１６】
【発明の実施の形態】
以下に、本発明の好適な実施例を図１から図１５を参照して説明する。
【００１７】
《第１実施例》
図１は本発明の第１実施例の耐圧５ｋＶのＳｉＣ接合型電界効果トランジスタのセグメントの断面図である。このセグメントは図１の紙面に垂直な方向に長いストライプ状である。このセグメントを図１の左右方向に複数個連結して形成することにより、大容量のＳｉＣ接合型電界効果トランジスタが構成される複数のセグメントを連結する構成は第２ないし第９実施例においても同様である。図１において、厚さ約３５０μｍの、高不純物濃度のｎ型のＳｉＣのドレイン領域１の上に厚さ約５０μｍの低不純物濃度のｎ型のＳｉＣのドリフト層２が形成されている。図１のII−II断面図である図２に示すように、ドリフト層２の上面の中央部を除く両端部の領域に長方形のｐ型ＳｉＣの埋め込み電圧制御ゲート半導体領域５が形成されており、その厚さの最適値は０．７μｍであるが、０．３μｍから３．０μｍの範囲にあればよい。埋め込み電圧制御ゲート半導体領域５の上面、及びドリフト層２の露出部にｎ型の活性領域３が形成されており、その最適厚さは約０．７μｍである。活性領域３の厚さは０．２μｍから３．０μｍの範囲にあればよい。活性領域３の表面領域の両端部には、ソース電極２２に接続されているｎ型ＳｉＣのソース領域４がそれぞれ形成されており、その厚さは０．２μｍであるが、０．１μｍから０．５μｍ程度でもよい。ｎ型活性領域３の上にはｐ型表面電圧制御ゲート半導体領域７が形成されている。その厚さは０．３μｍ程度である。
【００１８】
ｎ型ソース領域４とｎ型活性領域３との接合面は、ｐ型表面電圧制御ゲート半導体領域７とｎ型活性領域３との接合面より低位置のドレイン領域１に近い位置にある。ｐ型の埋め込み電圧制御ゲート半導体領域５は、ｎ型のソース領域４より１μｍ程度中央部へ突出しているのが望ましいが、０．５μｍ以上突出していればよい。両側のｐ型の埋め込み電圧制御ゲート半導体領域５の間隔は２μｍが最適であるが、１μｍないし５μｍであればよい。ｐ型ゲートコンタクト半導体領域６が、ｐ型の埋め込み電圧制御ゲート半導体領域５の上の端部領域に形成され、埋め込み電圧制御ゲート半導体領域５と、その上に形成されるｐ型の表面電圧制御ゲート半導体領域１６とを接続している。ゲートコンタクト半導体領域６は、図３に示すように、ソース領域４から所定距離離れていてもよく、また図４に示すように、ソース領域４に接していてもよい。また、片側が接して他方の側が離れていてもよい。なお、埋め込み電圧制御ゲート半導体領域５とゲートコンタクト半導体領域６は図の紙面に垂直方向に連続する帯状であってもよい。表面電圧制御ゲート半導体領域１６にはゲート電極２３が設けられている。ｎ型ソース領域４を除くｎ型の活性領域３上に形成されたｐ型表面電圧制御ゲート半導体領域７には、ゲート電極２３が設けられている。表面に保護層７０を設けるのが望ましい。本実施例では、ＳｉＣ接合型電界効果トランジスタの形状は紙面に垂直な方向に長いストライプ状であるが、その形状は例えば円形や四角形等であってもかまわない。
【００１９】
本実施例の接合型電界効果トランジスタの製造方法の一例を、図５及び図６の断面図を用いて説明する。
図５の（ａ）に示すように、まず、ｎ型のドレイン領域１として機能する厚さ約３５０μｍのｎ型ＳｉＣ基板上に、厚さ約５０μｍのｎ型のドリフト層２をエピタキシャル成長法等により形成する。次に、図５の（ｂ）に示すように、ドリフト層２の中央部を除いてｐ型の埋め込み電圧制御ゲート半導体領域５をアルミニウム等のイオン打ち込み等により形成する。さらに図５の（ｃ）に示すように、ドリフト層２の中央部と埋め込み電圧制御ゲート半導体領域５の上に薄いｎ型の活性領域３を形成する。そして図５の（ｄ）に示すように、両端部において、ｐ型埋め込み電圧制御ゲート半導体領域５に達するｐ型ゲートコンタクト半導体領域６を、アルミニウムのイオン打ち込み法等により形成する。その上に薄いｐ型表面電圧制御ゲート半導体領域７をエピタキシャル成長法等の薄膜形成法により形成する。
【００２０】
次に、ｐ型表面電圧制御ゲート半導体領域７の上にマスクを形成し、ホトリソ技術でエッチング加工して図６の（ａ）に示すように所定の形状の表面電圧制御ゲート半導体領域７及び１６を得る。この表面電圧制御ゲート半導体領域７及び１６をマスクとして利用するセルフアラインにより、図６の（ｂ）に示すように、ｎ型ソース領域４を窒素等のイオン打ち込み法や拡散法などにより形成する。ｎ型ソース領域４は必ずしもｐ型ゲートコンタクト半導体領域６に接触している必要はない。最後に図６の（ｃ）に示すように、ｐ型表面電圧制御ゲート半導体領域７及び１６の上にゲート電極２３を形成する。またｎ型ソース領域４の上にソース電極２２を形成する。さらに、ｎ型ドレイン領域１にドレイン電極２１を形成して完成する。
【００２１】
本実施例のＳｉＣ接合型電界効果トランジスタでは、ドレインＤの電位がソースＳの電位より高い状態で、ゲートＧとソースＳ間の電位を０Ｖにすると、ｐ型埋め込み電圧制御ゲート半導体領域５及びｐ型表面電圧制御ゲート半導体領域７と、これらの領域に接するｎ型活性領域３の接合部からビルトイン電圧に対応した空乏層が広がり、ｎ型活性領域３をピンチオフ状態にできる。その結果、ソースＳとドレインＤ間の電流を遮断することができノーマリオフとなる。ｎ型ソース領域４の表面をｐ型表面電圧制御ゲート半導体領域７の表面よりも低い位置に構成しているので、ｎ型ソース領域４とｐ型表面電圧制御ゲート半導体領域７との接触部が少なくなる。この接続部は高電界となる部分であるが、これを減らすことにより高電界部分を少なくでき、高耐圧のＳｉＣ接合型電界効果トランジスタを実現できる。
【００２２】
ドレインＤの電位をソースＳの電位より高くし、かつゲートＧに、ソースＳを基準としてビルトイン電圧以下の電圧を印加する。その結果ｐ型埋め込み電圧制御ゲート半導体領域５とｐ型表面電圧制御ゲート半導体領域７の間のｎ型活性領域３内の空乏層が狭くなる。電流はドレインから両ｐ型埋め込み電圧制御ゲート半導体領域５の間を通り、ｎ型活性領域３を経て、ソースＳに流れ込む。本実施例ではｎ型ソース領域４をｎ型活性領域３にセルフアラインにより形成しているので、矢印Ｊで示すｐ型表面電圧制御ゲート半導体領域７の端部とｎ型ソース領域４の端部は段違いとなり、両端部間にｎ型の半導体領域が存在しない。これにより、ｎ型ソース領域４の、ｎ型活性領域３に接する縦の壁面部分の抵抗が減少し、オン抵抗が低くなる。もしｎ型の半導体領域が存在するとノイズ源となることを発明者は見いだしており、このｎ型の半導体領域をなくすことにより低ノイズ化も実現できる。更に、ｎ型ソース領域４の、ｎ型活性領域３に接する底面をｐ型表面電圧制御ゲート半導体領域７の底面より低い位置にした結果、ｎ型ソース領域４の下のｎ型の半導体領域が薄くなり更にオン抵抗を減らしかつノイズを減らすことができる。
【００２３】
この実施例の接合型電界効果トランジスタの耐圧は約５．５ｋＶである。オン抵抗は、ゲート電圧を２．５Ｖとしたとき、約７５ｍΩｃｍ2と非常に低い値であった。ノイズも１０-9Ｖ2／Ｈｚ以下と非常に低い値であった。また、ゲートＧのゲート電圧をビルトイン電圧（ＳｉＣでは約２．５Ｖ）以下の値にするため、ゲートＧには空乏層の容量による電流しか流れず、駆動電力を低く抑えることができる。また、ｎ型活性領域３の厚さや不純物濃度によりトランジスタがノーマリオフとならない場合でも、小さいゲート電圧でｐ型埋め込み電圧制御ゲート半導体領域５及びｐ型表面電圧制御ゲート半導体領域７とｎ型活性領域３との接合部から空乏層が広がる。その結果、ｎ型活性領域３がピンチオフし駆動電力を低く抑えつつ高耐圧を実現できる。
【００２４】
本実施例では、ｎ型ソース領域４をセルフアラインにより形成することにより、ｐ型表面電圧制御ゲート半導体領域７端部とｎ型ソース領域４端部の間にｎ型の半導体領域が存在しない。これにより低オン抵抗化と低ノイズ化を同時に達成できるとともに、高い量産性が得られる。また、図５の（ｃ）と図５の（ｄ）の工程は逆にしてもよい。本製造方法に関しては本発明の本質を損ねることなく各種の変形ができるものである。
【００２５】
《第２実施例》
図７は本発明の第２実施例の接合型電界効果トランジスタのセグメントの断面図である。図７において、第２実施例の接合型電界効果トランジスタは、ｎ型ソース領域４がｎ型活性領域３を貫通して、その底面がｐ型埋め込み電圧制御ゲート半導体領域５と接するように構成されている。従って、ｎ型ソース領域４とｐ型埋め込み電圧制御ゲート半導体領域５の間にはｎ型活性領域３は存在しない。その他の構成は第１実施例と同じであるので重複する説明は省略する。ｎ型ソース領域４とｐ型埋め込み電圧制御ゲート半導体領域５の間に活性領域３が存在すると熱雑音が発生するが、本実施例では前記のように両者間に活性領域３がないので熱雑音は発生せず、さらに低ノイズ化が実現できた。また、ｎ型ソース領域４の体積が大きいので、ソース抵抗も小さくなり、更にオン抵抗が減少した。本実施例の接合型電界効果トランジスタの耐圧は約５．３ｋＶである。オン抵抗は、ゲート電圧を２．５Ｖとしたとき約６５ｍΩｃｍ2であり、低い値であった。ノイズも４×１０-10Ｖ2／Ｈｚ以下と極めて低い値であった。
【００２６】
《第３実施例》
図８は、本発明の第３実施例のＳｉＣ接合型電界効果トランジスタのセグメントの断面図である。本実施例では、図７に示す第２実施例の接合型電界効果トランジスタの隣り合う両ｐ型埋め込み電圧制御ゲート半導体領域５の間に、ｐ型の第２埋め込み電圧制御ゲート半導体領域８を設けている。この領域は複数あってもよい。図８の（ａ）の断面図（ｂ）に示すように、第２埋め込み電圧制御ゲート半導体領域８は図のようにｐ型埋め込みゲート半導体領域５とｐ型領域８Ａで部分的に接続されている。その他の構成は第２実施例のものと同じであるので重複する説明は省略する。オフの時には、第２埋め込み電圧制御ゲート半導体領域８とｎ型ドリフト層２との接合部から、ｐ型埋め込み電圧制御ゲート半導体領域５及びドレイン領域１の方向に空乏層が広がる。それによりＳｉＣ接合型電界効果トランジスタの高耐圧化が図れる。オンの時には、第２埋め込み電圧制御ゲート半導体領域８とｐ型埋め込み電圧制御ゲート半導体領域５との間に電流の通路となる複数のチャネルがあるため、オン抵抗が減少する。本実施例のものでは、耐圧は６．２ｋＶであり、オン抵抗は７８ｍΩｃｍ2であった。
【００２７】
《第４実施例》
図９は、本発明の第４実施例のＳｉＣ静電誘導型トランジスタのセグメントの断面図である。本実施例では、第２実施例の図７に示す接合型電界効果トランジスタのｐ型表面電圧制御ゲート半導体領域７とｐ型埋め込み電圧制御ゲート半導体領域５に挟まれた活性領域３の幅を減少する。上記活性領域３の幅の減少にともなって、セグメントの図の左右方向の幅も減少する。また対向する両埋め込み電圧制御ゲート半導体領域５の間隔も狭くすることにより、耐圧を向上できる。あるいは低いゲート電圧でも電流を遮断できる。活性領域３の幅を減らすことにより、活性領域３の抵抗が減少する。
【００２８】
接合型電界効果トランジスタでは、オン時に活性領域３を電流が流れると、活性領域３の中央部の電位が、その領域の抵抗に比例して高くなる。流れる電流が大きくなると、さらにその電位が高くなり、ｐ型表面電圧制御ゲート半導体領域７及びｐ型埋め電圧制御ゲート半導体領域５と逆バイアスになり、それらの接合から空乏層が広がり、電流通路であるチャネルが狭くなり電流が飽和する。しかし、本実施例のようにｐ型表面電圧制御ゲート半導体領域７とｐ型埋め込み電圧制御ゲート半導体領域５に挟まれた活性領域３の幅を狭くし抵抗を減らすと、活性領域３の中央部の電位上昇が抑えられ、空乏層がチャネルに広がらないため、オン電流の飽和が起きない静電誘導型トランジスタとなる。本実施例の構造では、チャネル抵抗が小さいので、ソースＳとドレインＤ間の抵抗全体に占めるソース抵抗の割合が大きくなる。そこでｎ型ソース領域４の底面をｐ型埋め込み電圧制御ゲート半導体領域５に接するように形成することにより、ソース抵抗を小さくできる。例えばオン抵抗を５７ｍΩｃｍ2程度に低くすることができる。また、隣り合うｐ型埋め込み電圧制御ゲート半導体領域５の間隔を更に狭くすることにより、オフ時にｐ型埋め込み電圧制御ゲート半導体領域５とｎ型ドリフト層２との接合部から空乏層がドレイン領域１の方に広がる。この空乏層が電圧を分担するので耐圧が向上する。本実施例の場合、耐圧は６．２ｋＶで、オン抵抗は４８ｍΩｃｍ2であった。
【００２９】
《第５実施例》
図１０は、本発明の第５実施例のＳｉＣ静電誘導型トランジスタのセグメントの断面図である。本実施例では、第４実施例の図９における活性領域３の中央部にｐ型領域９を設けている。その他の構成は第４実施例のものと同じであるので、重複する説明は省略する。このように構成することにより、ｐ型埋め込み電圧制御ゲート半導体領域５及びｐ型表面電圧制御ゲート半導体領域７とｎ型活性領域３の接合から活性領域３内に空乏層が広がる。さらにｐ型領域９とｎ型活性領域３との接合部からも空乏層が広がるため、ゲート電圧が零又は低い場合でもｎ型活性領域３をピンチオフにすることができ、ＳｉＣ静電誘導型トランジスタの高耐圧化が図れる。本実施例の場合、耐圧は５．９ｋＶで、オン抵抗は４３ｍΩｃｍ2であった。
【００３０】
《第６実施例》
図１１は、本発明の第６実施例のＳｉＣ接合型電界効果サイリスタのセグメントの断面図である。図において、アノード領域１１として機能する１０18から１０20ａｔｍ／ｃｍ3の高不純物濃度のｐ型ＳｉＣの基板に、１０13から１０16ａｔｍ／ｃｍ３の低不純物濃度のｎ型ドリフト層２を気相成長法等により形成する。ドリフト層２の上に、前記第２実施例の場合と同様に、ｐ型の埋め込み電圧制御ゲート半導体領域５を形成する。同様にしてｎ型活性領域３、ｐ型ゲートコンタクト半導体領域６、ｐ型表面電圧制御ゲート半導体領域７、１６及びｎ型のカソード領域１４を順次形成する。ｎ型のカソード領域１４の底部は電圧制御ゲート半導体領域５に接している。カソード領域１４にカソード電極２５、ｐ型表面電圧制御ゲート半導体領域７、及びｐ型ゲートコンタクト領域１６にゲート電極２３を設ける。最後に、アノード領域１１にアノード電極２４を設ける。
【００３１】
ゲートＧ及びカソードＫを０Ｖとし、アノードＡに正の電圧を印加すると、ｐ型埋め込み電圧制御ゲート半導体領域５及びｐ型表面電圧制御ゲート半導体領域７との間のｎ型活性領域３にビルトイン電圧に基づく空乏層が広がり、ｎ型活性領域３をピンチオフ状態にする。これにより、順方向電圧に対する耐電圧性が生じる。ゲートＧ及びカソードＫを０Ｖとし、アノードＡに負の電圧を印加すると、ｐ型アノード領域１１とドリフト層２との接合部から空乏層が広がり、逆方向電圧に対する耐電圧性が生じる。したがって、本実施例のＳｉＣサイリスタは順方向及び逆方向ともに高耐圧を実現できる。
【００３２】
アノードＡにビルトイン電圧以上の正の電圧を印加し、ゲートＧにカソードＫを基準にしてビルトイン電圧以下の正の電圧を印加すると、ｐ型埋め込み電圧制御ゲート半導体領域５とｐ型表面電圧制御ゲート半導体領域７との間のｎ型活性領域３内の空乏層の領域が狭くなり、アノードＡから、隣り合う両ｐ型埋め込み電圧制御ゲート半導体領域５の間を通り、ｎ型活性領域３、ｎ型カソード領域１４を経て、カソードＫに至る電流が流れる。この時、ｐ型アノード領域１１からｎ型ドリフト層２内及びｎ型活性領域３に少数キャリアである正孔が注入されるため、伝導度変調が生じオン抵抗が大幅に低減する。また、ｎ型カソード領域１４をｐ型埋め込み電圧制御ゲート半導体領域５に接触させているため、カソードＫとドリフト層２との間のカソード抵抗を小さくでき、大きな電流密度においてもカソード損失を小さくすることができる。カソード抵抗が小さいのでノイズも少ない。耐電圧５．３ｋＶのサイリスタの場合では、電流立ち上がり後のオン抵抗を６ｍΩｃｍ2以下にすることができた。
【００３３】
《第７実施例》
図１２は、本発明の第７実施例の、ＳｉＣを用いた静電誘導型サイリスタのセグメントの断面図である。本実施例のサイリスタは、第６実施例の図１１に示すサイリスタの極性を反転しており、チャネルはｐ型である。ｎ型表面電圧制御ゲート半導体領域３８とｎ型埋め込み電圧制御ゲート３５に挟まれた活性領域３３の幅を縮小し、両ｐ型アノード領域３１の間の距離を縮めることにより、チャネル抵抗を小さくして、オン電流の飽和を起こさない静電誘導現象が生じるようにしている。本構造では、チャネル抵抗が小さいので、ｐ型アノード領域３１の抵抗であるアノード抵抗の、アノードＡとカソードＫ間の抵抗に占める割合が大きくなる。本実施例ではｐ型アノード領域３１の底面がｎ型埋め込み電圧制御ゲート半導体領域３５に接しているので、アノード抵抗を小さくすることができる。本実施例のサイリスタの場合ｎ型カソード領域３４からｐ型ドリフト層３２に少数キャリアの電子が注入されるので、ｐ型ドリフト層３２やｐ型活性領域３３の抵抗が大幅に低減される。従って相対的にアノード抵抗の比率が大きくなるが、前記のようにアノード抵抗を小さくすることがカソードＫとアノードＡ間の抵抗の低減に寄与する。また、隣り合うｎ型埋め込み電圧制御ゲート半導体領域３５の間隔を狭くすることにより、オフ時にｎ型埋め込み電圧制御ゲート半導体領域３５とｐ型ドリフト層３２との接合部から空乏層がカソードＫの方に広がって電圧を分担するので、耐圧が高くなる。
【００３４】
本実施例では、ｐ型ドリフト層３２とｐ型活性領域３３の不純物濃度を５×１０14ａｔｍ／ｃｍ3、厚さをそれぞれ１５０μｍと１．２μｍにしている。本実施例のサイリスタの耐圧はゲートＧの電圧が０Ｖのとき、順方向及び逆方向とも１５０００Ｖ以上である。また立ち上がり後のオン抵抗は、ゲート電圧が２．５Ｖのとき３２ｍΩｃｍ2と非常に小さな値にすることができた。本実施例では、ｐ型基板はその抵抗を低くできないという、現状のＳｉＣ技術の問題点にかんがみ、抵抗の低いｎ型基板を用いている。その結果オン時において、オン電圧を低くくできるという効果が得られる。オン電圧はたとえば、１００Ａ／ｃｍ2 の電流密度で４．４Ｖであり極めて低い値になった。
【００３５】
《第８実施例》
図１３は、本発明の第８実施例の、ＳｉＣを用いた接合型電界効果トランジスタのセグメントの断面図である。本実施例のトランジスタは、図１の第１実施例の接合型電界効果トランジスタと同じ構成において、ｐ型表面電圧制御ゲート半導体領域７及びｎ型ソース領域４の上にソース電極４０を設けている。ゲート電極２３は、ｐ型の表面電圧制御ゲート半導体領域１６の上に形成している。その他の構成は第１実施例のものと同じである。本実施例では、ソース電極４０の面積を大きくすることができるので、ソース電極４０の抵抗を大幅に低減することができるという特徴がある。
【００３６】
《第９実施例》
図１４は、本発明の第９実施例の、ＳｉＣを用いた静電誘導型トランジスタのセグメントの断面図である。本実施例のトランジスタは、図９の第４実施例の静電誘導型トランジスタの中央部に、ｐ型の第３埋め込み電圧制御ゲート半導体領域１０、ｎ型ソース領域４４及びソース電極４２を設けている。ｎ型ソース領域４４の両側には、ｎ型活性領域４３が設けられ、その上にそれぞれのゲート電極４６が設けられている。各ｐ型埋め込み電圧制御ゲート半導体領域５と、ｐ型第３埋め込み電圧制御ゲート半導体領域１０の間隔は約２μｍである。この構造にすることにより、全領域に対する、ｎ型活性領域４３とソース領域４４からなる領域の割合を大きくでき、低損失化が実現できる。本実施例では、耐電圧５．３ｋＶで、オン抵抗が６９ｍΩｃｍ2のトランジスタが得られた。
【００３７】
《第１０実施例》
図１５は、本発明の各実施例を適用したＳｉＣ静電誘導型トランジスタと、ＳｉＣダイオードを用いて、電力用インバータ装置を構成した例を示す回路図である。６個の静電誘導型トランジスタＳＷ１１、ＳＷ１２、ＳＷ２１、ＳＷ２２、ＳＷ３１、ＳＷ３２およびダイオードＤ１１、Ｄ１２、Ｄ２１、Ｄ２２、Ｄ３１、Ｄ３２により直流を三相交流に変換する。本インバータ装置は、一対の直流入力端子５１及び５２、並びに三相交流の相数に等しい３個の交流出力端子６１、６２及び６３を備えている。直流入力端子５１、５２に直流電源を接続し、静電誘導型トランジスタＳＷ１１、ＳＷ１２、ＳＷ２１、ＳＷ２２、ＳＷ３１、ＳＷ３２をスイッチング動作させることにより、直流電力を交流電力に変換して交流出力端子６１、６２、６３に出力する。直流入力端子５１、５２間には、直列接続された静電誘導型トランジスタＳＷ１１とＳＷ１２、ＳＷ２１とＳＷ２２、ＳＷ３１とＳＷ３２の各両端子が接続される。各静電誘導型トランジスタＳＷ１１とＳＷ１２、ＳＷ２１とＳＷ２２、ＳＷ３１とＳＷ３２の組における２個の静電誘導型トランジスタの接続点から交流出力端子６１、６２、６３がそれぞれ取り出される。
高耐圧インバータ装置に本発明による半導体装置を適用することにより半導体装置を高耐圧化できるので、直流電力が高くても半導体装置の直列数が少なくてすむ。さらに半導体装置は、高耐圧でも低損失である。したがって、高耐圧インバータ装置のコンパクト化、低損失化、低ノイズ化を達成できる。したがって、インバータ装置を用いたシステムの低コスト、高効率化が実現できる。本発明は、インバータ装置以外にも、スイッチング電源、整流器などの電力変換装置に適用できるものである。
【００３８】
本発明はさらに多くの適用範囲あるいは派生構造をカバーするものである。
前記各実施例では、ＳｉＣを用いた素子の場合のみを例に挙げて述べたが、本発明は、特に、ダイヤモンド、ガリウムナイトライドなどのワイドギャップ半導体材料を用いた半導体素子に有効に適用できる。
前記第１ないし第８実施例では、ドリフト層２がｎ型の素子の場合について述べたが、ドリフト層２がｐ型の素子の場合には、他の要素のｎ型領域をｐ型領域に、ｐ型領域をｎ型領域に置き変えることにより、本発明の構成を適用できる。
【００３９】
【発明の効果】
以上各実施例について詳細に説明したところから明らかなように、本発明の電圧制御型半導体装置では、薄い活性領域の上面に表面電圧制御ゲート半導体領域を設け、活性領域の下面の中央部に電流通路を有する埋め込み電圧制御ゲート半導体領域を設けている。薄い活性領域の両端部に、表面電圧制御ゲート半導体領域よりもその表面と底面がそれぞれ低位置でかつ端部が同位置になるソース領域を形成することにより、高耐圧、低オン抵抗・低ノイズの電圧制御型半導体装置を実現できる。
また、表面電圧制御ゲート半導体領域を先に形成することにより、セルフアラインによりソース領域を形成でき、量産性がよくなる。
【図面の簡単な説明】
【図１】本発明の第１実施例の接合型電界効果トランジスタの断面図
【図２】図１のII−II断面図
【図３】図２のIII−III断面図
【図４】第１実施例の他の例の接合型電界効果トランジスタの断面図
【図５】本発明の第１実施例の接合型電界効果トランジスタの製造方法の前半の工程を示す断面図
【図６】本発明の第１実施例の接合型電界効果トランジスタの製造方法の後半の工程を示す断面図
【図７】本発明の第２実施例の接合型電界効果トランジスタの断面図
【図８】（ａ）は本発明の第３実施例の接合型電界効果トランジスタの断面図
（ｂ）は（ａ）のｂ−ｂ断面図
【図９】本発明の第４実施例の静電誘導型トランジスタの断面図
【図１０】本発明の第５実施例の静電誘導型トランジスタの断面図
【図１１】本発明の第６実施例の接合型電界効果サイリスタの断面図
【図１２】本発明の第７実施例の静電誘導型サイリスタの断面図
【図１３】本発明の第８実施例の接合型電界効果トランジスタの断面図
【図１４】本発明の第９実施例の静電誘導型トランジスタの断面図
【図１５】本発明の半導体装置を用いた第１０実施例の電力用インバータの回路図
【図１６】従来の蓄積型電界効果トランジスタＡＣＣＵＦＥＴの断面図
【図１７】従来の静電誘導型トランジスタの断面図
【符号の説明】
１ ドレイン領域
２ ドリフト層
３ 活性領域
４ ソース領域
５ 埋め込み電圧制御ゲート半導体領域
６、１６ ゲートコンタクト半導体領域
７ 表面電圧制御ゲート半導体領域
８ 第２埋め込み電圧制御ゲート半導体領域
９ ｐ型領域
１０ 第３埋め込み電圧制御ゲート半導体領域
１１ アノード領域
１４ カソード領域
２１ ドレイン電極
２２ ソース電極
２３ ゲート電極
２４ アノード電極
２５ カソード電極
３１ アノード領域
３２ ドリフト層
３３ 活性領域
３４ カソード領域
３５ 埋め込み電圧制御ゲート半導体領域
３６、３８ ゲートコンタクト半導体領域
３７ 表面電圧制御ゲート半導体領域
４２ ソース電極
４３ ｎ型活性領域
４４ ソース領域
４６ ゲート電極
５１、５２ 直流入力端子
６１、６２、６３ 交流出力端子
ＳＷ１１、ＳＷ１２、ＳＷ２１、ＳＷ２２、ＳＷ３１、ＳＷ３２ 静電誘導型トランジスタ
Ｄ１１、Ｄ１２、Ｄ２１、Ｄ２２、Ｄ３１、Ｄ３２ ダイオード
１０１：ドレイン領域
１０２：ドリフト層
１０３：チャネル層
１０４： ゲート絶縁膜
１０５： ゲート電極
１０６： ドレイン電極
１０７： ソース電極
１０８： 埋め込み領域
１０９、１１０：ゲート領域
１１２：ｎ型領域
１１２Ａ：チャネル
Ａ： アノード
Ｄ： ドレイン
Ｇ： ゲート
Ｋ： カソード
Ｓ： ソース
Claims (10)
- 第１の導電型の高不純物濃度の半導体基板、
前記半導体基板の上に形成した、低不純物濃度の第１の導電型のドリフト層、
前記ドリフト層の両端部領域において、前記ドリフト層の表面を含む内部領域に形成した、第２の導電型の埋め込み電圧制御ゲート半導体領域、
前記両埋め込み電圧制御ゲート半導体領域の各々の上面の一部分を含み、前記ドリフト層の中央領域の表面に形成した第１の導電型の、厚みが前記ドリフト層より薄い活性領域、
前記活性領域の両端部に隣接して前記埋め込み電圧制御ゲート半導体領域の上に形成した第１の導電型のソース領域、
前記ソース領域の、前記活性領域とは反対の側に隣接して前記埋め込み電圧制御ゲート半導体領域の上に形成した、第２の導電型のゲートコンタクト半導体領域、
前記ソース領域に形成したソース電極、
前記活性領域の表面に形成した、第２の導電型の表面電圧制御ゲート半導体領域、
前記表面電圧制御ゲート半導体領域および前記ゲートコンタクト半導体領域にそれぞれ形成したゲート電極、
及び
前記半導体基板の、前記ドリフト層を有する面の反対面に形成したドレイン電極 を備え、
前記ソース領域は、その表面が、前記表面電圧制御ゲート半導体領域の表面よりも低い位置になり、かつ両者の端部が同位置になるように構成されていることを特徴とする電圧制御型半導体装置。 - 前記活性領域の中央部に少なくとも１つの第２の導電型の半導体領域を設けたことを特徴とする請求項１記載の電圧制御型半導体装置。
- 第２の導電型の高不純物濃度の半導体基板、
前記半導体基板の上に形成した、低不純物濃度の第１の導電型のドリフト層、
前記ドリフト層の両端部の領域において、前記ドリフト層の表面を含む内部領域に形成した、第２の導電型の埋め込み電圧制御ゲート半導体領域、
前記両埋め込み電圧制御ゲート半導体領域の各々の上面の一部分を含み、前記ドリフト層の中央領域の表面に形成した第１の導電型の、厚みが前記ドリフト層より薄い活性領域、
前記活性領域の両端部に隣接して前記埋め込み電圧制御ゲート半導体領域の上に形成した第１の導電型のカソード領域、
前記埋め込み電圧制御ゲート半導体領域の各々の上面の端部領域において、前記カソード領域の端部近傍に形成した、第２の導電型のゲートコンタクト半導体領域、
前記カソード領域に接して形成したカソード電極、
前記活性領域の表面に形成した、第２の導電型の表面電圧制御ゲート半導体領域、
前記表面電圧制御ゲート半導体領域に形成したゲート電極、及び
前記半導体基板の、前記ドリフト層を有する面の反対面に形成したアノード電極
を備え、
前記カソード領域は、その表面が、前記表面電圧制御ゲート半導体領域の表面よりも低い位置になり、かつ両者の端部が同位置になるよう構成されていることを特徴とする電圧制御型半導体装置。 - 第１の導電型の高不純物濃度の半導体基板、
前記半導体基板の上に形成した、低不純物濃度の第２の導電型のドリフト層、
前記ドリフト層の表面を含む内部領域において、中央部に所定の間隔を設けて形成した、第１の導電型の埋め込み電圧制御ゲート半導体領域、
両埋め込み電圧制御ゲート半導体領域の各々の上面の一部分を含み前記ドリフト層の中央領域の表面に形成した第２の導電型の、厚みが前記ドリフト層より薄い活性領域、
前記活性領域の両端部に隣接して形成した第２の導電型のアノード領域、
前記埋め込み電圧制御ゲート半導体領域の各々の上面の端部領域において、前記アノード領域に接するように形成した、第２の導電型のゲートコンタクト半導体領域、
前記アノード領域に接して形成したアノード電極、
前記活性領域の表面に形成した、第１の導電型の表面電圧制御ゲート半導体領域、
前記表面電圧制御ゲート半導体領域に接して形成したゲート電極、及び
前記半導体基板の、前記ドリフト層を有する面の反対面に形成したカソード電極
を備え、
前記アノード領域は、その表面が、前記表面電圧制御ゲート半導体領域の表面よりも低い位置になり、かつ両者の端部が同位置になるように構成されていることを特徴とする電圧制御型半導体装置。 - 第１の導電型の高不純物濃度の半導体基板、
前記半導体基板の上に形成した、低不純物濃度の第１の導電型のドリフト層、
前記ドリフト層の両端部領域において、前記ドリフト層の表面を含む内部領域に形成した、第２の導電型の埋め込み電圧制御ゲート半導体領域、
前記両埋め込み電圧制御ゲート半導体領域の各々の上面の一部分を含み、前記ドリフト層の中央領域の表面に形成した第１の導電型の、厚みが前記ドリフト層より薄い活性領域、
前記活性領域の両端部に隣接して前記埋め込み電圧制御ゲート半導体領域の上に形成した第１の導電型のソース領域、
前記ソース領域の、前記活性領域とは反対の側に隣接して前記埋め込み電圧制御ゲート半導体領域の上に形成した、第２の導電型のゲートコンタクト半導体領域、
前記ソース領域に形成したソース電極、
前記活性領域の表面に形成した、第２の導電型の表面電圧制御ゲート半導体領域、
前記表面電圧制御ゲート半導体領域および前記ゲートコンタクト半導体領域にそれぞれ形成したゲート電極、
及び
前記半導体基板の、前記ドリフト層を有する面の反対面に形成したドレイン電極
を備え、
前記ソース領域は、その表面が、前記表面電圧制御ゲート半導体領域の表面よりも低い位置になり、かつ両者の端部が同位置になるように構成されており、
前記第２の導電型のゲートコンタクト半導体領域と第１の導電型のソース領域との間に、活性領域が介在することを特徴とする電圧制御型半導体装置。 - 前記ドリフト層の表面を含む内部領域において、島状に形成した第２の導電型の埋め込み電圧制御ゲート半導体領域、及び前記埋め込み電圧制御ゲート半導体領域の上の前記活性領域内に形成されたゲートコンタクト半導体領域を有する請求項１から４のいずれかに記載の電圧制御型半導体装置。
- 前記ゲートコンタクト半導体領域を、前記ソース領域に接するように形成した請求項２に記載の電圧制御型半導体装置。
- 前記ゲートコンタクト半導体領域を、前記ソース領域から所定距離離して形成した請求項１から４のいずれかに記載の電圧制御型半導体装置。
- 第１の導電型の高不純物濃度の半導体基板の上に低不純物濃度の第１の導電型のドリフト層を形成するステップ、
前記ドリフト層の両端部領域において、前記ドリフト層の表面を含む内部領域に第２の導電型の埋め込み電圧制御ゲート半導体領域を形成するステップ、
前記両埋め込み電圧制御ゲート半導体領域の各々の上面を含み、前記ドリフト層の中央領域の表面に第１の導電型の、厚みが前記ドリフト層より薄い活性領域を形成するステップ、
前記活性領域の表面を含む内部領域の端部近傍に第１の導電型の２つのソース領域を形成するステップ、
前記埋め込み電圧制御ゲート半導体領域の各々の上面の端部領域において、前記ソース領域の外側の端部近傍に第２の導電型のゲートコンタクト半導体領域を形成するステップ、
前記ソース領域に接してソース電極を形成するステップ、
前記活性領域の表面に、第２の導電型の表面電圧制御ゲート半導体領域を形成するステップ、
前記表面電圧制御ゲート半導体領域に接してゲート電極を形成するステップ、及び
前記半導体基板の、前記ドリフト層を有する面の反対面にドレイン電極を形成するステップ、
を備え、
前記ソース領域は、その表面が、前記表面電圧制御ゲート半導体領域の表面よりも低い位置になり、かつ両者の端部が同位置になるように構成されることを特徴とする電圧制御型半導体装置の製造方法。 - 直流電源の両極間に、２個の半導体装置を直列に接続し、かつ各半導体装置に逆並列にダイオードを接続した直列接続体を、少なくとも３個接続した電力変換装置であって、
前記半導体装置に、請求項１から８のいずれかに記載の電圧制御型半導体装置を用いたことを特徴とする電力変換装置。
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