JPH06188376A

JPH06188376A - 半導体装置

Info

Publication number: JPH06188376A
Application number: JP4340398A
Authority: JP
Inventors: Munekore Yamamoto; 宗是山本
Original assignee: Toyoda Automatic Loom Works Ltd
Current assignee: Toyota Industries Corp
Priority date: 1992-12-21
Filing date: 1992-12-21
Publication date: 1994-07-08

Abstract

(57)【要約】【目的】トランジスタ素子を高速スイッチング用とし
て使用するためのドライブ回路をモノリシックに集積化
し、さらに電圧で容易にドライブできるようにする。【構成】Ｎ⁺型エミッタ領域２８とこれを取り囲むＰ
型ベース電極領域２５，２６とＰ^-型ベース領域２７と
Ｎ⁺型コレクタ領域２を有するスイッチングトランジス
タＳＷＴ₂と、Ｎ⁺型コレクタ領域２をドレイン領域と
しＮ⁺型ソース領域１０がＳＷＴ₂のＰ型ベース電極領
域２６に接続されてＳＷＴ₂とはダーリントン接続され
る縦型ＮチャネルＭＯＳＦＥＴと、ＳＷＴ₂のＰ型ベー
ス電極領域２５をソース領域としＰ型ドレイン領域１２
がＳＷＴ₂のＮ⁺型エミッタ領域２８に接続されゲート
電極３３ｃが縦型ＮチャネルＭＯＳＦＥＴのゲート電極
３３ｂに接続される横型ＰチャネルＭＯＳＦＥＴと、を
モノリシックに集積化する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置に係り、特
には高速スイッチング用として使用するためのドライブ
回路がモノリシックに集積化された半導体装置に関す
る。

【０００２】

【従来の技術】従来より、大電流を制御するスイッチン
グ素子として電流駆動型半導体装置が知られている。

【０００３】図９は、従来のノーマリオフ型且つ表面ゲ
ート型の電流駆動型半導体装置の一例である静電誘導型
半導体装置を構成する半導体チップの内部構造を示す断
面図である。

【０００４】同図に示すように、この従来の電流駆動型
半導体装置を構成する半導体チップ５１は、Ｎ型シリコ
ン基板５２と、このＮ型シリコン基板５２の上方にエピ
タキシャル成長を施して形成されるＮ^-型エピタキシャ
ル層５３とを母体にして構成されている。

【０００５】そして、半導体チップ５１の上方には、Ｎ
^-型エピタキシャル層５３の表面を酸化して成るシリコ
ン酸化膜５４が選択的に形成され、このシリコン酸化膜
５４の形成と除去を繰り返しながら、Ｎ^-型エピタキシ
ャル層５３の上層に拡散により、Ｐ型ゲート領域５５と
該Ｐ型ゲート領域５５より浅い深度でＰ型不純物を低濃
度に含有して成るＰ^-型チャネル領域５６とが形成され
ている。さらに、Ｐ^-型チャネル領域５６の上層には、
Ｎ型不純物を高濃度に含有して成るＮ⁺型ソース領域５
７が拡散により形成されている。

【０００６】そして、シリコン酸化膜５４の開口部から
露出するＰ型ゲート領域５５とその周辺のシリコン酸化
膜５４上部には、例えばアルミニウムを用いてゲート電
極５８が設置されており、同じくシリコン酸化膜５４の
開口部から露出するＮ⁺型ソース領域５７の表面及びそ
の周辺のシリコン酸化膜５４の上部には、ドープトポリ
シリコン膜５９が一面に設置され、そのドープトポリシ
リコン膜５９の上部には、例えばアルミニウムを用いて
ソース電極６０が一面に設置されている。

【０００７】また、Ｎ型シリコン基板５２の裏面一帯に
は、例えばアルミニウムを用いてドレイン電極６１が設
置されている。尚、図９に示した例は、主電流が電子で
あるＮチャネルの電流駆動型半導体装置である。

【０００８】この駆動は、ソース電極６０に主電流の負
極を接続し、ドレイン電極６１の裏面から主電流の正極
を接続する。オン時には、Ｐ型ゲート領域５５より注入
した正孔によってＮ⁺型ソース領域５７直下のＰ^-型チ
ャネル領域５６の電位（電子に対するポテンシャルを意
味する）を下げ、この電位の変化によりＮ⁺型ソース領
域５７からの電子注入が誘導されて電子電流が流れる。

【０００９】オフ状態とするためには、Ｐ^-型チャネル
領域５６に蓄積された正孔をゲート電極５８より引き抜
く必要がある。上記のように、この従来の電流駆動型半
導体装置を、スイッチング素子として使用する場合、ゲ
ート電流の振り込み、引き抜きが必要となり、図示して
いないが、そのために用いられるドライブ回路が外付け
として設置される構成となっていた。

【００１０】

【発明が解決しようとする課題】上記のような電流駆動
型半導体装置を、スイッチング素子として使用しようと
すると、駆動するためのドライブ回路を外付けとして設
置する必要があり、回路構成が複雑となり、そのドライ
ブ法も面倒であった。

【００１１】また、スイッチング速度を速くするために
は制御する電流値を大きくする必要があり、一方、電流
が大きくなるとドライブ損失も大きくなってしまうとい
う問題もあった。

【００１２】本発明の課題は、半導体装置を高速スイッ
チング用として使用するためのトライブ回路をモノリシ
ックに集積化し、さらに電圧で容易にドライブできるよ
うにすることである。

【００１３】

【課題を解決するための手段】第１の発明は、第１導電
型の半導体基板の一方の表面部に第１導電型の半導体か
らなるエミッタ領域と、該エミッタ領域を取り囲むよう
に設けられた第２導電型の半導体からなるベース電極領
域とを有し、前記半導体基板をコレクタ領域とするスイ
ッチング素子と、前記半導体基板をドレイン領域とし、
そのソース領域が前記スイッチング素子のベース電極領
域に接続されて、前記スイッチング素子とはダーリント
ン接続される縦型ＭＯＳＦＥＴと、前記スイッチング素
子のベース電極領域をそのソース領域とし、そのドレイ
ン領域が前記スイッチング素子のエミッタ領域に接続さ
れ、そのゲート電極が前記縦型ＭＯＳＦＥＴのゲート電
極に接続された前記縦型ＭＯＳＦＥＴとはチャネルが反
対型の横型ＭＯＳＦＥＴとから成ることを特徴とする。

【００１４】また、第２の発明は、第１導電型の半導体
基板の一方の表面部に第２導電型の半導体からなるソー
ス領域と、該ソース領域を取り囲むように設けられた第
１導電型の半導体からなるゲート領域とを有し、前記半
導体基板をドレイン領域とするスイッチング素子と、前
記半導体基板をドレイン領域とし、そのソース領域が前
記スイッチング素子のゲート領域に接続されて、前記ス
イッチング素子とはダーリントン接続される縦型ＭＯＳ
ＦＥＴと、前記スイッチング素子のゲート領域をそのソ
ース領域とし、そのドレイン領域が前記スイッチング素
子のソース領域に接続され、そのゲート電極が前記縦型
ＭＯＳＦＥＴのゲート電極に接続された前記縦型ＭＯＳ
ＦＥＴとはチャネルが反対型の横型ＭＯＳＦＥＴとから
成ることを特徴とする。

【００１５】

【作用】第１の発明では、オン時においては、両ＭＯＳ
ＦＥＴの共通のゲートに正バイアス電圧を印加すると、
縦型ＭＯＳＦＥＴがオンする。縦型ＭＯＳＦＥＴのソー
ス領域からこれに接続されているスイッチング素子のベ
ース電極領域を介してベース領域に電流が流れ込み、こ
れが振り込み電流となってスイッチング素子はオンす
る。このとき横型ＭＯＳＦＥＴはオフ状態にある。

【００１６】オフ時においては、両ＭＯＳＦＥＴの共通
のゲートに負バイアス電圧を印加すると、縦型ＭＯＳＦ
ＥＴはオフして、スイッチング素子のベース電極領域及
びベース領域に電流は流れず、横型ＭＯＳＦＥＴがオン
する。横型ＭＯＳＦＥＴのソース領域からドレイン領域
に電流が流れるが、このドレイン領域はスイッチング素
子のエミッタ領域に接続されており、横型ＭＯＳＦＥＴ
がオンすることによってスイッチング素子のベース−エ
ミッタが短絡された形となり、スイッチング素子はオフ
する。

【００１７】従って、両ＭＯＳＦＥＴの共通のゲートに
電圧を印加するだけで、スイッチング素子を駆動でき
る。スイッチオフ用の横型ＭＯＳＦＥＴをスイッチング
素子のベース−エミッタ間に接続してベース−エミッタ
ショート方式としているので、ストレージ時間が短くな
り高速スイッチングが可能となる。しかし、フォールの
傾きはソフト波形なので、逆バイアス安全動作領域が狭
くなることもない。

【００１８】また、第２の発明では、オン時において
は、両ＭＯＳＦＥＴの共通のゲートに正バイアス電圧を
印加すると、縦型ＭＯＳＦＥＴがオンする。縦型ＭＯＳ
ＦＥＴのソース領域からこれに接続されているスイッチ
ング素子のゲート領域に電流が流れ込み、これが振り込
み電流となってスイッチング素子はオンする。このとき
横型ＭＯＳＦＥＴはオフ状態にある。

【００１９】オフ時においては、両ＭＯＳＦＥＴの共通
のゲートに負バイアス電圧を印加すると、縦型ＭＯＳＦ
ＥＴはオフして、スイッチング素子のゲート領域に電流
は流れず、横型ＭＯＳＦＥＴがオンする。横型ＭＯＳＦ
ＥＴのソース領域からドレイン領域に電流が流れるが、
このドレイン領域はスイッチング素子のソース領域に接
続されており、横型ＭＯＳＦＥＴがオンすることによっ
てスイッチング素子のゲート−ソースが短絡された形と
なり、スイッチング素子はオフする。

【００２０】従って、両ＭＯＳＦＥＴの共通のゲートに
電圧を印加するだけで、スイッチング素子を駆動でき
る。スイッチオフ用の横型ＭＯＳＦＥＴをスイッチング
素子のゲート−ソース間に接続してゲート−ソースショ
ート方式としているので、ストレージ時間が短くなり高
速スイッチングが可能となる。しかし、フォールの傾き
はソフト波形なので、逆バイアス安全動作領域が狭くな
ることもない。

【００２１】

【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。図１は、本発明の第１の実施例の半
導体装置を構成する半導体チップの内部構造を示す断面
図である。

【００２２】同図に示すように、半導体チップ１は、図
９に示した従来例と同様に、Ｎ⁺型シリコン基板２と、
このＮ⁺型シリコン基板２の上方にエピタキシャル成長
を施して形成されたＮ^-型エピタキシャル層３とを母体
にして構成されている。

【００２３】そして、半導体チップ１の上方には、Ｎ^-
型エピタキシャル層３の表面を酸化して成るシリコン酸
化膜４が選択的に形成され、このシリコン酸化膜４の形
成と除去とを繰り返しながら、Ｎ^-型エピタキシャル層
３の上方に拡散により、以下に示すような各種半導体領
域が形成される。

【００２４】即ち、Ｎ^-型エピタキシャル層３の上層に
は、Ｐ型半導体領域５，６が所定の深度を有して形成さ
れ、該Ｐ型半導体領域５，６の間にはこれより浅い深度
でＰ型不純物を低濃度に含有して成るＰ^-型半導体領域
７が形成されている。また、このＰ^-型半導体領域７の
上層には浅い深度でＮ型不純物を高濃度に含有して成る
Ｎ⁺型半導体領域８が形成されている。

【００２５】これらＰ型半導体領域５，６、Ｐ^-型半導
体領域７及びＮ⁺型半導体領域８は、各々図９に示した
従来の電流駆動型半導体装置の一例である静電誘導型半
導体装置と同構成のスイッチングトランジスタ（以下、
ＳＷＴ₁で示す）のゲート領域、チャネル領域及びソー
ス領域として形成されている。

【００２６】そして、Ｎ^-型エピタキシャル層３の上方
には、上記Ｐ型半導体領域５，６とは別のＰ型半導体領
域９がＰ型半導体領域６とは分離されてその側方に形成
されている。また、このＰ型半導体領域９の上層には、
Ｎ型不純物を高濃度に含有して成るＮ⁺型半導体領域１
０が形成され、このＰ型半導体領域９とＮ⁺型半導体領
域１０に接してＰ型不純物を低濃度に含有して成るＰ^-
型半導体領域１１が形成されている。

【００２７】ここで、Ｐ型半導体領域９、Ｎ⁺型半導体
領域１０及びＰ^-型半導体領域１１は、縦型Ｎチャネル
ＭＯＳＦＥＴ（以下、ＮＭＯＳという）の各々ボディ、
ソース領域及びチャネル領域として形成されている。

【００２８】さらに、Ｎ^-型エピタキシャル層３の上方
には、上記Ｐ型半導体領域５，６，９とはまた別のＰ型
半導体領域１２がＰ型半導体領域５とは分離されてその
側方に形成されている。このＰ型半導体領域１２は、Ｎ
^-型エピタキシャル層３とで形成されるＰＮ接合による
逆ダイオードのアノードとして形成されるとともに、Ｐ
型半導体領域５をソース領域とするＰチャネルＭＯＳＦ
ＥＴ（以下、ＰＭＯＳという）のドレイン領域として形
成されている。

【００２９】また、シリコン酸化膜４の開口部から露出
するＮ⁺型ソース領域８及びその周辺のシリコン酸化膜
４の上部にはドープトポリシリコン層１３ａが設置さ
れ、Ｐ型半導体領域６からＮ⁺型半導体領域１０の上部
に設置されているシリコン酸化膜４上部には、ＮＭＯＳ
のゲート電極としてドープトポリシリコン層１３ｂが設
置され、Ｐ型半導体領域５からＰ型半導体領域１２の上
部に設置されているシリコン酸化膜４上部にはＰＭＯＳ
のゲート電極としてドープトポリシリコン層１３ｃが設
置されている。

【００３０】そして、ドープトポリシリコン層１３ａ及
び１３ｃを覆ってシリコン酸化膜４上には開口部を有す
るＣＶＤシリコン酸化膜１４ａが設置されるとともに、
ドープトポリシリコン層１３ｂを覆ってシリコン酸化膜
４上にはＣＶＤシリコン酸化膜１４ｂが設置されてい
る。

【００３１】また、ＣＶＤシリコン酸化膜１４ａの開口
部から露出するドープトポリシリコン層１３ａ及びその
周辺のＣＶＤシリコン酸化膜１４ａ上部には、ＳＷＴ₁
のソース電極１５が設置され、このソース電極１５はＣ
ＶＤシリコン酸化膜１４ａを覆ってＰ型半導体領域１２
上部にまで延設され、Ｎ⁺型半導体領域８とＰ型半導体
領域１２とは電気的に接続されている。これにより、Ｓ
ＷＴ₁のソース領域とＰＭＯＳのドレイン領域とが接続
されていることになる。

【００３２】また、シリコン酸化膜４の開口部から露出
するＰ型半導体領域６及びその周辺のＣＶＤシリコン酸
化膜１４ａ，１４ｂの上部には電極１６が設置され、こ
の電極１６はＣＶＤシリコン酸化膜１４ｂを覆ってＮ⁺
型半導体領域１０上部にまで延設され、Ｐ型半導体領域
６とＮ⁺型半導体領域１０とは電気的に接続されてい
る。これにより、ＳＷＴ₁のゲート領域とＮＭＯＳのソ
ース領域とが接続されていることになる。

【００３３】さらに、ドープトポリシリコン層１３ｂと
ドープトポリシリコン層１３ｃとは配線により接続さ
れ、ＮＭＯＳのゲート電極とＰＭＯＳのゲート電極とが
接続さていることになる。

【００３４】そして、Ｎ型シリコン基板２はＳＷＴ₁及
びＮＭＯＳの共通のドレイン領域として形成され、ＰＭ
ＯＳのチャネルはＮ^-型エピタキシャル層３とＮ型シリ
コン基板２を介してＳＷＴ₁のドレイン領域と共通にな
っている。また、Ｎ型シリコン基板２の裏面一帯には、
例えばアルミニウムを用いてドレイン電極１７が設置さ
れている。

【００３５】上記において、ＮＭＯＳはＳＷＴ₁のオン
用として、ＰＭＯＳはＳＷＴ₁のオフ用として設置され
ているものであり、ＰＭＯＳがＳＷＴ₁のゲート−ソー
ス間に接続されて、ゲートソースショート方式になって
いる。

【００３６】図２は、図１に示した半導体チップ１に形
成されている集積回路の等価回路を示すものである。Ｎ
ＭＯＳのゲートとＰＭＯＳのゲートとは共通のゲート端
子Ｇに接続され、ＮＭＯＳのソース及びＰＭＯＳのソー
スはＳＷＴ₁のゲートに接続されている。ＮＭＯＳのド
レインとＳＷＴ₁のドレインとは共通のドレイン端子Ｄ
に接続され、ＰＭＯＳのドレインはＳＷＴ₁のソース端
子Ｓに接続されている。またＰＭＯＳのドレインは、逆
ダイオード１８を介して共通のドレイン端子Ｄに接続さ
れ、さらにＰＭＯＳのチャネルは、Ｎ^-型エピタキシャ
ル層３が有する抵抗１９を介して共通のドレイン端子Ｄ
に接続されている。この場合、ＮＭＯＳとＳＷＴ₁とは
ダーリントン接続となっている。

【００３７】次に上記第１の実施例の動作を説明する。
先ず、図３を参照して、オン時を説明する。ゲートＧに
正バイアス電圧Ｖ_G（＋）を印加すると、Ｐ^-型半導体
領域１１にチャネルが形成されＮＭＯＳがオンする。す
ると、図３に点線Ａで示す経路で電流が流れ、ＮＭＯＳ
のソース領域であるＮ⁺型半導体領域１０に電流が流れ
込み、これが電極１６を経由してＳＷＴ₁のゲート領域
であるＰ型半導体領域６に流れ込み、ＳＷＴ₁への振り
込み電流となり、図に実線Ｂで示す経路で電流が流れ
て、ＳＷＴ₁はオンする。このとき、ＰＭＯＳはオフ状
態にある。

【００３８】ここで、ＮＭＯＳのボディであるＰ型半導
体領域９もＳＷＴ₁のゲート領域であるＰ型半導体領域
６に電極１６を介して接続されているので、ＳＷＴ₁の
オン時のゲート−ソース間電位により１Ｖ程度の電位と
なるが、ゲートＧに印加する正バイアス電位を充分加え
ればＰ^-型半導体領域１１でのチャネル形成に支障はな
く、ＮＭＯＳはオンする。

【００３９】次に、図４を参照してオフ時を説明する。
ゲートに負バイアス電圧Ｖ_G（−）を印加すると、ＮＭ
ＯＳはオフしてＳＷＴ ₁のゲート領域に電流は流れず、
Ｐ型半導体領域５とＰ型半導体領域１２間のＮ ^-型エピ
タキシャル層３の上部にチャネルが形成されて、ＰＭＯ
Ｓがオンする。このとき、ＰＭＯＳのソース領域である
Ｐ型半導体領域５からドレイン領域であるＰ型半導体領
域１２に電流が流れるが、上記のＰ型半導体領域１２は
ソース電極１５を介してＳＷＴ₁のソース領域であるＮ
⁺型半導体領域８に接続されており、ＰＭＯＳがオンす
ることによってＳＷＴ₁のゲート−ソースが短絡された
形となり、図に点線Ｆで示す経路で電流が流れてＳＷＴ
₁はオフする。

【００４０】このＳＷＴ₁がオフする過程において、Ｓ
ＷＴ₁のドレイン領域の電位が上昇し、ＰＭＯＳのバッ
クゲートバイアスが上昇することになって、ＰＭＯＳが
オンしにくくなることがある。しかし、これはＮ^-型エ
ピタキシャル層３の濃度及び厚さ等を適宜な値に選択す
ることでその抵抗（図２に１９で示す）を調整でき、そ
の影響が及ばないようにすることができる。

【００４１】本第１の実施例は、上記のように構成され
ているので、ＳＷＴ₁のオン用のＮＭＯＳ、オフ用のＰ
ＭＯＳをモノリシックに集積化するのに、ウェル、アイ
ソレーション領域等を設ける必要がない。そして、ＮＭ
ＯＳ及びＰＭＯＳの共通のゲートに電圧を印加すること
によりパルス入力でＳＷＴ₁をオン・オフ動作させるこ
とができるようになる。即ち、電流駆動でなく、電圧で
容易にＳＷＴ₁を駆動できドライブ損失の問題を解消で
きる。

【００４２】また、スイッチオフ用のＰＭＯＳをＳＷＴ
₁のゲート−ソース間に接続してゲート−ソースショー
ト方式としているので、スイッチオフの過程では素子内
部で常に電流が引き抜かれている状態になり、ターンオ
フ時間特にストレート時間が短くなり、高速スイッチン
グが可能となる。

【００４３】さらに、ＳＷＴ₁がターンオフする過程に
おいて、ＳＷＴ₁のゲート電位の下降とともに、これに
比例してＰＭＯＳに流れる電流も流れにくくなり、ゲー
ト電位の低下とともに引き抜き電流も減少する。よって
引き抜き電流が小さいのでフォールの傾きはソフトにな
って、ピンチインしにくくなり、電流集中が起こりにく
いため、高速スイッチングが可能であるにもかかわら
ず、逆バイアス安全動作領域（ＲＢＡＳＯ）が狭くなる
こともない。

【００４４】また、オン用のＮＭＯＳとＳＷＴ₁がダー
リントン接続となっているため、電流容量が大きくな
る。さらに高温時にはＮＭＯＳのオン電圧は大きくなり
ＳＷＴ ₁のゲート−ソース間電圧は小さくなるが、これ
らがダーリントン接続されているため、高温時において
もオン電圧の変動が小さくなり、温度特性に優れてい
る。

【００４５】尚、スイッチングトランジスタは上記第１
の実施例に示したような構造の静電誘導型半導体装置に
限られず、通常のバイポーラ構造の電流駆動型半導体装
置に形成しても良いことは勿論である。

【００４６】図５は、本発明の第２の実施例の半導体装
置を構成する半導体チップの内部構造を示す断面図であ
る。同図に示すように、半導体チップ２１は、図１に示
した第１の実施例と同様に、Ｎ⁺型シリコン基板２と、
このＮ⁺型シリコン基板２の上層にエピタキシャル成長
を施して形成されたＮ^-型エピタキシャル層３とを母体
にして構成されている。

【００４７】そして、半導体チップ２１の上方には、Ｎ
^-型エピタキシャル層３の表面を酸化して成るシリコン
酸化膜４が選択的に形成され、このシリコン酸化膜４の
形成と除去とを繰り返しながら、Ｎ^-型エピタキシャル
層３の上方に拡散により、以下に示すような各社半導体
領域が形成される。

【００４８】即ち、Ｎ^-型エピタキシャル層３の上層に
は、Ｐ型半導体領域２５，２６が所定の深度を有して形
成され、該Ｐ型半導体領域２５，２６の間にはこれより
浅い深度でＰ型不純物を低濃度に含有して成るＰ^-型半
導体領域２７が形成されている。また、このＰ^-型半導
体領域２７の上層には浅い深度でＮ型不純物を高濃度に
含有してるＮ⁺型半導体領域２８が形成されている。

【００４９】これらＰ型半導体領域２５，２６、Ｐ^-型
半導体領域２７及びＮ⁺型半導体領域２８は、各々図１
に示した静電誘導型半導体装置と同様な構成の通常のバ
イポーラ構造のスイッチングトランジスタ（以下、ＳＷ
Ｔ₂で示す）のベース電極領域、ベース領域及びエミッ
タ領域として形成されている。

【００５０】そして、Ｎ^-型エピタキシャル層３の上方
には、上記Ｐ型半導体領域２５，２６とは別のＰ型半導
体領域９がＰ型半導体領域２６とは分離されてその側方
に形成されている。また、Ｐ型半導体領域９の上層に
は、Ｎ型不純物を高濃度に含有して成るＮ⁺型半導体領
域１０が形成され、このＰ型半導体領域９とＮ⁺型半導
体領域１０に接してＰ型不純物を低濃度に含有して成る
Ｐ^-型半導体領域１１が形成されている。

【００５１】ここで、Ｐ型半導体領域９、Ｎ⁺型半導体
領域１０及びＰ^-型半導体領域１１は、縦型チャネルＭ
ＯＳＦＥＴ（以下、ＮＭＯＳという）の各々ボディ、ソ
ース領域及びチャネル領域として形成されている。

【００５２】さらに、Ｎ^-型エピタキシャル層３の上方
には、上記Ｐ型半導体領域２５，２６，２９とはまた別
のＰ型半導体領域１２がＰ型半導体領域２５とは分離さ
れてその側方に形成されている。このＰ型半導体領域１
２は、Ｎ^-型エピタキシャル層３とで形成されるＰＮ接
合による逆ダイオードのアノードとして形成されるとと
もに、Ｐ型半導体領域２５をソース領域とするＰチャネ
ルＭＯＳＦＥＴ（以下、ＰＭＯＳという）のドレイン領
域として形成されている。

【００５３】また、シリコン酸化膜４の開口部から露出
するＮ⁺型エミッタ領域２８及びその周辺のシリコン酸
化膜４の上部にはドープトポリシリコン層３３ａが設置
され、Ｐ型半導体領域２６からＮ⁺型半導体領域１０の
上部に設置されているシリコン酸化膜４上部には、ＮＭ
ＯＳのゲート電極としてドープトポリシリコン層３３ｂ
が設置され、Ｐ型半導体領域２５からＰ型半導体領域１
２の上部に設置されているシリコン酸化膜４上部にはＰ
ＭＯＳのゲート電極としてドープトポリシリコン層３３
ｃが設置されている。

【００５４】そして、ドープトポリシリコン層３３ａ及
び３３ｃを覆ってシリコン酸化膜４上部には開口部を有
するＣＶＤシリコン酸化膜３４ａが設置されるととも
に、ドープトポリシリコン層３３ｂを覆ってシリコン酸
化膜４上にはＣＶＤシリコン酸化膜３４ｂが設置されて
いる。

【００５５】また、ＣＶＤシリコン酸化膜３４ａの開口
部から露出するドープトポリシリコン層３３ａ及びその
周辺のＣＶＤシリコン酸化膜３４ａの上部には、ＳＷＴ
₂のエミッタ電極３５が設置され、このエミッタ電極３
５はＣＶＤシリコン酸化膜３４ａを覆ってＰ型半導体領
域１２上部にまで延設され、Ｎ⁺型半導体領域２８とＰ
型半導体領域１２とは電気的に接続されている。これに
より、ＳＷＴ₂のエミッタ領域とＰＭＯＳのドレイン領
域とが接続されていることになる。

【００５６】また、シリコン酸化膜４の開口部から露出
するＰ型半導体領域２６及びその周辺のＣＶＤシリコン
酸化膜３４ａ，３４ｂの上部には電極３６が設置され、
この電極３６はＣＶＤシリコン酸化膜３４ｂを覆ってＮ
⁺型半導体領域１０上部にまで延設され、Ｐ型半導体領
域２６とＮ⁺型半導体領域１０とは電気的に接続されて
いる。これにより、ＳＷＴ₂のベース電極領域２６とＮ
ＭＯＳのソース領域１０とが接続されていることにな
る。

【００５７】さらに、ドープトポリシリコン層３３ｂと
ドープトポリシリコン層３３ｃとは配線により接続さ
れ、ＮＭＯＳのゲート電極とＰＭＯＳのゲート電極とが
接続されていることになる。

【００５８】そして、Ｎ型シリコン基板２はＳＷＴ₂の
コレクタ領域及びＮＭＯＳのドレイン領域として形成さ
れ、ＰＭＯＳのチャネルはＮ^-型エピタキシャル層３と
Ｎ型シリコン基板２を介してＳＷＴ₂のコレクタ領域と
共通になっている。また、Ｎ型シリコン基板２の裏面一
体には、例えばアルミニウムを用いてコレクタ電極３７
が設置されている。

【００５９】上記において、ＮＭＯＳはＳＷＴ₂のオン
用として、ＰＭＯＳはＳＷＴ₂のオフ用として設置され
ているものであり、ＰＭＯＳがＳＷＴ₂のベース−エミ
ッタ間に接続されて、ベース−エミッタショート方式に
なっている。

【００６０】図６は、図５に示した半導体チップ２１に
形成されている集積回路の等価回路を示すものである。
ＮＭＯＳのゲートとＰＭＯＳのゲートとは共通のゲート
端子Ｇに接続され、ＮＭＯＳのソース及びＰＭＯＳのソ
ースはＳＷＴ₂のベースに接続されている。ＮＭＯＳの
ドレインとＳＷＴ₂のコレクタとはコレクタ端子Ｃに接
続され、ＰＭＯＳのドレインはＳＷＴ₂のエミッタ端子
Ｅに接続されている。またＰＭＯＳのドレインは、逆ダ
イオード１８を介してコレクタ端子Ｃに接続され、さら
にＰＭＯＳのチャネルは、Ｎ^-型エピタキシャル層３が
有する抵抗１９を介してコレクタ端子Ｃに接続されてい
る。この場合、ＮＭＯＳとＳＷＴ₂とはダーリントン接
続となっている。

【００６１】次に第２の実施例の動作を説明する。先
ず、図７を参照して、オン時を説明する。ゲートＧに正
バイアス電圧Ｖ_G（＋）を印加すると、Ｐ^-型半導体領
域１１にチャネルが形成されＮＭＯＳがオンする。する
と、図７に点線Ａ′で示す経路で電流が流れ、ＮＭＯＳ
のソース領域であるＮ⁺型半導体領域１０に電流が流れ
込み、これが電極３６を経由してＳＷＴ₂のベース電極
領域であるＰ型半導体領域２６に流れ込み、さらにベー
ス領域であるＰ^-型半導体領域２７に流れ込み、ＳＷＴ
₂への振り込み電流となり、図に実線Ｂ′で示す経路で
電流が流れて、ＳＷＴ₂はオンする。このとき、ＰＭＯ
Ｓはオフ状態にある。

【００６２】ここで、ＮＭＯＳのボディであるＰ型半導
体領域９もＳＷＴ₂のベース電極領域であるＰ型半導体
領域２６に電極３６を介して接続されているので、ＳＷ
Ｔ₂のオン時のベース−エミッタ間電位によりＩＶ程度
の電位となるが、ゲートＧに印加する正バイアス電位を
充分加えればＰ^-型半導体領域１１でのチャネル形成に
支障はなく、ＮＭＯＳはオンする。

【００６３】次に、図８を参照してオフ時を説明する。
ゲートに負バイアス電圧Ｖ_G（−）を印加すると、ＮＭ
ＯＳはオフしてＳＷＴ ₂のベース電極領域に電流は流れ
ず、従ってベース領域に電流は流れず、Ｐ型半導体領域
２５とＰ型半導体領域１２間のＮ^-型エピタキシャル層
３の上部にチャネルが形成されて、ＰＭＯＳがオンす
る。このとき、ＰＭＯＳのソース領域であるＰ型半導体
領域２５からドレイン領域であるＰ型半導体領域１２に
電流が流れるが、上記のＰ型半導体領域１２はエミッタ
電極３５を介してＳＷＴ₂のエミッタ領域であるＮ⁺型
半導体領域２８に接続されており、ＰＭＯＳがオンする
ことによってＳＷＴ₂のベース−エミッタが短絡された
形となり、図に点線Ｆ′で示す経路で電流が流れたＳＷ
Ｔ₂はオフする。

【００６４】このＳＷＴ₂がオフする過程において、Ｓ
ＷＴ₂のコレクタ領域の電位が上昇し、ＰＭＯＳのバッ
クゲートバイアスが上昇することになって、ＰＭＯＳが
オンしにくくなることがある。しかし、これはＮ^-型エ
ピタキシャル層３の濃度及び厚さ等を適宜な値に選択す
ることでその抵抗（図６に１９で示す）を調整でき、そ
の影響が及ばないようにすることができる。

【００６５】本実施例は、上記のように構成されている
ので、ＳＷＴ₂のオン用のＮＭＯＳ、オフ用のＰＭＯＳ
をモノリシックに集積化するのに、ウェル、アイソレー
ション領域等を設ける必要がない。そして、ＮＭＯＳ及
びＰＭＯＳの共通のゲートに電圧を印加することにより
パルス入力でＳＷＴ₂をオン・オフ動作させることがで
きるようになる。即ち、電流駆動でなく、電圧で容易に
ＳＷＴ₂を駆動できドライブ損失の問題を解消できる。

【００６６】また、スイッチオフ用のＰＭＯＳをＳＷＴ
₂のベース−エミッタ間に接続してベース−エミッタシ
ョート方式としているので、スイッチオフの過程では素
子内部で常に電流が引き抜かれている状態になり、ター
ンオフ時間特にストレート時間が短くなり、高速スイッ
チングが可能となる。

【００６７】さらに、ＳＷＴ₂がターンオフする過程に
おいて、ＳＷＴ₂のベース電位の下降とともに、これに
比例してＰＭＯＳに流れる電流も流れにくくなり、ベー
ス電位の低下とともに引き抜き電流も減少する。よって
引き抜き電流が小さいのでフォールの傾きはソフトにな
ってピンチしにくくなり、電流集中が起こりにくいた
め、高速スイッチングが可能であるにもかかわらず、逆
バイアス安全動作領域（ＲＢＡＳＯ）が狭くなることも
ない。

【００６８】また、オン用のＮＭＯＳとＳＷＴ₂がダー
リントン接続となっているため、電流容量が大きくな
る。また、高温時にはＮＭＯＳのオン電圧は大きくなり
ＳＷＴ ₂のベース−エミッタ間電圧は小さくなるが、こ
れらがダーリントン接続されているため、高温時におい
てもオン電圧の変動が小さくなり、温度特性に優れてい
る。

【００６９】尚、上記第１及び第２の実施例とは導電型
が反対の半導体装置にも本発明は勿論適用可能である。

【００７０】

【発明の効果】以上詳細に説明したように、第１の発明
及び第２の発明によれば、ウェル，アイソレーション領
域等を設けることなく、スイッチング素子のオン，オフ
ドライブ用のＭＯＳＦＥＴをモノリシックに集積化でき
装置構成が簡略化される。この場合、駆動は電圧により
行えるからドライブが容易であり、ドライブ損失も解消
できる。そして、ターンオフ時間が短くなり高速スイッ
チングが可能となる。このとき、逆バイアス安全動作領
域が狭くなることはない。また、高温時のオン電圧の上
昇は殆どなく、温度特性に優れている。

【図面の簡単な説明】

【図１】本発明の第１の実施例の半導体装置を構成する
半導体チップの内部構造を示す断面図である。

【図２】図１の半導体チップに構成される集積回路の等
価回路を示す図である。

【図３】図１の半導体装置のオン時の動作を説明する図
である。

【図４】図１の半導体装置のオフ時の動作を説明する図
である。

【図５】本発明の第２の実施例の半導体装置を構成する
半導体チップの内部構造を示す断面図である。

【図６】図５の半導体チップに構成される集積回路の等
価回路を示す図である。

【図７】図５の半導体装置のオン時の動作を説明する図
である。

【図８】図５の半導体装置のオフ時の動作を説明する図
である。

【図９】従来の電流駆動型半導体装置の一例を構成する
半導体チップの内部構造を示す断面図である。

【符号の説明】

２半導体基板（スイッチング素子ＳＷＴ₁のドレ
イン領域、スイッチング素子ＳＷＴ₂のコレクタ領域、
縦型ＭＯＳＦＥＴのドレイン領域）５，６スイッチング素子ＳＷＴ₁のゲート領域
（５横型ＭＯＳＦＥＴのソース領域）８スイッチング素子ＳＷＴ₁のソース領域１０縦型ＭＯＳＦＥＴのソース領域１２横型ＭＯＳＦＥＴのドレイン領域１３ｂ縦型ＭＯＳＦＥＴのゲート電極１３ｃ横型ＭＯＳＦＥＴのゲート電極２５，２６スイッチング素子ＳＷＴ₂のベース電
極領域（２５横型ＭＯＳＦＥＴのソース領域）２７スイッチング素子のＳＷＴ₂のベース領域２８スイッチング素子のＳＷＴ₂のエミッタ領域ＳＷＴ₁，ＳＷＴ₂ スイッチング素子

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体基板の一方の表面部
に第１導電型の半導体からなるエミッタ領域と、該エミ
ッタ領域を取り囲むように設けられた第２導電型の半導
体からなるベース電極領域とを有し、前記半導体基板を
コレクタ領域とするスイッチング素子と、前記半導体基板をドレイン領域とし、そのソース領域が
前記スイッチング素子のベース電極領域に接続されて、
前記スイッチング素子とはダーリントン接続される縦型
ＭＯＳＦＥＴと、前記スイッチング素子のベース電極領域をそのソース領
域とし、そのドレイン領域が前記スイッチング素子のエ
ミッタ領域に接続され、そのゲート電極が前記縦型ＭＯ
ＳＦＥＴのゲート電極に接続された前記縦型ＭＯＳＦＥ
Ｔとはチャネルが反対型の横型ＭＯＳＦＥＴと、から成る半導体装置。
【請求項２】第１導電型の半導体基板の一方の表面部
に第１導電型の半導体からなるソース領域と、該ソース
領域を取り囲むように設けられた第２導電型の半導体か
らなるゲート領域とを有し、前記半導体基板をドレイン
領域とするスイッチング素子と、前記半導体基板をドレイン領域とし、そのソース領域が
前記スイッチング素子のゲート領域に接続されて、前記
スイッチング素子とはダーリントン接続される縦型ＭＯ
ＳＦＥＴと、前記スイッチング素子のゲート領域をそのソース領域と
し、そのドレイン領域が前記スイッチング素子のソース
領域に接続され、そのゲート電極が前記縦型ＭＯＳＦＥ
Ｔのゲート電極に接続された前記縦型ＭＯＳＦＥＴとは
チャネルが反対型の横型ＭＯＳＦＥＴと、から成る半導体装置。