JP2000200791A - 電圧駆動型バイポ―ラ半導体装置 - Google Patents
電圧駆動型バイポ―ラ半導体装置Info
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- JP2000200791A JP2000200791A JP11000760A JP76099A JP2000200791A JP 2000200791 A JP2000200791 A JP 2000200791A JP 11000760 A JP11000760 A JP 11000760A JP 76099 A JP76099 A JP 76099A JP 2000200791 A JP2000200791 A JP 2000200791A
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Abstract
(57)【要約】
【課題】 バイポーラトランジスタでは、オン抵抗は低
いが、ベースの駆動電力は大きい。駆動電力が小さくか
つオン抵抗の低い高電圧半導体素子を実現する。 【解決手段】 バイポーラトランジスタのコレクタ領域
にＦＥＴのゲート領域を形成し、その上にチャネル領域
を形成する。チャネル領域には絶縁膜を介してゲート電
極を形成している。チャネル領域内にＦＥＴのソース領
域を形成し、このソース領域とバイポーラトランジスタ
のベース領域とをベース電極で接続している。
いが、ベースの駆動電力は大きい。駆動電力が小さくか
つオン抵抗の低い高電圧半導体素子を実現する。 【解決手段】 バイポーラトランジスタのコレクタ領域
にＦＥＴのゲート領域を形成し、その上にチャネル領域
を形成する。チャネル領域には絶縁膜を介してゲート電
極を形成している。チャネル領域内にＦＥＴのソース領
域を形成し、このソース領域とバイポーラトランジスタ
のベース領域とをベース電極で接続している。
Description
【０００１】
【発明の属する技術分野】本発明は、バイポーラ半導体
装置の改良に関する。
装置の改良に関する。
【０００２】
【従来の技術】バイポーラトランジスタは、小信号用、
高周波用、電力用と幅広い用途に対応できるために最も
多く使用されている半導体装置である。図１１はバイポ
ーラトランジスタの典型的な例の側断面図である。図に
おいて、ベース電極１１２からベース領域１０３を通っ
て、エミッタ領域１０４にベース電流を流すことによ
り、バイポーラトランジスタはオンとなり、コレクタＣ
とエミッタＥの間を電流が流れる。コレクタＣからエミ
ッタＥに流れるコレクタ電流はベース電流により制御さ
れ、ベース電流を大きくするとオン抵抗は小さくなりコ
レクタ電流は大きくなる。
高周波用、電力用と幅広い用途に対応できるために最も
多く使用されている半導体装置である。図１１はバイポ
ーラトランジスタの典型的な例の側断面図である。図に
おいて、ベース電極１１２からベース領域１０３を通っ
て、エミッタ領域１０４にベース電流を流すことによ
り、バイポーラトランジスタはオンとなり、コレクタＣ
とエミッタＥの間を電流が流れる。コレクタＣからエミ
ッタＥに流れるコレクタ電流はベース電流により制御さ
れ、ベース電流を大きくするとオン抵抗は小さくなりコ
レクタ電流は大きくなる。
【０００３】
【発明が解決しようとする課題】図１１に示すバイポー
ラトランジスタでは、コレクタＣからエミッタＥに流れ
る電流は、ベースＢからエミッタＥに流れるベース電流
により制御されるが、大電流用トランジスタでは、電流
増幅率が小さいため大きなベース電流を必要とし、結果
として大きな駆動電力を要する。したがって、駆動電力
が小さく、高耐圧かつ大容量でオン抵抗の低いバイポー
ラトランジスタを実現するのは困難である。
ラトランジスタでは、コレクタＣからエミッタＥに流れ
る電流は、ベースＢからエミッタＥに流れるベース電流
により制御されるが、大電流用トランジスタでは、電流
増幅率が小さいため大きなベース電流を必要とし、結果
として大きな駆動電力を要する。したがって、駆動電力
が小さく、高耐圧かつ大容量でオン抵抗の低いバイポー
ラトランジスタを実現するのは困難である。
【０００４】本発明は、少ない駆動電力で大電流を制御
することができるオン抵抗が低い高耐圧半導体装置を提
供することを目的としている。
することができるオン抵抗が低い高耐圧半導体装置を提
供することを目的としている。
【０００５】
【課題を解決するための手段】本発明の電圧駆動型バイ
ポーラ半導体装置は、第１の導電型のコレクタ領域、こ
のコレクタ領域内に形成した第２の導電型のベース領域
及び前記ベース領域内に形成した第１の導電型のエミッ
タ領域を有するバイポーラ半導体装置、前記バイポーラ
半導体装置のコレクタ領域内に形成した埋め込みゲート
領域及び前記埋め込みゲート領域の上に形成したソース
領域を有する蓄積型の電圧駆動半導体装置、及び前記蓄
積型の電圧駆動半導体装置のソース領域と前記バイポー
ラ半導体装置のベース領域とを接続するベース電極を備
える。
ポーラ半導体装置は、第１の導電型のコレクタ領域、こ
のコレクタ領域内に形成した第２の導電型のベース領域
及び前記ベース領域内に形成した第１の導電型のエミッ
タ領域を有するバイポーラ半導体装置、前記バイポーラ
半導体装置のコレクタ領域内に形成した埋め込みゲート
領域及び前記埋め込みゲート領域の上に形成したソース
領域を有する蓄積型の電圧駆動半導体装置、及び前記蓄
積型の電圧駆動半導体装置のソース領域と前記バイポー
ラ半導体装置のベース領域とを接続するベース電極を備
える。
【０００６】すなわち、バイポーラ半導体装置はコレク
タ領域、エミッタ領域及びコレクタ領域とエミッタ領域
間の導通を制御するベース領域を有し、ベース領域を駆
動電力の少ない蓄積型の電圧駆動半導体装置に接続す
る。電圧駆動半導体装置のソース領域を、導体であるベ
ース電極によりバイポーラ半導体装置のベース領域に接
続する。
タ領域、エミッタ領域及びコレクタ領域とエミッタ領域
間の導通を制御するベース領域を有し、ベース領域を駆
動電力の少ない蓄積型の電圧駆動半導体装置に接続す
る。電圧駆動半導体装置のソース領域を、導体であるベ
ース電極によりバイポーラ半導体装置のベース領域に接
続する。
【０００７】エミッタ領域と、電圧駆動半導体装置のゲ
ート領域にビルトイン電圧以上の電圧を印加すると、電
圧駆動半導体装置が動作し、オンとなる。電圧駆動半導
体装置を流れる電流は、ベース電極を介してバイポーラ
半導体装置のベース領域に流入し、バイポーラ半導体装
置はオン状態になる。上記の動作において、バイポーラ
半導体装置のベース領域に与えられる駆動電力の大部分
はバイポーラ半導体装置のコレクタに接続されている主
電源からコレクタを経て供給される。従ってゲートを駆
動するための電源は電圧駆動半導体装置のみをオンさせ
るだけの小容量のものでよい。これにより、ゲート駆動
電力が著しく少なく、且つオン抵抗の小さい半導体装置
を実現できる。
ート領域にビルトイン電圧以上の電圧を印加すると、電
圧駆動半導体装置が動作し、オンとなる。電圧駆動半導
体装置を流れる電流は、ベース電極を介してバイポーラ
半導体装置のベース領域に流入し、バイポーラ半導体装
置はオン状態になる。上記の動作において、バイポーラ
半導体装置のベース領域に与えられる駆動電力の大部分
はバイポーラ半導体装置のコレクタに接続されている主
電源からコレクタを経て供給される。従ってゲートを駆
動するための電源は電圧駆動半導体装置のみをオンさせ
るだけの小容量のものでよい。これにより、ゲート駆動
電力が著しく少なく、且つオン抵抗の小さい半導体装置
を実現できる。
【０００８】本発明の他の観点の電圧駆動型バイポーラ
半導体装置は、第１の導電型のコレクタ領域、このコレ
クタ領域内に形成した第２の導電型のベース領域、前記
ベース領域内に形成した第１の導電型のエミッタ領域、
前記ベース領域の近傍のコレクタ領域内に形成した第２
の導電型の埋込ゲート領域、前記埋込ゲート領域の上に
形成した第１の導電型のチャネル領域、前記チャネル領
域にゲート絶縁膜を介して対向するとともに、前記埋込
ゲート領域に接続されたゲート電極、及び前記チャネル
領域と前記ベース領域とを接続するベース電極を備え
る。
半導体装置は、第１の導電型のコレクタ領域、このコレ
クタ領域内に形成した第２の導電型のベース領域、前記
ベース領域内に形成した第１の導電型のエミッタ領域、
前記ベース領域の近傍のコレクタ領域内に形成した第２
の導電型の埋込ゲート領域、前記埋込ゲート領域の上に
形成した第１の導電型のチャネル領域、前記チャネル領
域にゲート絶縁膜を介して対向するとともに、前記埋込
ゲート領域に接続されたゲート電極、及び前記チャネル
領域と前記ベース領域とを接続するベース電極を備え
る。
【０００９】本発明の更に他の観点の電圧駆動型バイポ
ーラ半導体装置は、高不純物濃度の第１の導電型のコレ
クタ領域、前記コレクタ領域の一方の面に形成したコレ
クタ電極、前記コレクタ領域の他方の面に形成した低不
純物濃度の第１の導電型のドリフト領域、前記ドリフト
領域の前記コレクタ領域に接する面の反対面の一部分に
形成した第２の導電型のベース領域、前記ベース領域の
一部分に形成した第１の導電型のエミッタ領域、前記エ
ミッタ領域の上に形成したエミッタ電極、前記ベース領
域の近傍のドリフト領域内に形成した第２の導電型の埋
込ゲート領域、前記埋込ゲート領域の上に形成した低不
純物濃度の第１の導電型のチャネル領域、前記チャネル
領域にゲート絶縁膜を介して対向するとともに、前記埋
込ゲート領域に接続されたゲート電極、前記チャネル領
域内の一部分に形成した高不純物濃度の第１の導電型の
ソース領域、及び前記ソース領域と前記ベース領域とを
接続するベース電極を備える。
ーラ半導体装置は、高不純物濃度の第１の導電型のコレ
クタ領域、前記コレクタ領域の一方の面に形成したコレ
クタ電極、前記コレクタ領域の他方の面に形成した低不
純物濃度の第１の導電型のドリフト領域、前記ドリフト
領域の前記コレクタ領域に接する面の反対面の一部分に
形成した第２の導電型のベース領域、前記ベース領域の
一部分に形成した第１の導電型のエミッタ領域、前記エ
ミッタ領域の上に形成したエミッタ電極、前記ベース領
域の近傍のドリフト領域内に形成した第２の導電型の埋
込ゲート領域、前記埋込ゲート領域の上に形成した低不
純物濃度の第１の導電型のチャネル領域、前記チャネル
領域にゲート絶縁膜を介して対向するとともに、前記埋
込ゲート領域に接続されたゲート電極、前記チャネル領
域内の一部分に形成した高不純物濃度の第１の導電型の
ソース領域、及び前記ソース領域と前記ベース領域とを
接続するベース電極を備える。
【００１０】上記の構成において、バイポーラ半導体装
置の第１導電型のエミッタ領域を複数の領域に分割し、
第２導電型のベース領域がエミッタ領域に接続されてい
るエミッタ電極に接する構造にする。これにより、ベー
ス電流が第１導電型のエミッタ領域を経由せずにコレク
タから電圧駆動半導体装置を通ってエミッタへ流入す
る。低いコレクタ電圧でコレクタからエミッタに電流を
流せるので、さらにコレクタ電圧の低い、すなわちオン
抵抗の低い電圧駆動型バイポーラ半導体装置を実現でき
る。オン抵抗が同じ場合には、更に低いゲート駆動電圧
で動作可能な半導体装置を実現できる。
置の第１導電型のエミッタ領域を複数の領域に分割し、
第２導電型のベース領域がエミッタ領域に接続されてい
るエミッタ電極に接する構造にする。これにより、ベー
ス電流が第１導電型のエミッタ領域を経由せずにコレク
タから電圧駆動半導体装置を通ってエミッタへ流入す
る。低いコレクタ電圧でコレクタからエミッタに電流を
流せるので、さらにコレクタ電圧の低い、すなわちオン
抵抗の低い電圧駆動型バイポーラ半導体装置を実現でき
る。オン抵抗が同じ場合には、更に低いゲート駆動電圧
で動作可能な半導体装置を実現できる。
【００１１】本発明の更に他の観点の電圧駆動型バイポ
ーラ半導体装置は、高不純物濃度の第１の導電型のコレ
クタ領域、前記コレクタ領域の一方の面に形成したコレ
クタ電極、前記コレクタ領域の他方の面に形成した低不
純物濃度の第１の導電型のドリフト領域、前記ドリフト
領域の前記コレクタ領域に接する面の反対面の一部分に
形成した第２の導電型のベース領域と埋込ゲート領域、
前記ベース領域の上に形成した高不純物濃度の第１の導
電型のエミッタ領域、前記エミッタ領域の上に設けたエ
ミッタ電極、前記埋込ゲート領域の上に形成した低不純
物濃度の第１の導電型のチャネル領域、前記チャネル領
域内の一部分に形成された高不純物濃度の第１の導電型
のソース領域、前記チャネル領域にゲート絶縁膜を介し
て対向するとともに前記埋込ゲート領域に接続されたゲ
ート電極、及び中央部が前記ソース領域に接続され、両
端部が前記埋込ゲート領域の両側のベース領域に接続さ
れたベース電極、を備える。第１導電型のエミッタ領域
を第２導電型のベース領域の上部に設けることにより、
オフ時に第２導電型のベース領域の空乏層をベース領域
内の全体に広げることができるので、バイポーラ半導体
装置の高耐圧化が可能となる。
ーラ半導体装置は、高不純物濃度の第１の導電型のコレ
クタ領域、前記コレクタ領域の一方の面に形成したコレ
クタ電極、前記コレクタ領域の他方の面に形成した低不
純物濃度の第１の導電型のドリフト領域、前記ドリフト
領域の前記コレクタ領域に接する面の反対面の一部分に
形成した第２の導電型のベース領域と埋込ゲート領域、
前記ベース領域の上に形成した高不純物濃度の第１の導
電型のエミッタ領域、前記エミッタ領域の上に設けたエ
ミッタ電極、前記埋込ゲート領域の上に形成した低不純
物濃度の第１の導電型のチャネル領域、前記チャネル領
域内の一部分に形成された高不純物濃度の第１の導電型
のソース領域、前記チャネル領域にゲート絶縁膜を介し
て対向するとともに前記埋込ゲート領域に接続されたゲ
ート電極、及び中央部が前記ソース領域に接続され、両
端部が前記埋込ゲート領域の両側のベース領域に接続さ
れたベース電極、を備える。第１導電型のエミッタ領域
を第２導電型のベース領域の上部に設けることにより、
オフ時に第２導電型のベース領域の空乏層をベース領域
内の全体に広げることができるので、バイポーラ半導体
装置の高耐圧化が可能となる。
【００１２】本発明の更に他の観点の電圧駆動型バイポ
ーラ半導体装置は、高不純物濃度の第２の導電型のアノ
ード領域、前記アノード領域の一方の面に形成したアノ
ード電極、前記アノード領域の他方の面に形成した低不
純物濃度の第１の導電型のドリフト領域、前記ドリフト
領域の前記アノード領域に接する面の反対面の一部分に
形成した第２の導電型のゲート領域、前記ゲート領域内
の一部分に形成した第１の導電型のカソード領域、前記
カソード領域の上に形成したカソード電極、前記ゲート
領域の近傍のドリフト領域内に形成した第２の導電型の
埋込ゲート領域、前記埋込ゲート領域の上に形成した低
不純物濃度の第１の導電型のチャネル領域、前記チャネ
ル領域にゲート絶縁膜を介して対向するとともに、前記
埋込ゲート領域に接続されたゲート電極、前記チャネル
領域内の一部分に形成した高不純物濃度の第１の導電型
のソース領域、及び前記ソース領域と前記ゲート領域と
を接続する補助ゲート電極を備える。
ーラ半導体装置は、高不純物濃度の第２の導電型のアノ
ード領域、前記アノード領域の一方の面に形成したアノ
ード電極、前記アノード領域の他方の面に形成した低不
純物濃度の第１の導電型のドリフト領域、前記ドリフト
領域の前記アノード領域に接する面の反対面の一部分に
形成した第２の導電型のゲート領域、前記ゲート領域内
の一部分に形成した第１の導電型のカソード領域、前記
カソード領域の上に形成したカソード電極、前記ゲート
領域の近傍のドリフト領域内に形成した第２の導電型の
埋込ゲート領域、前記埋込ゲート領域の上に形成した低
不純物濃度の第１の導電型のチャネル領域、前記チャネ
ル領域にゲート絶縁膜を介して対向するとともに、前記
埋込ゲート領域に接続されたゲート電極、前記チャネル
領域内の一部分に形成した高不純物濃度の第１の導電型
のソース領域、及び前記ソース領域と前記ゲート領域と
を接続する補助ゲート電極を備える。
【００１３】すなわち第２の導電型のアノード領域、第
１の導電型のドリフト層、第２の導電型のゲート領域を
有するサイリスタのゲート領域に第１の導電型のカソー
ド領域を設け、ゲート領域を電圧駆動半導体装置のソー
ス領域に接続する。これにより前記アノード領域とカソ
ート領域の間を流れる電流が電圧駆動半導体装置により
制御され、大電流を流したときのオン抵抗を大幅に低減
できる。
１の導電型のドリフト層、第２の導電型のゲート領域を
有するサイリスタのゲート領域に第１の導電型のカソー
ド領域を設け、ゲート領域を電圧駆動半導体装置のソー
ス領域に接続する。これにより前記アノード領域とカソ
ート領域の間を流れる電流が電圧駆動半導体装置により
制御され、大電流を流したときのオン抵抗を大幅に低減
できる。
【００１４】本発明の更に他の観点の電圧駆動型バイポ
ーラ半導体装置は、高不純物濃度の第１の導電型のカソ
ード領域、前記カソード領域の一方の面に形成したカソ
ード電極、前記カソード領域の他方の面に形成した低不
純物濃度の第２の導電型のドリフト領域、前記ドリフト
領域の前記カソード領域に接する面の反対面の一部分に
形成した第１の導電型のゲート領域、前記ゲート領域内
の一部分に形成した第２の導電型のアノード領域、前記
アノード領域の上に形成したアノード電極、前記ゲート
領域の近傍のドリフト領域内に形成した第１の導電型の
埋込ゲート領域、前記埋込ゲート領域の上に形成した低
不純物濃度の第２の導電型のチャネル領域、前記チャネ
ル領域にゲート絶縁膜を介して対向するとともに、前記
埋込ゲート領域に接続されたゲート電極、前記チャネル
領域内の一部分に形成した高不純物濃度の第２の導電型
のソース領域、及び前記ソース領域と前記ゲート領域と
を接続するとともにゲート端子を有する補助ゲート電極
を備える。
ーラ半導体装置は、高不純物濃度の第１の導電型のカソ
ード領域、前記カソード領域の一方の面に形成したカソ
ード電極、前記カソード領域の他方の面に形成した低不
純物濃度の第２の導電型のドリフト領域、前記ドリフト
領域の前記カソード領域に接する面の反対面の一部分に
形成した第１の導電型のゲート領域、前記ゲート領域内
の一部分に形成した第２の導電型のアノード領域、前記
アノード領域の上に形成したアノード電極、前記ゲート
領域の近傍のドリフト領域内に形成した第１の導電型の
埋込ゲート領域、前記埋込ゲート領域の上に形成した低
不純物濃度の第２の導電型のチャネル領域、前記チャネ
ル領域にゲート絶縁膜を介して対向するとともに、前記
埋込ゲート領域に接続されたゲート電極、前記チャネル
領域内の一部分に形成した高不純物濃度の第２の導電型
のソース領域、及び前記ソース領域と前記ゲート領域と
を接続するとともにゲート端子を有する補助ゲート電極
を備える。
【００１５】アノード領域、カソード領域、ゲート領域
を有するサイリスタのカソード領域を、補助ゲート電極
でソース領域に接続することにより、補助ゲート電極を
流れる電流によりアノード領域とカソード領域間の電流
が制御される。本発明の更に他の観点の電圧駆動型バイ
ポーラ半導体装置は、高不純物濃度の第１の導電型のコ
レクタ領域、前記コレクタ領域の一方の面に形成したコ
レクタ電極、前記コレクタ領域の他方の面に形成した低
不純物濃度の第１の導電型のドリフト領域、前記ドリフ
ト領域の前記カソード領域に接する面の反対面の一部分
に形成した第２の導電型のベース領域、前記ベース領域
内の一部分に形成した高不純物濃度の第１の導電型の複
数のエミッタ領域、前記エミッタ領域及びベース領域に
接するように形成したエミッタ電極、前記ベース領域の
上に形成した低不純物濃度の第１の導電型のチャネル領
域、前記チャネル領域にゲート絶縁膜を介して対向する
ゲート電極、前記チャネル領域内の一部分に形成した高
不純物濃度の第１の導電型のソース領域、及び前記ソー
ス領域と前記ベース領域とを接続するベース電極を備え
る。ベース領域の上にチャネル領域を形成しているの
で、構成が簡単になり、製造コストが安価になる。
を有するサイリスタのカソード領域を、補助ゲート電極
でソース領域に接続することにより、補助ゲート電極を
流れる電流によりアノード領域とカソード領域間の電流
が制御される。本発明の更に他の観点の電圧駆動型バイ
ポーラ半導体装置は、高不純物濃度の第１の導電型のコ
レクタ領域、前記コレクタ領域の一方の面に形成したコ
レクタ電極、前記コレクタ領域の他方の面に形成した低
不純物濃度の第１の導電型のドリフト領域、前記ドリフ
ト領域の前記カソード領域に接する面の反対面の一部分
に形成した第２の導電型のベース領域、前記ベース領域
内の一部分に形成した高不純物濃度の第１の導電型の複
数のエミッタ領域、前記エミッタ領域及びベース領域に
接するように形成したエミッタ電極、前記ベース領域の
上に形成した低不純物濃度の第１の導電型のチャネル領
域、前記チャネル領域にゲート絶縁膜を介して対向する
ゲート電極、前記チャネル領域内の一部分に形成した高
不純物濃度の第１の導電型のソース領域、及び前記ソー
ス領域と前記ベース領域とを接続するベース電極を備え
る。ベース領域の上にチャネル領域を形成しているの
で、構成が簡単になり、製造コストが安価になる。
【００１６】本発明の電圧駆動型バイポーラ半導体装置
の製造方法は、コレクタ領域として機能する高不純物濃
度の第１の導電型の基板の一方の面に低不純物濃度の第
１の導電型のドリフト層を形成するステップ、前記ドリ
フト層の表面の一部分の所定の領域内に金属のイオン打
込みにより、第２の導電型のベース領域及び埋込ゲート
領域を形成するステップ、前記ベース領域及び埋め込み
ゲート領域を形成した前記ドリフト層の上に低不純物濃
度の第１の導電型のチャネル領域層を形成するステッ
プ、前記ゲート領域の上の前記チャネル領域層を除去す
ることにより、前記埋込ベース領域の上にチャネル領域
を形成するステップ、前記ベース領域の一部分と前記チ
ャネル領域の一部分とに、イオン打込みによる高不純物
濃度の第１の導電型の、エミッタ領域とソース領域とを
それぞれ形成するステップ、前記ベース領域、エミッタ
領域、チャネル領域及びソース領域の上に絶縁膜を形成
するステップ、ソース領域、ベース領域、及びエミッタ
領域のそれぞれ所定部分の前記絶縁膜を除去するステッ
プ、前記絶縁膜を除去した、ソース領域とベース領域を
接続する金属膜のベース電極、前記チャネル領域に絶縁
膜を介して対向するゲート電極及び前記エミッタ領域に
接するエミッタ電極を金属の膜により形成するステッ
プ、及び前記基板の他方の面にコレクタ電極を金属の膜
で形成するステップを備える。薄膜形成技術により同一
基板上に前記の各層を形成することにより、電圧駆動型
バイポーラ半導体装置を一つの基板上に形成することが
できる。
の製造方法は、コレクタ領域として機能する高不純物濃
度の第１の導電型の基板の一方の面に低不純物濃度の第
１の導電型のドリフト層を形成するステップ、前記ドリ
フト層の表面の一部分の所定の領域内に金属のイオン打
込みにより、第２の導電型のベース領域及び埋込ゲート
領域を形成するステップ、前記ベース領域及び埋め込み
ゲート領域を形成した前記ドリフト層の上に低不純物濃
度の第１の導電型のチャネル領域層を形成するステッ
プ、前記ゲート領域の上の前記チャネル領域層を除去す
ることにより、前記埋込ベース領域の上にチャネル領域
を形成するステップ、前記ベース領域の一部分と前記チ
ャネル領域の一部分とに、イオン打込みによる高不純物
濃度の第１の導電型の、エミッタ領域とソース領域とを
それぞれ形成するステップ、前記ベース領域、エミッタ
領域、チャネル領域及びソース領域の上に絶縁膜を形成
するステップ、ソース領域、ベース領域、及びエミッタ
領域のそれぞれ所定部分の前記絶縁膜を除去するステッ
プ、前記絶縁膜を除去した、ソース領域とベース領域を
接続する金属膜のベース電極、前記チャネル領域に絶縁
膜を介して対向するゲート電極及び前記エミッタ領域に
接するエミッタ電極を金属の膜により形成するステッ
プ、及び前記基板の他方の面にコレクタ電極を金属の膜
で形成するステップを備える。薄膜形成技術により同一
基板上に前記の各層を形成することにより、電圧駆動型
バイポーラ半導体装置を一つの基板上に形成することが
できる。
【００１７】
【発明の実施の形態】以下、本発明の好適な実施例を図
１から図１０を参照して説明する。本発明の各実施例で
は、シリコンカーバイド（ＳｉＣ）基板を用いたものを
例に挙げて説明しているが、基板の材料はこれに限られ
るものではなく、シリコンなど他の材料を用いたものに
も本発明は適用可能であり、本発明の範囲に含まれる。
１から図１０を参照して説明する。本発明の各実施例で
は、シリコンカーバイド（ＳｉＣ）基板を用いたものを
例に挙げて説明しているが、基板の材料はこれに限られ
るものではなく、シリコンなど他の材料を用いたものに
も本発明は適用可能であり、本発明の範囲に含まれる。
【００１８】《第１実施例》図１は、本発明の第１実施
例の電圧駆動型バイポーラトランジスタのセグメントの
側断面図であり、図２は平面図である。本発明の電圧駆
動型バイポーラトランジスタは、図１に示すセグメント
を複数個図の左右方向に並べて同一基板上に形成し、並
列に接続して大電流の制御に用いる。図において、コレ
クタ電極２０が設けられた高不純物濃度のｎ型コレクタ
領域１の厚さは約３００μｍであり、その上に形成され
た低不純物濃度のｎ型ドリフト層２の厚さは約５０μｍ
である。ｎ型ドリフト層２の表面近傍に形成された、ｐ
型ベース領域３の厚さは０．５μｍから２μｍである。
ｐ型埋め込みゲート領域９の厚さは０．５μｍから２μ
ｍ程である。ｐ型埋め込みゲート領域９の面積は、ｐ型
ベース領域３の面積より少ないのが望ましい。ｐ型ベー
ス領域３に設けられた高不純物濃度のｎ型エミッタ領域
４の厚さは０．１μｍから０．３μｍである。
例の電圧駆動型バイポーラトランジスタのセグメントの
側断面図であり、図２は平面図である。本発明の電圧駆
動型バイポーラトランジスタは、図１に示すセグメント
を複数個図の左右方向に並べて同一基板上に形成し、並
列に接続して大電流の制御に用いる。図において、コレ
クタ電極２０が設けられた高不純物濃度のｎ型コレクタ
領域１の厚さは約３００μｍであり、その上に形成され
た低不純物濃度のｎ型ドリフト層２の厚さは約５０μｍ
である。ｎ型ドリフト層２の表面近傍に形成された、ｐ
型ベース領域３の厚さは０．５μｍから２μｍである。
ｐ型埋め込みゲート領域９の厚さは０．５μｍから２μ
ｍ程である。ｐ型埋め込みゲート領域９の面積は、ｐ型
ベース領域３の面積より少ないのが望ましい。ｐ型ベー
ス領域３に設けられた高不純物濃度のｎ型エミッタ領域
４の厚さは０．１μｍから０．３μｍである。
【００１９】ｎ型エミッタ領域４にエミッタ電極２１が
設けられている。ｎ型コレクタ領域１、ｎ型ドリフト層
２、ｐ型ベース領域３及びエミッタ領域４によりバイポ
ーラトランジスタが構成されている。ｐ型埋め込みゲー
ト領域９の上に形成されたｎ型のチャネル領域５の厚さ
は約０．３μｍであり、０．１μｍから０．７μｍ程度
であればよい。チャネル領域５の一部分に形成されたｎ
型ソース領域６の厚さは０．１μｍから０．３μｍであ
り、その面積は、ｐ型埋め込みゲート領域９の面積の２
分の１から５分の１である。チャネル領域５の上に形成
されたゲート絶縁膜７の厚さは約０．１μｍである。ゲ
ート絶縁膜７の上にゲート電極２２が設けられている。
ゲート電極２２は、後で詳しく説明する接続手段でｐ型
埋め込みゲート領域９にも接続されている。ｎ型ドリフ
ト層２，埋め込みゲート領域９，チャネル領域５、ゲー
ト絶縁膜７及びゲート電極により蓄積型の電界効果トラ
ンジスタ（ＦＥＴ）が構成されている。
設けられている。ｎ型コレクタ領域１、ｎ型ドリフト層
２、ｐ型ベース領域３及びエミッタ領域４によりバイポ
ーラトランジスタが構成されている。ｐ型埋め込みゲー
ト領域９の上に形成されたｎ型のチャネル領域５の厚さ
は約０．３μｍであり、０．１μｍから０．７μｍ程度
であればよい。チャネル領域５の一部分に形成されたｎ
型ソース領域６の厚さは０．１μｍから０．３μｍであ
り、その面積は、ｐ型埋め込みゲート領域９の面積の２
分の１から５分の１である。チャネル領域５の上に形成
されたゲート絶縁膜７の厚さは約０．１μｍである。ゲ
ート絶縁膜７の上にゲート電極２２が設けられている。
ゲート電極２２は、後で詳しく説明する接続手段でｐ型
埋め込みゲート領域９にも接続されている。ｎ型ドリフ
ト層２，埋め込みゲート領域９，チャネル領域５、ゲー
ト絶縁膜７及びゲート電極により蓄積型の電界効果トラ
ンジスタ（ＦＥＴ）が構成されている。
【００２０】ｐ型埋め込みゲート領域９は、ｎ型ソース
領域６より約２μｍ図の左方へ長く突出されており、そ
の突出部の長さは１から５μｍ程度が望ましい。ｎ型ソ
ース領域６は前記の蓄積型の電界効果トランジスタのソ
ースとして働く。ｎ型ソース領域６とｐ型ベース領域３
はベース電極２３により電気的に接続されている。ｐ型
ベース領域３の上面など各領域の露出部には絶縁膜８が
形成されている。本実施例のセグメントは図の紙面に垂
直な方向に長いストライプ状であるが、その形状は例え
ば円形や四角形等であってもかまわない。
領域６より約２μｍ図の左方へ長く突出されており、そ
の突出部の長さは１から５μｍ程度が望ましい。ｎ型ソ
ース領域６は前記の蓄積型の電界効果トランジスタのソ
ースとして働く。ｎ型ソース領域６とｐ型ベース領域３
はベース電極２３により電気的に接続されている。ｐ型
ベース領域３の上面など各領域の露出部には絶縁膜８が
形成されている。本実施例のセグメントは図の紙面に垂
直な方向に長いストライプ状であるが、その形状は例え
ば円形や四角形等であってもかまわない。
【００２１】本実施例の電圧駆動型バイポーラトランジ
スタの製造方法の一例を以下に説明する。コレクタ領域
１として機能する、１０18から１０20atm/cm3の高不純
物濃度のｎ型ＳｉＣ基板を用意し、その一方の表面（図
１で上面）に１０14から１０16atm/cm3のＳｉＣ 低不純
物濃度のｎ型ドリフト層２を気相成長法等により形成す
る。
スタの製造方法の一例を以下に説明する。コレクタ領域
１として機能する、１０18から１０20atm/cm3の高不純
物濃度のｎ型ＳｉＣ基板を用意し、その一方の表面（図
１で上面）に１０14から１０16atm/cm3のＳｉＣ 低不純
物濃度のｎ型ドリフト層２を気相成長法等により形成す
る。
【００２２】ｎ型ドリフト層２の表面近傍に、１０17か
ら１０18atm/cm3程度のｐ型ベース領域３及び埋め込み
ゲート領域９をアルミニウム等のイオン打ち込み等によ
り形成し、続いてチャネル領域５のための、１０14から
１０16atm/cm3のＳｉＣ低不純物濃度ｎ型層を気相成長
法等により形成する。チャネル領域５のみを残し、前の
工程で形成したｐ型ベース領域３等の上の低不純物濃度
ｎ型層を取り除く。１０18から１０20atm/cm3の高不純
物濃度のｎ型エミッタ領域４及びｎ型ソース領域６を窒
素等のイオン打ち込み法により形成する。
ら１０18atm/cm3程度のｐ型ベース領域３及び埋め込み
ゲート領域９をアルミニウム等のイオン打ち込み等によ
り形成し、続いてチャネル領域５のための、１０14から
１０16atm/cm3のＳｉＣ低不純物濃度ｎ型層を気相成長
法等により形成する。チャネル領域５のみを残し、前の
工程で形成したｐ型ベース領域３等の上の低不純物濃度
ｎ型層を取り除く。１０18から１０20atm/cm3の高不純
物濃度のｎ型エミッタ領域４及びｎ型ソース領域６を窒
素等のイオン打ち込み法により形成する。
【００２３】埋め込みゲート領域９をゲートＧに接続す
るための埋め込みゲート電極２２Ａを形成するために、
後の工程でゲート電極２２とベース電極２３を形成する
部分以外のチャネル領域５を除去し、埋め込みゲート領
域９を露出させる。次に全面にＳｉＯ2のゲート絶縁膜
７および保護用の絶縁膜８を形成した後、ｎ型ソース領
域６及びｐ型ベース領域３の端部のそれぞれ一部分の絶
縁膜を取り除き、Ａｌ等金属膜を所定のマスクを用いて
形成して、ベース電極２３を形成する。また同時にｎ型
エミッタ領域４と、埋め込みゲート領域９の一部の絶縁
膜を取り除き、Ａｌ等の金属膜を形成してそれぞれエミ
ッタ電極２１と埋め込みゲート電極２２Ａを形成する。
同時にゲート電極２２も形成する。最後に、アルミニウ
ム、ニッケル等でＳｉＣ基板１の裏面にコレクタ電極２
０を形成し、完成する。
るための埋め込みゲート電極２２Ａを形成するために、
後の工程でゲート電極２２とベース電極２３を形成する
部分以外のチャネル領域５を除去し、埋め込みゲート領
域９を露出させる。次に全面にＳｉＯ2のゲート絶縁膜
７および保護用の絶縁膜８を形成した後、ｎ型ソース領
域６及びｐ型ベース領域３の端部のそれぞれ一部分の絶
縁膜を取り除き、Ａｌ等金属膜を所定のマスクを用いて
形成して、ベース電極２３を形成する。また同時にｎ型
エミッタ領域４と、埋め込みゲート領域９の一部の絶縁
膜を取り除き、Ａｌ等の金属膜を形成してそれぞれエミ
ッタ電極２１と埋め込みゲート電極２２Ａを形成する。
同時にゲート電極２２も形成する。最後に、アルミニウ
ム、ニッケル等でＳｉＣ基板１の裏面にコレクタ電極２
０を形成し、完成する。
【００２４】図２は図１の電圧駆動型バイポーラトラン
ジスタの平面図である。本実施例の電圧駆動型バイポー
ラトランジスタの動作を以下に説明する。コレクタＣの
電位がエミッタＥの電位より高い状態で、ゲートＧとエ
ミッタＥの電位を０Ｖにすると、ｐ型埋め込みゲート領
域９と、隣接するｎ型チャネル領域５の接合部から、接
合部のビルトイン電圧に応じて空乏層が広がり、チャネ
ル領域５をピンチオフにする。また、ｐ型ベース領域３
とｎ型ドリフト層２との接合部、及びｐ型埋め込みゲー
ト領域９とｎ型ドリフト層２の接合部から、コレクタ電
極２０側のｎ型ドリフト層２に空乏層が広がり、エミッ
タＥ−コレクタＣ間の電流が遮断されるノーマリオフの
状態となる。コレクタ電圧が高い場合でも、ｐ型埋め込
みゲート領域９がゲート電位に保たれているため、ノー
マリオフの状態が維持され高耐圧の電圧駆動型バイポー
ラトランジスタを実現できる。
ジスタの平面図である。本実施例の電圧駆動型バイポー
ラトランジスタの動作を以下に説明する。コレクタＣの
電位がエミッタＥの電位より高い状態で、ゲートＧとエ
ミッタＥの電位を０Ｖにすると、ｐ型埋め込みゲート領
域９と、隣接するｎ型チャネル領域５の接合部から、接
合部のビルトイン電圧に応じて空乏層が広がり、チャネ
ル領域５をピンチオフにする。また、ｐ型ベース領域３
とｎ型ドリフト層２との接合部、及びｐ型埋め込みゲー
ト領域９とｎ型ドリフト層２の接合部から、コレクタ電
極２０側のｎ型ドリフト層２に空乏層が広がり、エミッ
タＥ−コレクタＣ間の電流が遮断されるノーマリオフの
状態となる。コレクタ電圧が高い場合でも、ｐ型埋め込
みゲート領域９がゲート電位に保たれているため、ノー
マリオフの状態が維持され高耐圧の電圧駆動型バイポー
ラトランジスタを実現できる。
【００２５】コレクタＣの電位が、エミッタＥの電位に
対して、ｐｎ接合のビルトイン電圧以上に高くなり、か
つゲートＧの電位が、エミッタＥの電位に対して、ｐｎ
接合のビルトイン電圧よりも高くなるようなゲート電圧
をゲートＧに印加すると、ゲート絶縁膜７の近傍のチャ
ネル領域５に蓄積層が形成される。電流は、コレクタＣ
からｎ型チャネル領域５の蓄積層を通り、ｎ型ソース領
域６へ流入し、ベース電極２３を経て、ｐ型ベース領域
３へ流入する。ベース領域３へ流入する電流はバイポー
ラトランジスタのベース電流となり、コレクタＣからｐ
型ベース領域３を通ってエミッタＥに電流が流れて、バ
イポーラトランジスタはオンとなる。ゲートＧのゲート
電圧を高くすると、ＦＥＴの電界効果にもとづく蓄積効
果によりチャネル領域５の抵抗が低くなり、ベース電極
２３を経てｐ型ベース領域３に流入するベース電流が増
加する。その結果、オン抵抗はさらに低くなりコレクタ
Ｃ−エミッタＥ間を流れる電流は増加する。
対して、ｐｎ接合のビルトイン電圧以上に高くなり、か
つゲートＧの電位が、エミッタＥの電位に対して、ｐｎ
接合のビルトイン電圧よりも高くなるようなゲート電圧
をゲートＧに印加すると、ゲート絶縁膜７の近傍のチャ
ネル領域５に蓄積層が形成される。電流は、コレクタＣ
からｎ型チャネル領域５の蓄積層を通り、ｎ型ソース領
域６へ流入し、ベース電極２３を経て、ｐ型ベース領域
３へ流入する。ベース領域３へ流入する電流はバイポー
ラトランジスタのベース電流となり、コレクタＣからｐ
型ベース領域３を通ってエミッタＥに電流が流れて、バ
イポーラトランジスタはオンとなる。ゲートＧのゲート
電圧を高くすると、ＦＥＴの電界効果にもとづく蓄積効
果によりチャネル領域５の抵抗が低くなり、ベース電極
２３を経てｐ型ベース領域３に流入するベース電流が増
加する。その結果、オン抵抗はさらに低くなりコレクタ
Ｃ−エミッタＥ間を流れる電流は増加する。
【００２６】本実施例の電圧駆動型バイポーラトランジ
スタは、ＦＥＴのゲートＧに印加するゲート電圧で駆動
されるため、ゲートＧを駆動する電力は少なくてすむ。
本実施例の電圧駆動型バイポーラトランジスタの耐圧は
約５．６ｋＶであった。また、コレクタＣ−エミッタＥ
間の抵抗とエミッタ電極の面積の積で表される特性オン
抵抗は、ゲート電圧を５Ｖとした場合約１５ｍΩ・ｃｍ
2であった。また、ゲート電圧を５Ｖ以上にし、ｐ型埋
め込みゲート領域９からホールを注入すると、少ないホ
ールの注入で伝導度変調が生じ、さらに低い特性オン抵
抗、ひいては低いオン電圧の電圧駆動型バイポーラトラ
ンジスタが実現できる。
スタは、ＦＥＴのゲートＧに印加するゲート電圧で駆動
されるため、ゲートＧを駆動する電力は少なくてすむ。
本実施例の電圧駆動型バイポーラトランジスタの耐圧は
約５．６ｋＶであった。また、コレクタＣ−エミッタＥ
間の抵抗とエミッタ電極の面積の積で表される特性オン
抵抗は、ゲート電圧を５Ｖとした場合約１５ｍΩ・ｃｍ
2であった。また、ゲート電圧を５Ｖ以上にし、ｐ型埋
め込みゲート領域９からホールを注入すると、少ないホ
ールの注入で伝導度変調が生じ、さらに低い特性オン抵
抗、ひいては低いオン電圧の電圧駆動型バイポーラトラ
ンジスタが実現できる。
【００２７】《第２実施例》図３は、本発明の第２実施
例の電圧駆動型バイポーラトランジスタのセグメントの
側断面図である。図３に示す構成では、図１におけるエ
ミッタ領域４が、複数（図３では３個）のエミッタ領域
４Ａに分割されており、ｐ型ベース領域３の一部がエミ
ッタ電極２１と接している。
例の電圧駆動型バイポーラトランジスタのセグメントの
側断面図である。図３に示す構成では、図１におけるエ
ミッタ領域４が、複数（図３では３個）のエミッタ領域
４Ａに分割されており、ｐ型ベース領域３の一部がエミ
ッタ電極２１と接している。
【００２８】図３において、コレクタＣの電位がエミッ
タＥの電位より高い状態で、ゲートＧにエミッタＥより
高い電圧を印加すると、コレクタＣからチャネル領域５
を通ってベース電流がｐ型ベース領域３に流れ込む。ベ
ース電流はｎ型エミッタ領域４Ａを通らずにｐ型ベース
領域３から直接エミッタＥに流入する。したがって、コ
レクタＣの電位がビルトイン電圧以下の場合でも、コレ
クタＣからエミッタＥに電流を流すことが出来るので、
電圧駆動型バイポーラトランジスタのオン抵抗は低くな
る。ゲートＧの電圧をさらに高くすると、チャネル領域
５の空乏層が狭くなる。その結果チャネル抵抗が下が
り、ベース電流が増加する。これにより、ｐ型ベース領
域３内においてｎ型エミッタ領域４Ａの下方の電位が上
昇する。この電位が、ｎ型エミッタ領域４Ａとｐ型ベー
ス領域３の間のビルトイン電圧より高くなると、バイポ
ーラトランジスタがオンする。この電圧駆動型バイポー
ラトランジスタにおいて、ゲート電圧を２．５Ｖと低く
した場合でも、特性オン抵抗は５０ｍΩ・ｃｍ2であっ
た。ゲート電圧を５Ｖとした場合は、実施例１と同じ約
１５ｍΩ・ｃｍ2であった。
タＥの電位より高い状態で、ゲートＧにエミッタＥより
高い電圧を印加すると、コレクタＣからチャネル領域５
を通ってベース電流がｐ型ベース領域３に流れ込む。ベ
ース電流はｎ型エミッタ領域４Ａを通らずにｐ型ベース
領域３から直接エミッタＥに流入する。したがって、コ
レクタＣの電位がビルトイン電圧以下の場合でも、コレ
クタＣからエミッタＥに電流を流すことが出来るので、
電圧駆動型バイポーラトランジスタのオン抵抗は低くな
る。ゲートＧの電圧をさらに高くすると、チャネル領域
５の空乏層が狭くなる。その結果チャネル抵抗が下が
り、ベース電流が増加する。これにより、ｐ型ベース領
域３内においてｎ型エミッタ領域４Ａの下方の電位が上
昇する。この電位が、ｎ型エミッタ領域４Ａとｐ型ベー
ス領域３の間のビルトイン電圧より高くなると、バイポ
ーラトランジスタがオンする。この電圧駆動型バイポー
ラトランジスタにおいて、ゲート電圧を２．５Ｖと低く
した場合でも、特性オン抵抗は５０ｍΩ・ｃｍ2であっ
た。ゲート電圧を５Ｖとした場合は、実施例１と同じ約
１５ｍΩ・ｃｍ2であった。
【００２９】《第３実施例》図４は、本発明の第３実施
例の電圧駆動型バイポーラトランジスタのセグメントの
側断面図である。本実施例において、ｎ型ドリフト層２
の上にｐ型ベース領域３とｐ型埋め込みゲート領域９を
形成した後、さらにそれらの上に低不純物濃度ｎ型層を
形成する工程までは第１実施例と同じである。本実施例
では、形成された低不純物濃度ｎ型層の内の、チャネル
領域５、エミッタ側部領域１０及び次の工程で高不純物
濃度のｎ型エミッタ領域４になされる部分を残して他の
部分を除去する。次に窒素等のイオン打ち込みにより、
高不純物濃度のｎ型エミッタ領域４とソース領域６を形
成する。この構造により、ｎ型エミッタ領域４が接する
部分のｐ型ベース領域３が第１実施例のものより厚くな
る。その結果オフ時にｐ型ベース領域３に広がる空乏層
がｎ型エミッタ領域４に到達して、コレクタ電圧（パン
チスルー電圧）を高くすることができ、高耐圧化が図れ
る。本実施例の電圧駆動型バイポーラトランジスタの耐
圧は、６ｋＶであった。また、ｎ型エミッタ領域４を厚
くすることができるので、その抵抗を第１実施例のもの
の半分以下に低減することができる。
例の電圧駆動型バイポーラトランジスタのセグメントの
側断面図である。本実施例において、ｎ型ドリフト層２
の上にｐ型ベース領域３とｐ型埋め込みゲート領域９を
形成した後、さらにそれらの上に低不純物濃度ｎ型層を
形成する工程までは第１実施例と同じである。本実施例
では、形成された低不純物濃度ｎ型層の内の、チャネル
領域５、エミッタ側部領域１０及び次の工程で高不純物
濃度のｎ型エミッタ領域４になされる部分を残して他の
部分を除去する。次に窒素等のイオン打ち込みにより、
高不純物濃度のｎ型エミッタ領域４とソース領域６を形
成する。この構造により、ｎ型エミッタ領域４が接する
部分のｐ型ベース領域３が第１実施例のものより厚くな
る。その結果オフ時にｐ型ベース領域３に広がる空乏層
がｎ型エミッタ領域４に到達して、コレクタ電圧（パン
チスルー電圧）を高くすることができ、高耐圧化が図れ
る。本実施例の電圧駆動型バイポーラトランジスタの耐
圧は、６ｋＶであった。また、ｎ型エミッタ領域４を厚
くすることができるので、その抵抗を第１実施例のもの
の半分以下に低減することができる。
【００３０】《第４実施例》図５は、本発明の第４実施
例の電圧駆動型バイポーラトランジスタのセグメントの
側断面図である。第１実施例の構成と異なるのは、埋め
込みゲート領域９の近傍のｎ型ドリフト層２にｐ型埋め
込みゲートコンタクト領域１１を設け、かつその上にｐ
型ゲートコンタクト領域１２を設けた点である。ｐ型ゲ
ートコンタクト領域１２には、ゲート電極２２が接して
いる。この構造により、オフ時に、ｐ型埋め込みゲート
コンタクト領域１１とｐ型埋め込みゲート領域９との間
に空乏層が広がる。これにより、コレクタＣとｎ型ソー
ス領域６の間を、電流が流れないピンチオフ状態にする
ことができるので、電圧駆動型バイポーラトランジスタ
の高耐圧化が図れる。図６は図５のVI−VI断面図であ
る。図６に示すように、ｐ型埋め込みゲートコンタクト
領域１１とｐ型埋め込みゲート領域９との間に、ｐ型領
域１１Ａを設けて両者を接続すれば、ｐ型埋め込みゲー
ト領域９とゲート電極７とを接続するために、図１及び
図２に示すように、をチャネル領域５に孔を掘ってゲー
ト電極２２Ａを設ける必要がない。そのため、チャネル
領域５の通電面積を大きくすることができ面積効率が改
善される。
例の電圧駆動型バイポーラトランジスタのセグメントの
側断面図である。第１実施例の構成と異なるのは、埋め
込みゲート領域９の近傍のｎ型ドリフト層２にｐ型埋め
込みゲートコンタクト領域１１を設け、かつその上にｐ
型ゲートコンタクト領域１２を設けた点である。ｐ型ゲ
ートコンタクト領域１２には、ゲート電極２２が接して
いる。この構造により、オフ時に、ｐ型埋め込みゲート
コンタクト領域１１とｐ型埋め込みゲート領域９との間
に空乏層が広がる。これにより、コレクタＣとｎ型ソー
ス領域６の間を、電流が流れないピンチオフ状態にする
ことができるので、電圧駆動型バイポーラトランジスタ
の高耐圧化が図れる。図６は図５のVI−VI断面図であ
る。図６に示すように、ｐ型埋め込みゲートコンタクト
領域１１とｐ型埋め込みゲート領域９との間に、ｐ型領
域１１Ａを設けて両者を接続すれば、ｐ型埋め込みゲー
ト領域９とゲート電極７とを接続するために、図１及び
図２に示すように、をチャネル領域５に孔を掘ってゲー
ト電極２２Ａを設ける必要がない。そのため、チャネル
領域５の通電面積を大きくすることができ面積効率が改
善される。
【００３１】また、この構造においては、ゲートＧとチ
ャネル領域５間の電圧がビルトイン電圧以下になるよう
にゲート電圧を印加すると、チャネル領域５に広がる空
乏層が図の上下方向のみならず左右方向にも狭くなり、
チャネル幅が広くなる。その結果低いゲート電圧でもオ
ン抵抗が低くなる。オフ時には、チャネル領域５の全域
に空乏層が拡がるので、ノーマリオフが容易に実現でき
る。
ャネル領域５間の電圧がビルトイン電圧以下になるよう
にゲート電圧を印加すると、チャネル領域５に広がる空
乏層が図の上下方向のみならず左右方向にも狭くなり、
チャネル幅が広くなる。その結果低いゲート電圧でもオ
ン抵抗が低くなる。オフ時には、チャネル領域５の全域
に空乏層が拡がるので、ノーマリオフが容易に実現でき
る。
【００３２】《第５実施例》図７は、本発明の第５実施
例の電圧駆動型バイポーラトランジスタの１個のセグメ
ントとその両隣りのセグメントの一部を示す側断面図で
ある。第５実施例においては、ｎ型ソース領域６を取り
囲むようにｎ型チャネル領域５を形成している。チャネ
ル領域５には、絶縁膜８を介して、２個のゲート電極２
２Ｂ、２２Ｃが対向している。ｎ型ソース領域６に接続
されたベース電極２３は、同一セグメントのｐ型ベース
領域３に接続されると共に、図の左方に隣接するセグメ
ントのｐ型ベース領域３Ａにも接続されている。同様に
して、ｐ型ベース領域３の右端部には、右方に隣接する
セグメントのベース電極２３Ａが接続されている。その
他の構成は図４の第３実施例と同様であるので重複する
説明を省略する。この構成により、チャネル領域５の面
積が広がりチャネル抵抗が小さくなるため、ｎ型チャネ
ル領域５にコレクタから流れ込む電流を大きくすること
ができる。また、ｐ型ベース領域３には、左右両方のベ
ース電極２３、２３Ａからベース電流が流入するので、
ｐ型ベース領域３に流れ込むベース電流を増加させるこ
とができる。その結果、バイポーラトランジスタのコレ
クタＣからエミッタＥに流れる電流を大きくでき、電圧
駆動型バイポーラトランジスタの大電流化が実現でき
る。
例の電圧駆動型バイポーラトランジスタの１個のセグメ
ントとその両隣りのセグメントの一部を示す側断面図で
ある。第５実施例においては、ｎ型ソース領域６を取り
囲むようにｎ型チャネル領域５を形成している。チャネ
ル領域５には、絶縁膜８を介して、２個のゲート電極２
２Ｂ、２２Ｃが対向している。ｎ型ソース領域６に接続
されたベース電極２３は、同一セグメントのｐ型ベース
領域３に接続されると共に、図の左方に隣接するセグメ
ントのｐ型ベース領域３Ａにも接続されている。同様に
して、ｐ型ベース領域３の右端部には、右方に隣接する
セグメントのベース電極２３Ａが接続されている。その
他の構成は図４の第３実施例と同様であるので重複する
説明を省略する。この構成により、チャネル領域５の面
積が広がりチャネル抵抗が小さくなるため、ｎ型チャネ
ル領域５にコレクタから流れ込む電流を大きくすること
ができる。また、ｐ型ベース領域３には、左右両方のベ
ース電極２３、２３Ａからベース電流が流入するので、
ｐ型ベース領域３に流れ込むベース電流を増加させるこ
とができる。その結果、バイポーラトランジスタのコレ
クタＣからエミッタＥに流れる電流を大きくでき、電圧
駆動型バイポーラトランジスタの大電流化が実現でき
る。
【００３３】《第６実施例》図８は、本発明の第６実施
例の電圧駆動型サイリスタのセグメントの側断面図であ
る。本実施例のサイリスタは、第１実施例において用い
たｎ型ＳｉＣ基板の代わりにｐ型ＳｉＣ基板を用いて構
成する。サイリスタのアノード領域１３として機能す
る、高不純物濃度ｐ型ＳｉＣ基板を用意し、その一方の
表面に１０14から１０16ａｔｍ／ｃｍ3の低不純物濃度
のｎ型ドリフト層２を気相成長法等により形成する。ア
ノード領域１３にはアノード電極２４が設けられてい
る。ｐ型ゲート領域１５及び埋め込みゲート領域９をア
ルミニウム等のイオン打ち込みなどによって形成してい
る。ｐ型ゲート領域１５の一部分に高不純物濃度のｎ型
カソード領域１４を形成し、その上にカソード電極２５
を設けている。その他の構成は第１実施例の電圧駆動型
バイポーラトランジスタと同じである。ゲートＧ及びカ
ソードＫを０Ｖとし、アノードＡに正の電圧を印加する
と、ｐ型埋め込みゲート領域９とそれに接するｎ型チャ
ネル領域５との接合部からビルトイン電圧による空乏層
が広がり、チャネル領域５をピンチにオフする。また、
ｐ型埋め込みゲート領域９及びｐ型ゲート領域１５とｎ
型ドリフト層２とのそれぞれ接合部からアノードＡ側に
空乏層が広がりこれらの接合部が電圧を分担するため、
順方向電圧に対する耐電圧が高くなる。
例の電圧駆動型サイリスタのセグメントの側断面図であ
る。本実施例のサイリスタは、第１実施例において用い
たｎ型ＳｉＣ基板の代わりにｐ型ＳｉＣ基板を用いて構
成する。サイリスタのアノード領域１３として機能す
る、高不純物濃度ｐ型ＳｉＣ基板を用意し、その一方の
表面に１０14から１０16ａｔｍ／ｃｍ3の低不純物濃度
のｎ型ドリフト層２を気相成長法等により形成する。ア
ノード領域１３にはアノード電極２４が設けられてい
る。ｐ型ゲート領域１５及び埋め込みゲート領域９をア
ルミニウム等のイオン打ち込みなどによって形成してい
る。ｐ型ゲート領域１５の一部分に高不純物濃度のｎ型
カソード領域１４を形成し、その上にカソード電極２５
を設けている。その他の構成は第１実施例の電圧駆動型
バイポーラトランジスタと同じである。ゲートＧ及びカ
ソードＫを０Ｖとし、アノードＡに正の電圧を印加する
と、ｐ型埋め込みゲート領域９とそれに接するｎ型チャ
ネル領域５との接合部からビルトイン電圧による空乏層
が広がり、チャネル領域５をピンチにオフする。また、
ｐ型埋め込みゲート領域９及びｐ型ゲート領域１５とｎ
型ドリフト層２とのそれぞれ接合部からアノードＡ側に
空乏層が広がりこれらの接合部が電圧を分担するため、
順方向電圧に対する耐電圧が高くなる。
【００３４】また、ゲートＧ及びカソードＫを０Ｖと
し、アノードＡに負の電圧を印加すると、ｐ型アノード
領域１３とｎ型ドリフト層２との接合部から空乏層が広
がり、逆方向電圧に対する耐電圧が高くなる。したがっ
て、本実施例のサイリスタは順方向および逆方向ともに
高い耐電圧特性を有する。
し、アノードＡに負の電圧を印加すると、ｐ型アノード
領域１３とｎ型ドリフト層２との接合部から空乏層が広
がり、逆方向電圧に対する耐電圧が高くなる。したがっ
て、本実施例のサイリスタは順方向および逆方向ともに
高い耐電圧特性を有する。
【００３５】一方、アノードＡにビルトイン電圧以上の
電圧を印加し、ゲートＧにカソードＫを基準にしてビル
トイン電圧以上の電圧を印加すると、チャネル領域５内
の、ゲート酸化膜７に接する部分の近傍に蓄積層が形成
される。その結果アノードＡから補助ゲート電極２６を
通って、ｐ型ゲート領域１５に電流が流れ、ｐ型アノー
ド領域１３、ｎ型ドリフト層２、ｐ型ゲート領域１５、
ｎ型カソード領域１４から成るのサイリスタ部分がオン
となる。ｎ型ドリフト層２内にｐ型アノード領域１３か
ら正孔が注入されるため、伝導度変調が生じ、高電流密
度領域でのオン抵抗が大幅に低減する。耐電圧５．６ｋ
Ｖのサイリスタの場合、特性オン抵抗を１０ｍΩ・ｃｍ
2以下にすることができた。
電圧を印加し、ゲートＧにカソードＫを基準にしてビル
トイン電圧以上の電圧を印加すると、チャネル領域５内
の、ゲート酸化膜７に接する部分の近傍に蓄積層が形成
される。その結果アノードＡから補助ゲート電極２６を
通って、ｐ型ゲート領域１５に電流が流れ、ｐ型アノー
ド領域１３、ｎ型ドリフト層２、ｐ型ゲート領域１５、
ｎ型カソード領域１４から成るのサイリスタ部分がオン
となる。ｎ型ドリフト層２内にｐ型アノード領域１３か
ら正孔が注入されるため、伝導度変調が生じ、高電流密
度領域でのオン抵抗が大幅に低減する。耐電圧５．６ｋ
Ｖのサイリスタの場合、特性オン抵抗を１０ｍΩ・ｃｍ
2以下にすることができた。
【００３６】《第７実施例》図９は、本発明の第７実施
例のゲートターンオフサイリスタ（Gate Turn OffThyri
stor，以下ＧＴＯと称する）のセグメントの側断面図で
ある。図９に示すＧＴＯは、図８に示すサイリスタの各
領域におけるｎ型のものをｐ型に、ｐ型のものをｎ型に
変えた構造を有している。さらにゲート電極２２に接続
されたゲートＧ１と、補助ゲート電極２６に接続された
補助ゲートＧ２とを備えている。ゲートＧ１、補助ゲー
トＧ２及びアノードＡの電位を０Ｖとし、カソードＫに
負の電圧を印加すると、ｎ型埋め込みゲート領域９と、
これに接するｐ型チャネル領域５との接合部からビルト
イン電圧による空乏層が広がる。この空乏層により、ｐ
型チャネル領域５がピンチオフとなるため、順方向の電
圧に対して優れた耐電圧特性を示す。また、ゲートＧ
１、補助ゲートＧ２及びアノードＡを０Ｖとし、カソー
ドＫに正の電圧を印加すると、ｎ型カソード領域１４と
ｐ型ドリフト層２との接合部から空乏層が広がり、逆電
圧に対して高い耐電圧性を示す。すなわち、順方向およ
び逆方向の両方向において高耐圧が実現できる。一方、
カソードＫに、逆方向のビルトイン電圧以上の電圧を印
加し、ゲートＧ１にアノードＡを基準にして、ビルトイ
ン電圧以下の負の電圧を印加すると、ＧＴＯがオンす
る。このときｐ型ドリフト層２内にｎ型カソード領域１
４から電子が注入されるため、伝導度変調が生じ、高電
流密度領域でオン抵抗が大幅に低減する。ＧＴＯがオン
した状態において、ゲートＧ１の電圧を０Ｖとし、補助
ゲートＧ２に逆バイアス電圧を印加し、アノードＡとカ
ソードＫ間を流れる電流の一部を補助ゲートＧ２から引
き抜くことにより、ＧＴＯをオフ状態にすることができ
る。
例のゲートターンオフサイリスタ（Gate Turn OffThyri
stor，以下ＧＴＯと称する）のセグメントの側断面図で
ある。図９に示すＧＴＯは、図８に示すサイリスタの各
領域におけるｎ型のものをｐ型に、ｐ型のものをｎ型に
変えた構造を有している。さらにゲート電極２２に接続
されたゲートＧ１と、補助ゲート電極２６に接続された
補助ゲートＧ２とを備えている。ゲートＧ１、補助ゲー
トＧ２及びアノードＡの電位を０Ｖとし、カソードＫに
負の電圧を印加すると、ｎ型埋め込みゲート領域９と、
これに接するｐ型チャネル領域５との接合部からビルト
イン電圧による空乏層が広がる。この空乏層により、ｐ
型チャネル領域５がピンチオフとなるため、順方向の電
圧に対して優れた耐電圧特性を示す。また、ゲートＧ
１、補助ゲートＧ２及びアノードＡを０Ｖとし、カソー
ドＫに正の電圧を印加すると、ｎ型カソード領域１４と
ｐ型ドリフト層２との接合部から空乏層が広がり、逆電
圧に対して高い耐電圧性を示す。すなわち、順方向およ
び逆方向の両方向において高耐圧が実現できる。一方、
カソードＫに、逆方向のビルトイン電圧以上の電圧を印
加し、ゲートＧ１にアノードＡを基準にして、ビルトイ
ン電圧以下の負の電圧を印加すると、ＧＴＯがオンす
る。このときｐ型ドリフト層２内にｎ型カソード領域１
４から電子が注入されるため、伝導度変調が生じ、高電
流密度領域でオン抵抗が大幅に低減する。ＧＴＯがオン
した状態において、ゲートＧ１の電圧を０Ｖとし、補助
ゲートＧ２に逆バイアス電圧を印加し、アノードＡとカ
ソードＫ間を流れる電流の一部を補助ゲートＧ２から引
き抜くことにより、ＧＴＯをオフ状態にすることができ
る。
【００３７】《第８実施例》図１０は、本発明の第８実
施例の電圧駆動型バイポーラトランジスタのセグメント
の側断面図である。本実施例においてはｎ型ドリフト層
２の表面近傍の大部分の領域にｐ型ベース領域３を形成
している。ｐ型ベース領域３の図において右側部分に高
不純物濃度の複数のｎ型エミッタ領域４Ａを形成する。
前記ｐ型ベース領域３の構造を除いて、本実施例の電圧
駆動型バイポーラトランジスタの構成は、図３に示す実
施例２の電圧駆動型バイポーラトランジスタと同様であ
る。本実施例では埋め込みゲート領域（図３の９）を設
けていないので、図３におけるように、埋め込みゲート
領域９をゲートＧに接続するための埋め込みゲート電極
２２Ａを設ける必要がない。従って、チャネル領域５の
面積が埋め込みゲート電極２２Ａの分だけ増加し、チッ
プ面積の利用効率が良く、製造プロセスも簡略化でき
る。また、複数の分割したｎ型エミッタ領域４Ａを有
し、ｐ型ベース領域３がエミッタ電極２１と接してい
る。従ってコレクタ電位がビルトイン電圧以下のときで
も、ゲートＧにビルトイン電圧以下の電圧を加えること
により、ｎ型エミッタ領域４を経ずに、コレクタＣから
エミッタＥに電流が流れる。その結果オン抵抗の低い電
圧駆動型バイポーラトランジスタが実現できる。
施例の電圧駆動型バイポーラトランジスタのセグメント
の側断面図である。本実施例においてはｎ型ドリフト層
２の表面近傍の大部分の領域にｐ型ベース領域３を形成
している。ｐ型ベース領域３の図において右側部分に高
不純物濃度の複数のｎ型エミッタ領域４Ａを形成する。
前記ｐ型ベース領域３の構造を除いて、本実施例の電圧
駆動型バイポーラトランジスタの構成は、図３に示す実
施例２の電圧駆動型バイポーラトランジスタと同様であ
る。本実施例では埋め込みゲート領域（図３の９）を設
けていないので、図３におけるように、埋め込みゲート
領域９をゲートＧに接続するための埋め込みゲート電極
２２Ａを設ける必要がない。従って、チャネル領域５の
面積が埋め込みゲート電極２２Ａの分だけ増加し、チッ
プ面積の利用効率が良く、製造プロセスも簡略化でき
る。また、複数の分割したｎ型エミッタ領域４Ａを有
し、ｐ型ベース領域３がエミッタ電極２１と接してい
る。従ってコレクタ電位がビルトイン電圧以下のときで
も、ゲートＧにビルトイン電圧以下の電圧を加えること
により、ｎ型エミッタ領域４を経ずに、コレクタＣから
エミッタＥに電流が流れる。その結果オン抵抗の低い電
圧駆動型バイポーラトランジスタが実現できる。
【００３８】以上、第１から第８の実施例を説明した
が、本発明はさらに多くの適用範囲を有し、他の派生構
造をカバーするものである。例えば電流を制御する素子
は、ＩＧＢＴ等でもよい。前記各実施例では、ＳｉＣを
用いた素子の場合のみを述べたが、本発明はシリコン、
ガリウムヒ素等の他の半導体材料を用いた素子にも適用
できる。特に、ダイヤモンド、ガリウムナイトライドな
どのワイドギャップ半導体材料を用いた素子に有効であ
る。前記実施例のｎ型領域をｐ型領域に、ｐ型領域をｎ
型領域に置き変える場合でも、本発明の構成を適用でき
る。
が、本発明はさらに多くの適用範囲を有し、他の派生構
造をカバーするものである。例えば電流を制御する素子
は、ＩＧＢＴ等でもよい。前記各実施例では、ＳｉＣを
用いた素子の場合のみを述べたが、本発明はシリコン、
ガリウムヒ素等の他の半導体材料を用いた素子にも適用
できる。特に、ダイヤモンド、ガリウムナイトライドな
どのワイドギャップ半導体材料を用いた素子に有効であ
る。前記実施例のｎ型領域をｐ型領域に、ｐ型領域をｎ
型領域に置き変える場合でも、本発明の構成を適用でき
る。
【００３９】
【発明の効果】以上各実施例の説明から明らかなよう
に、本発明の電圧駆動型バイポーラ半導体装置は、バイ
ポーラ半導体装置のベースの駆動を蓄積型の電界効果半
導体装置で行う。すなわち、電流を制御する半導体素子
をバイポーラトランジスタなどのバイポーラ半導体装置
で構成し、これを駆動する半導体素子をＦＥＴで構成す
る。これにより、小さいゲート駆動電力で、大電流を制
御できる低い特性オン抵抗を有する電圧駆動型バイポー
ラトランジスタが実現できる。
に、本発明の電圧駆動型バイポーラ半導体装置は、バイ
ポーラ半導体装置のベースの駆動を蓄積型の電界効果半
導体装置で行う。すなわち、電流を制御する半導体素子
をバイポーラトランジスタなどのバイポーラ半導体装置
で構成し、これを駆動する半導体素子をＦＥＴで構成す
る。これにより、小さいゲート駆動電力で、大電流を制
御できる低い特性オン抵抗を有する電圧駆動型バイポー
ラトランジスタが実現できる。
【００４０】前記電界効果半導体装置に埋め込みゲート
領域を設けることにより、バイポーラ半導体装置のベー
ス電流を増加させることができ、低いオン電圧で、大電
流を通電できる。電圧遮断時に、ベース領域の電位が上
昇しないため、高耐圧を実現できる。エミッタ領域を複
数の領域に分割し、ベース領域をエミッタ電極に接触さ
せることにより、ゲート電圧がビルトイン電圧以下のの
ときでも半導体装置をオンさせることができ、更に低い
オン抵抗の電圧駆動型バイポーラ半導体装置を実現でき
る。
領域を設けることにより、バイポーラ半導体装置のベー
ス電流を増加させることができ、低いオン電圧で、大電
流を通電できる。電圧遮断時に、ベース領域の電位が上
昇しないため、高耐圧を実現できる。エミッタ領域を複
数の領域に分割し、ベース領域をエミッタ電極に接触さ
せることにより、ゲート電圧がビルトイン電圧以下のの
ときでも半導体装置をオンさせることができ、更に低い
オン抵抗の電圧駆動型バイポーラ半導体装置を実現でき
る。
【図１】本発明の第１実施例の電圧駆動型バイポーラト
ランジスタの側断面図
ランジスタの側断面図
【図２】第１実施例の電圧駆動型バイポーラトランジス
タの電極配置を示す平面図
タの電極配置を示す平面図
【図３】本発明の第２実施例の電圧駆動型バイポーラト
ランジスタの側断面図
ランジスタの側断面図
【図４】本発明の第３実施例の電圧駆動型バイポーラト
ランジスタの側断面図
ランジスタの側断面図
【図５】本発明の第４実施例の電圧駆動型バイポーラト
ランジスタの側断面図
ランジスタの側断面図
【図６】図５のVI−VI断面例
【図７】本発明の第５実施例の電圧駆動型バイポーラト
ランジスタの側断面図
ランジスタの側断面図
【図８】本発明の第６実施例の電圧駆動型バイポーラ半
導体装置としてのサイリスタの側断面図
導体装置としてのサイリスタの側断面図
【図９】本発明の第７実施例の電圧駆動型バイポーラ半
導体装置としてのＧＴＯの側断面図
導体装置としてのＧＴＯの側断面図
【図１０】本発明の第８実施例の電圧駆動型バイポーラ
トランジスタの側断面図
トランジスタの側断面図
【図１１】従来のバイポーラトランジスタの側断面図
１：コレクタ領域 ２：ドリフト層 ３：ベース領域 ４：エミッタ領域 ４Ａ：エミッタ領域 ５：チャネル領域 ６：ソース領域 ７：ゲート絶縁膜 ８：絶縁膜 ９：埋め込みゲート領域 １０：領域 １１：埋め込みゲートコンタクト領域 １２：ゲートコンタクト領域 １３：アノード領域 １４：カソード領域 １５：ゲート領域 ２０：コレクタ電極 ２１：エミッタ電極 ２２：ゲート電極 ２２Ａ：埋め込みゲート電極 ２３：ベース電極 ２４：アノード電極 ２５：カソード電極 ２６：補助ゲート電極 １０１：コレクタ領域 １０２：ドリフト層 １０３：ベース領域 １０４：エミッタ領域 １１０：コレクタ電極 １１１：エミッタ電極 １１２：ベース電極
Claims (12)
- 【請求項１】 第１の導電型のコレクタ領域、このコレ
クタ領域内に形成した第２の導電型のベース領域、及び
前記ベース領域内に形成した第１の導電型のエミッタ領
域、を有するバイポーラ半導体装置、 前記バイポーラ半導体装置のコレクタ領域内に形成した
埋め込みゲート領域、及び前記埋め込みゲート領域の上
に形成したソース領域を有する蓄積型の電圧駆動半導体
装置、及び前記蓄積型の電圧駆動半導体装置のソース領
域と前記バイポーラ半導体装置のベース領域とを接続す
るベース電極を備える電圧駆動型バイポーラ半導体装
置。 - 【請求項２】 第１の導電型のコレクタ領域、 前記コレクタ領域内に形成した第２の導電型のベース領
域、 前記ベース領域内に形成した第１の導電型のエミッタ領
域、 前記ベース領域の近傍のコレクタ領域内に形成した第２
の導電型の埋込ゲート領域、 前記埋込ゲート領域の上に形成した第１の導電型のチャ
ネル領域、 前記チャネル領域にゲート絶縁膜を介して対向するとと
もに、前記埋込ゲート領域に接続されたゲート電極、及
び前記チャネル領域と前記ベース領域とを接続するベー
ス電極を備える電圧駆動型バイポーラ半導体装置。 - 【請求項３】 高不純物濃度の第１の導電型のコレクタ
領域、 前記コレクタ領域の一方の面に形成したコレクタ電極、 前記コレクタ領域の他方の面の上に形成した低不純物濃
度の第１の導電型のドリフト領域、 前記ドリフト領域の前記コレクタ領域に接する面とは反
対側の面の一部分に形成した第２の導電型のベース領
域、 前記ベース領域内の一部分に形成した第１の導電型のエ
ミッタ領域、 前記エミッタ領域内に形成したエミッタ電極、 前記ドリフト領域においてベース領域の近傍に形成した
第２の導電型の埋込ゲート領域、 前記埋込ゲート領域の上に形成した低不純物濃度の第１
の導電型のチャネル領域、 前記チャネル領域にゲート絶縁膜を介して対向するとと
もに、前記埋込ゲート領域に接続されたゲート電極、 前記チャネル領域の一部分に形成した高不純物濃度の第
１の導電型のソース領域、及び前記ソース領域と前記ベ
ース領域とを接続するベース電極を備える電圧駆動型バ
イポーラ半導体装置。 - 【請求項４】 前記チャネル領域を複数の領域に分割
し、隣り合う各チャネル領域の間に前記埋込ゲート領域
に接続された埋込ゲート電極を設けたことを特徴とする
請求項２又は３記載の電圧駆動型バイポーラ半導体装
置。 - 【請求項５】 前記エミッタ領域を、複数の領域に分割
し、前記ベース領域がエミッタ電極に接することを特徴
とする請求項１、２又は３記載の電圧駆動型バイポーラ
半導体装置。 - 【請求項６】 前記ベース領域の上に、高不純物濃度の
第１の導電型のエミッタ領域と低不純物濃度の第１の導
電型のエミッタ領域とを形成し、前記エミッタ電極を前
記高不純物濃度の第１の導電型のエミッタ領域に設けた
ことを特徴とする請求項１、２又は３記載の電圧駆動型
バイポーラ半導体装置。 - 【請求項７】 前記埋込ゲート領域の近傍のドリフト領
域に形成した、第２の導電型の埋込ゲートコンタクト領
域、 前記埋込ゲートコンタクト領域に接するように形成し
た、第２の導電型の別のゲートコンタクト領域、及び一
部分が前記別のゲートコンタクト領域に接し、前記一部
分を除く他の部分が絶縁物を介して第１の導電型のチャ
ネル領域に対向しているゲート電極を更に備える請求項
２又は３記載の電圧駆動型バイポーラ半導体装置。 - 【請求項８】 高不純物濃度の第１の導電型のコレクタ
領域、 前記コレクタ領域の一方の面上に形成したコレクタ電
極、 前記コレクタ領域の他方の面上に形成した低不純物濃度
の第１の導電型のドリフト領域、 前記ドリフト領域の前記コレクタ領域に接する面の反対
面の一部分に形成した第２の導電型のベース領域と埋込
ゲート領域、 前記ベース領域の上に形成した高不純物濃度の第１の導
電型のエミッタ領域、前記エミッタ領域の上に設けたエ
ミッタ電極、 前記埋込ゲート領域の上に形成した低不純物濃度の第１
の導電型のチャネル領域、 前記チャネル領域の一部分に形成された高不純物濃度の
第１の導電型のソース領域、 前記チャネル領域にゲート絶縁膜を介して対向するとと
もに前記埋込ゲート領域に接続されたゲート電極、及び
中央部が前記ソース領域に接続され、両端部が前記埋込
ゲート領域の両側のベース領域に接続されたベース電
極、 を備える電圧駆動型バイポーラ半導体装置。 - 【請求項９】 高不純物濃度の第２の導電型のアノード
領域、 前記アノード領域の一方の面に形成したアノード電極、 前記アノード領域の他方の面に形成した低不純物濃度の
第１の導電型のドリフト領域、 前記ドリフト領域の前記アノード領域に接する面の反対
面の一部分に形成した第２の導電型のゲート領域、 前記ゲート領域内の一部分に形成した第１の導電型のカ
ソード領域、 前記カソード領域の上に形成したカソード電極、 前記ゲート領域の近傍のドリフト領域内に形成した第２
の導電型の埋込ゲート領域、 前記埋込ゲート領域の上に形成した低不純物濃度の第１
の導電型のチャネル領域、 前記チャネル領域にゲート絶縁膜を介して対向するとと
もに、前記埋込ゲート領域に接続されたゲート電極、 前記チャネル領域内の一部分に形成した高不純物濃度の
第１の導電型のソース領域、及び前記ソース領域と前記
ゲート領域とを接続する補助ゲート電極を備える電圧駆
動型バイポーラ半導体装置。 - 【請求項１０】 高不純物濃度の第１の導電型のカソー
ド領域、 前記カソード領域の一方の面に形成したカソード電極、 前記カソード領域の他方の面に形成した低不純物濃度の
第２の導電型のドリフト領域、 前記ドリフト領域の前記カソード領域に接する面の反対
面の一部分に形成した第１の導電型のゲート領域、 前記ゲート領域内の一部分に形成した第２の導電型のア
ノード領域、 前記アノード領域上に形成したアノード電極、 前記ゲート領域の近傍のドリフト領域内に形成した第１
の導電型の埋込ゲート領域、 前記埋込ゲート領域の上に形成した低不純物濃度の第２
の導電型のチャネル領 域、前記チャネル領域にゲート絶縁膜を介して対向する
とともに、前記埋込ゲート領域に接続されたゲート電
極、 前記チャネル領域内の一部分に形成した高不純物濃度の
第２の導電型のソース領域、及び前記ソース領域と前記
ゲート領域とを接続するとともにゲート端子を有する補
助ゲート電極を備える電圧駆動型バイポーラ半導体装
置。 - 【請求項１１】 高不純物濃度の第１の導電型のコレク
タ領域、 前記コレクタ領域の一方の面に形成したコレクタ電極、 前記コレクタ領域の他方の面に形成した低不純物濃度の
第１の導電型のドリフト領域、 前記ドリフト領域の前記カソード領域に接する面の反対
面の一部分に形成した第２の導電型のベース領域、 前記ベース領域内の一部分に形成した高不純物濃度の第
１の導電型の複数のエミッタ領域、 前記エミッタ領域及びベース領域に接するように形成し
たエミッタ電極、 前記ベース領域の上に形成した低不純物濃度の第１の導
電型のチャネル領域、 前記チャネル領域にゲート絶縁膜を介して対向するゲー
ト電極、 前記チャネル領域内の一部分に形成した高不純物濃度の
第１の導電型のソース領域、及び前記ソース領域と前記
ベース領域とを接続するベース電極を備える電圧駆動型
バイポーラ半導体装置。 - 【請求項１２】 コレクタ領域として機能する高不純物
濃度の第１の導電型の基板の一方の面に低不純物濃度の
第１の導電型のドリフト層を形成するステップ、 前記ドリフト層の表面の一部分の所定の領域に金属のイ
オン打込みにより、第２の導電型のベース領域及び埋込
ゲート領域を形成するステップ、 前記ベース領域及び埋め込みゲート領域を形成した前記
ドリフト層の上に低不純物濃度の第１の導電型のチャネ
ル領域層を形成するステップ、 前記ゲート領域の上の前記チャネル領域層を除去するこ
とにより、前記埋込ベース領域の上にチャネル領域を形
成するステップ、 前記ベース領域の一部分と前記チャネル領域の一部分と
に、イオン打込みによる高不純物濃度の第１の導電型
の、エミッタ領域とソース領域とをそれぞれ形成するス
テップ、 前記ベース領域、エミッタ領域、チャネル領域及びソー
ス領域の上に絶縁膜を形成するステップ、 ソース領域、ベース領域、及びエミッタ領域の上のそれ
ぞれ所定部分の前記絶縁膜を除去するステップ、 前記絶縁膜を除去した、ソース領域とベース領域を接続
する金属膜のベース電極、前記チャネル領域に絶縁膜を
介して対向するゲート電極及び前記エミッタ領域に接す
るエミッタ電極を金属の膜により形成するステップ、及
び前記基板の他方の面にコレクタ電極を金属の膜で形成
するステップを備える電圧駆動型バイポーラ半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00076099A JP4700148B2 (ja) | 1999-01-05 | 1999-01-05 | 電圧駆動型バイポーラ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00076099A JP4700148B2 (ja) | 1999-01-05 | 1999-01-05 | 電圧駆動型バイポーラ半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000200791A true JP2000200791A (ja) | 2000-07-18 |
| JP2000200791A5 JP2000200791A5 (ja) | 2005-08-25 |
| JP4700148B2 JP4700148B2 (ja) | 2011-06-15 |
Family
ID=11482661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00076099A Expired - Fee Related JP4700148B2 (ja) | 1999-01-05 | 1999-01-05 | 電圧駆動型バイポーラ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4700148B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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