JP4634665B2 - キャパシタ内蔵回路基板及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、キャパシタ内蔵回路基板及びその製造方法に関し、特に実装基板とＬＳＩチップとの間に配置され、両者を電気的に接続するのに適したキャパシタ内蔵回路基板及びその製造方法に関する。
【０００２】
【従来の技術】
近年、大規模集積回路素子(ＬＳＩ)の高密度化が進むとともに、動作速度が年々上昇している。ＬＳＩの動作速度が上昇すると、電子回路のスイッチングに起因して、電源バスラインの電圧ノイズや電圧変動が発生しやすくなる。電圧ノイズや電圧変動を抑制するために、電源バスラインと接地バスラインとの間にデカップリングキャパシタを配置することが有効である。このデカップリングキャパシタを、ＬＳＩチップと実装基板（マザーボード）との間に配置される中間基板（インターポーザ）に内蔵する技術が提案されている。
【０００３】
【発明が解決しようとする課題】
デカップリングキャパシタの静電容量を大きくするために、誘電体材料としてバリウムストロンチウムタイタネート（（Ｂａ，Ｓｒ）ＴｉＯ3）等の高誘電率材料が使用される。ところが、中間基板には、信号用のビアも配置されている。中間基板の材料として高誘電率材料を使用すると、信号用ビアと電源バスラインとの間の寄生容量、及び信号用ビアと接地バスラインとの間の寄生容量が大きくなってしまう。この寄生容量の増大は、信号伝搬遅延をもたらす。
【０００４】
本発明の目的は、デカップリングキャパシタの静電容量を大きくし、かつ信号伝搬遅延の増大を抑制することが可能なキャパシタ内蔵回路基板及びその製造方法を提供することである。
【０００５】
【課題を解決するための手段】
本発明の一観点によると、
上面と底面とが画定され、誘電体材料で形成された誘電体層と、
各々が、前記誘電体層の上面から、該誘電体層内を経由し、該誘電体層の底面まで至り、導電性材料で形成された第１の接続部材、第２の接続部材、及び第３の接続部材と、
前記誘電体層の上面、底面、及び内部のいずれかに配置され、前記第１の接続部材に接続された第１の電極と、
前記誘電体層の上面、底面、及び内部のいずれかに配置され、該誘電体層の少なくとも一部を挟み、前記第１の電極とともにキャパシタを構成し、前記第２の接続部材に接続された第２の電極と
を有し、
前記誘電体層のうち、前記第３の接続部材に接する部分の誘電率が、他の部分の誘電率よりも低い低誘電率領域とされており、
前記低誘電率領域と、その他の領域との境界部分の誘電率が、前記第３の接続部材に近づくに従って徐々に低くなっているキャパシタ内蔵回路基板が提供される。
【０００６】
第１の接続部材と第２の接続部材とが、キャパシタにより結合される。一方を電源バスラインに接続し、他方を接地バスラインに接続すると、スイッチングに起因する電圧変動を抑制することができる。また、第３の接続部材の周囲の誘電率が低くされているため、第３の接続部材とその他の導電部材との間の寄生容量を少なくすることができる。第３の接続部材に印加される電気信号の伝搬遅延を抑制することができる。
【０００７】
本発明の他の観点によると、（ａ）厚さ方向に貫通する第１の導電性ビア、第２の導電性ビア、及び第３の導電性ビアが形成されたベース基板を準備する工程と、（ｂ）前記ベース基板の表面上に、前記第１の導電性ビアに接続され、前記第２及び第３の導電性ビアには重ならない第１の電極を形成する工程と、（ｃ）前記第１の電極を覆うように、誘電体材料からなる誘電体膜を形成する工程と、（ｄ）前記誘電体膜のうち、前記第３の導電性ビアの周囲の領域に、イオン注入を行うことにより、イオン注入された領域の誘電率を、他の領域の誘電率よりも低下させる工程と、（ｅ）前記誘電体膜の上に、該誘電体膜を挟んで前記第１の電極に対向し、かつ前記第２の導電性ビアに接続された第２の電極を形成する工程と、（ｆ）前記誘電体膜及び前記第２の電極の上に、絶縁性の保護膜を形成する工程と、（ｇ）前記保護膜を、その厚さ方向に貫通し、それぞれ前記第１の電極、前記第２の電極、及び前記第３の導電性ビアに電気的に接続された第４の導電性ビア、第５の導電性ビア、及び第６の導電性ビアを形成する工程とを有するキャパシタ内蔵回路基板の製造方法が提供される。
【０００８】
イオン注入によって、誘電率の低い領域が形成される。従って、低誘電率の別部材を配置する場合に比べて、製造工程の簡易化を図ることが可能になる。
【０００９】
【発明の実施の形態】
図１に、ＬＳＩチップを、中間基板を介して実装基板に実装した電子回路装置の概略側面図を示す。実装基板１の主表面上に複数のパッド２が形成されている。中間基板（インターポーザ）３の底面上に複数のパッド４が形成されている。中間基板３のパッド４は、バンプ５により、実装基板１の対応するパッド２に接続されている。
【００１０】
中間基板３の上面にも、複数のパッド６が形成されている。複数のパッド６の各々は、中間基板３の内部を貫通するビアにより、底面上に形成された対応するパッド４に接続されている。ＬＳＩチップ７の表面上に複数のパッド８が形成されている。パッド８は、バンプ９を介して、中間基板３の対応するパッド６に接続されている。
【００１１】
図２に、本発明の実施例によるキャパシタ内蔵回路基板の断面図を示す。シリコンからなる基板１０Ａの表面上に熱酸化による酸化シリコン膜１０Ｂが形成されており、基板１０Ａと酸化シリコン膜１０Ｂとが、ベース基板１０を構成している。ベース基板１０に、基板を厚さ方向に貫通する複数の導電性のビアが形成されている。図２には、複数のビアのうち、電源用ビア１１Ｖ、接地用ビア１１Ｇ、及び信号用ビア１１Ｓが表されている。
【００１２】
ベース基板１０の底面上に、パッド４Ｖ、４Ｇ、及び４Ｓが形成されている。
パッド４Ｖ、４Ｇ、及び４Ｓは、それぞれ電源用ビア１１Ｖ、接地用ビア１１Ｇ、及び信号用ビア１１Ｓに接続されている。これらのパッド４Ｖ、４Ｇ、及び４Ｓは、図１に示したバンプ５を介して実装基板１にフリップチップボンディングされる。
【００１３】
ベース基板１０の上面の一部を下側電極２０が覆う。下側電極２０は、厚さ２５〜３０ｎｍのＴｉＯ2膜２０Ａと、厚さ１００〜１５０ｎｍのＰｔ膜２０Ｂとの２層構造を有する。また、下側電極２０は、電源用ビア１１Ｖに接続されており、信号用ビア１１Ｓの脇を通過し、接地用ビア１１Ｓの近傍まで連続している。すなわち、下側電極２０は、信号用ビア１１Ｓ及び接地用ビア１１Ｇのいずれにも重ならない。下側電極２０は、その縁から信号用ビア１１Ｓまでの最短距離が、接地用ビア１１Ｇまでの最短距離よりも長くなるような平面形状を有する。
【００１４】
下側電極２０を覆うように、厚さ１００〜１５０ｎｍの第１層目の高誘電率材料からなる誘電体膜２２が形成されている。誘電体膜２２は、例えばバリウムストロンチウムタイタネート（（Ｂａ，Ｓｒ）ＴｉＯ3）（以下、ＢＳＴと記す。）で形成される。誘電体膜２２に、ビアホール２２Ｖ、２２Ｇ、及び２２Ｓが形成されている。ビアホール２２Ｖ、２２Ｇ、２２Ｓは、それぞれベース基板１０の電源用ビア１１Ｖ、接地用ビア１１Ｇ、及び信号用ビア１１Ｓに対応する位置に配置されている。誘電体膜２２のうちビアホール２２Ｓの周囲の領域が、他の領域よりも誘電率の低い低誘電率領域２３とされている。低誘電率領域２３は、後述するようにＢＳＴにチタン（Ｔｉ）と酸素（Ｏ）とをイオン注入することにより形成される。
【００１５】
第１層目の誘電体膜２２の表面上に、Ｐｔからなる中間電極３０が形成されている。中間電極３０は、第１層目の誘電体膜２２に形成されたビアホール２２Ｇ内を経由して接地用ビア１１Ｇに接続されている。また、中間電極３０は、低誘電率領域２３の脇を通過して、ビアホール２２Ｖの近傍まで連続している。中間電極３０は、その縁からビアホール２２Ｓの内周面までの最短距離が、ビアホール２２Ｖの内周面までの最短距離よりも長くなるような平面形状とされている。
【００１６】
中間電極３０を覆うように、厚さ１００〜１５０ｎｍの第２層目の誘電体膜３２が形成されている。第２層目の誘電体膜３２に、ビアホール３２Ｖ、３２Ｇ、及び３２Ｓが形成されている。ビアホール３２Ｖ、３２Ｇ、及び３２Ｓは、それぞれ、第１層目の誘電体膜２２に形成されたビアホール２２Ｖ、２２Ｇ、及び２２Ｓと同じ位置に配置されている。誘電体膜３２のうちビアホール３２Ｓの周囲の領域が、第１層目の誘電体膜２２と同様に低誘電率領域３３とされている。
【００１７】
第２層目の誘電体膜３２の表面上に、Ｐｔからなる厚さ１００〜１５０ｎｍの上側電極４０が形成されている。上側電極４０は、ビアホール２２Ｖ及び３２Ｖ内を経由して下側電極２０に接続されており、下側電極２０とほぼ同一の平面形状を有する。
【００１８】
上側電極４０を覆うように、ポリイミドからなる厚さ５〜１０μｍの保護膜５０が形成されている。保護膜５０に、ビアホール５０Ｖ、５０Ｇ、及び５０Ｓが形成されている。ビアホール５０Ｖ、５０Ｇ、及び５０Ｓは、それぞれ第２層目の誘電体膜３２に形成されたビアホール３２Ｖ、３２Ｇ、及び３２Ｓと同じ位置に配置されている。
【００１９】
保護膜５０の表面上にＰｔからなるパッド６Ｖ、６Ｇ、及び６Ｓが形成されている。パッド６Ｖは、ビアホール５０Ｖ内を埋め込むチップ側電源用ビア５１Ｖを介して、上側電極４０に接続されている。パッド６Ｇは、ビアホール５０Ｇ及び３２Ｇ内を埋め込むチップ側接地用ビア５１Ｇを介して中間電極３０に接続されている。パッド６Ｓは、ビアホール５０Ｓ、３２Ｓ、及び２２Ｓ内を埋め込むチップ側信号用ビア５１Ｓを介して信号用ビア１１Ｓに接続されている。
【００２０】
電源用ビア１１Ｖ、下側電極２０、上側電極４０、チップ側電源用ビア５１Ｖ、及びパッド６Ｖを通して、図１に示した実装基板１からＬＳＩチップ７に電源電圧が供給される。また、ＬＳＩチップ７の接地バスラインが、パッド６Ｇ、チップ側接地用ビア５１Ｇ、中間電極３０、及び接地用ビア１１Ｇを通して、実装基板１の接地線に接続される。信号用ビア１１Ｓ、チップ側信号用ビア５１Ｓ、及びパッド６Ｓを通して、実装基板１とＬＳＩチップ７との間で電気信号の送受信が行われる。
【００２１】
第１層目の誘電体膜２２を挟んで対向する下側電極２０と中間電極３０、及び第２層目の誘電体膜３２を挟んで対向する中間電極３０と上側電極４０が、デカップリングキャパシタを構成する。このため、ＬＳＩチップ７内のスイッチングに起因する電圧ノイズや電圧変動を抑制することができる。誘電体膜２２及び３２のうち、電気信号が伝達される信号用ビア１１Ｓ及びチップ側信号用ビア５１Ｓの周囲が低誘電率領域２３及び３３とされている。このため、信号用ビア１１Ｓ及びチップ側信号用ビア５１Ｓと、他の配線との間の寄生容量を低減することができる。これにより、信号の伝搬遅延を防止することができる。
【００２２】
次に、図３及び図４を参照して、図１に示したキャパシタ内蔵回路基板の製造方法について説明する。
【００２３】
図３（Ａ）に示すベース基板１０を作製する。ベース基板１０は、例えば、下記の方法で作製することができる。
【００２４】
まず、シリコン基板の一方の面（図３（Ａ）において上側の面）上に、厚さ５０ｎｍのＣｒ膜と厚さ１５００ｎｍのＣｕ膜とを順番に成膜する。この２層は、例えばスパッタリングにより形成される。シリコン基板の他方の面（図３（Ａ）において下側の面）上に、ビア１１Ｖ、１１Ｓ及び１１Ｇに対応する開口を有するレジストパターンを形成する。このレジストパターンをマスクとし、反応性ガスを用いた誘導結合プラズマエッチングによりシリコン基板をエッチングする。
ビアホールが形成され、その底面にＣｒ膜とＣｕ膜との積層構造が残る。
【００２５】
化学気相成長により、ビアホールの内面上に酸化シリコン膜を形成する。ビアホールの底面に残っているＣｒ膜とＣｕ膜との積層構造上に堆積した酸化シリコン膜を、ドライエッチングにより除去する。Ｃｒ膜とＣｕ膜との積層構造をシード層として用い、めっき法によりビアホール内をＰｔ、Ａｕ、Ｃｕ等の金属で埋め込む。パッド４Ｖ、４Ｓ、及び４Ｇを形成し、上側の表面上に形成されているＣｒ膜とＣｕ膜との２層をウェットエッチングにより除去する。ここまでの工程で、ベース基板１０が作製される。
【００２６】
なお、ベース基板として、特開平１１−２７４４０８号公報（米国出願０９／０３１２３６）に開示された多層セラミック基板を用いてもよい。
【００２７】
ベース基板１０の上面（酸化シリコン膜１０Ｂが形成されている方の面）の上に、スパッタリングにより厚さ１０ｎｍのＴｉ膜を形成する。空気または酸素等の酸化性雰囲気中で、６５０〜７００℃で３０分間の熱処理を行い、Ｔｉ膜を酸化する。これにより、厚さ２５〜３０ｎｍのＴｉＯ2膜２０Ａが形成される。このＴｉＯ2膜２０Ａの上に、スパッタリングにより厚さ１００ｎｍのＰｔ膜２０Ｂを形成する。ＴｉＯ2膜２０Ａは、Ｐｔ膜２０Ｂの密着性を高める作用を有する。
【００２８】
ＴｉＯ2膜２０ＡとＰｔ膜２０Ｂとの２層をパターニングし、この２層で構成された下側電極２０を残す。この２層のパターニングは、例えば、残すべき下側電極２０の表面をレジストパターンでマスクし、Ａｒイオンを用いてミリングすることにより行われる。
【００２９】
図３（Ｂ）に示す状態までの工程について説明する。下側電極２０を覆うように、ベース基板１０の上にバリウムストロンチウムタイタネート（ＢＳＴ）からなる誘電体膜２２を形成する。ＢＳＴからなる誘電体膜２２は、例えば、ＲＦマグネトロンスパッタリング、ゾルゲル法、有機金属化学気相成長（ＭＯ−ＣＶＤ）等によって形成することができる。ＲＦマグネトロンスパッタリングにより誘電体膜２２を形成する場合の成膜条件の一例を以下に示す。
【００３０】
ターゲットとして、Ｂａ：Ｓｒ：Ｔｉ＝７：３：１０の原子数比を有するＢＳＴ焼結体を用いる。成膜温度は６００℃とする。Ａｒガス及びＯ2ガスの流量を、それぞれ８０ｓｃｃｍ及び１０ｓｃｃｍとする。雰囲気圧力は、４Ｐａ（３０ｍＴｏｒｒ）とする。投入するＲＦ電力は３００Ｗとする。この条件で成膜されたＢＳＴ膜のＢａとＳｒとの組成比は約６５：３５であった。
【００３１】
Ａｒイオンを用いてミリングすることにより、誘電体膜２２に、ビアホール２２Ｖ、２２Ｓ、及び２２Ｇを形成する。
【００３２】
図３（Ｃ）に示すように、誘電体膜２２の表面をレジストマスク６０で覆う。レジストマスク６０には、基板法線に平行な視線で見た時、ビアホール２２Ｓを内包する開口６０Ａが設けられている。
【００３３】
レジストマスク６０をマスクとして、誘電体膜２２にＴｉイオンとＯイオンとを注入する。Ｔｉイオンの注入条件は、例えば、加速エネルギ１００ｋｅＶ、ドーズ量１×１０17ｃｍ-2であり、Ｏイオンの注入条件は、例えば、加速エネルギ３５ｋｅＶ、ドーズ量２×１０17ｃｍ-2である。イオン注入後、レジストマスク６０を除去し、１気圧の酸素雰囲気中で、６５０℃で１５分間の熱処理を行う。ＢＳＴ微結晶の界面（グレインバウンダリ）にＴｉＯxが形成されることによって、イオン注入された部分の誘電率が低下する。また、高エネルギのイオンが、誘電体膜２２内の原子に衝突してロングレンジの結晶性が崩されることによっても、誘電率が低下する。
【００３４】
なお、好適なイオン注入条件は、誘電体膜２２の厚さによって変動する。注入されたイオンの深さ方向の濃度分布のピークが、誘電体膜２２のほぼ中央に位置するような加速エネルギとすることが好ましい。例えば、加速エネルギは、１０〜５００ｋｅＶの範囲から選択することができるであろう。また、ドーズ量の好適な範囲は、１×１０13〜１×１０18ｃｍ-2である。
【００３５】
図４（Ｄ）に示すように、イオン注された部分に、低誘電率領域２３が形成される。図４（Ｄ）では、低誘電率領域２３とその他の高誘電率の領域との境界を明確に表しているが、実際には、以下に示す理由により、境界近傍において誘電率が徐々に変化する。図３（Ｃ）に示した開口６０Ａの底面に露出した誘電体膜２２にイオンが入射することにより、この部分の結晶性が崩される。入射したイオンは、誘電体膜２２の構成原子との衝突を繰り返し、横方向にも進行する。従って、レジストマスク６０に覆われている領域であっても、開口６０Ａの近傍の領域の結晶性が崩される。結晶性の崩れの程度は、開口６０Ａから遠ざかるに従って小さくなる。また、過剰なＴｉ及びＯの濃度も、開口６０Ａから遠ざかるに従って低くなる。このため、開口６０Ａの外周の近傍に、誘電率が徐々に変化する領域が形成される。
【００３６】
図４（Ｄ）に戻って説明を続ける。誘電体膜２２の上に、スパッタリングにより厚さ１００ｎｍのＰｔ膜を形成する。このＰｔ膜をパターニングすることにより、中間電極３０を残す。中間電極３０を覆うように、ＢＳＴからなる厚さ１００ｎｍの第２層目の誘電体膜３２を形成する。第２層目の誘電体膜３２に、ビアホール３２Ｖ、３２Ｓ、及び３２Ｇを形成する。
【００３７】
図４（Ｅ）に示すように、第２層目の誘電体膜３２の上に、レジストマスク６５を形成する。レジストマスク６５に、ビアホール３２Ｓを内包する開口６５Ａが形成されており、レジストマスク６５は、図３（Ｃ）に示したレジストマスク６０と同一の平面形状を有する。
【００３８】
レジストマスク６５をマスクとして、第２層目の誘電体膜３２にＴｉイオン及びＯイオンを注入する。イオン注入条件は、図３（Ｃ）で説明した第１層目の誘電体膜２２へのイオン注入条件と同一である。イオン注入後、レジストマスク６０を除去し、熱処理を行う。この熱処理条件も、第１層目の誘電体膜２２へのイオン注入後の熱処理条件と同一である。
【００３９】
図４（Ｆ）に示すように、ビアホール３２Ｓの周囲に、低誘電率領域３３が形成される。低誘電率領域３３と、その周囲の高誘電率の領域との境界にも、第１層目の低誘電率領域２３の場合と同様に、誘電率が徐々に変化する領域が形成される。
【００４０】
第２層目の誘電体膜３２の上に、厚さ１００ｎｍのＰｔ膜を形成する。このＰｔ膜をパターニングすることにより、上側電極４０を残す。上側電極４０を覆うように、ポリイミドからなる厚さ５〜１０μｍの保護膜５０を形成する。保護膜５０に、ビアホール５０Ｖ、５０Ｓ、及び５０Ｇを形成する。保護膜５０、ビアホール５０Ｖ、５０Ｓ、及び５０Ｇは、例えば、感光性ポリイミド原料のスピンコート、露光、現像、ベーキングを行うことにより形成される。
【００４１】
図２に示したように、ビアホール内を埋め込む導電性ビア５１Ｖ、５１Ｓ、５１Ｇ、及びこれらのビアに連続するパッド６Ｖ、６Ｓ、６Ｇを形成する。これらの導電性ビア及びパッドは、Ｐｔで形成される。導電性ビア５１Ｖ、５１Ｓ、５１Ｇの埋め込みと、パッド６Ｖ、６Ｓ、６Ｇを形成するＰｔ膜の堆積とは、別工程で行ってもよいし、同一工程で行ってもよい。
【００４２】
図２に示した信号用ビア１１Ｓ及び５１Ｓの周囲に、誘電体膜２２及び３２の材料とは別の低誘電率の材料からなる部材を配置する方法では、製造工程が複雑になり、歩留まり低下が懸念される。上述の製造方法では、図３（Ｃ）及び図４（Ｅ）に示したイオン注入により、誘電体膜２２及び３２の一部に低誘電率領域２３及び３３が形成される。このため、比較的容易に低誘電率領域２３及び３３を形成することができる。
【００４３】
上記実施例では、ＢＳＴからなる誘電体膜２２及び３２に、ＴｉイオンとＯイオンとを注入して、グレインバウンダリにＴｉＯxを成長させたが、その他の酸化物を形成する元素を注入してもよい。例えば、ＳｉとＯとを注入してもよい。このとき、例えば、Ｓｉイオンの加速エネルギを６０ｋｅＶ、ドーズ量を１×１０17ｃｍ-2とし、Ｏイオンの加速エネルギを３５ｋｅＶ、ドーズ量を２×１０17ｃｍ-2とすればよい。また、イオン注入後の熱処理は、例えば、１気圧の酸素雰囲気中で、６５０℃で３０分間行えばよい。この熱処理により、ＢＳＴのグレインバウンダリにＳｉＯ2が成長し、イオン注入された部分の誘電率が低下する。
【００４４】
また、誘電体膜２２及び３２に、Ｍｎをイオン注入してもよい。Ｍｎの注入後、熱処理を行うと、注入されたＭｎがＴｉと置換され、アクセプタとして作用する。これにより、Ｍｎの注入された領域の誘電率が低下する。Ｍｎイオンは、例えば、１０ｋｅＶ、５０ｋｅＶ、１００ｋｅＶ、１５０ｋｅＶ、及び２００ｋｅＶの複数の加速エネルギで注入することが好ましい。また、ドーズ量が、例えば、全体で１×１０17ｃｍ-2となるように、各加速エネルギにおけるイオン注入条件が設定される。
【００４５】
上記実施例では、ベース基板１０の母体として、シリコン基板１０Ａを用いたが、シリコン以外の半導体基板を用いてもよい。例えば、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）を用いてもよいし、ＩＩＩ／Ｖ族化合物半導体を用いてもよい。ＩＩＩ／Ｖ族化合物半導体の例として、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ等が挙げられる。
【００４６】
上記実施例では、図２に示した下側電極２０の密着層としてＴｉＯ2膜２０Ａを用いたが、Ｐｔ膜の密着性を高める他の材料からなる膜を用いてもよい。密着層の材料として、例えば、貴金属、貴金属同士の合金、貴金属と他の金属との合金、導電性の貴金属酸化物、導電性金属酸化物、導電性金属窒化物等を用いることができる。また、絶縁性金属酸化物や絶縁性金属窒化物を用いることも可能である。絶縁性材料を用いる場合には、図２に示したＰｔ膜２０Ｂと電源用ビア１１Ｖとが接触するように、密着層の、電源用ビア１１Ｖに対応する領域に開口を形成しておく必要がある。さらに、これらの材料からなる層を積層して密着層としてもよい。これらの材料として、ＴｉＯ2以外に、Ｉｒ、Ｚｒ、Ｔｉ、ＩｒＯx、ＰｔＯx、ＺｒＯx、ＴｉＮ、ＴｉＡｌＮ、ＴａＮ、ＴａＳｉＮ等が挙げられる。
【００４７】
上記実施例では、図２に示した下側電極２０の一部、中間電極３０、及び上側電極４０にＰｔを用いたが、他の導電性材料を用いてもよい。例えば、遷移金属、貴金属、貴金属同士の合金、貴金属とその他の金属との合金、導電性貴金属酸化物等を用いることができる。さらに、これらの材料からなる層を積層した構造としてもよい。これらの材料の例として、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ、ＰｔＯx、ＩｒＯx、ＲｕＯx、Ａｕ、Ａｇ、Ｃｕ等が挙げられる。
【００４８】
上記実施例では、図２に示した誘電体膜２２及び３２の材料として、ＢＳＴを用いたが、その他の一般式ＡＢＯ3で表されるペロブスカイト構造の高誘電率材料を用いてもよい。ここで、Ａは、１価乃至３価の陽イオンとなる元素である。また、Ｂは、酸性酸化物を構成する金属元素であり、例としてＴｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｍｎ、Ｒｅ、Ｃｕ、Ａｇ、Ａｕ等が挙げられる。一般式ＡＢＯ3で表されるペロブスカイト構造の高誘電率材料の例として、ＢＳＴ以外にＰｂＴｉＯ3、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3、Ｐｂ（Ｍｇ，Ｎｂ）Ｏ3等が挙げられる。
【００４９】
上記実施例では、ＢＳＴに過剰なＴｉとＯとをイオン注入して低誘電率領域２３及び３３を形成したが、不純物を注入して誘電率を低下させることも可能である。例えば、ＡＢＯ3構造のサイトＡの原子を置き換えてドナーとなるＮａ、Ｋ、Ｒｂ、Ｃｓを注入してもよい。また、不純物としてＹを注入してもよい。Ｙは、サイトＡの原子半径がサイトＢの原子半径よりも小さいとき、サイトＡの原子を置き換えてドナーとなり、サイトＡの原子半径がサイトＢの原子半径よりも大きいとき、サイトＢの原子を置き換えてアクセプタとなる。その外に、サイトＡの原子を置き換えてドナーとなるＬａ、サイトＢの原子を置き換えてドナーとなるＮｂ、サイトＢの原子を置き換えてアクセプタとなるＭｎ、Ｆｅ、Ａｌ、Ｇａを注入してもよい。また、複数種の不純物を注入してもよい。
【００５０】
その他の高誘電率材料として、一般式Ａ2Ｂ2Ｏx（ｘは６または７）で表されるパイロクロア構造の化合物を用いることもできる。このような化合物の例として、Ｐｂ2（Ｚｒ，Ｔｉ）2Ｏ7、Ｐｂ2（Ｍｇ，Ｎｂ）2Ｏ7等が挙げられる。
【００５１】
さらに、その他の高誘電率材料として、銅ベースの酸化物材料（例えばＢａ0.9Ｎｄ0.1ＣｕＯ2）、タングステンブロンズ構造の酸化物材料（例えばＳｒ0.6Ｂａ0.4Ｎｂ2Ｏ6）、層状構造を持つビスマスタンタレート（例えばＳｒＢｉ2Ｔａ2Ｏ9）、層状構造を持つビスマスナイオベート（例えばＳｒ0.76Ｂｉ0.24Ｎｂ2Ｏ9）、層状構造を持つビスマスタイタネート（例えばＢｉ4Ｔｉ3Ｏ12）等を用いてもよい。
【００５２】
これらの高誘電率材料に、構成元素のイオンを注入してロングレンジオーダの結晶性を崩すことによって、誘電率を低下させることができる。
【００５３】
上記実施例では、ＢＳＴからなる誘電体膜２２及び３２にイオン注入した後に、熱処理を行って、微結晶粒の界面（グレインバウンダリ）にＴｉＯxを成長させたが、主として結晶性を崩すことによって誘電率を低下させる場合には、この熱処理は不要である。また、ＢＳＴの微結晶粒の界面にＴｉＯxを成長させる場合には、誘電率低下の十分な効果を得るために、熱処理温度を７００〜８００℃とすることが好ましい。
【００５４】
また、上記実施例では、図２に示したように、電源用ビア１１Ｖに接続されたデカップリングキャパシタの電極として、下側電極２０と上側電極４０との２層としたが、いずれか一方のみの１層構造としてもよい。また、接地用ビア１１Ｇに接続されたデカップリングキャパシタの電極を複数層とし、電源用ビア１１Ｖに接続された電極を３層以上としてもよい。
【００５５】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００５６】
【発明の効果】
以上説明したように、本発明によれば、高誘電率の誘電体膜の一部にイオンを注入することにより、イオンの注入された部分の誘電率を低下させる。キャパシタインターポーザの信号用ビアの周囲の誘電率を低下させると、寄生容量に起因する信号伝搬遅延を抑制することができる。
【図面の簡単な説明】
【図１】本発明の実施例によるキャパシタ内蔵回路基板を用いた電子回路装置の側面図である。
【図２】本発明の実施例によるキャパシタ内蔵回路基板の断面図である。
【図３】本発明の実施例によるキャパシタ内蔵回路基板の製造方法を説明するための基板の断面図（その１）である。
【図４】本発明の実施例によるキャパシタ内蔵回路基板の製造方法を説明するための基板の断面図（その２）である。
【符号の説明】
１ 実装基板
２、４、６、８ パッド
３ 中間基板
５、９ バンプ
７ ＬＳＩチップ
１０ ベース基板
１１Ｖ、５１Ｖ 電源用ビア
１１Ｇ、５１Ｇ 接地用ビア
１１Ｓ、５１Ｓ 信号用ビア
２０ 下側電極
２２ 第１層目の誘電体膜
２２Ｖ、２２Ｓ、２２Ｇ ビア
３０ 中間電極
３２ 第２層目の誘電体膜
３２Ｖ、３２Ｓ、３２Ｇ ビア
４０ 上側電極
５０ 保護膜
６０、６５ レジストマスク
【発明の属する技術分野】
本発明は、キャパシタ内蔵回路基板及びその製造方法に関し、特に実装基板とＬＳＩチップとの間に配置され、両者を電気的に接続するのに適したキャパシタ内蔵回路基板及びその製造方法に関する。
【０００２】
【従来の技術】
近年、大規模集積回路素子(ＬＳＩ)の高密度化が進むとともに、動作速度が年々上昇している。ＬＳＩの動作速度が上昇すると、電子回路のスイッチングに起因して、電源バスラインの電圧ノイズや電圧変動が発生しやすくなる。電圧ノイズや電圧変動を抑制するために、電源バスラインと接地バスラインとの間にデカップリングキャパシタを配置することが有効である。このデカップリングキャパシタを、ＬＳＩチップと実装基板（マザーボード）との間に配置される中間基板（インターポーザ）に内蔵する技術が提案されている。
【０００３】
【発明が解決しようとする課題】
デカップリングキャパシタの静電容量を大きくするために、誘電体材料としてバリウムストロンチウムタイタネート（（Ｂａ，Ｓｒ）ＴｉＯ3）等の高誘電率材料が使用される。ところが、中間基板には、信号用のビアも配置されている。中間基板の材料として高誘電率材料を使用すると、信号用ビアと電源バスラインとの間の寄生容量、及び信号用ビアと接地バスラインとの間の寄生容量が大きくなってしまう。この寄生容量の増大は、信号伝搬遅延をもたらす。
【０００４】
本発明の目的は、デカップリングキャパシタの静電容量を大きくし、かつ信号伝搬遅延の増大を抑制することが可能なキャパシタ内蔵回路基板及びその製造方法を提供することである。
【０００５】
【課題を解決するための手段】
本発明の一観点によると、
上面と底面とが画定され、誘電体材料で形成された誘電体層と、
各々が、前記誘電体層の上面から、該誘電体層内を経由し、該誘電体層の底面まで至り、導電性材料で形成された第１の接続部材、第２の接続部材、及び第３の接続部材と、
前記誘電体層の上面、底面、及び内部のいずれかに配置され、前記第１の接続部材に接続された第１の電極と、
前記誘電体層の上面、底面、及び内部のいずれかに配置され、該誘電体層の少なくとも一部を挟み、前記第１の電極とともにキャパシタを構成し、前記第２の接続部材に接続された第２の電極と
を有し、
前記誘電体層のうち、前記第３の接続部材に接する部分の誘電率が、他の部分の誘電率よりも低い低誘電率領域とされており、
前記低誘電率領域と、その他の領域との境界部分の誘電率が、前記第３の接続部材に近づくに従って徐々に低くなっているキャパシタ内蔵回路基板が提供される。
【０００６】
第１の接続部材と第２の接続部材とが、キャパシタにより結合される。一方を電源バスラインに接続し、他方を接地バスラインに接続すると、スイッチングに起因する電圧変動を抑制することができる。また、第３の接続部材の周囲の誘電率が低くされているため、第３の接続部材とその他の導電部材との間の寄生容量を少なくすることができる。第３の接続部材に印加される電気信号の伝搬遅延を抑制することができる。
【０００７】
本発明の他の観点によると、（ａ）厚さ方向に貫通する第１の導電性ビア、第２の導電性ビア、及び第３の導電性ビアが形成されたベース基板を準備する工程と、（ｂ）前記ベース基板の表面上に、前記第１の導電性ビアに接続され、前記第２及び第３の導電性ビアには重ならない第１の電極を形成する工程と、（ｃ）前記第１の電極を覆うように、誘電体材料からなる誘電体膜を形成する工程と、（ｄ）前記誘電体膜のうち、前記第３の導電性ビアの周囲の領域に、イオン注入を行うことにより、イオン注入された領域の誘電率を、他の領域の誘電率よりも低下させる工程と、（ｅ）前記誘電体膜の上に、該誘電体膜を挟んで前記第１の電極に対向し、かつ前記第２の導電性ビアに接続された第２の電極を形成する工程と、（ｆ）前記誘電体膜及び前記第２の電極の上に、絶縁性の保護膜を形成する工程と、（ｇ）前記保護膜を、その厚さ方向に貫通し、それぞれ前記第１の電極、前記第２の電極、及び前記第３の導電性ビアに電気的に接続された第４の導電性ビア、第５の導電性ビア、及び第６の導電性ビアを形成する工程とを有するキャパシタ内蔵回路基板の製造方法が提供される。
【０００８】
イオン注入によって、誘電率の低い領域が形成される。従って、低誘電率の別部材を配置する場合に比べて、製造工程の簡易化を図ることが可能になる。
【０００９】
【発明の実施の形態】
図１に、ＬＳＩチップを、中間基板を介して実装基板に実装した電子回路装置の概略側面図を示す。実装基板１の主表面上に複数のパッド２が形成されている。中間基板（インターポーザ）３の底面上に複数のパッド４が形成されている。中間基板３のパッド４は、バンプ５により、実装基板１の対応するパッド２に接続されている。
【００１０】
中間基板３の上面にも、複数のパッド６が形成されている。複数のパッド６の各々は、中間基板３の内部を貫通するビアにより、底面上に形成された対応するパッド４に接続されている。ＬＳＩチップ７の表面上に複数のパッド８が形成されている。パッド８は、バンプ９を介して、中間基板３の対応するパッド６に接続されている。
【００１１】
図２に、本発明の実施例によるキャパシタ内蔵回路基板の断面図を示す。シリコンからなる基板１０Ａの表面上に熱酸化による酸化シリコン膜１０Ｂが形成されており、基板１０Ａと酸化シリコン膜１０Ｂとが、ベース基板１０を構成している。ベース基板１０に、基板を厚さ方向に貫通する複数の導電性のビアが形成されている。図２には、複数のビアのうち、電源用ビア１１Ｖ、接地用ビア１１Ｇ、及び信号用ビア１１Ｓが表されている。
【００１２】
ベース基板１０の底面上に、パッド４Ｖ、４Ｇ、及び４Ｓが形成されている。
パッド４Ｖ、４Ｇ、及び４Ｓは、それぞれ電源用ビア１１Ｖ、接地用ビア１１Ｇ、及び信号用ビア１１Ｓに接続されている。これらのパッド４Ｖ、４Ｇ、及び４Ｓは、図１に示したバンプ５を介して実装基板１にフリップチップボンディングされる。
【００１３】
ベース基板１０の上面の一部を下側電極２０が覆う。下側電極２０は、厚さ２５〜３０ｎｍのＴｉＯ2膜２０Ａと、厚さ１００〜１５０ｎｍのＰｔ膜２０Ｂとの２層構造を有する。また、下側電極２０は、電源用ビア１１Ｖに接続されており、信号用ビア１１Ｓの脇を通過し、接地用ビア１１Ｓの近傍まで連続している。すなわち、下側電極２０は、信号用ビア１１Ｓ及び接地用ビア１１Ｇのいずれにも重ならない。下側電極２０は、その縁から信号用ビア１１Ｓまでの最短距離が、接地用ビア１１Ｇまでの最短距離よりも長くなるような平面形状を有する。
【００１４】
下側電極２０を覆うように、厚さ１００〜１５０ｎｍの第１層目の高誘電率材料からなる誘電体膜２２が形成されている。誘電体膜２２は、例えばバリウムストロンチウムタイタネート（（Ｂａ，Ｓｒ）ＴｉＯ3）（以下、ＢＳＴと記す。）で形成される。誘電体膜２２に、ビアホール２２Ｖ、２２Ｇ、及び２２Ｓが形成されている。ビアホール２２Ｖ、２２Ｇ、２２Ｓは、それぞれベース基板１０の電源用ビア１１Ｖ、接地用ビア１１Ｇ、及び信号用ビア１１Ｓに対応する位置に配置されている。誘電体膜２２のうちビアホール２２Ｓの周囲の領域が、他の領域よりも誘電率の低い低誘電率領域２３とされている。低誘電率領域２３は、後述するようにＢＳＴにチタン（Ｔｉ）と酸素（Ｏ）とをイオン注入することにより形成される。
【００１５】
第１層目の誘電体膜２２の表面上に、Ｐｔからなる中間電極３０が形成されている。中間電極３０は、第１層目の誘電体膜２２に形成されたビアホール２２Ｇ内を経由して接地用ビア１１Ｇに接続されている。また、中間電極３０は、低誘電率領域２３の脇を通過して、ビアホール２２Ｖの近傍まで連続している。中間電極３０は、その縁からビアホール２２Ｓの内周面までの最短距離が、ビアホール２２Ｖの内周面までの最短距離よりも長くなるような平面形状とされている。
【００１６】
中間電極３０を覆うように、厚さ１００〜１５０ｎｍの第２層目の誘電体膜３２が形成されている。第２層目の誘電体膜３２に、ビアホール３２Ｖ、３２Ｇ、及び３２Ｓが形成されている。ビアホール３２Ｖ、３２Ｇ、及び３２Ｓは、それぞれ、第１層目の誘電体膜２２に形成されたビアホール２２Ｖ、２２Ｇ、及び２２Ｓと同じ位置に配置されている。誘電体膜３２のうちビアホール３２Ｓの周囲の領域が、第１層目の誘電体膜２２と同様に低誘電率領域３３とされている。
【００１７】
第２層目の誘電体膜３２の表面上に、Ｐｔからなる厚さ１００〜１５０ｎｍの上側電極４０が形成されている。上側電極４０は、ビアホール２２Ｖ及び３２Ｖ内を経由して下側電極２０に接続されており、下側電極２０とほぼ同一の平面形状を有する。
【００１８】
上側電極４０を覆うように、ポリイミドからなる厚さ５〜１０μｍの保護膜５０が形成されている。保護膜５０に、ビアホール５０Ｖ、５０Ｇ、及び５０Ｓが形成されている。ビアホール５０Ｖ、５０Ｇ、及び５０Ｓは、それぞれ第２層目の誘電体膜３２に形成されたビアホール３２Ｖ、３２Ｇ、及び３２Ｓと同じ位置に配置されている。
【００１９】
保護膜５０の表面上にＰｔからなるパッド６Ｖ、６Ｇ、及び６Ｓが形成されている。パッド６Ｖは、ビアホール５０Ｖ内を埋め込むチップ側電源用ビア５１Ｖを介して、上側電極４０に接続されている。パッド６Ｇは、ビアホール５０Ｇ及び３２Ｇ内を埋め込むチップ側接地用ビア５１Ｇを介して中間電極３０に接続されている。パッド６Ｓは、ビアホール５０Ｓ、３２Ｓ、及び２２Ｓ内を埋め込むチップ側信号用ビア５１Ｓを介して信号用ビア１１Ｓに接続されている。
【００２０】
電源用ビア１１Ｖ、下側電極２０、上側電極４０、チップ側電源用ビア５１Ｖ、及びパッド６Ｖを通して、図１に示した実装基板１からＬＳＩチップ７に電源電圧が供給される。また、ＬＳＩチップ７の接地バスラインが、パッド６Ｇ、チップ側接地用ビア５１Ｇ、中間電極３０、及び接地用ビア１１Ｇを通して、実装基板１の接地線に接続される。信号用ビア１１Ｓ、チップ側信号用ビア５１Ｓ、及びパッド６Ｓを通して、実装基板１とＬＳＩチップ７との間で電気信号の送受信が行われる。
【００２１】
第１層目の誘電体膜２２を挟んで対向する下側電極２０と中間電極３０、及び第２層目の誘電体膜３２を挟んで対向する中間電極３０と上側電極４０が、デカップリングキャパシタを構成する。このため、ＬＳＩチップ７内のスイッチングに起因する電圧ノイズや電圧変動を抑制することができる。誘電体膜２２及び３２のうち、電気信号が伝達される信号用ビア１１Ｓ及びチップ側信号用ビア５１Ｓの周囲が低誘電率領域２３及び３３とされている。このため、信号用ビア１１Ｓ及びチップ側信号用ビア５１Ｓと、他の配線との間の寄生容量を低減することができる。これにより、信号の伝搬遅延を防止することができる。
【００２２】
次に、図３及び図４を参照して、図１に示したキャパシタ内蔵回路基板の製造方法について説明する。
【００２３】
図３（Ａ）に示すベース基板１０を作製する。ベース基板１０は、例えば、下記の方法で作製することができる。
【００２４】
まず、シリコン基板の一方の面（図３（Ａ）において上側の面）上に、厚さ５０ｎｍのＣｒ膜と厚さ１５００ｎｍのＣｕ膜とを順番に成膜する。この２層は、例えばスパッタリングにより形成される。シリコン基板の他方の面（図３（Ａ）において下側の面）上に、ビア１１Ｖ、１１Ｓ及び１１Ｇに対応する開口を有するレジストパターンを形成する。このレジストパターンをマスクとし、反応性ガスを用いた誘導結合プラズマエッチングによりシリコン基板をエッチングする。
ビアホールが形成され、その底面にＣｒ膜とＣｕ膜との積層構造が残る。
【００２５】
化学気相成長により、ビアホールの内面上に酸化シリコン膜を形成する。ビアホールの底面に残っているＣｒ膜とＣｕ膜との積層構造上に堆積した酸化シリコン膜を、ドライエッチングにより除去する。Ｃｒ膜とＣｕ膜との積層構造をシード層として用い、めっき法によりビアホール内をＰｔ、Ａｕ、Ｃｕ等の金属で埋め込む。パッド４Ｖ、４Ｓ、及び４Ｇを形成し、上側の表面上に形成されているＣｒ膜とＣｕ膜との２層をウェットエッチングにより除去する。ここまでの工程で、ベース基板１０が作製される。
【００２６】
なお、ベース基板として、特開平１１−２７４４０８号公報（米国出願０９／０３１２３６）に開示された多層セラミック基板を用いてもよい。
【００２７】
ベース基板１０の上面（酸化シリコン膜１０Ｂが形成されている方の面）の上に、スパッタリングにより厚さ１０ｎｍのＴｉ膜を形成する。空気または酸素等の酸化性雰囲気中で、６５０〜７００℃で３０分間の熱処理を行い、Ｔｉ膜を酸化する。これにより、厚さ２５〜３０ｎｍのＴｉＯ2膜２０Ａが形成される。このＴｉＯ2膜２０Ａの上に、スパッタリングにより厚さ１００ｎｍのＰｔ膜２０Ｂを形成する。ＴｉＯ2膜２０Ａは、Ｐｔ膜２０Ｂの密着性を高める作用を有する。
【００２８】
ＴｉＯ2膜２０ＡとＰｔ膜２０Ｂとの２層をパターニングし、この２層で構成された下側電極２０を残す。この２層のパターニングは、例えば、残すべき下側電極２０の表面をレジストパターンでマスクし、Ａｒイオンを用いてミリングすることにより行われる。
【００２９】
図３（Ｂ）に示す状態までの工程について説明する。下側電極２０を覆うように、ベース基板１０の上にバリウムストロンチウムタイタネート（ＢＳＴ）からなる誘電体膜２２を形成する。ＢＳＴからなる誘電体膜２２は、例えば、ＲＦマグネトロンスパッタリング、ゾルゲル法、有機金属化学気相成長（ＭＯ−ＣＶＤ）等によって形成することができる。ＲＦマグネトロンスパッタリングにより誘電体膜２２を形成する場合の成膜条件の一例を以下に示す。
【００３０】
ターゲットとして、Ｂａ：Ｓｒ：Ｔｉ＝７：３：１０の原子数比を有するＢＳＴ焼結体を用いる。成膜温度は６００℃とする。Ａｒガス及びＯ2ガスの流量を、それぞれ８０ｓｃｃｍ及び１０ｓｃｃｍとする。雰囲気圧力は、４Ｐａ（３０ｍＴｏｒｒ）とする。投入するＲＦ電力は３００Ｗとする。この条件で成膜されたＢＳＴ膜のＢａとＳｒとの組成比は約６５：３５であった。
【００３１】
Ａｒイオンを用いてミリングすることにより、誘電体膜２２に、ビアホール２２Ｖ、２２Ｓ、及び２２Ｇを形成する。
【００３２】
図３（Ｃ）に示すように、誘電体膜２２の表面をレジストマスク６０で覆う。レジストマスク６０には、基板法線に平行な視線で見た時、ビアホール２２Ｓを内包する開口６０Ａが設けられている。
【００３３】
レジストマスク６０をマスクとして、誘電体膜２２にＴｉイオンとＯイオンとを注入する。Ｔｉイオンの注入条件は、例えば、加速エネルギ１００ｋｅＶ、ドーズ量１×１０17ｃｍ-2であり、Ｏイオンの注入条件は、例えば、加速エネルギ３５ｋｅＶ、ドーズ量２×１０17ｃｍ-2である。イオン注入後、レジストマスク６０を除去し、１気圧の酸素雰囲気中で、６５０℃で１５分間の熱処理を行う。ＢＳＴ微結晶の界面（グレインバウンダリ）にＴｉＯxが形成されることによって、イオン注入された部分の誘電率が低下する。また、高エネルギのイオンが、誘電体膜２２内の原子に衝突してロングレンジの結晶性が崩されることによっても、誘電率が低下する。
【００３４】
なお、好適なイオン注入条件は、誘電体膜２２の厚さによって変動する。注入されたイオンの深さ方向の濃度分布のピークが、誘電体膜２２のほぼ中央に位置するような加速エネルギとすることが好ましい。例えば、加速エネルギは、１０〜５００ｋｅＶの範囲から選択することができるであろう。また、ドーズ量の好適な範囲は、１×１０13〜１×１０18ｃｍ-2である。
【００３５】
図４（Ｄ）に示すように、イオン注された部分に、低誘電率領域２３が形成される。図４（Ｄ）では、低誘電率領域２３とその他の高誘電率の領域との境界を明確に表しているが、実際には、以下に示す理由により、境界近傍において誘電率が徐々に変化する。図３（Ｃ）に示した開口６０Ａの底面に露出した誘電体膜２２にイオンが入射することにより、この部分の結晶性が崩される。入射したイオンは、誘電体膜２２の構成原子との衝突を繰り返し、横方向にも進行する。従って、レジストマスク６０に覆われている領域であっても、開口６０Ａの近傍の領域の結晶性が崩される。結晶性の崩れの程度は、開口６０Ａから遠ざかるに従って小さくなる。また、過剰なＴｉ及びＯの濃度も、開口６０Ａから遠ざかるに従って低くなる。このため、開口６０Ａの外周の近傍に、誘電率が徐々に変化する領域が形成される。
【００３６】
図４（Ｄ）に戻って説明を続ける。誘電体膜２２の上に、スパッタリングにより厚さ１００ｎｍのＰｔ膜を形成する。このＰｔ膜をパターニングすることにより、中間電極３０を残す。中間電極３０を覆うように、ＢＳＴからなる厚さ１００ｎｍの第２層目の誘電体膜３２を形成する。第２層目の誘電体膜３２に、ビアホール３２Ｖ、３２Ｓ、及び３２Ｇを形成する。
【００３７】
図４（Ｅ）に示すように、第２層目の誘電体膜３２の上に、レジストマスク６５を形成する。レジストマスク６５に、ビアホール３２Ｓを内包する開口６５Ａが形成されており、レジストマスク６５は、図３（Ｃ）に示したレジストマスク６０と同一の平面形状を有する。
【００３８】
レジストマスク６５をマスクとして、第２層目の誘電体膜３２にＴｉイオン及びＯイオンを注入する。イオン注入条件は、図３（Ｃ）で説明した第１層目の誘電体膜２２へのイオン注入条件と同一である。イオン注入後、レジストマスク６０を除去し、熱処理を行う。この熱処理条件も、第１層目の誘電体膜２２へのイオン注入後の熱処理条件と同一である。
【００３９】
図４（Ｆ）に示すように、ビアホール３２Ｓの周囲に、低誘電率領域３３が形成される。低誘電率領域３３と、その周囲の高誘電率の領域との境界にも、第１層目の低誘電率領域２３の場合と同様に、誘電率が徐々に変化する領域が形成される。
【００４０】
第２層目の誘電体膜３２の上に、厚さ１００ｎｍのＰｔ膜を形成する。このＰｔ膜をパターニングすることにより、上側電極４０を残す。上側電極４０を覆うように、ポリイミドからなる厚さ５〜１０μｍの保護膜５０を形成する。保護膜５０に、ビアホール５０Ｖ、５０Ｓ、及び５０Ｇを形成する。保護膜５０、ビアホール５０Ｖ、５０Ｓ、及び５０Ｇは、例えば、感光性ポリイミド原料のスピンコート、露光、現像、ベーキングを行うことにより形成される。
【００４１】
図２に示したように、ビアホール内を埋め込む導電性ビア５１Ｖ、５１Ｓ、５１Ｇ、及びこれらのビアに連続するパッド６Ｖ、６Ｓ、６Ｇを形成する。これらの導電性ビア及びパッドは、Ｐｔで形成される。導電性ビア５１Ｖ、５１Ｓ、５１Ｇの埋め込みと、パッド６Ｖ、６Ｓ、６Ｇを形成するＰｔ膜の堆積とは、別工程で行ってもよいし、同一工程で行ってもよい。
【００４２】
図２に示した信号用ビア１１Ｓ及び５１Ｓの周囲に、誘電体膜２２及び３２の材料とは別の低誘電率の材料からなる部材を配置する方法では、製造工程が複雑になり、歩留まり低下が懸念される。上述の製造方法では、図３（Ｃ）及び図４（Ｅ）に示したイオン注入により、誘電体膜２２及び３２の一部に低誘電率領域２３及び３３が形成される。このため、比較的容易に低誘電率領域２３及び３３を形成することができる。
【００４３】
上記実施例では、ＢＳＴからなる誘電体膜２２及び３２に、ＴｉイオンとＯイオンとを注入して、グレインバウンダリにＴｉＯxを成長させたが、その他の酸化物を形成する元素を注入してもよい。例えば、ＳｉとＯとを注入してもよい。このとき、例えば、Ｓｉイオンの加速エネルギを６０ｋｅＶ、ドーズ量を１×１０17ｃｍ-2とし、Ｏイオンの加速エネルギを３５ｋｅＶ、ドーズ量を２×１０17ｃｍ-2とすればよい。また、イオン注入後の熱処理は、例えば、１気圧の酸素雰囲気中で、６５０℃で３０分間行えばよい。この熱処理により、ＢＳＴのグレインバウンダリにＳｉＯ2が成長し、イオン注入された部分の誘電率が低下する。
【００４４】
また、誘電体膜２２及び３２に、Ｍｎをイオン注入してもよい。Ｍｎの注入後、熱処理を行うと、注入されたＭｎがＴｉと置換され、アクセプタとして作用する。これにより、Ｍｎの注入された領域の誘電率が低下する。Ｍｎイオンは、例えば、１０ｋｅＶ、５０ｋｅＶ、１００ｋｅＶ、１５０ｋｅＶ、及び２００ｋｅＶの複数の加速エネルギで注入することが好ましい。また、ドーズ量が、例えば、全体で１×１０17ｃｍ-2となるように、各加速エネルギにおけるイオン注入条件が設定される。
【００４５】
上記実施例では、ベース基板１０の母体として、シリコン基板１０Ａを用いたが、シリコン以外の半導体基板を用いてもよい。例えば、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）を用いてもよいし、ＩＩＩ／Ｖ族化合物半導体を用いてもよい。ＩＩＩ／Ｖ族化合物半導体の例として、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ等が挙げられる。
【００４６】
上記実施例では、図２に示した下側電極２０の密着層としてＴｉＯ2膜２０Ａを用いたが、Ｐｔ膜の密着性を高める他の材料からなる膜を用いてもよい。密着層の材料として、例えば、貴金属、貴金属同士の合金、貴金属と他の金属との合金、導電性の貴金属酸化物、導電性金属酸化物、導電性金属窒化物等を用いることができる。また、絶縁性金属酸化物や絶縁性金属窒化物を用いることも可能である。絶縁性材料を用いる場合には、図２に示したＰｔ膜２０Ｂと電源用ビア１１Ｖとが接触するように、密着層の、電源用ビア１１Ｖに対応する領域に開口を形成しておく必要がある。さらに、これらの材料からなる層を積層して密着層としてもよい。これらの材料として、ＴｉＯ2以外に、Ｉｒ、Ｚｒ、Ｔｉ、ＩｒＯx、ＰｔＯx、ＺｒＯx、ＴｉＮ、ＴｉＡｌＮ、ＴａＮ、ＴａＳｉＮ等が挙げられる。
【００４７】
上記実施例では、図２に示した下側電極２０の一部、中間電極３０、及び上側電極４０にＰｔを用いたが、他の導電性材料を用いてもよい。例えば、遷移金属、貴金属、貴金属同士の合金、貴金属とその他の金属との合金、導電性貴金属酸化物等を用いることができる。さらに、これらの材料からなる層を積層した構造としてもよい。これらの材料の例として、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ、ＰｔＯx、ＩｒＯx、ＲｕＯx、Ａｕ、Ａｇ、Ｃｕ等が挙げられる。
【００４８】
上記実施例では、図２に示した誘電体膜２２及び３２の材料として、ＢＳＴを用いたが、その他の一般式ＡＢＯ3で表されるペロブスカイト構造の高誘電率材料を用いてもよい。ここで、Ａは、１価乃至３価の陽イオンとなる元素である。また、Ｂは、酸性酸化物を構成する金属元素であり、例としてＴｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｍｎ、Ｒｅ、Ｃｕ、Ａｇ、Ａｕ等が挙げられる。一般式ＡＢＯ3で表されるペロブスカイト構造の高誘電率材料の例として、ＢＳＴ以外にＰｂＴｉＯ3、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3、Ｐｂ（Ｍｇ，Ｎｂ）Ｏ3等が挙げられる。
【００４９】
上記実施例では、ＢＳＴに過剰なＴｉとＯとをイオン注入して低誘電率領域２３及び３３を形成したが、不純物を注入して誘電率を低下させることも可能である。例えば、ＡＢＯ3構造のサイトＡの原子を置き換えてドナーとなるＮａ、Ｋ、Ｒｂ、Ｃｓを注入してもよい。また、不純物としてＹを注入してもよい。Ｙは、サイトＡの原子半径がサイトＢの原子半径よりも小さいとき、サイトＡの原子を置き換えてドナーとなり、サイトＡの原子半径がサイトＢの原子半径よりも大きいとき、サイトＢの原子を置き換えてアクセプタとなる。その外に、サイトＡの原子を置き換えてドナーとなるＬａ、サイトＢの原子を置き換えてドナーとなるＮｂ、サイトＢの原子を置き換えてアクセプタとなるＭｎ、Ｆｅ、Ａｌ、Ｇａを注入してもよい。また、複数種の不純物を注入してもよい。
【００５０】
その他の高誘電率材料として、一般式Ａ2Ｂ2Ｏx（ｘは６または７）で表されるパイロクロア構造の化合物を用いることもできる。このような化合物の例として、Ｐｂ2（Ｚｒ，Ｔｉ）2Ｏ7、Ｐｂ2（Ｍｇ，Ｎｂ）2Ｏ7等が挙げられる。
【００５１】
さらに、その他の高誘電率材料として、銅ベースの酸化物材料（例えばＢａ0.9Ｎｄ0.1ＣｕＯ2）、タングステンブロンズ構造の酸化物材料（例えばＳｒ0.6Ｂａ0.4Ｎｂ2Ｏ6）、層状構造を持つビスマスタンタレート（例えばＳｒＢｉ2Ｔａ2Ｏ9）、層状構造を持つビスマスナイオベート（例えばＳｒ0.76Ｂｉ0.24Ｎｂ2Ｏ9）、層状構造を持つビスマスタイタネート（例えばＢｉ4Ｔｉ3Ｏ12）等を用いてもよい。
【００５２】
これらの高誘電率材料に、構成元素のイオンを注入してロングレンジオーダの結晶性を崩すことによって、誘電率を低下させることができる。
【００５３】
上記実施例では、ＢＳＴからなる誘電体膜２２及び３２にイオン注入した後に、熱処理を行って、微結晶粒の界面（グレインバウンダリ）にＴｉＯxを成長させたが、主として結晶性を崩すことによって誘電率を低下させる場合には、この熱処理は不要である。また、ＢＳＴの微結晶粒の界面にＴｉＯxを成長させる場合には、誘電率低下の十分な効果を得るために、熱処理温度を７００〜８００℃とすることが好ましい。
【００５４】
また、上記実施例では、図２に示したように、電源用ビア１１Ｖに接続されたデカップリングキャパシタの電極として、下側電極２０と上側電極４０との２層としたが、いずれか一方のみの１層構造としてもよい。また、接地用ビア１１Ｇに接続されたデカップリングキャパシタの電極を複数層とし、電源用ビア１１Ｖに接続された電極を３層以上としてもよい。
【００５５】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００５６】
【発明の効果】
以上説明したように、本発明によれば、高誘電率の誘電体膜の一部にイオンを注入することにより、イオンの注入された部分の誘電率を低下させる。キャパシタインターポーザの信号用ビアの周囲の誘電率を低下させると、寄生容量に起因する信号伝搬遅延を抑制することができる。
【図面の簡単な説明】
【図１】本発明の実施例によるキャパシタ内蔵回路基板を用いた電子回路装置の側面図である。
【図２】本発明の実施例によるキャパシタ内蔵回路基板の断面図である。
【図３】本発明の実施例によるキャパシタ内蔵回路基板の製造方法を説明するための基板の断面図（その１）である。
【図４】本発明の実施例によるキャパシタ内蔵回路基板の製造方法を説明するための基板の断面図（その２）である。
【符号の説明】
１ 実装基板
２、４、６、８ パッド
３ 中間基板
５、９ バンプ
７ ＬＳＩチップ
１０ ベース基板
１１Ｖ、５１Ｖ 電源用ビア
１１Ｇ、５１Ｇ 接地用ビア
１１Ｓ、５１Ｓ 信号用ビア
２０ 下側電極
２２ 第１層目の誘電体膜
２２Ｖ、２２Ｓ、２２Ｇ ビア
３０ 中間電極
３２ 第２層目の誘電体膜
３２Ｖ、３２Ｓ、３２Ｇ ビア
４０ 上側電極
５０ 保護膜
６０、６５ レジストマスク
Claims (9)
- 上面と底面とが画定され、誘電体材料で形成された誘電体層と、
各々が、前記誘電体層の上面から、該誘電体層内を経由し、該誘電体層の底面まで至り、導電性材料で形成された第１の接続部材、第２の接続部材、及び第３の接続部材と、
前記誘電体層の上面、底面、及び内部のいずれかに配置され、前記第１の接続部材に接続された第１の電極と、
前記誘電体層の上面、底面、及び内部のいずれかに配置され、該誘電体層の少なくとも一部を挟み、前記第１の電極とともにキャパシタを構成し、前記第２の接続部材に接続された第２の電極と
を有し、
前記誘電体層のうち、前記第３の接続部材に接する部分の誘電率が、他の部分の誘電率よりも低い低誘電率領域とされており、
前記低誘電率領域と、その他の領域との境界部分の誘電率が、前記第３の接続部材に近づくに従って徐々に低くなっているキャパシタ内蔵回路基板。 - さらに、前記誘電体層の底面に接するベース基板と、
前記ベース基板内を、その厚さ方向に貫通し、前記第１の接続部材、第２の接続部材、及び第３の接続部材にそれぞれ接続された複数の導電性ビアと
を有する請求項１に記載のキャパシタ内蔵回路基板。 - 上面と底面とが画定され、誘電体材料で形成された誘電体層と、
各々が、前記誘電体層の上面から、該誘電体層内を経由し、該誘電体層の底面まで至り、導電性材料で形成された第１の接続部材、第２の接続部材、及び第３の接続部材と、
前記誘電体層の上面、底面、及び内部のいずれかに配置され、前記第１の接続部材に接続された第１の電極と、
前記誘電体層の上面、底面、及び内部のいずれかに配置され、該誘電体層の少なくとも一部を挟み、前記第１の電極とともにキャパシタを構成し、前記第２の接続部材に接続された第２の電極と
を有し、
前記誘電体層のうち、前記第３の接続部材に接する部分の誘電率が、他の部分の誘電率よりも低い低誘電率領域とされており、
前記低誘電率領域が、前記誘電体層の結晶性を崩すことによって得られた領域であるキャパシタ内蔵回路基板。 - 上面と底面とが画定され、誘電体材料で形成された誘電体層と、
各々が、前記誘電体層の上面から、該誘電体層内を経由し、該誘電体層の底面まで至り、導電性材料で形成された第１の接続部材、第２の接続部材、及び第３の接続部材と、
前記誘電体層の上面、底面、及び内部のいずれかに配置され、前記第１の接続部材に接続された第１の電極と、
前記誘電体層の上面、底面、及び内部のいずれかに配置され、該誘電体層の少なくとも一部を挟み、前記第１の電極とともにキャパシタを構成し、前記第２の接続部材に接続された第２の電極と
を有し、
前記誘電体層のうち、前記第３の接続部材に接する部分の誘電率が、他の部分の誘電率よりも低い低誘電率領域とされており、
前記誘電体層が、誘電体材料からなる多数の微結晶粒を含み、前記低誘電率領域においては、微結晶粒の界面に酸化物が成長しているキャパシタ内蔵回路基板。 - 上面と底面とが画定され、誘電体材料で形成された誘電体層と、
各々が、前記誘電体層の上面から、該誘電体層内を経由し、該誘電体層の底面まで至り、導電性材料で形成された第１の接続部材、第２の接続部材、及び第３の接続部材と、
前記誘電体層の上面、底面、及び内部のいずれかに配置され、前記第１の接続部材に接続された第１の電極と、
前記誘電体層の上面、底面、及び内部のいずれかに配置され、該誘電体層の少なくとも一部を挟み、前記第１の電極とともにキャパシタを構成し、前記第２の接続部材に接続された第２の電極と
を有し、
前記誘電体層のうち、前記第３の接続部材に接する部分の誘電率が、他の部分の誘電率よりも低い低誘電率領域とされており、
前記誘電体層が、一般式ＡＢＯ ３ で表されるペロブスカイト構造の酸化物であり、前記低誘電率領域においては、サイトＡまたはサイトＢの一部の原子が、不純物原子によって置換されているキャパシタ内蔵回路基板。 - （ａ）厚さ方向に貫通する第１の導電性ビア、第２の導電性ビア、及び第３の導電性ビアが形成されたベース基板を準備する工程と、
（ｂ）前記ベース基板の表面上に、前記第１の導電性ビアに接続され、前記第２及び第３の導電性ビアには重ならない第１の電極を形成する工程と、
（ｃ）前記第１の電極を覆うように、誘電体材料からなる誘電体膜を形成する工程と、
（ｄ）前記誘電体膜のうち、前記第３の導電性ビアの周囲の領域に、イオン注入を行うことにより、イオン注入された領域の誘電率を、他の領域の誘電率よりも低下させる工程と、
（ｅ）前記誘電体膜の上に、該誘電体膜を挟んで前記第１の電極に対向し、かつ前記第２の導電性ビアに接続された第２の電極を形成する工程と、
（ｆ）前記誘電体膜及び前記第２の電極の上に、絶縁性の保護膜を形成する工程と、
（ｇ）前記保護膜を、その厚さ方向に貫通し、それぞれ前記第１の電極、前記第２の電極、及び前記第３の導電性ビアに電気的に接続された第４の導電性ビア、第５の導電性ビア、及び第６の導電性ビアを形成する工程と
を有するキャパシタ内蔵回路基板の製造方法。 - 前記工程（ｄ）において、前記誘電体膜にイオン注入し、該誘電体膜の結晶性を崩すことによって、イオン注入された領域の誘電率を低下させる請求項６に記載のキャパシタ内蔵回路基板の製造方法。
- 前記工程（ｄ）において、前記誘電体膜に、酸素と反応して酸化物を形成する元素及び酸素をイオン注入し、イオン注入後、熱処理を行って、該誘電体膜を構成する微結晶粒の界面に、イオン注入された元素の酸化物を成長させる請求項６に記載のキャパシタ内蔵回路基板の製造方法。
- 前記誘電体層が、一般式ＡＢＯ３で表されるペロブスカイト構造の酸化物であり、前記工程（ｄ）において、サイトＡまたはサイトＢの一部の原子を置換する不純物元素イオンを注入し、イオン注入後、熱処理を行って、サイトＡまたはサイトＢの一部の原子を、イオン注入された原子で置換する請求項６に記載のキャパシタ内蔵回路基板の製造方法。
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| JPH02168662A (ja) * | 1988-09-07 | 1990-06-28 | Hitachi Ltd | チップキャリア |
| JPH02281694A (ja) * | 1989-04-21 | 1990-11-19 | Nec Corp | 配線基板 |
| JPH05206591A (ja) * | 1992-01-28 | 1993-08-13 | Hitachi Ltd | プリント配線板およびその製造方法 |
| JPH06244299A (ja) * | 1993-02-15 | 1994-09-02 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
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