JP3098509B2 - 電子コンポーネント構造体およびその製造方法 - Google Patents

電子コンポーネント構造体およびその製造方法

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JP3098509B2 JP11032904A JP3290499A JP3098509B2 JP 3098509 B2 JP3098509 B2 JP 3098509B2 JP 11032904 A JP11032904 A JP 11032904A JP 3290499 A JP3290499 A JP 3290499A JP 3098509 B2 JP3098509 B2 JP 3098509B2
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  • Parts Printed On Printed Circuit Boards (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、多層電子コンポー
ネント、特に、薄膜多層キャパシタおよびその製造方法
に関する。
【０００２】
【従来の技術】キャパシタを有する多層基板は、集積回
路パッケージとして、エレクトロニクス分野において、
広い用途を見出してきた。多層キャパシタは、交互に積
層された千鳥状の複数の導電性金属膜の層とセラミック
酸化物（誘電体）の絶縁体層とから構成される。このよ
うなキャパシタは、技術上周知である。例えば、米国特
許第２，３８９，４２０号明細書“ＭＡＮＵＦＡＣＴＵ
ＲＥ ＯＦ ＣＡＰＡＣＩＴＯＲＳ”は、モノリシック
多層セラミック・キャパシタの構造と，製造方法と，特
性とについて開示している。
【０００３】典型的には、多層セラミック・キャパシタ
は、金属電極とセラミック層の交互構造を積み上げ、そ
の積層物から個々の部分をダイシングして、それらを低
速でバーンアウトした後に、高温で焼成することによっ
て製造される。
【０００４】あるいはまた、キャパシタ構造は、予め製
造された多層基板上に付着された薄い電極膜と誘電体膜
とを用いて形成することもできる。典型的には、下部電
極は、スパッタ付着，蒸着，化学気相蒸着，またはゾル
−ゲルの様な方法を用いて付着される。
【０００５】誘電体膜は、プラズマまたは化学気相蒸着
法（ＰＶＤまたはＣＶＤ），またはスピン・オン技術の
ような他の方法を用いて付着される。ウェット付着され
る膜の一例は、ゾル−ゲル膜または他の有機媒質膜であ
り、それらは熱処理されて無機誘電体成分を残す。誘電
体膜は、所望の化学量論に達するためには、酸化雰囲気
のような特定の周囲環境において、１回以上の熱処理を
要する。誘電体膜の例は、バリウム・チタネート（Ｂ
Ｔ），バリウム・ストロンチウム・チタネート（ＢＳ
Ｔ），またはバリウム・ジルコネート・チタネート（Ｂ
ＺＴ）である。これらの誘電体膜は、アルゴン・プラズ
マの存在下で適切なターゲットを用いるスパッタ付着
法、有機金属化学気相蒸着法、またはゾル−ゲル処理法
を使用して付着させることができる。
【０００６】次に、レジスト・ステンシルと、ドライま
たはウェット・エッチング法とを用いて、誘電体膜をパ
ターニングする。最後の工程は、上部電極を設けること
であるが、この上部電極は、下部電極に用いられる材料
と同様のリストから選択するのが普通である。
【０００７】メタライズされたヴァイアが層状キャパシ
タを通り抜けられるように、薄膜キャパシタをセラミッ
ク基板の上に設けることが望ましい。
【０００８】多層セラミック基板ベース上に作製された
インターポーザ薄膜キャパシタは、典型的には、グラン
ド，電源，信号接続用に、スルーヴァイアを有する。イ
ンターポーザ・キャパシタは、集積回路（ＩＣ）チップ
と基板との間に配置され、ＩＣラインの減結合キャパシ
タを典型的に与える。
【０００９】薄膜キャパシタ構造を、セラミック構造の
上に作製する場合、ボイド，ピット，起伏のようなセラ
ミック表面の欠陥は、上側の薄膜領域に致命的な短絡を
引き起こすことが多い。典型的には、短絡が発生するの
は、膜が、接着層やバリア層の場合には約１０００Å、
Ｐｔ電極の場合には約１０００Å、高誘電率ｋの誘電体
の場合には約１０００〜約２５００Å、上部Ｐｔ電極の
場合には約１０００Åと、極端に薄いためである。更
に、ポリマ充てんのような通常のボイド充てん方法を使
用することができない。というのは、誘電体膜最適化の
ために必要な高温アニーリングが、ボイドを充てんする
ために用いられるポリマを著しく劣化させ、破壊するの
に十分であるからである。
【００１０】厚膜構造の場合は、この欠点を有さない。
標準的な厚膜印刷・焼成組立技術を使用して、８〜１２
μｍ厚の金属ペースト（典型的には金）が、基板上面を
覆い、金属電極のための最初のトレースを形成する。こ
の厚膜金属トレースは、望ましくないボイドを充てんす
る。米国特許第５，６４０，６９９号明細書“ＭＩＸＥ
Ｒ ＣＯＮＳＴＲＵＣＴＥＤ ＦＲＯＭ ＴＨＩＣＫ
ＦＩＬＭ ＢＡＬＡＮＣＥＤ ＬＩＮＥ ＳＴＲＵＣＴ
ＵＲＥ”に開示の技術では、基板ベース上に付着された
厚い最初の金属層が、標準的な回路セルの製造を開始す
る。しかし、薄膜構造、特に、厳密な公差と正確な構造
を要求するエッジ結合ラインを有する誘電体材料は、厚
膜構造に一般的に使用される自動製造技術や表面実装組
立技術には役立たない。
【００１１】
【発明が解決しようとする課題】従って、従来技術の以
上の問題と欠点に留意すると、本発明の目的は、上部に
薄膜キャパシタを含む多層電子コンポーネントを提供す
ることにある。
【００１２】本発明の他の目的は、基板の欠陥によって
引き起こされる短絡を免れる薄膜多層インターポーザ・
キャパシタを作製する方法を提供することにある。
【００１３】本発明の他の目的は、一部は明らかであ
り、一部は以下の説明より明らかとなるであろう。
【００１４】
【課題を解決するための手段】本発明の第１の態様は、
キャパシタを組み込まれた多層基板からなる電子コンポ
ーネント構造体であり、この構造体は、上面および下面
を有し、前記上面と前記下面との間を貫通する複数の導
電性ヴァイアを含む多層基板と、前記上面上に形成され
た薄膜キャパシタとを備える。前記キャパシタは、前記
上面上に形成された０．５μｍよりも大きい厚さを有す
る下部金属層と、前記下部金属層上の薄膜誘電体層と、
前記薄膜誘電体層上に形成された上部金属層とからな
る。前記複数の導電性ヴァイアは、前記下部金属層に接
続されており、前記導電性ヴァイアのうちの選択された
導電性ヴァイアに接続された、前記下部金属層の部分が
前記下部金属層の残りの部分から分離され、前記選択さ
れた導電性ヴァイアが、前記部分を介して前記上部金属
層に接続される。
【００１５】多層基板は多層セラミック基板であり、下
部金属層は２μｍよりも大きい厚さを有する。下部金属
層は、下層から順にＣｒ層、Ｃｕ層、拡散バリア層、お
よびＰｔ層を含む組み合わせとすることができる。ま
た、下部導電層は、接着力強化のために、前記Ｐｔ層の
下に、または前記Ｐｔ層の上にＴｉ層を更に含むことが
できる。
【００１６】電子コンポーネント構造体は、上部導電層
を覆うように形成され、導電性バイアと対応する位置に
はんだ接続用の開口を有するポリイミド層を備えること
ができる。前記下面に露出する導電性ヴァイアの下端部
にはんだボールが取り付けられる。
【００１７】本発明の第２の態様は、キャパシタを組み
込まれた多層基板からなる電子コンポーネント構造体の
製造方法であり、この方法は、 ａ）上面および下面を有し、前記上面と前記下面との間
を貫通する複数の導電性ヴァイアを含む多層基板を設け
る工程と、 ｂ）０．５μｍよりも大きい厚さを有する下部金属層を
前記上面上に付着する工程と、 ｃ）薄膜誘電体層を前記下部金属層上に付着する工程
と、 ｄ）前記導電性ヴァイア上の前記薄膜誘電体層の領域を
除去するように前記薄膜誘電体層をパターニングする工
程と、 ｅ）前記導電性ヴァイアのうちの選択された導電性バイ
アと接続する前記下部金属層の部分を前記下部金属層の
残りの部分から分離するように前記下部金属層をエッチ
ングする工程と、 ｆ）構造体上にポリイミド層を付着する工程と、 ｇ）前記導電性ヴァイア上の前記下部金属層の領域およ
び前記薄膜誘電体層の領域を露出させるように前記ポリ
イミド層をパターニングする工程と、 ｈ）構造体上に上部金属層を付着する工程と、 ｉ）前記選択された導電性バイアのうちの所定の導電性
ヴァイアに接続された前記上部金属層の領域を他の領域
から分離するように前記上部金属層をパターニングする
工程とを含む。
【００１８】多層基板は多層セラミック基板であり、下
部金属層が２μｍよりも大きな厚さを有する。下部導電
層は、下層から順にＣｒ層、Ｃｕ層、拡散バリア層、Ｐ
ｔ層を含む組み合わせとすることができる。また、前記
工程ｂ）は、接着力強化のために、前記Ｐｔ層の付着の
前または後にＴｉ層を付着する工程を更に含むことがで
きる。
【００１９】この方法は、 ｊ）前記上部金属層上に第２のポリイミド層を付着する
工程と、 ｈ）前記導電性ヴァイア上の前記上部導電性層の領域を
露出させるように前記第２のポリイミド層にはんだ接続
用の開口を形成する工程と、 ｉ）前記開口を介して露出された前記上部金属層および
前記下面に露出する前記導電性ヴァイアの下端部にはん
だボールを付着する工程とを更に含むことができる。
【００２０】
【００２１】
【００２２】
【００２３】
【００２４】
【００２５】
【発明の実施の形態】本発明の好適な実施例を説明する
にあたって、図１〜１１を参照するが、これら図では、
同一の番号は本発明の同一の要素を示すものとする。本
発明の要素は、図では必ずしもスケール通りに示してい
ない。
【００２６】インターポーザ薄膜キャパシタ構造が提案
されており、この構造では、キャパシタは基板上、好ま
しくはセラミック基板上に存在する。この構造を形成す
る際に伴う複雑さは、主として、セラミック基板のピッ
トのある粗い面に由来するものである。セラミック基板
は、高温での処理に有利である。しかし、製造歩留まり
は、ピットのあるセラミック面により開始される、上部
薄膜領域上の過剰で致命的な短絡によって損なわれる。
ここで説明するプロセスは、この欠点を緩和し、薄膜短
絡に強いセラミック薄膜キャパシタを得ることができ
る。
【００２７】図１には、多層セラミック構造２０が示さ
れている。この構造２０は、少なくとも１枚のセラミッ
ク・シート１と、１個以上の層間導電性パッドまたはヴ
ァイアとからなる。ヴァイアは、導電材料、例えば、モ
リブデン，タングステン，銅等で充てんされている。図
１において、金属が充てんされたヴァイアは、グランド
・ライン２，電源ライン３，および信号伝送ライン４で
表される。
【００２８】典型的には、多層回路パッケージは、セラ
ミック粒子と有機バインダとを結合して未焼成のテープ
すなわち“グリーンシート”テープにすることによって
構成される。次に、グリーン・セラミック・シートに穴
を打ち抜いて、金属ペーストをスクリーン印刷し、打ち
抜かれた穴が一致するように積み重ね、温度と圧力のい
ずれか、またはその両方の影響の下で積層した後、制御
された周囲環境の中で、適切な高温で焼成する。
【００２９】次に、多層セラミック構造２０を、薄膜付
着の準備として（ラッピング，研磨，化学エッチング等
により）表面処理する。ブランケット金属層５を付着さ
せるが、その材料は、Ｐｔその他の適切な電極金属とす
ることができる。あるいはまた、図２に示すように、こ
の金属層５を、例えば、約２００Å厚のＣｒ層１５′
と、約０．５〜約１０μｍ厚のＣｕ層１６と、約１００
０〜約５０００Å厚の拡散バリア層１７と、約１００〜
約２５００Å厚のＰｔ層１８とのような金属層の組み合
わせとすることができる。拡散バリア層は、下側のメタ
ライズされたヴァイア２，３，４の酸化と腐食を防止す
る。拡散バリア層としては、ＴａＳｉＮ層を用いること
ができる。このようなバリア層は、米国特許出願第０９
／０３１２３６号明細書“ＨＩＧＨ ＴＥＭＰＥＲＡＴ
ＵＲＥ，ＣＯＮＤＵＣＴＩＶＥ ＴＨＩＮ ＦＩＬＭ
ＤＩＦＦＵＳＩＯＮ ＢＡＲＲＩＥＲ ＦＯＲ ＣＥＲ
ＡＭＩＣ／ＭＥＴＡＬ ＳＹＳＴＥＭＳ”に開示されて
いる。この米国出願の内容は、この明細書の内容として
引用される。更に、Ｔｉ層１９を、接着力を強化するた
めに、Ｐｔ付着層１８の前および／または後に用いるこ
とができる。Ｃｕ層の厚さは、１０００Åより大きくす
ることが望ましいが、０．５μｍより大きくすることが
より望ましい。２μｍより大きくすることが、更に望ま
しい。更に、５μｍより大きい厚さは、本発明の最も好
適な実施例である。
【００３０】次に、図３に示すように、誘電体膜６を、
ブランケット金属層５上に付着する。誘電体膜の一例
は、バリウム・チタネート（ＢＴ），バリウム・ストロ
ンチウム・チタネート（ＢＳＴ），バリウム・ジルコネ
ート・チタネート（ＢＺＴ），鉛・ランタン・ジルコネ
ート，鉛・ジルコネート・チタネート，またはタンタル
・オキサイドである。この誘電体膜は、高誘電率の材料
とするのが好ましいが、本発明の利点を達成するために
は、必ずしもその必要はない。誘電体膜は、化学気相蒸
着またはプラズマ蒸着を使用して、約５００〜約３００
０Åの厚さに付着する。この処理工程の後に、約６５０
〜約７５０℃の温度範囲で、空気、酸素または窒素中
で、１時間、最適化アニーリングを行う。
【００３１】図４は、誘電層６の上に付着された第１の
フォトレジスト・ステンシル１３を示す。フォトレジス
ト１３を付着して、パターニングし、イオンビーム・ミ
リングのために、それぞれメタライズされたヴァイア上
の領域２Ａ，３Ａ，４Ａを露出させる。これにより，イ
ンターポーザ・キャパシタ構造にわたって、ヴァイア上
の導電性ラインを形成するプロセスが開始される。次
に、これら露出された領域の誘電体層６を、好ましくは
イオンビーム・ミリングによって除去する。次に、ウェ
ット媒質、例えば、ストリッパまたはアセトン、または
ドライ技術、例えば、酸素／アルゴン・イオンビームを
用いてフォトレジストを剥離する。
【００３２】次に、第２のフォトレジスト１４を、図５
に示すように付着させる。このレジストは、パターニン
グ後に、ヴァイア周辺の領域２Ａ，３Ａ，４Ａの部分を
覆い、各ヴァイアのための絶縁物が設けられるべき隣接
領域３Ｂ，４Ｂを露出させる。次に、これら露出領域の
ブランケット金属層５を、好ましくはイオンビーム・ミ
リングによって除去する。次に、ウェット媒質、例え
ば、ストリッパまたはアセトン、またはドライ技術、例
えば酸素／アルゴン・イオンビームを用いてレジストを
剥離する。
【００３３】次に、図６に示すように、感光性ポリイミ
ド層７を構造に設ける。これは、スピン塗布または他の
付着方法を用いて行うことができる。あるいはまた、Ｒ
ＩＥ，プラズマ・アッシング，ウェット化学エッチン
グ，またはイオンビーム・ミリングのようなパターニン
グ方法の場合、標準的な非感光性のポリイミドを用いる
ことができる。しかし、これら非感光性のパターニング
方法も、別個のレジスト処理工程を含んでいる。
【００３４】フォトリソグラフィを用いて、ポリイミド
層７にパターンを形成し、図７に示すように、ポリイミ
ドを有する領域と、ポリイミドを有さない他の領域を残
す。感光性ポリイミド層７が露光され現像されると、ポ
リイミドの絶縁体構造１５が、構造上に残る。これら構
造は、導電ヴァイアと境を接し、各ヴァイア２，３，４
を互いに絶縁する。また、他のパターニング方法を使用
することもできる。標準的な非感光性ポリイミドを、Ｒ
ＩＥ，プラズマ・アッシング，ウェット化学エッチン
グ，またはイオンビーム・ミリングのようなパターニン
グ方法と共に、用いることもできる。しかし、これら非
感光性パターニング方法も、別個のレジスト処理工程を
含んでいる。
【００３５】次に、図８に示すように、構造上にブラン
ケット上面金属（ＴＳＭ）シード層８を付着する。付着
は、スパッタリング，メッキ，蒸着，従来技術において
一般的に実施されている他の方法を使用して行われる。
このシード層は、典型的には、導電性金属から構成され
る。特に、ＴＳＭシード層は、約５００〜約２０００Å
厚のＰｔ下層、約２００Å厚のＣｒ中間層、および２０
００Å厚のＣｕ上層から構成するのが望ましい。
【００３６】次に、レジスト・ステンシル（図示せず）
を、図９に示すＴＳＭ金属層９を続いて電気メッキする
ために、形成する。上面金属ＣｕおよびＮｉを電気メッ
キし、レジスト・ステンシルを使用してＴＳＭ金属層９
の第１のセグメントを形成する。このとき、ＴＳＭ金属
層９の各部分をヴァイア２，３，４に電気的に接続する
が、互いには接続しない。この電気メッキは、また、Ａ
ｕ層を含むが、このＡｕ層は、後の工程で設けることが
できる。得られたＴＳＭ金属層９は、ヴァイア２，３，
４をセラミック基板外部の薄膜領域へ延ばす。ＴＳＭ金
属層９の各部分は、各ヴァイアに電気的に接続され、ポ
リイミド絶縁体構造１５によって部分的に分離されてい
る。この処理工程の一部として過剰なＮｉをメッキする
ことができる。というのは、次のＰｔ除去工程（イオン
ビーム・ミリングによる）がまた等量のＮｉを除去する
からである。１０００ÅのＰｔ層に対して、１００％の
オーバーエッチングを行うと仮定すると、イオンビーム
処理工程は、約２０００ÅのＮｉを除去する。従って、
余分なＮｉが、この減少分を補償するためには必要であ
る。
【００３７】次に、下側のシード層８の露出したＣｕ上
層およびＣｒ中間層を、好ましくはフラッシュ・エッチ
ングにより、表面から除去する。次に、残っているＰｔ
下層と下側の誘電体層６とを、好ましくはイオンビーム
・ミリングにより除去する。後に誘電体層６の痕跡が残
ることがあっても、続いてポリイミドを設けることでこ
れらの領域を充てんするので、問題を生じることはな
い。ＴＳＭ金属層９が、前述した電気メッキ処理工程の
際に設けられなかった場合には、無電界メッキされたＡ
ｕを設けて、ＴＳＭ金属層９の最終セグメントを形成す
る。
【００３８】図１０に示すように、パッシベーション・
ポリイミド１０を、上面に設ける。次に、Ｃ４はんだ接
続用の開口１１を、パッシベーション・ポリイミド層１
０中にレーザー・アブレーションして、ＴＳＭ層９をヴ
ァイア２Ａ，３Ａ，４Ａに沿った領域で露出する。ある
いはまた、感光性ポリマーを用いてパターニングし、Ｃ
４はんだ接続用の開口１１を形成する。
【００３９】最後に、ＳＢＣまたはＣ４（はんだ）ボー
ル１２を、図１１に示すように、付着して、インターポ
ーザ・キャパシタを下側の基板に組み合わせる。はんだ
ボールは、インターポーザ・キャパシタの上面上の、Ｔ
ＳＭ金属層が（ヴァイア上に）露出される領域で使用す
ることもできる。このようなはんだボールの１つを、図
１１のヴァイア２の上に示す。
【００４０】以上、本発明を特定の好適な実施例によっ
て説明したが、以上の説明から、多くの代替，変形，変
更ができることは当業者には明らかであろう。従って、
特許請求の範囲は、本発明の範囲と趣旨の範囲内にある
代替，変形，変更を含んでいる。
【００４１】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）導電性リードを有する電子コンポーネントと、上
面を有する多層基板であって、内部にメタライズされた
回路を有する複数の層と、メタライズされた相互接続ヴ
ァイアとを有する多層基板と、上面と、その上面と反対
側の下面と、メタライズされた相互接続ヴァイアとを有
する薄膜構造であって、前記下面で前記ヴァイアが、前
記多層基板の前記メタライズされた相互接続ヴァイアに
電気的に接続され、前記上面で前記ヴァイアが、前記電
子コンポーネントの導電性リードに電気的に接続されて
おり、少なくとも１つのキャパシタを有する薄膜構造
と、を備え、前記キャパシタは、０．５μｍよりも大き
い厚さに付着される第１の導電材料からなる、前記薄膜
構造の前記上面上の少なくとも１つのパターニングされ
た第１の下部構造層と、薄膜誘電体層と、第２の導電材
料からなる、前記薄膜誘電体層上の第２の上部構造層
と、を有することを特徴とする電子コンポーネント構
造。 （２）前記パターニングされた第１の下部構造層は、２
μｍ以上の厚さの金属層であることを特徴とする上記
（１）に記載の電子コンポーネント構造。 （３）前記パターニングされた第１の下部構造層は、Ｃ
ｒ層と，Ｃｕ層と，拡散バリア層と，Ｐｔ層とを有する
ことを特徴とする上記（１）に記載の電子コンポーネン
ト構造。 （４）前記パターニングされた第１の下部構造層は、接
着力強化のために、Ｔｉ層を更に有することを特徴とす
る上記（３）に記載の電子コンポーネント構造。 （５）前記薄膜誘電体層は、高誘電率材料からなること
を特徴とする上記（１）に記載の電子コンポーネント構
造。 （６）前記薄膜誘電体層は、バリウム・ストロンチウム
・チタネート，バリウム・チタネート，バリウム・ジル
コネート・チタネート，鉛・ランタン・ジルコネート，
鉛・ジルコネート・チタネート，およびタンタル・オキ
サイドからなる群から選択されることを特徴とする上記
（１）に記載の電子コンポーネント構造。 （７）導電性リードを有する電子コンポーネントと、上
面を有する多層基板であって、内部にメタライズされた
回路を有する複数の層と、メタライズされた相互接続ヴ
ァイアとを有する多層基板と、上面と、その上面と反対
側の下面と、メタライズされた相互接続ヴァイアとを有
する薄膜構造であって、前記下面で前記ヴァイアが、前
記多層基板の前記メタライズされた相互接続ヴァイアに
電気的に接続され、前記上面で前記ヴァイアが、前記電
子コンポーネントの導電性リードに電気的に接続されて
おり、少なくとも１つのキャパシタを有する薄膜構造
と、を備え、前記キャパシタは、０．５μｍより大きい
厚さに付着される第１の導電材料からなる、前記薄膜構
造の前記上面上の少なくとも１つのパターニングされた
第１の下部構造層と、第２の導電材料からなる、少なく
とも１つのパターニングされた第２の上部構造層であっ
て、前記第１の下部構造層よりも薄い第２の上部構造層
と、前記第１の下部構造層と第２の上部構造層との間の
薄膜誘電体層と、前記パターニングされた第１の下部構
造層の開口間と、前記薄膜誘電体層の一部の上側と、前
記パターニングされた第２の上部構造層の一部の下側と
にある、前記薄膜構造の前記上面の一部上の硬化した第
１のポリイミド層と、前記パターニングされた第２の上
部構造層の一部の上側にある硬化した第２のポリイミド
層と、前記薄膜構造の上面上の、前記薄膜構造のメタラ
イズされた相互接続ヴァイアを前記電子コンポーネント
の導電性リードの一部に接続し、前記薄膜構造の下面上
の、前記薄膜構造のメタライズされた相互接続ヴァイア
を、前記多層基板の相互接続ヴァイアの一部に接続する
導電性リードと、を備えることを特徴とする電子コンポ
ーネント構造。 （８）前記パターニングされた第１の下部構造層は、２
μｍより大きい厚さの金属層であることを特徴とする上
記（７）に記載の電子コンポーネント構造。 （９）前記パターニングされた第１の下部構造層は、Ｃ
ｒ層と，Ｃｕ層と，拡散バリア層と，Ｐｔ層とを有する
ことを特徴とする上記（７）に記載の電子コンポーネン
ト構造。 （１０）前記パターニングされた第１の下部構造層は、
接着力向上のために、Ｔｉ層を更に有することを特徴と
する上記（９）に記載の電子コンポーネント構造。 （１１）前記薄膜誘電体層は、高誘電率材料からなるこ
とを特徴とする上記（７）に記載の電子コンポーネント
構造。 （１２）前記薄膜誘電体層は、バリウム・ストロンチウ
ム・チタネート，バリウム・チタネート，バリウム・ジ
ルコネート・チタネート，鉛・ランタン・ジルコネー
ト，鉛・ジルコネート・チタネート，およびタンタル・
オキサイドからなる群から選択されることを特徴とする
上記（７）に記載の電子コンポーネント構造。 （１３）前記第１と第２のポリイミド層は、感光性ポリ
イミドからなることを特徴とする上記（７）に記載の電
子コンポーネント構造。 （１４）前記パターニングされた第２の上部構造層は、
Ｐｔ，Ｃｒ，Ｃｕからなる層と、ＣｕおよびＮｉの電気
メッキ層と、Ａｕの無電界メッキ層とを有することを特
徴とする上記（７）に記載の電子コンポーネント構造。 （１５）前記薄膜構造の前記上面と下面で露出された前
記ヴァイアは、前記薄膜構造を前記多層基板に接続する
ためのはんだボールを含むことを特徴とする上記（７）
に記載の電子コンポーネント構造。 （１６）前記第１の下部構造層は、前記薄膜構造の前記
上面内のボイド，ピット，または起伏を充てんすること
を特徴とする上記（７）に記載の電子コンポーネント構
造。 （１７）ａ）上面と、その上面の反対側の下面と、前記
上面と下面との間の導電性ヴァイアとを有する多層基板
を設ける工程と、 ｂ）第１の金属層を前記上面上に、０．５μｍより大き
い厚さになるように付着する工程と、 ｃ）薄膜誘電体層を前記第１の金属層上に付着する工程
と、 ｄ）前記薄膜誘電体層をパターニングする工程と、 ｅ）第１のパターニングされたポリイミド層を、その一
部が除去されたとき、ポリイミド誘電体構造が前記導電
性ヴァイアに隣接する前記上面上に残るように設ける工
程と、 ｆ）第２の金属層を付着する工程と、を含むことを特徴
とする薄膜多層キャパシタの製造方法。 （１８）ｇ）パターニングされた第２のポリイミド層を
設ける工程と、 ｈ）前記第２のポリイミド層を、前記ヴァイア上の領域
で、レーザー・アブレーションする工程と、 ｉ）露出された前記ヴァイア上の前記多層基板の前記上
面と、前記ヴァイア上 の前記多層基板の前記下面とに、はんだボールを付着す
る工程と、を更に含むことを特徴とする上記（１７）に
記載の製造方法。 （１９）第１の金属層を付着する前記工程（ｂ）は、厚
さ２μｍ以上の金属層を付着する工程を更に含むことを
特徴とする上記（１７）に記載の製造方法。 （２０）第１の金属層を付着する前記工程（ｂ）は、Ｃ
ｒ層と，Ｃｕ層と，拡散バリア層と，Ｐｔ層との組み合
わせを付着する工程を更に含むことを特徴とする上記
（１７）に記載の製造方法。 （２１）第１の金属層を付着する工程（ｂ）は、約２０
０Å厚のＣｒ層と、約０．５〜約１０μｍ厚のＣｕ層
と、約１０００〜約５０００Å厚の拡散バリア層と、約
１００〜約２５００Å厚のＰｔ層との組み合わせを付着
する工程を更に含む上記（２０）に記載の製造方法。 （２２）第１の金属層を付着する工程（ｂ）は、薄いＴ
ｉ層を、接着力強化のために前記Ｐｔ層の前または後の
いずれかに設けられるように付着する工程を更に含むこ
とを特徴とする上記（２０）に記載の製造方法。 （２３）薄膜誘電体層を付着する前記工程（ｃ）は、高
誘電率誘電体を付着する工程を更に含むことを特徴とす
る上記（１７）に記載の製造方法。 （２４）ａ）上面と、その上面と反対側の下面と、前記
上面と前記下面の間の導電性ヴァイアとを有する多層基
板を設ける工程と、 ｂ）前記上面上に少なくとも０．５μｍの厚さのブラン
ケット第１レベル金属構造を付着する工程と、 ｃ）薄膜誘電体膜を前記第１レベル金属構造上に付着す
る工程と、 ｄ）前記第１レベル金属構造と前記薄膜誘電体膜を含む
前記多層基板をアニーリングする工程と、 ｅ）第１のフォトレジスト・ステンシルを、前記多層基
板の前記上面上の前記導電性ヴァイア上の領域をパター
ニングするように、前記薄膜誘電体膜上に設ける工程
と、 ｆ）前記多層基板の前記上面上の前記導電性ヴァイア上
の、前記露出領域の前記薄膜誘電体膜の一部と前記第１
レベル金属構造の一部とを除去する工程と、 ｇ）パターニングされた第１のポリイミド層を、その一
部が除去されたときに、前記導電性ヴァイアに隣接する
ポリイミド誘電体構造が前記上面上に残るように設ける
工程と、 ｈ）第２レベル金属構造を付着する工程と、 ｉ）前記第２レベル金属構造の一部を除去する工程と、 ｊ）第２のポリイミド層を設ける工程と、 ｋ）前記第２のポリイミド層を、前記導電性ヴァイア上
の領域にレーザー・アブレーションする工程と、 ｌ）はんだボールを前記露出導電性ヴァイア上の前記多
層基板の上面と、前記導電性ヴァイア上の前記多層基板
の下面に付着する工程と、を含むことを特徴とする薄膜
多層キャパシタの製造方法。 （２５）多層基板を設ける前記工程（ａ）は、前記多層
基板を研磨して前記上面を薄膜付着用に準備する工程を
更に含むことを特徴とする上記（２４）に記載の製造方
法。 （２６）第１レベル金属構造を付着する前記工程（ｂ）
は、厚さ２μｍ以上の金属層を付着する工程を更に含む
ことを特徴とする上記（２４）に記載の製造方法。 （２７）第１レベル金属構造を付着する前記工程（ｂ）
は、Ｃｒ層と，Ｃｕ層と，拡散層と，Ｐｔ層との組み合
わせを付着する工程を更に含むことを特徴とする上記
（２４）に記載の製造方法。 （２８）第１レベル金属構造を付着する工程（ｂ）は、
約２００Å厚のＣｒ層と、約０．５〜約１０μｍ厚のＣ
ｕ層と、約１０００〜約５０００Å厚の拡散バリア層
と、約１００〜約２５００Å厚のＰｔ層との組み合わせ
を付着する工程を更に含むことを特徴とする上記（２
７）に記載の製造方法。 （２９）第１レベル金属構造を付着する工程（ｂ）は、
薄いＴｉ層を、接着力強化のために前記Ｐｔ層の前また
は後のいずれかに設けられるように付着する工程を更に
含むことを特徴とする上記（２７）に記載の製造方法。 （３０）薄膜誘電体膜を付着する前記工程（ｃ）は、高
誘電率誘電体を付着する工程を更に含むことを特徴とす
る上記（２４）に記載の製造方法。 （３１）薄膜誘電体膜を付着する前記工程（ｃ）は、バ
リウム・ジルコネート・チタネート（ＢＺＴ），バリウ
ム・チタネート，バリウム・ジルコネート・チタネー
ト，鉛・ランタン・ジルコネート，鉛・ジルコネート・
チタネート，およびタンタル・オキサイドからなる群か
ら選択される誘電体膜を付着させる工程を更に含むこと
を特徴とする上記（２４）に記載の製造方法。 （３２）薄膜誘電体膜を付着する前記工程（ｃ）は、化
学気相蒸着法またはプラズマ蒸着法を使用して、約５０
０〜約３０００Å厚の誘電体膜を付着する工程を更に含
むことを特徴とする上記（２４）に記載の製造方法。 （３３）前記多層基板をアニーリングする前記工程
（ｄ）は、空気，酸素，または窒素の雰囲気のうちの１
つの中で、１時間の間、約６５０〜約７５０℃の温度範
囲でアニーリングする工程を更に含むことを特徴とする
上記（２４）に記載の製造方法。 （３４）前記薄膜誘電体膜の一部と前記第１レベル金属
構造の一部とを除去する前記工程（ｆ）は、前記薄膜誘
電体膜，前記Ｐｔ層，および前記拡散バリア層が除去さ
れるように、前記第１フォトレジスト・ステンシルをマ
スクとして、イオンビーム・ミリングを使用する工程を
更に含むことを特徴とする上記（２７）に記載の製造方
法。 （３５）前記フォトレジストは、ストリッパまたはアセ
トンを含むウェット媒質を用いて剥離されることを特徴
とする上記（３４）に記載の方法。 （３６）前記フォトレジストは、Ｏ2 またはＡｒのイオ
ンビーム・ミリングを用いて剥離されることを特徴とす
る上記（３４）に記載の方法。 （３７）パターニングされた第１のポリイミド層を設け
る前記工程（ｇ）は、第２のフォトレジスト・ステンシ
ルを、露光され現像されたとき、前記導電性ヴァイアに
隣接する領域を露出するように使用する工程を含むこと
を特徴とする上記（２４）に記載の製造方法。 （３８）パターニングされた第１のポリイミド層を設け
る前記工程（ｇ）は、感光性ポリイミドを用いて、前記
ポリイミド層をパターニングする工程を含むことを特徴
とする上記（２４）に記載の製造方法。 （３９）パターニングされた第１のポリイミド層を設け
る前記工程（ｇ）は、非感光性ポリイミドと別個のレジ
スト処理とを使用する工程を含むことを特徴とする上記
（２４）に記載の製造方法。 （４０）前記別個のレジスト処理は、ＲＩＥ，プラズマ
・アッシング，ウェット化学エッチング，またはイオン
ビーム・ミリングを含むパターニング工程を含むことを
特徴とする上記（３９）に記載の製造方法。 （４１）第２レベル金属構造を付着する前記工程（ｈ）
は、 １）上面金属シード層を付着する工程と、 ２）レジスト・ステンシルを設けて、前記上面金属シー
ド層をパターニングする工程と、 ３）前記工程（２）の前記レジスト・ステンシルによっ
て露出された領域上に、金属層を電気メッキする工程
と、を含むことを特徴とする上記（２４）に記載の製造
方法。 （４２）上面金属シード層を付着する前記工程（１）
は、スパッタリング法または蒸着法を使用する工程を含
むことを特徴とする上記（４１）に記載の製造方法。 （４３）上面金属シード層を付着する前記工程（１）に
おいて、前記上面金属シード層は、Ｐｔ層，Ｃｒ層，お
よびＣｕ層を有することを特徴とする上記（４１）に記
載の製造方法。 （４４）金属層を電気メッキする前記工程（３）は、Ｃ
ｕ層およびＮｉ層を電気メッキする工程を含むことを特
徴とする上記（４１）に記載の製造方法。 （４５）前記第２レベル金属構造の一部を除去する前記
工程（ｅ）は、前記上面金属シード層上にパターニング
されたレジスト・ステンシルを設け、前記上面金属シー
ド層の前記Ｃｕ層およびＣｒ層をフラッシュ・エッチン
グし、前記Ｐｔ層をイオンビーム・ミリングする工程を
含むことを特徴とする上記（３９）に記載の製造方法。 （４６）前記第２レベル金属構造の一部を取り除く前記
工程（ｅ）は、無電界メッキされたＡｕ層を前記上面金
属シード層に設ける工程を更に含むことを特徴とする上
記（４５）に記載の製造方法。 （４７）金属層を電気メッキする前記工程（３）は、Ｃ
ｕ層，Ｎｉ層，およびＡｕ層をメッキする工程を含むこ
とを特徴とする上記（４１）に記載の製造方法。
【図面の簡単な説明】
【図１】メタライズされたヴァイアとブランケット金属
層が付着された層状基板の断面図である。
【図２】ブランケット金属層を詳しく描いた図１の層状
基板の拡大断面図である。
【図３】誘電体材料が設けられた図１の層状基板の断面
図である。
【図４】パターニングされた感光性レジストが設けら
れ、露出された高誘電率材料がイオンビーム・ミリング
される図３の層状基板の断面図である。
【図５】パターニングされた第２の感光性レジストが設
けられ、露出された金属層領域がイオンビーム・ミリン
グされる図４の層状基板の断面図である。
【図６】感光性ポリイミドが設けられた図５の層状基板
の断面図である。
【図７】ポリイミド層が露光され現像された図６の層状
基板の断面図である。
【図８】上面金属シード層が付着された図７の層状基板
の断面図である。
【図９】パターニングされた電気メッキ金属が付着され
た図８の層状基板の断面図である。
【図１０】パッシベーション・ポリイミド層が設けら
れ、露光・現像された図９の層状基板の断面図である。
【図１１】はんだボールが下面上の導電ヴァイアへ付着
された図１０層状基板の断面図である。
【符号の説明】
１ セラミック・シート ２ グランド・ライン ２Ａ，３Ａ，４Ａ メタライズされたヴァイア ３ 電源ライン ４ 信号伝送ライン ５ ブランケット金属層 ６ 誘電体膜 ７ 感光性ポリイミド層 ８ シード層 ９ ＴＳＭ金属層 １０ パッシベーション・ポリイミド １１ 開口 １２ はんだボール １３ フォトレジスト・ステンシル １４ フォトレジスト １５′ Ｃｒ層 １６ Ｃｕ層 １７ 拡散バリア層 １８ Ｐｔ層 ２０ 多層セラミック構造
───────────────────────────────────────────────────── フロントページの続き (72)発明者 シャジ・ファルーク アメリカ合衆国 12533 ニューヨーク 州 ホープウェル ジャンクション ダ ータントラ ドライブ ６ (72)発明者 ハーヴェイ・シー・ハメル アメリカ合衆国 12601 ニューヨーク 州 ポウキープシー マーティン ロー ド 14 (72)発明者 ジョン・ユー・ニッカーボッカー アメリカ合衆国 12533 ニューヨーク 州 ホープウェル ジャンクション ク リーメリィ ロード 53 (72)発明者 ロバート・エイ・リタ アメリカ合衆国 12590 ニューヨーク 州 ワッピンガーズ フォールズ シェ アウッド フォレスト 49エフ (72)発明者 ハーバート・アイ・ストラー アメリカ合衆国 12590 ニューヨーク 州 ワッピンガーズ フォールズ ソブ ラ レーン 26 (56)参考文献 特開 平７−176453（ＪＰ，Ａ) 特開 平６−125180（ＪＰ，Ａ) 特開 平５−175353（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/822

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】キャパシタを組み込まれた多層基板からな
    る電子コンポーネント構造体において、 上面および下面を有し、前記上面と前記下面との間を貫
    通する複数の導電性ヴァイアを含む多層基板と、 前記上面上に形成された薄膜キャパシタとを備え、 前記キャパシタは、 前記上面上に形成された０．５μｍよりも大きい厚さを
    有する下部金属層と、前記下部金属層上の薄膜誘電体層
    と、前記薄膜誘電体層上に形成された上部金属層とから
    なり、 前記複数の導電性ヴァイアは、前記下部金属層に接続さ
    れており、 前記導電性ヴァイアのうちの選択された導電性ヴァイア
    に接続された、前記下部金属層の部分が前記下部金属層
    の残りの部分から分離され、 前記選択された導電性ヴァイアが、前記部分を介して前
    記上部金属層に接続されていることを特徴とする電子コ
    ンポーネント構造体。
  2. 【請求項２】前記多層基板が多層セラミック基板である
    ことを特徴とする、請求項１に記載の電子コンポーネン
    ト構造体。
  3. 【請求項３】前記下部金属層が２μｍよりも大きい厚さ
    を有することを特徴とする、請求項１または請求項２に
    記載の電子コンポーネント構造体。
  4. 【請求項４】前記下部金属層が、下層から順にＣｒ層、
    Ｃｕ層、拡散バリア層、およびＰｔ層を含むことを特徴
    とする、請求項１ないし請求項３に記載の電子コンポー
    ネント構造体。
  5. 【請求項５】前記下部導電層が、接着力強化のために、
    前記Ｐｔ層の下に、または前記Ｐｔ層の上にＴｉ層を更
    に含むことを特徴とする請求項４記載の電子コンポーネ
    ント構造体。
  6. 【請求項６】前記上部導電層を覆うように形成され、前
    記導電性バイアと対応する位置にはんだ接続用の開口を
    有するポリイミド層を備え、前記下面に露出する前記導
    電性ヴァイアの下端部にはんだボールが取り付けられて
    いることを特徴とする、請求項１ないし請求項５に記載
    の電子コンポーネント構造体。
  7. 【請求項７】キャパシタを組み込まれた多層基板からな
    る電子コンポーネント構造体の製造方法において、 ａ）上面および下面を有し、前記上面と前記下面との間
    を貫通する複数の導電性ヴァイアを含む多層基板を設け
    る工程と、 ｂ）０．５μｍよりも大きい厚さを有する下部金属層を
    前記上面上に付着する工程と、 ｃ）薄膜誘電体層を前記下部金属層上に付着する工程
    と、 ｄ）前記導電性ヴァイア上の前記薄膜誘電体層の領域を
    除去するように前記薄膜誘電体層をパターニングする工
    程と、 ｅ）前記導電性ヴァイアのうちの選択された導電性バイ
    アと接続する前記下部金属層の部分を前記下部金属層の
    残りの部分から分離するように前記下部金属層をエッチ
    ングする工程と、 ｆ）構造体上にポリイミド層を付着する工程と、 ｇ）前記導電性ヴァイア上の前記下部金属層の領域およ
    び前記薄膜誘電体層の領域を露出させるように前記ポリ
    イミド層をパターニングする工程と、 ｈ）構造体上に上部金属層を付着する工程と、 ｉ）前記選択された導電性バイアのうちの所定の導電性
    ヴァイアに接続された前記上部金属層の領域を他の領域
    から分離するように前記上部金属層をパターニングする
    工程とを含む電子コンポーネント構造体の製造方法。
  8. 【請求項８】前記多層基板が多層セラミック基板である
    ことを特徴とする、請求項７記載の電子コンポーネント
    構造体。
  9. 【請求項９】前記下部金属層が２μｍよりも大きな厚さ
    を有することを特徴とする、請求項７または８に記載の
    製造方法。
  10. 【請求項１０】前記下部導電層が、下層から順にＣｒ
    層、Ｃｕ層、拡散バリア層、Ｐｔ層を含むことを特徴と
    する請求項７ないし請求項９に記載の製造方法。
  11. 【請求項１１】前記工程ｂ）は、接着力強化のために、
    前記Ｐｔ層の付着の前または後にＴｉ層を付着する工程
    を更に含むことを特徴とする請求項１０に記載の製造方
    法。
  12. 【請求項１２】ｊ）前記上部金属層上に第２のポリイミ
    ド層を付着する工程と、 ｈ）前記導電性ヴァイア上の前記上部導電性層の領域を
    露出させるように前記第２のポリイミド層にはんだ接続
    用の開口を形成する工程と、 ｉ）前記開口を介して露出された前記上部金属層および
    前記下面に露出する前記導電性ヴァイアの下端部にはん
    だボールを付着する工程とを更に含むことを特徴とする
    請求項７ないし請求項１１のいずれか１項に記載の製造
    方法。
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