JP2007234843A - 薄膜キャパシタ素子、インターポーザ、半導体装置、及び、薄膜キャパシタ素子或いはインターポーザの製造方法 - Google Patents
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Abstract
薄膜キャパシタに絶縁破壊等の問題が生じた場合であっても、接続されている他のデバイス等に悪影響を及ぼすことのない、信頼性の高い薄膜キャパシタ素子、インターポーザ、半導体素子、及び、これらの製造方法を提供する。
【解決手段】
本発明の薄膜キャパシタ素子10は、誘電体層13とそれを挟む2つの電極12,14を有する薄膜キャパシタ15と、前記電極と電気的に接続される外部端子23とを備え、前記電極と外部端子との間に設けられ、前記電極に隣接するとともに、前記隣接する電極よりも大きな抵抗率を有する材料からなる抵抗層30を有する。
【選択図】 図1
Description
薄膜キャパシタ15は、図に示すように、下部電極12、誘電体層13、上部電極14の3層から構成され、これらの各構成体は、支持基体11上に、下部電極12、誘電体層13、上部電極14の順に形成されている。
外部端子23は、図に示すように、その先端部に形成されるバンプ21と、先端部と反対側に形成されるUBM(Under Bump Metal)22から構成される。UBM22は、バンプの下部に配置されたバリアメタルのことであり、バンプ21を構成する材料が周囲に拡散することを防止する。
保護膜19は、絶縁性であり薄膜キャパシタ15を覆う。また、保護膜19は、図に示すように、例えば、薄膜キャパシタ15を直接覆い、薄膜キャパシタ15への水や水素イオンの浸入をバリアするための耐湿性保護膜17と、それを覆う有機樹脂18等から構成される。なお、耐湿性保護膜17は、図に示すように、例えば、薄膜キャパシタ15の側面にも形成され、薄膜キャパシタ15を完全に覆うことが望ましい。
前記薄膜キャパシタ15の電極(上部電極14または下部電極12)と外部端子23との間には、誘電体層13が絶縁破壊を起こしたときに電極間に大電流が流れることを回避するための抵抗層30が設けられている。
次に、実施例1に係る薄膜キャパシタ素子の製造方法の一例を、図面を参照しながら説明する。図2〜4は、実施例1に係る薄膜キャパシタ素子の製造方法の一例を示す概略断面図である。
最初に、図2(a)及び図2(b)に示すように、支持基体11上に、下部電極を形成するための下部電極形成層12aを成膜する。
次に、図2(e)に示すように、下部電極を引き出すための電極引き出し用穴16を形成する。電極引き出し用穴16は、外部端子23を設ける箇所について、上部電極形成層14aと誘電体層形成層13aとを選択的に除去することにより形成される。
次に、図3(f)〜図3(g)に示すように、薄膜キャパシタ15を直接覆う耐湿性保護膜17を形成する。
次に、図3(h)〜図4(i)に示すように、抵抗層30を形成する。
次に、図4(j)〜図4(k)に示すように、有機樹脂18及び外部端子23を形成する。
図2(a)及び図2(b)に示すように、シリコンウェハである支持基体11上に、下部電極を形成するための下部電極形成層12aを成膜する。
次に、図3(h)〜図4(i)に示すように、抵抗層30を形成する。抵抗層30は、スパッタリング法によりFe−Crの合金薄膜を成膜した後、当該成膜された合金薄膜の不要部分を、エッチングにより除去することにより形成される。
また、インターポーザ110は、その両主面、すなわち、半導体素子150に対向する第1の主面138と、(当該第1の主面138とは反対の面である)第2の主面139とに、外部の装置或いは素子等と電気的な接続を行なうための外部端子123を有している。なお、本実施例においては、第2の主面139は、回路基板140と対向している。
更に、前記第1の主面138に設けられた外部端子(第1の端子)と、第2の主面139に設けられた外部端子(第2の端子)との間には、それらの間を電気的に接続するための貫通ビア135が設けられている。
薄膜キャパシタ115は、実施例1と同様に、支持基体111上に設けられるとともに、下部電極112、誘電体層113、上部電極114の順に形成されている。
上部電極114と貫通ビア135との間、或いは、下部電極112と貫通ビア135との間には、実施例1と同様の機能を備える抵抗層130が設けられている。前記抵抗層130は、対応する上部電極114或いは下部電極112にそれぞれ隣接しており、また、当該抵抗層130の材料は、隣接する上部電極114或いは下部電極112よりも、大きな抵抗率を有している。
次に、実施例6に係るインターポーザの製造方法の一例を、図面を参照しながら説明する。図6〜10は、実施例6に係るインターポーザの製造方法の一例を示す概略断面図である。
最初に、図6(a)〜図7(e)に示すように、実施例1と略同様の方法で、支持基体111上に薄膜キャパシタ115を形成する。支持基体111は、例えば、シリコンウェーハである。
次に、図7(f)に示すように、貫通ビア用の穴145を形成する。具体的には、ICP(Inductively Coupled Plasma)エッチングにより、シリコンウェーハ(支持基体111)に、アスペクト比の大きい穴145を形成する。このとき、エッチング加工数は、当該インターポーザ110が搭載される半導体装置100のバンプ接続に応じて決められるが、通常、インターポーザ110に設けられる貫通ビア135の数と同数となる。
次に、図7(g)〜図8(h)に示すように、貫通ビア135の主要部分を形成する。
次に、図8(i)に示すように、耐湿性保護膜117を形成する。具体的には、スパッタリング法により、アルミナ(AlO2)の膜を100nm成膜し、続いて、ドライエッチングにより、成膜されたアルミナ膜に対して選択的にパターニングを行い、不要部分を除去する。このような処理により、薄膜キャパシタ115の上部電極114および下部電極112の一部が露出する耐湿性保護膜117が形成される。
次に、図8(j)に示すように、抵抗層130を形成する。具体的には、先ず、スパッタリング法により、Ni−Cr−Siの合金薄膜を20nm成膜する。スパッタリングを行なう際の条件は、例えば、基板温度60℃、RFパワー1kW、ガス圧力1Pa、とする。
次に、図9(k)に示すように、有機樹脂からなる保護膜(118−1)を形成する。具体的には、アミノプロピルトリエトキシシランNH2(CH2)3Si(OCH2)3を、1500rpmで30秒間スピンコートした後、ホットプレートで90℃に加熱する。続いて、感光性ポリイミド樹脂を塗布した後に、露光・現像処理、400℃の加熱(ベーク処理)を順に行なう。
次に、図9(l)〜図9(m)に示すように、銅(Cu)セミアディティブ法により銅の再配線層を成膜し、不要部を除去して引き出し配線137を形成する。当該引き出し配線137は、貫通ビア135を薄膜キャパシタ115の各電極と電気的に接続させる。
次に、図10(n)に示すように、公知の研磨法を用いて、支持基体(シリコンウェーハ)111の背面を研磨し、前記貫通ビア用の導体部133を露出させる。なお、本実施例では、研磨処理において、支持基体(シリコンウェーハ)111を100μmまで研磨する。
次に、図6(a)〜図7(e)に示すように、支持基体111としてのシリコンウェーハ上に、薄膜キャパシタ115を形成する。
次に、図8(j)に示すように、抵抗層130を形成する。具体的には、先ず、スパッタリング法により、Ni−Crの合金薄膜を30nm成膜する。スパッタリングを行なう際の条件は、例えば、基板温度60℃、RFパワー1kW、ガス圧力1Paとする。
次に、実施例6と同様の方法で、膜厚4μmの感光性ポリイミド樹脂膜を形成する。
次に、ここまでの工程で形成されたインターポーザ110から、支持基体としてのシリコンウェーハ160を除去する。本除去工程を、図12(a)〜図13(d)に示す。
(付記1)
誘電体層とそれを挟む2つの電極を有する薄膜キャパシタと、前記電極と電気的に接続される外部端子とを備えた薄膜キャパシタ素子において、
前記電極と外部端子との間に設けられ、前記電極に隣接するとともに、前記隣接する電極よりも大きな抵抗率を有する材料からなる抵抗層を有する
ことを特徴とする薄膜キャパシタ素子。
(付記2)
支持基体上に設けられ、下部電極、誘電体層、上部電極の順に形成される薄膜キャパシタと、
前記電極と電気的に接続される外部端子と、
前記下部電極と外部端子との間、或いは、前記上部電極と外部端子との間に設けられ、対応する前記上部電極或いは下部電極に隣接するとともに、前記隣接する上部電極或いは下部電極よりも大きな抵抗率を有する材料からなる抵抗層とを有する
ことを特徴とする薄膜キャパシタ素子。
(付記3)
前記抵抗層の表面の一部が、前記薄膜キャパシタ及び抵抗層を覆う保護膜から露出し、前記露出面が前記外部端子と接する
ことを特徴とする付記1または2に記載の薄膜キャパシタ素子。
(付記4)
前記保護膜が、前記薄膜キャパシタを直接覆う耐湿性保護膜と、前記耐湿性保護膜を介して薄膜キャパシタを覆う有機樹脂とを含む
ことを特徴とする付記3に記載の薄膜キャパシタ素子。
(付記5)
前記抵抗層は、遷移金属の窒化物或いは遷移金属の酸化物からなる
ことを特徴とする付記1〜4のいずれかに記載の薄膜キャパシタ素子。
(付記6)
前記抵抗層は、Ni、Cr、Al、Si、Feのうちの少なくとも2つを含む合金からなる
ことを特徴とする付記1〜4のいずれかに記載の薄膜キャパシタ素子。
(付記7)
前記抵抗層を構成する材料の抵抗率が100Ωcm以上である
ことを特徴とする付記1〜6のいずれかに記載の薄膜キャパシタ素子。
(付記8)
前記耐湿性保護膜と前記誘電体層とは、それぞれ非晶質金属酸化物からなり、且つ共に同一の元素からなる
ことを特徴とする付記4に記載の薄膜キャパシタ素子。
(付記9)
第1の主面に形成された第1の端子と、第2の主面に形成された第2の端子との間を電気的に接続する貫通ビアを備えるインターポーザにおいて、
前記第1の主面と第2の主面との間に配置され、前記貫通ビアがその内部を貫通する支持基体と、
前記支持基体上に設けられ、下部電極、誘電体層、上部電極の順に形成された薄膜キャパシタと、
前記上部電極と前記貫通ビアとの間、或いは、前記下部電極と前記貫通ビアとの間に設けられ、対応する前記上部電極或いは下部電極に隣接するとともに、前記隣接する上部電極或いは下部電極よりも大きな抵抗率を有する材料からなる抵抗層とを有する
ことを特徴とするインターポーザ。
(付記10)
前記抵抗層の表面の一部が、前記薄膜キャパシタ及び抵抗層を覆う保護膜から露出し、前記露出面が前記貫通ビア或いは貫通ビアからの引き出し配線と接する
ことを特徴とする付記9に記載のインターポーザ。
(付記11)
第1の主面に形成された第1の端子と、第2の主面に形成された第2の端子との間を電気的に接続する貫通ビアを備えるインターポーザを介して、半導体素子と回路基板とが電気的に接続される半導体装置において、
前記第1の主面と第2の主面との間に配置され、前記貫通ビアがその内部を貫通する支持基体と、
前記支持基体上に設けられ、下部電極、誘電体層、上部電極の順に形成された薄膜キャパシタと、
前記上部電極と前記貫通ビアとの間、或いは、前記下部電極と前記貫通ビアとの間に設けられ、対応する前記上部電極或いは下部電極に隣接するとともに、前記隣接する上部電極或いは下部電極よりも大きな抵抗率を有する材料からなる抵抗層とを有する
ことを特徴とする半導体装置。
(付記12)
前記抵抗層の表面の一部が、前記薄膜キャパシタ及び抵抗層を覆う保護膜から露出し、前記露出面が前記貫通ビア或いは貫通ビアからの引き出し配線と接する
ことを特徴とする付記11に記載の半導体装置。
(付記13)
前記保護膜が、前記薄膜キャパシタを直接覆う耐湿性保護膜と、前記耐湿性保護膜を介して薄膜キャパシタを覆う有機樹脂とを含む
ことを特徴とする付記12に記載の半導体装置。
(付記14)
前記抵抗層は、遷移金属の窒化物或いは遷移金属の酸化物からなる
ことを特徴とする付記11〜13のいずれかに記載の半導体装置。
(付記15)
前記抵抗層は、Ni、Cr、Al、Si、Feのうちの少なくとも2つを含む合金からなる
ことを特徴とする付記11〜13のいずれかに記載の半導体装置。
(付記16)
前記抵抗層を構成する材料の抵抗率が100Ωcm以上である
ことを特徴とする付記11〜15のいずれかに記載の半導体装置。
(付記17)
前記耐湿性保護膜と誘電体層とは、それぞれ非晶質金属酸化物からなり、且つ共に同一の元素からなる
ことを特徴とする付記13に記載の半導体装置。
(付記18)
誘電体層とそれを挟む2つの電極を有する薄膜キャパシタと、前記電極と電気的に接続される外部端子とを備えた薄膜キャパシタ素子の製造方法であって、
支持基体上に前記薄膜キャパシタを形成する工程と、
前記薄膜キャパシタを覆う保護膜を形成するための保護膜形成層を成膜する工程と、
前記外部端子が形成される箇所について、前記電極の表面が露出するまで前記保護膜形成層を除去し、開口部を形成する工程と、
前記開口部に抵抗層を形成する工程とを含む
ことを特徴とする薄膜キャパシタ素子の製造方法。
(付記19)
前記抵抗層を形成する工程は、
前記開口部を含む前記支持基体の表面に、抵抗層を形成するための抵抗層形成層を成膜する工程と、
前記抵抗層形成層が形成された前記支持基体の表面を研磨し、前記開口部の前記抵抗層形成層を選択的に残す工程とを含む
ことを特徴とする付記18に記載の薄膜キャパシタ素子の製造方法。
(付記20)
誘電体層とそれを挟む2つの電極を有する薄膜キャパシタと、前記電極と電気的に接続される貫通ビアを備えたインターポーザの製造方法であって、
支持基体上に前記薄膜キャパシタを形成する工程と、
前記薄膜キャパシタを覆う保護膜を形成するための保護膜形成層を成膜する工程と、
前記貫通ビア或いは貫通ビアと電気的に接続される引き出し配線が形成される箇所について、前記電極の表面が露出するまで前記保護膜形成層を除去し、開口部を形成する工程と、
前記開口部に抵抗層を形成する工程とを含む
ことを特徴とするインターポーザの製造方法。
11、111…支持基体
12、112…下部電極
12a、112a…下部電極形成層
13、113…誘電体層
13a、113a…誘電体層形成層
14、114…上部電極
14a、114a…上部電極形成層
15、115…薄膜キャパシタ
16…電極引き出し用穴
17、117…耐湿性保護膜
17a、117a…耐湿性保護膜形成層
18、118−1、118−2、118−3…有機樹脂
19、119…保護膜
21、121…バンプ
22、122…UBM
23、123…外部端子
26、126…開口部
28、128…露出面
30、130…抵抗層
30a、130a…抵抗層形成層
100…半導体装置
110…インターポーザ
132、133、134…導体部
135…貫通ビア
136…絶縁部
137…引き出し配線
137a…引き出し配線形成層
138…第1の主面
139…第2の主面
140…回路基板
142、152…パッド
145…穴
150…半導体素子
160…シリコンウェーハ
170…アンダーフィル材料
180…ガラス板
181…接着テープ
185…パッケージ基板
190…半導体パッケージ
Claims (10)
- 誘電体層とそれを挟む2つの電極を有する薄膜キャパシタと、前記電極と電気的に接続される外部端子とを備えた薄膜キャパシタ素子において、
前記電極と外部端子との間に設けられ、前記電極に隣接するとともに、前記隣接する電極よりも大きな抵抗率を有する材料からなる抵抗層を有する
ことを特徴とする薄膜キャパシタ素子。 - 支持基体上に設けられ、下部電極、誘電体層、上部電極の順に形成される薄膜キャパシタと、
前記電極と電気的に接続される外部端子と、
前記下部電極と外部端子との間、或いは、前記上部電極と外部端子との間に設けられ、対応する前記上部電極或いは下部電極に隣接するとともに、前記隣接する上部電極或いは下部電極よりも大きな抵抗率を有する材料からなる抵抗層とを有する
ことを特徴とする薄膜キャパシタ素子。 - 前記抵抗層の表面の一部が、前記薄膜キャパシタ及び抵抗層を覆う保護膜から露出し、前記露出面が前記外部端子と接する
ことを特徴とする請求項1または2に記載の薄膜キャパシタ素子。 - 前記抵抗層は、遷移金属の窒化物或いは遷移金属の酸化物からなる
ことを特徴とする請求項1〜3のいずれかに記載の薄膜キャパシタ素子。 - 前記抵抗層を構成する材料の抵抗率が100Ωcm以上である
ことを特徴とする請求項1〜4のいずれかに記載の薄膜キャパシタ素子。 - 第1の主面に形成された第1の端子と、第2の主面に形成された第2の端子との間を電気的に接続する貫通ビアを備えるインターポーザにおいて、
前記第1の主面と第2の主面との間に配置され、前記貫通ビアがその内部を貫通する支持基体と、
前記支持基体上に設けられ、下部電極、誘電体層、上部電極の順に形成された薄膜キャパシタと、
前記上部電極と前記貫通ビアとの間、或いは、前記下部電極と前記貫通ビアとの間に設けられ、対応する前記上部電極或いは下部電極に隣接するとともに、前記隣接する上部電極或いは下部電極よりも大きな抵抗率を有する材料からなる抵抗層とを有する
ことを特徴とするインターポーザ。 - 第1の主面に形成された第1の端子と、第2の主面に形成された第2の端子との間を電気的に接続する貫通ビアを備えるインターポーザを介して、半導体素子と回路基板とが電気的に接続される半導体装置において、
前記第1の主面と第2の主面との間に配置され、前記貫通ビアがその内部を貫通する支持基体と、
前記支持基体上に設けられ、下部電極、誘電体層、上部電極の順に形成された薄膜キャパシタと、
前記上部電極と前記貫通ビアとの間、或いは、前記下部電極と前記貫通ビアとの間に設けられ、対応する前記上部電極或いは下部電極に隣接するとともに、前記隣接する上部電極或いは下部電極よりも大きな抵抗率を有する材料からなる抵抗層とを有する
ことを特徴とする半導体装置。 - 誘電体層とそれを挟む2つの電極を有する薄膜キャパシタと、前記電極と電気的に接続される外部端子とを備えた薄膜キャパシタ素子の製造方法であって、
支持基体上に前記薄膜キャパシタを形成する工程と、
前記薄膜キャパシタを覆う保護膜を形成するための保護膜形成層を成膜する工程と、
前記外部端子が形成される箇所について、前記電極の表面が露出するまで前記保護膜形成層を除去し、開口部を形成する工程と、
前記開口部に抵抗層を形成する工程とを含む
ことを特徴とする薄膜キャパシタ素子の製造方法。 - 前記抵抗層を形成する工程は、
前記開口部を含む前記支持基体の表面に、抵抗層を形成するための抵抗層形成層を成膜する工程と、
前記抵抗層形成層が形成された前記支持基体の表面を研磨し、前記開口部の前記抵抗層形成層を選択的に残す工程とを含む
ことを特徴とする請求項8に記載の薄膜キャパシタ素子の製造方法。 - 誘電体層とそれを挟む2つの電極を有する薄膜キャパシタと、前記電極と電気的に接続される貫通ビアを備えたインターポーザの製造方法であって、
支持基体上に前記薄膜キャパシタを形成する工程と、
前記薄膜キャパシタを覆う保護膜を形成するための保護膜形成層を成膜する工程と、
前記貫通ビア或いは貫通ビアと電気的に接続される引き出し配線が形成される箇所について、前記電極の表面が露出するまで前記保護膜形成層を除去し、開口部を形成する工程と、
前記開口部に抵抗層を形成する工程とを含む
ことを特徴とするインターポーザの製造方法。
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