JP5333435B2 - 貫通電極付きキャパシタおよびその製造方法、並びに半導体装置 - Google Patents
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Description
△V=R×i−L×(di/dt)・・・・・・(1)
デカップリングキャパシタは、この電圧降下ΔVを小さくするために、LSIに接続される電源ラインと接地ラインとの間に並列に接続される。
2 基板
3 表面絶縁膜(第1絶縁膜)
4 貫通孔
5 側壁絶縁膜(第1絶縁膜)
6 裏面絶縁膜
7 貫通電極
8 絶縁性カバー膜(第2絶縁膜)
9 ビア
10 下部電極
11 誘電体
12 上部電極
13 キャパシタ構造
14 保護絶縁膜
16 下部電極接続パッド
17 上部電極接続パッド
18 キャパシタ未接続パッド
20 下部電極接続ビア
21 上部電極接続ビア
23 裏面パッド
24 カバー樹脂
25 実装基板
26 半導体素子
31 貫通電極付きキャパシタ
32 基板
33 表面絶縁膜
50 半導体装置
図2に、本発明の第1実施形態の貫通電極付きキャパシタ1の切断部断面図を示す。貫通電極付きキャパシタ1は、複数の貫通孔4を有するインターポーザ基板(以下、「基板」と略す)2を備える。貫通孔4の各々の内部には、導体からなる貫通電極7が充填されている。基板2の第1主面2A上には、絶縁性カバー膜8、キャパシタ構造13、保護絶縁膜14、接続パッド15等が形成されている。
ルト(Co)のいずれかにより形成される高弾性金属膜を挟むと、いっそう好適である。
次に、図6A〜図6Eを参照しながら、上述した貫通電極付きキャパシタ1の製造方法について説明する。
図7に、本発明の第2実施形態の貫通電極付きキャパシタ31を示す。本第2実施形態では、上記第1実施形態で説明した図面の構成と共通する部分については、同一符号を付してその説明を省略する。
次に、図8A〜図8Eを参照しながら、第2実施形態の貫通電極付きキャパシタ31の製造方法について説明する。以下では、上記第1実施形態で説明した図6の構成と共通する部分については、同一符号を付してその説明を省略する。
本実施例1では、図6に示す方法(第1実施形態)を用いて、図4の貫通電極付きキャパシタ1(第1実施形態)を製造した。
本実施例2では、図8に示す方法(第2実施形態)を用いて、図7の貫通電極付きキャパシタ31(第2実施形態)を製造した。
本実施例3では、図8に示す方法(第2実施形態)を用いて、図7の貫通電極付きキャパシタ31(第2実施形態)を製造した。
(付記1) 複数の貫通孔を有する基板と、
前記基板の表面と前記貫通孔の各々の側壁を覆う第1絶縁膜と、
前記貫通孔の各々の内部に充填された導体からなる貫通電極と、
前記第1絶縁膜の上に形成された、前記基板の表面を覆う第2絶縁膜と、
前記第2絶縁膜の上に形成された、下部電極と誘電体と上部電極とからなるキャパシタ構造と、
前記キャパシタ構造を覆う保護絶縁膜と、
前記保護絶縁膜の上に形成された複数の接続パッドとを備え、
前記接続パッドの各々は、保護絶縁膜と前記第2絶縁膜を貫通するビアを介して、対応する前記貫通電極に電気的に接続されており、
前記接続パッドの少なくとも一つは、前記保護絶縁膜を貫通するビアを介して、前記上部電極に電気的に接続されており、
前記上部電極に電気的に接続されていない前記接続パッドの少なくとも一つは、前記保護絶縁膜を貫通するビアを介して、前記下部電極に電気的に接続されていることを特徴とする貫通電極付きキャパシタ。
前記基板の表面を覆う絶縁膜と、
前記貫通孔の各々の内部に充填された導体からなる貫通電極と、
前記絶縁膜の上に形成された、下部電極と誘電体と上部電極とからなるキャパシタ構造と、
前記キャパシタ構造を覆う保護絶縁膜と、
前記保護絶縁膜の上に形成された複数の接続パッドとを備え、
前記接続パッドの各々は、前記保護絶縁膜と前記絶縁膜を貫通するビアを介して、対応する前記貫通電極に電気的に接続されており、
前記接続パッドの少なくとも一つは、前記保護絶縁膜を貫通するビアを介して、前記上部電極に電気的に接続されており、
前記上部電極に電気的に接続されていない前記接続パッドの少なくとも一つは、前記保護絶縁膜を貫通するビアを介して、前記下部電極に電気的に接続されていることを特徴とする貫通電極付きキャパシタ。
前記基板の表面と前記貫通孔の各々の側壁を覆う第1絶縁膜を形成する工程と、
前記貫通孔の各々の内部に導体を充填して複数の貫通電極を形成する工程と、
前記第1絶縁膜の上に前記基板の表面を覆う第2絶縁膜を形成する工程と、
前記第2の絶縁膜の上に、下部電極と誘電体と上部電極とからなるキャパシタ構造を形成する工程と、
前記キャパシタを覆う保護絶縁膜を形成する工程と、
前記保護絶縁膜の上に複数の接続パッドを形成する工程とを備え、
前記接続パッドの各々は、少なくとも前記第2絶縁膜を貫通するビアを介して、対応する前記貫通電極に電気的に接続されており、
前記接続パッドの少なくとも一つは、前記保護絶縁膜を貫通するビアを介して、前記上部電極に電気的に接続されており、
前記上部電極に電気的に接続されていない前記接続パッドの少なくとも一つは、前記保護絶縁膜を貫通するビアを介して、前記下部電極に電気的に接続されていることを特徴とする貫通電極付きキャパシタの製造方法。
前記基板の表面を覆う絶縁膜を形成する工程と、
前記貫通孔の各々の内部に導体を充填して複数の貫通電極を形成する工程と、
前記の絶縁膜の上に、下部電極と誘電体と上部電極とからなるキャパシタ構造を形成する工程と、
前記キャパシタを覆う保護絶縁膜を形成する工程と、
前記保護絶縁膜の上に複数の接続パッドを形成する工程とを備え、
前記接続パッドの各々は、前記絶縁膜を貫通するビアを介して、対応する前記貫通電極に電気的に接続されており、
前記接続パッドの少なくとも一つは、前記保護絶縁膜を貫通するビアを介して、前記上部電極に電気的に接続されており、
前記上部電極に電気的に接続されていない前記接続パッドの少なくとも一つは、前記保護絶縁膜を貫通するビアを介して、前記下部電極に電気的に接続されていることを特徴とする貫通電極付きキャパシタの製造方法。
Claims (16)
- 複数の貫通孔を有する基板と、
前記貫通孔の各々の内部に充填された導体からなる貫通電極と、
前記基板の第1主面上に形成された無機絶縁体からなる絶縁性カバー膜と、
前記絶縁性カバー膜の上に形成され、下部電極と誘電体と上部電極とからなる複数のキャパシタ構造と、
前記キャパシタ構造を覆う保護絶縁膜と、
前記キャパシタ構造の少なくとも一部と、前記保護絶縁膜を貫通するキャパシタ接続用ビアを介して電気的に接続され、かつ、対応する前記貫通電極と、前記保護絶縁膜および前記絶縁性カバー膜を貫通する前記貫通電極より小さい径からなる貫通電極接続用ビアを介して電気的に接続される複数の接続パッドと
を備え、
前記接続パッドの少なくとも一つは、前記キャパシタ接続用ビアを介して前記上部電極に電気的に接続されており、
前記上部電極に電気的に接続されていない前記接続パッドの少なくとも一つは、前記キャパシタ接続用ビアを介して、前記下部電極に電気的に接続されている貫通電極付きキャパシタ。 - 前記キャパシタ構造の前記下部電極が、W、Mo、Fe、NiまたはCoにより形成される高弾性金属膜を含んでいることを特徴とする請求項1に記載の貫通電極付きキャパシタ。
- 前記基板が、半導体基板であり、
前記基板の第1主面、および、前記第1主面とは反対側にある第2主面、および前記貫通孔の側壁の上に、絶縁膜が形成されていることを特徴とする請求項1又は2に記載の貫通電極付きキャパシタ。 - 前記半導体基板が、シリコン、砒素ガリウム、又は化合物半導体により形成されていることを特徴とする請求項3に記載の貫通電極付きキャパシタ。
- 前記基板が、絶縁性基板であることを特徴とする請求項1又は2に記載の貫通電極付きキャパシタ。
- 前記絶縁性基板が、酸化物単結晶、ガラス、又はセラミックスのいずれかにより形成されていることを特徴とする請求項5に記載の貫通電極付きキャパシタ。
- 前記ガラスが、結晶化ガラスであることを特徴とする請求項6に記載の貫通電極付きキャパシタ。
- 前記セラミックスが、低温焼結セラミックスであることを特徴とする請求項6に記載の貫通電極付きキャパシタ。
- 請求項1〜8のいずれか1項に記載の貫通電極付きキャパシタを搭載した半導体装置。
- 第1部品と第2部品の間に配置され、これらを電気的に接続する貫通電極付きキャパシタを具備し、
前記貫通電極付きキャパシタは、
複数の貫通孔を有する基板と、
前記貫通孔の各々の内部に充填された導体からなる貫通電極と、
前記基板の第1主面上に形成された無機絶縁体からなる絶縁性カバー膜と、
前記絶縁性カバー膜の上に形成され、下部電極と誘電体と上部電極とからなる複数のキャパシタ構造と、
前記キャパシタ構造を覆う保護絶縁膜と、
前記キャパシタ構造の少なくとも一部と、前記保護絶縁膜を貫通するキャパシタ接続用ビアを介して電気的に接続され、かつ、対応する前記貫通電極と、前記保護絶縁膜および前記絶縁性カバー膜を貫通する前記貫通電極より小さい径からなる貫通電極接続用ビアを介して電気的に接続される複数の接続パッドと
を備え、
前記接続パッドの少なくとも一つは、前記キャパシタ接続用ビアを介して、前記上部電極に電気的に接続されており、
前記上部電極に電気的に接続されていない前記接続パッドの少なくとも一つは、前記キャパシタ接続用ビアを介して、前記下部電極に電気的に接続されており、
前記第1部品が、1又は2以上の半導体素子であり、
前記第2部品が、実装基板、又は1又は2以上の半導体素子である半導体装置。 - 前記キャパシタ構造の前記下部電極が、W、Mo、Fe、NiまたはCoにより形成される高弾性金属膜を含んでいることを特徴とする請求項10に記載の半導体装置。
- 前記基板が、半導体基板であり、
前記基板の前記第1主面、当該第1主面とは反対側の第2主面、および前記貫通孔の側壁は、絶縁膜により被覆されていることを特徴とする請求項10又は11に記載の半導体装置。 - 前記基板が、絶縁性基板であることを特徴とする請求項10又は11に記載の半導体装置。
- 基板に複数の貫通孔を形成し、
前記貫通孔の各々の内部に導体を充填して複数の貫通電極を形成し、
前記基板の第1主面上に、無機絶縁体からなる絶縁性カバー膜を形成し、
前記絶縁性カバー膜の上に、下部電極層、誘電体層、上部電極層をこの順に積層し、
前記下部電極層、誘電体層、上部電極層のパターンを形成した後に、前記第1主面を被覆するように保護絶縁膜を形成し、
前記保護絶縁膜の表面から、前記上部電極層の表面まで貫通するビア、前記下部電極層の表面まで貫通するビア、および前記貫通電極の表面まで貫通する前記貫通電極より小さい径からなるビアを形成し、
前記保護絶縁膜上に複数の接続パッドを形成する貫通電極付きキャパシタの製造方法。 - 前記誘電体層を成膜する際、若しくは前記誘電体層を成膜後であってパターン形成する前に、前記誘電体層が活性化するように加熱処理を施すことを特徴とする請求項14に記載の貫通電極付きキャパシタの製造方法。
- 前記基板として、半導体基板を用い、
前記基板の第1主面、および、前記第1主面とは反対側にある第2主面、および前記貫通孔の側壁の上に、絶縁膜を形成することを特徴とする請求項14又は15に記載の貫通電極付きキャパシタの製造方法。
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