JP4598573B2 - 受動部品内蔵モジュールの製造方法 - Google Patents

受動部品内蔵モジュールの製造方法 Download PDF

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Description

本発明は、キャパシタ、抵抗、インダクタ等の受動部品を内蔵した受動部品内蔵モジュールと、このような受動部品内蔵モジュールを製造するための製造方法に関する。
近年、LSIチップ等を多層配線基板上に直接実装するベアチップ実装法が提案されている。ベアチップ実装法では、予め多層配線基板上に形成された配線の接続パッド部に、ボンディング・ワイヤ、ハンダや金属球等からなるバンプ、異方性導電膜、導電性接着剤、光収縮性樹脂等の接続手段を用いて半導体チップが実装される。
また、半導体チップ等では、IC、LSI等の集積回路素子の高密度化が進むとともに、動作速度が年々上昇し、半導体チップ内部で発生するスイッチングノイズが集積回路素子を誤動作させる要因になるという問題があった。スイッチングノイズを低減させるためには、電源バスラインと接地バスラインとの間にキャパシタを配置することが有効である。
このようなキャパシタやインダクター等の受動部品が必要な場合、半導体チップと同様に、多層配線基板に外付けで実装することが行なわれている。しかし、キャパシタを外付け部品として配線基板上に配置すると、キャパシタと半導体チップの間の接続距離が長くなって配線インダクタンスが大きくなるため、キャパシタの効果が不充分となってしまう。また、多層配線基板上に形成された配線の接続パッド部は、半導体チップ等の電子部品の実装部位とは別の部位に設けられるため、受動部品を実装するためには多層配線基板の面方向の広がりが必要であった。このため、多層配線基板の小型化には限界があり、実装される電子部品の数が増えるにしたがって、小型化は更に困難となる傾向にあった。
これらの問題に対応するために、半導体チップを配線基板に実装する場合に用いられる中間基板(インターポーザ、あるいは半導体チップキャリア)に、キャパシタを内蔵させることが提案されている(特許文献1、2)。
特開平8−148595号公報 特開2001−326298号公報
しかしながら、特許文献1に示される半導体装置は、ベース基板上に厚膜キャパシタを有するガラスセラミックスからなるチップキャリアが接続される構造を有し、誘電体層を薄くすることが困難であるため、キャパシタの特性に限界があった。また、特許文献2には、キャパシタをもつセラミックスからなるインターポーザを備えた構成が開示されているが、インターポーザを用いる方法では、キャパシタの誘電体層の材料、厚さ、キャパシタの位置、大きさ等を予め決めておかなければならないという問題があった。
また、多面付けのウエハ基板に受動部品を載置するための凹部を形成し、この凹部に受動部品を内蔵させ、その後、所望の多層配線をウエハ基板上に形成した後、ダイシングすることにより受動部品内蔵モジュールを製造することが考えられる。しかし、受動部品上に多層配線を形成する工程では、電気絶縁層、導通ビア、配線層等を形成する工程が繰り返され、このため工程が複雑で長いものとなり、製造歩留まりの低下を来たすという問題があった。また、このような受動部品内蔵モジュールを複数重ねて使用する場合、重ねられた各受動部品内蔵モジュール間の接続、すなわち、受動部品モジュールにおける表裏導通が困難であった。
本発明は、上記のような実情に鑑みてなされたものであり、単体での使用、あるいは複数積み重ねての使用が可能な小型で信頼性が高い受動部品内蔵モジュールと、このような受動部品内蔵モジュールを簡便に製造するための製造方法を提供することを目的とする。
このような目的を達成するために、本発明の受動部品内蔵モジュールの製造方法は、電気絶縁性樹脂と強化用繊維からなるプリプレグの所望の部位に導電部材を挿入させ、前記プリプレグを加熱することにより上下導通ビアを有する絶縁層とし、その後、前記絶縁層の両面に前記上下導通ビアと接続する配線層を形成して載置用部材を作製する工程と、表面に複数の表面端子を有する薄膜受動部品形成層をシリコン基板の一方の面に備え、該シリコン基板の他方の面には複数の裏面端子を備え、前記シリコン基板を貫通して前記薄膜受動部品形成層と前記裏面端子とを接続する複数の貫通ビアを備えた受動部品チップを、前記表面端子と裏面端子のいずれか一方が前記配線層に接続するように、前記載置用部材上に複数載置する工程と、電気絶縁性樹脂と強化用繊維からなるプリプレグの所望の部位に導電部材を挿入させ、前記プリプレグを加熱することにより上下導通ビアを有する絶縁層とし、その後、前記絶縁層の少なくとも一方の面に前記上下導通ビアと接続する配線層を形成し、次いで、前記受動部品チップに対応した複数の開口部を有する別のプリプレグに、前記上下導通ビアと接続するように導電部材を挿入し、その後、前記開口部に前記配線層の所望部位が露出するとともに、隣り合う前記開口部に同じ配線層が露出するように、前記プリプレグを前記絶縁層に重ねて封止用部材を作製する工程と、前記封止用部材を、前記開口部に前記受動部品チップが入り込み、かつ、受動部品チップの端子が前記封止用部材の前記開口部に露出している前記配線層に接続するように前記載置用部材に重ね合せ、加熱圧着する工程と、を有するような構成とした。
このような本発明の受動部品内蔵モジュールは、基板を備えておらず、貫通ビアによって表裏導通がとられている受動部品チップが絶縁層内に内蔵されているので小型、薄型化が可能であり、さらに、上下導通ビアを絶縁層中に備えているので、本発明の受動部品内蔵モジュールどうしの積層、あるいは、他の電子部品内蔵モジュール等との積層時に容易に各モジュール間の導通をとることができる。
また、本発明の受動部品内蔵モジュールの製造方法は、受動部品上に多層配線を形成する煩雑な工程が不要であるため、製造歩留まりが向上し、信頼性の高い受動部品内蔵モジュールを製造することができる。
以下、本発明の実施の形態について図面を参照して説明する。
[受動部品内蔵モジュール]
図1は、本発明の受動部品内蔵モジュールの一実施形態を示す断面図である。図1において、本発明の受動部品内蔵モジュール1は、絶縁層2内に受動部品チップ21を内蔵している。絶縁層2は絶縁層3,4,5の積層であり、各絶縁層3,4,5には、それぞれ上下導通ビア11,12,13が配設されており、これらの上下導通ビア11,12,13によって絶縁層2は表裏導通がとられている。
絶縁層2内に内蔵されている受動部品21は、両面に端子24,26を備え、これらの端子24,26と上下導通ビア11,12,13とを接続するように、絶縁層2内に配線層18,15が配設されている。また、絶縁層2の両面には、配線層16,17が配設されている。
本発明の受動部品内蔵モジュール1を構成する絶縁層2は、エポキシ樹脂、ベンゾシクロブテン樹脂、カルド樹脂、ポリイミド樹脂等の有機材料、あるいは、これらの有機材料とガラス繊維等の強化用繊維を組み合せたもの等からなるものとすることができ、厚み(絶縁層3,4,5の合計厚み)は60〜300μm、好ましくは90〜300μmの範囲で設定することができる。また、絶縁層3,4の厚みは、20〜100μm、好ましくは30〜100μmの範囲で設定することができ、絶縁層5の厚みは、内蔵する受動部品チップ21の厚みに対応して適宜設定することができる。
本発明の受動部品内蔵モジュール1を構成する配線層15,16,17,18は、銅、銀、金、クロム、アルミニウム、ニッケル等の導電材料からなるものとすることができる。また、上下導通ビア11,12,13は、銅、銀、金、クロム、アルミニウム等の導電材料、あるいは、これらの導電材料を含有するペーストからなるものとすることができ、太さは、例えば、20〜500μm、好ましくは50〜300μmの範囲で設定することができる。尚、本発明の受動部品内蔵モジュール1は、上下導通ビア11,12の露出面上、あるいは、配線16,17上にはんだボールを備えるものであってもよい。
図2は、内蔵される受動部品チップ21の一例を示す部分拡大断面図である。図2に示される例では、受動部品チップ21は、シリコン基板22と、このシリコン基板22の一方の面に形成された薄膜受動部品形成層23と、シリコン基板22の他方の面に絶縁層25cを介して配設された裏面端子26とを有している。
シリコン基板22は、貫通孔を有し、この貫通孔の壁面を含む表面に絶縁薄膜22′を備えている。このシリコン基板22には貫通ビア30が配設されている。
薄膜受動部品形成層23は、シリコン基板22上に貫通ビア30と接続された抵抗配線27、ビア29aを介して絶縁層25a上に形成された配線24′、さらに、ビア29bを介して絶縁層25b上に形成された表面端子24を備えている。また、抵抗配線27には下部電極28aが接続され、配線24′の一部は所望の厚みの絶縁層25aを介して下部電極28aと対向する上部電極28bとなっており、これによりキャパシタ28が構成されている。
シリコン基板22の他方の面には、貫通ビア30と接続された配線26′が形成され、この配線26′はビア29cによって上記の裏面端子26と接続されている。
このような受動部品チップ21では、薄膜受動部品形成層23に形成されたキャパシタ28と抵抗配線27とによりフィルタ回路が形成されている。受動部品チップ21を構成するシリコン基板22の厚みは20〜250μm、薄膜受動部品形成層23の厚みは3〜10μm程度とすることができ、受動部品21全体の厚みは30〜300μmの範囲となるように設定することが好ましい。また、1個の受動部品チップ21の外形寸法は、一辺の長さが1〜20mm、好ましくは1〜15mmの範囲となるように設定することが好ましい。
尚、薄膜受動部品形成層が備える受動部品としては、キャパシタ、抵抗、インダクタ、トランス、LCR回路等、または、PNジャンクションを用いたダイオード素子やオペアンプ素子等であり、上述の薄膜受動部品形成層23は例示であって、これに限定されるものではない。
このような本発明の受動部品内蔵モジュール1は、基板を備えておらず、貫通ビア30によって表裏導通がとられている受動部品チップ21が絶縁層2内に内蔵されているので、小型、薄型化が可能である。また、上下導通ビア11,12,13が絶縁層2中に配設されているので、例えば、本発明の受動部品内蔵モジュール1を複数重ねて積層構造とした場合、あるいは、他の電子部品内蔵モジュール等と重ねて積層構造とした場合に、各モジュール間の導通を容易にとることができる。
尚、上述の実施形態では、受動部品内蔵モジュールは2個の受動部品チップを内蔵するものであるが、本発明の受動部品内蔵モジュールでは、内蔵する受動部品チップの個数に限定はなく、また、配設位置、配設間隔等も任意に設定することができる。
[受動部品内蔵モジュールの製造方法]
図3および図4は、本発明の受動部品内蔵モジュールの製造方法の一実施形態を説明するための工程図である。
本発明の受動部品内蔵モジュールの製造方法では、まず、電気絶縁層樹脂と強化用繊維からなるプリプレグ3′の所望の部位に導電部材を挿入させ、この状態でプリプレグ3′を加熱して、上下導通ビア11を備えた絶縁層3を形成する(図3(A))。その後、絶縁層3の両面に、上下導通ビア11と接続する配線層15,16を形成して、載置用部材31を作製する(図3(B))。
使用するプリプレグ3′は、例えば、ガラス繊維等の強化用繊維にエポキシ樹脂、ベンゾシクロブテン樹脂、カルド樹脂、ポリイミド樹脂等の熱硬化性有機材料を含浸させたものを挙げることができ、プリプレグ3′の厚みは、20〜100μm、好ましくは30〜100μm程度とすることができる。また、上下導通ビア11とするための導電部材としては、銅、銀、金、クロム、アルミニウム等の導電材料からなるもの、あるいは、これらの導電材料を含有するペーストで形成したものとすることができる。このような導電部材の形状は、例えば、截頭錐体、柱体等であり、太さは、例えば、20〜500μm、好ましくは50〜300μmの範囲で設定することができる。
上記の配線層15,16の形成は、例えば、以下のように行うことができる。まず、絶縁層3上に真空成膜法により導電層(例えば、クロム/銅、チタン/銅、ニッケル/金等の2層構造)を形成し、この導電層にレジスト層を形成し、所望のパターン露光、現像を行うことによりレジストパターンを形成する。次に、このレジストパターンをマスクとして、電解めっきにより導電材料を析出させて配線層15,16を形成し、その後、レジストパターンと導電層を除去する。上記の導電材料としては、例えば、銅、銀、金、クロム、アルミニウム、ニッケル等を挙げることができる。尚、例えば、導電層をクロム/銅、チタン/銅の2層構造とする場合、導電材料としては銅が好ましく、ニッケル/金の2層構造とする場合、導電材料として金が好ましい。
次に、上記の載置用部材31上に受動部品チップ21を載置固定する(図3(C))。この受動部品チップ21は、表面に複数の表面端子24を有する薄膜受動部品形成層23をシリコン基板22の一方の面に備え、シリコン基板22の他方の面には複数の裏面端子26を備え、シリコン基板22を貫通して薄膜受動部品形成層23と裏面端子26とを接続する複数の貫通ビア(図示せず)を備えたものである。図示例では、受動部品チップ21は、裏面端子26が配線層15に接続するように、載置用部材31上に載置されている。受動部品チップ21と載置用部材31は、例えば、エポキシ樹脂、ポリイミド樹脂等の絶縁性樹脂を用いて固着することができる。
受動部品チップ21を構成する薄膜受動部品形成層23は、キャパシタ、抵抗、インダクタ、トランス、LCR回路等の所望の薄膜受動部品が形成されたものである。
次に、電気絶縁層樹脂と強化用繊維からなるプリプレグの所望の部位に導電部材を挿入させ、このプリプレグを加熱して、上下導通ビア12を備えた絶縁層4を形成し、その後、この絶縁層4の両面に、上下導通ビア12と接続する配線層17,18を形成する(図3(D))。次いで、開口部6を有するプリプレグ5′に上記の上下導通ビア12と接続するように、導電部材を挿入して上下導通ビア13とし、このプリプレグ5′を上記の絶縁層4の一方の面に重ねて封止用部材32を作製する(図4(A))。
上下導通ビア12を備えた絶縁層4の形成は、上述の絶縁層3の形成と同様に行うことができ、配線層17,18の形成は、上述の配線層15,16と同様に行うことができる。
また、プリプレグ5′の開口部6は、上記の受動部品チップ21を内蔵するためのものである。この開口部6の大きさは、後述する加熱圧着工程でのプリプレグ5′の流動、熱収縮を考慮して、受動部品チップ21よりもやや大きいものであってよい。このプリプレグ5′も、上述のプリプレグ3′と同じものを使用することができ、プリプレグ5′の厚みは、使用する受動部品チップ21の厚みを考慮して適宜設定することができる。
次に、封止用部材32を、開口部6に受動部品チップ21が入り込み、かつ、受動部品チップ21の端子24が封止用部材32の配線層18に接続し、上下導通ビア13が上下導通ビア11に接続するようにして、載置用部材31に重ね合せ、加熱圧着する(図4(B))。これにより、載置用部材31と封止用部材32が接合され、内部に受動部品チップ21が内蔵された本発明の受動部品内蔵モジュール1が得られる。また、多面付けで載置用部材31と封止用部材32の接合工程まで行われた場合には、その後、ダイシングして所望の寸法で本発明の受動部品内蔵モジュール1を得ることができる。
上述の受動部品内蔵モジュールの製造方法は例示であり、本発明は、これに限定されるものではない。
次に、具体的実施例を挙げて本発明を更に詳細に説明する。
(載置用部材の作製)
ガラス繊維にエポキシ樹脂を含浸させた厚み約0.6mm、400mm×500mmのプリプレグ(松下電工(株)製 R1661)を準備した。次に、銀ペーストで形成した截頭錐体(上部径0.15mm、下部径0.2mm、高さ0.15mm)形状の導電部材を、小径側から上記のプリプレグに挿入した。この導電部材は、隣接する導電部材のピッチを1mmとして、20mm×20mmの大きさの格子形状となるように総数400個挿入した。その後、180℃、60分間の加熱処理を施してプリプレグを硬化させ、上下導通ビアを備えた絶縁層(厚み0.07mm)を形成した。
次に、絶縁層の両面に、スパッタリング法によりクロム/銅の2層からなる導電層を形成し、この導電層上に液状レジスト(東京応化工業(株)製LA900)を塗布した。次いで、フォトマスクを介し露光、現像して、配線層を形成するためのレジストパターンを形成した。このレジストパターンをマスクとし、上記の導電層を給電層として、電解銅めっきを行って配線層を形成し、その後、レジストパターンと導電層を除去した。これにより、載置用部材を得た。
(受動部品の作製と載置)
貫通ビア(直径30μm)を備えた厚み50μmのシリコン基板の一方の面に、薄膜受動部品としてキャパシタを具備する受動部品形成層(厚み10μm)を設けた。また、上記のシリコン基板の他方の面に絶縁層を設け、ビアを介して上記の貫通ビアに接続するように端子を形成した。その後、ダイシングして、7mm×7mmの大きさの受動部品チップを作製した。
次に、受動部品チップの受動部品形成層側と反対側の端子を配線層と接続するようにして、エポキシ樹脂を用いて載置用部材上に受動部品チップを載置固定した。このように載置された各受動部品チップの間隔は2mmであった。
(封止用部材の作製)
載置用部材に使用したのと同じプリプレグを準備し、このプリプレグに、銀ペーストで形成した截頭錐体(上部径0.15mm、下部径0.2mm、高さ0.15mm)形状の導電部材を、小径側から挿入した。この導電部材は、隣接する導電部材のピッチを1mmとして、20mm×20mmの大きさの格子形状となるように総数400個挿入した。その後、180℃、60分間の加熱処理を施してプリプレグを硬化させ、上下導通ビアを備えた絶縁層(厚み0.07mm)を形成した。
次に、絶縁層の両面に、スパッタリング法によりクロム/銅の2層からなる導電層を形成し、この導電層上に液状レジスト(東京応化工業(株)製LA900)を塗布した。次いで、フォトマスクを介し露光、現像して、配線層を形成するためのレジストパターンを形成した。このレジストパターンをマスクとし、上記の導電層を給電層として、電解銅めっきを行って配線層を形成し、その後、レジストパターンと導電層を除去した。
次に、ガラス繊維にエポキシ樹脂を含浸させた厚み約0.06mm、400mm×500mmのプリプレグ(松下電工(株)製 R1661)を準備し、このプリプレグに、7.2mm×7.2mmの大きさで開口部を形成した。この開口部は、上述の載置用部材に載置された受動部品チップに対応する位置に設けた。次いで、このプリプレグに、銀ペーストで形成した截頭錐体(上部径0.15mm、下部径0.2mm、高さ0.1mm)形状の導電部材を、上記の上下導通ビアと接続するように挿入し、その後、このプリプレグを上記の絶縁層の一方の面に、開口部内に所望の配線が露出するように位置合せして重ね合わせ、封止用部材を得た。
(受動部品内蔵モジュールの作製)
載置用部材に載置された受動部品チップが開口部に入り込むように、封止用部材を載置用部材に重ね合わせた。この段階で、受動部品チップの受動部品形成層の端子は、封止用部材に配設された配線層と接続され、3層の上下導通ビアは相互に接続されて表裏導通をとるものとなった。この状態で、その後、180℃、60分間の加熱処理を施してプリプレグを硬化した。次いで、ダイシングして、受動部品チップ4個を内蔵した本発明の受動部品内蔵モジュール(20mm×30mm、厚み0.25mm)を得た。
小型で高信頼性が要求される半導体装置や各種電子機器への用途にも適用できる。
本発明の受動部品内蔵モジュールの一実施形態を示す断面図である。 本発明の受動部品内蔵モジュールに用いられる受動部品チップの一例を示す部分拡大断面図である。 本発明の受動部品内蔵モジュールの製造方法の一実施形態を説明する工程図である。 本発明の受動部品内蔵モジュールの製造方法の一実施形態を説明する工程図である。
符号の説明
1…受動部品内蔵モジュール
2(3,4,5)…絶縁層
3′,5′…プリプレグ
6…開口部
11,12,13…上下導通ビア
15,16,17,18…配線層
21…受動部品チップ
22…シリコン基板
23…薄膜受動部品形成層
24…表面端子
26…裏面端子
31…載置用部材
32…封止用部材

Claims (1)

  1. 電気絶縁性樹脂と強化用繊維からなるプリプレグの所望の部位に導電部材を挿入させ、前記プリプレグを加熱することにより上下導通ビアを有する絶縁層とし、その後、前記絶縁層の両面に前記上下導通ビアと接続する配線層を形成して載置用部材を作製する工程と、
    表面に複数の表面端子を有する薄膜受動部品形成層をシリコン基板の一方の面に備え、該シリコン基板の他方の面には複数の裏面端子を備え、前記シリコン基板を貫通して前記薄膜受動部品形成層と前記裏面端子とを接続する複数の貫通ビアを備えた受動部品チップを、前記表面端子と裏面端子のいずれか一方が前記配線層に接続するように、前記載置用部材上に複数載置する工程と、
    電気絶縁性樹脂と強化用繊維からなるプリプレグの所望の部位に導電部材を挿入させ、前記プリプレグを加熱することにより上下導通ビアを有する絶縁層とし、その後、前記絶縁層の少なくとも一方の面に前記上下導通ビアと接続する配線層を形成し、次いで、前記受動部品チップに対応した複数の開口部を有する別のプリプレグに、前記上下導通ビアと接続するように導電部材を挿入し、その後、前記開口部に前記配線層の所望部位が露出するとともに、隣り合う前記開口部に同じ配線層が露出するように、前記プリプレグを前記絶縁層に重ねて封止用部材を作製する工程と、
    前記封止用部材を、前記開口部に前記受動部品チップが入り込み、かつ、受動部品チップの端子が前記封止用部材の前記開口部に露出している前記配線層に接続するように前記載置用部材に重ね合せ、加熱圧着する工程と、を有することを特徴とする受動部品内蔵モジュールの製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5266009B2 (ja) * 2008-10-14 2013-08-21 株式会社フジクラ 部品内蔵形回路配線基板
US8395054B2 (en) * 2009-03-12 2013-03-12 Ibiden Co., Ltd. Substrate for mounting semiconductor element and method for manufacturing substrate for mounting semiconductor element

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000223837A (ja) * 1999-02-01 2000-08-11 Kyocera Corp 電気素子搭載配線基板およびその製造方法
JP2001119147A (ja) * 1999-10-14 2001-04-27 Sony Corp 電子部品内蔵多層基板及びその製造方法
JP2001339164A (ja) * 2000-05-30 2001-12-07 Kyocera Corp コンデンサ素子内蔵配線基板
JP2002124771A (ja) * 2000-10-13 2002-04-26 Kyocera Corp 多層配線基板およびこれを用いた電子部品モジュール
JP2003060115A (ja) * 2001-08-20 2003-02-28 Fujitsu Ltd キャパシタ内蔵回路基板及びその製造方法
JP2003198139A (ja) * 2001-12-25 2003-07-11 Kyocera Corp コンデンサ素子内蔵多層配線基板
JP2004056145A (ja) * 2002-07-19 2004-02-19 Internatl Business Mach Corp <Ibm> シリコン・ウェハ上に作製されセラミック基板に接合されたインターポーザ・コンデンサ
JP2004343021A (ja) * 2003-03-17 2004-12-02 Matsushita Electric Ind Co Ltd 部品内蔵モジュールの製造方法及び製造装置
JP2005039094A (ja) * 2003-07-16 2005-02-10 Dt Circuit Technology Co Ltd 半導体チップ内蔵配線板、半導体チップ内蔵配線板の製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000223837A (ja) * 1999-02-01 2000-08-11 Kyocera Corp 電気素子搭載配線基板およびその製造方法
JP2001119147A (ja) * 1999-10-14 2001-04-27 Sony Corp 電子部品内蔵多層基板及びその製造方法
JP2001339164A (ja) * 2000-05-30 2001-12-07 Kyocera Corp コンデンサ素子内蔵配線基板
JP2002124771A (ja) * 2000-10-13 2002-04-26 Kyocera Corp 多層配線基板およびこれを用いた電子部品モジュール
JP2003060115A (ja) * 2001-08-20 2003-02-28 Fujitsu Ltd キャパシタ内蔵回路基板及びその製造方法
JP2003198139A (ja) * 2001-12-25 2003-07-11 Kyocera Corp コンデンサ素子内蔵多層配線基板
JP2004056145A (ja) * 2002-07-19 2004-02-19 Internatl Business Mach Corp <Ibm> シリコン・ウェハ上に作製されセラミック基板に接合されたインターポーザ・コンデンサ
JP2004343021A (ja) * 2003-03-17 2004-12-02 Matsushita Electric Ind Co Ltd 部品内蔵モジュールの製造方法及び製造装置
JP2005039094A (ja) * 2003-07-16 2005-02-10 Dt Circuit Technology Co Ltd 半導体チップ内蔵配線板、半導体チップ内蔵配線板の製造方法

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