JP2010114390A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】半導体基板に設けられる貫通孔および貫通電極の形成状態および出来映えを容易に確認可能にし、貫通孔および貫通電極の品質向上と、接続不良の早期発見を可能にする技術を提供する。
【解決手段】半導体基板１１と、半導体基板１１の表面に設けられた内部電極１２Ａおよび内部電極１２Ｂと、半導体基板１１を厚み方向に貫通して内部電極１２Ａに到達し、内部電極１２Ａと電気的に接続された第一の貫通電極１７Ａと、半導体基板１１および内部電極１２Ｂを厚み方向に貫通する第二の貫通電極１７Ｂと、半導体基板１１の裏面に設けられ、第一の貫通電極１７Ａと電気的に接続された金属配線１８とを備える。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関する。
近年の電子機器では、電子機器の小型、薄型、軽量化、および高密度実装化を実現するため、ウェハ状態での組立加工プロセスであるウェハレベルＣＳＰ（チップサイズパッケージ）技術を用いた半導体装置が多く用いられてきている。
例えば、光学デバイスの中で代表的な固体撮像装置は、デジタルスチルカメラや携帯電話用カメラ、デジタルビデオカメラ等のデジタル映像機器の受光センサーとして用いられている。近年の映像機器の小型、薄型、軽量化、および高密度実装化を実現するために、この固体撮像装置には、ダイボンディングとワイヤーボンディングとによって装置内外の電気的接続を確保するセラミックタイプやプラスチックタイプのパッケージではなく、個片化前のウェハに対する組立加工において、貫通電極と再配線を形成することによって装置内外の電気的接続を確保するウェハレベルＣＳＰ技術が採用されてきている（例えば、特許文献１および特許文献２を参照）。
図６は、従来のウェハレベルＣＳＰ構造を有する固体撮像装置の断面図である。
図６に示すように、従来の固体撮像装置１００Ａは、半導体基板１０１に形成され、半導体基板１０１の受光側表面である主面に複数のマイクロレンズ１０３が設けられた撮像領域１０２と、前記主面における撮像領域１０２の外周領域に形成された周辺回路領域１０４Ａと、周辺回路領域１０４Ａと接続された複数の電極部１０４Ｂとを含む固体撮像素子１００を備えている。
また、半導体基板１０１の主面側には、樹脂よりなる接着部材１０５を介して、例えば光学ガラス等よりなる透明基板１０６が形成されている。さらに、半導体基板１０１の内部には、半導体基板１０１を厚み方向に貫通する貫通電極１０７が設けられている。
半導体基板１０１の主面と対向する裏面には、貫通電極１０７を介して、周辺回路領域１０４Ａの複数の電極部１０４Ｂと接続する金属配線１０８が形成されており、金属配線１０８の一部を覆うと共に他の一部を露出する開口１１０を有する絶縁樹脂層１０９が形成されている。開口１１０には、例えば半田材料よりなる外部電極１１１が形成されている。
なお、固体撮像素子１００は、図示していない絶縁層によって、貫通電極１０７および金属配線１０８と電気的に絶縁されている。
以上説明したように、従来の固体撮像装置１００Ａでは、複数の電極部１０４Ｂが、貫通電極１０７を介して金属配線１０８と電気的に接続されており、さらに、金属配線１０８を介して外部電極１１１と電気的に接続されており、受光信号の取り出しが可能となる。
上記従来の固体撮像装置１００Ａは、例えば次のような工程により製造される。
（工程１）まず、上述の構造を有する固体撮像素子１００を複数個、公知の方法でウェハに形成する。複数の固体撮像素子１００が形成されたウェハに、樹脂層よりなる接着部材１０５を介して、例えば光学ガラス等よりなるウェハと同形状の透明基板１０６を貼付ける。
（工程２）次に、ドライエッチングやウェットエッチング等を用いて、裏面側から半導体基板１０１を貫通して周辺回路領域１０４Ａの複数の電極部１０４Ｂを露出させる貫通孔を形成する。その後、該貫通孔に導電材料を埋め込むことで、受光信号の取り出しを行う複数の電極部１０４Ｂと接続する貫通電極１０７を形成する。
（工程３）次に、電解めっき法により、固体撮像素子１００の裏面上に、貫通電極１０７と電気的に接続する金属配線１０８を形成する。
（工程４）次に、固体撮像素子１００の裏面上に、金属配線１０８を覆うように絶縁樹脂層１０９を形成する。一般的には、絶縁樹脂層１０９として感光性樹脂を用い、スピンコート又はドライフィルム貼付けによって絶縁樹脂層１０９を形成する。
（工程５）続いて、フォトリソグラフィ技術（露光および現像）を用いて、絶縁樹脂層１０９を選択的に除去することにより、金属配線１０８の一部を露出する開口１１０を形成する。
（工程６）続いて、開口１１０に、フラックスを用いた半田ボール搭載法又は半田ペースト印刷法により、金属配線１０８と電気的に接続する例えば半田材料よりなる外部電極１１１を形成する。
（工程７）最後に、例えばダイシングソー等の切削工具を用いて、固体撮像素子１００、接着部材１０５、透明基板１０６、および絶縁樹脂層１０９を一括して切断することにより、ウェハを複数の図６に示す固体撮像装置１００Ａへ個片化する。
特開２００４−２０７４６１号公報 特開２００７−１２３９０９号公報
上記従来の固体撮像装置において、貫通電極は、エッチング等によって裏面側から半導体基板を貫通して複数の内部電極を露出させる貫通孔を形成した後、該貫通孔に導電材料を埋め込むことで形成される。つまり、貫通電極は、内部電極を貫通することなく、内部電極の裏面側と電気的に接続される。
そのため、貫通電極と内部電極とが確実に電気的に接続されているかどうか（接続不良の有無）を確認および検査する有効な方法としては電気的な検査しかない。プロセスの途中で未完成のウェハを電気的に検査するには、一般に、ウェハをプロセスラインから一時的に取り外してプローブ検査にかけるといった手間がかかるために容易ではない。このことは、貫通電極と内部電極との接続不良を、プロセスの早い段階で発見することを困難にしている。
貫通孔および貫通電極の形成状態および出来映えが適切であるかどうかを確認および管理することは、さらに困難である。具体的に、貫通孔が内部電極の裏面まで確実に到達するように形成されているか、内部電極の裏面において貫通孔の大きさ（径）が所望の値を満足しているか、内部電極と電気的に接続する適切な形状の貫通電極が形成されているかといった事項は、電気的な検査では、確認および管理することができない。
以上より、貫通電極と内部電極との接続不良発生時、および貫通孔や貫通電極の形成不良発生時において、これらの不良の早期発見ができず、品質低下、生産ロスが大きくなりやすいという課題がある。
本発明は、このような事情に鑑みてなされたものであり、ウェハレベルＣＳＰ技術を用いた半導体装置において、貫通孔および貫通電極の形成状態および出来映えを容易に確認可能にし、貫通孔および貫通電極の品質向上と、接続不良の早期発見を可能にする技術を提供することを目的とする。
前記の目的を達成するために、本発明の一態様にかかる半導体装置は、半導体基板と、前記半導体基板の第一の主面に設けられた第一の内部電極および第二の内部電極と、前記半導体基板を厚み方向に貫通して前記第一の内部電極に到達し、前記第一の内部電極と電気的に接続された第一の貫通電極と、前記半導体基板および前記第二の内部電極を厚み方向に貫通する第二の貫通電極と、前記半導体基板の前記第一の主面とは反対側の第二の主面に設けられ、前記第一の貫通電極と電気的に接続された金属配線とを備える。
ここで、前記第一の内部電極の厚みよりも前記第二の内部電極の厚みの方が薄いことが望ましく、前記第一の内部電極は複数の金属膜が積層されてなり、前記第二の内部電極は単層の金属膜からなっていてもよい。
また、前記第二の内部電極は、前記半導体基板と電気的に接続されていないことが望ましい。また、前記半導体基板の前記第一の主面に機能回路部が形成されている場合は、前記第二の内部電極は前記機能回路部と電気的に接続されていないことが望ましい。
また、前記半導体装置は、さらに、前記第二の内部電極を覆う保護膜を備えてもよい。
前記半導体装置は、さらに、前記半導体基板を厚み方向に貫通して前記半導体基板の前記第一の主面の内部電極が設けられていない領域に到達する第三の貫通電極を備えてもよい。
ここで、前記第三の貫通電極は前記半導体基板と電気的に接続されていないことが望ましい。また、前記半導体基板の前記第一の主面に機能回路部が形成されている場合は、前記第三の内部電極は前記機能回路部と電気的に接続されていないことが望ましい。
また、前記半導体装置は、さらに、前記半導体基板の前記第一の主面の、前記第三の貫通電極が到達する部分を覆う保護膜を備えてもよい。
前記半導体装置は、さらに、前記金属配線の一部を除外して前記第二の主面を覆う絶縁層を備えてもよい。また、前記半導体装置は、さらに、前記金属配線の前記絶縁層で覆われていない部分に設けられ、前記金属配線と電気的に接続された外部電極を備えてもよい。
また、本発明の他の態様にかかる半導体装置は、半導体基板と、前記半導体基板の第一の主面に設けられた内部電極と、前記半導体基板を厚み方向に貫通して前記内部電極に到達し、前記内部電極と電気的に接続された第一の貫通電極と、前記半導体基板を厚み方向に貫通して前記半導体基板の前記第一の主面の内部電極が設けられていない領域に到達する第三の貫通電極と、前記半導体基板の前記第一の主面とは反対側の第二の主面に設けられ、前記第一の貫通電極と電気的に接続された金属配線とを備えてもよい。
また、本発明の一態様にかかる半導体装置の製造方法は、半導体基板の第一の主面に第一の内部電極および第二の内部電極を設ける工程と、前記半導体基板を厚み方向に貫通して前記第一の内部電極に到達する第一の貫通孔を設ける工程と、前記半導体基板および前記第二の内部電極を厚み方向に貫通する第二の貫通孔を設ける工程と、前記第一の貫通孔の内壁に、前記第一の内部電極と電気的に接続された第一の貫通電極を設ける工程と、前記第二の貫通孔の内壁に第二の貫通電極を設ける工程と、前記半導体基板の前記第一の主面とは反対側の第二の主面に、前記第一の貫通電極と電気的に接続された金属配線を設ける工程とを含む。
ここで、前記第一の貫通孔を設ける工程と前記第二の貫通孔を設ける工程とが同時に行われることが望ましい。
また、前記半導体装置の製造方法は、さらに、前記半導体基板を厚み方向に貫通して前記半導体基板の前記第一の主面の内部電極が設けられていない領域に到達する第三の貫通孔を設ける工程を含んでもよく、また、さらに、前記第三の貫通孔の内壁に第三の貫通電極を設ける工程を含んでもよい。
ここで、前記第一の貫通孔を形成する工程と、前記第二の貫通孔を形成する工程と、前記第三の貫通孔を形成する工程とが同時に行われることが望ましい。
また、前記半導体装置の製造方法は、さらに、前記金属配線の一部を除外して前記第二の主面を覆う絶縁層を設ける工程を含んでもよく、さらに、前記金属配線の前記絶縁層で覆われていない部分に、前記金属配線と電気的に接続された外部電極を設ける工程を含んでもよい。
また、前記半導体装置の製造方法は、さらに、前記第二の貫通孔、前記第三の貫通孔、前記第二の貫通電極、および前記第三の貫通電極のうち少なくともいずれか１つを、前記半導体基板の前記第一の主面側から外観確認し、当該外観確認の結果に応じて前記第一の貫通電極が良好に形成されているかを推定する工程を含んでもよい。
また、本発明の他の態様にかかる半導体装置の製造方法は、半導体基板の第一の主面に内部電極を設ける工程と、前記半導体基板を厚み方向に貫通して前記内部電極に到達する第一の貫通孔を設ける工程と、前記半導体基板を厚み方向に貫通して前記半導体基板の前記第一の主面の内部電極が設けられていない領域に到達する第三の貫通孔を設ける工程と、前記第一の貫通孔の内壁に、前記第一の内部電極と電気的に接続された第一の貫通電極を設ける工程と、前記第三の貫通孔の内壁に第三の貫通電極を設ける工程と、前記半導体基板の前記第一の主面とは反対側の第二の主面に、前記第一の貫通電極と電気的に接続された金属配線を設ける工程とを含んでもよい。
本発明は、このような半導体装置およびその製造方法として実現できるだけでなく、このような半導体装置の金属配線または外部電極を、配線基板の表面に設けられた配線に電気的に接続してなる電子機器として実現することもできる。
以上説明したように、本発明の半導体装置は、半導体基板を厚み方向に貫通して第一の内部電極に到達する第一の貫通電極を備える。また、半導体基板と第二の内部電極とを厚み方向に貫通する第二の貫通電極、および半導体基板を厚み方向に貫通して半導体基板の表面の内部電極が設けられていない領域に到達する第三の貫通電極のうち少なくともいずれか一方を備える。
第一の貫通電極は半導体装置の内外を電気的に接続するために実際に用いられるが、第一の貫通電極、および第一の貫通電極を設けるために先に形成される貫通孔の形成状態および出来映えは、第一の内部電極に隠れて半導体基板の表面側から外観確認できない。
これに対し、第二の貫通電極、第三の貫通電極、およびこれらの貫通電極を設けるために先に形成される貫通孔の形成状態および出来映えは、半導体基板の表面側から容易に外観確認（外観検査、寸法測定等）することができ、その外観確認の結果に応じて、第一の貫通電極、および第一の貫通電極を設ける前に形成される貫通孔の形成状態および出来映えが推定できる。
このような外観確認に基づく第一の貫通電極、および第一の貫通電極を設ける前に形成される貫通孔の形成状態および出来映えの推定は、電気的な検査とは異なり、製造プロセスの早期において容易に行うことができるから、形成状態や出来映えが良くないと推定された場合に直ちにリワーク処理を実施するか後続の工程を打ち切るといった工程管理を行うことで、生産ロスを低減できる。また、外観確認の結果を、次の半導体基板やロットの作成条件に直ちにフィードバックすることで、貫通孔および貫通電極の品質向上、および半導体装置の製造歩留まりが改善できる。
以下、本発明の一実施形態に係る半導体装置について説明する。
（半導体装置の構造）
まず、本発明の一実施形態に係る半導体装置の構造について、図面を参照しながら説明する。
（主要部の構造）
図１は、本発明の一実施形態に係る半導体装置１０の構造を示す断面図である。
本発明の一実施形態に係る半導体装置１０は、図１に示すように、半導体基板１１の図面上方の主面（以下、表面と言う）に設けられた、ＡｌまたはＣｕ等の金属を主材料として形成された内部電極１２Ａおよび内部電極１２Ｂと、半導体基板１１を厚み方向に貫通して内部電極１２Ａの図面下方の主面（以下、裏面と言う）に到達する第一の貫通電極１７Ａと、半導体基板１１と内部電極１２Ｂとを厚み方向に貫通する第二の貫通電極１７Ｂと、半導体基板１１を貫通して半導体基板１１の表面の内部電極１２Ａおよび内部電極１２Ｂが設けられていない領域に到達する第三の貫通電極１７Ｃと、半導体基板１１の裏面に形成され、それぞれ第一の貫通電極１７Ａ、第二の貫通電極１７Ｂ、第三の貫通電極１７Ｃのそれぞれと電気的に接続された金属配線１８とを備える。
ここで、半導体基板１１の厚み（すなわち、第一の貫通孔１４、第二の貫通孔１５、および第三の貫通孔１６の深さ）は、一般的な例として１０μｍ〜３００μｍである。
半導体基板１１には、第一の貫通孔１４、第二の貫通孔１５、および第三の貫通孔１６が予め設けられ、第一の貫通電極１７Ａ、第二の貫通電極１７Ｂ、および第三の貫通電極１７Ｃは、それぞれ第一の貫通孔１４、第二の貫通孔１５、および第三の貫通孔１６の内壁（すなわち、半導体基板１１、内部電極１２Ａ、および内部電極１２Ｂの、第一の貫通孔１４、第二の貫通孔１５、および第三の貫通孔１６へ向かう面）を、例えばＣｕまたはＣｕを主体とする金属材料でめっきすることによって形成される。
第一の貫通電極１７Ａ、第二の貫通電極１７Ｂ、および第三の貫通電極１７Ｃは、図１に示されるように、それぞれ第一の貫通孔１４、第二の貫通孔１５、および第三の貫通孔１６を充填するように形成されてもよく、またそれぞれ半導体基板１１の第一の貫通孔１４、第二の貫通孔、および第三の貫通孔１６へ向かう面をほぼ一定の厚みで覆う金属膜の形状（図示せず）に形成されてもよい。
また、金属配線１８は、半導体基板１１の裏面を、例えばＣｕまたはＣｕを主体とする金属材料でめっきすることによって形成される。
金属配線１８の厚みは、５μｍ〜２０μｍが望ましい。
なお、第一の貫通電極１７Ａ、第二の貫通電極１７Ｂ、第三の貫通電極１７Ｃ、および金属配線１８と、半導体基板１１との電気的な接続を絶つために、第一の貫通電極１７Ａ、第二の貫通電極１７Ｂ、第三の貫通電極１７Ｃ、および金属配線１８になるべき金属材料をめっきする前に、半導体基板１１の第一の貫通孔１４、第二の貫通孔１５、および第三の貫通孔１６へ向かう面、ならびに裏面にＳｉＯ2等の絶縁膜（図示せず）を設けてもよい。
（半導体装置の保護および補強のための構造）
さらに、半導体基板１１の表面側には保護膜１３および接着層２１を介して、例えば光学ガラスやサポートガラス等よりなる透明基板２２が形成されている。
保護膜１３は、一般的にパッシベーションと呼ばれ、ＳｉＮ等の無機材料から成る。
接着層２１は、図１に示す半導体装置１０のように、半導体基板１１および保護膜１３の表面上を覆うように形成されてもよいし、透明基板２２との間に中空を有するキャビティ構造であってもよい。
接着層２１および透明基板２２の構造および材料は、半導体基板１１の電気特性向上または半導体基板１１の強度補強等の目的に応じて適宜選択される。
なお、透明基板２２は、主に本発明の半導体装置を光学デバイスに適用する場合、および、半導体基板１１の強度補強を目的とした補強板として適用する場合に特に有効であるが、最終構造として全ての場合に必須の構成要素ではなく、用途によっては無くてもかまわない。
（半導体装置の内外接続のための構造）
さらに、金属配線１８の一部を除外して半導体基板１１の裏面を覆う絶縁層１９と、金属配線１８の絶縁層１９で覆われていない部分に金属配線１８と電気的に接続するように設けられ、例えばＳｎ−Ａｇ−Ｃｕ組成の鉛フリー半田材料よりなる外部電極２０とが形成されている。
このように、内部電極１２Ａおよび内部電極１２Ｂと、それぞれに対応する外部電極２０とが、第一の貫通電極１７Ａ、第二の貫通電極１７Ｂ、および金属配線１８を介して電気的に接続されている。
また、半導体基板１１の表面には半導体装置１０の機能を発揮する機能回路部（図示せず）が形成され、内部電極１２Ａは機能回路部と電気的に接続されている。これにより、内部電極１２Ａ、第一の貫通電極１７Ａ、金属配線１８、および外部電極２０を介して、半導体装置１０の内外での電気信号のやり取りが可能となる。
ここで、内部電極１２Ｂは、半導体装置１０の機能回路部と電気的に接続されていないことが望ましい。また、第三の貫通電極１７Ｃと接続する内部電極は設けられない。このような構造では、第二の貫通電極１７Ｂ、第三の貫通電極１７Ｃは機能回路部と電気的に接続されないので、内部電極１２Ｂ、第二の貫通電極１７Ｂ、第三の貫通電極１７Ｃは、機能回路部へ電気的な悪影響を与えることがない。この場合、第二の貫通電極１７Ｂ、第三の貫通電極１７Ｃに対応する外部電極２０は、半導体装置１０を電子機器の配線基板に取り付けるための機械的な強度を得るために利用できる。
（主要部の詳細な構造）
図２（ａ）〜図２（ｃ）は、本発明の一実施形態に係る半導体装置１０の主要部の詳細な構造を示す拡大断面図である。図２（ａ）〜図２（ｃ）を用いて、半導体装置１０の主要部の詳細な形状について説明する。
図２（ａ）に示すように、第一の貫通電極１７Ａを設けるための第一の貫通孔１４は、半導体基板１１を貫通して内部電極１２Ａの裏面に到達するように形成される。
図２（ｂ）に示すように、第二の貫通電極１７Ｂを設けるための第二の貫通孔１５は、半導体基板１１および内部電極１２Ｂを貫通するように形成される。
図２（ｃ）に示すように、第三の貫通電極１７Ｃを設けるための第三の貫通孔１６は、半導体基板１１を貫通して半導体基板１１の表面の内部電極が設けられていない領域に到達するように形成される。
前述したように、第一の貫通電極１７Ａ、第二の貫通電極１７Ｂ、および第三の貫通電極１７Ｃは、半導体基板１１に形成された第一の貫通孔１４、第二の貫通孔１５、および第三の貫通孔１６に金属材料を充填することで形成される。また、第一の貫通電極１７Ａ、第二の貫通電極１７Ｂ、および第三の貫通電極１７Ｃは、第一の貫通孔１４、第二の貫通孔１５、および第三の貫通孔１６の内壁に金属材料を膜状に設けることで形成されてもよい。
ここで、内部電極１２Ａの厚みよりも、内部電極１２Ｂの厚みの方が薄いことが望ましい。厚みに差を設けるために、内部電極１２Ａは複数の金属膜を積層して形成され、内部電極１２Ｂは単層の金属膜で形成されてもよい。
内部電極１２Ａと内部電極１２Ｂとで厚みに差を設けることにより、第一の貫通孔１４および第二の貫通孔１５を同時に形成しても、第一の貫通孔１４は内部電極１２Ａの裏面に到達するように形成され、第二の貫通孔１５は内部電極１２Ｂを貫通するように形成されることになる。
また、保護膜１３は、内部電極１２Ａの表面の一部を除外して設けられる。内部電極１２Ａの保護膜１３で覆われていない部分は、通常、プローブ検査を行うために用いられる。これに対し、保護膜１３は、内部電極１２Ｂの表面、および半導体基板１１の表面の第三の貫通孔１６が到達する部分を、いずれも完全に覆うように形成される。
保護膜１３をこのような形状に設けることにより、第二の貫通孔１５の形成時に生じる反応生成物、および第三の貫通孔１６の形成時に生じる反応生成物が、半導体基板１１の表面へ露出することを防ぐことができる。さらに、第二の貫通電極１７Ｂおよび第三の貫通電極１７Ｃが半導体基板１１の表面へ露出することも防ぐことができる。
このような構造では、内部電極１２Ｂの表面に到達した第二の貫通孔１５および半導体基板１１の表面に到達した第三の貫通孔１６の、有無および大きさ（直径）を、半導体基板１１の表面側から容易に外観確認（外観検査、寸法測定等）することができる。
さらには、第二の貫通電極１７Ｂ、第三の貫通電極１７Ｃの形成状態や出来映えを、半導体基板１１の表面側から容易に外観確認することができる。
これらの外観確認の結果に応じて、内部電極１２Ａに隠れて外観検査できない第一の貫通孔１４および第一の貫通電極１７Ａの形成状態や出来映えが推定される。
例えば、半導体基板１１の表面側から見られる第二の貫通孔１５および第三の貫通孔１６の有無および大きさ（直径）から、第一の貫通孔１４が内部電極１２Ａの裏面に確実に到達しているか、また第一の貫通孔１４が内部電極１２Ａの裏面において所望の大きさ（直径）を満足しているかが推定できる。
また例えば、半導体基板１１の表面側から見られる第二の貫通電極１７Ｂおよび第三の貫通電極１７Ｃの形成状態や出来映えから、内部電極１２Ａと所望の接触面積（接続抵抗）を有する第一の貫通電極１７Ａが形成されているかが推定できる。
このような推定は、外観確認に基づいて容易にできるので、製造工程の早期において後続工程の続行または打ち切りの判断を行い、また外観確認の結果を、次の半導体基板やロットの作成条件に直ちにフィードバックするといった工程管理が可能となる。
なお、第二の貫通電極１７Ｂおよび第三の貫通電極１７Ｃは省略してもよい。
このような構造は、例えば貫通電極を形成する工程の制御性が高く、第二の貫通電極１７Ｂおよび第三の貫通電極１７Ｃを外観確認しなくても第一の貫通電極１７Ａの所望の品質を確保できる場合に有効である。
さらにまた、第二の貫通孔１５および第三の貫通孔１６のいずれか一方を省略してもよい。この場合でも、第二の貫通孔１５または第三の貫通孔１６の省略されない他方を用いて、第一の貫通孔１４の形成状態および出来映えを推定できる。
つまり、半導体基板１１に、第一の貫通孔１４、第二の貫通孔１５、第三の貫通孔１６の全てを形成してもよく、第一の貫通孔１４と第二の貫通孔１５のみを形成してもよく、第一の貫通孔１４と第三の貫通孔１６のみを形成してもよい。
また、第二の貫通孔１５および第三の貫通孔１６は、それぞれ１つのウェハに最低１個形成されれば、第一の貫通孔１４の形成状態および出来映えの推定に用いることができる。また、後に個片化される３個〜１０個程度の半導体装置１０を１つのウェハ内で工程管理用として設定し、これらに限定して第二の貫通孔１５および第三の貫通孔１６を形成してもよい。
（半導体装置の製造方法）
次に、本発明の一実施形態に係る半導体装置１０の製造方法について説明する。ここでは、半導体装置１０の製造方法において行われる、半導体基板１１の特徴的な加工および検査方法について特に詳しく述べる。
図３は、半導体装置１０の製造方法の一例を示すフローチャートである。以下の説明では、図１に示される符号を用いて、半導体装置１０の要部を参照する。
（工程１）周知の方法に従って半導体基板１１であるウェハを加工することで、図示しない機能回路部と、ＡｌまたはＣｕ等の金属を主材料とする内部電極１２Ａ、内部電極１２Ｂとを半導体基板１１の表面上に形成し、さらに半導体基板１１、内部電極１２Ａ、および内部電極１２Ｂの表面を覆うように保護膜１３を形成する。その後、プローブ検査用に、内部電極１２Ａの表面の一部において保護膜１３を除去してもよい。
ここで、内部電極１２Ｂの厚みを、内部電極１２Ａの厚みよりも薄く形成しておくことが望ましい。
なお、この工程では、後に個片化される複数の半導体装置１０のそれぞれに対応する機能回路部、内部電極１２Ａ、内部電極１２Ｂ、および保護膜１３が、１つのウェハに形成される。
続いて、半導体基板１１であるウェハを所望の厚み（一般的に１０μｍ〜３００μｍ）にまでバックグラインドし、さらにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｌａｎａｒｉｚａｔｉｏｎ）等の鏡面処理をする。
（工程２）半導体基板１１の裏面から、ドライエッチングやウェットエッチング等を用いて、第一の貫通孔１４、第二の貫通孔１５、および第三の貫通孔１６を形成する。
ここで、第一の貫通孔１４、第二の貫通孔１５、および第三の貫通孔１６を同時に形成することが工数およびコストを削減する点から望ましい。内部電極１２Ｂの厚みを、内部電極１２Ａの厚みよりも薄く形成しておくことで、第一の貫通孔１４と第二の貫通孔１５とを同時に形成しても、第一の貫通孔１４は内部電極１２Ａの裏面に到達し、第二の貫通孔１５は内部電極１２Ｂを貫通するように形成できる。
なお、第三の貫通孔１６は、半導体基板１１を貫通するように形成される。
図４（ａ）〜図４（ｃ）は、工程２の終了時点での半導体装置１０の主要部の構造を示す拡大断面図である。図４（ａ）〜図４（ｃ）は、図２（ａ）〜図２（ｃ）に示される部分に対応しており、それぞれ第一の貫通孔１４、第二の貫通孔１５、および第三の貫通孔１６が形成された状態の一例を示している。
（工程３）半導体基板１１の表面側から、例えば顕微鏡を用いた観察により、内部電極１２Ｂの表面に現れる第二の貫通孔１５、および半導体基板１１の表面に現れる第三の貫通孔１６の有無および大きさ（直径）を外観確認（外観検査、寸法測定等）する。
外観確認の結果、第二の貫通孔１５および第三の貫通孔１６が確認できないか、所望の大きさよりも小さい場合は、第一の貫通孔１４も良好に形成されていない（つまり、後の工程４で、第一の貫通電極１７Ａが良好に形成され得ない）と推定してリワーク処理を実施するか（図３には示さず）、もしくは後続の工程を打ち切る。これにより、生産ロスを低減できる。
また、外観確認の結果を、次の半導体基板やロットにおける貫通孔の作成条件に直ちにフィードバックしてもよい。これにより、貫通孔の品質向上、および製造歩留まりが改善できる。
（工程４）ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法や絶縁ペーストの印刷充填法等を用いて、半導体基板１１の裏面全体、ならびに、半導体基板１１、内部電極１２Ａ、および内部電極１２Ｂの、第一の貫通孔１４、第二の貫通孔１５、および第三の貫通孔１６への露出面に、図１には示されていないＳｉＯ2等の絶縁膜を形成する。
続いて、再度ドライエッチングやウェットエッチング等を用いて、内部電極１２Ａおよび内部電極１２Ｂに形成された絶縁膜を除去した後、スパッタ法等により、半導体基板１１の裏面全体、ならびに、第一の貫通孔１４、第二の貫通孔１５、および第三の貫通孔１６の内壁に金属薄膜を形成する。ここで、金属薄膜には、主にＴｉやＴｉＷ、Ｃｒ、Ｃｕなどを用いる。
続いて、導電性ペーストの印刷充填法や電解めっき法等により、第一の貫通孔１４、第二の貫通孔１５、および第三の貫通孔１６に金属材料を充填するか、または第一の貫通孔１４、第二の貫通孔１５、および第三の貫通孔１６の内壁に金属材料を膜状に形成することにより、第一の貫通電極１７Ａ、第二の貫通電極１７Ｂ、および第三の貫通電極１７Ｃを設ける。
図５（ａ）〜図５（ｃ）は、工程４の終了時点での半導体装置１０の主要部の構造を示す拡大断面図である。図５（ａ）〜図５（ｃ）は、図２（ａ）〜図２（ｃ）に示される部分に対応しており、それぞれ第一の貫通電極１７Ａ、第二の貫通電極１７Ｂ、および第三の貫通電極１７Ｃが形成された状態の一例を示している。
（工程５）半導体基板１１の表面側から、例えば顕微鏡を用いた観察により、内部電極１２Ｂの表面に現れた第二の貫通電極１７Ｂ、および半導体基板１１の表面に現れた第三の貫通電極１７Ｃを外観確認（外観検査、寸法測定等）する。
外観確認の結果、第二の貫通電極１７Ｂおよび第三の貫通電極１７Ｃが所望の形状に形成されていない場合は、第一の貫通電極１７Ａも良好に形成されていないと推定してリワーク処理を実施するか（図３には示さず）、もしくは後続の工程を打ち切る。これにより、生産ロスを低減できる。
また、外観確認の結果を、次の半導体基板やロットにおける貫通電極の作成条件に直ちにフィードバックしてもよい。これにより、貫通電極の品質向上、および製造歩留まりが改善できる。
（工程６）続いて、フォトリソグラフィ技術、電解めっき、およびウェットエッチングを用いて、第一の貫通電極１７Ａ、第二の貫通電極１７Ｂ、および第三の貫通電極１７Ｃとそれぞれ電気的に接続する複数の金属配線１８を形成する。
具体的には、半導体基板１１の裏面全体に、スピンコートによる感光性の液状レジスト塗布又はドライフィルム貼付けを行った後、露光および現像によって金属配線１８に合わせてレジストをパターニングする。
なお、レジストの厚みは、最終的に形成したい金属配線１８の厚みによって決定すればよいが、一般的には５μｍ〜３０μｍである。そして、電解めっきを用いて、レジストに設けた開口に金属配線１８を形成した後、該レジストの除去および洗浄を行う。
続いて、第一の貫通電極１７Ａ、第二の貫通電極１７Ｂ、および第三の貫通電極１７Ｃの形成時にスパッタにてあらかじめ形成していた金属薄膜をウェットエッチングによって除去し、金属配線１８を形成する。ここで、レジストおよびドライフィルムはネガ型およびポジ型のいずれであっても構わない。また、電解めっきには主にＣｕめっきを用いる。また、金属薄膜のウェットエッチングには、金属薄膜がＴｉからなる場合は主として過酸化水素水を用い、金属薄膜がＣｕからなる場合は主として塩化第二鉄を用いる。
なお、ここでは電解めっきによるアディティブ形成について述べたが、半導体基板１１の裏面全体に電解Ｃｕめっき後、レジスト形成およびウェットエッチングによる形成方法を採っても構わない。
なお、第一の貫通電極１７Ａ、第二の貫通電極１７Ｂ、第三の貫通電極１７Ｃと金属配線１８とを同時に電解めっきにて形成すれば、工程数が削減できるので好ましい。その場合、第二の貫通電極１７Ｂおよび第三の貫通電極１７Ｃの外観確認を行う工程の順序は、金属配線１８の形成後に変更される。
（工程７）半導体基板１１の裏面上に、金属配線１８を覆うように絶縁層１９を形成する。一般的には、絶縁層１９として感光性樹脂を用い、スピンコート又はドライフィルム貼付けによって行う。
続いて、フォトリソグラフィ技術（露光および現像）を用いて、絶縁層１９を選択的に除去することにより、金属配線１８の一部を露出させるための開口を形成する。
続いて、この開口に、フラックスを用いた半田ボール搭載法、半田ペースト印刷法、または電解めっき法により、金属配線１８と電気的に接続する外部電極２０を形成する。外部電極２０には、例えばＳｎ−Ａｇ−Ｃｕ組成の鉛フリー半田材料を用いる。
（工程８）最後に、例えばダイシングソー等の切削工具を用いて、半導体基板１１および絶縁層１９を切削して複数の半導体装置１０へ個片化する。
なお、上記の説明では述べなかったが、半導体基板１１の表面側に、ウェハの補強材になるサポート基板をあらかじめ貼り付けておき、途中工程で（例えば外部電極２０を形成後に）剥がしても構わない。また、最終的に透明基板２２として構造的に残す部材を、半導体基板１１の表面側に接着層２１を介して、あらかじめ貼り付けておいてもかまわない。
以上説明したように、本発明の一実施形態に係る半導体装置の製造方法における半導体基板の加工方法によれば、形成状態および出来映えを半導体基板１１の表面側から外観確認（外観検査、寸法測定等）できる貫通孔および貫通電極を設けるので、貫通孔の形成工程および貫通電極の形成工程の直後に、それぞれ貫通孔の外観確認および貫通電極の外観確認をすることが可能になる。
これにより、半導体装置の製造の早期に、外観確認により不良を発見してリワーク処理の実施もしくは後続工程を打ち切ることが可能となり、その結果、生産ロス低減が可能となる。
また、外観確認の結果を、次の半導体基板やロットの作成条件に直ちにフィードバックすることで、貫通孔および貫通電極の品質向上、および歩留まりの改善が可能となる。
また、内部電極１２Ａの厚みよりも内部電極１２Ｂの厚みを薄く形成しておくことによって、第一の貫通孔１４は内部電極１２Ａの裏面に到達し、第二の貫通孔１５は内部電極１２Ｂを貫通するように形成されるために、第一の貫通孔１４と第二の貫通孔１５との作成条件を変える必要がなく、第一の貫通孔１４と第二の貫通孔１５とを同時に形成することができる。これにより、工程数の削減による生産性の向上が可能となる。
（まとめ）
以上説明したように、本発明の一実施形態に係る半導体装置１０は、半導体基板１１と内部電極１２Ｂとを貫通する第二の貫通電極１７Ｂ、および半導体基板１１を貫通して半導体基板１１の表面の内部電極が設けられていない領域に到達する第三の貫通電極１７Ｃのうち少なくともいずれか一方を備える。
また、半導体装置１０は、半導体基板１１を貫通して内部電極１２Ａの裏面に到達する第一の貫通電極１７Ａを備える。内部電極１２Ａおよび第一の貫通電極１７Ａは、半導体装置１０の内外を電気的に接続するために実際に用いられる。
このような構造において、第一の貫通孔１４および第一の貫通電極１７Ａは、内部電極１２Ａに隠れて半導体基板１１の表面側から外観確認（外観検査、寸法測定等）できないが、第二の貫通孔１５、第三の貫通孔１６、第二の貫通電極１７Ｂ、第三の貫通電極１７Ｃは、半導体基板１１の表面側から容易に外観確認できる。
そのため、製造プロセスの途中で、例えば貫通孔の形成工程の直後に、第二の貫通孔１５および第三の貫通孔１６の形成状態や出来映えを外観確認することによって、外観確認の結果から第一の貫通孔１４の形成状態や出来映えを推定することができる。また、例えば貫通電極の形成工程の直後に、第二の貫通電極１７Ｂおよび第三の貫通電極１７Ｃの形成状態や出来映えを外観確認することによって、外観確認の結果から第一の貫通電極１７Ａの形成状態や出来映えを推定することができる。
そして、形成状態や出来映えが良くないと推定される場合にリワーク処理の実施もしくは後続の工程を打ち切るといった工程管理を行うことで、生産ロスを低減できる。また、外観確認の結果を、次の半導体基板やロットの作成条件に直ちにフィードバックすることで、貫通孔および貫通電極の品質向上、および半導体装置の製造歩留まりが改善できる。
本発明の半導体装置は、光学デバイス（固体撮像素子をはじめ、フォトダイオード、レーザーモジュール等の各種半導体装置や各種モジュール）に特に好適であり、さらに、他のＬＳＩ、メモリ、縦型デバイス（ダイオード、トランジスタ等）、インターポーザ等のあらゆる半導体装置に利用できる。
本発明の一実施形態にかかる半導体装置の構造の一例を示す断面図である。 （ａ）〜（ｃ）半導体装置の主要部の構造の一例を示す拡大断面図である。 半導体装置の製造方法の一例を示すフローチャートである。 （ａ）〜（ｃ）工程２の終了時点での半導体装置の主要部の構造の一例を示す拡大断面図である。 （ａ）〜（ｃ）工程４の終了時点での半導体装置の主要部の構造の一例を示す拡大断面図である。 従来の固体撮像装置の構造を示す断面図である。
符号の説明
１０ 半導体装置
１１ 半導体基板
１２Ａ、１２Ｂ 内部電極
１３ 保護膜
１４ 第一の貫通孔
１５ 第二の貫通孔
１６ 第三の貫通孔
１７Ａ 第一の貫通電極
１７Ｂ 第二の貫通電極
１７Ｃ 第三の貫通電極
１８ 金属配線
１９ 絶縁層
２０ 外部電極
２１ 接着層
２２ 透明基板
１００ 固体撮像素子
１００Ａ 固体撮像装置
１０１ 半導体基板
１０２ 撮像領域
１０３ マイクロレンズ
１０４Ａ 周辺回路領域
１０４Ｂ 電極部
１０５ 接着部材
１０６ 透明基板
１０７ 貫通電極
１０８ 金属配線
１０９ 絶縁樹脂層
１１０ 開口
１１１ 外部電極

Claims (32)

  1. 半導体基板と、
    前記半導体基板の第一の主面に設けられた第一の内部電極および第二の内部電極と、
    前記半導体基板を厚み方向に貫通して前記第一の内部電極に到達し、前記第一の内部電極と電気的に接続された第一の貫通電極と、
    前記半導体基板および前記第二の内部電極を厚み方向に貫通する第二の貫通電極と、
    前記半導体基板の前記第一の主面とは反対側の第二の主面に設けられ、前記第一の貫通電極と電気的に接続された金属配線と
    を備える半導体装置。
  2. 前記第一の内部電極の厚みよりも前記第二の内部電極の厚みの方が薄い
    請求項１に記載の半導体装置。
  3. 前記第一の内部電極は複数の金属膜が積層されてなり、前記第二の内部電極は単層の金属膜からなる
    請求項１または請求項２に記載の半導体装置。
  4. 前記第二の内部電極は、前記半導体基板と電気的に接続されていない
    請求項１ないし請求項３のいずれか１項に記載の半導体装置。
  5. 前記半導体装置は、さらに、
    前記半導体基板の前記第一の主面に形成された機能回路部を備え、
    前記第二の内部電極は前記機能回路部と電気的に接続されていない
    請求項１ないし請求項４のいずれか１項に記載の半導体装置。
  6. 前記半導体装置は、さらに、
    前記第二の内部電極を覆う保護膜を備える
    請求項１ないし請求項５のいずれか１項に記載の半導体装置。
  7. 前記半導体装置は、さらに、
    前記半導体基板を厚み方向に貫通して前記半導体基板の前記第一の主面の内部電極が設けられていない領域に到達する第三の貫通電極を備える
    請求項１ないし請求項６のいずれか１項に記載の半導体装置。
  8. 前記第三の貫通電極は前記半導体基板と電気的に接続されていない
    請求項７に記載の半導体装置。
  9. 前記半導体装置は、さらに、
    前記半導体基板の前記第一の主面に形成された機能回路部を備え、
    前記第三の貫通電極は前記機能回路部と電気的に接続されていない
    請求項７または請求項８に記載の半導体装置。
  10. 前記半導体装置は、さらに、
    前記半導体基板の前記第一の主面の、前記第三の貫通電極が到達する部分を覆う保護膜を備える
    請求項７ないし請求項９のいずれか１項に記載の半導体装置。
  11. 前記半導体装置は、さらに、
    前記金属配線の一部を除外して前記第二の主面を覆う絶縁層を備える
    請求項１ないし請求項１０のいずれか１項に記載の半導体装置。
  12. 前記半導体装置は、さらに、
    前記金属配線の前記絶縁層で覆われていない部分に設けられ、前記金属配線と電気的に接続された外部電極を備える
    請求項１１に記載の半導体装置。
  13. 半導体基板と、
    前記半導体基板の第一の主面に設けられた内部電極と、
    前記半導体基板を厚み方向に貫通して前記内部電極に到達し、前記内部電極と電気的に接続された第一の貫通電極と、
    前記半導体基板を厚み方向に貫通して前記半導体基板の前記第一の主面の内部電極が設けられていない領域に到達する第三の貫通電極と、
    前記半導体基板の前記第一の主面とは反対側の第二の主面に設けられ、前記第一の貫通電極と電気的に接続された金属配線と
    を備える半導体装置。
  14. 前記第三の貫通電極は前記半導体基板と電気的に接続されていない
    請求項１３に記載の半導体装置。
  15. 前記半導体装置は、さらに、
    前記半導体基板の前記第一の主面に形成された機能回路部を備え、
    前記第三の貫通電極は前記機能回路部と電気的に接続されていない
    請求項１３または請求項１４に記載の半導体装置。
  16. 前記半導体装置は、さらに、
    前記半導体基板の前記第一の主面の、前記第三の貫通電極が到達する部分を覆う保護膜を備える
    請求項１３ないし請求項１５のいずれか１項に記載の半導体装置。
  17. 前記半導体装置は、さらに、
    前記金属配線の一部を除外して前記第二の主面を覆う絶縁層を備える
    請求項１３ないし請求項１６のいずれか１項に記載の半導体装置。
  18. 前記半導体装置は、さらに、
    前記金属配線の前記絶縁層で覆われていない部分に設けられ、前記金属配線と電気的に接続された外部電極を備える
    請求項１７に記載の半導体装置。
  19. 半導体基板の第一の主面に第一の内部電極および第二の内部電極を設ける工程と、
    前記半導体基板を厚み方向に貫通して前記第一の内部電極に到達する第一の貫通孔を設ける工程と、
    前記半導体基板および前記第二の内部電極を厚み方向に貫通する第二の貫通孔を設ける工程と、
    前記第一の貫通孔の内壁に、前記第一の内部電極と電気的に接続された第一の貫通電極を設ける工程と、
    前記第二の貫通孔の内壁に第二の貫通電極を設ける工程と、
    前記半導体基板の前記第一の主面とは反対側の第二の主面に、前記第一の貫通電極と電気的に接続された金属配線を設ける工程と
    を含む半導体装置の製造方法。
  20. 前記第一の貫通孔を設ける工程と前記第二の貫通孔を設ける工程とが同時に行われる
    請求項１９に記載の半導体装置の製造方法。
  21. さらに、
    前記半導体基板を厚み方向に貫通して前記半導体基板の前記第一の主面の内部電極が設けられていない領域に到達する第三の貫通孔を設ける工程を含む
    請求項１９または請求項２０に記載の半導体装置の製造方法。
  22. さらに、
    前記第三の貫通孔の内壁に第三の貫通電極を設ける工程を含む
    請求項２１に記載の半導体装置の製造方法。
  23. 前記第一の貫通孔を形成する工程と、前記第二の貫通孔を形成する工程と、前記第三の貫通孔を形成する工程とが同時に行われる
    請求項２１または請求項２２に記載の半導体装置の製造方法。
  24. さらに、
    前記金属配線の一部を除外して前記第二の主面を覆う絶縁層を設ける工程を含む
    請求項１９ないし請求項２３のいずれか１項に記載の半導体装置の製造方法。
  25. さらに、
    前記金属配線の前記絶縁層で覆われていない部分に、前記金属配線と電気的に接続された外部電極を設ける工程を含む
    請求項２４に記載の半導体装置の製造方法。
  26. さらに、
    前記第二の貫通孔、前記第三の貫通孔、前記第二の貫通電極、および前記第三の貫通電極のうち少なくともいずれか１つを、前記半導体基板の前記第一の主面側から外観確認し、当該外観確認の結果に応じて前記第一の貫通電極が良好に形成されるかを推定する工程を含む
    請求項１９ないし請求項２５のいずれか１項に記載の半導体装置の製造方法。
  27. 半導体基板の第一の主面に内部電極を設ける工程と、
    前記半導体基板を厚み方向に貫通して前記内部電極に到達する第一の貫通孔を設ける工程と、
    前記半導体基板を厚み方向に貫通して前記半導体基板の前記第一の主面の内部電極が設けられていない領域に到達する第三の貫通孔を設ける工程と、
    前記第一の貫通孔の内壁に、前記第一の内部電極と電気的に接続された第一の貫通電極を設ける工程と、
    前記第三の貫通孔の内壁に第三の貫通電極を設ける工程と、
    前記半導体基板の前記第一の主面とは反対側の第二の主面に、前記第一の貫通電極と電気的に接続された金属配線を設ける工程と
    を含む半導体装置の製造方法。
  28. 前記第一の貫通孔を設ける工程と前記第三の貫通孔を設ける工程とが同時に行われる
    請求項２７に記載の半導体装置の製造方法。
  29. さらに、
    前記金属配線の一部を除外して前記第二の主面を覆う絶縁層を設ける工程を含む
    請求項２７または請求項２８に記載の半導体装置の製造方法。
  30. さらに、
    前記金属配線の前記絶縁層で覆われていない部分に、前記金属配線と電気的に接続された外部電極を設ける工程を含む
    請求項２９に記載の半導体装置の製造方法。
  31. さらに、
    前記第三の貫通孔、および前記第三の貫通電極のうち少なくともいずれか１つを、前記半導体基板の前記第一の主面側から外観確認し、当該外観確認の結果に応じて前記第一の貫通電極が良好に形成されるかを推定する工程を含む
    請求項２７ないし請求項３０のいずれか１項に記載の半導体装置の製造方法。
  32. 請求項１ないし請求項１８のいずれか１項に記載の半導体装置の前記金属配線または前記外部電極を、配線基板の表面に設けられた配線に電気的に接続してなる電子機器。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160113584A (ko) * 2014-01-29 2016-09-30 히타치가세이가부시끼가이샤 수지 조성물, 수지 조성물을 사용한 반도체 장치의 제조 방법, 및 고체 촬상 소자
JP2017228847A (ja) * 2016-06-20 2017-12-28 株式会社フジクラ 導波路、モード変換器、及び導波路の製造方法
WO2022018961A1 (ja) * 2020-07-20 2022-01-27 ソニーセミコンダクタソリューションズ株式会社 半導体装置およびその製造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8314498B2 (en) * 2010-09-10 2012-11-20 Aptina Imaging Corporation Isolated bond pad with conductive via interconnect
US9322901B2 (en) * 2013-02-20 2016-04-26 Maxim Integrated Products, Inc. Multichip wafer level package (WLP) optical device
TWI544593B (zh) * 2013-09-09 2016-08-01 矽品精密工業股份有限公司 半導體裝置及其製法
JP6299406B2 (ja) * 2013-12-19 2018-03-28 ソニー株式会社 半導体装置、半導体装置の製造方法、及び電子機器
US10358580B2 (en) 2014-01-29 2019-07-23 Hitachi Chemical Company, Ltd. Adhesive composition, resin cured product obtained from adhesive composition, method for manufacturing semiconductor device using adhesive composition, and solid-state imaging element
TWI660022B (zh) * 2014-01-29 2019-05-21 日立化成股份有限公司 黏著劑組成物、使用黏著劑組成物之半導體裝置的製造方法、及固態成像元件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003060115A (ja) * 2001-08-20 2003-02-28 Fujitsu Ltd キャパシタ内蔵回路基板及びその製造方法
JP2004152811A (ja) * 2002-10-28 2004-05-27 Sharp Corp 積層型半導体装置及びその製造方法
JP2004152810A (ja) * 2002-10-28 2004-05-27 Sharp Corp 半導体装置及び積層型半導体装置
JP2008270650A (ja) * 2007-04-24 2008-11-06 Matsushita Electric Ind Co Ltd 光学デバイスおよびその製造方法。

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03230579A (ja) 1990-02-06 1991-10-14 Sumitomo Electric Ind Ltd 半導体装置の製造方法
JP2002094082A (ja) * 2000-07-11 2002-03-29 Seiko Epson Corp 光素子及びその製造方法並びに電子機器
JP5030360B2 (ja) 2002-12-25 2012-09-19 オリンパス株式会社 固体撮像装置の製造方法
DE112005003327T5 (de) 2005-01-04 2007-11-29 I Square Reserch Co., Ltd., Mukoh Festkörper-Bildaufnahmevorrichtung und Verfahren zum Herstellen derselben
JP2007305955A (ja) * 2006-04-10 2007-11-22 Toshiba Corp 半導体装置及びその製造方法
CN100563000C (zh) * 2006-04-10 2009-11-25 株式会社东芝 半导体器件及其制造方法
JP2007311676A (ja) * 2006-05-22 2007-11-29 Sony Corp 半導体装置とその製造方法
JP4403424B2 (ja) 2006-11-30 2010-01-27 ソニー株式会社 固体撮像装置
JP5361156B2 (ja) * 2007-08-06 2013-12-04 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
JP5130197B2 (ja) * 2008-12-24 2013-01-30 新光電気工業株式会社 半導体装置、インターポーザ、及びそれらの製造方法、並びに半導体パッケージ

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003060115A (ja) * 2001-08-20 2003-02-28 Fujitsu Ltd キャパシタ内蔵回路基板及びその製造方法
JP2004152811A (ja) * 2002-10-28 2004-05-27 Sharp Corp 積層型半導体装置及びその製造方法
JP2004152810A (ja) * 2002-10-28 2004-05-27 Sharp Corp 半導体装置及び積層型半導体装置
JP2008270650A (ja) * 2007-04-24 2008-11-06 Matsushita Electric Ind Co Ltd 光学デバイスおよびその製造方法。

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160113584A (ko) * 2014-01-29 2016-09-30 히타치가세이가부시끼가이샤 수지 조성물, 수지 조성물을 사용한 반도체 장치의 제조 방법, 및 고체 촬상 소자
KR102272146B1 (ko) * 2014-01-29 2021-07-01 쇼와덴코머티리얼즈가부시끼가이샤 수지 조성물, 수지 조성물을 사용한 반도체 장치의 제조 방법, 및 고체 촬상 소자
JP2017228847A (ja) * 2016-06-20 2017-12-28 株式会社フジクラ 導波路、モード変換器、及び導波路の製造方法
WO2022018961A1 (ja) * 2020-07-20 2022-01-27 ソニーセミコンダクタソリューションズ株式会社 半導体装置およびその製造方法

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