JP2008159089A - 自己試験回路装置およびその自己試験方法 - Google Patents

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Abstract

【課題】製品実使用周波数において不良箇所の特定をすることができる自己試験回路装置およびその自己試験方法を提供する。
【解決手段】自己試験回路装置は、テストメモリ１２と、前記テストメモリより容量が大きいかまたは等しいテスト結果格納メモリ１３と、実使用周波数において前記テストメモリのテストを行って、そのテスト結果を前記テスト結果格納メモリに格納するように構成された制御回路１５とを具備する。
【選択図】 図１

Description

この発明は、自己試験回路装置およびその自己試験方法に関し、例えば、チップ内にメモリが複数搭載された自己試験回路装置（ＢＩＳＴ回路：Built-In Self Test回路）およびその試験方法等に適用されるものである。
従来より、自己試験回路装置の自己試験方法においては、例えば、高速周波数でのテスト時において、PLL（Phase Locked Loop：入力信号の整数倍の周波数で信号を出力する回路、チップ内部で高速クロックを発生する場合に用いられる）を使用する場合等がある。しかし、この場合には、試験の対象のメモリを製品実使用周波数（at-speed）において不良試験を行うが、このときの不良箇所を特定することが困難である。このため製品実使用周波数における不良要因を究明し、プロセス等による改善を行うことが難しい。
さらに、不良箇所特定に用いられているワード（Word）毎のメモリの読み出し結果をシリアルアウトする方法でメモリの不良箇所を特定する方法もあるが、PLLを使用する場合はシフトアウトのタイミングを外部から制御することが難しい。また、シフトアウトを行っている間、メモリは直前の動作を繰り返し行っているので、動作シーケンスによっては不良が再現しない。さらに、別の方法として、不良の出始めのアドレスを１つまたは複数保持しておくことも考えられるが、保持できる不良アドレスには限りがあり、不良要因を解析するには不便である。
上記のように従来の自己試験回路装置およびその自己試験方法では、製品実使用周波数において不良箇所の特定が困難であるという問題があった。特に、不良箇所の特定が困難であるという上記問題は、製品実使用周波数が高周波数の場合に顕著である。
尚、この出願の発明に関連する文献公知発明としては、次のような特許文献１がある。この特許文献１には、メモリの一部を救済解析メモリとして利用する半導体装置が記載されている。
特開2001-14890号公報
この発明は、製品実使用周波数において不良箇所の特定をすることができる自己試験回路装置およびその自己試験方法を提供する。
この発明の一態様によれば、テストメモリと、前記テストメモリより容量が大きいかまたは等しいテスト結果格納メモリと、実使用周波数において前記テストメモリのテストを行って、そのテスト結果を前記テスト結果格納メモリに格納するように構成された制御回路とを具備する自己試験回路装置を提供できる。
この発明の一態様によれば、テストメモリと、前記テストメモリより容量が大きいかまたは等しいテスト結果格納メモリと、制御回路とを具備する自己試験回路装置であって、前記制御回路は、実使用周波数において前記テストメモリのテストを行って、そのテスト結果を前記テスト結果格納メモリに格納する自己試験回路装置の自己試験方法を提供できる。
この発明によれば、製品実使用周波数において不良箇所の特定をすることができる自己試験回路装置およびその自己試験方法が得られる。
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
[第１の実施形態]
まず、図１乃至図５を用いて、この発明の第１の実施形態に係る自己試験回路装置の構成例について説明する。図１は、第１の実施形態に係る自己試験回路装置を示すブロック図である。
＜１−１．自己試験回路装置の構成例＞
図示するように、この実施形態に係る自己試験回路装置１１は、テストメモリ１２、テスト結果格納メモリ１３、制御回路１５を有するＢＩＳＴ回路１４、期待値比較回路１６、１７、および入力回路１９を備えている。
テストメモリ（ＳＲＡＭ２）１２は、後述する自己試験動作に説明するように、テスト対象となるメモリである。本例の場合、テストメモリ１２は、ＳＲＡＭ（Static Random Access Memory）である。テストメモリ１２は、ワード線ＷＬ（読み出し／書き込み制御線）とビット線ＢＬ（／ＢＬ）との交差位置にマトリクス状に配置された複数のメモリセルＭＣを備えている。後述するように、上記メモリセルＭＣは、ワードアドレス（Word Address）によりＩ／Ｏ幅分のメモリセルＭＣが一括してアクセスされる。
また、テストメモリ１２は、特定のビット（bit）だけを書き換えることができる機能（bit masked write）を有している。
テスト結果格納メモリ（ＳＲＡＭ１）１３は、後述する自己試験動作に説明するように、上記テストメモリ１２のテスト結果を格納するメモリである。なお、このＳＲＡＭ１はＳＲＡＭ２同様に通常の試験も可能であり、通常時は区別なく試験が行われる。本例の場合、テスト結果格納メモリ１３は、テストメモリ１２と同様にＳＲＡＭである。テスト結果格納メモリ１３は、ワード線ＷＬ（読み出し／書き込み制御線）とビット線ＢＬ（／ＢＬ）との交差位置にマトリクス状に配置された複数のメモリセルＭＣを備えている。上記と同様に、メモリセルＭＣのそれぞれは、ワードアドレス（Word Address）によりＩ／Ｏ幅分のメモリセルが一括してアクセスされる。
本例の場合、テスト結果格納メモリ１３の容量は、上記テストメモリ１２の容量より大きいかまたは等しくなるように構成されている（容量：ＳＲＡＭ１≧ＳＲＡＭ２）。即ち、テスト結果格納メモリ（ＳＲＡＭ１）１３のワード（Word）数およびＩ／Ｏ数のいずれもが、テストメモリ（ＳＲＡＭ２）１２のそれよりも大きいかまたは等しくなるようになるように構成されている。
ＢＩＳＴ回路１４中の制御回路１５は、外部のPLL（Phase Locked Loop：入力信号の整数倍の周波数で信号を出力する回路、チップ内部で高速クロックを発生する場合に用いられる）等により発生された実使用周波数（at-speed）をクロックとして動作する。そして、この実使用周波数（at-speed）においてテストメモリ１２の機能テストを行って、そのテスト結果をテスト結果格納メモリ１３に格納するように構成されている。より具体的には後述するが、制御回路１５は、実使用周波数において、テストメモリ１２中のメモリセルＭＣが正常に動作するか否かの機能テストを行う。
期待値比較回路１７は、テストメモリ１２のテスト結果と期待値とを比較し、その比較結果を入力回路１９に出力するように構成されている。
期待値比較回路１６は、テスト結果格納メモリ１３から読み出したデータと期待値とを比較し、その比較結果を出力する機能と、低速でのメモリの内容を読み出せることのできる機能を持つように構成されている。加えて、この期待値比較回路１６は、通常試験も行うことが可能である。
入力回路１９は、制御回路１５から入力される制御信号ＳＥＬにより、データ信号ＤＩ等の信号を切り替えて、テスト結果格納メモリ１３に出力するように構成されている。
＜１−２．メモリ構成例＞
次に、図２を用いて、テストメモリ（ＳＲＡＭ２）１２およびテスト結果格納メモリ（ＳＲＡＭ１）１３の構成例について説明する。この説明では、テストメモリ（ＳＲＡＭ２）１２を一例に挙げて説明する。
図示するように、テストメモリ（ＳＲＡＭ２）１２は、メモリセルアレイ、ロウデコーダ、カラム選択回路１８を備えている。
メモリセルアレイには、ワード線ＷＬ０〜ＷＬn-1とビット線ＢＬ０〜ＢＬi-1との交差位置にメモリセル（ＳＲＡＭセル）ＭＣがマトリクス状に配置されている。
ここで、図示するように、本例の場合、それぞれを以下のように定義する。Ｉ／Ｏ幅は、ｍである（Ｉ／Ｏ幅：ｍ）。ワード線ＷＬの数（ＷＬ数）は、ｎである（ＷＬ数：ｎ）。一のＩ／Ｏ幅あたりのビット線の数（ｃｏｌ．数）は、ｉである（ｃｏｌ．数：ｉ）。一のＩ／Ｏ幅あたりのメモリセルＭＣの数（Ｗｏｒｄ数）は、ｎ×ｉである（Ｗｏｒｄ数：ｎ×ｉ）。容量は、ワード数とＩ／Ｏ幅の積である（容量：Ｗｏｒｄ数×Ｉ／Ｏ幅＝ｎ×ｉ×ｍ）。
そのため、ワード線ＷＬ０〜ＷＬn-1は、これを一単位として複数のワード（Ｗｏｒｄ）をアクセスする。例えば、ワード線ＷＬ０は、これを一単位として複数のワードＷｏｒｄ0〜Ｗｏｒｄ(i-1)をアクセスするように設けられている。
ビット線ＢＬ０〜ＢＬi-1は、これを一単位としてカラム選択回路１８により選択され、Ｉ／Ｏ線に接続されている。例えば、ビット線ＢＬ０〜ＢＬi-1はこれを一単位として、カラム選択回路１８−１により、Ｉ／Ｏ１として選択される。例えば、ビット線ＢＬ０〜ＢＬi-1は、１６本程度を一単位として設けられている。
メモリセルＭＣは、複数のＷｏｒｄを一単位とした共通のワード線ＷＬと、カラム選択回路１８により選択される複数のビット線ＢＬを一単位としたＩ／Ｏ幅ごとにアクセスされる。
そして、アクセスされるメモリセルＭＣは、ワードアドレス（Word Address）と、Ｉ／Ｏアドレスにより決定される。例えば、ワードアドレス１（Word=1）, Ｉ／Ｏアドレス１（I/O=1）によりアクセスされるメモリセルＭＣ＜２，１＞は、図中の破線で示す位置のメモリセルとなる。
ロウデコーダは、入力されたロウアドレス（Row Address）に従い、所定のワード線ＷＬ０〜ＷＬn-1を選択するように構成されている。
カラム選択回路１８は、入力されたカラムアドレス（Col. Address）に従い、所定のビット線ＢＬ０〜ＢＬi-1を選択し、読み出しデータとしてＩ／Ｏ０〜Ｉ／Ｏm-1に出力するように構成されている。Ｉ／Ｏ０〜Ｉ／Ｏm-1に出力された読み出しデータは、センスアンプＳ／Ａ（図示せず）により増幅されセンスされる。
＜１−３．メモリセル（ＳＲＡＭセル）ＭＣの構成例＞
次に、図３を用いて、テストメモリ１２およびテスト結果格納メモリ１３が備えるメモリセル（ＳＲＡＭセル）ＭＣについて説明する。ここでは、テストメモリ１２中のメモリセルＭＣを一例に挙げて説明する。
図示するように、メモリセルＭＣは、ワード線ＷＬ（読み出し／書き込み制御線）とビット線ＢＬ、／ＢＬとの交差位置に配置されている。メモリセルＭＣは、上記のように、各ワード（Word）アドレスによりＩ／Ｏ数分のメモリセルＭＣの内容がアクセスされる。本例の場合、メモリセルＭＣは、転送トランジスタ（Transfer Tr）Ｎ５、Ｎ６、およびデータ記憶を行うようにフリップフロップ接続されたインバータ回路２０−１、２０−２により構成されている。
転送トランジスタＮ５の電流経路の一端はビット線ＢＬに接続され、他端はインバータ回路２０−１のノードＮＤに接続され、ゲートはワード線ＷＬに接続されている。転送トランジスタＮ６の電流経路の一端はビット線／ＢＬに接続され、他端はインバータ回路２０−２のノード／ＮＤに接続され、ゲートはワード線ＷＬに接続されている。
インバータ回路２０−１は、負荷トランジスタ（Load Trまたはpull-up Tr）Ｐ１、駆動トランジスタ（Driver Trまたはpull-down Tr）Ｎ３を備えている。駆動トランジスタＮ３の電流経路の一端（Ｖss）は接地電源ＧＮＤに接続され、他端はノードＮＤにおいて負荷トランジスタＰ１の電流経路の一端に接続され、ゲートは負荷トランジスタＰ１のゲート、およびインバータ回路２０−２のノード／ＮＤに接続されている。負荷トランジスタＰ１の電流経路の他端は内部電源Ｖddに接続されている。
インバータ回路２０−２は、負荷トランジスタＰ２、駆動トランジスタＮ４を備えている。駆動トランジスタＮ４の電流経路の一端（Ｖss）は接地電源ＧＮＤに接続され、他端はノード／ＮＤにおいて負荷トランジスタＰ２の電流経路の一端に接続され、ゲートは負荷トランジスタＰ２のゲート、およびインバータ回路２０−１のノードＮＤに接続されている。負荷トランジスタＰ２の電流経路の他端は内部電源Ｖddに接続されている。
テスト結果格納メモリ１３が備えるメモリセルＭＣの構成についても、上記と同様であるため、詳細な説明を省略する。
＜１−４．入力回路の構成例＞
次に、図４を用いて、本例の入力回路１９の構成例について説明する。図示すように、本例の入力回路１９は、セレクタ２１、２２、およびインバータ２３を備えている。
セレクタ２１は、制御回路１５より入力される通常テスト時のビットマスク用テスト信号ＢＢＭまたは期待値比較回路１７より入力される期待値比較結果ＣＤＩの論理否定のいずれかの信号を、制御信号ＳＥＬにより切り替え、ビットマスク信号ＢＭとしてテスト結果格納メモリ１３に出力するように構成されている。
セレクタ２２は、制御回路１５より入力される通常テスト入力ＢＤＩまたは期待値比較回路１７より入力される期待値比較結果ＣＤＩのいずれかの信号を、制御信号ＳＥＬにより切り替え、データ信号ＤＩとしてテスト結果格納メモリ１３に出力するように構成されている。
インバータ２３は、比較回路１７より入力される期待値比較結果ＣＤＩを反転し、セレクタ２１に出力するように構成されている。
＜２−１．自己試験動作＞
次に、この実施形態に係る自己試験回路装置の自己試験動作について、図５乃至図１０を用いて説明する。この説明においては、図５のフロー図に即して以下、説明する。
（ステップＳＴ０（初期状態：ＢＩＳＴテスト））
まず、この自己試験動作を行う前後（初期状態）においては、外部より自己試験回路装置１１に接続されたテスタにより、メモリ１２、１３を同時にテスト（ＢＩＳＴテスト）している（図示せず）。
この際、入力回路１９を介してメモリ１２、１３には制御回路１５からのテスト信号が同時に入力される。
（ステップＳＴ１（初期化））
続いて、図６に示すように、制御回路１５は、テスト結果格納メモリ（ＳＲＡＭ１）１３中の全てのメモリセルＭＣに“０”データを書き込む（初期化）。
そのため、例えば、テスト結果格納メモリ（ＳＲＡＭ１）１３中のメモリセルＭＣ＜０，０＞（Word=0, I/O=0）には、“０”データが書き込まれている。
（ステップＳＴ２（実使用周波数（at-speed））によるテスト）
続いて、図７に示すように、制御回路１５は、制御回路ＳＥＬをセレクタ２１、２２の制御端子に出力し、入力回路１９の入力を期待値比較回路１７の出力信号Ｃ０〜ＣＮ（Ｎ：1,2,3,…）に切り替える。
続いて、制御回路１５は、外部のＰＬＬ等で発生された実使用周波数（at-speed）をクロックとして動作し、テストメモリ１２へテスト信号を送信し、テストメモリ１２中のＷｏｒｄごとにＩ／Ｏ幅分のメモリセルＭＣからの読み出しを行う。
例えば、実使用周波数（at-speed）は、後述する読み出しの際（ステップＳＴ５）の周波数よりも２倍〜５０倍程度の高い周波数であって、１００ＭＨｚ乃至５００ＭＨｚ程度である。
続いて、テストメモリ１２から読み出されたデータは、期待値比較回路１７により期待値と比較され、期待値比較結果が出力される。
続いて、期待値比較回路１７は、上記テスト結果Ｃ０〜ＣＮを入力回路１９に出力する。
例えば、テストメモリ１２中のＷｏｒｄ２（ワード数２）における読み出したメモリセルＭＣのうち、アドレス（Word=2, I/O=1）におけるメモリセルＭＣ２＜２，１＞（Word=2, I/O=1）が、期待値比較の結果、不良セルである場合を一例に説明する。
この場合、期待値比較回路１７は、Ｗｏｒｄ２における期待値比較結果Ｃ２“０１００”（Word=2, I/O=0,1,2,3）を入力回路１９に出力する。ここで、上記期待値比較結果において、“０”は期待値と一致、“１”は期待値と不一致、であることを示している。
（ステップＳＴ３（テスト結果格納））
続いて、図８に示すように、入力回路１９は、入力された期待値比較結果Ｃ０〜ＣＮをインバータ２３により反転しセレクタ２１を介したビットマスク値ＢＭ（論理反転）、およびセレクタ２２を介したデータＤＩをテスト結果格納メモリ１３に出力する。
例えば、入力回路１９は、入力された期待値比較結果Ｃ２“０１００”をインバータ２３により反転しセレクタ２１を介したビットマスク値ＢＭ（〜Ｃ２）“１０１１”、およびセレクタ２２を介したデータＤＩをテスト結果格納メモリ１３に出力する。
続いて、制御回路１５は、上記ビットマスク値ＢＭを用いてテスト結果ＤＩを、テストメモリ１２と同一のＷｏｒｄアドレスにおけるテスト結果格納メモリ１３のメモリセルＭＣに書き込む。
例えば、制御回路１５は、上記ビットマスク値ＢＭ（〜Ｃ２）“１０１１”を用いて、テスト結果格納メモリ１３のテストメモリ１２と同一のワードＷｏｒｄ２のアドレス（Word=2, I/O=0,1,2,3）に、テスト結果“０１００”を書き込む。
このように、ビットマスク値ＢＭを用いてテスト結果格納メモリ１３に書き込むことで、上記ステップＳＴ２での別のＩ／Ｏでの不良情報を上書きすることなく、同じＷｏｒｄアドレスの不良情報をテスト結果格納メモリに書き込むことができる。
＜テストシーケンス（ＳＴ１〜ＳＴ３）＞
ここで、上記ステップＳＴ１〜ＳＴ３におけるテストシーケンスについて、図９を用いて説明する。
（ステップＳＴ１（初期化））
図示するように、クロックBISTCLK１〜８の際、制御回路１５は、マクロイネーブル信号ＭＥが“Ｈ”、ライトイネーブル信号ＷＭが“Ｈ”の状態で、テスト結果格納メモリ１３（ＳＲＡＭ１）中の全てのメモリセルＭＣに、初期値“０”データを書き込む（初期化）。
このクロックBISTCLK１〜８の際、制御回路１５は、“Ｌ”の制御信号ＳＶＬを入力回路１９に入力し、全てのメモリセルＭＣに“０”インプットデータＤＩ（ALL“０”）、および全てのメモリセルＭＣに“０”ビットマスク値ＢＭ（ALL“０”）をテスト結果格納メモリ１３に入力する。
また、このクロックBISTCLK１〜８の際、テストメモリ１２およびテスト結果格納メモリ１３に入力されるアドレスＡＤＲ１、２のタイミングは、同一である。
尚、本例では、ビットマスク値ＢＭは、“１”でマスクされる場合のＳＲＡＭを一例として説明する。
続いて、制御回路１５は、“Ｈ”の制御信号ＳＶＬをセレクタ２１、２２の制御端子に出力し、入力回路１９の入力信号を期待値比較結果Ｃ０〜ＣＮに切り替え、期待値格納モードとする。そのため、テスト結果格納メモリ１３を書き込みモード（SRAM2：Write）とし、テストメモリ１２を停止モード（SRAM1：No-Op）とする。
そして、クロックBISTCLK９〜１６の際、制御回路１５は、テストメモリ１２におけるマクロイネーブル信号ＭＥが“Ｈ”、ライトイネーブル信号ＷＭが“Ｈ”の状態で、テスト結果格納メモリ１３の全てのメモリセルＭＣに“０”インプットデータＤＩ（ALL“０”）、および全てのメモリセルＭＣに“０”ビットマスク値ＢＭ（ALL“０”）を入力する（初期化）。
ここで、クロックBISTCLK９の際、制御回路１５は、テストメモリ１２に入力するアドレスＡＤＲ２よりも、テスト結果格納メモリ１３に入力するアドレスＡＤＲ１のタイミングを１クロック遅らせて出力する。
（ステップＳＴ２、ＳＴ３）
続いて、クロックBISTCLK１７の立ち上がりの際、テストメモリ１２において、制御回路１５は、マクロイネーブル信号ＭＥが“Ｈ”、ライトイネーブル信号ＷＭが“Ｌ”の状態で、実使用周波数（at-speed）により、テストメモリ１２のテストを行い、期待比較結果（比較後Data）Ｃ０を、テスト結果格納メモリ１３に出力する。
続いて、クロックBISTCLK１８の際、テスト結果格納メモリ１３において、制御回路１５は、マクロイネーブル信号ＭＥが“Ｈ”、ライトイネーブル信号ＷＭが“Ｈ”の状態で、データＤＩ（Ｃ０）およびビットマスク信号ＷＭ（〜Ｃ０）をテスト結果格納メモリ１３に格納する。
さらに、上記クロックBISTCLK９の際、制御回路１５は、テストメモリ１２に入力するアドレスＡＤＲ２よりも、テスト結果格納メモリ１３に入力するアドレスＡＤＲ１のタイミングを１クロック遅らせて出力している。そのため、上記クロックBISTCLK１８の際、データＤＩ（Ｃ０）およびビットマスク信号ＷＭ（〜Ｃ０）は、１クロック遅れてテスト結果格納メモリ１３に格納される。このように、制御回路１５は、アドレスＡＤＲ１、２を１クロックずらして出力する機能を持つ。
ここで、上記に説明したように、テスト結果格納メモリ１３に格納されるビットマスク値ＢＭは、比較後Data（Ｃ０）を論理反転した〜Ｃ０（〜は論理否定演算子とする）が入力され、不良した部分のみが上書きされる。
続いて、クロックBISTCLK１９〜２２の際、制御回路１５は、上記BISTCLK１７、１８と同様の動作を行い、実使用周波数（at-speed）においてテストメモリ１２のテストを行い、期待値比較結果Ｃ１〜Ｃ５をテスト結果格納メモリ１３に格納する。
尚、テスト結果格納メモリ１３の出力からテストメモリ１２への入力間にF/Fを配置し、パイプライン化することも高速化に有利である。この場合、上記F/Fの数で遅れるクロック数分アドレスを遅らせように制御回路１５にて対応することが望ましい。
また、テストメモリ１２への読み出し／書き込み（Read/Write）が混在した場合であっても、上記と同様に対応することが可能である。即ち、テストメモリ１２が書き込み時には、テスト結果格納メモリ１３を停止状態（No Operation状態）とし、テストメモリ１２が読み出し時にはその期待値比較結果をテスト結果格納メモリ１３へ書き込み動作することで不良情報をテスト結果格納メモリ１３に格納することが可能である。
（ステップＳＴ４（上記ステップＳＴ１〜ＳＴ３の繰り返し−その際に別の不良セルを発見した場合−））
再び上記図５のフロー図に従い、本例の自己試験動作を説明する。
続いて、上記ステップＳＴ１〜ＳＴ３と同様の動作をＷｏｒｄごとに、テストメモリ１２中の全てのメモリセルＭＣについて所定の回数行う。
この際、同じＷｏｒｄにつきＩ／Ｏ番号の異なる不良セルを発見した場合（ステップＳＴ２）には、その期待値比較結果の論理反転をビットマスク値ＢＭとしてテスト結果格納メモリ１３に格納する（ステップＳＴ３）。
例えば、図１０に示すように、再テストの結果、テストメモリ１２中のＷｏｒｄ２につき、上記メモリセルＭＣ２＜２,１＞（Word=2, I/O=1）に加え、さらに別のメモリセルＭＣ２＜２，２＞（Word=2, I/O=2）が、期待値比較の結果、不良セルである場合を一例に説明する。この場合、期待値比較回路１７は、Ｗｏｒｄ２における期待値比較結果Ｃ２“００１０” （Word=2, I/O=0,1,2,3）を入力回路１９に出力する。
続いて、入力回路１５は、入力された期待値比較結果Ｃ２“００１０”をインバータ２３により反転しセレクタ２１を介したビットマスク値ＢＭ（〜Ｃ２）“１１０１”、およびセレクタ２２を介したデータＤＩをテスト結果格納メモリ１３に出力する。
続いて、制御回路１５は、上記ビットマスク値ＢＭ（〜Ｃ２）“１１０１”を、テスト結果格納メモリ１３のテストメモリ１２と同一のＷｏｒｄ２のアドレス（Word=2, I/O=0,1,2,3）に記憶するように、テスト結果格納メモリ１３を書き込む。
以上のステップＳＴ１〜ＳＴ４により、テスト結果格納メモリ（ＳＲＡＭ１）１３には、不良メモリセルＭＣが“１”、不良が無いメモリセルＭＣが“０”として格納することができる。
（ステップＳＴ５（テスト結果読み出し））
続いて、制御回路１５は、テスト結果格納メモリ（ＳＲＡＭ１）１３に格納されたテストメモリ（ＳＲＡＭ２）１２のデータを、上記実使用周波数よりも遅い周波数により、ゆっくりと読み出す。
例えば、このテスト結果読み出しの際の周波数は、上記実使用周波数（at-speed）低いい周波数であって、１０ＭＨｚ〜５０ＭＨｚ程度である。
この読み出しには従来から用いられている方法が適用できる。例えば、期待値比較回路１６内にメモリセルＭＣの読み出しを一度蓄えておくレジスタがある場合には、Ｗｏｒｄごとの読み出し結果をこのレジスタに格納し、シフトアウトする方法を適用できる。
以上のステップＳＴ１〜ＳＴ５により、テストメモリ（ＳＲＡＭ２）１２のアドレスに対応した不良メモリセルを特定することができる。
尚、このステップＳＴ５の際、制御回路１５が読み出し動作を行えるような構成であることが望ましい。
上記に説明したように、この実施形態に係る自己試験回路装置およびその自己試験方法によれば、下記（１）乃至（４）の効果が得られる。
（１）製品実使用周波数（at-speed）において不良箇所の特定をすることができる。
本例に係る自己試験回路装置１１は、テスト結果格納メモリ１３を備えている。
そのため、ＷｏｒｄアドレスのみならずＩ／０線アドレスも加えたテストメモリ１２中の全メモリセルの不良アドレスを取得することができる。結果、製品実使用周波数においても、不良セルの不良箇所をより詳細に特定でき、不良要因の解析を容易にすることができる。
特に、製品実使用周波数（at-speed）が高周波数（例えば、読み出しの際（ステップＳＴ５）の周波数よりも２倍〜５０倍程度の１００ＭＨｚ乃至５００ＭＨｚ程度の周波数）である場合であっても、不良セルの不良箇所をすることができる点で有利である。
（２）付加回路を低減できる。
テスト結果格納メモリ１３は、通常時には他のメモリと同様にテストされ、また他のメモリ同様その他のロジック回路からアクセスされる。すなわち、専用のメモリを設ける必要がなく、チップ内に存在する別のメモリを流用することができる。そのため、付加回路を低減することができる。
（３）読み出しエラーを防止でき、信頼性を向上できる。
さらに、制御回路１５は、テスト結果格納メモリ１３に格納されたテストメモリ１２のデータを、上記実使用周波数よりも遅い周波数により、ゆっくりと読み出す（ステップＳＴ５）。
そのため、テストメモリ１２のデータを確実に読み出すことができ、読み出しエラーを防止できる点で、信頼性を向上することができる。
（４）テスト結果の再現性を向上することができる。
上記図９のテストシーケンスに示したように、本例の読み出しテストは、通常のＢＩＳＴテストにおけるテストシーケンスと、同様のシーケンスでアクセスすることができる。
そのため、特定のテストシーケンスでしか現れない不良箇所も再現させることができ、テスト結果の再現性を向上できる点で有利である。
（５）自己試験動作の制御を簡易化することができる。
本例では、上記ステップＳＴ３の際、制御回路１５がテスト結果をテスト結果格納メモリ１３に格納し、自己試験回路装置１１内（例えば、チップ内等）で閉じて行うことができる。
そのため、例えば、ＰＬＬ（Phase Locked Loop：入力信号の整数倍の周波数で信号を出力する回路、チップ内部で高速クロックを発生する場合に用いられる）を使用した場合等であっても、外部からクロックを受けさえすれば、自己試験回路装置１１内で自己試験を行うことができ、自己試験動作の制御を簡易化することができる。
［第２の実施形態（テストメモリを複数備えた一例）］
次に、第２の実施形態に係る自己試験回路装置について、図１１を用いて説明する。この実施形態は、テストメモリを複数備え、上記複数のテストメモリの結果を格納できるように拡張した一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
図示するように、本例に係る自己試験回路装置１１は、以下の点において上記第１の実施形態と相違している。
まず、複数（ｎ個）のテストメモリ１２−１〜１２−ｎ（ＳＲＡＭ２〜ＳＲＡＭ（ｎ））、上記テストメモリ１２−１〜１２−ｎのテスト結果と期待値を比較する複数の期待値比較回路１７−１〜１７−ｎ、およびマルチプレクサ３３を備えている点で、上記第１の実施形態と相違している。
マルチプレクサ３３は、制御信号ＳＥＬによりテストメモリ１２−１〜１２−ｎ（ＳＲＡＭ２〜ＳＲＡＭ（ｎ））の期待値比較結果の出力の切り替えを行うように構成され、その比較結果を入力回路１９に出力する。
さらに、この実施形態に係るテスト結果格納メモリ１３（ＳＲＡＭ１）のＷｏｒｄ数およびＩ／Ｏ幅は、テストメモリ１２−１〜１２−ｎ（ＳＲＡＭ２〜ＳＲＡＭ（ｎ））それぞれのＷｏｒｄ数およびＩ／Ｏ幅よりもいずれも大きくなるように構成されている（Ｗｏｒｄ数：ＳＲＡＭ１＞ＳＲＡＭ２〜ＳＲＡＭ（ｎ）、Ｉ／Ｏ幅：ＳＲＡＭ１＞ＳＲＡＭ２〜ＳＲＡＭ（ｎ））。
自己試験動作については、同様に、上記ステップＳＴ１〜ＳＴ５をテストメモリ１２−１〜１２−ｎ中の全てのメモリセルに対して行う。そして、テストメモリ１２−１〜１２−ｎの全てのテスト結果をテスト結果格納メモリ１３に格納する。
その他の構成および動作等は、上記第１の実施形態と実質的に同様であるため、詳細な説明を省略する。
上記のように、この実施形態に係る自己試験回路装置によれば、上記（１）乃至（５）と同様の効果が得られる。
さらに、本例によれば、テストメモリ１２−１〜１２−ｎを複数備え、テスト結果格納メモリ（ＳＲＡＭ１）のＷｏｒｄ数およびＩ／Ｏ幅は、テストメモリ１２−１〜１２−ｎ（ＳＲＡＭ２〜ＳＲＡＭ（ｎ））それぞれのＷｏｒｄ数およびＩ／Ｏ幅よりもいずれも大きくなるように構成されている（Ｗｏｒｄ数：ＳＲＡＭ１＞ＳＲＡＭ２〜ＳＲＡＭ（ｎ）、Ｉ／Ｏ幅：ＳＲＡＭ１＞ＳＲＡＭ２〜ＳＲＡＭ（ｎ）。
そのため、必要に応じて、本例のように複数のテストメモリ１２−１〜１２−ｎを備える構成であっても適用することが可能である。
［第３の実施形態（テスト結果格納メモリを複数備えた一例）］
次に、第３の実施形態に係る自己試験回路装置について、図１２を用いて説明する。この実施形態は、複数のテスト結果格納メモリ（本例では２つの場合）を備え、テスト結果を複数のテスト結果格納メモリに分散して格納する一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
＜構成例＞
図示するように、この実施形態に係る自己試験回路装置１１は、テスト結果格納メモリ１３−１、１３−２（ＳＲＡＭ３、ＳＲＡＭ４）、このメモリ１３−１、１３−２に対応して設けられた期待値比較回路１６−１、１６−２、入力回路１９−１、１９−２、否定回路３７、およびアンド回路３５−１、３５−２を備えている点で、上記第１の実施形態と相違している。
ここで、Ｗｏｒｄ数に関し、本例に係るテスト結果格納メモリ１３−１、１３−２は同じである（Ｗｏｒｄ数：ＳＲＡＭ３＝ＳＲＡＭ４）ように構成されている。
テストメモリ１２のＷｏｒｄ数数は、テスト結果格納メモリ１３−１、１３−２のＷｏｒｄ数よりも大きい（Ｗｏｒｄ数：ＳＲＡＭ２＞ＳＲＡＭ３、ＳＲＡＭ４）が、テストメモリ１２のＷｏｒｄ数は、テスト結果格納メモリ１３−１、１３−２のＷｏｒｄ数の和よりも小さい（Ｗｏｒｄ数：ＳＲＡＭ２＜ＳＲＡＭ３＋ＳＲＡＭ４）ように構成されている。
また、Ｉ／Ｏ幅に関し、テストメモリ１２のＩ／Ｏ幅は、テスト結果格納メモリ１３−１、１３−２のＩ／Ｏ幅よりも小さい（Ｉ／Ｏ幅：ＳＲＡＭ２＜ＳＲＡＭ３、ＳＲＡＭ４）となるように構成されている。
入力回路１９−１、１９−２は、制御回路１５からの制御信号ＳＥＬにより、期待値比較回路１７からの出力を、テスト結果格納メモリ１３−１、１３−２のいずれかにビットマスク値ＢＭまたはデータＤＩとして切り替えて出力するように構成されている。
否定回路３７は、入力された最上位ビットの期待値比較回路１７の出力信号を論理反転し、アンド回路３５−１に出力するように構成されている。
アンド回路３５−１は、制御回路１５から出力されるマクロイネーブル信号と、否定回路３７の出力信号とが入力され、これらの論理積をとって、マクロイネーブル信号ＭＥとしてテスト結果格納メモリ（ＳＲＡＭ３）１３−１に出力するように構成されている。
アンド回路３５−２は、制御回路１５から出力されるマクロイネーブル信号と、最上位ビットの期待値比較回路１７の出力信号とが入力され、これらの論理積をとって、マクロイネーブル信号ＭＥとしてテスト結果格納メモリ（ＳＲＡＭ４）１３−２に出力するように構成されている。
＜自己試験動作＞
次に、本例の自己試験動作について図１３を用いて説明する。図１３は、本例の自己試験動作を説明するための図である。
まず、上記ステップＳＴ１、ＳＴ２と同様の動作を行う。
続いて、図示するように、上記ステップＳＴ３（テスト結果の格納）の際に、テストメモリ（ＳＲＡＭ２）１２の最上位ビット３９を用いて、テスト結果格納メモリ（ＳＲＡＭ３、ＳＲＡＭ４）１３−１、１３−２のいずれかにテスト結果を格納するかについて切り替える。
具体的には、制御回路１５から出力されるマクロイネーブル信号ＭＥと最上位ビットの否定との論理積がテスト結果格納メモリ１３−１（ＳＲＡＭ３）のマクロイネーブル信号ＭＥとして入力され、制御回路１５から出力されるマクロイネーブル信号ＭＥと最上位ビットとの論理積がテスト結果格納メモリ１３−２（ＳＲＡＭ４）のマクロイネーブル信号ＭＥとして入力される。
そのため、制御回路１５はＷｏｒｄ数、Ｉ／Ｏ幅がいずれも大きい場合と同様の制御信号を生成するのみで、アドレスの最上位ビット３９が、“０”の期間では、期待値比較結果がテスト結果格納メモリ１３−１（ＳＲＡＭ３）へ格納される。一方、アドレスの最上位ビット３９が“１”の期間では、期待値比較結果がテスト結果格納メモリ１３−２（ＳＲＡＭ４）へ格納される。
以後、上記第１の実施形態と同様のステップＳＴ４、ＳＴ５を行い、本例に係る自己試験動作を終了する。
尚、本例では、２つのテスト結果格納メモリ１３−１、１３−２を備え、それぞれが同じＷｏｒｄ数の分割格納を一例に説明した。しかし、これに限らず、例えば、３つ以上のテスト結果格納メモリを備え、それぞれが異なるＷｏｒｄ数であっても、同様にＷｏｒｄアドレスの上位ビット、およびその他の適切な論理を組むこと等により、同様に適用することが可能である。
上記のように、この実施形態に係る自己試験回路装置によれば、上記（１）乃至（５）と同様の効果が得られる。
さらに、必要に応じて、本例のような構成を適用することが可能である。
［第４の実施形態（複数のテスト結果格納メモリを備えた一例）］
次に、第２の実施形態に係る自己試験回路装置について、図１４を用いて説明する。この実施形態は、２つのテスト結果格納メモリ１３−１、１３−２を備え、よりＩ／Ｏ幅の大きい期待値比較結果を格納できるように拡張した一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
＜構成例＞
図示するように、この実施形態に係る自己試験回路装置１１は、テスト結果格納メモリ１３−１、１３−２（ＳＲＡＭ３、ＳＲＡＭ４）、このメモリ１３−１、１３−２に対応して設けられた期待値比較回路１６−１、１６−２、入力回路１９−１、１９−２を備えている点で、上記第１の実施形態と相違している。
ここで、Ｗｏｒｄ数に関し、本例に係るテストメモリ１２のＷｏｒｄ数は、テスト結果格納メモリ１３−１、１３−２よりも小さい（Ｗｏｒｄ数：ＳＲＡＭ２＜ＳＲＡＭ３、ＳＲＡＭ４）ように構成されている。但し、Ｗｏｒｄ数は、上記条件を満たせばよく、異なっていても良い。
また、Ｉ／Ｏ幅に関し、テスト結果格納メモリ１３−１、１３−２のテストメモリ１２のＩ／Ｏ幅は、同じである（Ｉ／Ｏ幅：ＳＲＡＭ３＝ＳＲＡＭ４）となるように構成されている。テストメモリ１２のＩ／Ｏ幅は、テスト結果格納メモリ１３−１、１３−２のＩ／Ｏ幅よりも大きく（Ｉ／Ｏ幅：ＳＲＡＭ２＞ＳＲＡＭ３、ＳＲＡＭ４）、テストメモリ１２のＩ／Ｏ幅は、テスト結果格納メモリ１３−１、１３−２のＩ／Ｏ幅の和よりも小さく（Ｉ／Ｏ幅：ＳＲＡＭ２＜ＳＲＡＭ３、ＳＲＡＭ４）なるように構成されている。
＜自己試験動作＞
次に、本例の自己試験動作について、図１５を用いて説明する。図１５は、本例の自己試験動作を説明するための図である。
まず、上記ステップＳＴ１、ＳＴ２と同様の動作を行う。
続いて、図示するように、上記ステップＳＴ３（テスト結果の格納）の際に、テストメモリ（ＳＲＡＭ２）１２の期待値比較結果を上位と下位に分け、テスト結果格納メモリ１３−１、１３−２（ＳＲＡＭ３、ＳＲＡＭ４）へ格納する。
具体的には、テストメモリ１２のＩ／Ｏ幅をｎビット（n bit）、テスト結果格納メモリ１３−１、１３−２のＩ／Ｏ幅をｍビット（m bit）の場合を例に挙げて説明する。
この場合、期待値比較結果Ｃ[n-1:0]は、下位のm bitであるＣ[m-1:0] がメモリ１３−１に対応する入力回路１９−１へ、上位の (n-m) bitであるＣ[n-m-1:m] がメモリ１３−２に対応する入力回路１９−２へ入力されるように配線されている。
そのため、制御回路１５はＷｏｒｄ数、Ｉ／Ｏ幅がいずれも大きい場合と同様の制御信号を生成するのみで、期待値比較結果の下位 m bit をメモリ１３−１へ、上位 (n-m) bitをメモリ１３−２へ格納することが可能である。
以後、上記第１の実施形態と同様のステップＳＴ４、ＳＴ５を行い、本例に係る自己試験動作を終了する。
尚、本例では、２つのテスト結果格納メモリ１３−１、１３−２を備え、いずれのＩ／Ｏ幅も同一である場合の分割格納を一例に説明した。しかし、この場合に限らず、例えば、更に３つ以上のテスト結果格納メモリを備え、異なるＩ／Ｏ幅である場合の分割格納であっても、期待値比較結果回路１７の接続先を変えることにより同様に適用することが可能である。
上記のように、この実施形態に係る自己試験回路装置によれば、上記（１）乃至（５）と同様の効果が得られる。
さらに、必要に応じて、本例のような構成を適用することが可能である。
尚、詳細な説明は省略するが、上記第２乃至第４の実施形態を組み合わせて、例えば、テストメモリ１２よりもＷｏｒｄ数およびＩ／Ｏ幅のいずれも小さい組み合わせや、その他種々の組み合わせを適用することが可能である。
［比較例］
次に、上記第１乃至第４の実施形態に係る自己試験回路装置およびその自己試験方法と比較して説明するために、比較例に係る自己試験回路装置について、図１６を用いて説明する。
図示するように、比較例に係る自己試験回路装置（チップ）１１１は、テストメモリ１１２−１、１１２−２、レジスタ１００−１、１００−１を備えるが、上記制御回路１５およびテスト結果格納メモリ１３を備えていない（テストメモリをテスト結果格納メモリとして使用できない）点で、上記第１乃至第４の実施形態と相違している。
比較例に係る自己試験回路装置１１１の自己試験動作では、制御回路１５を備えていないため、製品実使用周波数（at-speed）により自己試験動作ができない点で、上記第１乃至第４の実施形態と相違している。
また、ＰＬＬ（Phase Locked Loop：入力信号の整数倍の周波数で信号を出力する回路、チップ内部で高速クロックを発生する場合に用いられる）を使用する際に、不良メモリセル（fail bit）の不良箇所がＷｏｒｄアドレス（Ｗｏｒｄ数）しか特定できず、Ｉ／Ｏアドレス（Ｉ／Ｏ幅）を特定できない。これは、比較例に係る自己試験回路装置１１１は、テスト結果格納メモリ１３を備えていないため、テスト結果を格納できないからである。そのため、信頼性が低減する。
Ｉ／Ｏアドレス（Ｉ／Ｏ幅）を特定するために、読み出し結果をＷｏｒｄ毎に、シフトアウト端子ＳＯからシリアルアウトすることも可能であるとも考えられる。しかし、ＰＬＬを用いた場合はシフトアウトのタイミングを外部から制御することが難しい。また、シフトアウトを行っている間、テストメモリ１１２−１、１１２−２は、直前の動作を繰り返し行っているので、動作シーケンスによっては再現性が低減する（不良が再現しない）場合もある。
尚、上記第１乃至第４の実施形態においては、テストメモリ１２およびテスト結果格納メモリ１３の一例として、ＳＲＡＭを一例に挙げて説明した。しかし、テストメモリ１２およびテスト結果格納メモリ１３は、これに限らず、例えば、ＤＲＡＭ等の汎用メモリ、ＮＯＲ型フラッシュメモリ、またはＮＡＮＤ型フラッシュメモリ、またはこれらを混載した混載メモリ等であっても、同様に適用でき同様の効果を得ることが可能である。
以上、第１乃至第４の実施形態を用いて本発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
この発明の第１の実施形態に係る自己試験回路装置を示すブロック図。 図１中のテストメモリを説明するためのブロック図。 図１中のメモリセル（ＳＲＡＭセル）の一構成例を示す回路図。 図１中の入力回路の一構成例を示す回路図。 第１の実施形態に係る自己試験回路装置の自己試験方法を説明するためのフロー図。 図５中の一ステップ（ステップＳＴ１）を説明するためのブロック図。 図５中の一ステップ（ステップＳＴ２）を説明するためのブロック図。 図５中の一ステップ（ステップＳＴ３）を説明するためのブロック図。 図５中のステップＳＴ１〜ＳＴ３のテストシーケンスを示すタイミングチャート図。 図５中の一ステップ（ステップＳＴ４）を説明するためのブロック図。 この発明の第２の実施形態に係る自己試験回路装置を示すブロック図。 この発明の第３の実施形態に係る自己試験回路装置を示すブロック図。 第３の実施形態に係る自己試験回路装置の自己試験方法を説明するための図。 この発明の第４の実施形態に係る自己試験回路装置を示すブロック図。 第４の実施形態に係る自己試験回路装置の自己試験方法を説明するための図。 比較例に係る自己試験回路装置を示すブロック図。
符号の説明
１１…自己試験回路装置、１２…テストメモリ、１３…テスト結果格納メモリ、１４…ＢＩＳＴ回路、１５…制御回路、１６、１７…期待値比較回路、１９…入力回路、ＳＥＬ…制御信号。

Claims (5)

  1. テストメモリと、
    前記テストメモリより容量が大きいかまたは等しいテスト結果格納メモリと、
    実使用周波数において前記テストメモリのテストを行って、そのテスト結果を前記テスト結果格納メモリに格納するように構成された制御回路とを具備すること
    を特徴とする自己試験回路装置。
  2. 前記制御回路から入力される制御信号により、信号を切り替えて前記テスト結果格納メモリに出力する入力回路と、
    前記テストメモリから読み出したデータと期待値とを比較し、その比較結果を前記入力回路に出力する第１期待値比較回路と、
    前記テスト結果格納メモリから読み出したデータと期待値とを比較しその比較結果を出力するとともに、前記テスト結果格納メモリを読み出すように構成された第２期待値比較回路とを更に具備すること
    を特徴とする請求項１に記載の自己試験回路装置。
  3. それぞれの容量が前記テスト結果格納メモリの容量より小さい複数のテストメモリと、
    前記複数のテストメモリのそれぞれに対応して設けられ、前記複数のテストメモリから読み出したデータと期待値を比較する複数の期待値比較回路と、
    前記制御回路からの制御信号により前記複数の期待値比較結果の出力の切り替えを行うように構成されたマルチプレクサとを更に具備すること
    を特徴とする請求項１または２に記載の自己試験回路装置。
  4. 前記テストメモリおよび前記テスト結果格納メモリは、複数のワード線とビット線との交差位置にそれぞれマトリクス状に配置されたメモリセルを備え、前記メモリセルは、複数のＷｏｒｄを一単位とした共通の前記ワード線と、カラム選択回路により選択される複数のビット線を一単位としたＩ／Ｏ幅ごとにアクセスされ、
    少なくともそれぞれの前記一Ｗｏｒｄ当たりの前記Ｉ／Ｏ幅が、前記テストメモリの前記一Ｗｏｒｄ当たりの前記Ｉ／Ｏ幅より大きく、Ｗｏｒｄ数の合計が前記テストメモリのＷｏｒｄ数よりも大きい複数のテスト結果格納メモリを更に具備し、
    前記制御回路は、前記テスト結果を前記複数のテスト結果格納メモリに格納する際に、テスト時のＷｏｒｄアドレスの上位ビットを用いて、前記複数のテスト結果格納メモリのいずれかにテスト結果を格納するかについて切り替えること
    を特徴とする請求項１または２に記載の自己試験回路装置。
  5. テストメモリと、前記テストメモリより容量が大きいかまたは等しいテスト結果格納メモリと、制御回路とを具備する自己試験回路装置であって、
    前記制御回路は、実使用周波数において前記テストメモリのテストを行って、そのテスト結果を前記テスト結果格納メモリに格納すること
    を特徴とする自己試験回路装置の自己試験方法。
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