JP2008159089A - 自己試験回路装置およびその自己試験方法 - Google Patents
自己試験回路装置およびその自己試験方法 Download PDFInfo
- Publication number
- JP2008159089A JP2008159089A JP2006343167A JP2006343167A JP2008159089A JP 2008159089 A JP2008159089 A JP 2008159089A JP 2006343167 A JP2006343167 A JP 2006343167A JP 2006343167 A JP2006343167 A JP 2006343167A JP 2008159089 A JP2008159089 A JP 2008159089A
- Authority
- JP
- Japan
- Prior art keywords
- test
- memory
- result storage
- self
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/44—Indication or identification of errors, e.g. for repair
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/14—Implementation of control logic, e.g. test mode decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C2029/1208—Error catch memory
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Static Random-Access Memory (AREA)
Abstract
【課題】製品実使用周波数において不良箇所の特定をすることができる自己試験回路装置およびその自己試験方法を提供する。
【解決手段】自己試験回路装置は、テストメモリ12と、前記テストメモリより容量が大きいかまたは等しいテスト結果格納メモリ13と、実使用周波数において前記テストメモリのテストを行って、そのテスト結果を前記テスト結果格納メモリに格納するように構成された制御回路15とを具備する。
【選択図】 図1
【解決手段】自己試験回路装置は、テストメモリ12と、前記テストメモリより容量が大きいかまたは等しいテスト結果格納メモリ13と、実使用周波数において前記テストメモリのテストを行って、そのテスト結果を前記テスト結果格納メモリに格納するように構成された制御回路15とを具備する。
【選択図】 図1
Description
この発明は、自己試験回路装置およびその自己試験方法に関し、例えば、チップ内にメモリが複数搭載された自己試験回路装置(BIST回路:Built-In Self Test回路)およびその試験方法等に適用されるものである。
従来より、自己試験回路装置の自己試験方法においては、例えば、高速周波数でのテスト時において、PLL(Phase Locked Loop:入力信号の整数倍の周波数で信号を出力する回路、チップ内部で高速クロックを発生する場合に用いられる)を使用する場合等がある。しかし、この場合には、試験の対象のメモリを製品実使用周波数(at-speed)において不良試験を行うが、このときの不良箇所を特定することが困難である。このため製品実使用周波数における不良要因を究明し、プロセス等による改善を行うことが難しい。
さらに、不良箇所特定に用いられているワード(Word)毎のメモリの読み出し結果をシリアルアウトする方法でメモリの不良箇所を特定する方法もあるが、PLLを使用する場合はシフトアウトのタイミングを外部から制御することが難しい。また、シフトアウトを行っている間、メモリは直前の動作を繰り返し行っているので、動作シーケンスによっては不良が再現しない。さらに、別の方法として、不良の出始めのアドレスを1つまたは複数保持しておくことも考えられるが、保持できる不良アドレスには限りがあり、不良要因を解析するには不便である。
上記のように従来の自己試験回路装置およびその自己試験方法では、製品実使用周波数において不良箇所の特定が困難であるという問題があった。特に、不良箇所の特定が困難であるという上記問題は、製品実使用周波数が高周波数の場合に顕著である。
尚、この出願の発明に関連する文献公知発明としては、次のような特許文献1がある。この特許文献1には、メモリの一部を救済解析メモリとして利用する半導体装置が記載されている。
特開2001-14890号公報
この発明は、製品実使用周波数において不良箇所の特定をすることができる自己試験回路装置およびその自己試験方法を提供する。
この発明の一態様によれば、テストメモリと、前記テストメモリより容量が大きいかまたは等しいテスト結果格納メモリと、実使用周波数において前記テストメモリのテストを行って、そのテスト結果を前記テスト結果格納メモリに格納するように構成された制御回路とを具備する自己試験回路装置を提供できる。
この発明の一態様によれば、テストメモリと、前記テストメモリより容量が大きいかまたは等しいテスト結果格納メモリと、制御回路とを具備する自己試験回路装置であって、前記制御回路は、実使用周波数において前記テストメモリのテストを行って、そのテスト結果を前記テスト結果格納メモリに格納する自己試験回路装置の自己試験方法を提供できる。
この発明によれば、製品実使用周波数において不良箇所の特定をすることができる自己試験回路装置およびその自己試験方法が得られる。
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
[第1の実施形態]
まず、図1乃至図5を用いて、この発明の第1の実施形態に係る自己試験回路装置の構成例について説明する。図1は、第1の実施形態に係る自己試験回路装置を示すブロック図である。
まず、図1乃至図5を用いて、この発明の第1の実施形態に係る自己試験回路装置の構成例について説明する。図1は、第1の実施形態に係る自己試験回路装置を示すブロック図である。
<1−1.自己試験回路装置の構成例>
図示するように、この実施形態に係る自己試験回路装置11は、テストメモリ12、テスト結果格納メモリ13、制御回路15を有するBIST回路14、期待値比較回路16、17、および入力回路19を備えている。
図示するように、この実施形態に係る自己試験回路装置11は、テストメモリ12、テスト結果格納メモリ13、制御回路15を有するBIST回路14、期待値比較回路16、17、および入力回路19を備えている。
テストメモリ(SRAM2)12は、後述する自己試験動作に説明するように、テスト対象となるメモリである。本例の場合、テストメモリ12は、SRAM(Static Random Access Memory)である。テストメモリ12は、ワード線WL(読み出し/書き込み制御線)とビット線BL(/BL)との交差位置にマトリクス状に配置された複数のメモリセルMCを備えている。後述するように、上記メモリセルMCは、ワードアドレス(Word Address)によりI/O幅分のメモリセルMCが一括してアクセスされる。
また、テストメモリ12は、特定のビット(bit)だけを書き換えることができる機能(bit masked write)を有している。
テスト結果格納メモリ(SRAM1)13は、後述する自己試験動作に説明するように、上記テストメモリ12のテスト結果を格納するメモリである。なお、このSRAM1はSRAM2同様に通常の試験も可能であり、通常時は区別なく試験が行われる。本例の場合、テスト結果格納メモリ13は、テストメモリ12と同様にSRAMである。テスト結果格納メモリ13は、ワード線WL(読み出し/書き込み制御線)とビット線BL(/BL)との交差位置にマトリクス状に配置された複数のメモリセルMCを備えている。上記と同様に、メモリセルMCのそれぞれは、ワードアドレス(Word Address)によりI/O幅分のメモリセルが一括してアクセスされる。
本例の場合、テスト結果格納メモリ13の容量は、上記テストメモリ12の容量より大きいかまたは等しくなるように構成されている(容量:SRAM1≧SRAM2)。即ち、テスト結果格納メモリ(SRAM1)13のワード(Word)数およびI/O数のいずれもが、テストメモリ(SRAM2)12のそれよりも大きいかまたは等しくなるようになるように構成されている。
BIST回路14中の制御回路15は、外部のPLL(Phase Locked Loop:入力信号の整数倍の周波数で信号を出力する回路、チップ内部で高速クロックを発生する場合に用いられる)等により発生された実使用周波数(at-speed)をクロックとして動作する。そして、この実使用周波数(at-speed)においてテストメモリ12の機能テストを行って、そのテスト結果をテスト結果格納メモリ13に格納するように構成されている。より具体的には後述するが、制御回路15は、実使用周波数において、テストメモリ12中のメモリセルMCが正常に動作するか否かの機能テストを行う。
期待値比較回路17は、テストメモリ12のテスト結果と期待値とを比較し、その比較結果を入力回路19に出力するように構成されている。
期待値比較回路16は、テスト結果格納メモリ13から読み出したデータと期待値とを比較し、その比較結果を出力する機能と、低速でのメモリの内容を読み出せることのできる機能を持つように構成されている。加えて、この期待値比較回路16は、通常試験も行うことが可能である。
入力回路19は、制御回路15から入力される制御信号SELにより、データ信号DI等の信号を切り替えて、テスト結果格納メモリ13に出力するように構成されている。
<1−2.メモリ構成例>
次に、図2を用いて、テストメモリ(SRAM2)12およびテスト結果格納メモリ(SRAM1)13の構成例について説明する。この説明では、テストメモリ(SRAM2)12を一例に挙げて説明する。
次に、図2を用いて、テストメモリ(SRAM2)12およびテスト結果格納メモリ(SRAM1)13の構成例について説明する。この説明では、テストメモリ(SRAM2)12を一例に挙げて説明する。
図示するように、テストメモリ(SRAM2)12は、メモリセルアレイ、ロウデコーダ、カラム選択回路18を備えている。
メモリセルアレイには、ワード線WL0〜WLn-1とビット線BL0〜BLi-1との交差位置にメモリセル(SRAMセル)MCがマトリクス状に配置されている。
ここで、図示するように、本例の場合、それぞれを以下のように定義する。I/O幅は、mである(I/O幅:m)。ワード線WLの数(WL数)は、nである(WL数:n)。一のI/O幅あたりのビット線の数(col.数)は、iである(col.数:i)。一のI/O幅あたりのメモリセルMCの数(Word数)は、n×iである(Word数:n×i)。容量は、ワード数とI/O幅の積である(容量:Word数×I/O幅=n×i×m)。
そのため、ワード線WL0〜WLn-1は、これを一単位として複数のワード(Word)をアクセスする。例えば、ワード線WL0は、これを一単位として複数のワードWord0〜Word(i-1)をアクセスするように設けられている。
ビット線BL0〜BLi-1は、これを一単位としてカラム選択回路18により選択され、I/O線に接続されている。例えば、ビット線BL0〜BLi-1はこれを一単位として、カラム選択回路18−1により、I/O1として選択される。例えば、ビット線BL0〜BLi-1は、16本程度を一単位として設けられている。
メモリセルMCは、複数のWordを一単位とした共通のワード線WLと、カラム選択回路18により選択される複数のビット線BLを一単位としたI/O幅ごとにアクセスされる。
そして、アクセスされるメモリセルMCは、ワードアドレス(Word Address)と、I/Oアドレスにより決定される。例えば、ワードアドレス1(Word=1), I/Oアドレス1(I/O=1)によりアクセスされるメモリセルMC<2,1>は、図中の破線で示す位置のメモリセルとなる。
ロウデコーダは、入力されたロウアドレス(Row Address)に従い、所定のワード線WL0〜WLn-1を選択するように構成されている。
カラム選択回路18は、入力されたカラムアドレス(Col. Address)に従い、所定のビット線BL0〜BLi-1を選択し、読み出しデータとしてI/O0〜I/Om-1に出力するように構成されている。I/O0〜I/Om-1に出力された読み出しデータは、センスアンプS/A(図示せず)により増幅されセンスされる。
<1−3.メモリセル(SRAMセル)MCの構成例>
次に、図3を用いて、テストメモリ12およびテスト結果格納メモリ13が備えるメモリセル(SRAMセル)MCについて説明する。ここでは、テストメモリ12中のメモリセルMCを一例に挙げて説明する。
次に、図3を用いて、テストメモリ12およびテスト結果格納メモリ13が備えるメモリセル(SRAMセル)MCについて説明する。ここでは、テストメモリ12中のメモリセルMCを一例に挙げて説明する。
図示するように、メモリセルMCは、ワード線WL(読み出し/書き込み制御線)とビット線BL、/BLとの交差位置に配置されている。メモリセルMCは、上記のように、各ワード(Word)アドレスによりI/O数分のメモリセルMCの内容がアクセスされる。本例の場合、メモリセルMCは、転送トランジスタ(Transfer Tr)N5、N6、およびデータ記憶を行うようにフリップフロップ接続されたインバータ回路20−1、20−2により構成されている。
転送トランジスタN5の電流経路の一端はビット線BLに接続され、他端はインバータ回路20−1のノードNDに接続され、ゲートはワード線WLに接続されている。転送トランジスタN6の電流経路の一端はビット線/BLに接続され、他端はインバータ回路20−2のノード/NDに接続され、ゲートはワード線WLに接続されている。
インバータ回路20−1は、負荷トランジスタ(Load Trまたはpull-up Tr)P1、駆動トランジスタ(Driver Trまたはpull-down Tr)N3を備えている。駆動トランジスタN3の電流経路の一端(Vss)は接地電源GNDに接続され、他端はノードNDにおいて負荷トランジスタP1の電流経路の一端に接続され、ゲートは負荷トランジスタP1のゲート、およびインバータ回路20−2のノード/NDに接続されている。負荷トランジスタP1の電流経路の他端は内部電源Vddに接続されている。
インバータ回路20−2は、負荷トランジスタP2、駆動トランジスタN4を備えている。駆動トランジスタN4の電流経路の一端(Vss)は接地電源GNDに接続され、他端はノード/NDにおいて負荷トランジスタP2の電流経路の一端に接続され、ゲートは負荷トランジスタP2のゲート、およびインバータ回路20−1のノードNDに接続されている。負荷トランジスタP2の電流経路の他端は内部電源Vddに接続されている。
テスト結果格納メモリ13が備えるメモリセルMCの構成についても、上記と同様であるため、詳細な説明を省略する。
<1−4.入力回路の構成例>
次に、図4を用いて、本例の入力回路19の構成例について説明する。図示すように、本例の入力回路19は、セレクタ21、22、およびインバータ23を備えている。
次に、図4を用いて、本例の入力回路19の構成例について説明する。図示すように、本例の入力回路19は、セレクタ21、22、およびインバータ23を備えている。
セレクタ21は、制御回路15より入力される通常テスト時のビットマスク用テスト信号BBMまたは期待値比較回路17より入力される期待値比較結果CDIの論理否定のいずれかの信号を、制御信号SELにより切り替え、ビットマスク信号BMとしてテスト結果格納メモリ13に出力するように構成されている。
セレクタ22は、制御回路15より入力される通常テスト入力BDIまたは期待値比較回路17より入力される期待値比較結果CDIのいずれかの信号を、制御信号SELにより切り替え、データ信号DIとしてテスト結果格納メモリ13に出力するように構成されている。
インバータ23は、比較回路17より入力される期待値比較結果CDIを反転し、セレクタ21に出力するように構成されている。
<2−1.自己試験動作>
次に、この実施形態に係る自己試験回路装置の自己試験動作について、図5乃至図10を用いて説明する。この説明においては、図5のフロー図に即して以下、説明する。
次に、この実施形態に係る自己試験回路装置の自己試験動作について、図5乃至図10を用いて説明する。この説明においては、図5のフロー図に即して以下、説明する。
(ステップST0(初期状態:BISTテスト))
まず、この自己試験動作を行う前後(初期状態)においては、外部より自己試験回路装置11に接続されたテスタにより、メモリ12、13を同時にテスト(BISTテスト)している(図示せず)。
まず、この自己試験動作を行う前後(初期状態)においては、外部より自己試験回路装置11に接続されたテスタにより、メモリ12、13を同時にテスト(BISTテスト)している(図示せず)。
この際、入力回路19を介してメモリ12、13には制御回路15からのテスト信号が同時に入力される。
(ステップST1(初期化))
続いて、図6に示すように、制御回路15は、テスト結果格納メモリ(SRAM1)13中の全てのメモリセルMCに“0”データを書き込む(初期化)。
続いて、図6に示すように、制御回路15は、テスト結果格納メモリ(SRAM1)13中の全てのメモリセルMCに“0”データを書き込む(初期化)。
そのため、例えば、テスト結果格納メモリ(SRAM1)13中のメモリセルMC<0,0>(Word=0, I/O=0)には、“0”データが書き込まれている。
(ステップST2(実使用周波数(at-speed))によるテスト)
続いて、図7に示すように、制御回路15は、制御回路SELをセレクタ21、22の制御端子に出力し、入力回路19の入力を期待値比較回路17の出力信号C0〜CN(N:1,2,3,…)に切り替える。
続いて、図7に示すように、制御回路15は、制御回路SELをセレクタ21、22の制御端子に出力し、入力回路19の入力を期待値比較回路17の出力信号C0〜CN(N:1,2,3,…)に切り替える。
続いて、制御回路15は、外部のPLL等で発生された実使用周波数(at-speed)をクロックとして動作し、テストメモリ12へテスト信号を送信し、テストメモリ12中のWordごとにI/O幅分のメモリセルMCからの読み出しを行う。
例えば、実使用周波数(at-speed)は、後述する読み出しの際(ステップST5)の周波数よりも2倍〜50倍程度の高い周波数であって、100MHz乃至500MHz程度である。
続いて、テストメモリ12から読み出されたデータは、期待値比較回路17により期待値と比較され、期待値比較結果が出力される。
続いて、期待値比較回路17は、上記テスト結果C0〜CNを入力回路19に出力する。
例えば、テストメモリ12中のWord2(ワード数2)における読み出したメモリセルMCのうち、アドレス(Word=2, I/O=1)におけるメモリセルMC2<2,1>(Word=2, I/O=1)が、期待値比較の結果、不良セルである場合を一例に説明する。
この場合、期待値比較回路17は、Word2における期待値比較結果C2“0100”(Word=2, I/O=0,1,2,3)を入力回路19に出力する。ここで、上記期待値比較結果において、“0”は期待値と一致、“1”は期待値と不一致、であることを示している。
(ステップST3(テスト結果格納))
続いて、図8に示すように、入力回路19は、入力された期待値比較結果C0〜CNをインバータ23により反転しセレクタ21を介したビットマスク値BM(論理反転)、およびセレクタ22を介したデータDIをテスト結果格納メモリ13に出力する。
続いて、図8に示すように、入力回路19は、入力された期待値比較結果C0〜CNをインバータ23により反転しセレクタ21を介したビットマスク値BM(論理反転)、およびセレクタ22を介したデータDIをテスト結果格納メモリ13に出力する。
例えば、入力回路19は、入力された期待値比較結果C2“0100”をインバータ23により反転しセレクタ21を介したビットマスク値BM(〜C2)“1011”、およびセレクタ22を介したデータDIをテスト結果格納メモリ13に出力する。
続いて、制御回路15は、上記ビットマスク値BMを用いてテスト結果DIを、テストメモリ12と同一のWordアドレスにおけるテスト結果格納メモリ13のメモリセルMCに書き込む。
例えば、制御回路15は、上記ビットマスク値BM(〜C2)“1011”を用いて、テスト結果格納メモリ13のテストメモリ12と同一のワードWord2のアドレス(Word=2, I/O=0,1,2,3)に、テスト結果“0100”を書き込む。
このように、ビットマスク値BMを用いてテスト結果格納メモリ13に書き込むことで、上記ステップST2での別のI/Oでの不良情報を上書きすることなく、同じWordアドレスの不良情報をテスト結果格納メモリに書き込むことができる。
<テストシーケンス(ST1〜ST3)>
ここで、上記ステップST1〜ST3におけるテストシーケンスについて、図9を用いて説明する。
ここで、上記ステップST1〜ST3におけるテストシーケンスについて、図9を用いて説明する。
(ステップST1(初期化))
図示するように、クロックBISTCLK1〜8の際、制御回路15は、マクロイネーブル信号MEが“H”、ライトイネーブル信号WMが“H”の状態で、テスト結果格納メモリ13(SRAM1)中の全てのメモリセルMCに、初期値“0”データを書き込む(初期化)。
図示するように、クロックBISTCLK1〜8の際、制御回路15は、マクロイネーブル信号MEが“H”、ライトイネーブル信号WMが“H”の状態で、テスト結果格納メモリ13(SRAM1)中の全てのメモリセルMCに、初期値“0”データを書き込む(初期化)。
このクロックBISTCLK1〜8の際、制御回路15は、“L”の制御信号SVLを入力回路19に入力し、全てのメモリセルMCに“0”インプットデータDI(ALL“0”)、および全てのメモリセルMCに“0”ビットマスク値BM(ALL“0”)をテスト結果格納メモリ13に入力する。
また、このクロックBISTCLK1〜8の際、テストメモリ12およびテスト結果格納メモリ13に入力されるアドレスADR1、2のタイミングは、同一である。
尚、本例では、ビットマスク値BMは、“1”でマスクされる場合のSRAMを一例として説明する。
続いて、制御回路15は、“H”の制御信号SVLをセレクタ21、22の制御端子に出力し、入力回路19の入力信号を期待値比較結果C0〜CNに切り替え、期待値格納モードとする。そのため、テスト結果格納メモリ13を書き込みモード(SRAM2:Write)とし、テストメモリ12を停止モード(SRAM1:No-Op)とする。
そして、クロックBISTCLK9〜16の際、制御回路15は、テストメモリ12におけるマクロイネーブル信号MEが“H”、ライトイネーブル信号WMが“H”の状態で、テスト結果格納メモリ13の全てのメモリセルMCに“0”インプットデータDI(ALL“0”)、および全てのメモリセルMCに“0”ビットマスク値BM(ALL“0”)を入力する(初期化)。
ここで、クロックBISTCLK9の際、制御回路15は、テストメモリ12に入力するアドレスADR2よりも、テスト結果格納メモリ13に入力するアドレスADR1のタイミングを1クロック遅らせて出力する。
(ステップST2、ST3)
続いて、クロックBISTCLK17の立ち上がりの際、テストメモリ12において、制御回路15は、マクロイネーブル信号MEが“H”、ライトイネーブル信号WMが“L”の状態で、実使用周波数(at-speed)により、テストメモリ12のテストを行い、期待比較結果(比較後Data)C0を、テスト結果格納メモリ13に出力する。
続いて、クロックBISTCLK17の立ち上がりの際、テストメモリ12において、制御回路15は、マクロイネーブル信号MEが“H”、ライトイネーブル信号WMが“L”の状態で、実使用周波数(at-speed)により、テストメモリ12のテストを行い、期待比較結果(比較後Data)C0を、テスト結果格納メモリ13に出力する。
続いて、クロックBISTCLK18の際、テスト結果格納メモリ13において、制御回路15は、マクロイネーブル信号MEが“H”、ライトイネーブル信号WMが“H”の状態で、データDI(C0)およびビットマスク信号WM(〜C0)をテスト結果格納メモリ13に格納する。
さらに、上記クロックBISTCLK9の際、制御回路15は、テストメモリ12に入力するアドレスADR2よりも、テスト結果格納メモリ13に入力するアドレスADR1のタイミングを1クロック遅らせて出力している。そのため、上記クロックBISTCLK18の際、データDI(C0)およびビットマスク信号WM(〜C0)は、1クロック遅れてテスト結果格納メモリ13に格納される。このように、制御回路15は、アドレスADR1、2を1クロックずらして出力する機能を持つ。
ここで、上記に説明したように、テスト結果格納メモリ13に格納されるビットマスク値BMは、比較後Data(C0)を論理反転した〜C0(〜は論理否定演算子とする)が入力され、不良した部分のみが上書きされる。
続いて、クロックBISTCLK19〜22の際、制御回路15は、上記BISTCLK17、18と同様の動作を行い、実使用周波数(at-speed)においてテストメモリ12のテストを行い、期待値比較結果C1〜C5をテスト結果格納メモリ13に格納する。
尚、テスト結果格納メモリ13の出力からテストメモリ12への入力間にF/Fを配置し、パイプライン化することも高速化に有利である。この場合、上記F/Fの数で遅れるクロック数分アドレスを遅らせように制御回路15にて対応することが望ましい。
また、テストメモリ12への読み出し/書き込み(Read/Write)が混在した場合であっても、上記と同様に対応することが可能である。即ち、テストメモリ12が書き込み時には、テスト結果格納メモリ13を停止状態(No Operation状態)とし、テストメモリ12が読み出し時にはその期待値比較結果をテスト結果格納メモリ13へ書き込み動作することで不良情報をテスト結果格納メモリ13に格納することが可能である。
(ステップST4(上記ステップST1〜ST3の繰り返し−その際に別の不良セルを発見した場合−))
再び上記図5のフロー図に従い、本例の自己試験動作を説明する。
再び上記図5のフロー図に従い、本例の自己試験動作を説明する。
続いて、上記ステップST1〜ST3と同様の動作をWordごとに、テストメモリ12中の全てのメモリセルMCについて所定の回数行う。
この際、同じWordにつきI/O番号の異なる不良セルを発見した場合(ステップST2)には、その期待値比較結果の論理反転をビットマスク値BMとしてテスト結果格納メモリ13に格納する(ステップST3)。
例えば、図10に示すように、再テストの結果、テストメモリ12中のWord2につき、上記メモリセルMC2<2,1>(Word=2, I/O=1)に加え、さらに別のメモリセルMC2<2,2>(Word=2, I/O=2)が、期待値比較の結果、不良セルである場合を一例に説明する。この場合、期待値比較回路17は、Word2における期待値比較結果C2“0010” (Word=2, I/O=0,1,2,3)を入力回路19に出力する。
続いて、入力回路15は、入力された期待値比較結果C2“0010”をインバータ23により反転しセレクタ21を介したビットマスク値BM(〜C2)“1101”、およびセレクタ22を介したデータDIをテスト結果格納メモリ13に出力する。
続いて、制御回路15は、上記ビットマスク値BM(〜C2)“1101”を、テスト結果格納メモリ13のテストメモリ12と同一のWord2のアドレス(Word=2, I/O=0,1,2,3)に記憶するように、テスト結果格納メモリ13を書き込む。
以上のステップST1〜ST4により、テスト結果格納メモリ(SRAM1)13には、不良メモリセルMCが“1”、不良が無いメモリセルMCが“0”として格納することができる。
(ステップST5(テスト結果読み出し))
続いて、制御回路15は、テスト結果格納メモリ(SRAM1)13に格納されたテストメモリ(SRAM2)12のデータを、上記実使用周波数よりも遅い周波数により、ゆっくりと読み出す。
続いて、制御回路15は、テスト結果格納メモリ(SRAM1)13に格納されたテストメモリ(SRAM2)12のデータを、上記実使用周波数よりも遅い周波数により、ゆっくりと読み出す。
例えば、このテスト結果読み出しの際の周波数は、上記実使用周波数(at-speed)低いい周波数であって、10MHz〜50MHz程度である。
この読み出しには従来から用いられている方法が適用できる。例えば、期待値比較回路16内にメモリセルMCの読み出しを一度蓄えておくレジスタがある場合には、Wordごとの読み出し結果をこのレジスタに格納し、シフトアウトする方法を適用できる。
以上のステップST1〜ST5により、テストメモリ(SRAM2)12のアドレスに対応した不良メモリセルを特定することができる。
尚、このステップST5の際、制御回路15が読み出し動作を行えるような構成であることが望ましい。
上記に説明したように、この実施形態に係る自己試験回路装置およびその自己試験方法によれば、下記(1)乃至(4)の効果が得られる。
(1)製品実使用周波数(at-speed)において不良箇所の特定をすることができる。
本例に係る自己試験回路装置11は、テスト結果格納メモリ13を備えている。
本例に係る自己試験回路装置11は、テスト結果格納メモリ13を備えている。
そのため、WordアドレスのみならずI/0線アドレスも加えたテストメモリ12中の全メモリセルの不良アドレスを取得することができる。結果、製品実使用周波数においても、不良セルの不良箇所をより詳細に特定でき、不良要因の解析を容易にすることができる。
特に、製品実使用周波数(at-speed)が高周波数(例えば、読み出しの際(ステップST5)の周波数よりも2倍〜50倍程度の100MHz乃至500MHz程度の周波数)である場合であっても、不良セルの不良箇所をすることができる点で有利である。
(2)付加回路を低減できる。
テスト結果格納メモリ13は、通常時には他のメモリと同様にテストされ、また他のメモリ同様その他のロジック回路からアクセスされる。すなわち、専用のメモリを設ける必要がなく、チップ内に存在する別のメモリを流用することができる。そのため、付加回路を低減することができる。
テスト結果格納メモリ13は、通常時には他のメモリと同様にテストされ、また他のメモリ同様その他のロジック回路からアクセスされる。すなわち、専用のメモリを設ける必要がなく、チップ内に存在する別のメモリを流用することができる。そのため、付加回路を低減することができる。
(3)読み出しエラーを防止でき、信頼性を向上できる。
さらに、制御回路15は、テスト結果格納メモリ13に格納されたテストメモリ12のデータを、上記実使用周波数よりも遅い周波数により、ゆっくりと読み出す(ステップST5)。
さらに、制御回路15は、テスト結果格納メモリ13に格納されたテストメモリ12のデータを、上記実使用周波数よりも遅い周波数により、ゆっくりと読み出す(ステップST5)。
そのため、テストメモリ12のデータを確実に読み出すことができ、読み出しエラーを防止できる点で、信頼性を向上することができる。
(4)テスト結果の再現性を向上することができる。
上記図9のテストシーケンスに示したように、本例の読み出しテストは、通常のBISTテストにおけるテストシーケンスと、同様のシーケンスでアクセスすることができる。
上記図9のテストシーケンスに示したように、本例の読み出しテストは、通常のBISTテストにおけるテストシーケンスと、同様のシーケンスでアクセスすることができる。
そのため、特定のテストシーケンスでしか現れない不良箇所も再現させることができ、テスト結果の再現性を向上できる点で有利である。
(5)自己試験動作の制御を簡易化することができる。
本例では、上記ステップST3の際、制御回路15がテスト結果をテスト結果格納メモリ13に格納し、自己試験回路装置11内(例えば、チップ内等)で閉じて行うことができる。
本例では、上記ステップST3の際、制御回路15がテスト結果をテスト結果格納メモリ13に格納し、自己試験回路装置11内(例えば、チップ内等)で閉じて行うことができる。
そのため、例えば、PLL(Phase Locked Loop:入力信号の整数倍の周波数で信号を出力する回路、チップ内部で高速クロックを発生する場合に用いられる)を使用した場合等であっても、外部からクロックを受けさえすれば、自己試験回路装置11内で自己試験を行うことができ、自己試験動作の制御を簡易化することができる。
[第2の実施形態(テストメモリを複数備えた一例)]
次に、第2の実施形態に係る自己試験回路装置について、図11を用いて説明する。この実施形態は、テストメモリを複数備え、上記複数のテストメモリの結果を格納できるように拡張した一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
次に、第2の実施形態に係る自己試験回路装置について、図11を用いて説明する。この実施形態は、テストメモリを複数備え、上記複数のテストメモリの結果を格納できるように拡張した一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
図示するように、本例に係る自己試験回路装置11は、以下の点において上記第1の実施形態と相違している。
まず、複数(n個)のテストメモリ12−1〜12−n(SRAM2〜SRAM(n))、上記テストメモリ12−1〜12−nのテスト結果と期待値を比較する複数の期待値比較回路17−1〜17−n、およびマルチプレクサ33を備えている点で、上記第1の実施形態と相違している。
マルチプレクサ33は、制御信号SELによりテストメモリ12−1〜12−n(SRAM2〜SRAM(n))の期待値比較結果の出力の切り替えを行うように構成され、その比較結果を入力回路19に出力する。
さらに、この実施形態に係るテスト結果格納メモリ13(SRAM1)のWord数およびI/O幅は、テストメモリ12−1〜12−n(SRAM2〜SRAM(n))それぞれのWord数およびI/O幅よりもいずれも大きくなるように構成されている(Word数:SRAM1>SRAM2〜SRAM(n)、I/O幅:SRAM1>SRAM2〜SRAM(n))。
自己試験動作については、同様に、上記ステップST1〜ST5をテストメモリ12−1〜12−n中の全てのメモリセルに対して行う。そして、テストメモリ12−1〜12−nの全てのテスト結果をテスト結果格納メモリ13に格納する。
その他の構成および動作等は、上記第1の実施形態と実質的に同様であるため、詳細な説明を省略する。
上記のように、この実施形態に係る自己試験回路装置によれば、上記(1)乃至(5)と同様の効果が得られる。
さらに、本例によれば、テストメモリ12−1〜12−nを複数備え、テスト結果格納メモリ(SRAM1)のWord数およびI/O幅は、テストメモリ12−1〜12−n(SRAM2〜SRAM(n))それぞれのWord数およびI/O幅よりもいずれも大きくなるように構成されている(Word数:SRAM1>SRAM2〜SRAM(n)、I/O幅:SRAM1>SRAM2〜SRAM(n)。
そのため、必要に応じて、本例のように複数のテストメモリ12−1〜12−nを備える構成であっても適用することが可能である。
[第3の実施形態(テスト結果格納メモリを複数備えた一例)]
次に、第3の実施形態に係る自己試験回路装置について、図12を用いて説明する。この実施形態は、複数のテスト結果格納メモリ(本例では2つの場合)を備え、テスト結果を複数のテスト結果格納メモリに分散して格納する一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
次に、第3の実施形態に係る自己試験回路装置について、図12を用いて説明する。この実施形態は、複数のテスト結果格納メモリ(本例では2つの場合)を備え、テスト結果を複数のテスト結果格納メモリに分散して格納する一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
<構成例>
図示するように、この実施形態に係る自己試験回路装置11は、テスト結果格納メモリ13−1、13−2(SRAM3、SRAM4)、このメモリ13−1、13−2に対応して設けられた期待値比較回路16−1、16−2、入力回路19−1、19−2、否定回路37、およびアンド回路35−1、35−2を備えている点で、上記第1の実施形態と相違している。
図示するように、この実施形態に係る自己試験回路装置11は、テスト結果格納メモリ13−1、13−2(SRAM3、SRAM4)、このメモリ13−1、13−2に対応して設けられた期待値比較回路16−1、16−2、入力回路19−1、19−2、否定回路37、およびアンド回路35−1、35−2を備えている点で、上記第1の実施形態と相違している。
ここで、Word数に関し、本例に係るテスト結果格納メモリ13−1、13−2は同じである(Word数:SRAM3=SRAM4)ように構成されている。
テストメモリ12のWord数数は、テスト結果格納メモリ13−1、13−2のWord数よりも大きい(Word数:SRAM2>SRAM3、SRAM4)が、テストメモリ12のWord数は、テスト結果格納メモリ13−1、13−2のWord数の和よりも小さい(Word数:SRAM2<SRAM3+SRAM4)ように構成されている。
また、I/O幅に関し、テストメモリ12のI/O幅は、テスト結果格納メモリ13−1、13−2のI/O幅よりも小さい(I/O幅:SRAM2<SRAM3、SRAM4)となるように構成されている。
入力回路19−1、19−2は、制御回路15からの制御信号SELにより、期待値比較回路17からの出力を、テスト結果格納メモリ13−1、13−2のいずれかにビットマスク値BMまたはデータDIとして切り替えて出力するように構成されている。
否定回路37は、入力された最上位ビットの期待値比較回路17の出力信号を論理反転し、アンド回路35−1に出力するように構成されている。
アンド回路35−1は、制御回路15から出力されるマクロイネーブル信号と、否定回路37の出力信号とが入力され、これらの論理積をとって、マクロイネーブル信号MEとしてテスト結果格納メモリ(SRAM3)13−1に出力するように構成されている。
アンド回路35−2は、制御回路15から出力されるマクロイネーブル信号と、最上位ビットの期待値比較回路17の出力信号とが入力され、これらの論理積をとって、マクロイネーブル信号MEとしてテスト結果格納メモリ(SRAM4)13−2に出力するように構成されている。
<自己試験動作>
次に、本例の自己試験動作について図13を用いて説明する。図13は、本例の自己試験動作を説明するための図である。
次に、本例の自己試験動作について図13を用いて説明する。図13は、本例の自己試験動作を説明するための図である。
まず、上記ステップST1、ST2と同様の動作を行う。
続いて、図示するように、上記ステップST3(テスト結果の格納)の際に、テストメモリ(SRAM2)12の最上位ビット39を用いて、テスト結果格納メモリ(SRAM3、SRAM4)13−1、13−2のいずれかにテスト結果を格納するかについて切り替える。
具体的には、制御回路15から出力されるマクロイネーブル信号MEと最上位ビットの否定との論理積がテスト結果格納メモリ13−1(SRAM3)のマクロイネーブル信号MEとして入力され、制御回路15から出力されるマクロイネーブル信号MEと最上位ビットとの論理積がテスト結果格納メモリ13−2(SRAM4)のマクロイネーブル信号MEとして入力される。
そのため、制御回路15はWord数、I/O幅がいずれも大きい場合と同様の制御信号を生成するのみで、アドレスの最上位ビット39が、“0”の期間では、期待値比較結果がテスト結果格納メモリ13−1(SRAM3)へ格納される。一方、アドレスの最上位ビット39が“1”の期間では、期待値比較結果がテスト結果格納メモリ13−2(SRAM4)へ格納される。
以後、上記第1の実施形態と同様のステップST4、ST5を行い、本例に係る自己試験動作を終了する。
尚、本例では、2つのテスト結果格納メモリ13−1、13−2を備え、それぞれが同じWord数の分割格納を一例に説明した。しかし、これに限らず、例えば、3つ以上のテスト結果格納メモリを備え、それぞれが異なるWord数であっても、同様にWordアドレスの上位ビット、およびその他の適切な論理を組むこと等により、同様に適用することが可能である。
上記のように、この実施形態に係る自己試験回路装置によれば、上記(1)乃至(5)と同様の効果が得られる。
さらに、必要に応じて、本例のような構成を適用することが可能である。
[第4の実施形態(複数のテスト結果格納メモリを備えた一例)]
次に、第2の実施形態に係る自己試験回路装置について、図14を用いて説明する。この実施形態は、2つのテスト結果格納メモリ13−1、13−2を備え、よりI/O幅の大きい期待値比較結果を格納できるように拡張した一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
次に、第2の実施形態に係る自己試験回路装置について、図14を用いて説明する。この実施形態は、2つのテスト結果格納メモリ13−1、13−2を備え、よりI/O幅の大きい期待値比較結果を格納できるように拡張した一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
<構成例>
図示するように、この実施形態に係る自己試験回路装置11は、テスト結果格納メモリ13−1、13−2(SRAM3、SRAM4)、このメモリ13−1、13−2に対応して設けられた期待値比較回路16−1、16−2、入力回路19−1、19−2を備えている点で、上記第1の実施形態と相違している。
図示するように、この実施形態に係る自己試験回路装置11は、テスト結果格納メモリ13−1、13−2(SRAM3、SRAM4)、このメモリ13−1、13−2に対応して設けられた期待値比較回路16−1、16−2、入力回路19−1、19−2を備えている点で、上記第1の実施形態と相違している。
ここで、Word数に関し、本例に係るテストメモリ12のWord数は、テスト結果格納メモリ13−1、13−2よりも小さい(Word数:SRAM2<SRAM3、SRAM4)ように構成されている。但し、Word数は、上記条件を満たせばよく、異なっていても良い。
また、I/O幅に関し、テスト結果格納メモリ13−1、13−2のテストメモリ12のI/O幅は、同じである(I/O幅:SRAM3=SRAM4)となるように構成されている。テストメモリ12のI/O幅は、テスト結果格納メモリ13−1、13−2のI/O幅よりも大きく(I/O幅:SRAM2>SRAM3、SRAM4)、テストメモリ12のI/O幅は、テスト結果格納メモリ13−1、13−2のI/O幅の和よりも小さく(I/O幅:SRAM2<SRAM3、SRAM4)なるように構成されている。
<自己試験動作>
次に、本例の自己試験動作について、図15を用いて説明する。図15は、本例の自己試験動作を説明するための図である。
次に、本例の自己試験動作について、図15を用いて説明する。図15は、本例の自己試験動作を説明するための図である。
まず、上記ステップST1、ST2と同様の動作を行う。
続いて、図示するように、上記ステップST3(テスト結果の格納)の際に、テストメモリ(SRAM2)12の期待値比較結果を上位と下位に分け、テスト結果格納メモリ13−1、13−2(SRAM3、SRAM4)へ格納する。
具体的には、テストメモリ12のI/O幅をnビット(n bit)、テスト結果格納メモリ13−1、13−2のI/O幅をmビット(m bit)の場合を例に挙げて説明する。
この場合、期待値比較結果C[n-1:0]は、下位のm bitであるC[m-1:0] がメモリ13−1に対応する入力回路19−1へ、上位の (n-m) bitであるC[n-m-1:m] がメモリ13−2に対応する入力回路19−2へ入力されるように配線されている。
そのため、制御回路15はWord数、I/O幅がいずれも大きい場合と同様の制御信号を生成するのみで、期待値比較結果の下位 m bit をメモリ13−1へ、上位 (n-m) bitをメモリ13−2へ格納することが可能である。
以後、上記第1の実施形態と同様のステップST4、ST5を行い、本例に係る自己試験動作を終了する。
尚、本例では、2つのテスト結果格納メモリ13−1、13−2を備え、いずれのI/O幅も同一である場合の分割格納を一例に説明した。しかし、この場合に限らず、例えば、更に3つ以上のテスト結果格納メモリを備え、異なるI/O幅である場合の分割格納であっても、期待値比較結果回路17の接続先を変えることにより同様に適用することが可能である。
上記のように、この実施形態に係る自己試験回路装置によれば、上記(1)乃至(5)と同様の効果が得られる。
さらに、必要に応じて、本例のような構成を適用することが可能である。
尚、詳細な説明は省略するが、上記第2乃至第4の実施形態を組み合わせて、例えば、テストメモリ12よりもWord数およびI/O幅のいずれも小さい組み合わせや、その他種々の組み合わせを適用することが可能である。
[比較例]
次に、上記第1乃至第4の実施形態に係る自己試験回路装置およびその自己試験方法と比較して説明するために、比較例に係る自己試験回路装置について、図16を用いて説明する。
次に、上記第1乃至第4の実施形態に係る自己試験回路装置およびその自己試験方法と比較して説明するために、比較例に係る自己試験回路装置について、図16を用いて説明する。
図示するように、比較例に係る自己試験回路装置(チップ)111は、テストメモリ112−1、112−2、レジスタ100−1、100−1を備えるが、上記制御回路15およびテスト結果格納メモリ13を備えていない(テストメモリをテスト結果格納メモリとして使用できない)点で、上記第1乃至第4の実施形態と相違している。
比較例に係る自己試験回路装置111の自己試験動作では、制御回路15を備えていないため、製品実使用周波数(at-speed)により自己試験動作ができない点で、上記第1乃至第4の実施形態と相違している。
また、PLL(Phase Locked Loop:入力信号の整数倍の周波数で信号を出力する回路、チップ内部で高速クロックを発生する場合に用いられる)を使用する際に、不良メモリセル(fail bit)の不良箇所がWordアドレス(Word数)しか特定できず、I/Oアドレス(I/O幅)を特定できない。これは、比較例に係る自己試験回路装置111は、テスト結果格納メモリ13を備えていないため、テスト結果を格納できないからである。そのため、信頼性が低減する。
I/Oアドレス(I/O幅)を特定するために、読み出し結果をWord毎に、シフトアウト端子SOからシリアルアウトすることも可能であるとも考えられる。しかし、PLLを用いた場合はシフトアウトのタイミングを外部から制御することが難しい。また、シフトアウトを行っている間、テストメモリ112−1、112−2は、直前の動作を繰り返し行っているので、動作シーケンスによっては再現性が低減する(不良が再現しない)場合もある。
尚、上記第1乃至第4の実施形態においては、テストメモリ12およびテスト結果格納メモリ13の一例として、SRAMを一例に挙げて説明した。しかし、テストメモリ12およびテスト結果格納メモリ13は、これに限らず、例えば、DRAM等の汎用メモリ、NOR型フラッシュメモリ、またはNAND型フラッシュメモリ、またはこれらを混載した混載メモリ等であっても、同様に適用でき同様の効果を得ることが可能である。
以上、第1乃至第4の実施形態を用いて本発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも1つが解決でき、発明の効果の欄で述べられている効果の少なくとも1つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
11…自己試験回路装置、12…テストメモリ、13…テスト結果格納メモリ、14…BIST回路、15…制御回路、16、17…期待値比較回路、19…入力回路、SEL…制御信号。
Claims (5)
- テストメモリと、
前記テストメモリより容量が大きいかまたは等しいテスト結果格納メモリと、
実使用周波数において前記テストメモリのテストを行って、そのテスト結果を前記テスト結果格納メモリに格納するように構成された制御回路とを具備すること
を特徴とする自己試験回路装置。 - 前記制御回路から入力される制御信号により、信号を切り替えて前記テスト結果格納メモリに出力する入力回路と、
前記テストメモリから読み出したデータと期待値とを比較し、その比較結果を前記入力回路に出力する第1期待値比較回路と、
前記テスト結果格納メモリから読み出したデータと期待値とを比較しその比較結果を出力するとともに、前記テスト結果格納メモリを読み出すように構成された第2期待値比較回路とを更に具備すること
を特徴とする請求項1に記載の自己試験回路装置。 - それぞれの容量が前記テスト結果格納メモリの容量より小さい複数のテストメモリと、
前記複数のテストメモリのそれぞれに対応して設けられ、前記複数のテストメモリから読み出したデータと期待値を比較する複数の期待値比較回路と、
前記制御回路からの制御信号により前記複数の期待値比較結果の出力の切り替えを行うように構成されたマルチプレクサとを更に具備すること
を特徴とする請求項1または2に記載の自己試験回路装置。 - 前記テストメモリおよび前記テスト結果格納メモリは、複数のワード線とビット線との交差位置にそれぞれマトリクス状に配置されたメモリセルを備え、前記メモリセルは、複数のWordを一単位とした共通の前記ワード線と、カラム選択回路により選択される複数のビット線を一単位としたI/O幅ごとにアクセスされ、
少なくともそれぞれの前記一Word当たりの前記I/O幅が、前記テストメモリの前記一Word当たりの前記I/O幅より大きく、Word数の合計が前記テストメモリのWord数よりも大きい複数のテスト結果格納メモリを更に具備し、
前記制御回路は、前記テスト結果を前記複数のテスト結果格納メモリに格納する際に、テスト時のWordアドレスの上位ビットを用いて、前記複数のテスト結果格納メモリのいずれかにテスト結果を格納するかについて切り替えること
を特徴とする請求項1または2に記載の自己試験回路装置。 - テストメモリと、前記テストメモリより容量が大きいかまたは等しいテスト結果格納メモリと、制御回路とを具備する自己試験回路装置であって、
前記制御回路は、実使用周波数において前記テストメモリのテストを行って、そのテスト結果を前記テスト結果格納メモリに格納すること
を特徴とする自己試験回路装置の自己試験方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006343167A JP2008159089A (ja) | 2006-12-20 | 2006-12-20 | 自己試験回路装置およびその自己試験方法 |
US11/958,737 US20080155363A1 (en) | 2006-12-20 | 2007-12-18 | Bist circuit device and self test method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006343167A JP2008159089A (ja) | 2006-12-20 | 2006-12-20 | 自己試験回路装置およびその自己試験方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008159089A true JP2008159089A (ja) | 2008-07-10 |
Family
ID=39544710
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006343167A Pending JP2008159089A (ja) | 2006-12-20 | 2006-12-20 | 自己試験回路装置およびその自己試験方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20080155363A1 (ja) |
JP (1) | JP2008159089A (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5283989B2 (ja) * | 2008-06-24 | 2013-09-04 | 株式会社東芝 | メモリシステム及びメモリアクセス方法 |
CN105677527B (zh) * | 2016-02-18 | 2019-02-26 | 苏州无离信息技术有限公司 | 一种自动测量嵌入式存储器最大工作频率的***及方法 |
JP2020087491A (ja) * | 2018-11-21 | 2020-06-04 | キオクシア株式会社 | 半導体記憶装置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000030483A (ja) * | 1998-07-15 | 2000-01-28 | Mitsubishi Electric Corp | 大規模メモリ用bist回路 |
JP2001014890A (ja) * | 1999-06-30 | 2001-01-19 | Mitsubishi Electric Corp | 半導体装置および半導体装置のテスト方法 |
JP4601119B2 (ja) * | 2000-05-02 | 2010-12-22 | 株式会社アドバンテスト | メモリ試験方法・メモリ試験装置 |
JP2002208274A (ja) * | 2000-11-10 | 2002-07-26 | Hitachi Ltd | 半導体記憶装置 |
US7325178B2 (en) * | 2003-12-05 | 2008-01-29 | Texas Instruments Incorporated | Programmable built in self test of memory |
JP4601305B2 (ja) * | 2004-02-27 | 2010-12-22 | 富士通セミコンダクター株式会社 | 半導体装置 |
-
2006
- 2006-12-20 JP JP2006343167A patent/JP2008159089A/ja active Pending
-
2007
- 2007-12-18 US US11/958,737 patent/US20080155363A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US20080155363A1 (en) | 2008-06-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7139204B1 (en) | Method and system for testing a dual-port memory at speed in a stressed environment | |
US5917764A (en) | Semiconductor memory device | |
JP4027805B2 (ja) | 試験および修復のための、回路および方法 | |
US10261127B2 (en) | Semiconductor integrated circuit | |
US7466623B2 (en) | Pseudo SRAM capable of operating in continuous burst mode and method of controlling burst mode operation thereof | |
Bosio et al. | Advanced test methods for SRAMs: effective solutions for dynamic fault detection in nanoscaled technologies | |
US9293227B1 (en) | Semiconductor memory apparatus and semiconductor integrated circuit apparatus | |
JP4065687B2 (ja) | 半導体メモリ装置 | |
JPH08227600A (ja) | 半導体メモリのバーンインテスト回路 | |
JP2008047227A (ja) | 半導体メモリおよびシステム | |
JPH09147551A (ja) | メモリデバイス回路及びマルチバンクメモリアレイのマルチバンク列の同時アドレス方法 | |
JP3792602B2 (ja) | 半導体記憶装置 | |
US7298659B1 (en) | Method and system for accelerated detection of weak bits in an SRAM memory device | |
JP2003123500A (ja) | 半導体装置 | |
JP2006331511A (ja) | 半導体記憶装置およびその検査手法 | |
US7406637B2 (en) | Semiconductor memory device capable of testing memory cells at high speed | |
JP2008159089A (ja) | 自己試験回路装置およびその自己試験方法 | |
JP3344926B2 (ja) | ワード線多重選択可能な半導体記憶装置 | |
US7436719B2 (en) | Auto-precharge signal generating circuit | |
US6873556B2 (en) | Semiconductor memory device with test mode and testing method thereof | |
JP2011048879A (ja) | 半導体装置 | |
US20050068818A1 (en) | Semiconductor device and method for testing semiconductor device | |
JPH1027500A (ja) | 半導体メモリ装置の高速ディスターブテスト方法及びワードラインデコーダ | |
KR100745479B1 (ko) | 집적 회로를 검사하기 위한 방법 및 장치 | |
JP2013161509A (ja) | 半導体装置の冗長救済方法 |