JP4859402B2 - 試験装置、及び製造方法 - Google Patents
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Claims (8)
- 被試験メモリを試験する試験装置であって、
前記被試験メモリに入力するべき試験パターンを格納するパターンメモリと、
前記試験パターンを書き込むべき前記被試験メモリのアドレス及び前記パターンメモリのランダムアドレスを順次出力するアドレス生成部と、
前記アドレス生成部が出力する前記被試験メモリのアドレスに同期して順次インクリメントするシリアルアドレスを生成するポインタ部と、
前記被試験メモリの記憶領域のうち、不良が存在するバッドブロックのアドレスを予め格納するバッドブロックメモリと、
前記バッドブロックを検出する場合に、前記ランダムアドレスまたは前記シリアルアドレスのいずれか一つを選択して前記パターンメモリに入力し、かつ、前記被試験メモリに出荷用のデータを書き込む場合に、前記シリアルアドレスを選択して前記パターンメモリに入力するパターンメモリアドレス選択部と
を備える試験装置。 - 前記被試験メモリに出荷用のデータを書き込む場合に、前記アドレス生成部が生成した前記被試験メモリのアドレスが、前記バッドブロックメモリに格納されているアドレスのいずれかに一致すると、前記ポインタ部が出力する前記シリアルアドレスを同一に保持した状態で、前記アドレス生成部に前記被試験メモリの次のアドレスを出力させるポインタ制御部と
を備える請求項1に記載の試験装置。 - 前記パターンメモリは、前記被試験メモリを搭載する装置で使用するデータパターンを、前記試験パターンとして格納する
請求項2に記載の試験装置。 - 前記試験装置は、複数の前記被試験メモリを並列に試験し、前記複数の被試験メモリに対応して、複数の前記パターンメモリ、複数の前記ポインタ部、複数の前記バッドブロックメモリ、及び複数の前記ポインタ制御部を備え、
前記アドレス生成部は、前記被試験メモリに対して共通のアドレスを生成し、
それぞれの前記バッドブロックメモリは、対応する前記被試験メモリの前記バッドブロックのアドレスを格納し、
それぞれの前記ポインタ制御部は、対応する前記バッドブロックメモリに格納されている前記アドレスに基づいて、対応する前記ポインタ部をそれぞれ独立に制御する
請求項2又は3に記載の試験装置。 - 前記試験パターンを生成するパターン発生部と、
前記パターン発生部が生成する前記試験パターン、又は前記パターンメモリが出力する前記試験パターンのいずれかを選択して、前記被試験メモリに入力するデータ選択部と
を更に備える請求項1から4のいずれか一項に記載の試験装置。 - 前記被試験メモリの各アドレスに書き込まれたデータを読み出し、読み出したデータに基づいて各アドレスに対応するブロックの良否を判定する判定部を更に備え、
前記バッドブロックメモリは、前記データ選択部が前記パターン発生部からの前記試験パターンを選択した場合に、前記判定部において前記バッドブロックと判定されたブロックのアドレスを格納し、
前記パターンメモリは、前記被試験メモリを搭載する装置で使用するデータパターンを、前記試験パターンとして格納し、
前記データ選択部は、前記バッドブロックメモリが前記バッドブロックのアドレスを格納した後に、前記パターンメモリが出力する前記試験パターンを選択する
請求項5に記載の試験装置。 - 所定のデータパターンが書き込まれた半導体メモリを製造する製造方法であって、
前記半導体メモリを準備する準備段階と、
前記半導体メモリの記憶領域のうち、使用することができないバッドブロックを判定する判定段階と、
前記半導体メモリの記憶領域のうち、前記バッドブロック以外の領域に、前記所定のデータパターンを書き込む書き込み段階と
を備え、
前記書き込み段階は、
パターンメモリに前記データパターンを格納するパターン準備段階と、
前記データパターンを書き込むべき前記半導体メモリのアドレス及び前記パターンメモリのランダムアドレスを順次生成するアドレス生成段階と、
前記アドレス生成段階において生成した前記半導体メモリのアドレスに応じて、前記パターンメモリの各アドレスを順次指定するシリアルアドレスを生成し、前記パターンメモリに入力するポインタ段階と、
前記バッドブロックを検出する場合に、前記ランダムアドレスまたは前記シリアルアドレスのいずれか一つを選択して前記パターンメモリに入力する段階と、
前記半導体メモリに出荷用のデータを書き込む場合に、前記シリアルアドレスを選択して前記パターンメモリに入力する段階と
を備える製造方法。 - 前記バッドブロックのアドレスを予め格納し、前記半導体メモリに出荷用のデータを書き込む場合に、前記アドレス生成段階において生成した前記半導体メモリのアドレスが、前記バッドブロックのアドレスのいずれかと一致すると、前記シリアルアドレスを同一に保持した状態で、前記アドレス生成段階において出力する前記半導体メモリのアドレスを次のアドレスに変更させるポインタ制御段階と
を有する請求項7に記載の製造方法。
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TWI467593B (zh) * | 2010-09-06 | 2015-01-01 | Fugu Tech Entpr Co Ltd | 用於一非揮發性記憶體陣列之標記方法及初始化方法 |
US9003247B2 (en) * | 2011-04-28 | 2015-04-07 | Hewlett-Packard Development Company, L.P. | Remapping data with pointer |
JPWO2013018202A1 (ja) * | 2011-08-02 | 2015-03-02 | 富士通株式会社 | データ通信装置および制御方法 |
WO2013018202A1 (ja) * | 2011-08-02 | 2013-02-07 | 富士通株式会社 | データ通信装置および制御方法 |
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KR102377362B1 (ko) * | 2015-07-08 | 2022-03-23 | 삼성전자주식회사 | 보조 테스트 장치, 그것을 포함하는 테스트 보드 및 그것의 테스트 방법 |
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Family Cites Families (23)
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JP3516748B2 (ja) * | 1994-11-24 | 2004-04-05 | 株式会社アドバンテスト | 半導体メモリ試験装置 |
JP3237473B2 (ja) * | 1995-06-29 | 2001-12-10 | 安藤電気株式会社 | マスク制御装置 |
JP3631557B2 (ja) * | 1996-05-29 | 2005-03-23 | 株式会社アドバンテスト | 半導体メモリ試験装置 |
JP2934608B2 (ja) | 1996-09-30 | 1999-08-16 | アジアエレクトロニクス株式会社 | 半導体メモリ試験方法及びその装置 |
JPH10125092A (ja) | 1996-10-22 | 1998-05-15 | Advantest Corp | フラッシュメモリ試験装置 |
JPH11316259A (ja) * | 1998-04-30 | 1999-11-16 | Toshiba Corp | 半導体試験装置およびこれを用いた半導体試験方法 |
JP4121634B2 (ja) * | 1998-09-21 | 2008-07-23 | 株式会社アドバンテスト | メモリ試験装置 |
KR100312161B1 (ko) * | 1998-11-03 | 2001-12-28 | 오길록 | 회로내부의메모리시험회로 |
JP2000276367A (ja) * | 1999-03-23 | 2000-10-06 | Advantest Corp | データ書込装置、データ書込方法、及び試験装置 |
KR100330164B1 (ko) * | 1999-04-27 | 2002-03-28 | 윤종용 | 무효 블록들을 가지는 복수의 플래시 메모리들을 동시에 프로그램하는 방법 |
US6553525B1 (en) * | 1999-11-08 | 2003-04-22 | International Business Machines Corporation | Method and apparatus for selectively enabling and disabling functions on a per array basis |
US6249465B1 (en) * | 2000-02-18 | 2001-06-19 | Hewlett-Packard Company | Redundancy programming using addressable scan paths to reduce the number of required fuses |
JP2001256798A (ja) | 2000-03-14 | 2001-09-21 | Nec Corp | 半導体試験装置及び半導体試験方法並びにプログラムを記録した機械読み取り可能な記録媒体 |
JP4601119B2 (ja) * | 2000-05-02 | 2010-12-22 | 株式会社アドバンテスト | メモリ試験方法・メモリ試験装置 |
JP2002083499A (ja) * | 2000-06-21 | 2002-03-22 | Advantest Corp | データ書込装置、データ書込方法、試験装置、及び試験方法 |
JP4416339B2 (ja) * | 2001-02-21 | 2010-02-17 | Okiセミコンダクタ株式会社 | メモリ試験装置及びメモリ試験方法 |
JP3822081B2 (ja) * | 2001-09-28 | 2006-09-13 | 東京エレクトロンデバイス株式会社 | データ書込装置、データ書込制御方法及びプログラム |
KR100544223B1 (ko) * | 2001-11-09 | 2006-01-23 | 가부시키가이샤 아드반테스트 | 반도체 디바이스 시험 장치 |
JP2003194891A (ja) * | 2001-12-28 | 2003-07-09 | Ando Electric Co Ltd | 半導体集積回路試験装置及び方法 |
JP2004199827A (ja) * | 2002-12-20 | 2004-07-15 | Nec Access Technica Ltd | データ書き込み装置 |
WO2005074613A2 (en) * | 2004-02-03 | 2005-08-18 | Nextest Systems Corporation | Method for testing and programming memory devices and system for same |
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