JP6461831B2 - メモリ検査装置 - Google Patents

Description

本発明による実施形態は、メモリ検査装置に関する。

メモリ検査装置は、被試験装置（ＤＵＴ（Device Under Tester））の不良ビットの位置等を解析するために、物理フェイルビットマップを作成する。物理フェイルビットマップを作成するためには、論理アドレスを物理アドレスに変換する論物変換処理が必要となる。

近年、論物変換処理は、複雑になっており、簡単な論理式で処理すること（所謂、スクランブル）が困難になっている。このため、論物変換処理のためにメモリ検査装置とは別に解析サーバが用いられている。

しかし、解析サーバにおいて論物変換処理を行う場合、解析サーバ内においてＣＰＵが、ＨＤＤおよびメモリに何回もアクセスする必要があり、論物変換処理および不良解析処理に長時間かかるという問題があった。

特開２００１−３２４５４６号公報 特開平１０−２２２９９８号公報

論物変換処理および不良解析処理にかかる時間を短縮することができるメモリ検査装置を提供する。

本実施形態によるメモリ試験装置は、第１および第２変換部を備える。第１変換部は、被試験装置から出力されるデータの論理アドレスと被試験装置の物理アドレスとの対応関係を示す変換テーブルを格納し、該変換テーブルに基づいて論理アドレスを物理アドレスへ変換する。第２変換部は、被試験装置から出力され同一の物理アドレスを有するデータを、被試験装置内での物理的な格納配列順に変換して出力する。第１メモリは、第２変換部からのデータを、物理アドレスに従った位置に、第２変換部からの出力の順番で格納する。第１メモリは、格納されたデータを該第１メモリ内での物理的な格納配列順で出力する。第２メモリは、第１メモリに格納されたデータを、第１メモリ内での物理的な格納配列順で格納する。

本実施形態によるメモリ試験装置１の構成の一例を示すブロック図。 本実施形態における被試験メモリ２の内部の物理的な格納配列の一例を示す概念図。 論物変換部１０およびデータマッピング部１５の構成の一例を示すブロック図。 論物変換テーブルＴｃ、Ｔｓ、Ｔｌのいずれかを示す概念図。 マッピング回路１６の内部構成の一例を示すブロック図。 ソートメモリ２０、バーストアドレス生成部３０、ロウフェイルビットカウンタ５０、および、カラムフェイルビットカウンタ６０の構成の一例を示すブロック図。 本実施形態によるメモリ試験装置１の動作の一例を示すタイミング図。 ソートメモリ２０Ａまたは２０Ｂから出力されるカラムデータの物理ストリングアドレスおよび物理カラムアドレスを示す図。 本実施形態によるフェイルビットメモリ４０へのバーストアクセスの様子を示す図。 メモリ試験装置の動作の一例を示すフロー図。 本実施形態の変形例による論物変換部１０およびデータマッピング部１５の構成の一例を示すブロック図。 本実施形態の変形例による マッピング回路１６の内部構成の一例を示すブロック図。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

図１は、本実施形態によるメモリ試験装置１の構成の一例を示すブロック図である。メモリ試験装置１は、被試験メモリ２（ＤＵＴ（Device Under Tester））から出力された論理フェイルビットマップ（理論アドレス（Ｘ、Ｙ、Ｚ）およびデータ）を受け取り、論理フェイルビットマップに基づいて被試験メモリ２における物理フェイルビットマップやフェイルビット数を取得し格納する装置である。

被試験メモリ２は、例えば、ＮＡＮＤ型ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）等の半導体メモリである。ＮＡＮＤ型ＥＥＰＲＯＭは、メモリセルの論理アドレスと物理的な配置（物理アドレス）とが一致しないことがある。このようなＮＡＮＤ型ＥＥＰＲＯＭにおいて、歩留まり改善のために、内部におけるフェイルビットの物理的な位置やフェイルビット数を特定して不良解析することがある。

メモリセルのフェイル／パスを試験する際には、被試験メモリ２に同一論理のデータ（例えば、“０”）を一旦書き込む。次に、被試験メモリ２からデータを読み出す。被試験メモリ２から読み出されたデータが逆論理のデータ（例えば、“１”）に変化している場合には、メモリ試験装置１は、そのメモリセルをフェイルビットとして判定する。フェイルビットは、被試験メモリ２において欠陥メモリセルとして取り扱われるメモリセルである。メモリ試験装置１は、まず、被試験メモリ２における論理フェイルビットマップを得る。論理フェイルビットマップは、論理アドレスと関連付けられたデータである。従って、メモリ試験装置１は、論理フェイルビットマップを物理フェイルビットマップに変換するために以下のような構成を有する。

以下、メモリ試験装置１をより詳細に説明する。

本実施形態によるメモリ試験装置１は、論物変換部１０と、データマッピング部１５と、ソートメモリ２０と、バーストアドレス生成部３０と、フェイルビットメモリ４０と、ロウフェイルビットカウンタ５０と、カラムフェイルビットカウンタ６０とを備えている。

第１変換部としての論物変換部１０は、被試験メモリ２に与えられた論理アドレス（Ｘ、Ｙ、Ｚ）と被試験メモリ２の物理アドレスとの対応関係を示す変換テーブルを格納している。論物変換部１０は、変換テーブルに基づいて論理アドレスを物理アドレスへ変換する。上述の通り、論物変換処理は、年々、複雑になっており、簡単な論理式で変換すること（スクランブル）ができなくなっている。そこで、本実施形態では、論物変換部１０が論物変換テーブルを格納しており、論物変換テーブルに従って論理アドレスを物理アドレスに逐次変換する（任意変換）。

例えば、論物変換テーブルは、理論アドレス（Ｘ、Ｙ、Ｚ）と物理アドレス（例えば、図２に示すカラムアドレスＣ０〜Ｃｎ（ｎは整数）、ロウアドレス（またはストリングアドレス）Ｒ０〜Ｒｍ（ｍは整数）、レイヤアドレスＬ０〜Ｌｐ（ｐは整数）、ブロックアドレスＢ０〜Ｂｑ（ｑは整数））との対応関係を示すテーブルである。論理アドレス（Ｘ、Ｙ、Ｚ）は、メモリ検査装置１から被試験メモリ２へ与えられるアドレスであり、被試験メモリ２はその論理アドレスに従って読み出されたデータをメモリ検査装置１へ返す。Ｘは、例えば、カラムアドレスであり、Ｙは例えば、ロウアドレス（ストリングアドレスおよびレイヤアドレス）であり、Ｚは、例えば、ブロックアドレスである。尚、Ｘ、Ｙ、Ｚのアドレスは、これに限定されず、任意に設定可能である。物理アドレスは、被試験メモリ２内の物理的な位置を示すアドレスである。従って、物理アドレスによって、そのデータが格納されている被試験メモリ２内の物理的な位置が判明する。尚、論物変換テーブルは、被試験メモリ２の製品によって異なる場合もある。その場合には、被試験メモリ２の試験前に、被試験メモリ２の製品に合わせて、論物変換テーブルを予め設定すればよい。ＮＡＮＤ型ＥＥＰＲＯＭの物理アドレス（カラムアドレスＣ０〜Ｃｎ、ロウアドレス（またはストリングアドレス）Ｒ０〜Ｒｍ、レイヤアドレスＬ０〜Ｌｐ、ブロックアドレスＢ０〜Ｂｑ）の構成例については、図２を参照して後で説明する。

第２変換部としてのデータマッピング部１５は、被試験メモリ２から出力され同一物理アドレスを有する一群のデータ（以下カラムデータともいう）を、被試験メモリ２内での物理的な格納配列の順番に配列し直して出力する。カラムデータは、図２に示す同一物理アドレス（同一ブロック、同一ロウ（ストリング、レイヤ）、同一カラム）に属する複数のビット（例えば、８ビット）からなるデータである。カラムデータは複数ビットを含む場合があり、尚且つ、被試験メモリ２は、カラムデータ内の複数ビットのデータを被試験メモリ２内の格納配列順とは異なる任意に設定された順番で出力する場合がある。このような場合、カラムデータ内のビット配列は、物理アドレスでは特定することができないので、データマッピング部１５は、その任意に設定された出力順番情報を予め格納し、その出力順番情報に基づいて、カラムデータのビット配列を被試験メモリ２内の物理的な格納配列順に配列し直して（マッピングして）出力する。尚、データマッピング部１５の構成例については、図５を参照して後で説明する。

第１メモリとしてのソートメモリ２０は、データマッピング部１５からのカラムデータを、物理アドレスに従った位置に格納する。これにより、ソートメモリ２０は、被試験メモリ２内での物理的な格納位置に対応する位置に各カラムデータを格納することができる。尚且つ、ソートメモリ２０は、データマッピング部１５からの出力の順番でデータを格納する。データマッピング部１５から出力される各カラムデータ内のビット配列は、被試験メモリ２内の物理的な格納配列順になっている。従って、ソートメモリ２０は、カラムデータ内のビット配列を、被試験メモリ２内での物理的な格納配列で格納することができる。これにより、ソートメモリ２０は、例えば、複数のカラムデータからなるページ全体を、被試験メモリ２内での物理的な格納配列で格納することができる。

ＮＡＮＤ型ＥＥＰＲＯＭは、ページ単位で読出しまたは書込みのアクセスが可能である。従って、被試験メモリ２がＮＡＮＤ型ＥＥＰＲＯＭである場合、ソートメモリ２０は、ページ単位でデータを格納可能とする。例えば、ソートメモリ２０には、高速アクセス可能なＳＲＡＭ（Static Random Access Memory）を用いており、書込み単位または読出し単位（以下、ページまたはページ単位ともいう）のデータを格納可能である。ソートメモリ２０は、データマッピング部１５によって配列し直されたカラムデータを、物理アドレス（カラムアドレス）に従って格納する。従って、それぞれのカラムデータは、被試験メモリ２内における物理的な格納順にソートメモリ２０へ格納される。データ容量がページ単位になると、ソートメモリ２０は、データをフェイルビットメモリ４０へ転送可能になる。即ち、ソートメモリ２０は、ページごとに、被試験メモリ２内での物理的な格納配列を再現し、そのデータをフェイルビットメモリ４０へ転送する。

バーストアドレス生成部３０は、連続した数値からなるバーストアドレスを生成する。バーストアドレスは、例えば、ゼロから昇順にインクリメントされるアドレス（０、１、２、３・・・）である。バーストアドレスは、ソートメモリ２０からカラムデータが読み出される際に用いられる。ソートメモリ２０は、１ページ分のデータを被試験メモリ２内での物理的な格納配列順で格納している。従って、ソートメモリ２０がバーストアドレスに従ってソートメモリ２０内での物理的な格納配列順でカラムデータを出力すれば、フェイルビットメモリ４０は、カラムデータを被試験メモリ２内での物理的な格納配列順で格納することができる。尚、バーストアドレスは、例えば、降順にデインクリメントされるアドレス（・・・３、２、１、０）であってもよい。

バーストアドレス生成部３０は、論物変換部１０が同一ページのアドレスを出力している期間中、連続したバーストアドレスを生成する。一方、バーストアドレス生成部３０は、論物変換部１０が他のページのアドレスを出力する場合（ページが変わった場合）には、バーストアドレスをリセットする。例えば、バーストアドレス生成部３０は、ページアドレス（ロウアドレス）が変更されたときに、再度、ゼロからインクリメントしながら出力する。尚、ここでは、ロウアドレスは、ページアドレスであり、ストリングアドレスおよびレイヤアドレスの両方を含むアドレスである。

フェイルビットメモリ４０は、ソートメモリ２０に格納されているページ単位のデータを、ソートメモリ２０内での物理的な格納配列順のまま、物理アドレス（ブロックアドレス、ロウアドレス）に従った位置に格納する。上述の通り、ソートメモリ２０は、データを被試験メモリ２内での物理的な格納配列順で格納しており、かつ、データをバーストアドレスに従って連続的に出力する。従って、フェイルビットメモリ４０は、物理アドレス（ブロックアドレス、ロウアドレス）で指定された位置に、そのページのデータを、被試験メモリ２内での物理的な格納配列順で格納することができる。このようにして、被試験メモリ２内の全てのページのデータをフェイルビットメモリ４０に格納すれば、フェイルビットメモリ４０は、被試験メモリ２内の物理的なデータ格納配列を再現することができる。フェイルビットメモリ４０には、例えば、大容量かつ高速アクセス可能なＳＤＲＡＭ（Synchronous Dynamic RAM）が用いられる。

ロウフェイルビットカウンタ５０は、データマッピング部１５からのデータのフェイルビットを、ページごと（即ち、図２のロウアドレスＲ０〜Ｒｍごと）にカウントする。例えば、ロウフェイルビットカウンタ５０は、データマッピング部１５からソートメモリ２０へ送信されるフェイルビットデータ（例えば、データ“１”）を加算し、それぞれのページのフェイルビット数を算出する。各ページのフェイルビット数は、ロウフェイルビットカウンタ５０内に格納される。

カラムフェイルビットカウンタ６０は、ソートメモリ２０のそれぞれのデータ格納位置におけるフェイルビット数の積算値（例えば、複数のページに亘る同一カラム内の各ビットのフェイルビット数）を格納する。ソートメモリ２０は、例えば、ページごとに、データを被試験メモリ２内での物理的な格納配列順で格納するので、ソートメモリ２０が複数のページを逐次格納した場合に、同一のデータ格納位置に格納されるビットデータ数は、被試験メモリ２内において、複数のページに亘る同一カラム内の各ビットデータのフェイルビット数（同一のビット線に接続されたメモリセルのフェイルビット数）となる。従って、ソートメモリ２０が複数のページを逐次格納した際に、ソートメモリ２０のそれぞれのデータ格納位置におけるフェイルビット数を複数ページに亘って積算すると、該複数ページに亘るカラム方向（図２のＲｃ）に配列されたメモリセルのフェイルビット数が得られる。各カラムのフェイルビット数は、カラムフェイルビットカウンタ６０内に格納される。

図２は、本実施形態における被試験メモリ２の内部の物理的な格納配列の一例を示す概念図である。被試験メモリ２は、例えば、ＮＡＮＤ型ＥＥＰＲＯＭ等の半導体メモリである。被試験メモリ２は、例えば、２次元的なメモリセルアレイ構造を有するメモリ、あるいは、３次元的なメモリセルアレイ構造を有する積層型メモリでよい。本実施形態では、被試験メモリ２は、例えば、積層型メモリであるものとして説明する。

被試験メモリ２のメモリセルアレイＭＣＡは、複数のブロックＢ０〜Ｂｑ（ｑは整数）で構成される。各ブロックＢ０〜Ｂｑは、複数のレイヤＬ０〜Ｌｐ（ｐは整数）で構成される。各レイヤＬ０〜Ｌｐは、２次元配置された複数のメモリセルを備えている。ロウ（各レイヤのストリング）Ｒ０〜Ｒｍ（ｍは整数）は、ワード線（図示せず）を共有する複数のメモリセルを示している。カラムＣ０〜Ｃｎ（ｎは整数）は、単数または複数のビット線（図示せず）に接続された複数のメモリセルを示している。ワード線とビット線とは互いに交差しており、メモリセルは、その交差点に対応するように設けられている。ワード線の延伸方向をロウ方向Ｒｒとし、ビット線の延伸方向をカラム方向Ｒｃとする。尚、図２では、各メモリセルまたは各ビットのデータを四角形のマス目で示している。

被試験メモリ２は、同一ロウの（同一ワード線に接続された）メモリセルに格納されたデータを“ページ”とし、ページ単位でデータを書き込みあるいは読み出す。例えば、１つのロウＲ０と全カラムＣ０〜Ｃｎとに対応するメモリセルに格納されたデータが１ページとなる。図２おいて、１ページは、ロウ方向Ｒｒに配列された１行のデータに該当する。

一方、カラム方向Ｒｃに配列され同一ビット線に接続された複数のメモリセルのデータは、被試験メモリ２の同一の入出力ポートＩＯ（Input/Output）から出力される。従って、同一ビット線に接続された複数のメモリセルから同一入出力ポートＩＯを介して出力されるデータを、以下、“ＩＯデータ”とも呼ぶ。図２おいて、ＩＯデータは、カラム方向Ｒｃに配列された１列のデータに該当する。

被試験メモリ２が、例えば、８つの入出力ポートＩＯを有する場合、被試験メモリ２は、読出し時に、或るロウとカラム（８本のビット線）とに対応する８つのメモリセルから同時に８ビットデータを出力する。この８ビットデータが被試験メモリ２から一度に出力されるデータ（１カラムデータ）となる。被試験メモリ２は、ページごとに読出しを実行するので、或るページ（ロウ）内の全カラムデータの読出しを完了して読出し動作を終了する。従って、読出し単位としてのページは、同一ロウのデータであり、被試験メモリ２は、読出し対象のページを８ビットデータ（１カラムデータ）ずつ出力する。逆に、書込み時において、被試験メモリ２は、書込み対象のページを１カラムデータずつ取り込む。読出し対象または書込み対象のページは、物理ブロックアドレス、物理レイヤアドレス、物理ロウアドレス（ストリングアドレス）によって特定される。さらに、カラムデータ（８ビットデータ）は、物理カラムアドレスによって特定される。

一方、被試験メモリ２から出力される論理アドレス（Ｘ、Ｙ、Ｚ）は、被試験メモリ２内の物理アドレスとは異なる。さらに、上述の通り、同一カラム内のデータは、被試験メモリ２に格納されている物理的な順番とは異なり、任意に設定された順番で出力されることがある。従って、メモリ試験装置１は、論理アドレス（Ｘ、Ｙ、Ｚ）を物理アドレス（例えば、ブロックアドレス、レイヤアドレス、ストリングアドレス、カラムアドレス）に変換し、尚且つ、同一カラム内のデータ（例えば、８ビットデータ）を被試験メモリ２における物理的な順番に変換する必要がある。そこで、本実施形態では、図１に示す論物変換部１０が論理アドレスを物理アドレスに変換する論物変換処理を実行し、尚且つ、データマッピング部１５が同一カラムデータ内のビットデータを被試験メモリ２における物理的な順番に変換する。

図３は、論物変換部１０およびデータマッピング部１５の構成の一例を示すブロック図である。論物変換部１０は、アドレスセレクタ１１と、Ｖａｌｉｄ信号生成部１２と、セレクト設定部１３と、論物変換処理部１７〜１９と、テーブルセレクタ８７〜８９とを備えている。

アドレスセレクタ１１は、被試験メモリ２へ与えた論理アドレス（Ｘ、Ｙ、Ｚ）に対応するメモリ試験装置１の論理アドレス（ＬＡｃ、ＬＡｓ、ＬＡｌ）を選択し、その論理アドレス（ＬＡｃ、ＬＡｓ、ＬＡｌ）を出力する。論理アドレス（ＬＡｃ、ＬＡｓ、ＬＡｌ）は、論理アドレス（Ｘ、Ｙ、Ｚ）に対応して選択されるメモリ試験装置１内部での論理アドレスであり、論理アドレス（Ｘ、Ｙ、Ｚ）に対応した任意のアドレスでよい。論理アドレス（ＬＡｃ、ＬＡｓ、ＬＡｌ）は、論理アドレス（Ｘ、Ｙ、Ｚ）と同一のアドレスであってもよい。従って、論理アドレス（Ｘ、Ｙ、Ｚ）と論理アドレス（ＬＡｃ、ＬＡｓ、ＬＡｌ）とは、以下、特に区別すること無く、まとめて論理アドレスと呼ぶ場合がある。

Ｖａｌｉｄ信号生成部１２は、論理アドレス（ＬＡｃ、ＬＡｓ、ＬＡｌ）の変化を検出して、それぞれ許可信号Ｒｖａｌｉｄ＿ｃ、Ｒｖａｌｉｄ＿ｓ、Ｒｖａｌｉｄ＿ｌを活性化する。これにより、論理アドレス（ＬＡｃ、ＬＡｓ、ＬＡｌ）は、有効な論理アドレスとして論物変換処理部１７〜１９において論物変換される。

論物変換処理部１７は、カラムアドレス用の論物変換テーブルＴｃを格納しており、許可信号Ｒｖａｌｉｄ＿ｃが活性化されたときに、論理カラムアドレスＬＡｃを、それに対応する物理カラムアドレスＰＡｃへ変換する。論理カラムアドレスＬＡｃは、被試験メモリ２内における物理的なカラムＣ０〜Ｃｎを示すアドレスである。論物変換テーブルＴｃは、論理カラムアドレスＬＡｃに対応する物理カラムアドレスＰＡｃを示すテーブルである。論物変換処理部１７は、論理カラムアドレスＬＡｃを物理カラムアドレスＰＡｃへ変換し、物理カラムアドレスＰＡｃを出力する。

論物変換処理部１７は、複数の論物変換テーブルＴｃを格納していてもよい。この場合、テーブルセレクタ８７が、論理アドレスの一部を用いて複数の論物変換テーブルＴｃのいずれかを選択すればよい。例えば、論物変換処理部１７がブロックＢ０〜Ｂｑのそれぞれに対応する複数の論物変換テーブルＴｃを有する場合、テーブルセレクタ８７は、ブロックアドレスに従って複数の論物変換テーブルＴｃのいずれかの物理カラムアドレスＰＡｃを選択的に出力する。これにより、テーブルセレクタ８７は、特定のブロックに対応する物理カラムアドレスＰＡｃを選択的に出力することができる。

論物変換処理部１８は、ストリングアドレス（ロウアドレス）用の論物変換テーブルＴｓを格納しており、許可信号Ｒｖａｌｉｄ＿ｓが活性化されたときに、論理ストリングアドレスＬＡｓをそれに対応する物理ストリングアドレスＰＡｓへ変換する。論理ストリングアドレスＬＡｓは、被試験メモリ２内における物理的なストリング（ロウＲ０〜Ｒｍ）を示すアドレスである。論物変換テーブルＴｓは、論理ストリングアドレスＬＡｓに対応する物理ストリングアドレスＰＡｓを示すテーブルである。論物変換処理部１８は、論理ストリングアドレスＬＡｓを物理ストリングアドレスＰＡｓへ変換し、物理ストリングアドレスＰＡｓを出力する。

論物変換処理部１８は、複数の論物変換テーブルＴｓを格納していてもよい。この場合、テーブルセレクタ８８は、論理アドレスの一部を用いて複数の論物変換テーブルＴｓのいずれかを選択すればよい。例えば、論物変換処理部１８がブロックＢ０〜Ｂｑのそれぞれに対応する複数の論物変換テーブルＴｓを有する場合、テーブルセレクタ８８は、ブロックアドレスに従って複数の論物変換テーブルＴｓのいずれかの物理ストリングアドレスＰＡｓを選択的に出力する。これにより、テーブルセレクタ８８は、特定のブロックに対応する物理ストリングアドレスＰＡｓを選択的に出力することができる。

論物変換処理部１９は、レイヤアドレス用の論物変換テーブルＴｌを格納しており、許可信号Ｒｖａｌｉｄ＿ｌが活性化されたときに、論理レイヤアドレスＬＡｌをそれに対応する物理レイヤアドレスＰＡｌへ変換する。論理レイヤアドレスＬＡｌは、被試験メモリ２内における物理的なレイヤ（Ｌ０〜Ｌｐ）を示すアドレスである。論物変換テーブルＴｌは、論理レイヤアドレスＬＡｌに対応する物理レイヤアドレスＰＡｌを示すテーブルである。論物変換処理部１９は、論理レイヤアドレスＬＡｌを物理レイヤアドレスＰＡｌへ変換し、物理レイヤアドレスＰＡｌを出力する。

論物変換処理部１９は、複数の論物変換テーブルＴｌを格納していてもよい。この場合、テーブルセレクタ８９が、論理アドレスの一部を用いて複数の論物変換テーブルＴｌのいずれかを選択すればよい。例えば、論物変換処理部１９がブロックＢ０〜Ｂｑのそれぞれに対応する複数の論物変換テーブルＴｌを有する場合、テーブルセレクタ８９は、ブロックアドレスに従って複数の論物変換テーブルＴｌのいずれかの物理レイヤアドレスＰＡｌを選択的に出力する。これにより、テーブルセレクタ８９は、特定のブロックに対応する物理レイヤアドレスＰＡｌを選択的に出力することができる。

尚、複数の論物変換テーブル（Ｔｃ、ＴｓまたはＴｌ）から特定の論物変換テーブルを選択するアドレスは、ブロックアドレス以外のアドレスであってもよい。また、本実施形態では、論物変換処理部は、３つのアドレス（カラムアドレス、ストリングアドレス、レイヤアドレス）に対応して設けられているが、論物変換処理部の数は、アドレスの種類に対応して、３つ未満であってもよく、３つより多くても構わない。

図４は、論物変換テーブルＴｃ、Ｔｓ、Ｔｌのいずれかを示す概念図である。論物変換テーブルは、論理アドレス（ＬＡｃ、ＬＡｓまたはＬＡｌ）に対応する物理アドレス（ＰＡｃ、ＰＡｓまたはＰＡｌ）を示したテーブルである。例えば、論理アドレスＡｄｄ０に対応する物理アドレスがＡｄｄ８であるとすると、論物変換処理部は、論理アドレスＡｄｄ０を入力した場合に、物理アドレスＡｄｄ８を出力する。論理アドレスＡｄｄ１に対応する物理アドレスがＡｄｄ１であるとすると、論物変換処理部は、論理アドレスＡｄｄ１を入力した場合に、物理アドレスＡｄｄ１を出力する。論理アドレスＡｄｄ２に対応する物理アドレスがＡｄｄ５であるとすると、論物変換処理部は、論理アドレスＡｄｄ２を入力した場合に、物理アドレスＡｄｄ５を出力する。

図４に示すように、論物変換処理には、論理アドレスと物理アドレスとの間に規則性のない変換も含まれ得る。従って、本実施形態では、論理式によるスクランブルを用いることなく、上述のように論物変換テーブルを用いた任意変換を行う。

図３を再度参照する。データマッピング部１５は、マッピング設定部１４と、マッピング回路１６とを備えている。マッピング設定部１４は、被試験メモリ２から出力されるカラムデータ内のビット配列と、被試験メモリ２内の物理的なカラムデータのビット配列との関係を格納している。マッピング回路１６は、これらのビット配列の関係に基づいて、被試験メモリ２から出力されたカラムデータのビット配列を、被試験メモリ２内の物理的なカラムデータのビット配列に配列し直して（マッピングして）出力する。

図５は、マッピング回路１６の内部構成の一例を示すブロック図である。マッピング回路１６は、複数のセレクタ９０〜９７を備える。複数のセレクタ９０〜９７は、１つのカラムデータに含まれるビット数に対応する数だけ設けられており、入力と出力との間に並列に接続されている。例えば、カラムデータが８ビットデータである場合、マッピング回路１６は、少なくとも８つのセレクタ９０〜９７を備える。セレクタ９０〜９７は、それぞれカラムデータを受け取り、マッピング設定部１４におけるビット配列の関係に基づいて、カラムデータのいずれかのビットデータを選択的に出力する。例えば、被試験メモリ２から出力されたカラムデータのビット配列が（０２４６１３５７）であり、被試験メモリ２内の物理的なカラムデータのビット配列が、（０１２３４５６７）であるとする。この場合、セレクタ９０〜９７は、それぞれカラムデータ（０２４６１３５７）を入力し、それぞれビットデータ０、１、２、３、４、５、６、７を出力する。これにより、データマッピング部１５は、被試験メモリ２から出力されたカラムデータのビット配列（０２４６１３５７）を、被試験メモリ２内の物理的なカラムデータのビット配列（０１２３４５６７）に配列し直して出力することができる。

図６は、ソートメモリ２０、バーストアドレス生成部３０、ロウフェイルビットカウンタ５０、および、カラムフェイルビットカウンタ６０の構成の一例を示すブロック図である。

ソートメモリ２０は、第１ソートメモリとしてのカラムアドレスソートメモリ２０Ａ（以下、ソートメモリ２０Ａともいう）と、第２ソートメモリとしてのカラムアドレスソートメモリ２０Ｂ（以下、ソートメモリ２０Ｂともいう）とを含む。ソートメモリ２０Ａ、２０Ｂには、それぞれ、例えば、ランダムアクセスおよびバーストアクセスの両方とも高速に実行可能なＳＲＡＭを用いている。ソートメモリ２０Ａ、２０Ｂは、例えば、それぞれ１ページのデータを格納可能なＳＲＡＭである。

ソートメモリ２０Ａおよび２０Ｂは、データ書込み動作とデータ読出し動作とを交互に排他的に実行し、ソートメモリ２０Ａがデータ書込み動作を実行している場合には、ソートメモリ２０Ｂはデータ読出し動作を実行し、ソートメモリ２０Ｂがデータ書込み動作を実行している場合には、ソートメモリ２０Ａはデータ読出し動作を実行する。即ち、ソートメモリ２０Ａ、２０Ｂは、所謂、インターリーブ動作を実行する。ソートメモリ２０Ａ、２０Ｂがインターリーブ動作することにより、ソートメモリ２０Ａ、２０Ｂは、図１のデータマッピング部１５でマッピングされたカラムデータをほぼシームレスに取り込むことができ、そのカラムデータを短時間でフェイルビットメモリ４０へ引き渡すことができる。これにより、メモリ検査装置１は、被試験メモリ２からのデータ読出し速度に対し、遅延すること無く、データをソートメモリ２０へリアルタイムで取り込むことができる。

例えば、ソートメモリ２０Ａは、ライトイネーブル信号ＷＥＮ＿Ａが活性化されたときに、データマッピング部１５からのマッピング後のカラムデータを受け取り、そのカラムデータを内部に書き込む。ソートメモリ２０Ｂは、ライトイネーブル信号ＷＥＮ＿Ｂが活性化されたときに、データマッピング部１５からのマッピング後のカラムデータを受け取り、そのカラムデータを内部に書き込む。ライトイネーブル信号ＷＥＮ＿Ａ、ＷＥＮ＿Ｂは、相補信号であり、一方が活性状態の場合には他方は不活性状態であり、逆に、他方が活性状態の場合には一方は不活性状態である。ライトイネーブル信号ＷＥＮ＿Ａ、ＷＥＮ＿Ｂの両方が同時に活性化されることはない。

また、ソートメモリ２０Ａは、リードイネーブル信号ＲＥＮ＿Ａが活性化されたときに、内部に格納されたデータを読み出す。ソートメモリ２０Ｂは、リードイネーブル信号ＲＥＮ＿Ｂが活性化されたときに、内部に格納されたデータを読み出す。リードイネーブル信号ＲＥＮ＿Ａ、ＲＥＮ＿Ｂは、相補信号であり、一方が活性状態の場合には他方は不活性状態であり、逆に、他方が活性状態の場合には一方は不活性状態である。リードイネーブル信号ＲＥＮ＿Ａ、ＲＥＮ＿Ｂの両方が同時に活性化されることはない。

ＷＥＮ生成部７０は、ライトイネーブル信号ＷＥＮ＿Ａ、ＷＥＮ＿Ｂを生成する回路である。ＷＥＮ生成部７０は、Ｖａｌｉｄ信号生成部１２で生成されたカラム用の許可信号Ｒｖａｌｉｄ＿ｃと、Ｙアドレス検出部８０からの出力信号とを入力し、許可信号Ｒｖａｌｉｄ＿ｃとＹアドレス検出部８０からの出力信号との論理積（ＡＮＤ）をライトイネーブル信号ＷＥＮ＿ＡまたはＷＥＮ＿Ｂとして出力する。ここで、Ｙアドレス検出部８０は、論理アドレスＹが変化したことを検出する。論理アドレスＹは、物理レイヤアドレスおよび物理ストリングアドレスに対応する論理アドレスである。従って、論理Ｙアドレスが変化するときには、物理レイヤアドレスおよび／または物理ストリングアドレス（ページ、ロウ）が変わる。Ｙアドレス検出部８０は、ページの切り替わりを検出し、その結果を出力する。例えば、或るページが選択されている場合に、Ｙアドレス検出部８０は、出力信号を立ち上げる。それにより、ＷＥＮ生成部７０は、ライトイネーブル信号ＷＥＮ＿Ａを活性化可能にする。このとき、ライトイネーブル信号ＷＥＮ＿Ｂは活性化されない。逆に、他のページが選択されている場合に、Ｙアドレス検出部８０は、出力信号を立ち下げる。それにより、ＷＥＮ生成部７０は、ライトイネーブル信号ＷＥＮ＿Ｂを活性化可能にする。このとき、ライトイネーブル信号ＷＥＮ＿Ａは活性化されない。

ＷＥＮ生成部７０は、許可信号Ｒｖａｌｉｄ＿ｃが活性化されたとき（カラムアドレスが変化したとき）、ライトイネーブル信号ＷＥＮ＿Ａ、ＷＥＮ＿Ｂのいずれか一方を活性化させる。これにより、ソートメモリ２０Ａまたは２０Ｂは、データマッピング部１５からのデータをカラムアドレスごとに格納することができる。このとき、ソートメモリ２０Ａ、２０Ｂは、物理カラムアドレスに従って所定の位置にデータを格納する。ソートメモリ２０Ａ、２０Ｂが１ページ分のデータを格納すると、ソートメモリ２０Ａ、２０Ｂ内のデータは、被試験メモリ２内の当該ページの物理的な格納配列順で格納されている。即ち、ソートメモリ２０Ａ、２０Ｂ内のデータは、物理カラムアドレスに従ってソートされている。

ＲＥＮ生成部７２は、リードイネーブル信号ＲＥＮ＿Ａ、ＲＥＮ＿Ｂを生成する回路である。ＲＥＮ生成部７２は、バーストアドレス生成部３０の動作信号と、Ｙアドレス検出部８０からの出力信号とを入力し、バーストアドレス生成部３０の動作信号とＹアドレス検出部８０からの出力信号との論理積（ＡＮＤ）をリードイネーブル信号ＲＥＮ＿ＡまたはＲＥＮ＿Ｂとして出力する。上述の通り、Ｙアドレス検出部８０はページの切り替わりを検出するので、ＲＥＮ生成部７２は、Ｙアドレス検出部８０の出力信号に応じて活性化させるリードイネーブル信号ＲＥＮ＿Ａ、ＲＥＮ＿Ｂを切り換える。例えば、或るページが選択されている場合に、Ｙアドレス検出部８０は、出力信号を立ち上げる。それにより、ＲＥＮ生成部７２は、リードイネーブル信号ＲＥＮ＿Ａを活性化可能にする。このとき、リードイネーブル信号ＲＥＮ＿Ｂは活性化されない。次のページが選択されている場合に、Ｙアドレス検出部８０は、逆に、出力信号を立ち下げる。それにより、ＲＥＮ生成部７２は、リードイネーブル信号ＲＥＮ＿Ｂを活性化可能にする。このとき、リードイネーブル信号ＲＥＮ＿Ａは活性化されない。

ＲＥＮ生成部７２は、バーストアドレス生成部３０の動作信号が活性化されたとき（バーストアドレス生成部３０がバーストアドレスを出力しているとき）、リードイネーブル信号ＲＥＮ＿Ａ、ＲＥＮ＿Ｂにいずれか一方を活性化させる。これにより、ソートメモリ２０Ａまたは２０Ｂは、内部に格納されたデータをバーストアドレスに従って連続的に読み出す（バーストリード）することができる。ソートメモリ２０Ａ、２０Ｂ内のデータは、物理カラムアドレスに従ってソートされているので、バーストアドレスをカラムアドレスとして用いてバーストリードしても、データの配列順は、被試験メモリ２内の物理的な格納配列順に従って出力される。

セレクタ７２、７４は、ライトイネーブル信号ＷＥＮ＿ＡまたはＷＥＮ＿Ｂに基づいて、物理カラムアドレスとバーストアドレスとを選択的に出力する。例えば、ライトイネーブル信号ＷＥＮ＿Ａが活性化されており、ソートメモリ２０Ａが書込み状態である場合、セレクタ７２は、論物変換部１０からの物理カラムアドレスをソートメモリ２０Ａへ出力する。これにより、ソートメモリ２０Ａは、物理カラムアドレスに従ってデータを格納することができる。一方、ライトイネーブル信号ＷＥＮ＿Ａが不活性化されており、ソートメモリ２０Ａが書込み不可である場合、セレクタ７２は、バーストアドレス生成部３０からのバーストアドレスをソートメモリ２０Ａへ出力する。これにより、ソートメモリ２０Ａは、バーストアドレスに従ってデータを読み出すことが可能となる。また、例えば、ライトイネーブル信号ＷＥＮ＿Ｂが活性化されており、ソートメモリ２０Ｂが書込み状態である場合、セレクタ７４は、論物変換部１０からの物理カラムアドレスをソートメモリ２０Ｂへ出力する。これにより、ソートメモリ２０Ｂは、物理カラムアドレスに従ってデータを格納することができる。一方、ライトイネーブル信号ＷＥＮ＿Ｂが不活性化されており、ソートメモリ２０Ｂが書込み不可である場合、セレクタ７４は、バーストアドレス生成部３０からのバーストアドレスをソートメモリ２０Ｂへ出力する。これにより、ソートメモリ２０Ｂは、バーストアドレスに従ってデータを読み出すことが可能となる。

セレクタ６５は、Ｙアドレス検出部８０の出力信号に基づいて、ソートメモリ２０Ａまたは２０Ｂのいずれかからのデータをフェイルビットメモリ４０へ出力可能とする。例えば、或るページが選択されている場合に、Ｙアドレス検出部８０は、出力信号を立ち上げる。それにより、リードイネーブル信号ＲＥＮ＿Ａが活性化可能になるとともに、セレクタ６５は、ソートメモリ２０Ａ内のデータを選択的にフェイルビットメモリ４０へ出力可能とする。一方、他のページが選択されている場合に、Ｙアドレス検出部８０は、出力信号を立ち下げる。それにより、リードイネーブル信号ＲＥＮ＿Ｂが活性化可能になるとともに、セレクタ６５は、ソートメモリ２０Ｂ内のデータを選択的にフェイルビットメモリ４０へ出力可能とする。これにより、セレクタ６５は、バーストリードされるデータをフェイルビットメモリ４０へ転送することができる。

このように、ソートメモリ２０Ａ、２０Ｂは、それぞれページごとのデータを、物理カラムアドレスの順番に格納することができ、かつ、そのページのデータをバーストリードすることができる。さらに、ソートメモリ２０Ａ、２０Ｂは、インターリーブ動作を実行するので、ソートメモリ２０Ａ、２０Ｂは、交互にデータを短時間でフェイルビットメモリ４０へ引き渡すことができる。

ロウフェイルビットカウンタ５０は、ロウカウンタ５１と、ロウフェイルビットカウントメモリ５２とを備えている。第１カウンタとしてのロウカウンタ５１は、許可信号Ｒｖａｌｉｄ＿ｃとカラムデータと受け取り、カラムデータのフェイルビットをページごとにカウントする。例えば、データ“１”に変化しているビットがフェイルビットであるとすると、ロウカウンタ５１は、各カラムデータの“１”をカウント（積算）すればよい。ロウカウンタ５１は、例えば、データ“１”を積算するレジスタ等でよい。

第１カウントメモリとしてのロウフェイルビットカウントメモリ５２（以下、カウントメモリ５２）は、Ｙアドレス検出部８０の出力信号の変化（ページの切り替わり）を受けて、ロウカウンタ５１でカウントされたフェイルビット数を保持する。カウントメモリ５２は、フェイルビット数を保持可能な任意のメモリでよい。これにより、ページごと（即ち、ロウごとまたはストリングごと）のフェイルビット数がカウントメモリ５２に格納されていく。カウントメモリ５２は、各ページ（即ち、各ロウＲ０〜Ｒｍまたは各ストリング）のフェイルビット数を格納することができる。このような各ページのフェイルビット数は、不良解析する際に用いられ得る。

尚、被試験メモリ２において読出しは、同一ページ（同一ロウＲｋ（０≦ｋ≦ｍ）内の全カラムＣ０〜Ｃｎ）のデータを読み出してから他のページへ移行する。従って、ロウフェイルビットカウンタ５０は、物理ロウアドレスが変化するまでフェイルビットを単に加算すれば、そのページのフェイルビット数を得ることができる。よって、ロウフェイルビットカウンタ５０の構成は、後述のカラムフェイルビットカウンタ６０に比べて簡単である。

カラムフェイルビットカウンタ６０は、カラムフェイルビットカウントメモリ６０Ａ、６０Ｂ（以下、カウントメモリ６０Ａ、６０Ｂともいう）と、加算器６１Ａ、６１Ｂとを備えている。カラムフェイルビットカウンタ６０は、複数のページ（即ち、複数のロウＲ０〜Ｒｍ）に亘る各ＩＯデータ（図２のＩＯａ、ＩＯｂ、ＩＯｃ・・・）のフェイルビット数をカウントする。即ち、カラムフェイルビットカウンタ６０は、同一ビット線に接続された複数のメモリセルのデータ（ＩＯデータ）のフェイルビット数をカウントする。

ここで、或るカラム（例えば、Ｃ０）内のビット線は、複数のページ（即ち、複数のロウＲ０〜Ｒｍ）に亘って延伸しているので、各カラムのＩＯデータのフェイルビット数は、複数のページ（即ち、複数のロウＲ０〜Ｒｍ）に亘って、ＩＯデータを加算する必要がある。例えば、図２のカラムＣ０内のＩＯデータＩＯａのフェイルビット数は、ロウＲ０〜ＲｍのそれぞれにおけるＩＯデータＩＯａを加算（積算）する必要がある。ＩＯデータＩＯｂのフェイルビット数は、ロウＲ０〜ＲｍのそれぞれにおけるＩＯデータＩＯｂを加算（積算）する必要がある。ＩＯデータＩＯｃのフェイルビット数は、ロウＲ０〜ＲｍのそれぞれにおけるＩＯデータＩＯｃを加算（積算）する必要がある。このような複数のページに亘る各カラム（Ｃ０〜Ｃｎ）内のＩＯデータ（ＩＯａ、ＩＯｂ、ＩＯｃ・・・）のそれぞれのフェイルビット数を求めるために、図６に示すように、カウントメモリ６０Ａ、６０Ｂと、加算器６１Ａ、６１Ｂとが設けられている。

第２カウントメモリとしてのカウントメモリ６０Ａ、６０Ｂは、ソートメモリ２０Ａ、２０Ｂのそれぞれに対応して設けられている。カウントメモリ６０Ａ、６０Ｂには、１ページ分のＩＯデータのそれぞれに対応するレジスタでよい。これにより、カウントメモリ６０Ａ、６０Ｂは、各ＩＯデータのフェイルビット数をカウントすることができる。

カウントメモリ６０Ａは、リードイネーブル信号ＲＥＮ＿Ａとリードイネーブル信号ＲＥＮ＿Ｂとを入力する。尚、カウントメモリ６０Ａは、リードイネーブル信号ＲＥＮ＿Ｂをライトイネーブル信号として用いる。従って、図６において、カウントメモリ６０Ａに入力されるリードイネーブル信号ＲＥＮ＿Ｂは“ＲＥＮ＿Ｂ（ＷＥＮ）”と表記されている。

リードイネーブル信号ＲＥＮ＿Ｂ（ＷＥＮ）をライトイネーブル信号として用いている理由は以下の通りである。カウントメモリ６０Ａは、加算器６１Ｂにおける加算結果を格納する必要があり、加算器６１Ｂは、ソートメモリ２０Ｂおよびカウントメモリ６０Ｂが読出し動作を実行しているときに加算処理を実行し、その加算結果を出力する。従って、カウントメモリ６０Ａは、ソートメモリ２０Ｂおよびカウントメモリ６０Ｂが読出し動作を実行している期間（リードイネーブル信号ＲＥＮ＿Ｂが活性化されている期間）に同期して、書込み動作を実行する必要がある。よって、カウントメモリ６０Ａは、リードイネーブル信号ＲＥＮ＿Ｂ（ＷＥＮ）をライトイネーブル信号として用いている。

カウントメモリ６０Ｂは、リードイネーブル信号ＲＥＮ＿Ａとリードイネーブル信号ＲＥＮ＿Ｂとを入力する。尚、カウントメモリ６０Ｂは、リードイネーブル信号ＲＥＮ＿Ａをライトイネーブル信号として用いる。従って、図６において、カウントメモリ６０Ｂに入力されるリードイネーブル信号ＲＥＮ＿Ａは“ＲＥＮ＿Ａ（ＷＥＮ）”と表記されている。

リードイネーブル信号ＲＥＮ＿Ａ（ＷＥＮ）をライトイネーブル信号として用いている理由は以下の通りである。カウントメモリ６０Ｂは、加算器６１Ａにおける加算結果を格納する必要があり、加算器６１Ａは、ソートメモリ２０Ａおよびカウントメモリ６０Ａが読出し動作を実行しているときに加算処理を実行し、その加算結果を出力する。従って、カウントメモリ６０Ｂは、ソートメモリ２０Ａおよびカウントメモリ６０Ａが読出し動作を実行している期間（リードイネーブル信号ＲＥＮ＿Ａが活性化されている期間）に同期して、書込み動作を実行する必要がある。よって、カウントメモリ６０Ｂは、リードイネーブル信号ＲＥＮ＿Ａ（ＷＥＮ）をライトイネーブル信号として用いている。

カウントメモリ６０Ａ、６０Ｂは、ソートメモリ２０Ａ、２０Ｂと同期してデータを出力する必要がある。このため、カウントメモリ６０Ａ、６０Ｂは、読出しおよび書込み動作においてバーストアドレスを用いる。

加算部としての加算器６１Ａは、ソートメモリ２０Ａおよびカウントメモリ６０Ａに対応して設けられている。加算器６１Ａは、カウントメモリ６０Ａに格納された各ＩＯデータのフェイルビット数に、ソートメモリ２０Ａ内の対応するビットデータを加算する。ここで、ソートメモリ２０Ａは、被試験メモリ２内の物理的な格納配列で１ページのデータを格納する。カウントメモリ６０Ａは、被試験メモリ２内の物理的な格納配列で、ソートメモリ２０Ａ、２０Ｂにそれまで格納されてきたページの各ビットのフェイルビット数を格納する。従って、加算器６１Ａは、単に、ソートメモリ２０Ａのそれぞれのデータ格納位置におけるデータを、カウントメモリ６０Ａのそれぞれのデータ格納位置におけるデータ（フェイルビット数）に加算すればよい。尚、フェイルビットはデータ“１”であるので、加算器６１Ａは、カウントメモリ６０Ａに格納されたフェイルビット数に、ソートメモリ２０Ａ内の対応するデータを単に加算すればフェイルビット数の積算値を得ることができる。このように、加算器６１Ａは、カウントメモリ６０Ａに格納された各ＩＯデータのフェイルビット数に、ソートメモリ２０Ａに格納された対応する各データを加算する。そして、加算器６１Ａは、加算後のフェイルビット数をカウントメモリ６０Ｂへ出力し、カウントメモリ６０Ｂが、このフェイルビット数を被試験メモリ２内の物理的な格納配列で格納する。

加算部としての加算器６１Ｂは、ソートメモリ２０Ｂおよびカウントメモリ６０Ｂに対応して設けられている。加算器６１Ｂは、カウントメモリ６０Ｂに格納された各ＩＯデータのフェイルビット数に、ソートメモリ２０Ｂ内の対応するビットデータを加算する。ここで、ソートメモリ２０Ｂは、被試験メモリ２内の物理的な格納配列で１ページのデータを格納する。カウントメモリ６０Ｂは、被試験メモリ２内の物理的な格納配列で、ソートメモリ２０Ａ、２０Ｂにそれまで格納されてきたページの各ビットのフェイルビット数を格納する。従って、加算器６１Ｂは、単に、ソートメモリ２０Ｂのそれぞれのデータ格納位置におけるデータを、カウントメモリ６０Ｂのそれぞれのデータ格納位置におけるデータ（フェイルビット数）に加算すればよい。これにより、加算器６１Ｂは、カウントメモリ６０Ｂに格納された各ＩＯデータのフェイルビット数に、ソートメモリ２０Ｂに格納された対応する各データを加算する。そして、加算器６１Ｂは、加算後のフェイルビット数をカウントメモリ６０Ａへ出力し、カウントメモリ６０Ａが、このフェイルビット数を被試験メモリ２内の物理的な格納配列で格納する。

ソートメモリ２０Ａ、２０Ｂがデータを読み出す度に、加算器６１Ａ、６１Ｂが上記加算動作を交互に繰り返し、カウントメモリ６０Ｂ、６０Ａにその加算結果を格納することによって、ソートメモリ２０Ａ、２０Ｂから読み出された全ページに亘る各カラムのＩＯデータのフェイルビット数（積算値）がカウントメモリ６０Ａまたは６０Ｂに最終的に格納される。このような各カラムのＩＯデータのフェイルビット数は、不良解析する際に用いられ得る。

尚、加算器６１Ａ、６１Ｂは、１つの加算器に共通化してもよい。この場合、リードイネーブル信号ＲＥＮ＿Ａを受けるセレクタ（図示せず）が、加算器において加算されるデータの取込み先、並びに、加算結果の出力先を選択すればよい。例えば、リードイネーブル信号ＲＥＮ＿Ａが活性状態のときに、セレクタは、ソートメモリ２０Ａおよびカウントメモリ６０Ａからのデータを加算し、カウントメモリ６０Ｂへ加算結果を出力すればよい。リードイネーブル信号ＲＥＮ＿Ｂが活性状態のときに、セレクタは、ソートメモリ２０Ｂおよびカウントメモリ６０Ｂからのデータを加算し、カウントメモリ６０Ａへ加算結果を出力すればよい。

図７（Ａ）〜図７（Ｄ）は、本実施形態によるメモリ試験装置１の動作の一例を示すタイミング図である。図７（Ａ）は、論物変換部１０による論物変換処理の動作例を示す。図７（Ｂ）は、ソートメモリ２０による論物変換処理の動作例を示す。図７（Ｃ）は、ロウフェイルビットカウンタ５０によるロウフェイルビットカウント処理の動作例を示す。図７（Ｄ）は、カラムフェイルビットカウンタ６０によるカラムフェイルビットカウント処理の動作例を示す。尚、カウントメモリ５２、６０Ａ、６０Ｂは、初期状態としてゼロを格納している。

図７（Ａ）に示すように、論理アドレスＸ、Ｙがメモリ試験装置１から被試験メモリ２へ入力されている。論理アドレスＹに対応する論理アドレスＬＡｓが論物変換されて、ページを特定する物理ストリングアドレスＰＡｓが生成される。論理アドレスＸに対応する論理アドレスＬＡｃが論物変換されて物理カラムアドレスＰＡｃが生成される。尚、ここでは、同一ブロックかつ同一レイヤからの読出し動作を示しており、論理アドレスＺや物理レイヤアドレスについての説明は省略している。

（ページＰ０のソートメモリ２０Ａへの書込み、ソートメモリ２０Ｂからの読出し）
ｔ０において、物理ストリングアドレスＰＡｓが、ページＰ０を示している。物理ストリングアドレスＰＡｓがページＰ０を示すことによって、図６のＹアドレス検出部８０が出力信号を立ち上げる。これにより、ＷＥＮ生成部７０がライトイネーブル信号ＷＥＮ＿Ａを活性化させ、ＲＥＮ生成部７２がリードイネーブル信号ＲＥＮ＿Ｂを活性化させる。図７（Ｂ）〜図７（Ｄ）の“Ｗ”は、ライトイネーブル信号の活性化を示し、“Ｒ”は、リードイネーブル信号の活性化を示す。従って、図７（Ｂ）および図７（Ｄ）に示すように、ソートメモリ２０Ａおよびカウントメモリ６０Ａが書込み可能となり、ソートメモリ２０Ｂおよびカウントメモリ６０Ｂは読出し可能となる。バーストアドレスの数値は、図６のバーストアドレス生成部３０で生成された昇順のカラムアドレスを示す。

図７（Ｂ）に示すように、ｔ０において、ソートメモリ２０Ａが書込み可能になるので、ソートメモリ２０Ａは、物理カラムアドレスＣ０に従ってカラムデータを格納する。一方、ソートメモリ２０Ｂが読出し可能になるので、ソートメモリ２０Ｂは、バーストアドレスに従って連続的にカラムデータを出力する。ソートメモリ２０Ｂからのカラムデータは、図６のセレクタ６５を介してフェイルビットメモリ４０へ出力されるとともに、加算器６１Ｂにも出力される。このとき、カウントメモリ６０Ｂも読出し可能であるので、加算器６１Ｂは、図７（Ｄ）に示すように、カウントメモリ６０Ｂ内のカラムアドレスＣ０の各ＩＯデータのフェイルビット数に、ソートメモリ２０Ｂ内のカラムアドレスＣ０の各ＩＯデータを加算（＋）してカウントメモリ６０Ａへ出力する。尚、図７（Ｃ）および図７（Ｄ）に示す“＋”は、加算処理を示す。カウントメモリ６０Ａは、リードイネーブル信号ＲＥＮ＿Ｂ（ＷＥＮ）をライトイネーブル信号として受け取るので、ソートメモリ２０Ｂおよびカウントメモリ６０Ｂが読出し可能になるのとほぼ同時に書込み可能になっている。よって、カウントメモリ６０Ａは、加算器６１Ｂからの加算結果をカラムアドレスＣ０に対応する位置に格納することができる。即ち、カウントメモリ６０Ａは、カウントメモリ６０Ｂ内のカラムアドレスＣ０の各ビット位置のフェイルビット数に、ソートメモリ２０Ｂ内のカラムアドレスＣ０の各ビット位置のデータを加算した結果を格納することができる。

ここで、フェイルしていないビットはデータ“０”となっており、フェイルビットはデータ“１”となっているので、加算器６１Ｂは、カウントメモリ６０Ｂ内のカラムアドレスＣ０の各ＩＯデータのフェイルビット数に、ソートメモリ２０Ｂ内のカラムアドレスＣ０の各ＩＯデータをそのまま加算する。これにより、データ“０”のビットのフェイルビット数はカウントされず（インクリメントされず）、データ“１”のビットのフェイルビット数はカウントされる（インクリメントされる）。このように、カラムフェイルビットカウンタ６０は、各ビットのフェイルビット数を積算することができる。尚、当初、ソートメモリ２０Ｂおよびカウントメモリ６０Ｂは、全て初期状態（ゼロ）であるので、カウントメモリ６０Ａは、ｔ０〜ｔ１においてゼロを格納することとなる。また、このときソートメモリ２０Ｂから出力されたデータは、初期状態（ゼロ）であるので、フェイルビットメモリ４０に格納する必要は無い。

ロウカウンタ５１は、図７（Ｃ）に示すように、カラムアドレスＣ０のカラムデータのそれぞれのビットを加算（＋）し、その加算結果をカウントメモリ５２に格納する。上述の通り、フェイルしていないビットはデータ“０”となっており、フェイルビットはデータ“１”となっておりので、ロウカウンタ５１は、ソートメモリ２０Ａへ転送されるカラムアドレスＣ０のデータ“１”の数をカウントすればよい。これにより、ロウカウンタ５１は、カラムアドレスＣ０内のフェイルビット数を得ることができる。

図７（Ｂ）に示すように、ｔ１において、ソートメモリ２０Ａは、物理カラムアドレスＣ１に従ってカラムデータを格納する。一方、ソートメモリ２０Ｂは、引き続き、バーストアドレスに従って連続的にカラムデータを出力している。ソートメモリ２０Ｂからのカラムデータは、上述の通り、フェイルビットメモリ４０へ出力されるとともに、加算器６１Ｂにも出力される。このとき、加算器６１Ｂは、図７（Ｄ）に示すように、カウントメモリ６０Ｂ内のカラムアドレスＣ１の各ＩＯデータのフェイルビット数に、ソートメモリ２０Ｂ内のカラムアドレスＣ１の各ＩＯデータを加算（＋）してカウントメモリ６０Ａへ出力する。カウントメモリ６０Ａは、加算器６１Ｂからの加算結果をカラムアドレスＣ１に対応する位置に格納する。即ち、カウントメモリ６０Ａは、カウントメモリ６０Ｂ内のカラムアドレスＣ１の各ビット位置のフェイルビット数に、ソートメモリ２０Ｂ内のカラムアドレスＣ１の各ビット位置のデータを加算した結果を格納する。

ロウカウンタ５１は、図７（Ｃ）に示すように、カラムアドレスＣ１のカラムデータのそれぞれのビットを加算（＋）し、その加算結果をカウントメモリ５２に格納する。上述の通り、フェイルしていないビットはデータ“０”となっており、フェイルビットはデータ“１”となっているので、ロウカウンタ５１は、ソートメモリ２０Ａへ転送されるカラムアドレスＣ１のデータ“１”の数をカウントすればよい。これにより、ロウカウンタ５１は、カラムアドレスＣ１内のフェイルビット数を得ることができる。

カラムアドレスＣ２、Ｃ３・・・についても、メモリ試験装置１は同様に動作する。従って、ソートメモリ２０Ａは、物理カラムアドレスＣ２、Ｃ３・・・のカラムデータを格納する。これにより、ソートメモリ２０Ａは、ページＰ０の全カラムＣ０〜Ｃｎのデータを格納することができる。一方、ソートメモリ２０Ｂは、引き続き、バーストアドレスに従って連続的にカラムデータを出力している。ソートメモリ２０Ｂは、全カラムデータが読み出された時点で待機状態となってよい。

加算器６１Ｂは、図７（Ｄ）に示すように、カウントメモリ６０Ｂ内のカラムアドレスＣ２、Ｃ３・・・の各ＩＯデータのフェイルビット数に、ソートメモリ２０Ｂ内のカラムアドレスＣ２、Ｃ３・・・の各ＩＯデータをそれぞれ加算してカウントメモリ６０Ａへ出力する。カウントメモリ６０Ａは、加算器６１Ｂからの加算結果をカラムアドレスＣ２、Ｃ３・・・のそれぞれに対応する位置に格納する。即ち、カウントメモリ６０Ａは、カウントメモリ６０Ｂ内のカラムアドレスＣ２、Ｃ３・・・の各ビット位置のフェイルビット数に、ソートメモリ２０Ｂ内のカラムアドレスＣ２、Ｃ３・・・の各ビット位置のデータを加算した結果を格納する。

ロウカウンタ５１は、図７（Ｃ）に示すように、カラムアドレスＣ２、Ｃ３・・・のカラムデータのそれぞれのビットを加算し、その加算結果をカウントメモリ５２に格納する。全カラムアドレスＣ０〜Ｃｎのデータを加算することによって、カウントメモリ５２は、ページＰ０のフェイルビット数を格納する。

（ページＰ１のソートメモリ２０Ｂへの書込み、ページＰ０のソートメモリ２０Ａからの読み出し）
ページＰ０内の全カラムＣ０〜Ｃｎのデータがソートメモリ２０Ａに格納されると、論理アドレスＹおよび物理ストリングアドレスＰＡｓが変わる。即ち、ページが切り替わる。例えば、図７（Ａ）に示すように、論理アドレスＹがＹ０からＹ１に切り替わり、物理ストリングアドレスＰＡｓがページＰ０からページＰ１へ切り替わる。ページの切り替わりによって、Ｙアドレス検出部８０の出力信号が変化する。これにより、ページＰ１のデータがソートメモリ２０Ｂへ書き込まれるとともに、ソートメモリ２０Ａに格納されたページＰ０のデータがソートメモリ２０Ａからフェイルビットメモリ４０へ読み出される。

例えば、ｔ１０において、物理ストリングアドレスＰＡｓが、ページＰ１を指定している。物理ストリングアドレスＰＡｓがページＰ１を指定することによって、図６のＹアドレス検出部８０が出力信号を立ち下げる。これにより、ＷＥＮ生成部７０がライトイネーブル信号ＷＥＮ＿Ｂを活性化させ、ＲＥＮ生成部７２がリードイネーブル信号ＲＥＮ＿Ａを活性化させる。従って、図７（Ｂ）および図７（Ｄ）に示すように、ソートメモリ２０Ｂおよびカウントメモリ６０Ｂが書込み可能となり、ソートメモリ２０Ａおよびカウントメモリ６０Ａは読出し可能となる。

図７（Ｂ）に示すように、ｔ１０において、ソートメモリ２０Ｂが書込み可能になるので、ソートメモリ２０Ｂは、物理カラムアドレスＣ０に従ってカラムデータを格納する。一方、ソートメモリ２０Ａが読出し可能になるので、ソートメモリ２０Ａは、バーストアドレスに従って連続的にカラムデータを出力する。ソートメモリ２０Ａからのカラムデータは、図６のセレクタ６５を介してフェイルビットメモリ４０へ出力されるとともに、加算器６１Ａにも出力される。このとき、カウントメモリ６０Ａも読出し可能であるので、加算器６１Ａは、図７（Ｄ）に示すように、カウントメモリ６０Ａ内のカラムアドレスＣ０の各ＩＯデータのフェイルビット数に、ソートメモリ２０Ａ内のカラムアドレスＣ０の各ＩＯデータを加算してカウントメモリ６０Ｂへ出力する。カウントメモリ６０Ｂは、リードイネーブル信号ＲＥＮ＿Ａ（ＷＥＮ）をライトイネーブル信号として受け取るので、ソートメモリ２０Ａおよびカウントメモリ６０Ａが読出し可能になるのとほぼ同時に書込み可能になっている。よって、カウントメモリ６０Ｂは、加算器６１Ａからの加算結果をカラムアドレスＣ０に対応する位置に格納することができる。即ち、カウントメモリ６０Ｂは、カウントメモリ６０Ａ内のカラムアドレスＣ０の各ビット位置のフェイルビット数に、ソートメモリ２０Ａ内のカラムアドレスＣ０の各ビット位置のデータを加算した結果を格納することができる。

ここで、上述の通り、フェイルしていないビットはデータ“０”となっており、フェイルビットはデータ“１”となっておりので、加算器６１Ａは、カウントメモリ６０Ａ内のカラムアドレスＣ０の各ＩＯデータのフェイルビット数に、ソートメモリ２０Ａ内のカラムアドレスＣ０の各ＩＯデータをそのまま加算すればよい。これにより、データ“０”のビットのフェイルビット数はカウントされず（インクリメントされず）、データ“１”のビットのフェイルビット数はカウントされる（インクリメントされる）。尚、カウントメモリ６０Ａは、初期状態であり、ソートメモリ２０Ａは、ページＰ０のデータを格納しているので、カウントメモリ６０Ｂは、ｔ１０〜ｔ１１においてページＰ０内のカラムＣ０の各ビットのフェイルビット数（データ“１”）を格納することとなる。

ロウカウンタ５１は、図７（Ｃ）に示すように、カラムアドレスＣ０のカラムデータのそれぞれのビットを加算し、その加算結果をカウントメモリ５２に格納する。

図７（Ｂ）に示すように、ｔ１１において、ソートメモリ２０Ｂは、物理カラムアドレスＣ１に従ってカラムデータを格納する。一方、ソートメモリ２０Ａは、引き続き、バーストアドレスに従って連続的にカラムデータを出力している。ソートメモリ２０Ａからのカラムデータは、上述の通り、フェイルビットメモリ４０へ出力されるとともに、加算器６１Ａにも出力される。このとき、加算器６１Ａは、図７（Ｄ）に示すように、カウントメモリ６０Ａ内のカラムアドレスＣ１の各ＩＯデータのフェイルビット数に、ソートメモリ２０Ａ内のカラムアドレスＣ１の各ＩＯデータを加算してカウントメモリ６０Ｂへ出力する。カウントメモリ６０Ｂは、加算器６１Ａからの加算結果をカラムアドレスＣ１に対応する位置に格納する。即ち、カウントメモリ６０Ｂは、カウントメモリ６０Ａ内のカラムアドレスＣ１の各ビット位置のフェイルビット数に、ソートメモリ２０Ａ内のカラムアドレスＣ１の各ビット位置のデータを加算した結果を格納する。

ロウカウンタ５１は、図７（Ｃ）に示すように、カラムアドレスＣ１のカラムデータのそれぞれのビットを加算し、その加算結果をカウントメモリ５２に格納する。これにより、ロウカウンタ５１は、カラムアドレスＣ１内のフェイルビット数を得ることができる。

カラムアドレスＣ２、Ｃ３・・・についても、メモリ試験装置１は同様に動作する。従って、ソートメモリ２０Ｂは、物理カラムアドレスＣ２、Ｃ３・・・のカラムデータを格納する。これにより、ソートメモリ２０Ｂは、ページＰ１の全カラムＣ０〜Ｃｎのデータを格納することができる。一方、ソートメモリ２０Ａは、引き続き、バーストアドレスに従って連続的にカラムデータを出力している。ソートメモリ２０Ａは、全カラムデータが読み出された時点で待機状態となってよい。

加算器６１Ａは、図７（Ｄ）に示すように、カウントメモリ６０Ａ内のカラムアドレスＣ２、Ｃ３・・・の各ＩＯデータのフェイルビット数に、ソートメモリ２０Ａ内のカラムアドレスＣ２、Ｃ３・・・の各ＩＯデータをそれぞれ加算してカウントメモリ６０Ｂへ出力する。カウントメモリ６０Ｂは、加算器６１Ａからの加算結果をカラムアドレスＣ２、Ｃ３・・・のそれぞれに対応する位置に格納する。即ち、カウントメモリ６０Ｂは、カウントメモリ６０Ａ内のカラムアドレスＣ２、Ｃ３・・・の各ビット位置のフェイルビット数に、ソートメモリ２０Ａ内のカラムアドレスＣ２、Ｃ３・・・の各ビット位置のデータを加算した結果を格納する。

ロウカウンタ５１は、図７（Ｃ）に示すように、カラムアドレスＣ２、Ｃ３・・・のカラムデータのそれぞれのビットを加算し、その加算結果をカウントメモリ５２に格納する。全カラムアドレスＣ０〜Ｃｎのデータを加算することによって、カウントメモリ５２は、ページＰ１のフェイルビット数を格納することができる。

（ページＰ２のソートメモリ２０Ａへの書込み、ページＰ１のソートメモリ２０Ｂからの読み出し）
さらに、ページＰ１内の全カラムＣ０〜Ｃｎのデータがソートメモリ２０Ｂに格納されると、論理アドレスＹおよび物理ストリングアドレスＰＡｓが変わる。例えば、物理ストリングアドレスＰＡｓがページＰ１からページＰ２へ切り替わる。ページの切り替わりによって、Ｙアドレス検出部８０の出力信号が変化する。これにより、ページＰ２のデータがソートメモリ２０Ａへ書き込まれるとともに、ソートメモリ２０Ｂに格納されたページＰ１のデータがソートメモリ２０Ｂからフェイルビットメモリ４０へ読み出される。ソートメモリ２０Ａへの書込み動作およびソートメモリ２０Ｂからの読出し動作は、上述の動作と同様である。加算器６１Ｂおよびロウカウンタ５１の動作は、ページＰ０の処理におけるそれらの動作と同様である。

以降のページの書込みおよび読出しについても同様に実行される。これにより、フェイルビットメモリ４０は、各ページ(各ロウＲ０〜Ｒｍ)のデータを、被試験メモリ２内の物理的な格納配列の順番に格納することができる。フェイルビットメモリ４０は、論物変換後の物理アドレス（物理レイヤアドレス、物理ストリングアドレス、物理ブロックアドレス）に従って、各ページのデータを格納する。フェイルビットメモリ４０内の各ビットのデータにおいて、データ“１”がフェイルビットとなる。また、カウントメモリ５２は、各ページ(各ロウＲ０〜Ｒｍ)のフェイルビット数を格納する。カウントメモリ６０Ａまたは６０Ｂは、複数のページ(複数のロウ)に亘る各ＩＯデータのフェイルビット数を格納する。

以上のように本実施形態によれば、データマッピング部１５は、被試験メモリ２から出力されたカラムデータのビット配列を、被試験メモリ２内の物理的な格納配列に変換して出力する。ソートメモリ２０Ａ、２０Ｂは、物理アドレスに従って、それぞれデータマッピング部１５からのカラムデータを１ページに達するまで格納する。これにより、ソートメモリ２０Ａ、２０Ｂは、被試験メモリ２内の物理的な格納配列順でデータをページごとに格納することができる。ソートメモリ２０Ａ、２０Ｂ内のデータは、バーストリードによってフェイルビットメモリ４０へ出力される。被試験メモリ２内の物理的な格納配列順で格納されているので、ソートメモリ２０Ａ、２０Ｂ内のデータがバーストリードされても、フェイルビットメモリ４０は、被試験メモリ２内の物理的な格納配列順のままデータを取り込むことができる。即ち、フェイルビットメモリ４０は、ソートメモリ２０Ａまたは２０Ｂに格納されたページ単位のデータを、物理アドレスに従った位置に（即ち、被試験メモリ２内の物理的な格納配列順で）格納する。

例えば、図８は、ソートメモリ２０Ａまたは２０Ｂから出力されるカラムデータの物理ストリングアドレスおよび物理カラムアドレスを示す図である。ソートメモリ２０Ａまたは２０Ｂは、同一の物理ストリングアドレス（同一のページ）５のデータを物理カラムアドレスの順番（０、１、２、３、・・・）で出力している。即ち、ソートメモリ２０Ａまたは２０Ｂのデータは、バーストリードされている。このとき、フェイルビットメモリ４０にアクセスする際に、バーストアクセス可能である。

例えば、もし、ソートメモリ２０Ａ、２０Ｂが設けられていない場合、フェイルビットメモリ４０にはランダムアクセスする必要がある。ランダムアクセスでは、異なるストリングアドレスのメモリセルにアクセス可能とするために、ワード線のプリチャージ等が必要となるため、データの書込み時間が長くなってしまう。

これに対し、本実施形態では、フェイルビットメモリ４０にデータを書き込むときに、ソートメモリ２０Ａ、２０Ｂが同一ページ（同一レイヤかつ同一ストリング）のデータを物理カラムアドレスの順番に出力する。例えば、図９は、本実施形態によるフェイルビットメモリ４０へのバーストアクセスの様子を示す図である。ソートメモリ２０Ａ、２０Ｂでは、図８に示すように、物理ストリングアドレス（ページ）は、そのページの全カラムのデータをバーストリードするまで変更されない。従って、図９に示すように、フェイルビットメモリ４０は、選択された物理ストリングアドレスに対応するワード線を活性化させた後、ソートメモリ２０Ａまたは２０Ｂのデータを連続してバーストアクセスして書き込むことができる。これにより、フェイルビットメモリ４０は、被試験メモリ２内に格納されたデータを、短時間で格納することができる。即ち、ソートメモリ（例えば、ＳＲＡＭ）２０をインターリーブ動作させ、かつ、ソートメモリ２０がフェイルビットメモリ４０へデータをバースト状に書き込むことによって、メモリ検査装置１は、被試験メモリ２からのデータの読出し速度に対し、遅延すること無く、リアルタイムでそのデータをソートメモリ２０へ書き込むことができる。

また、本実施形態では、論物変換処理は、スクランブルで実行するのではなく、論物変換テーブルを用いて任意変換している。論物変換処理が複雑になり論物変換を表す論理式が複雑になると、スクランブルよりも論物変換テーブルを用いた任意変換の方が高速に処理可能である。従って、本実施形態によるメモリ試験装置１は、論物変換処理時間も短縮することができる。

さらに、本実施形態によれば、ページがフェイルビットメモリ４０に格納された時点で、ロウフェイルビットカウンタ５０は、該ページのフェイルビット数を格納し、カラムフェイルビットカウンタ６０は、該ページの各ＩＯデータのフェイルビット数の積算値を格納している。従って、メモリ試験装置１以外の解析サーバを用いてフェイルビット数を計数する必要が無くなり、不良解析時間が短縮される。

さらに、本実施形態によれば、論物変換部１０、データマッピング部１５、バーストアドレス生成部３０、ロウフェイルビットカウンタ５０、カラムフェイルビットカウンタ６０は、ＦＰＧＡ（Field-Programmable gate array）等のロジック回路で構成可能である。

もし、ＣＰＵおよびプログラム（ソフトウェア）を用いてフェイルビットマップを生成する場合、メモリ試験装置および解析サーバは、図１０（Ａ）に示すように、動作する。即ち、被試験メモリ２からデータ（論理フェイルビットマップ）を取り込み（Ｓ１）、ＣＰＵは、その論理フェイルビットマップをＨＤＤ（Hard Disk Drive）に格納する（Ｓ２）。次に、ＣＰＵは、論理フェイルビットマップをＨＤＤから読み出して、その論理フェイルビットマップをメモリに一時保存し、これを展開する（Ｓ４）。次に、ＣＰＵは、メモリ内の論理フェイルビットマップを、論物変換テーブルに従って、物理フェイルビットマップへ変換する（Ｓ５）。このとき、ＣＰＵは、論物変換処理を実行する。さらに、ＣＰＵは、変換後の物理フェイルビットマップを一時的にメモリ内に展開する（Ｓ６）。ＣＰＵは、その物理フェイルビットマップをメモリ内において走査することによって、各ページのフェイルビット数や各カラムのフェイルビット等をカウントする。このように、ＣＰＵは、ＨＤＤおよびメモリに何回もアクセスしながら論物変換処理やフェイルビットのカウント処理を実行する必要があり、論物変換処理および不良解析処理に長時間かかる。尚、マスク無しのフェイルビットの集計（Ｓ７）は、すでに解析済みのフェイルビットも含めてカウントする処理である。マスク有りのフェイルビットの集計（Ｓ８）は、すでに解析済みのフェイルビットを除いてカウントする処理である。

これに対し、本実施形態によるメモリ試験装置１は、上述の通り、論物変換部１０等をロジック回路で構成しており、論物変換処理と並行して（同時に）にフェイルビットのカウント処理も実行される。例えば、図１に示すデータマッピング部１５から出力されたデータは、ソートメモリ２０で被試験メモリ２内の物理的な格納配列に変換されてからフェイルビットメモリ４０へ格納される。この期間に並行して、ロウフェイルビットカウンタ５０およびカラムフェイルビットカウンタ６０は、フェイルビット数をカウントする。

図１０（Ｂ）は、本実施形態によるメモリ試験装置１の動作の一例を示すフロー図である。被試験メモリ２からデータ（論理フェイルビットマップ）を取り込むと（Ｓ１０）、メモリ試験装置１は、論理アドレスを論物変換処理する（Ｓ２０）。このとき、データは、ソートメモリ２０へ一時的に保存され（Ｓ３０）、その後、フェイルビットメモリ４０へ書き込まれる。即ち、物理フェイルビットマップがフェイルビットメモリ４０に展開される（Ｓ４０）。データがソートメモリ２０へ一時的に保存されるときに、ロウフェイルビットカウンタ５０は、そのページのフェイルビット数をカウントする。データが、ソートメモリ２０からフェイルビットメモリ４０へ書き込まれるときに、カラムフェイルビットカウンタ６０が各ＩＯデータのフェイルビット数をカウントする。このように、物理フェイルビットマップがフェイルビットメモリ４０に展開されたときには、すでに、ロウフェイルビットカウンタ５０およびカラムフェイルビットカウンタ６０には、各ページのフェイルビット数および各ＩＯデータのフェイルビット数のそれぞれの結果ができあがっている。

従って、本実施形態によるメモリ試験装置１は、従来のようにＣＰＵおよびソフトウェアによって実行する処理よりも高速に処理可能であり、その分、不良解析時間を短縮することができる。また、本実施形態によるメモリ試験装置１は、メモリ試験装置１内にロジック回路を組み込めばよく、別途、不良解析用のサーバ等を準備する必要が無い。

（変形例）
図１１は、本実施形態の変形例による論物変換部１０およびデータマッピング部１５の構成の一例を示すブロック図である。図１２は、本実施形態の変形例による マッピング回路１６の内部構成の一例を示すブロック図である。

本変形例によるメモリ検査装置１は、複数のマッピング設定部１４とマッピングセレクタ１１４とをさらに備える。複数のマッピング設定部１４は、それぞれ異なるマッピング設定を有する。マッピング設定は、被試験メモリ２から出力されるカラムデータ内のビット配列と、被試験メモリ２内の物理的なカラムデータのビット配列との関係を示す設定である。マッピングセレクタ１１４は、アドレスセレクタ１１からの論理アドレスの一部を用いて、複数のマッピング設定部１４のいずれかを選択的にマッピング回路１６へ出力可能である。これにより、マッピングセレクタ１１４は、論物変換テーブルの選択と同様に、論理アドレスの一部を用いて複数のマッピング設定のいずれかを選択的に出力することができる。このように、複数のマッピング設定部１４が設けられていてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１・・・メモリ試験装置、２・・・被試験メモリ、１０・・・論物変換部、１５・・・データマッピング部、２０・・・ソートメモリ、３０・・・バーストアドレス生成部、４０・・・フェイルビットメモリ、５０・・・ロウフェイルビットカウンタ、６０・・・カラムフェイルビットカウンタ

Claims (6)

1. 被試験装置から出力されるデータの論理アドレスと前記被試験装置の物理アドレスとの対応関係を示す変換テーブルを格納し、該変換テーブルに基づいて前記論理アドレスを前記物理アドレスへ変換する第１変換部と、
   前記被試験装置から出力され同一の前記物理アドレスを有するデータを、前記被試験装置内での物理的な格納配列順に変換して出力する第２変換部と、
   前記第２変換部からのデータを、前記物理アドレスに従った位置に、前記第２変換部からの出力の順番で格納する第１メモリであって、格納された前記データを該第１メモリ内での物理的な格納配列順で出力する第１メモリと、
   前記第１メモリに格納されたデータを、前記第１メモリ内での物理的な格納配列順で格納する第２メモリとを備えたメモリ試験装置。
2. 前記第１変換部からのデータのフェイルビットを、書込み単位または読出し単位ごとにカウントする第１カウンタと、
   前記第１カウンタでカウントされたフェイルビット数を、前記書込み単位または前記読出し単位ごとに格納する第１カウントメモリとをさらに備えた、請求項１に記載のメモリ試験装置。
3. 前記第１メモリにデータを格納するごとに、該第１メモリのそれぞれのデータ格納位置におけるフェイルビット数を加算する加算部と、
   前記第１メモリのそれぞれのデータ格納位置におけるフェイルビット数の積算値を格納する第２カウントメモリとをさらに備えた、請求項１または請求項２に記載のメモリ試験装置。
4. 連続した数値からなるバーストアドレスを生成するバーストアドレス生成部をさらに備え、
   前記第１メモリは、前記バーストアドレスに従ってデータを前記第１メモリ内での物理的な格納配列順に前記第２メモリへ出力する、請求項１から請求項３のいずれか一項に記載のメモリ試験装置。
5. 前記第１メモリは、第１ソートメモリと、第２ソートメモリとを備えており、
   前記第１ソートメモリに前記第２変換部からのデータを格納している期間に、前記第２ソートメモリが前記第２メモリへデータを出力し、
   前記第２ソートメモリに前記第２変換部からのデータを格納している期間に、前記第１ソートメモリが前記第２メモリへデータを出力する、請求項１から請求項４のいずれか一項に記載のメモリ試験装置。
6. 前記第１メモリは、第１ソートメモリと、第２ソートメモリとを備えており、
   前記第１ソートメモリに前記第２変換部からのデータを格納している期間に、前記第２ソートメモリが前記第２メモリへデータを出力し、
   前記第２ソートメモリに前記第２変換部からのデータを格納している期間に、前記第１ソートメモリが前記第２メモリへデータを出力し、
   複数の前記第２カウントメモリが、前記第１および第２ソートメモリに対応して設けられており、
   前記第１ソートメモリに前記第２変換部からのデータを格納し、前記第２ソートメモリが前記第２メモリへデータを出力している期間に、前記加算部は、前記第２ソートメモリのそれぞれのデータ格納位置におけるデータを、一方の前記第２カウントメモリに格納されている各データ格納位置におけるフェイルビット数に加算して、加算後に得られた前記フェイルビット数を他方の前記第２カウントメモリに格納し、
   前記第２ソートメモリに前記第２変換部からのデータを格納し、前記第１ソートメモリが前記第２メモリへデータを出力している期間に、前記加算部は、前記第１ソートメモリのそれぞれのデータ格納位置におけるデータを、前記他方の第２カウントメモリに格納されている各データ格納位置におけるフェイルビット数に加算して、加算後に得られた前記フェイルビット数を前記一方の第２カウントメモリに格納する、請求項３に記載のメモリ試験装置。

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