JP4582982B2 - 基板の処理方法 - Google Patents
基板の処理方法 Download PDFInfo
- Publication number
- JP4582982B2 JP4582982B2 JP2001519482A JP2001519482A JP4582982B2 JP 4582982 B2 JP4582982 B2 JP 4582982B2 JP 2001519482 A JP2001519482 A JP 2001519482A JP 2001519482 A JP2001519482 A JP 2001519482A JP 4582982 B2 JP4582982 B2 JP 4582982B2
- Authority
- JP
- Japan
- Prior art keywords
- functional layer
- sacrificial oxidation
- oxidation step
- defect
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000758 substrate Substances 0.000 title claims description 98
- 238000003672 processing method Methods 0.000 title claims description 4
- 238000000034 method Methods 0.000 claims description 142
- 239000010410 layer Substances 0.000 claims description 115
- 230000003647 oxidation Effects 0.000 claims description 95
- 238000007254 oxidation reaction Methods 0.000 claims description 95
- 230000007547 defect Effects 0.000 claims description 90
- 239000000463 material Substances 0.000 claims description 62
- 239000010409 thin film Substances 0.000 claims description 57
- 239000002346 layers by function Substances 0.000 claims description 43
- 238000000137 annealing Methods 0.000 claims description 38
- 238000005498 polishing Methods 0.000 claims description 36
- 238000002513 implantation Methods 0.000 claims description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 25
- 229910052710 silicon Inorganic materials 0.000 claims description 25
- 239000010703 silicon Substances 0.000 claims description 25
- 239000004065 semiconductor Substances 0.000 claims description 15
- 238000004519 manufacturing process Methods 0.000 claims description 12
- 230000001590 oxidative effect Effects 0.000 claims description 11
- 238000005482 strain hardening Methods 0.000 claims description 7
- 230000005693 optoelectronics Effects 0.000 claims description 6
- 238000004377 microelectronic Methods 0.000 claims description 5
- 230000008569 process Effects 0.000 description 58
- 238000003776 cleavage reaction Methods 0.000 description 21
- 230000007017 scission Effects 0.000 description 21
- 125000004429 atom Chemical group 0.000 description 14
- 238000007517 polishing process Methods 0.000 description 14
- 230000003746 surface roughness Effects 0.000 description 12
- 239000000243 solution Substances 0.000 description 11
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 8
- 238000012545 processing Methods 0.000 description 8
- 239000013078 crystal Substances 0.000 description 7
- 238000002347 injection Methods 0.000 description 7
- 239000007924 injection Substances 0.000 description 7
- 239000012212 insulator Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000005259 measurement Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000012546 transfer Methods 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 230000002950 deficient Effects 0.000 description 3
- 239000010408 film Substances 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 230000008439 repair process Effects 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 238000005352 clarification Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 125000005843 halogen group Chemical group 0.000 description 1
- 230000009931 harmful effect Effects 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000011282 treatment Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/06—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising selenium or tellurium in uncombined form other than as impurities in semiconductor bodies of other materials
- H01L21/08—Preparation of the foundation plate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T428/00—Stock material or miscellaneous articles
- Y10T428/12—All metal or with adjacent metals
- Y10T428/12493—Composite; i.e., plural, adjacent, spatially distinct metal components [e.g., layers, joint, etc.]
- Y10T428/12528—Semiconductor component
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Formation Of Insulating Films (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Weting (AREA)
Description
【０００１】
本発明は、マイクロエレクトロニクス及び/又はオプトエレクトロニクス部品の製造を目的とする基板の処理方法に関する。
【０００２】
本発明はまた、係る方法により得られた基板にも関する。
【０００３】
より詳細には、本発明は、全体が半導体（例えばシリコン）若しくは全体が絶縁体（例えば石英）である基板、あるいは半導体層若しくは絶縁体層の積層体からなる基板の処理方法に関する。そのような基板としては、表面上に単一層（例えばエピタキシャル層）を形成してなる基板、あるいは製造工程がかなり進んだ段階において回路素子若しくは回路素子の一部を含んでなる基板のような不均一構造を持つ基板も含まれる。
【０００４】
この種の基板の表裏の少なくとも一方の面には、表面に形成される素子の少なくとも一部を形成する材料層が表面から或る深さまで存在している。この層をここでは「機能層」と称する。
【０００５】
この機能層の品質、特に表面粗さのような表面の品質は素子の品質を左右し、従って機能層の品質を向上させるために継続的な研究がなされてきている。
【０００６】
例えば国際公開ＷＯ９９／５３５２８号公報には、機能層の表面に対して平行な回転軸をもつローラーにより機能層の表面を研磨することが述べられている。しかしながら、このような研磨では、被研磨表面下の材料層に加工硬化欠陥などの欠陥が生じてしまう。
【０００７】
本発明の目的は、表面粗さと欠陥密度の双方に関して機能層の品質を向上させることにある。
【０００８】
この目的は、本発明によれば、少なくとも部分的に酸化可能材料で構成された機能層を表裏の少なくとも一方の面に備えたマイクロエレクトロニクス又はオプトエレクトロニクス用基板の処理方法において、
基板の表面から機能層を構成する材料を或る厚さに亘って除去する第１の犠牲的酸化工程と、
第１の犠牲的酸化工程を経た機能層表面を研磨する研磨工程と、
研磨された機能層表面から機能層を構成する材料を或る厚さに亘って再除去する第２の犠牲的酸化工程とを実行することにより解決される。
【０００９】
欠陥を含む材料層が表面粗さの大きい基板表面から或る厚さに亘って存在する場合、第１の犠牲的酸化工程はこの厚さ範囲の欠陥含有層を除去することを可能にするものである。
【００１０】
但し、この第１の犠牲的酸化工程においては、欠陥含有層を必ずしも完全に除去する必要は無く、大抵の場合はこの工程を経た表面の粗さも充分に低減したものとはならない。従って、第１の犠牲的酸化工程は、所望の表面粗さを得ることを可能にする研磨工程により補完することが好ましい。
【００１１】
続く第２の犠牲的酸化工程は、第１の犠牲的酸化工程と同様の作用で特に前記研磨工程によって欠陥が誘発された層及び/又は残存している欠陥含有層を除去することを可能にするものである。特に第２の犠牲的酸化工程を研磨後の表面から開始することにより、第２の犠牲的酸化工程を経た後の基板面の粗さは満足できる状態となり、マイクロエレクトロニクス又はオプトエレクトロニクス用途における機能層として利用し得るものとなる。
【００１２】
研磨により発生する欠陥の大半は、一般に１００Åを超える厚さ範囲の層に認められる。従って、材料層は表面から４００Å〜１０００Åの厚さ範囲に亘って第２の犠牲的酸化工程により除去することが好ましい。
【００１３】
以上のように、本発明は複数の犠牲的酸化工程と研磨工程との組合せからなるものである。これらの工程の各々は、欠陥密度が極度に高い機能層の一部を除去することに関与し、より詳細には第２の犠牲的酸化工程がそれに先行する研磨工程で生じた欠陥の修復に付随的に関与する。
【００１４】
本発明による方法は、研磨単独で基板処理を行う場合よりも更に有利である。前述のように、第２の犠牲的酸化工程は先行する研磨によって欠陥が発生した領域を除去することを可能にするものである。更にこの工程は先行する研磨によるその他の有害な影響を抑制することにも寄与する。これは、開始時に比較的厚い欠陥層が存在している場合、研磨ではこの欠陥層を除去するために長時間を要することに起因する。実際問題として、長時間の研磨は膜厚均一性の欠如に至る場合が殆どである。この欠点は、除去すべき材料の厚さが増大し、研磨工程が長くなればなるほど、益々深刻なものとなる。このことは、除去すべき厚さが１５０〜２００ｎｍに達する場合に顕著である。加えて、長時間の研磨が処理プロセスの進行を遅らせ、生産性の低下を招いてしまう。第１の犠牲的酸化工程は、大きな欠陥密度を持つ機能層の一部を除去することに少なからず関与しているため、本質的に表面粗さを減少させるに必要な程度にまで研磨工程を制限することで前記欠点を解消可能にしている。更に、所要の研磨量を抑制することにより、研磨により生じる欠陥を一層小規模なものにすることもできる。
【００１５】
以上のように、本発明による方法は、犠牲的酸化と研磨とによって材料を除去する特別に組み合わされた工程により、品質が改善された機能層、換言すれば欠陥密度が小さく、更には表面粗さが最適化された機能層を得ることを可能にするものである。これは、均一な基板厚さと最適効率とを維持したまま達成されることは述べるまでもない。
【００１６】
本発明による方法は、シリコンのような酸化可能な材料で構成された機能層の品質向上に有利に利用される。
【００１７】
この場合、第１の犠牲的酸化工程は、この欠陥含有材料の少なくとも一部の厚さ範囲に亘って酸化可能材料を酸化する工程と、それによって酸化された材料から酸化物を除去する工程とを含んでいる。
【００１８】
第２の犠牲的酸化工程は、研磨工程により欠陥が生じた材料の或る厚さ範囲に亘って酸化可能材料を酸化する工程と、それによって酸化された材料から酸化物を除去する工程とを含むことが好ましい。
【００１９】
従って本発明による方法は、研磨工程の前及び/又は後に基板の焼鈍工程を更に含むことが好ましい。
【００２０】
基板に対する焼鈍工程を研磨工程の前に行う場合、第１の犠牲的酸化工程の酸化工程は、この焼鈍工程の終了前に、それも焼鈍工程の少なくとも一部において基板の残りの部分を保護する酸化物層を形成し得るように行うことが好ましい。この場合、酸化物層は、焼鈍による或る種の有害な影響、例えば非酸化性雰囲気（窒素、アルゴン、真空等）下で熱処理（焼鈍）を受けた或る種の半導体表面で観察されるピット形成現象などから基板の残りの部分を保護するものである。このピット形成現象は、剥き出しの状態、即ち酸化物層で全く被覆されていない状態のシリコン表面に顕著に発生する。
【００２１】
これに対して焼鈍は、逆に酸化により発生した欠陥の修復を可能にするものである。
【００２２】
基板に対する焼鈍工程を研磨工程の後に行う場合、第２の犠牲的酸化工程の酸化工程は、第１の犠牲的酸化工程に関して述べたように基板の残りの部分を保護する酸化物層をこの焼鈍工程の終了前に形成するように行うことが好ましい。
【００２３】
本発明による方法は、酸化し難い材料で構成された機能層の品質向上に利用しても有効である。以下、特に請求の範囲の記載において「酸化可能材料」という用語は、所謂易酸化材料であっても難酸化材料であっても区別無く使用するものとする。
【００２４】
本発明における上述以外の特徴と目的及び利点は、添付図面を参照して以下に述べる実施形態の説明から明らかである。
【００２５】
尚、以下においては本発明を特にＳＭＡＲＴ−ＣＵＴ（登録商標）法として知られる基板製造法に関して詳述するが、本発明はこれに限定されるものではないことは述べるまでもない。
【００２６】
ＳＭＡＲＴ−ＣＵＴ法を実行する特定の方法の一つは、例えばフランス公開特許第２６８１４７２号公報に開示されている。
【００２７】
ＳＭＡＲＴ−ＣＵＴ法は、表裏の一方の面に半導体薄膜層を形成した基板の製造法である。
【００２８】
その態様の一つとしてＳＭＡＲＴ−ＣＵＴ法は、
半導体ウエハの一方の表面下の注入領域に原子を注入する工程と、
原子注入を受けた側のウエハ面を支持基板に密着接合する工程と、
注入領域のレベルにおいてウエハを劈開する工程とを備えており、これらの工程は、注入を受けた側の表面と注入領域との間に位置するウエハ部分を支持基板上に移載し、この支持基板上に半導体薄膜層を形成することを目的とするものである。
【００２９】
「原子を注入する」という表現は、原子種又はイオン種を材料に添加しうるあらゆる衝突を意味するものとするが、材料中においてこれら化学種は極大密度をとり、この極大密度は衝撃表面に対して所定の深さ位置に存在するものとする。原子種又はイオン種は、やはり極大値周囲に分布してなるエネルギーにより材料内に打ち込まれる。材料への原子種の注入は、イオンビーム注入装置、プラズマ浸漬注入装置等により実行可能である。また「劈開」という用語は、注入された化学種がこの材料中で極大密度をとる位置レベル又はその近傍における注入材料のあらゆる断裂を意味するものとする。この断裂は、必ずしも注入材料の結晶面に沿って発生する必要はない。
【００３０】
ＳＭＡＲＴ−ＣＵＴ法の特定用途においては、ＳＯＩ基板として知られるシリコン・オン・インシュレータ基板が作製される。
【００３１】
ＳＭＡＲＴ−ＣＵＴ法によりＳＯＩ基板を作製するには幾つかの方法が考えられる。
【００３２】
第１の方法では、シリコンウエハの注入面を絶縁酸化物層で被覆し、その移載先には例えば同様にシリコン製の支持基板を使用する。
【００３３】
第２の方法では、全体が半導体で構成されている薄膜を、絶縁層で被覆された支持基板又は全体が絶縁体（例えば石英）で構成された基板のいずれかの上に移載する。
【００３４】
第３の方法では、絶縁層で被覆された半導体薄膜を、やはり絶縁体で被覆された支持基板又は全体が絶縁体で構成された支持基板いずれかの上に移載する。
【００３５】
いずれの場合においても、劈開及び移載後、支持基板の一方の面上に半導体層を移載したＳＯＩ構造が得られ、半導体層の露出表面が劈開表面に相当する。その後、この劈開表面の粗さ及び移載半導体層の欠陥密度を減少させるために本発明による方法が有効に用いられる。
【００３６】
ここで、前記欠陥は、各種の手法（例えば発明者の名前を取ってＷｒｉｇｈｔ法、Ｓｅｃｃｏ法、Ｓｃｈｉｍｍｅｌ法として知られる方法等）により検出できる。以下、本明細書では、Ｓｅｃｃｏ法により検出した欠陥についてのみ考察することにする。
【００３７】
本発明による方法の幾つかの実施形態をＳＯＩ構造の作製に適用されるＳＭＡＲＴ−ＣＵＴ法との関連において以下に説明するが、これは本発明を限定する意図を持つものではない。
【００３８】
基本的なＳＯＩ構造を図１Ａに模式的に示す。この構造は基板１を含み、基板１はシリコン製の支持基板２と、シリコン酸化物製の絶縁層４と、支持基板２上に絶縁層４を介して積層されたシリコン薄膜層６とを備えている。
【００３９】
絶縁層４は支持基板２と薄膜層６との間に介在配置されている。この絶縁層４は、支持基板２及び／又は薄膜層６の酸化処理によって形成することができる。シリコンウエハから薄膜層６を劈開し、それを支持基板２上へ移載すると、この薄膜層６の露出表面は、平滑化処理を要する表面粗さを呈した劈開面８に相当する。更に、この劈開面８から或る厚さ範囲に亘って薄膜層６内は欠陥領域１２を呈している。この欠陥は、主に原子注入工程において劈開（材料の裂開等）により生じた欠陥であり、この欠陥を図１では三角形のマークで示してある。以下、これら欠陥を注入劈開欠陥２１と呼ぶことにする。注入劈開欠陥２１の発生を図２のグラフにより図式的に示す。或るエネルギーで注入された原子、例えば水素原子は、注入面１０から或る深さＲｐに位置する面近傍で被注入材料中に分布している。位置Ｒｐは、材料に注入された原子の密度プロファイルＮ（ｘ）における極大位置に一致し、これは注入面１０からの距離ｘの関数である。注入面１０から距離Ｒｐに位置する極大位置近傍の注入原子の密度分布Ｎ（ｘ）は、この位置Ｒｐの面から両方向に離れる距離に従って漸減する。例えば注入面下３００ｎｍの深さ位置に水素を注入する場合、前記漸減距離はＲｐ面の両側でそれぞれ約８０ｎｍに亘る。これに対して、図２に示すように注入面１０からの距離ｘの関数である欠陥密度Ｄ（ｘ）の極大位置は注入面１０から距離Ｄｅの位置に存在しており、この距離Ｄｅは距離Ｒｐよりも短い。
【００４０】
ここで、本発明においては、最終的な薄膜層６の厚さを所望値に維持しながら高い欠陥密度Ｄ（ｘ）を呈する材料部分の所定量を除去できるように、ＳＭＡＲＴ−ＣＵＴ法において従来よりも大きなエネルギーで原子を注入することも場合によっては必要となる可能性があることに注意すべきである。
【００４１】
劈開による断裂は、注入面１０から距離Ｒｐの位置にある面の近傍において生じるので、劈開されて支持基板２上に移載された後の薄膜層６に欠陥２１の大半が持ち込まれている。ここで、「近傍」とは、必ずしも距離Ｒｐの深さ位置の両側でほぼ等しく分布している領域を指すものではない。例えば、注入面１０から距離Ｒｐに位置する面と注入面１０との間に位置する部分において主に断裂が生じることも考えられる。一方、注入面１０に対し、注入面１０から距離Ｒｐの深さ位置にある面を超えて更に深い部分において主に断裂が発生する場合も考えられる。図１Ａに示した例では、劈開及び移載後の注入面１０は埋込みレベルにあり、劈開面８は露出状態にある。従って注入劈開欠陥２１は劈開面８近傍に位置する欠陥領域１２に集中している。
【００４２】
本発明による方法の第１実施形態では、主に図３のフローチャートに示す工程を経由する。この工程の主要プロセスは、第１犠牲的酸化工程１００と、それに続く研磨工程２００と、更にそれに続く第２犠牲的酸化工程３００とからなる。各犠牲的酸化工程１００、３００は、それぞれ酸化工程１１０又は３１０と、それに続く酸化物除去工程１２０又は３２０とに分けられる。
【００４３】
各酸化工程１１０、３１０は、７００℃〜１１００℃の温度範囲で行うことが好ましい。酸化工程１１０、３１０は、ドライ方式又はウェット方式のいずれでも実施可能である。ドライ方式による場合、酸化工程３１０Ａは例えば酸素ガス中で基板１を加熱することにより実施される。ウェット方式による場合は、酸化工程３１０Ａは例えば水蒸気を満たした雰囲気中で基板１を加熱することにより実施される。ドライ方式又はウェット方式による場合、当業者に知られている従来法に従って酸化性雰囲気として塩酸で満たすことも可能である。
【００４４】
ウェット方式は、積層欠陥、ＨＦ欠陥（ＨＦ欠陥とはフッ化水素酸浴中で基板を処理した後にＳＯＩ構造の埋込み酸化物中の装飾ハローによりその存在が検出される欠陥に与えられた呼び名である）等の欠陥を結晶構造内に殆ど発生させないので好ましい。
【００４５】
各酸化物除去工程１２０、３２０は溶液中で実施することが好ましい。この溶液は、例えば１０％又は２０％フッ化水素酸溶液である。一千〜数千Åの酸化物層を除去するには、基板１を前記溶液中に数分間浸漬すれば足りる。
【００４６】
その後、基板１に対して研磨工程２００を実行する。この研磨工程２００は、当業者に公知の技法である化学−機械的研磨法により実施することが好ましい。
【００４７】
研磨工程２００の終了後、基板１に対して第２の犠牲的酸化工程３００を実行する。この工程は第１の犠牲的酸化工程１００に類似している。研磨工程２００は、各犠牲的酸化工程１００、３００と共に、材料、特に欠陥含有材料部分の除去に寄与する。
【００４８】
本実施形態による工程プロセス中の基板１の構造変化を図１Ａ〜１Ｆに模式的に示してある。
【００４９】
前記第１の犠牲的酸化工程の酸化工程１１０が終了した状態では、劈開面８近傍に酸化物層１４が形成されている（図１Ｂ）。この酸化物層１４を図４の模式図に更に詳細に示す。厚さＥ０を持つこの酸化物層１４は、酸化される前のシリコンに相当する元の容積よりも大きな容積を有する。図４には、劈開面８の位置の下方に元の容積に対応する仮想面を破線で示してある。絶縁層４と酸化物層１４との間に残存するシリコン薄膜層６の厚さＥ１と、酸化物層１４の厚さＥ０との和は、酸化前のシリコン薄膜層６の厚さＥ２よりも大きい。
【００５０】
第１の犠牲的酸化工程の酸化工程１１０が終了したら、酸化物層１４を除去するために基板１に対して酸化物除去工程１２０を実行する。
【００５１】
第１の犠牲的酸化工程１００が全て完了した時点では、欠陥領域１２は大部分が除去されているが、通常は完全な除去には至らない。また、劈開面８の当初の表面粗さは第１の犠牲的酸化工程１００により軽減されてはいるものの、依然として満足する値よりも大き過ぎる（図１Ｃ）。従って基板１に対して研磨工程２００を実行する。
【００５２】
研磨工程２００は、図１Ｄに模式的に示すように薄膜層６の露出表面における表面粗さを更に低減することを可能にするものである。この研磨工程２００の完了時には表面粗さが非常に小さくなる。原子間力顕微鏡で測定すると、この表面粗さはｒｍｓ（root mean suare）値で１Å程度である。
【００５３】
但し、化学−機械的研磨は、研磨面１７下の材料の或る深さに亘って僅かにせよ加工硬化欠陥１５を発生させることがある。
【００５４】
この加工硬化は、基板１上の研磨パッド圧力やこのパッドの磨耗等の変動パラメーターに依存する。加工硬化欠陥１５は、顕微鏡（例えば原子間力顕微鏡）により表面傷として観察されるが、実際はＳｅｃｃｏ式顕在化法により顕在化可能な結晶欠陥配列からなる。また、研磨により発生する加工硬化欠陥１５の他に、注入劈開欠陥２１も残っている。このような複合欠陥を図５に模式的に示してある。研磨で生じた加工硬化欠陥１５は破線で示し、第１犠牲的酸化工程１００及び研磨工程２００後に残存している注入劈開欠陥２１を三角形マークで示す。
【００５５】
そこで、研磨工程２００の影響下で発生した欠陥１５と薄膜層６に残存している注入劈開欠陥２１とを含む材料部分を除去するために、基板１に対して第２の犠牲的酸化工程３００を実行する（図１Ｄ及び１Ｆ）。
【００５６】
第２の犠牲的酸化工程３００は第１の犠牲的酸化工程に類似している。但し、この工程は研磨後の表面に対して処理を開始するので、その酸化物除去工程３２０（図１Ｆ）が完了した後の薄膜層６の露出表面は満足のいく平滑度を呈することになる。
【００５７】
本発明の第１実施形態による処理が完了すると、薄膜層６における欠陥密度が大幅に減少したＳＯＩ構造を持つ基板１が得られる。
【００５８】
図６は本発明による方法の第２実施形態おける要部の工程プロセスを示しており、この場合、各犠牲的酸化工程は基板１に対する焼鈍工程（１３０、３３０）を含んでいる。
【００５９】
先に述べた第１実施形態の場合と同様に、本第２実施形態もＳＯＩ構造の製造に採用されるＳＭＡＲＴ−ＣＵＴ法との組合せにおいて以下に説明する。
【００６０】
「焼鈍」という用語は、機能層６を構成する材料の品質を向上させることを目的とするあらゆる熱的工程を意味する。ここでの焼鈍工程１３０、３３０は、一定温度又は可変温度で実施される熱処理とすることができる。後者の場合、焼鈍工程１３０、３３０は例えば温度を二値間で連続的に漸次変化させるか、温度を二値間で段階的に周期変化させるなどして実施することができる。
【００６１】
焼鈍工程１３０、３３０は、少なくとも部分的に１０００℃よりも高い温度で行うことが好ましく、更に好ましくは約１１００〜１２００℃の温度で行う。
【００６２】
焼鈍工程１３０、３３０は、非酸化性雰囲気で実施することが好ましい。この雰囲気は、アルゴン、窒素、水素等で構成することができ、あるいはこれらガスの混合ガスとすることもできる。また焼鈍工程１３０、３３０は真空下で実施することもできる。従って、焼鈍工程１３０、３３０中に薄膜層６の残りの部分を保護し、且つ前述ピット形成現象を回避するために、各犠牲的酸化工程１００、３００の酸化工程１１０、３１０は焼鈍工程１３０、３３０より前に実施することが好ましい。本発明の別の有利な実施形態では、これらの酸化工程を焼鈍工程１３０、３３０の昇温開始と共に開始し、焼鈍工程の終了より前に終了させる。
【００６３】
基板１に対する焼鈍工程１３０、３３０は、この基板１の準備処理及び製造プロセスにおける先行工程で薄膜層６に生じた欠陥を修復することを可能にするものである。更に詳しくは、焼鈍工程１３０、３３０は各酸化物層１４の形成過程において薄膜層６に生じた積層欠陥やＨＦ欠陥等の結晶欠陥を焼鈍で修復するような温度及び時間で実行することが好ましい。
【００６４】
更に焼鈍工程１３０、３３０は、ＳＭＡＲＴ−ＣＵＴ法において移載された薄膜層６とその支持基板２との間の界面の接合強度を強化するという利点も呈するものである。
【００６５】
薄膜層６に残存する欠陥の密度は、図６に示したような本発明の一実施形態に従って基板１を処理すると更に著しく減少する。
【００６６】
特に第２の犠牲的酸化工程３００が寄与する電気的特性の向上を比較するために電気的測定を行った。この目的にため、図７に示すように、第２の犠牲的酸化工程３００を経た基板１と経ていない基板１における薄膜層６の露出表面上にそれぞれキャパシタンス構造を作製した。
【００６７】
両者とも、キャパシタンス構造はゲート酸化物方式とした。即ちこの構造は、薄膜層６の露出表面上に形成した絶縁酸化物層１１と、この絶縁酸化物層１１上に重ねた電極１３とからなっている。
【００６８】
次いで前記キャパシタンス構造について測定した絶縁破壊電圧を無欠陥材料、即ち、原子注入も劈開も受けていない材料上に作製したキャパシタンス構造について測定した基準破壊電圧と比較した。その結果、第２の犠牲的酸化工程３００を経ていないＳＯＩ構造と、５０ｎｍの酸化物を形成及び除去する第２の犠牲的酸化工程３００を経たＳＯＩ構造の上にそれぞれ作製したキャパシタンス構造では、いずれも無欠陥材料上に作製したキャパシタンス構造よりも大きな破壊周波数を示したが、２００ｎｍの酸化物を形成及び除去する第２の犠牲的酸化工程３００を経たＳＯＩ構造上に作製したキャパシタンス構造では、無欠陥材料上に作製したキャパシタンス構造に匹敵する破壊周波数を示すことが判明した。破壊周波数という概念は、前記キャパシタンス構造の試験中に通常の使用条件と同一条件下で或る周波数において予期せぬ破壊が観察されるという事実を踏まえたものである。換言すれば、この測定結果は、２００ｎｍの酸化物を形成及び除去する第２の犠牲的酸化工程３００を経た材料上に作製したキャパシタンス構造の破壊特性が無欠陥材料上に作製したキャパシタンス構造の破壊特性と実質的に等しいことを意味している。
【００６９】
このことは、充分な厚さの材料が除去される焼鈍工程３３０を含む第２の犠牲的酸化工程３００を含む本発明の方法を経た薄膜層６は、実質的に欠陥を持たないことを示している。
【００７０】
欠陥密度は、Ｓｅｃｃｏ溶液を使用して欠陥を顕在化させることにより測定可能であり、その溶液組成は当業者には公知である。例えば、４０００Åの膜厚のシリコン酸化物上に２０００Åの膜厚のシリコンを積層したＳＯＩ基板１を出発材料とした場合のＳｅｃｃｏ溶液を使用する標準的な欠陥顕在化法を図８に模式的に示す。この方法は、
・薄膜層６から１１００〜１９００Åのシリコンをエッチングで除去し、より迅速には材料（特に研磨工程２００で発生した結晶欠陥を含む材料）中の結晶欠陥についてこの薄膜層６を選択的にエッチングするために、前記欠陥部分に相当する孔１９が絶縁層４に到達するまで基板１をＳｅｃｃｏ溶液に１２〜２３秒間浸漬する工程Ａと、
・先行する工程Ａで生じた孔１９を絶縁層４において広げるためのエッチングをするために、基板１をフッ化水素酸溶液に浸漬する工程Ｂと、
・薄膜層６の残りの部分を除去し、孔１９を支持基板２内部まで広げるために基板１をＳｅｃｃｏ溶液に再び浸漬する工程Ｃと、
・絶縁層４を完全に除去するために基板１をフッ化水素酸溶液に再び浸漬する工程Ｄとを備えている。
【００７１】
支持基板２に残存する孔１９は、顕微鏡下で数えることができるほど充分に大きなものである。
【００７２】
ここで、工程Ａの後に残存する薄膜層６の厚さは、本方法による欠陥密度の測定に与える影響が極めて大きいので、特に厳密に制御する必要がある。
【００７３】
図９のグラフは、本発明に係る焼鈍工程３３０を伴う第２の犠牲的酸化工程３００を経た基板１と経ていない基板とに関して、前述のように顕在化された孔１９の計数結果を工程Ａの後に残存する薄膜層６の厚さの関数で示している。更に詳しくは、図中の各点は工程Ａの後に残存する薄膜層６の厚さに対して顕微鏡下で測定された欠陥密度に相当し、この残存薄膜層６の厚さが薄いほど、より多くの欠陥が顕在化されていることに注目すべきである。従って、薄膜層６の厚さ全域に亘って一定である筈の欠陥の体積密度に関して、それに対応する曲線は工程Ａの後に残存する薄膜層６の厚さが大きな値になるほど減少すべきものである。
【００７４】
図９において、鎖線で示す曲線は上記Ｓｅｃｃｏ法による処理の前に３６５０Åの移載薄膜層６を持つ基板１に対して焼鈍を伴う犠牲的酸化工程（６５０Åの薄膜層６を除去）とそれに続く研磨工程（９５０Åの薄層６を除去）とを適用して２０５０Åの薄膜層６とした従来法による基板１における実測結果である。工程Ａの後に残存する薄膜層６の厚さが小さい値になるに従って、この曲線の立ち上りが大きくなることが判明している。この立ち上りは、研磨工程２００により誘発された表面欠陥によるものである。
【００７５】
図９において実線で示す曲線は、４３００Åの移載薄膜層６を持つ基板１に対して上記Ｓｅｃｃｏ法による処理の前に焼鈍を伴う第１の犠牲的酸化工程１００（６５０Åの薄層６を除去）と、それに続く研磨工程２００（９５０Åの薄層６を除去）と、更に焼鈍を伴う第２の犠牲的酸化工程３００（６５０Åの薄層６を除去）とからなる本発明の方法を適用して２０５０Åの薄膜層６とした基板１における実測結果である。鎖線の曲線において見られたような工程Ａの後に残存する薄膜層６の厚さの低い値側での大きな立ちあがりが消失していることが確認された。従って、本発明による方法を適用した基板１の機能層６には、研磨工程２００により誘発された欠陥１５はもはや実質的に存在していない。また実線の曲線における基底レベルは破線の曲線における基底レベルよりもほぼ一桁下方に位置していることも注目すべきである。これは、原子注入及び劈開の各工程において生じた残留欠陥が、本発明の方法により効果的に除去されたことによるものと考えられる。
【００７６】
本発明による方法を適用した基板１について測定したＳｅｃｃｏ欠陥の表面密度は、残存薄膜層６の厚さ全域に亘って５×１０２ｃｍ−２未満である。
【００７７】
以上のように、ＳＭＡＲＴ−ＣＵＴ法によりＳＯＩ基板１を作製する場合に、５×１０２ｃｍ−２を超えるＳｅｃｃｏ欠陥表面密度に相当する欠陥密度を持ち、研磨工程２００で発生した欠陥を含むシリコン層部分が第２の犠牲的酸化工程３００により効果的に除去され、同時に一つの基板から例えば欠陥密度の極めて小さなシリコン薄膜層６が生み出されるものである。
【００７８】
例えば水素存在下で熱処理（焼鈍）したシリコン又は所謂「低ＣＯＰ」シリコン、即ちＣＯＰ（Crystal Originated Particle）欠陥が低密度のシリコン、或いはＣＯＰ欠陥が低レベルであるＦＺ又はＣＺシリコンにおけるエピタキシャルシリコン薄膜層についても同様の結果が得られることは自明である。
【００７９】
驚くべきことに、前述の本発明による方法の第２実施形態によって絶縁層４となる埋込み酸化物及び薄膜層６の所謂「エッジフォール」現象を排除しうることも更に確認されている。このエッジフォール現象は、第２の犠牲的酸化工程３００を含まない従来のＳＭＡＲＴ−ＣＵＴ法により作製されたＳＯＩ基板において埋込み酸化物及び薄膜層６に由来する粒子及び細片が剥離することにより発生する。これは、図１０Ａに模式的に示すように、絶縁層となる埋込み酸化物層４と薄膜層６とが第１の犠牲的酸化工程１００の後に基板１のエッジ近傍において傾斜した断面形態を呈することに起因する。これら層４、６それぞれの先端部、更に具体的には移載された薄膜層６の先端部は、この種の基板１上にエレクトロニクス又はオプトエレクトロニクス素子を製造する際の各種加工プロセスにおいて基板１から分離してしまう虞れがある。
【００８０】
一方、第２の犠牲的酸化工程３００を行うと、図１０Ｂに示すように、特に薄膜層６の先端部に絶縁体となる埋込み酸化物層４からの延長物として酸化物が生成する。このことは、基本的に下部絶縁層４となる埋込み酸化物から容易に剥離しがちな薄膜層６の脆いエッジ先端部の存在を無くすことができることを意味している。
【００８１】
前述の本発明による方法の第１及び第２実施形態はＳＭＡＲＴ−ＣＵＴ法により得られるＳＯＩ薄膜層６の品質向上を目的とする用途に関連している。また以上の説明は、４０００Åのシリコン酸化物からなる絶縁層４上に約２０００Åのシリコンからなる薄膜層６を設けたＳＯＩ構造に対する本発明の第２実施形態の適用に関して特に詳細に記述した。この厚さの薄膜層６を得るには、７０〜１００ｋｅＶのエネルギーで水素原子を注入する必要がある。更に厚い薄膜層６を得るには、原子を更に深く、換言すれば更に大きなエネルギーで注入する必要がある。しかしながら、原子をより深く注入するほど薄膜層６における原子の密度分布が拡散し、原子注入に関連する欠陥密度もまた拡散する。従って本発明の方法により除去すべき欠陥含有材料の厚さが対応して大きくなることは述べるまでもない。従って、本発明において前述の除去すべき厚さの値は決して限定を意図するものでないことは明らかである。
【００８２】
また、本発明方法は前述以外の他の用途においても適用可能である。一般に、本発明による方法は、下部材料の品質を維持しながらその表面層を除去する必要のある殆ど全ての製膜技術に有用である。焼鈍工程１３０、３３０を含む本発明による方法の実施形態において既に述べたように、本発明に伴って行われる焼鈍処理は場合により下部材料の品質を向上させ得る修復作用も有している。
【００８３】
本発明による方法は、図示の例としてシリコンを例に挙げて説明してきたが、これまで説明してきた本発明の方法は、シリコン以外の材料、特に他の半導体材料にも全面的に適用しうることは明らかである。
【００８４】
本発明による方法の一実施形態において、各犠牲的酸化工程は基板の焼鈍工程を含むものとして説明してきたが、犠牲的酸化工程の一方のみが焼鈍工程を含む場合であっても、本発明の範囲を逸脱しないことは明らかである。従って、本発明の方法における他の変形実施形態としては、第１又は第２の犠牲的酸化工程の一方のみに既述の如き焼鈍工程を含む方法も挙げることができる。
【図面の簡単な説明】
【図１】 本発明による方法の第１実施形態に従って処理される際の基板の構造変化を示す模式断面図である。
【図２】 ＳＭＡＲＴ−ＣＵＴ法で作製した基板における注入原子の密度と、注入により生じた欠陥の密度とを注入時の衝撃表面に対する距離の関数として表した模式図である。
【図３】 図１に対応する工程プロセスの要部を示すフローチャート図である。
【図４】 図３に示した工程プロセスにおける酸化工程を経た基板１の断面構造を示す模式図である。
【図５】 図３に示した工程プロセスにおける第２の犠牲的酸化工程における基板構造の変化を示す模式斜視図である。
【図６】 本発明による方法の第２実施形態に係る工程プロセスの要部を示すフローチャート図である。
【図７】 図６に示した工程プロセスにおける第２の酸化工程を経た基板と経ていない基板とにおけるキャパシタンス構造の作製を断面で示す模式図である。
【図８】 Ｓｅｃｃｏ法として知られる技法により処理される際の基板構造の変化を断面で示す模式図である。
【図９】 図８に示した技法により判明した表面欠陥密度を、この技法の第１工程後に残存する層の厚さの関数として示すグラフである。
【図１０】 図６に示した工程プロセスにおける第２の犠牲的酸化工程中における基板のエッジ部分における構造変化を示す模式図である。
本発明は、マイクロエレクトロニクス及び/又はオプトエレクトロニクス部品の製造を目的とする基板の処理方法に関する。
【０００２】
本発明はまた、係る方法により得られた基板にも関する。
【０００３】
より詳細には、本発明は、全体が半導体（例えばシリコン）若しくは全体が絶縁体（例えば石英）である基板、あるいは半導体層若しくは絶縁体層の積層体からなる基板の処理方法に関する。そのような基板としては、表面上に単一層（例えばエピタキシャル層）を形成してなる基板、あるいは製造工程がかなり進んだ段階において回路素子若しくは回路素子の一部を含んでなる基板のような不均一構造を持つ基板も含まれる。
【０００４】
この種の基板の表裏の少なくとも一方の面には、表面に形成される素子の少なくとも一部を形成する材料層が表面から或る深さまで存在している。この層をここでは「機能層」と称する。
【０００５】
この機能層の品質、特に表面粗さのような表面の品質は素子の品質を左右し、従って機能層の品質を向上させるために継続的な研究がなされてきている。
【０００６】
例えば国際公開ＷＯ９９／５３５２８号公報には、機能層の表面に対して平行な回転軸をもつローラーにより機能層の表面を研磨することが述べられている。しかしながら、このような研磨では、被研磨表面下の材料層に加工硬化欠陥などの欠陥が生じてしまう。
【０００７】
本発明の目的は、表面粗さと欠陥密度の双方に関して機能層の品質を向上させることにある。
【０００８】
この目的は、本発明によれば、少なくとも部分的に酸化可能材料で構成された機能層を表裏の少なくとも一方の面に備えたマイクロエレクトロニクス又はオプトエレクトロニクス用基板の処理方法において、
基板の表面から機能層を構成する材料を或る厚さに亘って除去する第１の犠牲的酸化工程と、
第１の犠牲的酸化工程を経た機能層表面を研磨する研磨工程と、
研磨された機能層表面から機能層を構成する材料を或る厚さに亘って再除去する第２の犠牲的酸化工程とを実行することにより解決される。
【０００９】
欠陥を含む材料層が表面粗さの大きい基板表面から或る厚さに亘って存在する場合、第１の犠牲的酸化工程はこの厚さ範囲の欠陥含有層を除去することを可能にするものである。
【００１０】
但し、この第１の犠牲的酸化工程においては、欠陥含有層を必ずしも完全に除去する必要は無く、大抵の場合はこの工程を経た表面の粗さも充分に低減したものとはならない。従って、第１の犠牲的酸化工程は、所望の表面粗さを得ることを可能にする研磨工程により補完することが好ましい。
【００１１】
続く第２の犠牲的酸化工程は、第１の犠牲的酸化工程と同様の作用で特に前記研磨工程によって欠陥が誘発された層及び/又は残存している欠陥含有層を除去することを可能にするものである。特に第２の犠牲的酸化工程を研磨後の表面から開始することにより、第２の犠牲的酸化工程を経た後の基板面の粗さは満足できる状態となり、マイクロエレクトロニクス又はオプトエレクトロニクス用途における機能層として利用し得るものとなる。
【００１２】
研磨により発生する欠陥の大半は、一般に１００Åを超える厚さ範囲の層に認められる。従って、材料層は表面から４００Å〜１０００Åの厚さ範囲に亘って第２の犠牲的酸化工程により除去することが好ましい。
【００１３】
以上のように、本発明は複数の犠牲的酸化工程と研磨工程との組合せからなるものである。これらの工程の各々は、欠陥密度が極度に高い機能層の一部を除去することに関与し、より詳細には第２の犠牲的酸化工程がそれに先行する研磨工程で生じた欠陥の修復に付随的に関与する。
【００１４】
本発明による方法は、研磨単独で基板処理を行う場合よりも更に有利である。前述のように、第２の犠牲的酸化工程は先行する研磨によって欠陥が発生した領域を除去することを可能にするものである。更にこの工程は先行する研磨によるその他の有害な影響を抑制することにも寄与する。これは、開始時に比較的厚い欠陥層が存在している場合、研磨ではこの欠陥層を除去するために長時間を要することに起因する。実際問題として、長時間の研磨は膜厚均一性の欠如に至る場合が殆どである。この欠点は、除去すべき材料の厚さが増大し、研磨工程が長くなればなるほど、益々深刻なものとなる。このことは、除去すべき厚さが１５０〜２００ｎｍに達する場合に顕著である。加えて、長時間の研磨が処理プロセスの進行を遅らせ、生産性の低下を招いてしまう。第１の犠牲的酸化工程は、大きな欠陥密度を持つ機能層の一部を除去することに少なからず関与しているため、本質的に表面粗さを減少させるに必要な程度にまで研磨工程を制限することで前記欠点を解消可能にしている。更に、所要の研磨量を抑制することにより、研磨により生じる欠陥を一層小規模なものにすることもできる。
【００１５】
以上のように、本発明による方法は、犠牲的酸化と研磨とによって材料を除去する特別に組み合わされた工程により、品質が改善された機能層、換言すれば欠陥密度が小さく、更には表面粗さが最適化された機能層を得ることを可能にするものである。これは、均一な基板厚さと最適効率とを維持したまま達成されることは述べるまでもない。
【００１６】
本発明による方法は、シリコンのような酸化可能な材料で構成された機能層の品質向上に有利に利用される。
【００１７】
この場合、第１の犠牲的酸化工程は、この欠陥含有材料の少なくとも一部の厚さ範囲に亘って酸化可能材料を酸化する工程と、それによって酸化された材料から酸化物を除去する工程とを含んでいる。
【００１８】
第２の犠牲的酸化工程は、研磨工程により欠陥が生じた材料の或る厚さ範囲に亘って酸化可能材料を酸化する工程と、それによって酸化された材料から酸化物を除去する工程とを含むことが好ましい。
【００１９】
従って本発明による方法は、研磨工程の前及び/又は後に基板の焼鈍工程を更に含むことが好ましい。
【００２０】
基板に対する焼鈍工程を研磨工程の前に行う場合、第１の犠牲的酸化工程の酸化工程は、この焼鈍工程の終了前に、それも焼鈍工程の少なくとも一部において基板の残りの部分を保護する酸化物層を形成し得るように行うことが好ましい。この場合、酸化物層は、焼鈍による或る種の有害な影響、例えば非酸化性雰囲気（窒素、アルゴン、真空等）下で熱処理（焼鈍）を受けた或る種の半導体表面で観察されるピット形成現象などから基板の残りの部分を保護するものである。このピット形成現象は、剥き出しの状態、即ち酸化物層で全く被覆されていない状態のシリコン表面に顕著に発生する。
【００２１】
これに対して焼鈍は、逆に酸化により発生した欠陥の修復を可能にするものである。
【００２２】
基板に対する焼鈍工程を研磨工程の後に行う場合、第２の犠牲的酸化工程の酸化工程は、第１の犠牲的酸化工程に関して述べたように基板の残りの部分を保護する酸化物層をこの焼鈍工程の終了前に形成するように行うことが好ましい。
【００２３】
本発明による方法は、酸化し難い材料で構成された機能層の品質向上に利用しても有効である。以下、特に請求の範囲の記載において「酸化可能材料」という用語は、所謂易酸化材料であっても難酸化材料であっても区別無く使用するものとする。
【００２４】
本発明における上述以外の特徴と目的及び利点は、添付図面を参照して以下に述べる実施形態の説明から明らかである。
【００２５】
尚、以下においては本発明を特にＳＭＡＲＴ−ＣＵＴ（登録商標）法として知られる基板製造法に関して詳述するが、本発明はこれに限定されるものではないことは述べるまでもない。
【００２６】
ＳＭＡＲＴ−ＣＵＴ法を実行する特定の方法の一つは、例えばフランス公開特許第２６８１４７２号公報に開示されている。
【００２７】
ＳＭＡＲＴ−ＣＵＴ法は、表裏の一方の面に半導体薄膜層を形成した基板の製造法である。
【００２８】
その態様の一つとしてＳＭＡＲＴ−ＣＵＴ法は、
半導体ウエハの一方の表面下の注入領域に原子を注入する工程と、
原子注入を受けた側のウエハ面を支持基板に密着接合する工程と、
注入領域のレベルにおいてウエハを劈開する工程とを備えており、これらの工程は、注入を受けた側の表面と注入領域との間に位置するウエハ部分を支持基板上に移載し、この支持基板上に半導体薄膜層を形成することを目的とするものである。
【００２９】
「原子を注入する」という表現は、原子種又はイオン種を材料に添加しうるあらゆる衝突を意味するものとするが、材料中においてこれら化学種は極大密度をとり、この極大密度は衝撃表面に対して所定の深さ位置に存在するものとする。原子種又はイオン種は、やはり極大値周囲に分布してなるエネルギーにより材料内に打ち込まれる。材料への原子種の注入は、イオンビーム注入装置、プラズマ浸漬注入装置等により実行可能である。また「劈開」という用語は、注入された化学種がこの材料中で極大密度をとる位置レベル又はその近傍における注入材料のあらゆる断裂を意味するものとする。この断裂は、必ずしも注入材料の結晶面に沿って発生する必要はない。
【００３０】
ＳＭＡＲＴ−ＣＵＴ法の特定用途においては、ＳＯＩ基板として知られるシリコン・オン・インシュレータ基板が作製される。
【００３１】
ＳＭＡＲＴ−ＣＵＴ法によりＳＯＩ基板を作製するには幾つかの方法が考えられる。
【００３２】
第１の方法では、シリコンウエハの注入面を絶縁酸化物層で被覆し、その移載先には例えば同様にシリコン製の支持基板を使用する。
【００３３】
第２の方法では、全体が半導体で構成されている薄膜を、絶縁層で被覆された支持基板又は全体が絶縁体（例えば石英）で構成された基板のいずれかの上に移載する。
【００３４】
第３の方法では、絶縁層で被覆された半導体薄膜を、やはり絶縁体で被覆された支持基板又は全体が絶縁体で構成された支持基板いずれかの上に移載する。
【００３５】
いずれの場合においても、劈開及び移載後、支持基板の一方の面上に半導体層を移載したＳＯＩ構造が得られ、半導体層の露出表面が劈開表面に相当する。その後、この劈開表面の粗さ及び移載半導体層の欠陥密度を減少させるために本発明による方法が有効に用いられる。
【００３６】
ここで、前記欠陥は、各種の手法（例えば発明者の名前を取ってＷｒｉｇｈｔ法、Ｓｅｃｃｏ法、Ｓｃｈｉｍｍｅｌ法として知られる方法等）により検出できる。以下、本明細書では、Ｓｅｃｃｏ法により検出した欠陥についてのみ考察することにする。
【００３７】
本発明による方法の幾つかの実施形態をＳＯＩ構造の作製に適用されるＳＭＡＲＴ−ＣＵＴ法との関連において以下に説明するが、これは本発明を限定する意図を持つものではない。
【００３８】
基本的なＳＯＩ構造を図１Ａに模式的に示す。この構造は基板１を含み、基板１はシリコン製の支持基板２と、シリコン酸化物製の絶縁層４と、支持基板２上に絶縁層４を介して積層されたシリコン薄膜層６とを備えている。
【００３９】
絶縁層４は支持基板２と薄膜層６との間に介在配置されている。この絶縁層４は、支持基板２及び／又は薄膜層６の酸化処理によって形成することができる。シリコンウエハから薄膜層６を劈開し、それを支持基板２上へ移載すると、この薄膜層６の露出表面は、平滑化処理を要する表面粗さを呈した劈開面８に相当する。更に、この劈開面８から或る厚さ範囲に亘って薄膜層６内は欠陥領域１２を呈している。この欠陥は、主に原子注入工程において劈開（材料の裂開等）により生じた欠陥であり、この欠陥を図１では三角形のマークで示してある。以下、これら欠陥を注入劈開欠陥２１と呼ぶことにする。注入劈開欠陥２１の発生を図２のグラフにより図式的に示す。或るエネルギーで注入された原子、例えば水素原子は、注入面１０から或る深さＲｐに位置する面近傍で被注入材料中に分布している。位置Ｒｐは、材料に注入された原子の密度プロファイルＮ（ｘ）における極大位置に一致し、これは注入面１０からの距離ｘの関数である。注入面１０から距離Ｒｐに位置する極大位置近傍の注入原子の密度分布Ｎ（ｘ）は、この位置Ｒｐの面から両方向に離れる距離に従って漸減する。例えば注入面下３００ｎｍの深さ位置に水素を注入する場合、前記漸減距離はＲｐ面の両側でそれぞれ約８０ｎｍに亘る。これに対して、図２に示すように注入面１０からの距離ｘの関数である欠陥密度Ｄ（ｘ）の極大位置は注入面１０から距離Ｄｅの位置に存在しており、この距離Ｄｅは距離Ｒｐよりも短い。
【００４０】
ここで、本発明においては、最終的な薄膜層６の厚さを所望値に維持しながら高い欠陥密度Ｄ（ｘ）を呈する材料部分の所定量を除去できるように、ＳＭＡＲＴ−ＣＵＴ法において従来よりも大きなエネルギーで原子を注入することも場合によっては必要となる可能性があることに注意すべきである。
【００４１】
劈開による断裂は、注入面１０から距離Ｒｐの位置にある面の近傍において生じるので、劈開されて支持基板２上に移載された後の薄膜層６に欠陥２１の大半が持ち込まれている。ここで、「近傍」とは、必ずしも距離Ｒｐの深さ位置の両側でほぼ等しく分布している領域を指すものではない。例えば、注入面１０から距離Ｒｐに位置する面と注入面１０との間に位置する部分において主に断裂が生じることも考えられる。一方、注入面１０に対し、注入面１０から距離Ｒｐの深さ位置にある面を超えて更に深い部分において主に断裂が発生する場合も考えられる。図１Ａに示した例では、劈開及び移載後の注入面１０は埋込みレベルにあり、劈開面８は露出状態にある。従って注入劈開欠陥２１は劈開面８近傍に位置する欠陥領域１２に集中している。
【００４２】
本発明による方法の第１実施形態では、主に図３のフローチャートに示す工程を経由する。この工程の主要プロセスは、第１犠牲的酸化工程１００と、それに続く研磨工程２００と、更にそれに続く第２犠牲的酸化工程３００とからなる。各犠牲的酸化工程１００、３００は、それぞれ酸化工程１１０又は３１０と、それに続く酸化物除去工程１２０又は３２０とに分けられる。
【００４３】
各酸化工程１１０、３１０は、７００℃〜１１００℃の温度範囲で行うことが好ましい。酸化工程１１０、３１０は、ドライ方式又はウェット方式のいずれでも実施可能である。ドライ方式による場合、酸化工程３１０Ａは例えば酸素ガス中で基板１を加熱することにより実施される。ウェット方式による場合は、酸化工程３１０Ａは例えば水蒸気を満たした雰囲気中で基板１を加熱することにより実施される。ドライ方式又はウェット方式による場合、当業者に知られている従来法に従って酸化性雰囲気として塩酸で満たすことも可能である。
【００４４】
ウェット方式は、積層欠陥、ＨＦ欠陥（ＨＦ欠陥とはフッ化水素酸浴中で基板を処理した後にＳＯＩ構造の埋込み酸化物中の装飾ハローによりその存在が検出される欠陥に与えられた呼び名である）等の欠陥を結晶構造内に殆ど発生させないので好ましい。
【００４５】
各酸化物除去工程１２０、３２０は溶液中で実施することが好ましい。この溶液は、例えば１０％又は２０％フッ化水素酸溶液である。一千〜数千Åの酸化物層を除去するには、基板１を前記溶液中に数分間浸漬すれば足りる。
【００４６】
その後、基板１に対して研磨工程２００を実行する。この研磨工程２００は、当業者に公知の技法である化学−機械的研磨法により実施することが好ましい。
【００４７】
研磨工程２００の終了後、基板１に対して第２の犠牲的酸化工程３００を実行する。この工程は第１の犠牲的酸化工程１００に類似している。研磨工程２００は、各犠牲的酸化工程１００、３００と共に、材料、特に欠陥含有材料部分の除去に寄与する。
【００４８】
本実施形態による工程プロセス中の基板１の構造変化を図１Ａ〜１Ｆに模式的に示してある。
【００４９】
前記第１の犠牲的酸化工程の酸化工程１１０が終了した状態では、劈開面８近傍に酸化物層１４が形成されている（図１Ｂ）。この酸化物層１４を図４の模式図に更に詳細に示す。厚さＥ０を持つこの酸化物層１４は、酸化される前のシリコンに相当する元の容積よりも大きな容積を有する。図４には、劈開面８の位置の下方に元の容積に対応する仮想面を破線で示してある。絶縁層４と酸化物層１４との間に残存するシリコン薄膜層６の厚さＥ１と、酸化物層１４の厚さＥ０との和は、酸化前のシリコン薄膜層６の厚さＥ２よりも大きい。
【００５０】
第１の犠牲的酸化工程の酸化工程１１０が終了したら、酸化物層１４を除去するために基板１に対して酸化物除去工程１２０を実行する。
【００５１】
第１の犠牲的酸化工程１００が全て完了した時点では、欠陥領域１２は大部分が除去されているが、通常は完全な除去には至らない。また、劈開面８の当初の表面粗さは第１の犠牲的酸化工程１００により軽減されてはいるものの、依然として満足する値よりも大き過ぎる（図１Ｃ）。従って基板１に対して研磨工程２００を実行する。
【００５２】
研磨工程２００は、図１Ｄに模式的に示すように薄膜層６の露出表面における表面粗さを更に低減することを可能にするものである。この研磨工程２００の完了時には表面粗さが非常に小さくなる。原子間力顕微鏡で測定すると、この表面粗さはｒｍｓ（root mean suare）値で１Å程度である。
【００５３】
但し、化学−機械的研磨は、研磨面１７下の材料の或る深さに亘って僅かにせよ加工硬化欠陥１５を発生させることがある。
【００５４】
この加工硬化は、基板１上の研磨パッド圧力やこのパッドの磨耗等の変動パラメーターに依存する。加工硬化欠陥１５は、顕微鏡（例えば原子間力顕微鏡）により表面傷として観察されるが、実際はＳｅｃｃｏ式顕在化法により顕在化可能な結晶欠陥配列からなる。また、研磨により発生する加工硬化欠陥１５の他に、注入劈開欠陥２１も残っている。このような複合欠陥を図５に模式的に示してある。研磨で生じた加工硬化欠陥１５は破線で示し、第１犠牲的酸化工程１００及び研磨工程２００後に残存している注入劈開欠陥２１を三角形マークで示す。
【００５５】
そこで、研磨工程２００の影響下で発生した欠陥１５と薄膜層６に残存している注入劈開欠陥２１とを含む材料部分を除去するために、基板１に対して第２の犠牲的酸化工程３００を実行する（図１Ｄ及び１Ｆ）。
【００５６】
第２の犠牲的酸化工程３００は第１の犠牲的酸化工程に類似している。但し、この工程は研磨後の表面に対して処理を開始するので、その酸化物除去工程３２０（図１Ｆ）が完了した後の薄膜層６の露出表面は満足のいく平滑度を呈することになる。
【００５７】
本発明の第１実施形態による処理が完了すると、薄膜層６における欠陥密度が大幅に減少したＳＯＩ構造を持つ基板１が得られる。
【００５８】
図６は本発明による方法の第２実施形態おける要部の工程プロセスを示しており、この場合、各犠牲的酸化工程は基板１に対する焼鈍工程（１３０、３３０）を含んでいる。
【００５９】
先に述べた第１実施形態の場合と同様に、本第２実施形態もＳＯＩ構造の製造に採用されるＳＭＡＲＴ−ＣＵＴ法との組合せにおいて以下に説明する。
【００６０】
「焼鈍」という用語は、機能層６を構成する材料の品質を向上させることを目的とするあらゆる熱的工程を意味する。ここでの焼鈍工程１３０、３３０は、一定温度又は可変温度で実施される熱処理とすることができる。後者の場合、焼鈍工程１３０、３３０は例えば温度を二値間で連続的に漸次変化させるか、温度を二値間で段階的に周期変化させるなどして実施することができる。
【００６１】
焼鈍工程１３０、３３０は、少なくとも部分的に１０００℃よりも高い温度で行うことが好ましく、更に好ましくは約１１００〜１２００℃の温度で行う。
【００６２】
焼鈍工程１３０、３３０は、非酸化性雰囲気で実施することが好ましい。この雰囲気は、アルゴン、窒素、水素等で構成することができ、あるいはこれらガスの混合ガスとすることもできる。また焼鈍工程１３０、３３０は真空下で実施することもできる。従って、焼鈍工程１３０、３３０中に薄膜層６の残りの部分を保護し、且つ前述ピット形成現象を回避するために、各犠牲的酸化工程１００、３００の酸化工程１１０、３１０は焼鈍工程１３０、３３０より前に実施することが好ましい。本発明の別の有利な実施形態では、これらの酸化工程を焼鈍工程１３０、３３０の昇温開始と共に開始し、焼鈍工程の終了より前に終了させる。
【００６３】
基板１に対する焼鈍工程１３０、３３０は、この基板１の準備処理及び製造プロセスにおける先行工程で薄膜層６に生じた欠陥を修復することを可能にするものである。更に詳しくは、焼鈍工程１３０、３３０は各酸化物層１４の形成過程において薄膜層６に生じた積層欠陥やＨＦ欠陥等の結晶欠陥を焼鈍で修復するような温度及び時間で実行することが好ましい。
【００６４】
更に焼鈍工程１３０、３３０は、ＳＭＡＲＴ−ＣＵＴ法において移載された薄膜層６とその支持基板２との間の界面の接合強度を強化するという利点も呈するものである。
【００６５】
薄膜層６に残存する欠陥の密度は、図６に示したような本発明の一実施形態に従って基板１を処理すると更に著しく減少する。
【００６６】
特に第２の犠牲的酸化工程３００が寄与する電気的特性の向上を比較するために電気的測定を行った。この目的にため、図７に示すように、第２の犠牲的酸化工程３００を経た基板１と経ていない基板１における薄膜層６の露出表面上にそれぞれキャパシタンス構造を作製した。
【００６７】
両者とも、キャパシタンス構造はゲート酸化物方式とした。即ちこの構造は、薄膜層６の露出表面上に形成した絶縁酸化物層１１と、この絶縁酸化物層１１上に重ねた電極１３とからなっている。
【００６８】
次いで前記キャパシタンス構造について測定した絶縁破壊電圧を無欠陥材料、即ち、原子注入も劈開も受けていない材料上に作製したキャパシタンス構造について測定した基準破壊電圧と比較した。その結果、第２の犠牲的酸化工程３００を経ていないＳＯＩ構造と、５０ｎｍの酸化物を形成及び除去する第２の犠牲的酸化工程３００を経たＳＯＩ構造の上にそれぞれ作製したキャパシタンス構造では、いずれも無欠陥材料上に作製したキャパシタンス構造よりも大きな破壊周波数を示したが、２００ｎｍの酸化物を形成及び除去する第２の犠牲的酸化工程３００を経たＳＯＩ構造上に作製したキャパシタンス構造では、無欠陥材料上に作製したキャパシタンス構造に匹敵する破壊周波数を示すことが判明した。破壊周波数という概念は、前記キャパシタンス構造の試験中に通常の使用条件と同一条件下で或る周波数において予期せぬ破壊が観察されるという事実を踏まえたものである。換言すれば、この測定結果は、２００ｎｍの酸化物を形成及び除去する第２の犠牲的酸化工程３００を経た材料上に作製したキャパシタンス構造の破壊特性が無欠陥材料上に作製したキャパシタンス構造の破壊特性と実質的に等しいことを意味している。
【００６９】
このことは、充分な厚さの材料が除去される焼鈍工程３３０を含む第２の犠牲的酸化工程３００を含む本発明の方法を経た薄膜層６は、実質的に欠陥を持たないことを示している。
【００７０】
欠陥密度は、Ｓｅｃｃｏ溶液を使用して欠陥を顕在化させることにより測定可能であり、その溶液組成は当業者には公知である。例えば、４０００Åの膜厚のシリコン酸化物上に２０００Åの膜厚のシリコンを積層したＳＯＩ基板１を出発材料とした場合のＳｅｃｃｏ溶液を使用する標準的な欠陥顕在化法を図８に模式的に示す。この方法は、
・薄膜層６から１１００〜１９００Åのシリコンをエッチングで除去し、より迅速には材料（特に研磨工程２００で発生した結晶欠陥を含む材料）中の結晶欠陥についてこの薄膜層６を選択的にエッチングするために、前記欠陥部分に相当する孔１９が絶縁層４に到達するまで基板１をＳｅｃｃｏ溶液に１２〜２３秒間浸漬する工程Ａと、
・先行する工程Ａで生じた孔１９を絶縁層４において広げるためのエッチングをするために、基板１をフッ化水素酸溶液に浸漬する工程Ｂと、
・薄膜層６の残りの部分を除去し、孔１９を支持基板２内部まで広げるために基板１をＳｅｃｃｏ溶液に再び浸漬する工程Ｃと、
・絶縁層４を完全に除去するために基板１をフッ化水素酸溶液に再び浸漬する工程Ｄとを備えている。
【００７１】
支持基板２に残存する孔１９は、顕微鏡下で数えることができるほど充分に大きなものである。
【００７２】
ここで、工程Ａの後に残存する薄膜層６の厚さは、本方法による欠陥密度の測定に与える影響が極めて大きいので、特に厳密に制御する必要がある。
【００７３】
図９のグラフは、本発明に係る焼鈍工程３３０を伴う第２の犠牲的酸化工程３００を経た基板１と経ていない基板とに関して、前述のように顕在化された孔１９の計数結果を工程Ａの後に残存する薄膜層６の厚さの関数で示している。更に詳しくは、図中の各点は工程Ａの後に残存する薄膜層６の厚さに対して顕微鏡下で測定された欠陥密度に相当し、この残存薄膜層６の厚さが薄いほど、より多くの欠陥が顕在化されていることに注目すべきである。従って、薄膜層６の厚さ全域に亘って一定である筈の欠陥の体積密度に関して、それに対応する曲線は工程Ａの後に残存する薄膜層６の厚さが大きな値になるほど減少すべきものである。
【００７４】
図９において、鎖線で示す曲線は上記Ｓｅｃｃｏ法による処理の前に３６５０Åの移載薄膜層６を持つ基板１に対して焼鈍を伴う犠牲的酸化工程（６５０Åの薄膜層６を除去）とそれに続く研磨工程（９５０Åの薄層６を除去）とを適用して２０５０Åの薄膜層６とした従来法による基板１における実測結果である。工程Ａの後に残存する薄膜層６の厚さが小さい値になるに従って、この曲線の立ち上りが大きくなることが判明している。この立ち上りは、研磨工程２００により誘発された表面欠陥によるものである。
【００７５】
図９において実線で示す曲線は、４３００Åの移載薄膜層６を持つ基板１に対して上記Ｓｅｃｃｏ法による処理の前に焼鈍を伴う第１の犠牲的酸化工程１００（６５０Åの薄層６を除去）と、それに続く研磨工程２００（９５０Åの薄層６を除去）と、更に焼鈍を伴う第２の犠牲的酸化工程３００（６５０Åの薄層６を除去）とからなる本発明の方法を適用して２０５０Åの薄膜層６とした基板１における実測結果である。鎖線の曲線において見られたような工程Ａの後に残存する薄膜層６の厚さの低い値側での大きな立ちあがりが消失していることが確認された。従って、本発明による方法を適用した基板１の機能層６には、研磨工程２００により誘発された欠陥１５はもはや実質的に存在していない。また実線の曲線における基底レベルは破線の曲線における基底レベルよりもほぼ一桁下方に位置していることも注目すべきである。これは、原子注入及び劈開の各工程において生じた残留欠陥が、本発明の方法により効果的に除去されたことによるものと考えられる。
【００７６】
本発明による方法を適用した基板１について測定したＳｅｃｃｏ欠陥の表面密度は、残存薄膜層６の厚さ全域に亘って５×１０２ｃｍ−２未満である。
【００７７】
以上のように、ＳＭＡＲＴ−ＣＵＴ法によりＳＯＩ基板１を作製する場合に、５×１０２ｃｍ−２を超えるＳｅｃｃｏ欠陥表面密度に相当する欠陥密度を持ち、研磨工程２００で発生した欠陥を含むシリコン層部分が第２の犠牲的酸化工程３００により効果的に除去され、同時に一つの基板から例えば欠陥密度の極めて小さなシリコン薄膜層６が生み出されるものである。
【００７８】
例えば水素存在下で熱処理（焼鈍）したシリコン又は所謂「低ＣＯＰ」シリコン、即ちＣＯＰ（Crystal Originated Particle）欠陥が低密度のシリコン、或いはＣＯＰ欠陥が低レベルであるＦＺ又はＣＺシリコンにおけるエピタキシャルシリコン薄膜層についても同様の結果が得られることは自明である。
【００７９】
驚くべきことに、前述の本発明による方法の第２実施形態によって絶縁層４となる埋込み酸化物及び薄膜層６の所謂「エッジフォール」現象を排除しうることも更に確認されている。このエッジフォール現象は、第２の犠牲的酸化工程３００を含まない従来のＳＭＡＲＴ−ＣＵＴ法により作製されたＳＯＩ基板において埋込み酸化物及び薄膜層６に由来する粒子及び細片が剥離することにより発生する。これは、図１０Ａに模式的に示すように、絶縁層となる埋込み酸化物層４と薄膜層６とが第１の犠牲的酸化工程１００の後に基板１のエッジ近傍において傾斜した断面形態を呈することに起因する。これら層４、６それぞれの先端部、更に具体的には移載された薄膜層６の先端部は、この種の基板１上にエレクトロニクス又はオプトエレクトロニクス素子を製造する際の各種加工プロセスにおいて基板１から分離してしまう虞れがある。
【００８０】
一方、第２の犠牲的酸化工程３００を行うと、図１０Ｂに示すように、特に薄膜層６の先端部に絶縁体となる埋込み酸化物層４からの延長物として酸化物が生成する。このことは、基本的に下部絶縁層４となる埋込み酸化物から容易に剥離しがちな薄膜層６の脆いエッジ先端部の存在を無くすことができることを意味している。
【００８１】
前述の本発明による方法の第１及び第２実施形態はＳＭＡＲＴ−ＣＵＴ法により得られるＳＯＩ薄膜層６の品質向上を目的とする用途に関連している。また以上の説明は、４０００Åのシリコン酸化物からなる絶縁層４上に約２０００Åのシリコンからなる薄膜層６を設けたＳＯＩ構造に対する本発明の第２実施形態の適用に関して特に詳細に記述した。この厚さの薄膜層６を得るには、７０〜１００ｋｅＶのエネルギーで水素原子を注入する必要がある。更に厚い薄膜層６を得るには、原子を更に深く、換言すれば更に大きなエネルギーで注入する必要がある。しかしながら、原子をより深く注入するほど薄膜層６における原子の密度分布が拡散し、原子注入に関連する欠陥密度もまた拡散する。従って本発明の方法により除去すべき欠陥含有材料の厚さが対応して大きくなることは述べるまでもない。従って、本発明において前述の除去すべき厚さの値は決して限定を意図するものでないことは明らかである。
【００８２】
また、本発明方法は前述以外の他の用途においても適用可能である。一般に、本発明による方法は、下部材料の品質を維持しながらその表面層を除去する必要のある殆ど全ての製膜技術に有用である。焼鈍工程１３０、３３０を含む本発明による方法の実施形態において既に述べたように、本発明に伴って行われる焼鈍処理は場合により下部材料の品質を向上させ得る修復作用も有している。
【００８３】
本発明による方法は、図示の例としてシリコンを例に挙げて説明してきたが、これまで説明してきた本発明の方法は、シリコン以外の材料、特に他の半導体材料にも全面的に適用しうることは明らかである。
【００８４】
本発明による方法の一実施形態において、各犠牲的酸化工程は基板の焼鈍工程を含むものとして説明してきたが、犠牲的酸化工程の一方のみが焼鈍工程を含む場合であっても、本発明の範囲を逸脱しないことは明らかである。従って、本発明の方法における他の変形実施形態としては、第１又は第２の犠牲的酸化工程の一方のみに既述の如き焼鈍工程を含む方法も挙げることができる。
【図面の簡単な説明】
【図１】 本発明による方法の第１実施形態に従って処理される際の基板の構造変化を示す模式断面図である。
【図２】 ＳＭＡＲＴ−ＣＵＴ法で作製した基板における注入原子の密度と、注入により生じた欠陥の密度とを注入時の衝撃表面に対する距離の関数として表した模式図である。
【図３】 図１に対応する工程プロセスの要部を示すフローチャート図である。
【図４】 図３に示した工程プロセスにおける酸化工程を経た基板１の断面構造を示す模式図である。
【図５】 図３に示した工程プロセスにおける第２の犠牲的酸化工程における基板構造の変化を示す模式斜視図である。
【図６】 本発明による方法の第２実施形態に係る工程プロセスの要部を示すフローチャート図である。
【図７】 図６に示した工程プロセスにおける第２の酸化工程を経た基板と経ていない基板とにおけるキャパシタンス構造の作製を断面で示す模式図である。
【図８】 Ｓｅｃｃｏ法として知られる技法により処理される際の基板構造の変化を断面で示す模式図である。
【図９】 図８に示した技法により判明した表面欠陥密度を、この技法の第１工程後に残存する層の厚さの関数として示すグラフである。
【図１０】 図６に示した工程プロセスにおける第２の犠牲的酸化工程中における基板のエッジ部分における構造変化を示す模式図である。
Claims (10)
- 回路素子の製造を目的として少なくとも部分的に酸化可能半導体材料で構成された機能層（６）を少なくとも表裏の一方の面に備えると共にこの面の近傍の機能層内に第１の欠陥（２１）を含むマイクロエレクトロニクス又はオプトエレクトロニクス用基板（１）の構造品質を改善する処理方法において、
機能層（６）の表面から機能層を構成する材料を前記第１の欠陥（２１）の少なくとも一部と共に或る厚さに亘って除去する第１の犠牲的酸化工程（１００）と、
第１の犠牲的酸化工程（１００）を経た機能層表面を研磨し、該表面近傍の機能層中に特に加工硬化欠陥を含む第２の欠陥（１５）を生み出す研磨工程（２００）と、
機能層（６）の表面から機能層を構成する材料を前記第２の欠陥の少なくとも一部と共に或る厚さに亘って再除去する第２の犠牲的酸化工程（３００）とを備え、
第１の犠牲的酸化工程と第２の犠牲的酸化工程が、それぞれ前記機能層の酸化後の表面に対する非酸化性雰囲気中での焼鈍工程を含んでいることを特徴とする処理方法。 - 第１の犠牲的酸化工程（１００）が、前記機能層の表面を前記第１の欠陥（２１）を含む厚さ部分の少なくとも一部に亘って酸化する酸化工程（１１０）と、それによって酸化された材料部分を除去する工程（１２０）とを備えたことを特徴とする請求項１に記載の方法。
- 第２の犠牲的酸化工程（３００）が、前記機能層の表面を前記第２の欠陥（１５）を含む厚さ部分の少なくとも一部に亘って酸化する酸化工程（３１０）と、それによって酸化された材料部分を除去する工程（３２０）とを備えたことを特徴とする請求項１又は２のいずれか１項に記載の方法。
- 第１の犠牲的酸化工程（１００）が、前記機能層の表面を前記第１の欠陥（２１）を含む厚さ部分の少なくとも一部に亘って酸化する酸化工程（１１０）と、それによって酸化された材料部分を除去する工程（１２０）とを備え、第２の犠牲的酸化工程（３００）が、前記機能層の表面を前記第２の欠陥（１５）を含む厚さ部分の少なくとも一部に亘って酸化する酸化工程（３１０）と、それによって酸化された材料部分を除去する工程（３２０）とを備え、各犠牲的酸化工程（１００、３００）の各酸化工程（１１０、３１０）が、それぞれの焼鈍工程（１３０、３３０）の昇温開始と共に開始されて該焼鈍工程の終了より前に終了されることを特徴とする請求項１に記載の方法。
- 各犠牲的酸化工程（１００、３００）の各酸化工程（１１０、３１０）が、焼鈍工程（１３０、３３０）の終了前に基板（１）の残りの部分を保護する酸化物層（１４）を形成するものであることを特徴とする請求項４に記載の方法。
- 第２の犠牲的酸化工程（３００）により、材料層を１００Åを超える厚さに亘って除去することを特徴とする請求項１〜５のいずれか１項に記載の方法。
- 第２の犠牲的酸化工程（３００）により、材料層を４００Å〜１０００Åの範囲内の厚さに亘って除去することを特徴とする請求項６に記載の方法。
- 回路素子の製造を目的として少なくとも部分的に酸化可能半導体材料で構成された機能層（６）を少なくとも表裏の一方の面に備えたマイクロエレクトロニクス又はオプトエレクトロニクス用基板（１）を製造する方法において、
前記機能層を形成するための半導体ウエハの一方の表面下の注入領域に原子を注入する工程と、
この原子注入を受けた側のウエハ面を支持基板（２）に密着させる工程と、
前記ウエハの一部の厚さ部分を前記支持基板（２）上に移載して支持基板上に機能層（６）を構成する薄膜層を形成するために前記注入領域のレベルにおいて前記ウエハを劈開させる工程と、
機能層（６）の表面から機能層を構成する材料を或る厚さに亘って除去する第１の犠牲的酸化工程（１００）と、
第１の犠牲的酸化工程（１００）を経た機能層表面を研磨する研磨工程（２００）と、
研磨工程（２００）を経た機能層（６）の表面から機能層を構成する材料を或る厚さに亘って再除去する第２の犠牲的酸化工程（３００）とを備え、
第１の犠牲的酸化工程と第２の犠牲的酸化工程が、それぞれ前記機能層の酸化後の表面に対する非酸化性雰囲気中での焼鈍工程を含んでいることを特徴とする方法。 - 機能層（６）がシリコンからなる請求項１〜８のいずれか１項に記載の方法。
- ５×１０２ｃｍ−２を超える欠陥表面密度に相当する欠陥密度を持つシリコン層を第２の犠牲的酸化工程（３００）により除去することを特徴とする請求項８に記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9910668A FR2797714B1 (fr) | 1999-08-20 | 1999-08-20 | Procede de traitement de substrats pour la microelectronique et substrats obtenus par ce procede |
| FR99/10668 | 1999-08-20 | ||
| PCT/FR2000/002331 WO2001015218A1 (fr) | 1999-08-20 | 2000-08-17 | Procede de traitement de substrats pour la micro-electronique et substrats obtenus par ce procede |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003510799A JP2003510799A (ja) | 2003-03-18 |
| JP4582982B2 true JP4582982B2 (ja) | 2010-11-17 |
Family
ID=9549261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001519482A Expired - Lifetime JP4582982B2 (ja) | 1999-08-20 | 2000-08-17 | 基板の処理方法 |
Country Status (9)
| Country | Link |
|---|---|
| US (2) | US6902988B2 (ja) |
| EP (1) | EP1208593B1 (ja) |
| JP (1) | JP4582982B2 (ja) |
| KR (1) | KR100752467B1 (ja) |
| DE (1) | DE60045636D1 (ja) |
| FR (1) | FR2797714B1 (ja) |
| MY (1) | MY125775A (ja) |
| TW (1) | TW530378B (ja) |
| WO (1) | WO2001015218A1 (ja) |
Families Citing this family (48)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2842648B1 (fr) * | 2002-07-18 | 2005-01-14 | Commissariat Energie Atomique | Procede de transfert d'une couche mince electriquement active |
| EP1547143B1 (en) * | 2002-08-12 | 2010-10-13 | S.O.I.Tec Silicon on Insulator Technologies | A method of preparing a thin layer, the method including a step of correcting thickness by sacrificial oxidation, and an associated machine |
| FR2843487B1 (fr) * | 2002-08-12 | 2005-10-14 | Procede d'elaboration de couche mince comprenant une etape de correction d'epaisseur par oxydation sacrificielle, et machine associee | |
| FR2843486B1 (fr) * | 2002-08-12 | 2005-09-23 | Soitec Silicon On Insulator | Procede d'elaboration de couches minces de semi-conducteur comprenant une etape de finition |
| US6908774B2 (en) | 2002-08-12 | 2005-06-21 | S.O. I. Tec Silicon On Insulator Technologies S.A. | Method and apparatus for adjusting the thickness of a thin layer of semiconductor material |
| JP4382438B2 (ja) * | 2002-11-14 | 2009-12-16 | 株式会社東芝 | 半導体ウェーハの検査方法、半導体装置の開発方法、半導体装置の製造方法、および半導体ウェーハ処理装置 |
| FR2849269B1 (fr) * | 2002-12-20 | 2005-07-29 | Soitec Silicon On Insulator | Procede de realisation de cavites dans une plaque de silicium |
| FR2852143B1 (fr) | 2003-03-04 | 2005-10-14 | Soitec Silicon On Insulator | Procede de traitement preventif de la couronne d'une tranche multicouche |
| FR2855909B1 (fr) | 2003-06-06 | 2005-08-26 | Soitec Silicon On Insulator | Procede d'obtention concomitante d'au moins une paire de structures comprenant au moins une couche utile reportee sur un substrat |
| DE10326578B4 (de) * | 2003-06-12 | 2006-01-19 | Siltronic Ag | Verfahren zur Herstellung einer SOI-Scheibe |
| EP1571241A1 (en) | 2004-03-01 | 2005-09-07 | S.O.I.T.E.C. Silicon on Insulator Technologies | Method of manufacturing a wafer |
| JP4407384B2 (ja) * | 2004-05-28 | 2010-02-03 | 株式会社Ｓｕｍｃｏ | Ｓｏｉ基板の製造方法 |
| KR100914898B1 (ko) * | 2004-12-28 | 2009-08-31 | 에스오아이테크 실리콘 온 인슐레이터 테크놀로지스 | 낮은 홀들의 밀도를 가지는 박막을 구현하는 방법 |
| ATE441206T1 (de) * | 2004-12-28 | 2009-09-15 | Soitec Silicon On Insulator | Verfahren zum erhalten einer dünnen schicht mit einer geringen dichte von líchern |
| FR2884647B1 (fr) * | 2005-04-15 | 2008-02-22 | Soitec Silicon On Insulator | Traitement de plaques de semi-conducteurs |
| FR2893446B1 (fr) * | 2005-11-16 | 2008-02-15 | Soitec Silicon Insulator Techn | TRAITEMENT DE COUCHE DE SiGe POUR GRAVURE SELECTIVE |
| FR2895563B1 (fr) * | 2005-12-22 | 2008-04-04 | Soitec Silicon On Insulator | Procede de simplification d'une sequence de finition et structure obtenue par le procede |
| JP2008028070A (ja) | 2006-07-20 | 2008-02-07 | Sumco Corp | 貼り合わせウェーハの製造方法 |
| DE112008000862T5 (de) * | 2007-03-30 | 2010-03-11 | Microstaq, Inc., Austin | Vorgesteuertes Mikroschieberventil |
| CN101668973B (zh) * | 2007-03-31 | 2013-03-13 | 盾安美斯泰克公司(美国) | 先导式滑阀 |
| EP2105957A3 (en) * | 2008-03-26 | 2011-01-19 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing soi substrate and method for manufacturing semiconductor device |
| FR2934925B1 (fr) * | 2008-08-06 | 2011-02-25 | Soitec Silicon On Insulator | Procede de fabrication d'une structure comprernant une etape d'implantations d'ions pour stabiliser l'interface de collage. |
| JP2011530683A (ja) * | 2008-08-09 | 2011-12-22 | マイクラスタック、インク | 改良型のマイクロバルブ・デバイス |
| EP2161741B1 (en) | 2008-09-03 | 2014-06-11 | Soitec | Method for fabricating a semiconductor on insulator substrate with reduced SECCO defect density |
| WO2010062852A1 (en) * | 2008-11-26 | 2010-06-03 | Memc Electronic Materials, Inc. | Method for processing a silicon-on-insulator structure |
| CN102308131B (zh) | 2008-12-06 | 2014-01-08 | 盾安美斯泰克有限公司 | 流体流动控制组件 |
| FR2943458B1 (fr) * | 2009-03-18 | 2011-06-10 | Soitec Silicon On Insulator | Procede de finition d'un substrat de type "silicium sur isolant" soi |
| WO2010117874A2 (en) | 2009-04-05 | 2010-10-14 | Microstaq, Inc. | Method and structure for optimizing heat exchanger performance |
| CN102575782B (zh) | 2009-08-17 | 2014-04-09 | 盾安美斯泰克股份有限公司 | 微型机械装置和控制方法 |
| JP5522175B2 (ja) * | 2009-09-04 | 2014-06-18 | 信越半導体株式会社 | Ｓｏｉウェーハの製造方法 |
| CN102792419B (zh) | 2010-01-28 | 2015-08-05 | 盾安美斯泰克股份有限公司 | 高温选择性融合接合的工艺与构造 |
| WO2011094302A2 (en) * | 2010-01-28 | 2011-08-04 | Microstaq, Inc. | Process for reconditioning semiconductor surface to facilitate bonding |
| GB2499969A (en) | 2010-06-25 | 2013-09-11 | Cambridge Display Tech Ltd | Composition comprising an organic semiconducting material and a triplet-accepting material |
| WO2011161425A1 (en) | 2010-06-25 | 2011-12-29 | Cambridge Display Technonogy Limited | Organic light-emitting device and method |
| US8996141B1 (en) | 2010-08-26 | 2015-03-31 | Dunan Microstaq, Inc. | Adaptive predictive functional controller |
| JP5927894B2 (ja) * | 2011-12-15 | 2016-06-01 | 信越半導体株式会社 | Ｓｏｉウェーハの製造方法 |
| US8925793B2 (en) | 2012-01-05 | 2015-01-06 | Dunan Microstaq, Inc. | Method for making a solder joint |
| JP2013143407A (ja) * | 2012-01-06 | 2013-07-22 | Shin Etsu Handotai Co Ltd | 貼り合わせｓｏｉウェーハの製造方法 |
| FR2987166B1 (fr) | 2012-02-16 | 2017-05-12 | Soitec Silicon On Insulator | Procede de transfert d'une couche |
| US9136134B2 (en) | 2012-02-22 | 2015-09-15 | Soitec | Methods of providing thin layers of crystalline semiconductor material, and related structures and devices |
| US9140613B2 (en) | 2012-03-16 | 2015-09-22 | Zhejiang Dunan Hetian Metal Co., Ltd. | Superheat sensor |
| JP5096634B2 (ja) * | 2012-06-14 | 2012-12-12 | ソイテック | 低いホール密度を有する薄層を得るための方法 |
| FR3007891B1 (fr) * | 2013-06-28 | 2016-11-25 | Soitec Silicon On Insulator | Procede de fabrication d'une structure composite |
| US9188375B2 (en) | 2013-12-04 | 2015-11-17 | Zhejiang Dunan Hetian Metal Co., Ltd. | Control element and check valve assembly |
| JP2016082093A (ja) * | 2014-10-17 | 2016-05-16 | 信越半導体株式会社 | 貼り合わせウェーハの製造方法 |
| JP6601119B2 (ja) * | 2015-10-05 | 2019-11-06 | 株式会社Ｓｕｍｃｏ | エピタキシャルウェーハ裏面検査装置およびそれを用いたエピタキシャルウェーハ裏面検査方法 |
| FR3103055A1 (fr) * | 2019-11-08 | 2021-05-14 | Soitec | Procédé de finition d’une couche semi-conductrice monocristalline transférée sur un substrat receveur |
| FR3133104A1 (fr) * | 2022-02-28 | 2023-09-01 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Procédé de collage par activation de surface par bombardement d’ions ou d’atomes d’une première surface d’un premier substrat à une deuxième surface d’un deuxième substrat |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5911631A (ja) | 1982-07-12 | 1984-01-21 | Nec Corp | 半導体装置の製造方法 |
| JPS6278829A (ja) | 1985-09-30 | 1987-04-11 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| DE3677735D1 (de) * | 1985-12-17 | 1991-04-04 | Max Planck Gesellschaft | Verfahren zur herstellung von halbleitersubstraten. |
| DE69127582T2 (de) * | 1990-05-18 | 1998-03-26 | Fujitsu Ltd | Verfahren zur Herstellung eines Halbleitersubstrates und Verfahren zur Herstellung einer Halbleiteranordnung unter Verwendung dieses Substrates |
| FR2681472B1 (fr) * | 1991-09-18 | 1993-10-29 | Commissariat Energie Atomique | Procede de fabrication de films minces de materiau semiconducteur. |
| US5589422A (en) * | 1993-01-15 | 1996-12-31 | Intel Corporation | Controlled, gas phase process for removal of trace metal contamination and for removal of a semiconductor layer |
| JPH07183477A (ja) * | 1993-12-22 | 1995-07-21 | Nec Corp | 半導体基板の製造方法 |
| JP3078720B2 (ja) * | 1994-11-02 | 2000-08-21 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US5696020A (en) * | 1994-11-23 | 1997-12-09 | Electronics And Telecommunications Research Institute | Method for fabricating semiconductor device isolation region using a trench mask |
| JPH08250469A (ja) | 1995-03-08 | 1996-09-27 | Hitachi Ltd | プラズマエッチング装置 |
| JPH09260620A (ja) * | 1996-03-25 | 1997-10-03 | Shin Etsu Handotai Co Ltd | 結合ウエーハの製造方法およびこの方法で製造される結合ウエーハ |
| JP3602679B2 (ja) * | 1997-02-26 | 2004-12-15 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
| JPH10275905A (ja) | 1997-03-31 | 1998-10-13 | Mitsubishi Electric Corp | シリコンウェーハの製造方法およびシリコンウェーハ |
| JPH1197379A (ja) * | 1997-07-25 | 1999-04-09 | Denso Corp | 半導体基板及び半導体基板の製造方法 |
| JP3324469B2 (ja) * | 1997-09-26 | 2002-09-17 | 信越半導体株式会社 | Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ |
| JP3451908B2 (ja) * | 1997-11-05 | 2003-09-29 | 信越半導体株式会社 | Ｓｏｉウエーハの熱処理方法およびｓｏｉウエーハ |
| JPH11204452A (ja) * | 1998-01-13 | 1999-07-30 | Mitsubishi Electric Corp | 半導体基板の処理方法および半導体基板 |
| SG71903A1 (en) * | 1998-01-30 | 2000-04-18 | Canon Kk | Process of reclamation of soi substrate and reproduced substrate |
| FR2777115B1 (fr) * | 1998-04-07 | 2001-07-13 | Commissariat Energie Atomique | Procede de traitement de substrats semi-conducteurs et structures obtenues par ce procede |
| US6221774B1 (en) * | 1998-04-10 | 2001-04-24 | Silicon Genesis Corporation | Method for surface treatment of substrates |
| JP3697106B2 (ja) * | 1998-05-15 | 2005-09-21 | キヤノン株式会社 | 半導体基板の作製方法及び半導体薄膜の作製方法 |
| JP2000022159A (ja) * | 1998-07-02 | 2000-01-21 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP3358550B2 (ja) * | 1998-07-07 | 2002-12-24 | 信越半導体株式会社 | Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ |
| JP2002022159A (ja) | 2000-07-07 | 2002-01-23 | Matsushita Electric Ind Co Ltd | 一酸化炭素の検知装置 |
-
1999
- 1999-08-20 FR FR9910668A patent/FR2797714B1/fr not_active Expired - Lifetime
-
2000
- 2000-08-16 MY MYPI20003741A patent/MY125775A/en unknown
- 2000-08-17 WO PCT/FR2000/002331 patent/WO2001015218A1/fr active Application Filing
- 2000-08-17 EP EP00958697A patent/EP1208593B1/fr not_active Expired - Lifetime
- 2000-08-17 DE DE60045636T patent/DE60045636D1/de not_active Expired - Lifetime
- 2000-08-17 KR KR1020027002225A patent/KR100752467B1/ko active IP Right Grant
- 2000-08-17 JP JP2001519482A patent/JP4582982B2/ja not_active Expired - Lifetime
- 2000-10-05 TW TW089116692A patent/TW530378B/zh not_active IP Right Cessation
-
2002
- 2002-12-13 US US10/318,304 patent/US6902988B2/en not_active Expired - Lifetime
-
2005
- 2005-02-24 US US11/063,867 patent/US7235427B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE60045636D1 (de) | 2011-03-31 |
| FR2797714A1 (fr) | 2001-02-23 |
| US7235427B2 (en) | 2007-06-26 |
| MY125775A (en) | 2006-08-30 |
| US20040115905A1 (en) | 2004-06-17 |
| KR20020031412A (ko) | 2002-05-01 |
| WO2001015218A1 (fr) | 2001-03-01 |
| KR100752467B1 (ko) | 2007-08-24 |
| JP2003510799A (ja) | 2003-03-18 |
| EP1208593B1 (fr) | 2011-02-16 |
| US20050208322A1 (en) | 2005-09-22 |
| US6902988B2 (en) | 2005-06-07 |
| EP1208593A1 (fr) | 2002-05-29 |
| FR2797714B1 (fr) | 2001-10-26 |
| TW530378B (en) | 2003-05-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4582982B2 (ja) | 基板の処理方法 | |
| JP4479010B2 (ja) | 半導体基板の熱処理方法 | |
| US7029993B1 (en) | Method for treating substrates for microelectronics and substrates obtained according to said method | |
| KR100874724B1 (ko) | 접합 웨이퍼의 제조방법 | |
| US6962858B2 (en) | Method for reducing free surface roughness of a semiconductor wafer | |
| EP1635396B1 (en) | Laminated semiconductor substrate and process for producing the same | |
| US6903032B2 (en) | Method for preparing a semiconductor wafer surface | |
| JP3911901B2 (ja) | Ｓｏｉウエーハおよびｓｏｉウエーハの製造方法 | |
| JP5135935B2 (ja) | 貼り合わせウエーハの製造方法 | |
| US20130089968A1 (en) | Method for finishing silicon on insulator substrates | |
| JPH1197379A (ja) | 半導体基板及び半導体基板の製造方法 | |
| KR102229397B1 (ko) | 하이브리드 기판의 제조 방법 및 하이브리드 기판 | |
| JP4552856B2 (ja) | Ｓｏｉウェーハの作製方法 | |
| TWI355711B (en) | Method of producing simox wafer | |
| JP2006210899A (ja) | Ｓｏｉウエーハの製造方法及びｓｏｉウェーハ | |
| US7947571B2 (en) | Method for fabricating a semiconductor on insulator substrate with reduced Secco defect density | |
| JP2008021992A (ja) | 接合界面安定化のための熱処理 | |
| KR19990023856A (ko) | 에스 오 아이 층위에의 산화막 형성방법 및 결합 웨이퍼 제조방법 | |
| JP4285244B2 (ja) | Ｓｏｉウェーハの作製方法 | |
| WO2009141954A1 (ja) | 貼り合わせウェーハの製造方法及び貼り合わせウェーハ | |
| TW202347608A (zh) | 用於製作雙重絕緣體上半導體結構之方法 | |
| JP2006013179A (ja) | Ｓｏｉウェーハの製造方法 | |
| TWI479552B (zh) | 表面平滑處理方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060510 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090213 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090218 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20090518 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20090526 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20090617 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20090624 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20090714 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20090723 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090818 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100810 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100831 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4582982 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130910 Year of fee payment: 3 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130910 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130910 Year of fee payment: 3 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D02 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |