JP5096634B2 - 低いホール密度を有する薄層を得るための方法 - Google Patents
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・−最終構造の薄層が到達すべき厚さ、
−最終構造の薄層内に観察される致命ホールの最大密度、
−剥離後に得られる中間構造に対して行うべき、少なくとも1つの操作を含む仕上げシーケンスを
選択するステップと、
・支持基板上に移転すべきドナー基板の部分が、
−仕上げシーケンスの各操作後に、前記最大密度より低い致命ホールの密度を呈するように、かつ、
−仕上げシーケンスを達成した後、前記選択された厚さに到達するように
前記部分の最小厚さを決定するステップとをさらに含むことを特徴とする方法を提案する。
−脆化領域は、前記決定された移転すべき最小厚さとほぼ等しいかそれより大きい深さで、ドナー基板の厚さ内に生成される。
−脆化領域は、前記決定された厚さにて脆化領域を生成するように適合された注入条件に従って、そこから薄層が作製されなければならないドナー基板の面の下に、化学種を注入することによって生成される。
−厚さの決定は、選択された最大致命ホール密度、選択された最終厚さ、および仕上げシーケンスの各操作のホール密度に対する影響を考慮に入れて行われる。
−方法は、ほぼ15KeV〜120KeVの間、好ましくは15KeV〜80KeVの間の注入エネルギーを選択することによって、注入条件を選択するステップを含む。
−仕上げシーケンスは、少なくとも1つの表層ホール深さ低減操作を含む。
−仕上げシーケンスは、複数の表層ホール深さ低減操作を含む。
−仕上げステップは、表層ホール深さ低減操作として、少なくとも1つの処理アニール(TA)操作を含む。
−仕上げステップは、表層ホール深さ低減操作として、少なくとも1つの研磨(POL)操作を含む。
−仕上げシーケンスは、少なくとも1つの以下の一連の操作すなわち、急速処理アニール(RTA)−犠牲酸化(SOx)を含む。
−仕上げシーケンスは、少なくとも1つの以下の一連の操作すなわち、犠牲酸化(SOx)−急速処理アニール(RTA)を含む。
−仕上げシーケンスは、少なくとも1つの以下の一連の操作すなわち、犠牲酸化(SOx)−研磨(POL)−SOxを含む。
−仕上げシーケンスは、少なくとも1つの以下の一連の操作すなわち、犠牲酸化(SOx)−急速処理アニール(RTA)−研磨(POL)−SOxを含む。
−薄層と支持基板の間に、酸化物の層が挿入され、それにより、製造される構造はSeOI(絶縁体上半導体)構造となる。
−薄層がシリコンから形成され、それにより、製造される構造はSOI(シリコンオンインシュレータ)構造となる。
−仕上げシーケンスの各操作後に、前記最大密度より低い致命ホールの密度を呈するように、かつ、
−仕上げシーケンスの全部が達成された後に、前記選択された厚さに到達するように
移転すべき最小厚さが決定されることを特徴とする方法を提案する。
・SOx−POL−SOx(たとえば公報FR2797174を参照)
・SOx−RTA−POL−SOx(たとえば公報FR2797713を参照)
・RTA−SOx−RTA−SOx(たとえば本出願人により2003年7月27日に出願番号0309304として出願された仏国特許出願を参照)
−最終構造の薄層が到達すべき厚さを選択するステップと、
−最終構造の薄層内に観察される致命ホールの最大密度を選択するステップと、
−剥離後に得られる中間構造に対して行うべき、少なくとも1つの操作を含む仕上げシーケンスを選択するステップと
を行うことを提案する。
−RTA−SOx
−複数のRTA−SOxシーケンスの繰返し(RTA−SOx−RTA−SOxなど)
−SOx−POL−SOx(およびこのシーケンスの繰返し)
−SOx−RTA−POL−SOx(およびこのシーケンスの繰返し)
−SOx−RTA(およびこのシーケンスの繰返し)
−最終構造の薄層が到達すべき選択された厚さを考慮に入れ、
−選択された仕上げ操作シーケンスを考慮に入れる(したがってこの仕上げシーケンスの各操作のホール密度への影響を考慮に入れる)
ことによって、最終構造の薄層内の致命ホールの密度を制限することを提案する。
−最終構造の薄層の厚さTf
−移転後に得られる中間構造の、仕上げ操作シーケンス(この場合はRTA/SOx/RTA/SOxシーケンス)
−最終構造の薄層内の致命ホールの最大密度DM
を選択することにより、最終SOI製品の仕様が列挙されている。
Claims (17)
- 支持基板(3a、3b、7、11)上に移転されるべきドナー基板の一部の厚さを決定する方法において、
最終厚さ(Tf)に到達するように前記移転された一部が受けるべき1又は複数の操作からなる仕上げシーケンスを考慮し、
(1)移転されるべき厚さを選択するステップと、
(2)前記仕上げシーケンスの1つの操作のために、当該操作の後の前記移転された一部内の致命ホールの密度を確認するステップと、
前記確認された密度が最大密度(DM)よりも大きい場合に、前記移転されるべき厚さを増加させ、当該増加させた厚さを前記移転されるべき厚さとみなしながら前記ステップ(2)を繰り返すステップと、
前記確認された密度が最大密度(DM)よりも小さい場合に、前記仕上げシーケンスが達成されて前記移転された一部が前記最終厚さ(Tf)に到達するまで、前記仕上げシーケンスにおける次の操作のために前記ステップ(2)を繰り返すステップと、
を備えることを特徴とする方法。 - ドナー基板から支持基板(3a、3b、7、11)上に移転された半導体材料(2a、2b、6、10’)の薄層を備える最終構造(1a、1b、5、9)を製造するための方法であって、
(A)ドナー基板の厚さ内に、脆化領域を生成するステップと、
(B)前記ドナー基板を、前記支持基板に密着して配置するステップと、
(C)前記ドナー基板の一部を前記支持基板上に移転するために、前記ドナー基板を前記脆化領域の高さで剥離し、それによって中間構造を形成するステップと、
(D)少なくとも1つの操作を含む仕上げシーケンスを、剥離の後に得られた前記中間構造に適用するステップと、
(E)前記最終構造の前記薄層内に観察される致命ホールの最大密度を選択するステップと、
を備え、
前記ステップ(C)において前記支持基板上に移転すべき前記ドナー基板の前記一部の厚さが、請求項1に記載の方法によって決定される、方法。 - 前記ドナー基板の厚さ内における前記脆化領域の生成は、前記決定された移転すべき最小厚さと等しいかそれより大きい深さで行われる請求項2に記載の方法。
- 前記脆化領域が、前記決定された厚さにて前記脆化領域を生成するように適合された注入条件に従って、そこから前記薄層が作製されなければならない前記ドナー基板の面の下に、化学種を注入することによって生成される請求項3に記載の方法。
- 前記厚さの決定が、前記選択された最大致命ホール密度、前記選択された最終厚さ、および前記仕上げシーケンスの各操作のホール密度に対する影響を、考慮に入れて行われる請求項2〜4のいずれか一項に記載の方法。
- 15KeV〜120KeVの間の注入エネルギーを選択することによって、注入条件を選択するステップをさらに備える請求項4又は5に記載の方法。
- 前記注入エネルギーが、15KeV〜80KeVの間である請求項6に記載の方法。
- 前記仕上げシーケンスが、少なくとも1つの表層ホール深さ低減操作を含む請求項2〜7のいずれか一項に記載の方法。
- 前記仕上げシーケンスが、複数の表層ホール深さ低減操作を含む請求項8に記載の方法。
- 前記仕上げステップが、表層ホール深さ低減操作として、少なくとも1つの処理アニール(TA)操作を含む請求項8又は9に記載の方法。
- 前記仕上げステップが、表層ホール深さ低減操作として、少なくとも1つの研磨(POL)操作を含む請求項8又は9に記載の方法。
- 前記仕上げシーケンスが、少なくとも1つの以下の一連の操作すなわち、急速処理アニール(RTA)−犠牲酸化(SOx)を含む請求項2〜8のいずれか一項に記載の方法。
- 前記仕上げシーケンスが、少なくとも1つの以下の一連の操作すなわち、犠牲酸化(SOx)−急速処理アニール(RTA)を含む請求項2〜8のいずれか一項に記載の方法。
- 前記仕上げシーケンスが、少なくとも1つの以下の一連の操作すなわち、犠牲酸化(SOx)−研磨(POL)−SOxを含む請求項2〜8のいずれか一項に記載の方法。
- 前記仕上げシーケンスが、少なくとも1つの以下の一連の操作すなわち、犠牲酸化(SOx)−急速処理アニール(RTA)−研磨(POL)−SOxを含む請求項2〜8のいずれか一項に記載の方法。
- 前記薄層と前記支持基板の間に、酸化物の層が挿入され、それにより、製造される構造がSeOI(絶縁体上半導体)構造となる請求項2〜15のいずれか一項に記載の方法。
- 前記薄層がシリコンから形成され、それにより、製造される構造がSOI(シリコンオンインシュレータ)構造となる請求項16に記載の方法。
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