KR100914898B1 - 낮은 홀들의 밀도를 가지는 박막을 구현하는 방법 - Google Patents
낮은 홀들의 밀도를 가지는 박막을 구현하는 방법Info
- Publication number
- KR100914898B1 KR100914898B1 KR1020077016228A KR20077016228A KR100914898B1 KR 100914898 B1 KR100914898 B1 KR 100914898B1 KR 1020077016228 A KR1020077016228 A KR 1020077016228A KR 20077016228 A KR20077016228 A KR 20077016228A KR 100914898 B1 KR100914898 B1 KR 100914898B1
- Authority
- KR
- South Korea
- Prior art keywords
- thickness
- thin film
- sox
- holes
- density
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 211
- 230000008569 process Effects 0.000 claims abstract description 173
- 239000000758 substrate Substances 0.000 claims abstract description 72
- 239000010409 thin film Substances 0.000 claims description 74
- 239000010408 film Substances 0.000 claims description 65
- 238000005498 polishing Methods 0.000 claims description 43
- 229910052710 silicon Inorganic materials 0.000 claims description 24
- 239000010703 silicon Substances 0.000 claims description 24
- 239000000463 material Substances 0.000 claims description 20
- 239000004065 semiconductor Substances 0.000 claims description 19
- 238000002513 implantation Methods 0.000 claims description 13
- 230000003647 oxidation Effects 0.000 claims description 13
- 238000007254 oxidation reaction Methods 0.000 claims description 13
- 238000000137 annealing Methods 0.000 claims description 10
- 238000004519 manufacturing process Methods 0.000 claims description 9
- 230000007704 transition Effects 0.000 claims description 9
- 239000012212 insulator Substances 0.000 claims description 8
- 238000011946 reduction process Methods 0.000 claims description 8
- 238000000926 separation method Methods 0.000 claims description 8
- 239000007943 implant Substances 0.000 claims description 5
- 238000010790 dilution Methods 0.000 claims description 2
- 239000012895 dilution Substances 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 22
- 230000000694 effects Effects 0.000 description 15
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 6
- 239000001257 hydrogen Substances 0.000 description 6
- 229910052739 hydrogen Inorganic materials 0.000 description 6
- 238000003486 chemical etching Methods 0.000 description 5
- 230000007547 defect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 230000000254 damaging effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000001307 helium Substances 0.000 description 2
- 229910052734 helium Inorganic materials 0.000 description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000004377 microelectronic Methods 0.000 description 2
- 239000000047 product Substances 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004320 controlled atmosphere Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 230000003472 neutralizing effect Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명은 지지 기판으로 전이될 도너 기판의 일부의 두께를 결정하는 방법을 제공하는데, 상기 일부는 적어도 하나의 공정을 포함하는 선택된 피니싱 시퀀스에 이후에 놓여지게 되며, 상기 방법은 상기 전이되는 일부가 상기 피니싱 시퀀스의 각 공정 이후에, 상기 최대 밀도보다 작은 킬링 홀들의 밀도를 제공하고, 그리고, 완전한 피니싱 시퀀스가 달성되면 상기 선택된 두께에 도달할 수 있도록, 전이되는 최소 두께가 결정되는 것을 특징으로 한다.
Description
본 발명은 기판 상의 반도체 물질로 구성된 박막을 포함하는 최종 구조를 제조하는 방법에 관한 것이고, 상기 방법은:
ㆍ도너(donor) 기판의 두께에 취화(embrittlement) 영역을 형성하는 단계,
ㆍ상기 도너 기판을 지지 기판과 가깝게 접촉하도록 위치시키는 단계,
ㆍ상기 도너 기판의 일부를 상기 지지 기판으로 전이하기 위하여 상기 취화 영역의 레벨에서 상기 도너 기판을 분리하는 단계를 포함한다.
본 발명은 더욱 상세하게는, 특히 상기 박막 내에 홀들의 존재를 방지함으로써, 상기 박막의 특성들을 개선하도록 하는 앞에서 언급된 형태의 방법에 관한 것이다.
더 충분한 상세설명들은 Kluwer Academic Publishers, 페이지 50 및 51에서 Jean-Pierre Colinge 이 저자인 'Silicon-On-Insulator Technology: Materials to VLSI, 2nd Edition' 이라는 간행물에서 찾을 수 있는, SMARTCUTTM 형태의 공정들은 앞에서 언급된 형태의 방법들의 예이고 본 발명의 바람직한 실시예에 대응한다.
SMARTCUTTM 형태의 공정들은, SeOI(Semiconductor On Insulator) 구조들 등과 같은, 반도체 물질로 구성된 박막을 포함하는 구조들을 유리하게 만든다.
상기 취화 영역은 상기 도너 기판의 두께 내에 종들(species)을 주입(implant)함으로써 형성될 수 있다. 종들의 주입은, 주입된 기판의 표면에 관하여 상기 기판으로부터 미리 정해진 깊이에 상기 주입된 종들의 최대 농도가 위치하도록, 상기 주입된 도너 기판의 물질로 원자 종들 또는 이온 종들을 도입하기에 적합한 어떠한 기술(충격, 확산 등과 같은)을 의미한다고 이해된다.
SeOI 구조를 제조하고자 하는 때에, 산화막은 상기 지지 기판과 상기 박막 사이에 삽입된다는 것이 여기에서 언급된다. 이러한 목적으로, 상기 도너 기판은 그 상부 상에, 최종 SeOI 구조의 매립 산화막을 형성하기 위하여 상기 주입 단계 이후에 상기 지지 기판과 가깝게 접촉하기 위해 위치되는 표면상의(superficial) 산화막을 포함할 수 있다.
상기 주입 단계는 단일 종들(수소와 같은)을 주입하거나 적어도 두 개의 다른 종들을 동시에 주입(수소와 헬륨 모두를 동시에 주입하는 것과 같은)함으로써 수행될 수 있다.
상기 분리 단계 이후에, 상기 지지 기판 상에 형성된 상기 박막은 어떤 깊이 상에 신장하는 손상된 영역을 제공한다.
특히, 홀들이 상기 박막의 표면 상에 관찰될 수 있다. 이하에서 "얕은 홀들(shallow holes)"로 언급될 수 있는 어떠한 홀들은 상기 박막의 두께로 향하는 방향의 일부를 신장하는 블라인드(blind) 홀들이다. 예로서 SOI 구조의 경우를 들어보면, 이러한 얕은 홀들은 표면상의 얇은 실리콘 막의 두께로 신장하지만 매립 산화막까지 신장하지는 않는다.
이에 반해서, 어떠한 홀들은 꽤 깊을 수 있고, 상기 박막의 두께를 모두 관통하여 신장할 수도 있다. 이러한 홀들은 이하에서 "킬링 홀들(killing holes)"로 언급될 수 있다. 예로서 SOI 구조의 경우를 들어보면, 이러한 킬링 홀들은, 아래의 매립 산화막까지, 표면상의 얇은 실리콘 막을 모두 관통하여 아래로 신장한다.
더욱이, 이러한 킬링 홀들의 문제는 상기 박막의 두께가 낮을 수록(예를 들어 800 옹스트롬 보다 낮은) 더욱더 현저해진다는 것이 애해될 수 있다.
SMARTCUTTM 형태의 공정들에 의해 도출되는 구조들은 미세 전자공학, 광학 및/또는 옵트로닉스(optronics)의 분야들에서의 어플리케이션들에 사용된다. 이러한 분야들에서 사용되는 구조들의 박막 질(quality)의 사양은 따라서 일반적으로 매우 엄격하다.
홀들의 존재는 최종 구조 상에 형성되는 구성요소들의 질을 어느 정도 결정하는 인자이다. 따라서, 홀들은 가능한 한 회피되어야 한다.
더욱이 킬링 홀들은 치명적인 결함들이다; 실제로 킬링 홀 상에 형성된 구성요소는 동작이 되지 않는다.
얕은 홀들은 이러한 구조들 상에 형성된 구성요소들의 동작에 대해 그러한 피해 막심한 영향을 미치지는 않는다. 그러나, 얕은 홀들은 회피하는 것이 바람직한 결함들을 구성한다.
따라서, 상기 박막 내에 홀들의 밀도, 특히 치명적인 결함들,즉 킬링 홀들,인 이러한 홀들의 밀도를 최소화할 수 있는, 기판 상의 반도체 물질로 구성된 박막을 포함하는 양질의 구조를 제조하는 방법에 대한 필요성이 있다.
여기 앞에서 언급된 것처럼, 이러한 필요성은 상기 박막의 바람직한 두께가 낮아지면서, 즉 통상적으로 800 옹스트롬보다 낮아지면서, 더욱더 중요해진다.
도 1은 박막 내의 깊이의 함수로서 홀 밀도를 개요적으로 나타낸다;
도 2는 SOI 구조에 대한 RTA 공정의 효과를 나타낸다.
도 3은 RTA 공정의 전후에 SOI 막내의 홀 밀도를 나타낸다.
도 4는 SOI 구조에 대한 POL 공정의 효과를 나타낸다.
도 5는 POL 공정 전후에 SOI 막내의 홀 밀도를 나타낸다.
도 6은 SOI 구조에 대한 SOx 공정의 효과를 나타낸다.
도 7은 SOx 공정 전후에 SOI 막내의 홀 밀도를 나타낸다.
도 8은 SOI 구조에 대한 RTA/SOx 및 SOx/RTA 시퀀스들의 효과를 나타낸다.
도 9는 본 발명의 가능한 실시예에 따른 방법에 의해 가져오는 개선을 나타낸다.
도 10은 최종 킬링 홀들 밀도의 관점에서 본 발명에 의해 가져오는 개선을 나타낸다.
도 11은 본 발명의 가능한 실시예에 따른 방법을 나타내는 플로우 차트이다.
앞에서 언급된 필요성을 충족하기 위하여, 제1 측면에 따라, 본 발명은 기판 상의 반도체 물질로 구성된 박막을 포함하는 최종 구조를 제조하는, 다음의 단계들을 포함하는 방법을 제공하고:
ㆍ도너 기판의 두께에 취화 영역을 형성하는 단계,
ㆍ상기 도너 기판을 지지 기판과 가깝게 접촉하도록 위치시키는 단계,
ㆍ상기 도너 기판의 일부를 상기 지지 기판으로 전이하기 위하여 상기 취화 영역의 레벨에서 상기 도너 기판을 분리하고, 따라서 중간 구조를 형성하는 단계,
상기 방법은 다음의 단계들을 더 포함하는 것을 특징으로 한다:
ㆍ선택하는 단계:
- 최종 구조의 상기 박막에 이르는 두께,
- 최종 구조의 상기 박막 내에 관찰되는 킬링 홀들의 최대 밀도,
- 분리 이후에 얻어지는 상기 중간 구조 상에 수행되는 적어도 하나의 공정을 포함하는 피니싱 순서;
ㆍ 상기 일부가
- 상기 피니싱 시퀀스(finishing sequence)의 각각의 공정 후에, 상기 최대 밀도보다 작은 킬링 홀들의 밀도를 제공하고,
- 그리고, 상기 피니싱 시퀀스가 일단 달성하면 상기 선택된 두께에 이르도록,
상기 지지 기판으로 전이될 상기 도너 기판의 일부의 최소 두께를 결정하는 단계.
본 발명에 따른 바람직하지만 제한하는 것은 아닌 방법의 형태들은 다음과 같다:
- 상기 취화 영역은 상기 결정되는 전이되는 최소 두께와 실질적으로 동일한 깊이 또는 더 큰 깊이로 상기 도너 기판의 두께에 형성된다;
- 상기 취화 영역은 상기 결정된 두께에 상기 취화 영역을 생성하기 위해 개조되는 주입 조건들에 따라, 상기 박막이 형성되는 도너 기판의 일면 아래에 종들의 주입에 의해 형성된다.
- 상기 두께 결정은 선택된 최대 킬링 홀들 밀도, 선택된 최종 두께, 그리고 홀들 밀도에 대한 상기 피니싱 시퀀스의 각각의 공정의 영향을 고려함으로써 수행된다;
- 상기 방법은 15keV 와 120keV 사이에, 그리고 바람직하게는 15keV와 80keV 사이에, 실질적으로 포함되는 주입 에너지를 선택함으로써 주입 조건들을 선택하는 단계를 포함한다;
- 상기 피니싱 시퀀스는 적어도 하나의 얕은 홀들 깊이 감소 공정들을 포함한다;
- 상기 피니싱 시퀀스는 적어도 복수개의 얕은 홀들 깊이 감소 공정들을 포함한다;
- 상기 피니싱 단계는 얕은 홀들 깊이 감소 공정으로서, 적어도 하나의 처리 어닐링(TA) 공정을 포함한다;
- 상기 피니싱 단계는 얕은 홀들 깊이 감소 공정으로서, 적어도 하나의 폴리싱(POL) 공정을 포함한다;
- 상기 피니싱 시퀀스는 적어도 하나의 연속된 다음의 공정들: 급속 처리 어닐링(RTA)-희생산화(SOx)을 포함한다;
- 상기 피니싱 시퀀스는 적어도 하나의 연속된 다음의 공정들: 희생산화(SOx)-급속 처리 어닐링(RTA)을 포함한다;
- 상기 피니싱 시퀀스는 적어도 하나의 연속된 다음의 공정들: 희생산화(SOx)-폴리싱(POL)-SOx을 포함한다;
- 상기 피니싱 시퀀스는 적어도 하나의 연속된 다음의 공정들: 희생산화(SOx)-급속 처리 어닐링(RTA)-폴리싱(POL)-SOx을 포함한다;
- 산화막은 상기 박막과 상기 지지 기판 사이에 삽입되어, 상기 구조는 따라서 SeOI(Semiconductor On Insulator) 구조가 되도록 제조된다;
- 상기 박막은 실리콘으로 형성되고, 상기 구조는 따라서 SOI(Silicon On Insulator) 구조가 되도록 제조된다;
다른 측면에 의하면, 본 발명은 또한 본 발명에 따른 상기 방법에 의해 얻어지는 구조들, 상기 피니싱 시퀀스는 RTA/SOx/RTA/SOx 공정들의 시퀀스를 포함하고 최종 구조의 상기 박막의 킬링 홀들 밀도가 실질적으로 0.1/㎠ 인 것을 특징으로 하는 본 발명의 제1 측면에 따른 상기 방법에 의해 제조되는 SeOI 구조와 같은,과 관련된다.
다른 측면에 의하면, 본 발명은 지지 기판으로 전이될 도너 기판의 일부의 두께를 결정하는 방법을 제공하는데, 여기에서 상기 일부는 상기 전이 이후에 적어도 하나의 공정을 포함하는 선택된 피니싱 시퀀스를 거치도록 의도되며, 상기 방법은 상기 전이되는 일부에 대하여
- 상기 피니싱 시퀀스의 각각의 공정 이후에, 상기 최대 밀도보다 작은 킬링 홀들의 밀도를 제공하고,
- 그리고, 완전한 피니싱 시퀀스가 구현되면 상기 선택된 두께에 도달되도록,
전이될 최소 두께가 결정되는 것을 특징으로 한다.
본 발명의 다른 특성들, 목적들 및 이점들은 한정하는 예시가 아니게 주어진 첨부된 도면들에 대하여 다음의 상세한 설명을 참조하여 나타난다.
본 발명은 SMARTCUTTM 형태의 전이 공정을 수행함으로써 얻어지는 구조의 질을 개선하는 것을 도와준다.
일반적으로, 상기 구조는 외부 환경에 노출되는 표면 상에 반도체 물질로 구성된 박막을 포함하는 어떠한 형태의 구조도 될 수 있다.
한정하지 않는 의미에서, 상기 반도체 물질로 구성된 박막은 실리콘 Si, 탄화규소 SiC, 게르마늄 Ge, 실리콘 게리마늄 SiGe, 갈륨 아세나이드 GaAs 등일 수 있다.
지지 기판은 실리콘 Si, 석영등으로 구성될 수 있다.
이미 언급된 것처럼, 산화막은 상기 지지 기판과 상기 박막 사이에 삽입될 수도 있고, 상기 구조는 따라서 SeOI(Semiconductor On Insulator) 구조가 되어 형성된다.
이하에서 상세한 설명은 SOI(Silicon On Insulator) 구조들의 제조를 다루지만, 당업자들은 본 발명이 이러한 특정 예시에 한정되지 않는 다는 것을 이해할 수 있다.
도 1은 SOI 전이된 막 내에 깊이의 함수로서 홀 밀도를 나타낸다. 홀 밀도는 깊이에 따라 반비례하고, 준 지수함수적으로 감소한다. 통상적으로 가장 깊은 홀들은 1000 에서 1400 옹스트롬 사이에 위치하지만, 그러면 그들의 밀도는 비교적 낮다(통상적으로 1000 옹스트롬보다 더 깊은 홀들의 밀도는 ㎠ 당 0.3 홀들보다 낮다).
주입(implant) 단계가 단일 종들을 주입함으로써 수행되든지 또는 적어도 두 개의 다른 종들을 동시 주입함으로써 수행되든지 상기 홀 밀도가 유사하다는 것을 주목해야 한다.
킬링 홀은 홀의 깊이가 상기 박막의 두께와 동일한 홀이다. 따라서, 도 1에서 도해된 것처럼, 킬링 홀 밀도 Dk는 박막의 두께 T와 직접적으로 관련된다.
따라서 킬링 홀 밀도는 박막의 두께가 낮을수록 그 만큼 더 중요해진다.
그러므로, 두꺼운 SOI 막은 낮은 킬링 홀 밀도를 제공하는 반면에, 얇은 SOI 막은 높은 킬링 홀들 밀도를 제공한다. 도 1에 의해 도해된 것처럼, 두께 T가 1000 옹스트롬보다 더 큰 SOI 막은 통상적으로 0.3 보다 낮은 ㎠ 당 킬링 홀들 밀도 Dk를 제공한다.
일반적으로 다른 공정들의 시퀀스에 내재하고, 미소 전자공학, 광학 및/또는 옵트로닉스의 분야에 사용되기에 적합한 박막을 형성하는 것에 목적을 두는, 분리 이후에 얻어지는 구조의 몇가지의 피니싱 단계들이 이미 제안되고 있다.
이러한 피니싱 단계들은 일반적으로 폴리싱(마찬가지로 이하에서 POL 로 언급되는), 중화 또는 환원 분위기에서의 열적 어닐링(마찬가지로 이하에서는 TA로 언급되는; 급속 열적 어닐링 RTA와 같은), 희생 산화(마찬가지로 이하에서는 SOx로 언급되는), 화학 식각등과 같은 공정들을 사용한다.
일반적으로 급속 열적 어닐링 RTA는 고온에서(예를 들어 900℃ 에서 1300℃의 크기로), 조절된 분위기에서의(수소 및 아르곤의 혼합물, 또는 순수한 아르곤의 분위기, 또는 순수한 수소의 분위기에서도) 급속 어닐링(즉, 수 초 또는 수십 초의 시간에 걸쳐 수행되는)을 의미한다고 이해된다.
SOx는 산화 단계 및 탈산화(deoxidation) 단계로 구분되는 희생 산화이고, 열처리 단계(통상적으로 1100℃ 에서 2시간)가 상기 산화 단계과 상기 탈산화 단계 사이에 삽입될 수도 있다.
화학 기계적 폴리싱(CMP)은 POL 공정의 예시이다.
다음의 공정들의 시퀀스들은 분리 이후에 얻어지는 구조의 피니싱 단계로서 예를 들어 제공되어 진다.
ㆍSOx-POL-SOx(예를 들어 간행물 FR 2 797 174를 참조)
ㆍSOx-RTA-POL-SOx(예를 들어 간행물 FR 797 713을 참조)
ㆍRTA-SOx-RTA-SOx(예를 들어 n°03 09304 하에서 2003년 7월 27일에 출원된 출원인의 프랑스 특허 출원을 참조)
홀들에 관해서는, 출원인은 앞에서 언급한 공정들이 두 패밀리로 분리될 수 있다고 관찰하였다.
제1 패밀리는 상기 얕은 홀들 즉, 홀들의 깊이가 형성되는 박막의 두께보다 낮은 홀들(또는 다르게 말하면 SOI 구조의 경우에 아래의 매립 산화막까지 신장하지 않는 홀들)의 깊이를 감소하게 하는 공정들에 관한 것이다.
제2 패밀리는 홀들에 큐어링(curing) 효과를 가지지 않는 공정들에 관한 것이다.
SOx 및 화학 식각 공정들은 제2 패밀리의 경우들인 것에 반해, RTA 및 POL 공정들은 제1 패밀리의 경우들이다.
도 2는 매립 산화막 3a, 3b의 상부 상의 실리콘막 2a, 2b로 각각 구성되는 SOI 구조들 1a, 1b에 대한 RTA 공정의 효과를 나타낸다(지지 기판은 도시되지 않는다).
SOI 구조 1a의 실리콘 막 2a는 깊이가 실리콘 막 2a 의 두께보다 낮고 따라서 매립 산화막 3a의 표면까지 신장하지 않는 얕은 홀 4a 를 제공한다.
대조적으로, SOI 구조 1b의 실리콘 막 2b는 실리콘 막 2b 의 두께를 모두 관통하여 신장하고, 매립 산화막 3b의 표면까지 신장하는 킬링 홀 4b 를 제공한다.
RTA 공정은 얕은 홀들(얕은 홀 4a와 같은)의 깊이를 강하게 감소시키는(적어도 2 내지 3의 팩터만큼) 평탄화 효과를 가진다. 구조 1a에 대하여 도 2의 우측에 개요적으로 도해되는 것처럼, 특히 확산 및 재결정에 의해 실제로 이러한 홀들을 막을(stop) 수 있다.
그러나 RTA 공정은 RTA 이전에 모든 상기 박막을 관통하여 신장하는(이 경우에는 매립 산화막 3a의 표면까지 신장하는) 킬링 홀들(홀 4b와 같은)에 대하여 영향을 미치지 않는다. 구조 1b에 대하여 도 2의 우측에 개요적으로 도해된 것처럼, 킬링 홀들은 RTA 공정에 의해 큐어(cure)되지 않는다.
도 3은 RTA 공정의 이전(상부 그래프)과 이후(하부 그래프)의 SOI 막 내에 홀 밀도를 나타낸다. RTA 공정 이전에, 두께 T의 SOI 막은, 이러한 홀들의 깊이에 의존하고, 곡선 Cb에 의해 도해되는 밀도로 다소의 얕은 홀들을 제공한다. 상기 SOI 막은 또한 밀도 Dk로 킬링 홀들을 제공한다.
앞에서 언급된 것처럼, RTA 공정은 킬링 홀들에 대하여 영향을 미치지 않는다. 킬링 홀들 밀도는 따라서 Dk와 동일하게 변하지 않고 유지된다.
그러나, RTA 공정은 홀들의 깊이를 감소시키고 심지어 홀들을 막음으로써 얕은 홀들을 큐어하는 데에 도움이 된다. RTA 공정의 결과로서 SOI 막은, 곡선 Ca에 의해 도해된 것처럼 강하게 감소된 밀도로, 얕은 홀들을 제공한다.
도 4는 매립 산화막 7의 상부 상에 실리콘 막 6으로 구성된 SOI 구조 5 에 대한 POL 공정의 효과를 도해한다. 실리콘 막 6은 상기 POL 공정 이전에 얕은 홀 8을 제공한다. 이 도면에서 나타나는 것처럼, 실리콘 막 6의 x 옹스트롬을 제거하고 따라서 얇아진 실리콘 막 6'을 얻음으로써, 얕은 홀 8의 깊이가 감소된다.
더욱이, POL 공정에 의해 제거되는 실리콘 막 6의 두께는 상기 얕은 홀이 POL 공정에 의해 제거될 수 있도록 조절될 수 있다(상기 얕은 홀 깊이보다 더 중요하다).
그러나 실리콘 막이 상기 매립 산화막까지 신장하는 킬링 홀을 제공한다면, 상기 실리콘 막을 폴리싱한 후에도 여전히 이러한 킬링 홀을 제공한다는 것을 이해할 수 있다.
도 5는 POL 공정 이전(상부 그래프) 및 이후(하부 그래프)의 SOI 막 내의 홀 밀도를 도해한다. POL 공정 이전에, 두께 Tb의 SOI 막은 이러한 홀들의 깊이에 의존하고 곡선 Cb에 의해 도해되는 밀도로서 다소의 깊이를 가지는 얕은 홀들을 제공한다. SOI 막은 또한 밀도 Dk인 킬링 홀들을 제공한다.
여기의 앞에서 언급된 것처럼, POL 공정은 킬링 홀들에 영향을 미치지 않는다. 킬링 홀들 밀도는 따라서 Dk와 동일하게 변하지 않고 유지한다.
그러나, POL 공정은 얕은 홀들의 깊이를 감소하고 따라서 얕은 홀들을 막음으로써 얕은 홀들을 큐어하는 것을 돕는다. POL 공정의 결과로서, SOI 막은 곡선 Cp(곡선 Cb와 동일하지만 POL 두께 소모에 기인하여 깊이 축을 따라 이동된)에 의해 도해된 것처럼 매우 감소된 밀도로 얕은 홀들을 제공한다.
도 6은 매립 산화막 11의 상부 상의 실리콘 막 10으로 구성된 SOI 구조 9 에 대한 SOx 공정의 효과를 도해한다. 실리콘 막 10은 SOx 공정 이전에 얕은 홀 12을 제공한다. 이 도면에서 분명한 것처럼, SOx 공정은 홀의 형태를 다시 만들지만 홀의 깊이를 변경하지는 않는다.
도해된 것처럼, 초기에 제공된 얕은 홀 12의 깊이가 중요하다면, 이러한 홀이, SOx 공정 이후에, 상기 매립 산화막까지 아래로 신장하는 것(킬링 홀 12')이 가능하다.
도 7은 SOx 공정 이전(상부 그래프) 및 이후(하부 그래프)의 SOI 막 내의 홀 밀도를 도해한다. SOx 공정 이전에, 두께 Ti의 SOI 막은 이러한 홀들의 깊이에 의존하고 곡선 Cb에 의해 도해되는 홀 밀도로 다소의 깊이를 가지는 얕은 홀들을 제공한다. SOI 막은 또한 Di의 밀도로 킬링 홀들을 제공한다.
여기의 앞에서 언급된 것처럼, SOx 공정은 홀들의 형태를 다시 만들지만 홀들의 깊이를 변경하지는 않는다. 따라서, 얕은 홀들의 밀도는 변하지 않고, 변하지 않는 곡선 Cb에 의해 도해된 것처럼 홀들의 깊이에 의존한다.
그러나, SOI 막의 두께는 SOx 공정에 의해 감소된다. 새로운 두께 Tf가 최초의 두께 Ti보다 더 낮으므로, 킬링 홀들의 밀도는 따라서 Di에서 Df까지 증가한다.
이러한 도 7에서 명백한 것처럼, SOx 공정은 얕은 홀들을 큐어하는 것을 돕지 않고, 킬링 홀들 밀도를 증가시키는 결과를 도출한다(이러한 증가는 소모된 두께 Ti-Tf와 직접적으로 관련된다).
SOx 공정에 대한 것처럼, 화학 식각 공정은 홀의 형태를 다시 만들지만 홀의 깊이를 변경하지 않는다. SOx 공정에 대한 것처럼, 이것은 최초에 중요한 얕은 홀이 후속적으로 매립 산화막까지 신장하고, 킬링 홀로 "전환"되는 것(즉 다르게 말하면, 그것은 킬링 홀들 밀도를 증가시키는 것)을 도출한다.
앞에서 언급된 것처럼, 제1 패밀리의 공정(RTA 또는 POL 공정과 같은) 이전에 존재하는 킬링 홀은 상기 공정에 의해 큐어되지 않는다.
따라서, 도 8 상에 명백한 것처럼, RTA/SOx 및 SOx/RTA 시퀀스들은 매우 다른 효과를 가진다.
SOx/RTA 시퀀스의 경우에, SOx 공정은 최초에(전이 이후) 얕은 홀 13을 킬링 홀 14으로 전환하는 것이 가능하다. 이러한 킬링 홀 14은 다음의 RTA 공정에 의해 큐어되지 않는다.
반면에, RTA/SOx 시퀀스의 경우에, 동일한 최조의 얕은 홀 13이 큐어된다. 실제로 RTA 공정은 홀의 깊이(홀 15 참조)를 감소시키고 SOx는 실리콘 막을 얇게 한다. 결과적인 구조는 따라서 준하여 완전하게 다시 막아진 홀 15'를 제공한다.
물론, 킬링 홀들이 박막 내에 전이 이후에 존재한다면, 이러한 홀들은 최종 제품에서 치명적인 결함들로서, 큐어되지 않고 유지된다.
앞에서의 관찰들에 근거하여, 본 발명에 따른 방법은 다음의 단계들을 수행하는 것을 제공한다.
- 최종 구조의 박막에 이르는 두께를 선택하는 단계,
- 상기 최종 구조의 박막 내에 관찰되는 킬링 홀들의 최대 밀도를 선택하는 단계, 및
- 분리 이후에 얻어지는 중간 구조 상에 수행되는 적어도 하나의 공정을 포함하는 피니싱 시퀀스를 선택하는 단계.
특별한 피니싱 시퀀스는 얇은 전이된 막의 질을 개선하고(예를 들어, 거칠기를 거밍 아웃(gumming out)함으로써 적절한 두께 균일도를 확보하여) 어플리케이션 분야들에서 사용하기에 적합하도록 만들기 위해 일반적으로 분리 단계 이후의 구조 상에 적용된다.
이러한 피니싱 시퀀스는 최종 구조의 박막의 두께가 상기 선택된 두께에 이를 수 있도록 지지 기판으로 전이되는 도너 기판의 일부(얇은 전이되는 막)를 씨닝(thinning)하는 데에 특히 개조된다.
상기 피니싱 시퀀스는 앞에서 언급된 공정들(TA, POL, SOx, 화학 식각)의 적어도 하나를 포함할 수 있고, 한정하지 않는 예시들로서 주어지는 다음의 시퀀스들과 같은 상기 공정들의 어떠한 조합으로, 구성될 수 있다.
- RTA-SOx;
- 몇 회의 RTA-SOx 시퀀스들의 반복(RTA-SOx-RTA-SOx와 같은);
- SOx-POL-SOx(및 이러한 시퀀스의 임의의 반복);
- SOx-RTA-POL-SOx (및 이러한 시퀀스의 임의의 반복);
- SOx-RTA(및 이러한 시퀀스의 임의의 반복).
앞에서 언급된 것처럼, RTA 공정(및 더욱 일반적으로 모든 평탄화하는 열적 공정)은 얕은 홀들을 막는 것을 돕는다. 따라서 그러한 RTA 공정을 포함하는 시퀀스를 사용하는 것이 유리하다.
더욱이, 특별한 조건들에서는, RTA 공정은 Si 막 아래의 산화막을 밀봉하는 것을 돕는데, 이것은 화학 식각 또는 희생 산화를 수행하기 이전에 유리하다(예를 들어, WO 2004/079801 참조).
그러나, 특별한 시퀀스 내에서 그러한 공정의 위치(잔류하는 두께에 의해 정의되는)는 중요할 수 있다(예를 들어 US 2004/0151483을 참조).
더욱이 RTA 공정은 물질의 제거를 수행하고 박막을 얇게 하는 데에는 효과적이지 않다.
반면에, SOx 공정은 상기 박막을 얇게 하는 데에, 특히 분리 이후에 손상된 영역을 제거하고 상기 최종 구조의 상기 박막의 선택된 두께를 얻는 데에, 효과적이다.
SOx 공정에 의해 제거될 수 있는 두께는 100에서 1000 옹스트롬 사이에서 전형적으로 포함된다.
그러나 SOx 공정은 킬링 홀들 밀도를 증가할 수 있으므로 주의깊게 수행되어야 한다.
따라서 두 개의 SOx 공정들 사이에 RTA 공정을 수행하는 것이 적절할 수 있다.
POL 공정은 또한 물질의 제거에 의해 상기 박막을 얇게 하는 것을 돕지만, 그러한 공정은 두께의 균일성을 열화시키고 심지어 상기 박막이 손상된다. POL 공정은 따라서 가능한 한 제한되어야 하고, 상기 박막을 덜 손상하게 하는 얇게 하는 단계(SOx 와 같은) 이후에, 또는 심지어 RTA 이후에 수행되어야 한다.
상기 물질의 제거를 200에서 500 옹스트롬들 사이에 제한(그것은 두께의 균일성 열화를 제한하도록 돕는다)하기 위하여 통상적으로 POL 공정은 RTA와 결합된다.
또한 본 발명에 따른 방법은 상기 일부가 상기 최대 밀도보다 작은 킬링 홀들의 밀도를 상기 피니싱 시퀀스의 각 공정 이후에 제공하고, 그리고 상기 피니싱 시퀀스를 구현하면 상기 선택된 두께에 이르도록, 상기 지지 기판으로 전이될 도너 기판의 일부의 최소 두께를 결정하는 단계를 수행하는 것을 제공한다.
따라서 본 발명은 상기 지지 기판으로 전이되는 적절한 두께를 선택하고 다음을 고려함으로써 최종 구조의 상기 박막 내에 킬링 홀들의 밀도를 제한하는 것을 제공한다:
- 상기 최종 구조의 상기 박막에 이를 수 있는 선택된 두께,
- 공정(들)의 선택된 피니싱 시퀀스(및 이러한 피니싱 시퀀스의 각 공정의 홀 밀도에 대한 영향을 고려하는 것).
앞에서 언급된 그래프(도 3,5 및 7)은 각 공정(각각 RTA, POL 및 SOx)의 홀 밀도에 대한 효과를 보여준다. 완전한 피니싱 시퀀스(상기 박막을 선택된 두께로 얇게 하기 위해 적용되고, 특별한 순서로 수행되는 몇몇 공정들을 가지는)의 홀 밀도에 대한 효과를 결합하기 위해 이러한 그래프들은 결합될 수 있다.
따라서 전이되는 적절한 두께는, 각 공정 이후에 킬링 홀들 밀도가 상기 선택된 최대 킬링 홀들보다 작도록, 그래프들의 이러한 결합으로부터 유도될 수 있다. 선택된 최종 두께 및 킬링 홀들의 최대 밀도에서 출발하여, 따라서 상기 박막이 어떤 최소 두께를 특별한 공정 이전에 제공하여야 하는지 그리고 따라서 최종적으로 어떤 두께가 전이되어야 하는지를 결정(상기 피니싱 시퀀스의 공정(들)을 역으로 하고 마지막에서부터 시작하여)하는 것이 가능하다.
도 8의 상부 다이어그램을 도해적인 예시로서 고려하면, 선택된 피니싱 시퀀스는 RTA 공정이 이후에 수반되는 SOx 공정을 포함한다. 도 7 및 3의 그래프들은 따라서 결합될 수 있다.
전이되는 최소 두께 Ti는 박막의 두께가 SOx 공정에 의해 감소(전이 후에 Ti에서 SOx 공정 이후에 Tf까지 감소)된다는 사실을 고려하여야 하는데, 이것은 킬링 홀들 밀도가 증가하는 결과를 도출한다.
선택된 최대 밀도가 ㎠ 당 0.3 킬링 홀들로 정해진다고 가정한다. 그 다음 전이되는 최소 두께 Ti는 SOx 공정 이후에 그리고 다음에 (킬링 홀들 밀도에는 영향을 주지 않지만 얕은 홀들 밀도를 낮추는데 도와주는) RTA 공정 이전의 두께 Tf가 0.3/㎠ 킬링 홀들 밀도가 인지되는 두께보다 더 크도록 선택되어야 한다.
이제 도 8의 하부 그래프를 참조하면, 선택된 피니싱 시퀀스는 지금 SOx 공정이 뒤따르는 RTA 공정을 포함한다. 도 3 및 7의 그래프들이 따라서 결합될 수 있다. 이러한 경우에, 제1 공정은 박막의 두께를 감소시키지 않지만 후속의 SOx 공정(도 3의 하부 그래프 상에 곡선 Ca에 의해 도해된 것처럼 RTA 공정 이후의 감소된 홀 밀도 프로파일에서 시작하여 도 7에서 도해된 것과 같은 SOx 공정)이 (많은) 새로운 킬링 홀들을 생성하기 쉽지 않도록 홀 밀도를 변경시킨다.
따라서, 선택된 최종 두께 및 선택된 킬링 홀들의 최대 밀도에 대하여, RTA-SOx 피니싱 시퀀스의 경우에 전이되는 최소 두께는 SOx-RTA 피니싱 시퀀스의 경우에 전이되는 최소 두께와는 다르다(이 경우에는 보다 더 낮다)는 것이 이해된다.
물론, 취화 영역은 도너 기판의 두께에서 전이될 상기 결정된 최소 두께와 실질적으로 동일하거나 보다 큰 깊이로 생성된다.
가능한 실시예에 따르면, 취화 영역은 박막이 생성되어야 하는 도너 기판의 일면 하에 종들의 주입에 의해 생성된다.
그러한 주입은 하나의 종들(수소와 같은)을 주입하거나 적어도 두 다른 종들을 주입(헬륨 및 수소의 동시-주입과 같은)함으로써 수행될 수 있다.
본 발명의 바람직한 실시예에 따르면, 주입 조건들은 주입 에너지가 15keV와 120keV 사이에서, 더욱 바람직하게는 15keV와 80keV 사이에서, 구성될 수 있도록 선택된다.
바람직한 실시예에 따르면, 피니싱 시퀀스는 얕은 홀들의 깊이를 감소하게 하고 박막 내에 홀들 밀도의 변경을 돕는(도 3 및 5 상에서 RTA 및 POL 공정의 효과를 참조) 상기 제1 패밀리 공정들에서 적어도 하나의 공정을 포함한다.
상기 얕은 홀들 깊이를 줄이는 공정은 예를 들어 TA 공정 또는 POL 공정이다.
본 발명의 유리한 실시예에 따르면, 피니싱 시퀀스는 상기 제1 패밀리 공정들로부터 수개의 공정들을 포함하는데, 복수개의 공정들의 각각은 얕은 홀들의 깊이를 감소하게 한다. 이러한 유리한 실시예는 잔존하는 얕은 홀들의 깊이를 감소하고 심지어 이러한 얕은 홀들을 완전히 제거하도록 도울 수 있기 때문에 부가적인 이득을 가져온다.
도 9는 피니싱 시퀀스가 SOx/RTA/POL/SOx 공정들의 시퀀스인 본 발명에 따른 방법의 가능한 실시예에 의해 수반되는 개선예를 보여준다. 따라서, 이를 수 있는 선택된 두께 및 킬링 홀들의 선택된 최대 밀도를 고려하여, 이러한 공정들 각각 이후에 박막이 상기 선택된 밀도보다 낮은 킬링 홀들의 밀도를 제공하도록 전이될 수 있는 최소 두께를 결정하도록 도 7, 3, 5 및 7의 그래프들은 결합될 수 있다.
상부 다이어그램에서, 두께 t의 막이 도너 기판으로 전이될 수 있도록 주입 단계가 전형적으로 수행된다.
하부 다이어그램에서, 본 발명에 따라 주입 단계는 두께 t+500 옹스트롬의 막이 도너 기판으로 전이되도록 수행된다.
종래의 경우에, 제1 SOx 공정은 얕은 홀들을 큐어하지 않고 심지어 매립 산화막까지 신장하는 킬링 홀들(홀 16과 같은)의 형성을 유발할 수 있다.
이러한 킬링 홀들은 다음의 RTA 공정에 큐어될 수 없고 다음의 POL 공정에 의해서도 큐어될 수 없다. 최종의 SOx 공정은 킬링 홀 18을 가지고, 따라서 그 적용 분야들에 수용될 수 없는 SOI 구조에 이르게 한다.
반면에, 본 발명의 가능한 실시예에 따른 방법의 경우에, 전이되는 막은 킬링 홀들이 제1 SOx 공정에 의해 (상기 선택된 최대 밀도를 초과하는 매우 중요한 밀도로) 형성될 수 없을만큼 충분히 두껍다.
따라서, 이러한 경우에 후속의 RTA 공정(홀 19와 같은 얕은 홀들의 깊이를 감소하게 하는 공정)은 존재하는 얕은 홀들을 큐어하는 데, 특히 그들의 깊이를 감소시킴으로써(홀 19'를 참조) 도움이 될 수 있다. 이러한 RTA 공정은 킬링 홀들 밀도에 대한 영향을 가지지 않고, 그래서 이러한 공정 이후에 킬링 홀들 밀도는 여전히 선택된 최대 밀도를 초과하지 않는다.
POL 공정은 이러한 공정에 의해 제거되는 박막의 두께 내에 포함되는 그러한 얕은 홀들(이 경우, p 옹스트롬보다 작은 깊이인 홀 19'와 같은 그러한 홀들)을 제거한다. POL 공정은, 이 공정 이전에 p 옹스트롬보다 더 깊은, 얕은 홀들의 깊이를 감소시킬 수 있다. RTA 공정에 대한 것처럼, POL 공정은 킬링 홀들 밀도에 영향을 미치지 않는다.
최종적으로, 후자의 공정의 마지막에서(제2 SOx 공정), 바람직한 두께 및 홀들의 최소화된 밀도, 그리고 특히 상기 선택된 최대 밀도보다 킬링 홀들 밀도와 몇몇의 얕은 홀들,를 제공하는 박막이 구현된다.
이러한 제2 SOx 공정은 종래에 구현된 박막 20의 두께와 유사한 두께를 가지는 최종 박막 21을 구현하기 위해 개조된 희생 산화를 수행한다.
따라서 이러한 제2 SOx 공정은 상기 전이된 막의 두께 증가(이 경우에 +500 옹스트롬)를 보상하기 위해 개조된, 더 중요한 희생 산화를 수행한다.
더욱이, RTA 공정(또는 더욱 일반적으로 말하면 상기 얕은 홀들의 깊이를 감소하게 하는 공정)이 킬링 홀들을 제공하지 않는(또는 적어도 최대 밀도보다 낮은 밀도로 킬링 홀들을 제공하는) 박막 상에 수행되기 때문에, 앞선 예시들은 킬링 홀들의 밀도 측면에서 이익이 발생한다.
더욱이, 특히 상기 지지 기판으로 전이되는 박막의 두께를 증가시킴으로써, 적절하게 수행되는 주입 단계 때문에 상기 공정 이전에 킬링 홀들 밀도는 조절된다.
도 10은 피니싱 RTA/SOx/RTA/SOx 시퀀스의 공정들과 결합될 때, 전이된 막의 450 옹스트롬 증가는 최종 박막(두께 200 옹스트롬)에서 5팩터만큼 킬링 홀들의 밀도를 감소하게 하는 것을 도시한다. 실제로 앞에서 언급된 것처럼 구현된 SOI 구조에 대하여 도시된 오른쪽의 다이어그램은 단지 0.1 홀들/㎠의 킬링 홀들 밀도를 나타내는 반면에 종래에 구현된 SOI 구조에 대하여 도시된 왼쪽의 다이어그램은 0.5 홀들/㎠의 킬링 홀들 밀도를 나타낸다.
도 11은 SOI 소자를 제조하기 위한 본 발명의 가능한 실시예에 따른 방법을 도해하는 플로우 차트이다.
블록 10에서, 최종 SOI 제품의 사양들이 특히 다음을 선택하여 열거된다.
- 최종 구조의 상기 박막의 두께 Tf,
- 전이 이후에 얻어지는 중간 구조의 피니싱 시퀀스 공정(들)(여기의 경우에는 RTA/SOx/RTA/SOX 시퀀스),
- 그리고 상기 최종 구조의 상기 박막 내에 킬링 홀들의 최대 밀도 DM.
블록 20에서, 전이되는 두께가 선택된다.
블록 30에서, 지지 기판으로 전이되는 도너 기판의 상기 일부 내의 킬링 홀들의 밀도가 상기 선택된 최대 밀도 DM 보다 더 높은 지 아닌지가 체크된다.
만약 그렇다면, 전이되는 두께는 증가되며(블록 40) 블록 30은 이후에 반복된다.
만약 그렇지 않다면, 피니싱 시퀀스의 제1 공정이 수행된다. 이 경우에, 블록 50에서, RTA 공정이 수행된다. 앞에서 이미 언급된 것처럼, RTA 공정은 킬링 홀들에 대하여 영향을 미치지 않으나, 얕은 홀들의 깊이를 감소시키는 것을 돕는다.
블록 60에서, 피니싱 시퀀스의 제2 공정, SOx 공정,이 수행된다. 앞에서 언급된 것처럼, 그러한 SOx 공정은 상기 전이된 박막을 얇게 함에 효과적이지만, 두께의 소모에 따라 킬링 홀들 밀도를 증가시킨다.
블록 70에서, 상기 SOX 공정 이후에, 그리고 블록 30과 유사하게, 상기 지지 기판으로 전이되는 상기 도너 기판의 일부 내의 킬링 홀들의 밀도가 상기 선택된 최대 밀도 DM 보다 더 높은 지 아닌지가 체크된다.
만약 그렇다면, 블록 80에서 상기 SOx 공정(블록 60에서 수행되는)의 두께 소모를 감소하게 하는 것이 가능한지 체크된다. 이것은 선택된 특별한 피니싱 시퀀스 및 선택된 최종 두께 Tf를 고려함으로써 이루어진다.
두께 소모가 감소될 수 있다면, 이러한 새롭게 세팅된 공정 조건들에 따라 상기 SOx 공정이 수행(블록 60)된다.
두께 소모가 감소될 수 없다면, 그러면 블록 40이 수행(즉, 전이되는 두께의 증가)된다.
블록 70으로 다시 돌아가면, SOx 공정 이후에 킬링 홀들의 밀도가 최대 밀도 DM 보다 더 낮으면, 상기 피니싱 시퀀스의 다음 공정(여기에서 두께를 소모하지 않고 킬링 홀들 밀도를 변경하지 않는 RTA 공정)은 블록 90에서 수행된다.
SOx 공정은 이후에 블록 100에서 수행된다. 블록 110 및 블록 120에서 블록 70 및 블록 80에서 각각 수행되는 공정들과 유사한 공정들이 수행된다. 상기 SOx 공정 이후에, 그리고 킬링 홀들 밀도가 상기 최대 밀도 DM 보다 더 낮으면, 상기 사양들(블록 10에서 정의되는)에 맞는 상기 최종 SOI 제품이 블록 130에서 얻어진다.
물론, 도 11의 플로우 차트는 순수하게 설명하기 위함이고 본 발명은 기술되고 묘사된 실시예들에 한정되지 않지만, 당업자는 많은 다른 대안들 또는 변경들을 가져올 수 있다는 것이 이해될 수 있다.
본 발명에 의하면 박막 내에 치명적인 결함들의 밀도를 최소화할 수 있는, 기판상의 반도체 물질로 구성된 박막을 제조할 수 있다.
Claims (18)
- ㆍ도너 기판의 두께에 취화 영역을 형성하는 단계,ㆍ상기 도너 기판을 지지 기판과 가깝게 접촉하도록 위치시키는 단계,ㆍ상기 도너 기판의 일부를 상기 지지 기판으로 전이하기 위하여 상기 취화 영역의 레벨에서 상기 도너 기판을 분리하여, 따라서 상기 지지 기판 상에 전이된 상기 도너 기판의 일부를 포함하는 중간 구조를 형성하는 단계를 포함하는,기판 상의 반도체 물질로 구성되는 박막을 포함하는 최종 구조를 제조하는 방법으로서,상기 방법은ㆍ상기 최종 구조의 상기 박막에 이르는 두께를 선택하는 단계,ㆍ상기 최종 구조의 상기 박막 내에 관찰되는 킬링 홀들의 최대 밀도를 선택하는 단계,ㆍ분리 이후에 얻어지는 상기 중간 구조 상에 수행되는 적어도 하나의 공정을 포함하는 피니싱 시퀀스를 선택하는 단계;ㆍ상기 일부가- 상기 피니싱 시퀀스의 각각의 공정 이후에, 상기 최대 밀도보다 작은 킬링 홀들의 밀도를 제공하고,- 그리고 상기 피니싱 시퀀스를 구현하면 상기 선택된 두께에 도달하도록:상기 지지 기판으로 전이되는 상기 도너 기판의 상기 일부의 최소 두께를 결정하는 단계:를 더 포함하는 것을 특징으로 하는 기판 상의 반도체 물질로 구성되는 박막을 포함하는 최종 구조를 제조하는 방법.
- 제1항에 있어서, 상기 취화 영역은 상기 결정된 전이되는 최소 두께와 동일한 깊이 또는 보다 더 큰 깊이로 상기 도너 기판의 두께에 형성되는 것을 특징으로 하는 기판 상의 반도체 물질로 구성되는 박막을 포함하는 최종 구조를 제조하는 방법.
- 제2항에 있어서, 상기 결정된 두께에 상기 취화 영역을 형성하도록 개조된 주입 조건들에 따라, 상기 취화 영역은 상기 박막이 만들어져야 하는 상기 도너 기판의 일면 아래에 종들의 주입에 의해 형성되는 것을 특징으로 하는 기판 상의 반도체 물질로 구성되는 박막을 포함하는 최종 구조를 제조하는 방법.
- 제1항 내지 제3항 중 어느 하나의 항에 있어서, 상기 선택된 최대 킬링 홀들 밀도, 상기 선택된 최종 두께, 및 상기 홀들 밀도에 대한 상기 피니싱 시퀀스의 각각의 공정의 영향을 고려함으로써 상기 두께 결정이 수행되는 것을 특징으로 하는 기판 상의 반도체 물질로 구성되는 박막을 포함하는 최종 구조를 제조하는 방법.
- 제3항에 있어서, 15keV와 120keV 사이에서 포함되는 주입 에너지를 선택함으로써 주입 조건들을 선택하는 단계를 포함하는 것을 특징으로 하는 기판 상의 반도체 물질로 구성되는 박막을 포함하는 최종 구조를 제조하는 방법.
- 제5항에 있어서, 주입 에너지는 15keV와 80keV 사이에 포함되는 것을 특징으로 하는 기판 상의 반도체 물질로 구성되는 박막을 포함하는 최종 구조를 제조하는 방법.
- 제1항에 있어서, 상기 피니싱 시퀀스는 적어도 하나의 얕은 홀들 깊이 감소 공정들을 포함하는 것을 특징으로 하는 기판 상의 반도체 물질로 구성되는 박막을 포함하는 최종 구조를 제조하는 방법.
- 제7항에 있어서, 상기 피니싱 시퀀스는 복수개의 얕은 홀들 깊이 감소 공정들을 포함하는 것을 특징으로 하는 기판 상의 반도체 물질로 구성되는 박막을 포함하는 최종 구조를 제조하는 방법.
- 제7항에 있어서, 상기 피니싱 단계는 얕은 홀들 깊이 감소 공정으로서, 적어도 하나의 처리 어닐링(TA) 공정을 포함하는 것을 특징으로 하는 기판 상의 반도체 물질로 구성되는 박막을 포함하는 최종 구조를 제조하는 방법.
- 제7항에 있어서, 상기 피니싱 단계는 얕은 홀들 깊이 감소 공정으로서, 적어도 하나의 폴리싱(POL) 공정을 포함하는 것을 특징으로 하는 기판 상의 반도체 물질로 구성되는 박막을 포함하는 최종 구조를 제조하는 방법.
- 제1항에 있어서, 상기 피니싱 시퀀스는 적어도 하나의 연속된 다음의 공정들: 급속 처리 어닐링(RTA)-희생산화(SOx)을 포함하는 것을 특징으로 하는 기판 상의 반도체 물질로 구성되는 박막을 포함하는 최종 구조를 제조하는 방법.
- 제1항에 있어서, 상기 피니싱 시퀀스는 적어도 하나의 연속된 다음의 공정들: 희생산화(SOx)-급속 처리 어닐링(RTA)을 포함하는 것을 특징으로 하는 기판 상의 반도체 물질로 구성되는 박막을 포함하는 최종 구조를 제조하는 방법.
- 제1항에 있어서, 상기 피니싱 시퀀스는 적어도 하나의 연속된 다음의 공정들: 희생산화(SOx)-폴리싱(POL)-SOx 을 포함하는 것을 특징으로 하는 기판 상의 반도체 물질로 구성되는 박막을 포함하는 최종 구조를 제조하는 방법.
- 제1항에 있어서, 상기 피니싱 시퀀스는 적어도 하나의 연속된 다음의 공정들: 희생산화(SOx)-급속 처리 어닐링(RTA)-폴리싱(POL)-SOx 을 포함하는 것을 특징으로 하는 기판 상의 반도체 물질로 구성되는 박막을 포함하는 최종 구조를 제조하는 방법.
- 제1항에 있어서, 산화막은 상기 박막과 상기 지지 기판 사이에 삽입되어, 상기 구조는 따라서 SeOI(Semiconductor On Insulator) 구조가 되도록 제조되는 것을 특징으로 하는 기판 상의 반도체 물질로 구성되는 박막을 포함하는 최종 구조를 제조하는 방법.
- 제15항에 있어서, 상기 박막은 실리콘으로 형성되고, 상기 구조는 따라서 SOI(Silicon On Insulator) 구조가 되도록 제조되는 것을 특징으로 하는 기판 상의 반도체 물질로 구성되는 박막을 포함하는 최종 구조를 제조하는 방법.
- 제15항에 따른 방법에 의해 제조되는 SeOI 구조에서, 상기 피니싱 시퀀스는 RTA/SOx/RTA/SOx 공정들의 시퀀스를 포함하고, 상기 최종 구조의 상기 박막의 상기 킬링 홀들 밀도는 0.1/㎠ 인 것을 특징으로 하는 SeOI 구조.
- 지지 기판으로 전이될 도너 기판의 일부로서 전이 이후에 적어도 하나의 공정을 포함하는 선택된 피니싱 시퀀스를 거치도록 의도된 상기 전이되는 일부의 두께를 결정하는 방법으로서,상기 방법은 상기 전이되는 일부에 대하여- 상기 피니싱 시퀀스의 각 공정 이후에, 선택된 최대 밀도보다 작은 킬링 홀들의 밀도를 제공하고,- 그리고, 완전한 피니싱 시퀀스가 달성되면 선택된 두께에 도달할 수 있도록, 전이될 최소 두께가 결정되는 것을 특징으로 하는 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020077016228A KR100914898B1 (ko) | 2004-12-28 | 2004-12-28 | 낮은 홀들의 밀도를 가지는 박막을 구현하는 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020077016228A KR100914898B1 (ko) | 2004-12-28 | 2004-12-28 | 낮은 홀들의 밀도를 가지는 박막을 구현하는 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070089862A KR20070089862A (ko) | 2007-09-03 |
| KR100914898B1 true KR100914898B1 (ko) | 2009-08-31 |
Family
ID=38688630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020077016228A KR100914898B1 (ko) | 2004-12-28 | 2004-12-28 | 낮은 홀들의 밀도를 가지는 박막을 구현하는 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100914898B1 (ko) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040115905A1 (en) * | 1999-08-20 | 2004-06-17 | Thierry Barge | Method for treating substrates for microelectronics and substrates obtained by said method |
| US20040161948A1 (en) * | 2001-07-16 | 2004-08-19 | Christophe Maleville | Method for preparing a semiconductor wafer surface |
-
2004
- 2004-12-28 KR KR1020077016228A patent/KR100914898B1/ko active IP Right Grant
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040115905A1 (en) * | 1999-08-20 | 2004-06-17 | Thierry Barge | Method for treating substrates for microelectronics and substrates obtained by said method |
| US20040161948A1 (en) * | 2001-07-16 | 2004-08-19 | Christophe Maleville | Method for preparing a semiconductor wafer surface |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20070089862A (ko) | 2007-09-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101134485B1 (ko) | 공동 주입 및 후속 주입에 의해 박막을 획득하는 방법 | |
| KR100860271B1 (ko) | 분기되는 박층의 품질 향상법 | |
| US7449395B2 (en) | Method of fabricating a composite substrate with improved electrical properties | |
| JP2005203756A (ja) | 水素注入による膜移動および緩和による絶縁体上の歪みシリコン | |
| JP2010219566A (ja) | 所望の基板への単結晶材料からなる薄層の移動方法 | |
| JP2007201429A (ja) | 複合基板の作製方法 | |
| US7485545B2 (en) | Method of configuring a process to obtain a thin layer with a low density of holes | |
| US8324072B2 (en) | Process for locally dissolving the oxide layer in a semiconductor-on-insulator type structure | |
| JP4987470B2 (ja) | 自立を誘発することによって薄肉化された極薄層の製造方法 | |
| JP2007500435A (ja) | 共注入と熱アニールによって特性の改善された薄層を得るための方法 | |
| JP2011530182A (ja) | 接着接合界面を安定するためにイオンを注入する工程を備える構造物製造方法 | |
| JP4285244B2 (ja) | Ｓｏｉウェーハの作製方法 | |
| US8497190B2 (en) | Process for treating a semiconductor-on-insulator structure | |
| KR100914898B1 (ko) | 낮은 홀들의 밀도를 가지는 박막을 구현하는 방법 | |
| JP4762547B2 (ja) | 多層構造の製造方法 | |
| JP5096634B2 (ja) | 低いホール密度を有する薄層を得るための方法 | |
| KR100609367B1 (ko) | Ｓｏｉ 기판의 제조방법 | |
| KR20060067101A (ko) | Ｓｏｉ 기판의 제조방법 | |
| KR100842848B1 (ko) | 반도체 층의 열처리 방법 | |
| TW202345408A (zh) | 具有再結晶及活化摻雜物之共同化步驟的用於製造3d電路之方法 | |
| WO2011018780A1 (en) | A process for manufacturing a hybrid substrate | |
| KR20110123963A (ko) | 기판 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120816 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20130805 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20160801 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20170811 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20180801 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20190801 Year of fee payment: 11 |